JP3341544B2 - 信号周期計測装置 - Google Patents
信号周期計測装置Info
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Description
【０００１】
【産業上の利用分野】本発明は信号の周期を計測する信
号周期計測装置に関するものである。
号周期計測装置に関するものである。
【０００２】
【従来の技術】近年、信号の周期をデジタル信号処理に
よって計測することが求められ、カウンタを用いて計測
することが広く行われている。従来のＤ／Ａ変換装置を
図５に示し、その説明を行う（例えば特開昭６４−６２
９１３号公報）。
よって計測することが求められ、カウンタを用いて計測
することが広く行われている。従来のＤ／Ａ変換装置を
図５に示し、その説明を行う（例えば特開昭６４−６２
９１３号公報）。
【０００３】入力端子に与えられるアナログ信号Ｆが
“Ｌ”である間はＮＡＮＤゲート１２１の出力は“Ｈ”
であり、すべての遅延器１２２の出力は“Ｈ”になって
いる。故に、すべてのイネーブル付きセット・リセット
フリップフロップ１２３がセット状態となっている。ま
た、カウンタ１２８、１２９の出力は初期状態でゼロで
あるとする。今、イネーブル信号ＥＮが“Ｌ”、即ちア
クティブ状態であり、入力端子に与えられるアナログ信
号Ｆが“Ｈ”に変化するとＮＡＮＤゲート１２１は遅延
器群１２５の最後段の遅延器１２２の出力ＣＤ２の反転
値を出力する。このためアナログ信号Ｆが“Ｈ”になる
とＮＡＮＤゲート１２１の後段の遅延器１２２の出力が
“Ｈ”から“Ｌ”に変化し、この遅延器１２２の出力に
接続されたイネーブル付きセット・リセットフリップフ
ロップ１２３がリセットされる。
“Ｌ”である間はＮＡＮＤゲート１２１の出力は“Ｈ”
であり、すべての遅延器１２２の出力は“Ｈ”になって
いる。故に、すべてのイネーブル付きセット・リセット
フリップフロップ１２３がセット状態となっている。ま
た、カウンタ１２８、１２９の出力は初期状態でゼロで
あるとする。今、イネーブル信号ＥＮが“Ｌ”、即ちア
クティブ状態であり、入力端子に与えられるアナログ信
号Ｆが“Ｈ”に変化するとＮＡＮＤゲート１２１は遅延
器群１２５の最後段の遅延器１２２の出力ＣＤ２の反転
値を出力する。このためアナログ信号Ｆが“Ｈ”になる
とＮＡＮＤゲート１２１の後段の遅延器１２２の出力が
“Ｈ”から“Ｌ”に変化し、この遅延器１２２の出力に
接続されたイネーブル付きセット・リセットフリップフ
ロップ１２３がリセットされる。
【０００４】同様に順次遅延器１２２の出力が反転して
遅延器群１２４のすべての遅延器１２２の出力が“Ｌ”
になるとフリップフロップ群１２６の最後段のイネーブ
ル付きセット・リセットフリップフロップ１２３がリセ
ットされフリップフロップ群１２６の出力Ｆ１は“Ｌ”
になる。この時遅延器群１２４の出力ＣＤ１は“Ｌ”で
あるから、ＣＤ１を入力とする遅延器群１２５の遅延器
１２２の出力も順次“Ｌ”になり、遅延器群１２５のす
べての遅延器１２２の出力が“Ｌ”となると遅延器群１
２５の出力ＣＤ２は“Ｌ”となる。この時フリップフロ
ップ群１２７の最後段のイネーブル付きセット・リセッ
トフリップフロップ１２３がリセットされる。
遅延器群１２４のすべての遅延器１２２の出力が“Ｌ”
になるとフリップフロップ群１２６の最後段のイネーブ
ル付きセット・リセットフリップフロップ１２３がリセ
ットされフリップフロップ群１２６の出力Ｆ１は“Ｌ”
になる。この時遅延器群１２４の出力ＣＤ１は“Ｌ”で
あるから、ＣＤ１を入力とする遅延器群１２５の遅延器
１２２の出力も順次“Ｌ”になり、遅延器群１２５のす
べての遅延器１２２の出力が“Ｌ”となると遅延器群１
２５の出力ＣＤ２は“Ｌ”となる。この時フリップフロ
ップ群１２７の最後段のイネーブル付きセット・リセッ
トフリップフロップ１２３がリセットされる。
【０００５】従ってフリップフロップ群１２７の出力Ｆ
２は“Ｌ”になる。更に遅延器群１２５の出力ＣＤ２は
ＮＡＮＤゲート１２１により反転されるから同様にして
今度は“Ｌ”から“Ｈ”への変化が遅延器群１２４、１
２５の中を順次伝搬する。各イネーブル付きセット・リ
セットフリップフロップ１２３のリセット入力端子には
セット入力の反転値が入力されているので既にリセット
されているフリップフロップ群内のイネーブル付きセッ
ト・リセットフリップフロップ１２３は順次セットされ
ていく。この結果フリップフロップ群１２６の出力Ｆ
１、フリップフロップ群１２７の出力の順に“Ｈ”にな
る。アナログ信号Ｆが“Ｌ”になるまでこれが繰り返さ
れる。
２は“Ｌ”になる。更に遅延器群１２５の出力ＣＤ２は
ＮＡＮＤゲート１２１により反転されるから同様にして
今度は“Ｌ”から“Ｈ”への変化が遅延器群１２４、１
２５の中を順次伝搬する。各イネーブル付きセット・リ
セットフリップフロップ１２３のリセット入力端子には
セット入力の反転値が入力されているので既にリセット
されているフリップフロップ群内のイネーブル付きセッ
ト・リセットフリップフロップ１２３は順次セットされ
ていく。この結果フリップフロップ群１２６の出力Ｆ
１、フリップフロップ群１２７の出力の順に“Ｈ”にな
る。アナログ信号Ｆが“Ｌ”になるまでこれが繰り返さ
れる。
【０００６】フリップフロップ群の出力Ｆ１、Ｆ２はＥ
ＯＲゲート１３３に加えられる。ＥＯＲゲート１３３の
出力ＣＸはカウンタ１２８、１２９に入力され、フリッ
プフロップ群１２６、１２７の各出力Ｆ１、Ｆ２が変化
した回数が記録される。カウンタ１２８は、ＥＯＲゲー
ト１３３出力ＣＸの立ち上がりでカウントアップし、カ
ウンタ１２９は、ＥＯＲゲート１３３出力ＣＸの立ち下
がりでカウントアップする。カウンタ１２８、１２９の
出力は加算器１３０で加算される。加算器１３０の出力
Ａの最下位ビット（ＬＳＢ）が“Ｈ”であればセレクタ
１３１はフリップフロップ群１２６のイネーブル付き各
セット・リセットフリップフロップ１２３の出力を選択
して出力し、ＡのＬＳＢが“Ｌ”であればセレクタ１３
１はフリップフロップ群１２７のイネーブル付き各セッ
ト・リセットフリップフロップ１２３の出力を選択して
出力する。セレクタ１３１の出力はエンコーダ１３２に
入力され、フリップフロップ群１２６、１２７の各イネ
ーブル付きセット・リセットフリップフロップ１２３の
初段から数えて何段目の出力値が、初段の出力に対して
反転しているかが検出されその結果が出力される。
ＯＲゲート１３３に加えられる。ＥＯＲゲート１３３の
出力ＣＸはカウンタ１２８、１２９に入力され、フリッ
プフロップ群１２６、１２７の各出力Ｆ１、Ｆ２が変化
した回数が記録される。カウンタ１２８は、ＥＯＲゲー
ト１３３出力ＣＸの立ち上がりでカウントアップし、カ
ウンタ１２９は、ＥＯＲゲート１３３出力ＣＸの立ち下
がりでカウントアップする。カウンタ１２８、１２９の
出力は加算器１３０で加算される。加算器１３０の出力
Ａの最下位ビット（ＬＳＢ）が“Ｈ”であればセレクタ
１３１はフリップフロップ群１２６のイネーブル付き各
セット・リセットフリップフロップ１２３の出力を選択
して出力し、ＡのＬＳＢが“Ｌ”であればセレクタ１３
１はフリップフロップ群１２７のイネーブル付き各セッ
ト・リセットフリップフロップ１２３の出力を選択して
出力する。セレクタ１３１の出力はエンコーダ１３２に
入力され、フリップフロップ群１２６、１２７の各イネ
ーブル付きセット・リセットフリップフロップ１２３の
初段から数えて何段目の出力値が、初段の出力に対して
反転しているかが検出されその結果が出力される。
【０００７】ここで、フリップフロップ群１２６、１２
７に与えられているイネーブル信号ＥＮが“Ｈ”になる
と各イネーブル付きセット・リセットフリップフロップ
１２３はその時点の値をホールドする。故にこれらの出
力を入力とするカウンタ１２８、１２９、セレクタ１３
１、エンコーダ１３２の出力もホールドされる。以上の
ようにして加算器１３０の出力Ａを上位桁、エンコーダ
１３２の出力を下位桁として遅延器１２２の遅延時間に
相当する時間軸分解能で、アナログ入力Ｆのレベルが
“Ｈ”となってからイネーブル信号ＥＮが“Ｈ”になる
までの時間を遅延器による遅延時間の分解能で計測する
ことができる。
７に与えられているイネーブル信号ＥＮが“Ｈ”になる
と各イネーブル付きセット・リセットフリップフロップ
１２３はその時点の値をホールドする。故にこれらの出
力を入力とするカウンタ１２８、１２９、セレクタ１３
１、エンコーダ１３２の出力もホールドされる。以上の
ようにして加算器１３０の出力Ａを上位桁、エンコーダ
１３２の出力を下位桁として遅延器１２２の遅延時間に
相当する時間軸分解能で、アナログ入力Ｆのレベルが
“Ｈ”となってからイネーブル信号ＥＮが“Ｈ”になる
までの時間を遅延器による遅延時間の分解能で計測する
ことができる。
【０００８】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、遅延器１２２、１２３の１段当たりの遅
延時間を単位として周期を計測しているため、遅延器群
１２４、１２５における各遅延器１２２、１２３が温
度、或いはプロセスによってバラツキを生じた場合、こ
のバラツキがそのまま計測結果に現れ、特にこの回路を
ＦＭ復調に用いた場合には復調後の基準振幅レベルが変
化するという問題点があった。
うな構成では、遅延器１２２、１２３の１段当たりの遅
延時間を単位として周期を計測しているため、遅延器群
１２４、１２５における各遅延器１２２、１２３が温
度、或いはプロセスによってバラツキを生じた場合、こ
のバラツキがそのまま計測結果に現れ、特にこの回路を
ＦＭ復調に用いた場合には復調後の基準振幅レベルが変
化するという問題点があった。
【０００９】本発明は上記の問題点に鑑み、個々の遅延
器の温度等による遅延時間の変化によって計測結果に影
響がでることがない信号周期計測換装置を提供するもの
である。
器の温度等による遅延時間の変化によって計測結果に影
響がでることがない信号周期計測換装置を提供するもの
である。
【００１０】
【課題を解決するための手段】この目的を達成するため
に本発明の信号周期計測装置は、Ｍ（Ｍは３以上の奇
数）タップのリングオシレータと、所定タップの出力の
エッジを検出してカ ウントアップするカウント手段
と、入力信号のエッジを検出するエッジ検出手段と、入
力信号のエッジに基づき、カウント手段の出力とリング
オシレータ全タップの出力とをラッチする第１，第２の
ラッチ手段と、第１のラッチ手段の出力をデコードする
デコーダと、デコーダ及びカウント手段の出力を重み付
け加算する演算手段と、演算手段の出力の変化を検出す
る変化検出手段とを備え、変化検出手段の出力に対し、
その平均レベルを求める平均レベル検出手段と、第２の
検出手段の出力と平均レベルの商を求めて出力とする、
或いは、リングオシレータに、基準信号とリングオシレ
ータの所定のタップの出力との位相比較を行う位相比較
手段と、その位相比較結果に基づきリングオシレータの
発振周波数を変化させる周波数可変手段とを備えるよう
にしたものである。
に本発明の信号周期計測装置は、Ｍ（Ｍは３以上の奇
数）タップのリングオシレータと、所定タップの出力の
エッジを検出してカ ウントアップするカウント手段
と、入力信号のエッジを検出するエッジ検出手段と、入
力信号のエッジに基づき、カウント手段の出力とリング
オシレータ全タップの出力とをラッチする第１，第２の
ラッチ手段と、第１のラッチ手段の出力をデコードする
デコーダと、デコーダ及びカウント手段の出力を重み付
け加算する演算手段と、演算手段の出力の変化を検出す
る変化検出手段とを備え、変化検出手段の出力に対し、
その平均レベルを求める平均レベル検出手段と、第２の
検出手段の出力と平均レベルの商を求めて出力とする、
或いは、リングオシレータに、基準信号とリングオシレ
ータの所定のタップの出力との位相比較を行う位相比較
手段と、その位相比較結果に基づきリングオシレータの
発振周波数を変化させる周波数可変手段とを備えるよう
にしたものである。
【００１１】
【作用】上記のように、入力信号の“Ｈ”、“Ｌ”の変
化におけるリングオシレータにおける各タップ出力の状
態を取り込み、その変化を検出することによりアップエ
ッジからダウンエッジまで、或いはダウンエッジからア
ップエッジまでといった周期を計測することができる。
化におけるリングオシレータにおける各タップ出力の状
態を取り込み、その変化を検出することによりアップエ
ッジからダウンエッジまで、或いはダウンエッジからア
ップエッジまでといった周期を計測することができる。
【００１２】また、変化を検出する変化検出手段の出力
に対し、その平均レベルを求める平均レベル検出手段
と、第２の検出手段の出力と平均レベルの商を求めて出
力とするようにしたため、例えば入力信号が音声信号の
周波数変調を行ったものであれば、リングオシレータの
発振周波数がばらついても常に出力周期が規格化され、
基準レベルの変動が抑えられる。
に対し、その平均レベルを求める平均レベル検出手段
と、第２の検出手段の出力と平均レベルの商を求めて出
力とするようにしたため、例えば入力信号が音声信号の
周波数変調を行ったものであれば、リングオシレータの
発振周波数がばらついても常に出力周期が規格化され、
基準レベルの変動が抑えられる。
【００１３】また、リングオシレータに対し、基準信号
とリングオシレータの所定のタップの出力との位相比較
を行う位相比較手段と、その位相比較結果に基づきリン
グオシレータの発振周波数を変化させるようにしたた
め、リングオシレータの発振周波数に帰還がかかり、発
振周波数が位相比較手段に与えられた基準信号の整数倍
となる。
とリングオシレータの所定のタップの出力との位相比較
を行う位相比較手段と、その位相比較結果に基づきリン
グオシレータの発振周波数を変化させるようにしたた
め、リングオシレータの発振周波数に帰還がかかり、発
振周波数が位相比較手段に与えられた基準信号の整数倍
となる。
【００１４】これにより、温度変化などによる発振周波
数の変動がなくなり、周期計測結果のバラツキを抑える
ことができるものである。
数の変動がなくなり、周期計測結果のバラツキを抑える
ことができるものである。
【００１５】
【実施例】以下、図面に基づき本発明の説明を行う。図
１は本発明の第１の実施例における信号周期計測装置を
示すブロック図である。この図を説明すると、リングオ
シレータ１は１７個（２4＋１個） の遅延器３０〜４６
で構成されている。ここでは遅延器としてインバータを
用いている。遅延器３０〜４６の各々は１nsの遅延時間
τを有しており、矩形波の変化点（エッジ）が順次これ
ら遅延器３０〜４６を伝搬し、１７nsでリングオシレー
タ１内を１回転する。すなわち、遅延器３０の出力がｔ
＝ｔ0 で“Ｌ”になったとすると、１７ns後に“Ｈ”に
なり、更に１７ns後に“Ｌ”になる。つまり、３４nsを
周期とする信号がリングオシレータ１内で発振している
ことになる。なお、リングオシレータ１のタップ数を１
７段としてある理由については後述する。
１は本発明の第１の実施例における信号周期計測装置を
示すブロック図である。この図を説明すると、リングオ
シレータ１は１７個（２4＋１個） の遅延器３０〜４６
で構成されている。ここでは遅延器としてインバータを
用いている。遅延器３０〜４６の各々は１nsの遅延時間
τを有しており、矩形波の変化点（エッジ）が順次これ
ら遅延器３０〜４６を伝搬し、１７nsでリングオシレー
タ１内を１回転する。すなわち、遅延器３０の出力がｔ
＝ｔ0 で“Ｌ”になったとすると、１７ns後に“Ｈ”に
なり、更に１７ns後に“Ｌ”になる。つまり、３４nsを
周期とする信号がリングオシレータ１内で発振している
ことになる。なお、リングオシレータ１のタップ数を１
７段としてある理由については後述する。
【００１６】カウンタ４，５は遅延器３０及び３８の出
力をそれぞれクロック入力とし、ここではクロック入力
が変化する毎に（つまり、アップエッジとダウンエッジ
の両方を検出して）カウントアップする。また、それぞ
れリセット端子Ｒを持っており、端子Ｒが“Ｈ”になる
と非同期リセットされる。セレクタ２０は端子Ｓに与え
られる信号が“Ｈ”の場合は端子Ｂ、“Ｌ”の場合は端
子Ａに入力されたデータを端子Ｙより出力する。Ｄフリ
ップフロップ８では、入力Ｄ１，Ｄ３，Ｄ５，・・・・，Ｄ
１５に対応するＱ出力は反転して出力している。エンコ
ーダ２１はＤフリップフロップ８より与えられるデータ
を０〜１６の値にエンコードして演算器２２に対して出
力するとともに、エンコード結果が０〜８の時は“Ｈ”
を、９〜１６の時は“Ｌ”をセレクタ２０に対して出力
する。エンコーダ２１は（表１）に示すとおりの動作を
行う。
力をそれぞれクロック入力とし、ここではクロック入力
が変化する毎に（つまり、アップエッジとダウンエッジ
の両方を検出して）カウントアップする。また、それぞ
れリセット端子Ｒを持っており、端子Ｒが“Ｈ”になる
と非同期リセットされる。セレクタ２０は端子Ｓに与え
られる信号が“Ｈ”の場合は端子Ｂ、“Ｌ”の場合は端
子Ａに入力されたデータを端子Ｙより出力する。Ｄフリ
ップフロップ８では、入力Ｄ１，Ｄ３，Ｄ５，・・・・，Ｄ
１５に対応するＱ出力は反転して出力している。エンコ
ーダ２１はＤフリップフロップ８より与えられるデータ
を０〜１６の値にエンコードして演算器２２に対して出
力するとともに、エンコード結果が０〜８の時は“Ｈ”
を、９〜１６の時は“Ｌ”をセレクタ２０に対して出力
する。エンコーダ２１は（表１）に示すとおりの動作を
行う。
【００１７】ここで、カウンタ４，５の動作速度はリン
グオシレータ１の動作速度と如何に示すとおりの関係と
なるようにしている。すなわち、カウンタ４，５の動作
速度をτc とすると、式(1) の関係となるようタップ数
Ｍを決めている（τはリングオシレータ１段当たりの遅
延時間）。 Ｍ 〜 ４×τc／τ (1) このような関係とすることにより、実装時におけるバラ
ツキを考慮した上で、タップ数をできるだけ少なくしな
がらカウンタ４，５が安定に動作するという効果を得る
ことができる。
グオシレータ１の動作速度と如何に示すとおりの関係と
なるようにしている。すなわち、カウンタ４，５の動作
速度をτc とすると、式(1) の関係となるようタップ数
Ｍを決めている（τはリングオシレータ１段当たりの遅
延時間）。 Ｍ 〜 ４×τc／τ (1) このような関係とすることにより、実装時におけるバラ
ツキを考慮した上で、タップ数をできるだけ少なくしな
がらカウンタ４，５が安定に動作するという効果を得る
ことができる。
【００１８】
【表１】
【００１９】エッジ検出器２７は入力されるＦＭ信号Ｆ
の両エッジを検出し、検出する毎に“Ｈ”のパルスをＤ
フリップフロップ６，７，８，２３，２４，２６に対し
て出力する。このようなものとしては、入力されるＦＭ
信号Ｆとその中点電位とを比較する比較器、或いはその
比較器出力を更に遅延させて排他的論理和をとって出力
するようなものでよい。演算器２２は端子Ａ，Ｂに与え
られるデータに対し、｛Ａ×１７＋Ｂ｝の演算を行い端
子Ｃより出力する。実際に個の演算は、Ａを４ビット左
シフトした値にＡとＢの値を加えればよく、このように
タップ数を式 (1) の関係を有しながら｛２のべき乗＋
１｝としたため、乗算器を用いることなく演算器２２を
構成することができる。なお、タップ数が１５タップ、
すなわち｛２のべき乗−１｝であってもＡを４ビット左
シフトした値にＢを加え、Ａを減ずれば同様に乗算器を
用いることなく演算器２２を構成することができる。
の両エッジを検出し、検出する毎に“Ｈ”のパルスをＤ
フリップフロップ６，７，８，２３，２４，２６に対し
て出力する。このようなものとしては、入力されるＦＭ
信号Ｆとその中点電位とを比較する比較器、或いはその
比較器出力を更に遅延させて排他的論理和をとって出力
するようなものでよい。演算器２２は端子Ａ，Ｂに与え
られるデータに対し、｛Ａ×１７＋Ｂ｝の演算を行い端
子Ｃより出力する。実際に個の演算は、Ａを４ビット左
シフトした値にＡとＢの値を加えればよく、このように
タップ数を式 (1) の関係を有しながら｛２のべき乗＋
１｝としたため、乗算器を用いることなく演算器２２を
構成することができる。なお、タップ数が１５タップ、
すなわち｛２のべき乗−１｝であってもＡを４ビット左
シフトした値にＢを加え、Ａを減ずれば同様に乗算器を
用いることなく演算器２２を構成することができる。
【００２０】次に、図１に示す回路の動作について説明
する。まず、Ｄフリップフロップ３に与えられているリ
セット信号が“Ｈ”であったとする。リングオシレータ
１において伝搬している矩形波信号のエッジが遅延器３
８を通過するとＤフリップフロップ３のＱ出力が“Ｈ”
になり、Ｄフリップフロップ２のＤ入力が“Ｈ”になる
と共にカウンタ５がリセットされる。次いで、矩形波信
号のエッジが遅延器３９，４０，・・・・（図示せず）と伝
搬していき、遅延器３０に達するとＤフリップフロップ
２のＱ出力が“Ｈ”になり、カウンタ４がリセットされ
る。
する。まず、Ｄフリップフロップ３に与えられているリ
セット信号が“Ｈ”であったとする。リングオシレータ
１において伝搬している矩形波信号のエッジが遅延器３
８を通過するとＤフリップフロップ３のＱ出力が“Ｈ”
になり、Ｄフリップフロップ２のＤ入力が“Ｈ”になる
と共にカウンタ５がリセットされる。次いで、矩形波信
号のエッジが遅延器３９，４０，・・・・（図示せず）と伝
搬していき、遅延器３０に達するとＤフリップフロップ
２のＱ出力が“Ｈ”になり、カウンタ４がリセットされ
る。
【００２１】次に、リセット信号が“Ｌ”になると、リ
ングオシレータ１において伝搬している矩形波信号のエ
ッジが遅延器３８を通過したときにＤフリップフロップ
３のＱ出力が“Ｌ”になり、Ｄフリップフロップ２のＤ
入力が“Ｌ”になると共にカウンタ５のリセットが解除
されカウントを開始する。リセット解除はカウンタ５の
クロック信号が変化した直後に行われるため、カウンタ
５の値は次のクロック信号が入るまでゼロとなってい
る。次いで矩形波信号のエッジが遅延器３９，４０，・・
・・（図示せず）と伝搬していき、遅延器３０に達すると
Ｄフリップフロップ２のＱ出力が“Ｌ”になり、カウン
タ４のリセットが解除されカウントを開始する。このよ
うにすることにより、リングオシレータ１のエッジが高
速で変化していても、カウンタ４，５を確実に同じ値、
すなわちゼロからカウントを開始させることができる。
ングオシレータ１において伝搬している矩形波信号のエ
ッジが遅延器３８を通過したときにＤフリップフロップ
３のＱ出力が“Ｌ”になり、Ｄフリップフロップ２のＤ
入力が“Ｌ”になると共にカウンタ５のリセットが解除
されカウントを開始する。リセット解除はカウンタ５の
クロック信号が変化した直後に行われるため、カウンタ
５の値は次のクロック信号が入るまでゼロとなってい
る。次いで矩形波信号のエッジが遅延器３９，４０，・・
・・（図示せず）と伝搬していき、遅延器３０に達すると
Ｄフリップフロップ２のＱ出力が“Ｌ”になり、カウン
タ４のリセットが解除されカウントを開始する。このよ
うにすることにより、リングオシレータ１のエッジが高
速で変化していても、カウンタ４，５を確実に同じ値、
すなわちゼロからカウントを開始させることができる。
【００２２】ここでエッジ検出器２７がＦＭ信号Ｆのエ
ッジを検出すると、エッジ検出器２７がパルスを出力す
る。このパルスに基づき、Ｄフリップフロップ６，７で
はカウンタ４，５の値を取り込んでラッチし、Ｄフリッ
プフロップ８はリングオシレータ１の各遅延器の出力状
態を取り込みラッチする。エンコーダ２１がＤフリップ
フロップ８のＱ０〜１６出力に基づき、（表１）に示す
とおりのエンコードを行い、リングオシレータ１内のど
の箇所にエッジがあるかを数値化する。セレクタ２０は
エンコーダ２１の出力結果に基づき、カウンタ５或いは
カウンタ６の何れかを選択して出力する。これは、例え
ばリングオシレータ１においてエッジが遅延器３０，３
１付近にあった場合、カウンタ４がカウントアップした
か否かがカウンタ４の動作速度にも絡んで不明確となる
が、このときには確実にカウントアップを完了している
カウンタ５の値を採用することにより、常に正確な値を
得ることができるようにしたものである。演算器２２が
セレクタ２０出力とエンコーダ２１出力に基づき、Ａ×
１７＋Ｂ、すなわち、｛カウンタ５或いはカウンタ６の
出力値｝×１７＋｛エンコーダ出力｝の値を求めて出力
する。この値がＦＭ信号Ｆの次のエッジにおいてＤフリ
ップフロップ２３にラッチされる。
ッジを検出すると、エッジ検出器２７がパルスを出力す
る。このパルスに基づき、Ｄフリップフロップ６，７で
はカウンタ４，５の値を取り込んでラッチし、Ｄフリッ
プフロップ８はリングオシレータ１の各遅延器の出力状
態を取り込みラッチする。エンコーダ２１がＤフリップ
フロップ８のＱ０〜１６出力に基づき、（表１）に示す
とおりのエンコードを行い、リングオシレータ１内のど
の箇所にエッジがあるかを数値化する。セレクタ２０は
エンコーダ２１の出力結果に基づき、カウンタ５或いは
カウンタ６の何れかを選択して出力する。これは、例え
ばリングオシレータ１においてエッジが遅延器３０，３
１付近にあった場合、カウンタ４がカウントアップした
か否かがカウンタ４の動作速度にも絡んで不明確となる
が、このときには確実にカウントアップを完了している
カウンタ５の値を採用することにより、常に正確な値を
得ることができるようにしたものである。演算器２２が
セレクタ２０出力とエンコーダ２１出力に基づき、Ａ×
１７＋Ｂ、すなわち、｛カウンタ５或いはカウンタ６の
出力値｝×１７＋｛エンコーダ出力｝の値を求めて出力
する。この値がＦＭ信号Ｆの次のエッジにおいてＤフリ
ップフロップ２３にラッチされる。
【００２３】仮にエッジ検出器２７がＦＭ信号Ｆのエッ
ジによってパルスを発生したときのリングオシレータ１
における遅延器３０〜４６の状態が“０００００１・・
１”、カウンタ４，５の値が６，７であったとすると、
エンコーダ２１出力は（表１）により、０１０１１（１
０進で１１）となる。故に、セレクタ２０は端子Ａに与
えられているカウンタ４の出力値を出力し、演算器２２
の出力は６×１７＋１１＝１１３となり、Ｄフリップフ
ロップ２３にラッチされる。ＦＭ信号Ｆにおける次のエ
ッジによってラッチされたカウンタ４，５の値がそれぞ
れ１４，１４、リングオシレータ１の出力が“００・・０
１１１１”であったとすると、エンコーダ２１の出力は
０００１１（＝３）となる。セレクタ２０は今回は端子
Ｂに入力されているカウンタ５の値を出力し、演算器２
２出力は１４×１７＋３＝２４１となる。この値がＤフ
リップフロップ２３にラッチされる。このとき前回演算
器２２が求めた値（１１３）はラッチ２４にラッチされ
る。減算器２５がＤフリップフロップ２３，２４のＱ出
力の差を求め、２４１−１１３＝１２８が出力されてＤ
フリップフロップ２６にラッチされる。この１１３、或
いは２４１という値は、リセット信号によりカウンタの
リセットが解除されてからリングオシレータ１内を伝搬
するエッジが遅延器３０〜４６を何タップ伝搬したかを
表す値であり、減算器２５によって得られる２４１−１
１３＝１２８はリングオシレータ１内を、エッジ検出器
２７が２個のエッジを発生する間に伝搬した遅延器３０
〜４６のタップ数を意味する。つまり、ＦＭ信号Ｆにお
けるエッジの間隔は遅延時間τ＝１nsの１２８倍であっ
たことを意味し、このように構成することにより入力さ
れるＦＭ信号Ｆの刻々変化する周期、すなわちエッジの
間隔をエッジの向きに無関係に計測することができる。
ジによってパルスを発生したときのリングオシレータ１
における遅延器３０〜４６の状態が“０００００１・・
１”、カウンタ４，５の値が６，７であったとすると、
エンコーダ２１出力は（表１）により、０１０１１（１
０進で１１）となる。故に、セレクタ２０は端子Ａに与
えられているカウンタ４の出力値を出力し、演算器２２
の出力は６×１７＋１１＝１１３となり、Ｄフリップフ
ロップ２３にラッチされる。ＦＭ信号Ｆにおける次のエ
ッジによってラッチされたカウンタ４，５の値がそれぞ
れ１４，１４、リングオシレータ１の出力が“００・・０
１１１１”であったとすると、エンコーダ２１の出力は
０００１１（＝３）となる。セレクタ２０は今回は端子
Ｂに入力されているカウンタ５の値を出力し、演算器２
２出力は１４×１７＋３＝２４１となる。この値がＤフ
リップフロップ２３にラッチされる。このとき前回演算
器２２が求めた値（１１３）はラッチ２４にラッチされ
る。減算器２５がＤフリップフロップ２３，２４のＱ出
力の差を求め、２４１−１１３＝１２８が出力されてＤ
フリップフロップ２６にラッチされる。この１１３、或
いは２４１という値は、リセット信号によりカウンタの
リセットが解除されてからリングオシレータ１内を伝搬
するエッジが遅延器３０〜４６を何タップ伝搬したかを
表す値であり、減算器２５によって得られる２４１−１
１３＝１２８はリングオシレータ１内を、エッジ検出器
２７が２個のエッジを発生する間に伝搬した遅延器３０
〜４６のタップ数を意味する。つまり、ＦＭ信号Ｆにお
けるエッジの間隔は遅延時間τ＝１nsの１２８倍であっ
たことを意味し、このように構成することにより入力さ
れるＦＭ信号Ｆの刻々変化する周期、すなわちエッジの
間隔をエッジの向きに無関係に計測することができる。
【００２４】図２はリングオシレータ１の他の実施例を
示すものであり、この図を説明すると、位相比較器６９
が外部より与えられる基準信号とインバータ５８が出力
する信号の位相を比較する。この位相比較器６９はＰＬ
Ｌ（フェーズロックループ）回路で良く用いられるもの
を利用すれば良い。位相比較器６９及びローパスフィル
タ６８によって、基準信号よりもインバータ５８出力の
周波数が高いとローパスフィルタ出力は低下し、インバ
ータ５０〜６６に与えられる電圧が低下することにな
り、リングオシレータ１の発振周波数が下がる。逆に、
基準信号よりもインバータ５８出力の周波数が低いとロ
ーパスフィルタ出力は上昇し、リングオシレータ１の発
振周波数も上昇する。このようにして位相比較器６９、
ローパスフィルタ６８によって帰還がかかり、リングオ
シレータ１の発振周波数が温度、プロセス等の影響を受
けること無く安定する。
示すものであり、この図を説明すると、位相比較器６９
が外部より与えられる基準信号とインバータ５８が出力
する信号の位相を比較する。この位相比較器６９はＰＬ
Ｌ（フェーズロックループ）回路で良く用いられるもの
を利用すれば良い。位相比較器６９及びローパスフィル
タ６８によって、基準信号よりもインバータ５８出力の
周波数が高いとローパスフィルタ出力は低下し、インバ
ータ５０〜６６に与えられる電圧が低下することにな
り、リングオシレータ１の発振周波数が下がる。逆に、
基準信号よりもインバータ５８出力の周波数が低いとロ
ーパスフィルタ出力は上昇し、リングオシレータ１の発
振周波数も上昇する。このようにして位相比較器６９、
ローパスフィルタ６８によって帰還がかかり、リングオ
シレータ１の発振周波数が温度、プロセス等の影響を受
けること無く安定する。
【００２５】図３は図２において示したインバータ５０
〜６６をクロックトインバータを用いて構成したもので
ある。ＶＤＤ，ＶＳＳは電源であり、ＶＤＤ端子には５
Ｖ、ＶＳＳ端子には０Ｖが与えられる。ＶＣＮ端子には
図２におけるローパスフィルタ６８を与えれば良く、ま
た、ＶＣＰ端子にはＶＤＤ端子からローパスフィルタ６
８出力を引いた電圧を加えれば良い。
〜６６をクロックトインバータを用いて構成したもので
ある。ＶＤＤ，ＶＳＳは電源であり、ＶＤＤ端子には５
Ｖ、ＶＳＳ端子には０Ｖが与えられる。ＶＣＮ端子には
図２におけるローパスフィルタ６８を与えれば良く、ま
た、ＶＣＰ端子にはＶＤＤ端子からローパスフィルタ６
８出力を引いた電圧を加えれば良い。
【００２６】図４は本発明の第２の実施例を示す信号周
期計測装置のブロック図である。本実施例はリングオシ
レータ１における遅延器３０〜４６の持つ遅延時間τが
変化しても、例えば、音声信号によって変調されたよう
な、ＦＭ信号Ｆの平均周期が既知で変化しない場合には
常に正確な周期検出を可能としたものである。この図に
おいて、図１と同一の機能を有するブロックには同一の
符号を付し詳細な説明は省略する。
期計測装置のブロック図である。本実施例はリングオシ
レータ１における遅延器３０〜４６の持つ遅延時間τが
変化しても、例えば、音声信号によって変調されたよう
な、ＦＭ信号Ｆの平均周期が既知で変化しない場合には
常に正確な周期検出を可能としたものである。この図に
おいて、図１と同一の機能を有するブロックには同一の
符号を付し詳細な説明は省略する。
【００２７】平均レベル検出器２９はＤフリップフロッ
プ２６出力の平均レベルＡを求めるもので、例えば、復
調されたＦＭ信号Ｆの帯域に対して充分に時定数の大き
なローパスフィルタが相当する。割算器１０は、Ｄフリ
ップフロップ２６出力を平均レベル検出器２９出力Ａで
割った商を求め出力するもので、例えば平均レベル検出
器２９出力をアドレスとするＲＯＭを用いて１／｛Ａ｝
を得、この値とＤフリップフロップ２６出力との積を求
めるものである。ＦＭ信号ＦによってＤフリップフロッ
プ２６から出力されるデータは図１の場合と同様であ
り、リングオシレータ１における遅延器３０〜４６の持
つ遅延時間τの幾倍かで表される値を出力する。
プ２６出力の平均レベルＡを求めるもので、例えば、復
調されたＦＭ信号Ｆの帯域に対して充分に時定数の大き
なローパスフィルタが相当する。割算器１０は、Ｄフリ
ップフロップ２６出力を平均レベル検出器２９出力Ａで
割った商を求め出力するもので、例えば平均レベル検出
器２９出力をアドレスとするＲＯＭを用いて１／｛Ａ｝
を得、この値とＤフリップフロップ２６出力との積を求
めるものである。ＦＭ信号ＦによってＤフリップフロッ
プ２６から出力されるデータは図１の場合と同様であ
り、リングオシレータ１における遅延器３０〜４６の持
つ遅延時間τの幾倍かで表される値を出力する。
【００２８】ここで、温度等の変化で遅延時間τが変化
すると、Ｄフリップフロップ２６から出力される値は当
然変化する。ＦＭ信号Ｆの時々刻々変化する周期を
Ｔn、平 均周期をＴAVE とすると、τがＸ倍に大きくな
ると、Ｄフリップフロップ２６から出力される値は１／
Ｘに小さくなり、ＦＭ信号Ｆの周期はＴn／τからＴn／
（τ・Ｘ）になる。しかし、平均レベル検出器２９出力
もＴAVE／τからＴAVE／（τ・Ｘ）に変化するため、割
算器１０の出力は、 ｛Ｔn／（τ・Ｘ）｝÷｛ＴAVE／（τ・Ｘ）｝＝Ｔn／ＴAVE (2) となる。
すると、Ｄフリップフロップ２６から出力される値は当
然変化する。ＦＭ信号Ｆの時々刻々変化する周期を
Ｔn、平 均周期をＴAVE とすると、τがＸ倍に大きくな
ると、Ｄフリップフロップ２６から出力される値は１／
Ｘに小さくなり、ＦＭ信号Ｆの周期はＴn／τからＴn／
（τ・Ｘ）になる。しかし、平均レベル検出器２９出力
もＴAVE／τからＴAVE／（τ・Ｘ）に変化するため、割
算器１０の出力は、 ｛Ｔn／（τ・Ｘ）｝÷｛ＴAVE／（τ・Ｘ）｝＝Ｔn／ＴAVE (2) となる。
【００２９】ここで、ＦＭ信号Ｆの平均周期ＴAVE は一
定であるので、式(2) の値はＴAVEによって規格化され
た値を意味し、遅延時間τのバラツキによる影響を受け
ること無く安定にＦＭ信号Ｆの周期を求められることを
示している。
定であるので、式(2) の値はＴAVEによって規格化され
た値を意味し、遅延時間τのバラツキによる影響を受け
ること無く安定にＦＭ信号Ｆの周期を求められることを
示している。
【００３０】
【発明の効果】以上のべたように本発明は、Ｍ（Ｍは３
以上の奇数）タップのリングオシレータと、所定タップ
の出力のエッジを検出してカウントアップするカウント
手段と、入力信号のエッジを検出するエッジ検出手段
と、入力信号のエッジに基づき、カウント手段出力とリ
ングオシレータ全タップの出力とをラッチする第１，第
２のラッチ手段と、第１のラッチ手段出力をデコードす
るデコーダと、デコーダ及びカウント手段出力を重み付
け加算する演算手段と、演算手段出力の変化を検出する
変化検出手段とを備え、変化検出手段の出力に対し、そ
の平均レベルを求める平均レベル検出手段と、第２の検
出手段出力と平均レベルの商を求めて出力とする、或い
は、リングオシレータに、基準信号とリングオシレータ
の所定のタップの出力との位相比較を行う位相比較手段
と位相比較結果に基づきリングオシレータの発振周波数
を変化させる周波数可変手段とを備えるようにしたた
め、入力信号におけるアップエッジからダウンエッジま
で、或いはダウンエッジからアップエッジまでといった
周期を計測することができる。また、上記周期計測出力
に対し、その平均レベルを求める平均レベル検出手段と
第２の検出手段の出力と平均レベルの商を求めて出力と
するようにしたため、例えば、入力信号が音声信号の周
波数変調波においては、基準レベルの変動を抑えること
ができる。
以上の奇数）タップのリングオシレータと、所定タップ
の出力のエッジを検出してカウントアップするカウント
手段と、入力信号のエッジを検出するエッジ検出手段
と、入力信号のエッジに基づき、カウント手段出力とリ
ングオシレータ全タップの出力とをラッチする第１，第
２のラッチ手段と、第１のラッチ手段出力をデコードす
るデコーダと、デコーダ及びカウント手段出力を重み付
け加算する演算手段と、演算手段出力の変化を検出する
変化検出手段とを備え、変化検出手段の出力に対し、そ
の平均レベルを求める平均レベル検出手段と、第２の検
出手段出力と平均レベルの商を求めて出力とする、或い
は、リングオシレータに、基準信号とリングオシレータ
の所定のタップの出力との位相比較を行う位相比較手段
と位相比較結果に基づきリングオシレータの発振周波数
を変化させる周波数可変手段とを備えるようにしたた
め、入力信号におけるアップエッジからダウンエッジま
で、或いはダウンエッジからアップエッジまでといった
周期を計測することができる。また、上記周期計測出力
に対し、その平均レベルを求める平均レベル検出手段と
第２の検出手段の出力と平均レベルの商を求めて出力と
するようにしたため、例えば、入力信号が音声信号の周
波数変調波においては、基準レベルの変動を抑えること
ができる。
【００３１】また、リングオシレータに、基準信号とリ
ングオシレータの所定のタップの出力との位相比較を行
う位相比較手段と、位相比較結果に基づきリングオシレ
ータの発振周波数を変化させるようにしたため、温度変
化などによる発振周波数の変動がなくなり、周期計測結
果のバラツキを抑えることができ、更にそのタップ数を
２のべき乗±１としたことで、演算器２２の構成を簡単
なものにすることができる。
ングオシレータの所定のタップの出力との位相比較を行
う位相比較手段と、位相比較結果に基づきリングオシレ
ータの発振周波数を変化させるようにしたため、温度変
化などによる発振周波数の変動がなくなり、周期計測結
果のバラツキを抑えることができ、更にそのタップ数を
２のべき乗±１としたことで、演算器２２の構成を簡単
なものにすることができる。
【００３２】更に、カウンタを２個用い、リングオシレ
ータの初段のタップと(Ｍ＋１)／２段目付近のタップ出
力のエッジをクロック信号として信号のエッジをカウン
トするようにしたため、リングオシレータにおける信号
の変化点の位置に関係なく安定して誤差無くエッジをカ
ウントすることができ、しかも、それぞれのカウンタに
対するクロック信号に同期して順次これらのカウンタの
リセットを行うようにしたためこれらのカウンタの値が
異なった値を示すということ無く動作するものである。
しかもそのカウンタの動作時間τc とリングオシレータ
の関係を、リングオシレータ１段当たりの遅延時間τと
して、リングオシレータのタップ数Ｍが４×τc／τ に
ほぼ等くなるようにしてあるため、リングオシレータの
規模を抑えることができ、これによってＤフリップフロ
ップや、エンコーダの規模をも抑えることが可能とな
る。
ータの初段のタップと(Ｍ＋１)／２段目付近のタップ出
力のエッジをクロック信号として信号のエッジをカウン
トするようにしたため、リングオシレータにおける信号
の変化点の位置に関係なく安定して誤差無くエッジをカ
ウントすることができ、しかも、それぞれのカウンタに
対するクロック信号に同期して順次これらのカウンタの
リセットを行うようにしたためこれらのカウンタの値が
異なった値を示すということ無く動作するものである。
しかもそのカウンタの動作時間τc とリングオシレータ
の関係を、リングオシレータ１段当たりの遅延時間τと
して、リングオシレータのタップ数Ｍが４×τc／τ に
ほぼ等くなるようにしてあるため、リングオシレータの
規模を抑えることができ、これによってＤフリップフロ
ップや、エンコーダの規模をも抑えることが可能とな
る。
【図１】本発明の第１の実施例における信号周期計測装
置を示すブロック図
置を示すブロック図
【図２】本発明の第１の実施例における信号周期計測装
置のリングオシレータ１の他の実施例を示すブロック図
置のリングオシレータ１の他の実施例を示すブロック図
【図３】図２における遅延器の具体例を示す回路図
【図４】本発明の第２の実施例における信号周期計測装
置を示すブロック図
置を示すブロック図
【図５】従来の信号周期計測装置を示すブロック図
１ リングオシレータ ２，３，６〜８，２３，２４，２６ Ｄフリップフロッ
プ ４，５ カウンタ １０ 割算器 ２０ セレクタ ２１ エンコーダ ２２ 演算器 ２５ 減算器 ２７ エッジ検出器 ２９ 平均レベル検出器 ６８ ローパスフィルタ ６９ 位相比較器
プ ４，５ カウンタ １０ 割算器 ２０ セレクタ ２１ エンコーダ ２２ 演算器 ２５ 減算器 ２７ エッジ検出器 ２９ 平均レベル検出器 ６８ ローパスフィルタ ６９ 位相比較器
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 23/10
Claims (4)
- 【請求項１】 Ｍ(Ｍは３以上の奇数)タップのリングオ
シレータと、 所定タップの出力のエッジを検出してカウントアップす
るカウント手段と、 入力信号のエッジを検出するエッジ検出手段と、 前記入力信号のエッジに基づき、前記カウント手段出力
と前記リングオシレータ全タップの出力とをラッチする
第１、第２のラッチ手段と、 前記第２のラッチ手段出力をエンコードするエンコーダ
と、 前記エンコーダ及び前記カウント手段出力を重み付け加
算する演算手段と、前記入力信号のエッジ１周期毎における前記演算手段出
力値の差を得る手段 を備え、 前記リングオシレータが、基準信号と該リングオシレー
タの所定のタップの出力との位相比較を行なう位相比較
手段と、位相比較結果に基づき前記リングオシレータの
発振周波数を変化させる周波数可変手段とを備えたこと
を特徴とする信号周期計測装置。 - 【請求項２】 Ｍ(Ｍは３以上の奇数)タップのリングオ
シレータと、 所定タップの出力のエッジを検出してカウントアップす
るカウント手段と、 入力信号のエッジを検出する検出手段と、 前記入力信号のエッジに基づき、前記カウント手段出力
と前記リングオシレータ全タップの出力とをラッチする
第１、第２のラッチ手段と、 前記第２のラッチ手段出力をエンコードするエンコーダ
と、 前記エンコーダ及び前記カウント手段出力を重み付け加
算する演算手段と、前記入力信号のエッジ１周期毎における前記演算手段出
力値の差を得る手段 を備え、 該差を得る手段の出力の平均レベルを求める平均レベル
検出手段と、 前記差を得る手段の出力と前記平均レベルの商を求める
割算手段を備えたことを特徴とする信号周期計測装置。 - 【請求項３】 リングオシレータのタップ数Ｍが２のＮ
乗＋１或いは２のＮ乗−１のいずれか（但しＮは自然
数）であることを特徴とする請求項１に記載の信号周期
計測装置。 - 【請求項４】 カウント手段が要する動作時間をτc、
前記リングオシレータの各タップの有する伝達遅延時間
をτとした時、前記リングオシレータのタップ数Ｍが４
×τc／τにほぼ等しいことを特徴とする請求項１に記
載の信号周期計測装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25273295A JP3341544B2 (ja) | 1995-03-14 | 1995-09-29 | 信号周期計測装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5443495 | 1995-03-14 | ||
| JP7-54434 | 1995-03-14 | ||
| JP25273295A JP3341544B2 (ja) | 1995-03-14 | 1995-09-29 | 信号周期計測装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08313567A JPH08313567A (ja) | 1996-11-29 |
| JP3341544B2 true JP3341544B2 (ja) | 2002-11-05 |
Family
ID=26395193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25273295A Expired - Fee Related JP3341544B2 (ja) | 1995-03-14 | 1995-09-29 | 信号周期計測装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3341544B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5753013B2 (ja) | 2011-07-06 | 2015-07-22 | オリンパス株式会社 | リングオシュレータ回路、ａ／ｄ変換回路、および固体撮像装置 |
-
1995
- 1995-09-29 JP JP25273295A patent/JP3341544B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08313567A (ja) | 1996-11-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |