JPH104353A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPH104353A JPH104353A JP8155710A JP15571096A JPH104353A JP H104353 A JPH104353 A JP H104353A JP 8155710 A JP8155710 A JP 8155710A JP 15571096 A JP15571096 A JP 15571096A JP H104353 A JPH104353 A JP H104353A
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Abstract
(57)【要約】
【課題】 被測定電圧ＶinのＡ／Ｄ変換時間を短縮す
る。 【解決手段】 演算増幅器１１，コンデンサ１２，及び
抵抗器１３ａ，１３ｂからなる積分器と、接地電位と電
源電圧ＶDDとの中心電圧Ｖref と積分器（演算増幅器１
１）の出力電圧Ｖｏとを大小比較する比較器１４とを備
え、比較器１４の出力が反転した時点から所定時間Ｔａ
の間、積分器に被測定電圧Ｖinと電源電圧ＶDDとを加算
平均した電圧を積分させて出力電圧Ｖｏを下降させ、次
いで、積分器に接地電位を積分させて出力電圧Ｖｏを上
昇させ、接地電位の積分開始から比較器１４の出力が再
度反転するまでの時間Ｔｂを計測し、上記時間の比（Ｔ
ｂ／Ｔａ）に基づき被測定電圧Ｖinをデジタル値に変換
するＡ／Ｄ変換器であって、上記時間Ｔａ，Ｔｂの計測
を、反転回路（インバータ）の反転動作時間を最小分解
能として時間を２進符号化可能な符号化回路（ＴＡＤ）
２２により計測する。
る。 【解決手段】 演算増幅器１１，コンデンサ１２，及び
抵抗器１３ａ，１３ｂからなる積分器と、接地電位と電
源電圧ＶDDとの中心電圧Ｖref と積分器（演算増幅器１
１）の出力電圧Ｖｏとを大小比較する比較器１４とを備
え、比較器１４の出力が反転した時点から所定時間Ｔａ
の間、積分器に被測定電圧Ｖinと電源電圧ＶDDとを加算
平均した電圧を積分させて出力電圧Ｖｏを下降させ、次
いで、積分器に接地電位を積分させて出力電圧Ｖｏを上
昇させ、接地電位の積分開始から比較器１４の出力が再
度反転するまでの時間Ｔｂを計測し、上記時間の比（Ｔ
ｂ／Ｔａ）に基づき被測定電圧Ｖinをデジタル値に変換
するＡ／Ｄ変換器であって、上記時間Ｔａ，Ｔｂの計測
を、反転回路（インバータ）の反転動作時間を最小分解
能として時間を２進符号化可能な符号化回路（ＴＡＤ）
２２により計測する。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ電圧をデ
ジタル値に変換するＡ／Ｄ変換器に関し、特に積分型の
Ａ／Ｄ変換器に関するものである。
ジタル値に変換するＡ／Ｄ変換器に関し、特に積分型の
Ａ／Ｄ変換器に関するものである。
【０００２】
【従来の技術】従来より、センサからのアナログ信号に
応じてアクチュエータ等を制御する場合には、Ａ／Ｄ変
換器が必要となる。そして、高精度のＡ／Ｄ（アナログ
／デジタル）変換が可能なものとしては、例えば「ＡＤ
／ＤＡ変換回路入門：相良岩男著，日刊工業新聞社」に
記載されているような積分型Ａ／Ｄ変換器がある。
応じてアクチュエータ等を制御する場合には、Ａ／Ｄ変
換器が必要となる。そして、高精度のＡ／Ｄ（アナログ
／デジタル）変換が可能なものとしては、例えば「ＡＤ
／ＤＡ変換回路入門：相良岩男著，日刊工業新聞社」に
記載されているような積分型Ａ／Ｄ変換器がある。
【０００３】ここで、従来の基本的な積分型Ａ／Ｄ変換
器は、図１４（Ａ）に示すように、所定の基準電圧Ｖre
f （この例では接地電位＝０Ｖ）が非反転入力端子に印
加された演算増幅器１，演算増幅器１の出力端子と反転
入力端子との間に接続された積分用コンデンサ２，及び
演算増幅器１の反転入力端子に一方の端子が接続された
積分用抵抗器３からなる積分器（詳しくはミラー積分
器）と、この積分器（演算増幅器１）の出力電圧Ｖｏと
所定の比較電圧ＶC とを大小比較する比較器４と、積分
用抵抗器３の上記反転入力端子とは反対側の端子（以
下、入力端子という）５に、被測定電圧Ｖinと、被測定
電圧Ｖinとは基準電圧Ｖref に対して逆極性の所定の設
定電圧−ＶR とを切り換えて印加するための切換スイッ
チ６と、制御回路７と、クロック発生器８とを備えてい
る。そして、制御回路７が、比較器４の出力信号に応じ
て切換スイッチ６を制御することにより、入力端子５に
印加する電圧を、被測定電圧Ｖinと上記設定電圧−ＶR
とに適宜切り換えて、被測定電圧Ｖinのデジタル量を求
めるようにしている。
器は、図１４（Ａ）に示すように、所定の基準電圧Ｖre
f （この例では接地電位＝０Ｖ）が非反転入力端子に印
加された演算増幅器１，演算増幅器１の出力端子と反転
入力端子との間に接続された積分用コンデンサ２，及び
演算増幅器１の反転入力端子に一方の端子が接続された
積分用抵抗器３からなる積分器（詳しくはミラー積分
器）と、この積分器（演算増幅器１）の出力電圧Ｖｏと
所定の比較電圧ＶC とを大小比較する比較器４と、積分
用抵抗器３の上記反転入力端子とは反対側の端子（以
下、入力端子という）５に、被測定電圧Ｖinと、被測定
電圧Ｖinとは基準電圧Ｖref に対して逆極性の所定の設
定電圧−ＶR とを切り換えて印加するための切換スイッ
チ６と、制御回路７と、クロック発生器８とを備えてい
る。そして、制御回路７が、比較器４の出力信号に応じ
て切換スイッチ６を制御することにより、入力端子５に
印加する電圧を、被測定電圧Ｖinと上記設定電圧−ＶR
とに適宜切り換えて、被測定電圧Ｖinのデジタル量を求
めるようにしている。
【０００４】即ち、図１４（Ｂ）に示すように、制御回
路７は、積分器の出力電圧Ｖｏが比較電圧ＶC と一致し
た時点から、入力端子５に予め定められた一定の時間Ｔ
１だけ被測定電圧Ｖinを印加して、この時間Ｔ１の間、
積分器に被測定電圧Ｖinを積分させてその出力電圧Ｖｏ
を下降させ、次に、入力端子５に印加する電圧を設定電
圧−ＶR に切り換えて、積分器に設定電圧−ＶR を積分
させることにより積分器の出力電圧Ｖｏを上昇させる。
そして、入力端子５に設定電圧−ＶR を印加してから
（つまり設定電圧−ＶR の積分を開始してから）、積分
器の出力電圧Ｖｏが比較電圧ＶC に達して比較器４の出
力信号が反転するまでの時間Ｔ２を測定する。
路７は、積分器の出力電圧Ｖｏが比較電圧ＶC と一致し
た時点から、入力端子５に予め定められた一定の時間Ｔ
１だけ被測定電圧Ｖinを印加して、この時間Ｔ１の間、
積分器に被測定電圧Ｖinを積分させてその出力電圧Ｖｏ
を下降させ、次に、入力端子５に印加する電圧を設定電
圧−ＶR に切り換えて、積分器に設定電圧−ＶR を積分
させることにより積分器の出力電圧Ｖｏを上昇させる。
そして、入力端子５に設定電圧−ＶR を印加してから
（つまり設定電圧−ＶR の積分を開始してから）、積分
器の出力電圧Ｖｏが比較電圧ＶC に達して比較器４の出
力信号が反転するまでの時間Ｔ２を測定する。
【０００５】すると、比較器４のオフセット電圧が無い
とすれば、下記の式１が成立し、その式１から下記の式
２が成立する。尚、式１において、「∫_(0)^(t1)［Ｖi
n−Ｖref］ｄｔ」は、被測定電圧Ｖinと基準電圧Ｖref
との差［Ｖin−Ｖref］を時刻「０」から時刻「ｔ１」
まで積分した値であり、０〜ｔ１は図１４（Ｂ）の時間
Ｔ１に相当している。また同様に、「∫_(0)^(t2)［−
ＶR−Ｖref］ｄｔ」は、設定電圧−ＶRと基準電圧Ｖref
との差［−ＶR−Ｖref］を時刻「０」から時刻「ｔ
２」まで積分した値であり、０〜ｔ２は図１４（Ｂ）の
時間Ｔ２に相当している。そして、「Ｃ」は積分用コン
デンサ２の静電容量であり、「Ｒ」は積分用抵抗器３の
抵抗値であり、また、この例では、Ｖref ＝０である。
とすれば、下記の式１が成立し、その式１から下記の式
２が成立する。尚、式１において、「∫_(0)^(t1)［Ｖi
n−Ｖref］ｄｔ」は、被測定電圧Ｖinと基準電圧Ｖref
との差［Ｖin−Ｖref］を時刻「０」から時刻「ｔ１」
まで積分した値であり、０〜ｔ１は図１４（Ｂ）の時間
Ｔ１に相当している。また同様に、「∫_(0)^(t2)［−
ＶR−Ｖref］ｄｔ」は、設定電圧−ＶRと基準電圧Ｖref
との差［−ＶR−Ｖref］を時刻「０」から時刻「ｔ
２」まで積分した値であり、０〜ｔ２は図１４（Ｂ）の
時間Ｔ２に相当している。そして、「Ｃ」は積分用コン
デンサ２の静電容量であり、「Ｒ」は積分用抵抗器３の
抵抗値であり、また、この例では、Ｖref ＝０である。
【０００６】
【数１】 ∫_(0)^(t1)［Ｖin−Ｖref］ｄｔ／ＣＲ＝Ｖin×Ｔ１／ＣＲ ＝−∫_(0)^(t2)［−ＶR−Ｖref］ｄｔ／ＣＲ＝ＶR×Ｔ２／ＣＲ …（１）
【０００７】
【数２】Ｖin／ＶR ＝Ｔ２／Ｔ１ …（２） そして、上記式２から分かるように、被測定電圧Ｖinと
既知であるＶR との比（Ｖin／ＶR ）は、測定される時
間Ｔ２と既知である時間Ｔ１との比（Ｔ２／Ｔ１）に一
致する。
既知であるＶR との比（Ｖin／ＶR ）は、測定される時
間Ｔ２と既知である時間Ｔ１との比（Ｔ２／Ｔ１）に一
致する。
【０００８】そこで、上記従来の積分型Ａ／Ｄ変換器に
おいて、制御回路７は、クロック発生器８からのクロッ
クを所定のカウント値Ｎ１だけカウントすることで上記
時間Ｔ１を計測し、同様に、入力端子５に設定電圧−Ｖ
R を印加してから比較器４の出力信号が反転するまでの
間にクロック発生器８から出力されたクロックをカウン
トして、そのカウント値Ｎ２を上記時間Ｔ２として計測
するようにしている。そして、上記カウント値Ｎ２，Ｎ
１の比（Ｎ２／Ｎ１）は、上記時間Ｔ２，Ｔ１の比（Ｔ
２／Ｔ１）となるため、制御回路７は、例えば、カウン
ト値Ｎ２，Ｎ１の比（Ｎ２／Ｎ１）を示すデジタル信号
を、被測定電圧Ｖinと既知の電圧ＶR との比（Ｖin／Ｖ
R ）を表すデジタル信号として出力し、これにより被測
定電圧ＶinのＡ／Ｄ変換が行われる。
おいて、制御回路７は、クロック発生器８からのクロッ
クを所定のカウント値Ｎ１だけカウントすることで上記
時間Ｔ１を計測し、同様に、入力端子５に設定電圧−Ｖ
R を印加してから比較器４の出力信号が反転するまでの
間にクロック発生器８から出力されたクロックをカウン
トして、そのカウント値Ｎ２を上記時間Ｔ２として計測
するようにしている。そして、上記カウント値Ｎ２，Ｎ
１の比（Ｎ２／Ｎ１）は、上記時間Ｔ２，Ｔ１の比（Ｔ
２／Ｔ１）となるため、制御回路７は、例えば、カウン
ト値Ｎ２，Ｎ１の比（Ｎ２／Ｎ１）を示すデジタル信号
を、被測定電圧Ｖinと既知の電圧ＶR との比（Ｖin／Ｖ
R ）を表すデジタル信号として出力し、これにより被測
定電圧ＶinのＡ／Ｄ変換が行われる。
【０００９】このように基本的な積分型Ａ／Ｄ変換器で
は、被測定電圧Ｖinを一定時間Ｔ１の間だけ積分するこ
とで、積分器の出力電圧Ｖｏを比較器４の比較電圧ＶC
から遠ざけ、その後、既知の設定電圧−ＶR を積分し
て、積分器の出力電圧Ｖｏが比較電圧ＶC に戻るまでの
時間Ｔ２を計ることにより、被測定電圧Ｖinをデジタル
値に変換している。そして、上記式２には「Ｃ」及び
「Ｒ」のパラメータが含まれないことからも分かるよう
に、素子バラツキの影響を受けることなく、Ａ／Ｄ変換
を行うことができる。
は、被測定電圧Ｖinを一定時間Ｔ１の間だけ積分するこ
とで、積分器の出力電圧Ｖｏを比較器４の比較電圧ＶC
から遠ざけ、その後、既知の設定電圧−ＶR を積分し
て、積分器の出力電圧Ｖｏが比較電圧ＶC に戻るまでの
時間Ｔ２を計ることにより、被測定電圧Ｖinをデジタル
値に変換している。そして、上記式２には「Ｃ」及び
「Ｒ」のパラメータが含まれないことからも分かるよう
に、素子バラツキの影響を受けることなく、Ａ／Ｄ変換
を行うことができる。
【００１０】しかしながら、上記の基本的な積分型Ａ／
Ｄ変換器では、基準電圧Ｖref に対して被測定電圧Ｖin
とは逆極性の設定電圧−ＶR が必要であり、正負の両電
源を設けなければならないという問題があった。そし
て、単一電源で動作するように構成すると、Ａ／Ｄ変換
可能な被測定電圧Ｖinの電圧範囲が狭くなってしまうと
いう問題がある。
Ｄ変換器では、基準電圧Ｖref に対して被測定電圧Ｖin
とは逆極性の設定電圧−ＶR が必要であり、正負の両電
源を設けなければならないという問題があった。そし
て、単一電源で動作するように構成すると、Ａ／Ｄ変換
可能な被測定電圧Ｖinの電圧範囲が狭くなってしまうと
いう問題がある。
【００１１】つまり、上記のような積分型Ａ／Ｄ変換器
を単一電源ＶDD（接地電位を基準に電圧値がＶDDである
電源）で動作させるためには、例えば、図１４（Ａ）に
おいて、演算増幅器１に印加される基準電圧Ｖref を、
接地電位と電源電圧ＶDDとの間の所定電圧（例えばＶDD
／２）に設定すると共に、上述した設定電圧−ＶR に代
えて接地電位（０Ｖ）を切換スイッチ６の一方に入力す
る構成が考えられる。
を単一電源ＶDD（接地電位を基準に電圧値がＶDDである
電源）で動作させるためには、例えば、図１４（Ａ）に
おいて、演算増幅器１に印加される基準電圧Ｖref を、
接地電位と電源電圧ＶDDとの間の所定電圧（例えばＶDD
／２）に設定すると共に、上述した設定電圧−ＶR に代
えて接地電位（０Ｖ）を切換スイッチ６の一方に入力す
る構成が考えられる。
【００１２】ところが、このような単一電源の構成を採
ると、被測定電圧Ｖinが基準電圧Ｖref （＝ＶDD／２）
よりも接地電位側の電圧であった場合、即ち被測定電圧
Ｖinが基準電圧Ｖref よりも低い場合には、図１４
（Ｂ）に示した時間Ｔ１において積分器の出力電圧Ｖｏ
が下降せず、被測定電圧Ｖinを積分した場合と設定電圧
としての接地電位を積分した場合とで、出力電圧Ｖｏの
変化方向が同じになってしまい、Ａ／Ｄ変換ができなく
なる。即ち、積分される被測定電圧Ｖinと設定電圧と
が、積分器の基準電圧Ｖref から見て同じ極性である
と、両電圧を積分した際の積分器の出力電圧Ｖｏが同じ
方向に変化することとなるため、Ａ／Ｄ変換ができなく
なってしまい、この結果、Ａ／Ｄ変換が可能な被測定電
圧Ｖinは、基準電圧Ｖref から電源電圧ＶDDまでの範囲
に限られてしまうのである。
ると、被測定電圧Ｖinが基準電圧Ｖref （＝ＶDD／２）
よりも接地電位側の電圧であった場合、即ち被測定電圧
Ｖinが基準電圧Ｖref よりも低い場合には、図１４
（Ｂ）に示した時間Ｔ１において積分器の出力電圧Ｖｏ
が下降せず、被測定電圧Ｖinを積分した場合と設定電圧
としての接地電位を積分した場合とで、出力電圧Ｖｏの
変化方向が同じになってしまい、Ａ／Ｄ変換ができなく
なる。即ち、積分される被測定電圧Ｖinと設定電圧と
が、積分器の基準電圧Ｖref から見て同じ極性である
と、両電圧を積分した際の積分器の出力電圧Ｖｏが同じ
方向に変化することとなるため、Ａ／Ｄ変換ができなく
なってしまい、この結果、Ａ／Ｄ変換が可能な被測定電
圧Ｖinは、基準電圧Ｖref から電源電圧ＶDDまでの範囲
に限られてしまうのである。
【００１３】また更に、上記の基本的な積分型Ａ／Ｄ変
換器では、比較器４のオフセット電圧によって、測定誤
差が生じてしまうという問題もある。そこで、Ａ／Ｄ変
換が可能な被測定電圧Ｖinの範囲を拡大し、且つ比較器
４のオフセット電圧の影響を除去することのできる積分
型Ａ／Ｄ変換器として、例えば「東芝 ＣＭＯＳ ＡＤ
コンバータ データブック：１９９０年版」や「特開昭
５３−１０１９６６号公報」に記載されているような、
五相積分方式のものが提案されている。
換器では、比較器４のオフセット電圧によって、測定誤
差が生じてしまうという問題もある。そこで、Ａ／Ｄ変
換が可能な被測定電圧Ｖinの範囲を拡大し、且つ比較器
４のオフセット電圧の影響を除去することのできる積分
型Ａ／Ｄ変換器として、例えば「東芝 ＣＭＯＳ ＡＤ
コンバータ データブック：１９９０年版」や「特開昭
５３−１０１９６６号公報」に記載されているような、
五相積分方式のものが提案されている。
【００１４】五相積分式のＡ／Ｄ変換器は、図１５
（Ａ）に示すように構成されている。即ち、五相積分式
のものでは、図１４に示したＡ／Ｄ変換器に対して、入
力端子５に、被測定電圧Ｖin，被測定電圧Ｖinと同極性
の所定電圧ＶR ，及び接地電位ＶG （＝０Ｖ）が、夫
々、３つの切換スイッチＳ１，Ｓ２，Ｓ３により択一的
に入力される点と、演算増幅器１の非反転入力端子に印
加される基準電圧Ｖref が、所定電圧ＶR と接地電位Ｖ
G との中間電圧（＝ＶR ／２）に設定されている点と
が、異なっている。尚、被測定電圧Ｖinと所定電圧ＶR
と接地電位ＶG との関係は、ＶR ＞Ｖin＞ＶG になって
いる。
（Ａ）に示すように構成されている。即ち、五相積分式
のものでは、図１４に示したＡ／Ｄ変換器に対して、入
力端子５に、被測定電圧Ｖin，被測定電圧Ｖinと同極性
の所定電圧ＶR ，及び接地電位ＶG （＝０Ｖ）が、夫
々、３つの切換スイッチＳ１，Ｓ２，Ｓ３により択一的
に入力される点と、演算増幅器１の非反転入力端子に印
加される基準電圧Ｖref が、所定電圧ＶR と接地電位Ｖ
G との中間電圧（＝ＶR ／２）に設定されている点と
が、異なっている。尚、被測定電圧Ｖinと所定電圧ＶR
と接地電位ＶG との関係は、ＶR ＞Ｖin＞ＶG になって
いる。
【００１５】以下、五相積分式のＡ／Ｄ変換器の動作に
ついて、図１５（Ｂ）のタイムチャートに沿って説明す
る。尚、以下の説明において、切換スイッチＳ１〜Ｓ３
の切換（オン／オフ）は、制御回路７が行うものであ
る。また、制御回路７にて実行される後述の時間Ｔ３，
Ｔ４の計測は、図１４に示したＡ／Ｄ変換器の場合と全
く同様に、クロック発生器８からのクロックをカウント
することで行われる。
ついて、図１５（Ｂ）のタイムチャートに沿って説明す
る。尚、以下の説明において、切換スイッチＳ１〜Ｓ３
の切換（オン／オフ）は、制御回路７が行うものであ
る。また、制御回路７にて実行される後述の時間Ｔ３，
Ｔ４の計測は、図１４に示したＡ／Ｄ変換器の場合と全
く同様に、クロック発生器８からのクロックをカウント
することで行われる。
【００１６】「状態１及び状態２」まず、状態１では、
切換スイッチＳ２を予め定められた一定の時間Ｔ３だけ
オン（短絡）し、この時間Ｔ３の間、積分器に所定電圧
ＶR を積分させてその出力電圧Ｖｏを下降させる。そし
て、次の状態２では、切換スイッチＳ３をオンし、積分
器に接地電位ＶG を積分させて出力電圧Ｖｏを上昇さ
せ、この状態を比較器４の出力信号が反転するまで（つ
まり、出力電圧Ｖｏが比較器４の比較電圧ＶCに達する
まで）継続する。
切換スイッチＳ２を予め定められた一定の時間Ｔ３だけ
オン（短絡）し、この時間Ｔ３の間、積分器に所定電圧
ＶR を積分させてその出力電圧Ｖｏを下降させる。そし
て、次の状態２では、切換スイッチＳ３をオンし、積分
器に接地電位ＶG を積分させて出力電圧Ｖｏを上昇さ
せ、この状態を比較器４の出力信号が反転するまで（つ
まり、出力電圧Ｖｏが比較器４の比較電圧ＶCに達する
まで）継続する。
【００１７】ここで、状態２の終了は、比較器４の出力
信号が反転することをもって判定するため、状態２が終
了した時点の積分器の出力電圧Ｖｏは、比較電圧ＶC に
比較器４のオフセット電圧ＶOFを加えた電圧（ＶC ＋Ｖ
OF）となる。そして、後述する状態３では、この電圧
（ＶC ＋ＶOF）を起点として積分を開始し、後述する状
態５の終了は、積分器の出力電圧Ｖｏが上記電圧（ＶC
＋ＶOF）に再度達することをもって判定するため、比較
器４のオフセット電圧ＶOFの影響は受けなくなる。尚、
以下の説明では、上記電圧（ＶC ＋ＶOF）を改めて比較
電圧ＶC とする。
信号が反転することをもって判定するため、状態２が終
了した時点の積分器の出力電圧Ｖｏは、比較電圧ＶC に
比較器４のオフセット電圧ＶOFを加えた電圧（ＶC ＋Ｖ
OF）となる。そして、後述する状態３では、この電圧
（ＶC ＋ＶOF）を起点として積分を開始し、後述する状
態５の終了は、積分器の出力電圧Ｖｏが上記電圧（ＶC
＋ＶOF）に再度達することをもって判定するため、比較
器４のオフセット電圧ＶOFの影響は受けなくなる。尚、
以下の説明では、上記電圧（ＶC ＋ＶOF）を改めて比較
電圧ＶC とする。
【００１８】「状態３」次に、状態３では、切換スイッ
チＳ２を時間Ｔ３だけオンし、この時間Ｔ３の間、積分
器に所定電圧ＶR を積分させて出力電圧Ｖｏを下降させ
る。すると、比較器４の出力信号は、状態２の終了時に
おける反転方向とは反対の方向に反転する。そして、状
態３が終了した時点の出力電圧Ｖｏ(3) は、下記の式３
のようになる。
チＳ２を時間Ｔ３だけオンし、この時間Ｔ３の間、積分
器に所定電圧ＶR を積分させて出力電圧Ｖｏを下降させ
る。すると、比較器４の出力信号は、状態２の終了時に
おける反転方向とは反対の方向に反転する。そして、状
態３が終了した時点の出力電圧Ｖｏ(3) は、下記の式３
のようになる。
【００１９】
【数３】 Ｖｏ(3)＝ＶC −（ＶR −Ｖref ）×Ｔ３／ＣＲ …（３） 「状態４」次の状態４では、切換スイッチＳ１を時間Ｔ
３だけオンし、この時間Ｔ３の間、積分器に被測定電圧
Ｖinを積分させる。よって、このときの積分器の出力電
圧Ｖｏは、図１５（Ｂ）の点線で示すように、被測定電
圧Ｖinの大きさに応じて様々な経路をたどることとな
る。尚、同図において、点線ａは、被測定電圧Ｖinが接
地電位ＶG と等しい場合を示し、点線ｂは、被測定電圧
Ｖinが基準電圧Ｖrefと等しい場合を示し、点線ｃは、
被測定電圧Ｖinが所定電圧ＶR と等しい場合を示してい
る。そして、状態４が終了した時点の出力電圧Ｖｏ(4)
は、下記の式４のようになる。
３だけオンし、この時間Ｔ３の間、積分器に被測定電圧
Ｖinを積分させる。よって、このときの積分器の出力電
圧Ｖｏは、図１５（Ｂ）の点線で示すように、被測定電
圧Ｖinの大きさに応じて様々な経路をたどることとな
る。尚、同図において、点線ａは、被測定電圧Ｖinが接
地電位ＶG と等しい場合を示し、点線ｂは、被測定電圧
Ｖinが基準電圧Ｖrefと等しい場合を示し、点線ｃは、
被測定電圧Ｖinが所定電圧ＶR と等しい場合を示してい
る。そして、状態４が終了した時点の出力電圧Ｖｏ(4)
は、下記の式４のようになる。
【００２０】
【数４】 Ｖｏ(4) ＝Ｖｏ(3) −（Ｖin−Ｖref ）×Ｔ３／ＣＲ …（４） 「状態５」そして、最後の状態５では、切換スイッチＳ
３をオンし、積分器に接地電位ＶG を積分させて出力電
圧Ｖｏを上昇させ、この状態を、比較器４の出力信号が
状態２の終了時における反転方向に再度反転するまで継
続する。よって、切換スイッチＳ３がオンされてから
（つまり、状態５の開始から）比較器４の出力信号が反
転するまでの時間をＴ４とすると、状態５が終了した時
点の出力電圧Ｖｏ(5)は、下記の式５のようになる。
３をオンし、積分器に接地電位ＶG を積分させて出力電
圧Ｖｏを上昇させ、この状態を、比較器４の出力信号が
状態２の終了時における反転方向に再度反転するまで継
続する。よって、切換スイッチＳ３がオンされてから
（つまり、状態５の開始から）比較器４の出力信号が反
転するまでの時間をＴ４とすると、状態５が終了した時
点の出力電圧Ｖｏ(5)は、下記の式５のようになる。
【００２１】
【数５】 Ｖｏ(5) ＝Ｖｏ(4) −（ＶG −Ｖref ）×Ｔ４／ＣＲ＝ＶC …（５） ここで、接地電位ＶG は０Ｖであり、演算増幅器１の非
反転入力端子に印加されている基準電圧Ｖref は、上記
所定電圧ＶR の２分の１（＝ＶR ／２）であるため、上
記式３〜式５より、被測定電圧Ｖinは、下記の式６とな
る。
反転入力端子に印加されている基準電圧Ｖref は、上記
所定電圧ＶR の２分の１（＝ＶR ／２）であるため、上
記式３〜式５より、被測定電圧Ｖinは、下記の式６とな
る。
【００２２】
【数６】Ｖin／ＶR ＝（Ｔ４／Ｔ３）／２ …（６） そして、式６から分かるように、時間Ｔ３と設定電圧Ｖ
R は既知であることから、被測定電圧Ｖinは、測定され
る時間Ｔ４の値によってデジタル値に変換されることと
なる。
R は既知であることから、被測定電圧Ｖinは、測定され
る時間Ｔ４の値によってデジタル値に変換されることと
なる。
【００２３】即ち、五相積分方式では、Ａ／Ｄ変換を実
質的に開始する状態３にて、基準電圧Ｖref よりも大き
く設定された所定電圧ＶR を積分することにより、積分
器の出力電圧Ｖｏを比較電圧ＶC よりも下降させ、その
次の状態４で初めて被測定電圧Ｖinを積分することによ
り、被測定電圧Ｖinの値が基準電圧Ｖref （＝ＶR ／
２）よりも小さい値であって、積分器の出力電圧Ｖｏが
図１５（Ｂ）の点線ａ，ｂに示すように下降しない場合
であっても、被測定電圧ＶinのＡ／Ｄ変換が可能となる
ようにしている。
質的に開始する状態３にて、基準電圧Ｖref よりも大き
く設定された所定電圧ＶR を積分することにより、積分
器の出力電圧Ｖｏを比較電圧ＶC よりも下降させ、その
次の状態４で初めて被測定電圧Ｖinを積分することによ
り、被測定電圧Ｖinの値が基準電圧Ｖref （＝ＶR ／
２）よりも小さい値であって、積分器の出力電圧Ｖｏが
図１５（Ｂ）の点線ａ，ｂに示すように下降しない場合
であっても、被測定電圧ＶinのＡ／Ｄ変換が可能となる
ようにしている。
【００２４】そして更に、五相積分方式のＡ／Ｄ変換器
では、状態１及び状態２において、所定電圧ＶR の積分
と接地電位ＶG の積分とを順次行うことで、比較器４の
出力信号を所定方向に反転させ、このように比較器４の
出力信号が反転した時点から、状態３以降の実質的なＡ
／Ｄ変換動作を開始すると共に、比較器４の出力信号が
再び上記所定方向に反転した時点で、状態５を終了する
ようにしているため、比較器４のオフセット電圧に影響
されずに、被測定電圧ＶinのＡ／Ｄ変換が可能となる。
では、状態１及び状態２において、所定電圧ＶR の積分
と接地電位ＶG の積分とを順次行うことで、比較器４の
出力信号を所定方向に反転させ、このように比較器４の
出力信号が反転した時点から、状態３以降の実質的なＡ
／Ｄ変換動作を開始すると共に、比較器４の出力信号が
再び上記所定方向に反転した時点で、状態５を終了する
ようにしているため、比較器４のオフセット電圧に影響
されずに、被測定電圧ＶinのＡ／Ｄ変換が可能となる。
【００２５】
【発明が解決しようとする課題】このように積分型のＡ
／Ｄ変換器では、概念的には、未知の被測定電圧と予め
設定された既知の設定電圧とを、積分器の出力変化量が
等しくなるように積分した場合の、両積分時間の比に基
づき、被測定電圧をデジタル値に変換しているのである
が、上述したように、従来のＡ／Ｄ変換器では、クロッ
ク発生器からのクロックをカウントすることで、積分時
間を計測するようにしているため、Ａ／Ｄ変換に要する
時間を短くすることができないという問題があった。
／Ｄ変換器では、概念的には、未知の被測定電圧と予め
設定された既知の設定電圧とを、積分器の出力変化量が
等しくなるように積分した場合の、両積分時間の比に基
づき、被測定電圧をデジタル値に変換しているのである
が、上述したように、従来のＡ／Ｄ変換器では、クロッ
ク発生器からのクロックをカウントすることで、積分時
間を計測するようにしているため、Ａ／Ｄ変換に要する
時間を短くすることができないという問題があった。
【００２６】つまり、Ａ／Ｄ変換の精度を高めるために
は、積分時間を計測する際にカウントするクロック数を
大きく設定して、積分時間の計測分解能を上げることと
なるが、このためには、高周波のクロックを用いるか、
或いは、積分器を構成する積分用コンデンサ及び抵抗器
の時定数を大きくして積分時間を長く設定する必要があ
る。ところが、クロック発生器として用いられる通常の
固定発振器では、数十ＭＨｚ程度のクロックしか発生す
ることができないため、積分時間の計測分解能をより向
上させるためには、積分器の時定数を大きく設定しなけ
ればならず、この結果、積分時間が長くなって被測定電
圧のＡ／Ｄ変換に要する時間が長くなってしまうのであ
る。
は、積分時間を計測する際にカウントするクロック数を
大きく設定して、積分時間の計測分解能を上げることと
なるが、このためには、高周波のクロックを用いるか、
或いは、積分器を構成する積分用コンデンサ及び抵抗器
の時定数を大きくして積分時間を長く設定する必要があ
る。ところが、クロック発生器として用いられる通常の
固定発振器では、数十ＭＨｚ程度のクロックしか発生す
ることができないため、積分時間の計測分解能をより向
上させるためには、積分器の時定数を大きく設定しなけ
ればならず、この結果、積分時間が長くなって被測定電
圧のＡ／Ｄ変換に要する時間が長くなってしまうのであ
る。
【００２７】一方、図１５に示した五相積分式のＡ／Ｄ
変換器によれば、Ａ／Ｄ変換が可能な被測定電圧Ｖinの
範囲を拡大できるものの、このためには、図１５（Ｂ）
に示した「状態３」のように、被測定電圧Ｖinを積分す
る前に所定電圧ＶR を積分する期間を設けなければなら
ず、Ａ／Ｄ変換に要する時間が長くなってしまう。
変換器によれば、Ａ／Ｄ変換が可能な被測定電圧Ｖinの
範囲を拡大できるものの、このためには、図１５（Ｂ）
に示した「状態３」のように、被測定電圧Ｖinを積分す
る前に所定電圧ＶR を積分する期間を設けなければなら
ず、Ａ／Ｄ変換に要する時間が長くなってしまう。
【００２８】また更に、五相積分式のＡ／Ｄ変換器によ
れば、比較器のオフセット電圧の影響を除去できるもの
の、このためには、図１５（Ｂ）に示した「状態１」及
び「状態２」のように、実質的なＡ／Ｄ変換動作を開始
する前に所定電圧ＶR の積分と接地電位ＶG の積分とを
順次行う期間を設けなければならず、Ａ／Ｄ変換に要す
る時間が長くなってしまう。
れば、比較器のオフセット電圧の影響を除去できるもの
の、このためには、図１５（Ｂ）に示した「状態１」及
び「状態２」のように、実質的なＡ／Ｄ変換動作を開始
する前に所定電圧ＶR の積分と接地電位ＶG の積分とを
順次行う期間を設けなければならず、Ａ／Ｄ変換に要す
る時間が長くなってしまう。
【００２９】本発明は、こうした問題に鑑みなされたも
のであり、被測定電圧のＡ／Ｄ変換時間を短縮すること
のできるＡ／Ｄ変換器を提供することを目的としてい
る。
のであり、被測定電圧のＡ／Ｄ変換時間を短縮すること
のできるＡ／Ｄ変換器を提供することを目的としてい
る。
【００３０】
【課題を解決するための手段、及び発明の効果】上記目
的を達成するためになされた請求項１に記載のＡ／Ｄ変
換器では、入力された電圧を積分して出力する積分器を
備えており、積分制御手段が、被測定電圧に応じた電圧
及び予め設定された設定電圧のうち、何れか一方の電圧
を、所定条件が成立するまでの間、前記積分器に積分さ
せると共に、その積分時間を第１積分時間として計測す
る第１制御動作と、被測定電圧に応じた電圧及び前記設
定電圧のうち、第１制御動作により積分させる方とは異
なる他方の電圧を、前記積分器に積分させ、その積分器
の出力変化量が、第１制御動作による積分器の出力変化
量と一致するまでの時間を、第２積分時間として計測す
る第２制御動作とを行う。そして、当該Ａ／Ｄ変換器
は、積分制御手段により計測された第１積分時間と第２
積分時間との比に基づき、被測定電圧をデジタル値に変
換する。
的を達成するためになされた請求項１に記載のＡ／Ｄ変
換器では、入力された電圧を積分して出力する積分器を
備えており、積分制御手段が、被測定電圧に応じた電圧
及び予め設定された設定電圧のうち、何れか一方の電圧
を、所定条件が成立するまでの間、前記積分器に積分さ
せると共に、その積分時間を第１積分時間として計測す
る第１制御動作と、被測定電圧に応じた電圧及び前記設
定電圧のうち、第１制御動作により積分させる方とは異
なる他方の電圧を、前記積分器に積分させ、その積分器
の出力変化量が、第１制御動作による積分器の出力変化
量と一致するまでの時間を、第２積分時間として計測す
る第２制御動作とを行う。そして、当該Ａ／Ｄ変換器
は、積分制御手段により計測された第１積分時間と第２
積分時間との比に基づき、被測定電圧をデジタル値に変
換する。
【００３１】つまり、当該Ａ／Ｄ変換器では、未知の被
測定電圧に応じた電圧と、予め設定された既知の設定電
圧とを、積分器の出力変化量が等しくなるように積分し
た場合の、両積分時間（第１積分時間と第２積分時間）
の比に基づき、被測定電圧をデジタル値に変換するよう
にしている。
測定電圧に応じた電圧と、予め設定された既知の設定電
圧とを、積分器の出力変化量が等しくなるように積分し
た場合の、両積分時間（第１積分時間と第２積分時間）
の比に基づき、被測定電圧をデジタル値に変換するよう
にしている。
【００３２】尚、被測定電圧に応じた電圧とは、被測定
電圧自体であっても良いし、例えば、被測定電圧を所定
の比率で増幅した電圧や、被測定電圧と既知の電圧とを
加算平均した電圧であっても良い。ここで特に、請求項
１に記載のＡ／Ｄ変換器では、積分制御手段が前記第１
積分時間と第２積分時間を計測するための計時手段とし
て、入力信号を反転して出力する反転回路が複数連結さ
れ、各反転回路によりパルス信号を順次反転して伝搬す
る遅延回路を有し、この遅延回路を構成する反転回路の
うち予め定められた複数の反転回路から順次出力される
パルス信号の位相差時間を分解能として、時間を２進符
号化可能な符号化手段、を備えている。そして、積分制
御手段は、この符号化手段によって第１積分時間と第２
積分時間の計測を行う。
電圧自体であっても良いし、例えば、被測定電圧を所定
の比率で増幅した電圧や、被測定電圧と既知の電圧とを
加算平均した電圧であっても良い。ここで特に、請求項
１に記載のＡ／Ｄ変換器では、積分制御手段が前記第１
積分時間と第２積分時間を計測するための計時手段とし
て、入力信号を反転して出力する反転回路が複数連結さ
れ、各反転回路によりパルス信号を順次反転して伝搬す
る遅延回路を有し、この遅延回路を構成する反転回路の
うち予め定められた複数の反転回路から順次出力される
パルス信号の位相差時間を分解能として、時間を２進符
号化可能な符号化手段、を備えている。そして、積分制
御手段は、この符号化手段によって第１積分時間と第２
積分時間の計測を行う。
【００３３】このような請求項１に記載のＡ／Ｄ変換器
によれば、遅延回路を構成する各反転回路の反転動作時
間は数百ｐsec.程度と非常に小さく、この時間、或いは
その数倍の時間を計測分解能として第１積分時間及び第
２積分時間の計測が可能となる。よって、従来のＡ／Ｄ
変換器のように積分時間を長く設定することなく、積分
時間の計測分解能を上げてＡ／Ｄ変換の精度を高めるこ
とができ、この結果、被測定電圧のＡ／Ｄ変換を高精度
に且つ短時間で行うことができるようになる。
によれば、遅延回路を構成する各反転回路の反転動作時
間は数百ｐsec.程度と非常に小さく、この時間、或いは
その数倍の時間を計測分解能として第１積分時間及び第
２積分時間の計測が可能となる。よって、従来のＡ／Ｄ
変換器のように積分時間を長く設定することなく、積分
時間の計測分解能を上げてＡ／Ｄ変換の精度を高めるこ
とができ、この結果、被測定電圧のＡ／Ｄ変換を高精度
に且つ短時間で行うことができるようになる。
【００３４】また更に、積分時間を長く設定する必要が
ないため、積分器を構成する積分用コンデンサの静電容
量や積分用抵抗器の抵抗値を小さくすることができ、当
該Ａ／Ｄ変換器を１つの半導体チップに集積した場合の
チップサイズを、小規模なものにすることができる。
ないため、積分器を構成する積分用コンデンサの静電容
量や積分用抵抗器の抵抗値を小さくすることができ、当
該Ａ／Ｄ変換器を１つの半導体チップに集積した場合の
チップサイズを、小規模なものにすることができる。
【００３５】次に、請求項２に記載のＡ／Ｄ変換器で
は、請求項１に記載のＡ／Ｄ変換器において、符号化手
段の遅延回路は、反転回路がリング状に連結されると共
に、その反転回路のうちの特定の反転回路が、入力信号
の反転動作を外部からの第１信号により制御可能な起動
用反転回路として構成され、該起動用反転回路が反転動
作を開始することに伴い各反転回路によりパルス信号を
順次反転して周回させるパルス周回回路からなる。
は、請求項１に記載のＡ／Ｄ変換器において、符号化手
段の遅延回路は、反転回路がリング状に連結されると共
に、その反転回路のうちの特定の反転回路が、入力信号
の反転動作を外部からの第１信号により制御可能な起動
用反転回路として構成され、該起動用反転回路が反転動
作を開始することに伴い各反転回路によりパルス信号を
順次反転して周回させるパルス周回回路からなる。
【００３６】そして更に、符号化手段は、前記パルス周
回回路に加えて、パルス周回回路内でのパルス信号の周
回回数をカウントして、そのカウント数を表す２進デジ
タル信号を出力するカウンタと、外部からの第２信号が
入力された時に、前記カウンタからの２進デジタル信号
をラッチして出力するラッチ回路と、パルス周回回路を
構成する反転回路のうち予め定められた複数の反転回路
の出力信号を取り込み、前記第２信号が入力された時
に、前記起動用反転回路の反転動作開始により発生した
パルス信号がパルス周回回路内の何れの反転回路に到達
しているかを検出して、起動用反転回路から前記パルス
信号が到達していると検出した反転回路までの反転回路
の数に応じた２進デジタル信号を出力するパルス検出回
路と、を備えている。そして、この符号化手段は、ラッ
チ回路からの２進デジタル信号を上位ビットとし、且つ
パルス検出回路からの２進デジタル信号を下位ビットと
して、第１信号と第２信号との位相差を表す２進デジタ
ル信号を出力するように構成されている。
回回路に加えて、パルス周回回路内でのパルス信号の周
回回数をカウントして、そのカウント数を表す２進デジ
タル信号を出力するカウンタと、外部からの第２信号が
入力された時に、前記カウンタからの２進デジタル信号
をラッチして出力するラッチ回路と、パルス周回回路を
構成する反転回路のうち予め定められた複数の反転回路
の出力信号を取り込み、前記第２信号が入力された時
に、前記起動用反転回路の反転動作開始により発生した
パルス信号がパルス周回回路内の何れの反転回路に到達
しているかを検出して、起動用反転回路から前記パルス
信号が到達していると検出した反転回路までの反転回路
の数に応じた２進デジタル信号を出力するパルス検出回
路と、を備えている。そして、この符号化手段は、ラッ
チ回路からの２進デジタル信号を上位ビットとし、且つ
パルス検出回路からの２進デジタル信号を下位ビットと
して、第１信号と第２信号との位相差を表す２進デジタ
ル信号を出力するように構成されている。
【００３７】尚、このようなパルス周回回路を有する符
号化手段は、本出願人によって既に出願された特開平３
−２２０８１４号公報，特開平６−２１６７２１号公
報，特開平７−１８３８００号公報，及び特開平７−２
８３７２２号公報に、パルス位相差符号化回路として詳
細に記載されている。
号化手段は、本出願人によって既に出願された特開平３
−２２０８１４号公報，特開平６−２１６７２１号公
報，特開平７−１８３８００号公報，及び特開平７−２
８３７２２号公報に、パルス位相差符号化回路として詳
細に記載されている。
【００３８】即ち、この符号化手段では、第１信号をパ
ルス周回回路の起動用反転回路に入力して、パルス周回
回路のパルス周回動作を開始させ、その後、第２信号を
ラッチ回路及びパルス検出回路に入力すれば、第１信号
が入力されてから第２信号が入力されるまでの間にパル
ス周回回路上をパルス信号が何周周回したかが、カウン
タ及びラッチ回路により検出され、第２信号が入力され
た時点でパルス周回回路内の何れの反転回路にパルス信
号が到達しているかが、パルス検出回路により検出され
る。そして、ラッチ回路からの２進デジタル信号（つま
りカウンタのカウント値）を上位ビットとし、パルス検
出回路からの２進デジタル信号を下位ビットとした２進
デジタル信号が、第１信号が入力されてから第２信号が
入力されるまでの間にパルス信号が伝搬した（即ち反転
動作した）反転回路の総数に応じた値を表すこととな
り、延いては、第１信号と第２信号との位相差（つまり
入力時間差）を、各反転回路の反転動作時間或いはその
数倍の時間を分解能として符号化した２進デジタル信号
として出力されるのである。
ルス周回回路の起動用反転回路に入力して、パルス周回
回路のパルス周回動作を開始させ、その後、第２信号を
ラッチ回路及びパルス検出回路に入力すれば、第１信号
が入力されてから第２信号が入力されるまでの間にパル
ス周回回路上をパルス信号が何周周回したかが、カウン
タ及びラッチ回路により検出され、第２信号が入力され
た時点でパルス周回回路内の何れの反転回路にパルス信
号が到達しているかが、パルス検出回路により検出され
る。そして、ラッチ回路からの２進デジタル信号（つま
りカウンタのカウント値）を上位ビットとし、パルス検
出回路からの２進デジタル信号を下位ビットとした２進
デジタル信号が、第１信号が入力されてから第２信号が
入力されるまでの間にパルス信号が伝搬した（即ち反転
動作した）反転回路の総数に応じた値を表すこととな
り、延いては、第１信号と第２信号との位相差（つまり
入力時間差）を、各反転回路の反転動作時間或いはその
数倍の時間を分解能として符号化した２進デジタル信号
として出力されるのである。
【００３９】ここで特に、請求項２に記載のＡ／Ｄ変換
器では、積分制御手段が、第１制御動作を開始して積分
器に前記一方の電圧の積分を開始させた時に、前記起動
用反転回路へ第１信号を出力してパルス周回回路のパル
ス周回動作を開始させ、その後、前記カウンタの所定ビ
ットが変化すると、前記所定条件が成立したとして当該
第１制御動作を終了すると共に、第２制御動作を開始し
て積分器に前記他方の電圧の積分を開始させ、更にその
後、積分器の出力変化量が第１制御動作による積分器の
出力変化量と一致すると、前記ラッチ回路及びパルス検
出回路へ第２信号を出力する。
器では、積分制御手段が、第１制御動作を開始して積分
器に前記一方の電圧の積分を開始させた時に、前記起動
用反転回路へ第１信号を出力してパルス周回回路のパル
ス周回動作を開始させ、その後、前記カウンタの所定ビ
ットが変化すると、前記所定条件が成立したとして当該
第１制御動作を終了すると共に、第２制御動作を開始し
て積分器に前記他方の電圧の積分を開始させ、更にその
後、積分器の出力変化量が第１制御動作による積分器の
出力変化量と一致すると、前記ラッチ回路及びパルス検
出回路へ第２信号を出力する。
【００４０】つまり、請求項２に記載のＡ／Ｄ変換器で
は、積分制御手段が、第１制御動作にて、パルス周回回
路のパルス周回動作を開始させてからカウンタの所定ビ
ットが変化するまでの間、積分器に前記一方の電圧を積
分させるようにしており、この積分時間（即ち第１積分
時間）を、符号化手段のパルス周回回路とカウンタによ
って計測している。よって、前記一方の電圧の積分が終
了した時点（即ち、カウンタの所定ビットが変化して第
１積分時間が終了した時点）で、ラッチ回路及びパルス
検出回路へ第２信号を出力したと仮定すると、そのとき
符号化手段から出力される２進デジタル信号は、カウン
タの所定ビットに対応するビットが「１」で、且つその
ビットより下位のビットが全て「０」である２進デジタ
ル信号（以下、切換時２進デジタル信号という）とな
る。
は、積分制御手段が、第１制御動作にて、パルス周回回
路のパルス周回動作を開始させてからカウンタの所定ビ
ットが変化するまでの間、積分器に前記一方の電圧を積
分させるようにしており、この積分時間（即ち第１積分
時間）を、符号化手段のパルス周回回路とカウンタによ
って計測している。よって、前記一方の電圧の積分が終
了した時点（即ち、カウンタの所定ビットが変化して第
１積分時間が終了した時点）で、ラッチ回路及びパルス
検出回路へ第２信号を出力したと仮定すると、そのとき
符号化手段から出力される２進デジタル信号は、カウン
タの所定ビットに対応するビットが「１」で、且つその
ビットより下位のビットが全て「０」である２進デジタ
ル信号（以下、切換時２進デジタル信号という）とな
る。
【００４１】そして、積分制御手段は、カウンタの所定
ビットが変化して第１制御動作を終了すると、第２制御
動作に移行して、積分器に前記他方の電圧を積分させ、
その後、積分器の出力変化量が第１積分時間の出力変化
量（即ち、第１制御動作による積分器の出力変化量）と
一致すると、符号化手段のラッチ回路及びパルス検出回
路へ第２信号を出力するようにしている。よって、この
とき符号化手段から出力される２進デジタル信号は、前
述した切換時２進デジタル信号に、第２積分時間を表す
２進デジタル信号を加算した２進デジタル信号、即ち、
第１積分時間と第２積分時間とを加算した時間を表す２
進デジタル信号となるため、この２進デジタル信号から
前記切換時２進デジタル信号を引くだけで、第２積分時
間を表す２進デジタル信号を得ることができる。
ビットが変化して第１制御動作を終了すると、第２制御
動作に移行して、積分器に前記他方の電圧を積分させ、
その後、積分器の出力変化量が第１積分時間の出力変化
量（即ち、第１制御動作による積分器の出力変化量）と
一致すると、符号化手段のラッチ回路及びパルス検出回
路へ第２信号を出力するようにしている。よって、この
とき符号化手段から出力される２進デジタル信号は、前
述した切換時２進デジタル信号に、第２積分時間を表す
２進デジタル信号を加算した２進デジタル信号、即ち、
第１積分時間と第２積分時間とを加算した時間を表す２
進デジタル信号となるため、この２進デジタル信号から
前記切換時２進デジタル信号を引くだけで、第２積分時
間を表す２進デジタル信号を得ることができる。
【００４２】しかも、前記一方の電圧を積分する第１積
分時間よりも、第２積分時間の方が短いことが予め確定
している場合には、積分制御手段が第２信号を出力した
後に符号化手段から出力される２進デジタル信号にて、
カウンタの所定ビットに対応するビットより下位のビッ
ト群は、そのまま第１積分時間と第２積分時間との比を
表すこととなるため、この場合には、積分制御手段が第
２信号を出力した後に符号化手段から出力される２進デ
ジタル信号にて、カウンタの所定ビットに対応するビッ
トより下位のビット群を、被測定電圧をデジタル値に変
換した信号として直接用いることができる。
分時間よりも、第２積分時間の方が短いことが予め確定
している場合には、積分制御手段が第２信号を出力した
後に符号化手段から出力される２進デジタル信号にて、
カウンタの所定ビットに対応するビットより下位のビッ
ト群は、そのまま第１積分時間と第２積分時間との比を
表すこととなるため、この場合には、積分制御手段が第
２信号を出力した後に符号化手段から出力される２進デ
ジタル信号にて、カウンタの所定ビットに対応するビッ
トより下位のビット群を、被測定電圧をデジタル値に変
換した信号として直接用いることができる。
【００４３】このように、請求項２に記載のＡ／Ｄ変換
器によれば、反転回路の反転動作時間、或いはその数倍
の時間を計測分解能として積分時間の計測が可能となる
ため、被測定電圧のＡ／Ｄ変換を高精度に且つ短時間で
行うことができ、しかも、この効果を、簡単な構成で得
ることができる。
器によれば、反転回路の反転動作時間、或いはその数倍
の時間を計測分解能として積分時間の計測が可能となる
ため、被測定電圧のＡ／Ｄ変換を高精度に且つ短時間で
行うことができ、しかも、この効果を、簡単な構成で得
ることができる。
【００４４】ところで、請求項１に記載のＡ／Ｄ変換器
において、前記一方の電圧を積分する時間（第１積分時
間）を決定する上記所定条件としては、請求項２に記載
のＡ／Ｄ変換器のように、所定時間が経過するまでの間
であっても良いし、請求項３に記載のように、積分器の
出力電圧が所定電圧分だけ変化するまでの間であっても
良い。
において、前記一方の電圧を積分する時間（第１積分時
間）を決定する上記所定条件としては、請求項２に記載
のＡ／Ｄ変換器のように、所定時間が経過するまでの間
であっても良いし、請求項３に記載のように、積分器の
出力電圧が所定電圧分だけ変化するまでの間であっても
良い。
【００４５】即ち、請求項３に記載のように、積分制御
手段が、第１制御動作として、積分器の出力電圧が所定
電圧分だけ変化するまでの間、積分器に前記一方の電圧
を積分させると共に、その変化に要する時間を第１積分
時間として計測するようにしても、未知の被測定電圧に
応じた電圧と、予め設定された既知の設定電圧とを、積
分器の出力変化量が等しくなるように積分した場合の、
両積分時間の比に基づき、被測定電圧をデジタル値に変
換することとなり、この場合も、請求項１に記載の符号
化手段によって積分時間を計測することで、Ａ／Ｄ変換
を高精度に且つ短時間で行うことができる。一方、請求
項４に記載のＡ／Ｄ変換器は、所定の基準電圧Ｖref が
非反転入力端子に印加された演算増幅器、該演算増幅器
の出力端子と反転入力端子との間に接続された積分用コ
ンデンサ、及び前記演算増幅器の反転入力端子に一方の
端子が接続された積分用抵抗器を有し、前記積分用抵抗
器の前記反転入力端子とは反対側の端子に入力される電
圧を積分して、前記演算増幅器の出力端子から出力する
積分器と、該積分器の出力電圧Ｖｏと所定の比較電圧Ｖ
C とを大小比較する比較器と、を備えている。
手段が、第１制御動作として、積分器の出力電圧が所定
電圧分だけ変化するまでの間、積分器に前記一方の電圧
を積分させると共に、その変化に要する時間を第１積分
時間として計測するようにしても、未知の被測定電圧に
応じた電圧と、予め設定された既知の設定電圧とを、積
分器の出力変化量が等しくなるように積分した場合の、
両積分時間の比に基づき、被測定電圧をデジタル値に変
換することとなり、この場合も、請求項１に記載の符号
化手段によって積分時間を計測することで、Ａ／Ｄ変換
を高精度に且つ短時間で行うことができる。一方、請求
項４に記載のＡ／Ｄ変換器は、所定の基準電圧Ｖref が
非反転入力端子に印加された演算増幅器、該演算増幅器
の出力端子と反転入力端子との間に接続された積分用コ
ンデンサ、及び前記演算増幅器の反転入力端子に一方の
端子が接続された積分用抵抗器を有し、前記積分用抵抗
器の前記反転入力端子とは反対側の端子に入力される電
圧を積分して、前記演算増幅器の出力端子から出力する
積分器と、該積分器の出力電圧Ｖｏと所定の比較電圧Ｖ
C とを大小比較する比較器と、を備えている。
【００４６】そして、初期設定手段が、比較器の出力信
号がハイレベルからロウレベル或いはロウレベルからハ
イレベルのうちの何れかの所定方向に反転するように、
積分器の出力電圧Ｖｏを変化させ、この初期設定手段の
動作により比較器の出力信号が反転すると、積分制御手
段が、その時点から予め設定された第１積分時間の間、
積分器に被測定電圧に応じた電圧を積分させて、該積分
器の出力電圧Ｖｏを比較器の出力信号が前記所定方向と
は反対の方向に反転するように変化させる。そして更
に、積分制御手段は、第１積分時間が経過すると、積分
器に予め設定された設定電圧を積分させて、該積分器の
出力電圧Ｖｏを比較器の出力信号が前記所定方向に再度
反転するように変化させ、前記設定電圧の積分を開始さ
せてから比較器の出力信号が反転するまでの時間を、第
２積分時間として計測する。そして、当該Ａ／Ｄ変換器
では、前記第１積分時間と前記第２積分時間との比に基
づき、被測定電圧をデジタル値に変換する。
号がハイレベルからロウレベル或いはロウレベルからハ
イレベルのうちの何れかの所定方向に反転するように、
積分器の出力電圧Ｖｏを変化させ、この初期設定手段の
動作により比較器の出力信号が反転すると、積分制御手
段が、その時点から予め設定された第１積分時間の間、
積分器に被測定電圧に応じた電圧を積分させて、該積分
器の出力電圧Ｖｏを比較器の出力信号が前記所定方向と
は反対の方向に反転するように変化させる。そして更
に、積分制御手段は、第１積分時間が経過すると、積分
器に予め設定された設定電圧を積分させて、該積分器の
出力電圧Ｖｏを比較器の出力信号が前記所定方向に再度
反転するように変化させ、前記設定電圧の積分を開始さ
せてから比較器の出力信号が反転するまでの時間を、第
２積分時間として計測する。そして、当該Ａ／Ｄ変換器
では、前記第１積分時間と前記第２積分時間との比に基
づき、被測定電圧をデジタル値に変換する。
【００４７】つまり、請求項４に記載の本発明が前提と
しているＡ／Ｄ変換器では、初期設定手段により積分器
の出力電圧Ｖｏが変化されて、比較器の出力信号が所定
方向に反転すると、図１４に示した従来のＡ／Ｄ変換器
のように、その時点から第１積分時間の間、積分器に被
測定電圧に応じた電圧を積分させて、積分器の出力電圧
Ｖｏを、比較器の出力信号が前記所定方向とは反対の方
向に反転するように、比較器の比較電圧ＶC から遠ざ
け、第１積分時間が経過すると、今度は、積分器に既知
の設定電圧を積分させて、積分器の出力電圧Ｖｏを比較
器の比較電圧ＶCに戻し、設定電圧の積分を開始してか
ら比較器の出力信号が前記所定方向に再度反転するまで
の時間を、第２積分時間として計測するようにしてい
る。
しているＡ／Ｄ変換器では、初期設定手段により積分器
の出力電圧Ｖｏが変化されて、比較器の出力信号が所定
方向に反転すると、図１４に示した従来のＡ／Ｄ変換器
のように、その時点から第１積分時間の間、積分器に被
測定電圧に応じた電圧を積分させて、積分器の出力電圧
Ｖｏを、比較器の出力信号が前記所定方向とは反対の方
向に反転するように、比較器の比較電圧ＶC から遠ざ
け、第１積分時間が経過すると、今度は、積分器に既知
の設定電圧を積分させて、積分器の出力電圧Ｖｏを比較
器の比較電圧ＶCに戻し、設定電圧の積分を開始してか
ら比較器の出力信号が前記所定方向に再度反転するまで
の時間を、第２積分時間として計測するようにしてい
る。
【００４８】そして、このように比較器の出力信号が所
定方向に反転した時点から、被測定電圧に応じた電圧の
積分を開始し、比較器の出力信号が再び上記所定方向に
反転した時点で、第２積分時間の計測を終了するため、
被測定電圧に応じた電圧を第１積分時間だけ積分した際
の積分器の出力変化量と、設定電圧を第２積分時間だけ
積分した際の積分器の出力変化量とを、比較器のオフセ
ット電圧に影響されずに一致させることができ、この結
果、被測定電圧を正確にＡ／Ｄ変換することが可能とな
る。
定方向に反転した時点から、被測定電圧に応じた電圧の
積分を開始し、比較器の出力信号が再び上記所定方向に
反転した時点で、第２積分時間の計測を終了するため、
被測定電圧に応じた電圧を第１積分時間だけ積分した際
の積分器の出力変化量と、設定電圧を第２積分時間だけ
積分した際の積分器の出力変化量とを、比較器のオフセ
ット電圧に影響されずに一致させることができ、この結
果、被測定電圧を正確にＡ／Ｄ変換することが可能とな
る。
【００４９】ここで、被測定電圧に応じた電圧の積分を
開始する前に、比較器の出力信号を所定方向に反転させ
るためには、図１５（Ｂ）に示した五相積分方式の「状
態１」及び「状態２」の様に、まず、第２積分時間の計
測時に積分する設定電圧とは基準電圧Ｖref を基準とし
て反対の極性である電圧を積分して、積分器の出力電圧
Ｖｏを比較器の比較電圧ＶC から遠ざけ、次いで、設定
電圧を積分して積分器の出力電圧Ｖｏを比較電圧ＶC に
戻す、といった具合に２種類の電圧を順次積分する期間
を設けることが考えられるが、このようにするとＡ／Ｄ
変換に要する時間が長くなってしまう。
開始する前に、比較器の出力信号を所定方向に反転させ
るためには、図１５（Ｂ）に示した五相積分方式の「状
態１」及び「状態２」の様に、まず、第２積分時間の計
測時に積分する設定電圧とは基準電圧Ｖref を基準とし
て反対の極性である電圧を積分して、積分器の出力電圧
Ｖｏを比較器の比較電圧ＶC から遠ざけ、次いで、設定
電圧を積分して積分器の出力電圧Ｖｏを比較電圧ＶC に
戻す、といった具合に２種類の電圧を順次積分する期間
を設けることが考えられるが、このようにするとＡ／Ｄ
変換に要する時間が長くなってしまう。
【００５０】そこで特に、請求項４に記載のＡ／Ｄ変換
器では、初期設定手段が、抵抗器とスイッチ素子とを直
列接続してなると共に、積分器を形成する積分用コンデ
ンサと並列に接続された電圧設定用回路を備えている。
そして、初期設定手段は、電圧設定用回路のスイッチ素
子を短絡させた状態で、積分器の積分用抵抗器に所定電
圧を印加することにより、積分器の出力電圧Ｖｏを、比
較器の出力信号が前記所定方向に反転する電圧の近傍の
電圧に保持させ、その後、前記スイッチ素子を開放させ
ると共に、積分用抵抗器に前記設定電圧を印加して、積
分器に前記設定電圧を積分させることにより、比較器の
出力信号が前記所定方向に反転するように積分器の出力
電圧Ｖｏを変化させる。
器では、初期設定手段が、抵抗器とスイッチ素子とを直
列接続してなると共に、積分器を形成する積分用コンデ
ンサと並列に接続された電圧設定用回路を備えている。
そして、初期設定手段は、電圧設定用回路のスイッチ素
子を短絡させた状態で、積分器の積分用抵抗器に所定電
圧を印加することにより、積分器の出力電圧Ｖｏを、比
較器の出力信号が前記所定方向に反転する電圧の近傍の
電圧に保持させ、その後、前記スイッチ素子を開放させ
ると共に、積分用抵抗器に前記設定電圧を印加して、積
分器に前記設定電圧を積分させることにより、比較器の
出力信号が前記所定方向に反転するように積分器の出力
電圧Ｖｏを変化させる。
【００５１】つまり、請求項４に記載のＡ／Ｄ変換器で
は、積分器の出力電圧Ｖｏを、比較器の出力信号が前記
所定方向に反転する手前の電圧に保持させておき、積分
器に設定電圧を積分させて、その出力電圧Ｖｏを上記保
持させた電圧から変化させることにより、比較器の出力
信号を反転させるようにしている。
は、積分器の出力電圧Ｖｏを、比較器の出力信号が前記
所定方向に反転する手前の電圧に保持させておき、積分
器に設定電圧を積分させて、その出力電圧Ｖｏを上記保
持させた電圧から変化させることにより、比較器の出力
信号を反転させるようにしている。
【００５２】従って、請求項４に記載のＡ／Ｄ変換器に
よれば、従来の五相積分方式のように、２種類の電圧を
順次積分する期間を設ける必要がなく、被測定電圧のＡ
／Ｄ変換動作を開始してから、より早く比較器の出力信
号を所定方向に反転させることができ、この結果、被測
定電圧のＡ／Ｄ変換に要する時間を短縮することができ
る。
よれば、従来の五相積分方式のように、２種類の電圧を
順次積分する期間を設ける必要がなく、被測定電圧のＡ
／Ｄ変換動作を開始してから、より早く比較器の出力信
号を所定方向に反転させることができ、この結果、被測
定電圧のＡ／Ｄ変換に要する時間を短縮することができ
る。
【００５３】一方次に、請求項５に記載のＡ／Ｄ変換器
は、前述した請求項４に記載のＡ／Ｄ変換器の前提構成
と同様の構成を前提としているが、積分器を形成する演
算増幅器の非反転入力端子に印加される基準電圧Ｖref
が、予め設定された設定電圧（即ち、第２積分時間の計
測時に積分する電圧）Ｖαと該設定電圧Ｖαとは異なる
第２の設定電圧Ｖβとの間の電圧に設定されている。
は、前述した請求項４に記載のＡ／Ｄ変換器の前提構成
と同様の構成を前提としているが、積分器を形成する演
算増幅器の非反転入力端子に印加される基準電圧Ｖref
が、予め設定された設定電圧（即ち、第２積分時間の計
測時に積分する電圧）Ｖαと該設定電圧Ｖαとは異なる
第２の設定電圧Ｖβとの間の電圧に設定されている。
【００５４】そして、請求項５に記載のＡ／Ｄ変換器に
おいても、請求項４に記載のＡ／Ｄ変換器と同様に、初
期設定手段の動作により比較器の出力信号が所定方向に
反転すると、その時点から第１積分時間の間、積分器に
被測定電圧に応じた電圧を積分させて、その出力電圧Ｖ
ｏを比較器の比較電圧ＶC から遠ざけ、第１積分時間が
経過すると、積分器に設定電圧Ｖαを積分させて、その
出力電圧Ｖｏを比較器の比較電圧ＶC に戻すと共に、設
定電圧Ｖαの積分を開始してから比較器の出力信号が前
記所定方向に再度反転するまでの時間を、第２積分時間
として計測する。
おいても、請求項４に記載のＡ／Ｄ変換器と同様に、初
期設定手段の動作により比較器の出力信号が所定方向に
反転すると、その時点から第１積分時間の間、積分器に
被測定電圧に応じた電圧を積分させて、その出力電圧Ｖ
ｏを比較器の比較電圧ＶC から遠ざけ、第１積分時間が
経過すると、積分器に設定電圧Ｖαを積分させて、その
出力電圧Ｖｏを比較器の比較電圧ＶC に戻すと共に、設
定電圧Ｖαの積分を開始してから比較器の出力信号が前
記所定方向に再度反転するまでの時間を、第２積分時間
として計測する。
【００５５】ここで、被測定電圧に応じた電圧として、
被測定電圧自体を積分するように構成すると、「従来の
技術」の項で説明したように、被測定電圧が基準電圧Ｖ
refよりも設定電圧Ｖα側の電圧であった場合、即ち、
積分する被測定電圧と設定電圧Ｖαとが、積分器の基準
電圧Ｖref から見て同じ極性であった場合には、被測定
電圧を積分した場合と設定電圧Ｖαを積分した場合と
で、積分器の出力電圧Ｖｏの変化方向が同じになってし
まい、Ａ／Ｄ変換ができなくなる。
被測定電圧自体を積分するように構成すると、「従来の
技術」の項で説明したように、被測定電圧が基準電圧Ｖ
refよりも設定電圧Ｖα側の電圧であった場合、即ち、
積分する被測定電圧と設定電圧Ｖαとが、積分器の基準
電圧Ｖref から見て同じ極性であった場合には、被測定
電圧を積分した場合と設定電圧Ｖαを積分した場合と
で、積分器の出力電圧Ｖｏの変化方向が同じになってし
まい、Ａ／Ｄ変換ができなくなる。
【００５６】そこで特に、請求項５に記載のＡ／Ｄ変換
器では、積分器の基準電圧Ｖref を、設定電圧Ｖαと第
２の設定電圧Ｖβとの間の中心電圧（（Ｖα＋Ｖβ）／
２）、或いは該中心電圧と設定電圧Ｖαとの間の電圧に
設定すると共に、積分制御手段は、第１積分時間の間、
被測定電圧と第２の設定電圧Ｖβとを加算平均した電圧
を、被測定電圧に応じた電圧として積分器に積分させる
ようにしている。
器では、積分器の基準電圧Ｖref を、設定電圧Ｖαと第
２の設定電圧Ｖβとの間の中心電圧（（Ｖα＋Ｖβ）／
２）、或いは該中心電圧と設定電圧Ｖαとの間の電圧に
設定すると共に、積分制御手段は、第１積分時間の間、
被測定電圧と第２の設定電圧Ｖβとを加算平均した電圧
を、被測定電圧に応じた電圧として積分器に積分させる
ようにしている。
【００５７】このような請求項５に記載のＡ／Ｄ変換器
によれば、被測定電圧が基準電圧Ｖref よりも設定電圧
Ｖα側の電圧であっても、被測定電圧に応じた電圧とし
て第１積分時間中に積分される電圧、即ち、被測定電圧
と第２の設定電圧Ｖβとを加算平均した電圧は、基準電
圧Ｖref から見て設定電圧Ｖαの側ではなく、第２の設
定電圧Ｖβの側の値となる。よって、被測定電圧が設定
電圧Ｖαと第２の設定電圧Ｖβとの間の何れの電圧であ
っても、被測定電圧に応じた電圧を積分する場合と設定
電圧Ｖαを積分する場合とで、積分器の出力電圧Ｖｏを
反対方向に変化させることができ、この結果、Ａ／Ｄ変
換が可能な被測定電圧の電圧範囲が制約されることは無
い。
によれば、被測定電圧が基準電圧Ｖref よりも設定電圧
Ｖα側の電圧であっても、被測定電圧に応じた電圧とし
て第１積分時間中に積分される電圧、即ち、被測定電圧
と第２の設定電圧Ｖβとを加算平均した電圧は、基準電
圧Ｖref から見て設定電圧Ｖαの側ではなく、第２の設
定電圧Ｖβの側の値となる。よって、被測定電圧が設定
電圧Ｖαと第２の設定電圧Ｖβとの間の何れの電圧であ
っても、被測定電圧に応じた電圧を積分する場合と設定
電圧Ｖαを積分する場合とで、積分器の出力電圧Ｖｏを
反対方向に変化させることができ、この結果、Ａ／Ｄ変
換が可能な被測定電圧の電圧範囲が制約されることは無
い。
【００５８】そして、請求項５に記載のＡ／Ｄ変換器に
よれば、図１５（Ｂ）に示した五相積分方式の「状態
３」の如き追加の積分期間を設ける必要がないため、被
測定電圧のＡ／Ｄ変換時間を長くしてしまうことなく、
Ａ／Ｄ変換が可能な被測定電圧の電圧範囲を拡大するこ
とができるのである。
よれば、図１５（Ｂ）に示した五相積分方式の「状態
３」の如き追加の積分期間を設ける必要がないため、被
測定電圧のＡ／Ｄ変換時間を長くしてしまうことなく、
Ａ／Ｄ変換が可能な被測定電圧の電圧範囲を拡大するこ
とができるのである。
【００５９】次に、請求項６に記載のＡ／Ｄ変換器で
は、請求項５に記載のＡ／Ｄ変換器において、積分器
が、演算増幅器の反転入力端子に一方の端子が接続され
た２つの積分用抵抗器を有しており、積分制御手段は、
第１積分時間の間、前記２つの各積分用抵抗器に被測定
電圧と第２の設定電圧Ｖβとを夫々印加することによ
り、積分器に被測定電圧と第２の設定電圧Ｖβとを加算
平均した電圧を積分させ、第１積分時間が経過すると、
前記２つの各積分用抵抗器に設定電圧Ｖαを夫々印加す
ることにより、積分器に設定電圧Ｖαを積分させる。
は、請求項５に記載のＡ／Ｄ変換器において、積分器
が、演算増幅器の反転入力端子に一方の端子が接続され
た２つの積分用抵抗器を有しており、積分制御手段は、
第１積分時間の間、前記２つの各積分用抵抗器に被測定
電圧と第２の設定電圧Ｖβとを夫々印加することによ
り、積分器に被測定電圧と第２の設定電圧Ｖβとを加算
平均した電圧を積分させ、第１積分時間が経過すると、
前記２つの各積分用抵抗器に設定電圧Ｖαを夫々印加す
ることにより、積分器に設定電圧Ｖαを積分させる。
【００６０】このような請求項６に記載のＡ／Ｄ変換器
によれば、被測定電圧と第２の設定電圧Ｖβとを加算平
均するための特別なバッファ等を設けることなく、請求
項５に記載のＡ／Ｄ変換器による効果を得ることができ
る。次に、請求項７に記載のＡ／Ｄ変換器では、請求項
５に記載のＡ／Ｄ変換器において、被測定電圧に応じた
電圧（つまり、被測定電圧と第２の設定電圧Ｖβとを加
算平均した電圧）の積分を開始する前に比較器の出力信
号を所定方向に反転させる初期設定手段が、請求項４に
記載のＡ／Ｄ変換器と全く同様の初期設定手段からな
る。
によれば、被測定電圧と第２の設定電圧Ｖβとを加算平
均するための特別なバッファ等を設けることなく、請求
項５に記載のＡ／Ｄ変換器による効果を得ることができ
る。次に、請求項７に記載のＡ／Ｄ変換器では、請求項
５に記載のＡ／Ｄ変換器において、被測定電圧に応じた
電圧（つまり、被測定電圧と第２の設定電圧Ｖβとを加
算平均した電圧）の積分を開始する前に比較器の出力信
号を所定方向に反転させる初期設定手段が、請求項４に
記載のＡ／Ｄ変換器と全く同様の初期設定手段からな
る。
【００６１】よって、請求項７に記載のＡ／Ｄ変換器に
よれば、請求項５に記載のＡ／Ｄ変換器による効果と、
請求項４に記載のＡ／Ｄ変換器による効果とを、合わせ
て得ることができ、被測定電圧のＡ／Ｄ変換に要する時
間を一層短縮することができる。
よれば、請求項５に記載のＡ／Ｄ変換器による効果と、
請求項４に記載のＡ／Ｄ変換器による効果とを、合わせ
て得ることができ、被測定電圧のＡ／Ｄ変換に要する時
間を一層短縮することができる。
【００６２】次に、請求項８に記載のＡ／Ｄ変換器で
は、請求項６に記載のＡ／Ｄ変換器において、初期設定
手段が、請求項４に記載のＡ／Ｄ変換器と同様に、抵抗
器とスイッチ素子とを直列接続してなると共に、積分器
を形成する積分用コンデンサと並列に接続された電圧設
定用回路を備えている。そして、初期設定手段は、電圧
設定用回路のスイッチ素子を短絡させた状態で、前記２
つの積分用抵抗器のうちの一方の積分用抵抗器に、前記
第２の設定電圧Ｖβを印加することにより、積分器の出
力電圧Ｖｏを、比較器の出力信号が前記所定方向に反転
する電圧の近傍の電圧に保持させ、その後、前記スイッ
チ素子を開放させると共に、前記２つの各積分用抵抗器
に前記設定電圧Ｖαを夫々印加して、積分器に前記設定
電圧Ｖαを積分させることにより、比較器の出力信号が
前記所定方向に反転するように積分器の出力電圧Ｖｏを
変化させる。
は、請求項６に記載のＡ／Ｄ変換器において、初期設定
手段が、請求項４に記載のＡ／Ｄ変換器と同様に、抵抗
器とスイッチ素子とを直列接続してなると共に、積分器
を形成する積分用コンデンサと並列に接続された電圧設
定用回路を備えている。そして、初期設定手段は、電圧
設定用回路のスイッチ素子を短絡させた状態で、前記２
つの積分用抵抗器のうちの一方の積分用抵抗器に、前記
第２の設定電圧Ｖβを印加することにより、積分器の出
力電圧Ｖｏを、比較器の出力信号が前記所定方向に反転
する電圧の近傍の電圧に保持させ、その後、前記スイッ
チ素子を開放させると共に、前記２つの各積分用抵抗器
に前記設定電圧Ｖαを夫々印加して、積分器に前記設定
電圧Ｖαを積分させることにより、比較器の出力信号が
前記所定方向に反転するように積分器の出力電圧Ｖｏを
変化させる。
【００６３】つまり、請求項８に記載のＡ／Ｄ変換器で
は、積分器の出力電圧Ｖｏを、比較器の出力信号が前記
所定方向に反転する手前の電圧に保持させるべく、積分
用抵抗器に印加する所定電圧として、第２の設定電圧Ｖ
βを用いている。そして、このような請求項８に記載の
Ａ／Ｄ変換器によれば、請求項６に記載のＡ／Ｄ変換器
による効果と、請求項４に記載のＡ／Ｄ変換器による効
果とを、特別な電圧を追加して設けることなく得ること
ができる。
は、積分器の出力電圧Ｖｏを、比較器の出力信号が前記
所定方向に反転する手前の電圧に保持させるべく、積分
用抵抗器に印加する所定電圧として、第２の設定電圧Ｖ
βを用いている。そして、このような請求項８に記載の
Ａ／Ｄ変換器によれば、請求項６に記載のＡ／Ｄ変換器
による効果と、請求項４に記載のＡ／Ｄ変換器による効
果とを、特別な電圧を追加して設けることなく得ること
ができる。
【００６４】一方、請求項９に記載のＡ／Ｄ変換器で
は、請求項４ないし請求項８の何れかに記載のＡ／Ｄ変
換器において、積分制御手段が前記第１積分時間と前記
第２積分時間を計測するための計時手段として、請求項
１に記載のＡ／Ｄ変換器が備えた符号化手段と全く同様
の符号化手段を備えている。
は、請求項４ないし請求項８の何れかに記載のＡ／Ｄ変
換器において、積分制御手段が前記第１積分時間と前記
第２積分時間を計測するための計時手段として、請求項
１に記載のＡ／Ｄ変換器が備えた符号化手段と全く同様
の符号化手段を備えている。
【００６５】従って、請求項９に記載のＡ／Ｄ変換器に
よれば、請求項４〜請求項８の夫々に記載の各Ａ／Ｄ変
換器において、請求項１に記載のＡ／Ｄ変換器と同様
に、積分時間を長く設定することなく、積分時間の計測
分解能を上げてＡ／Ｄ変換の精度を高めることができ、
この結果、被測定電圧のＡ／Ｄ変換に要する時間をより
一層短時することができる。
よれば、請求項４〜請求項８の夫々に記載の各Ａ／Ｄ変
換器において、請求項１に記載のＡ／Ｄ変換器と同様
に、積分時間を長く設定することなく、積分時間の計測
分解能を上げてＡ／Ｄ変換の精度を高めることができ、
この結果、被測定電圧のＡ／Ｄ変換に要する時間をより
一層短時することができる。
【００６６】次に、請求項１０に記載のＡ／Ｄ変換器で
は、請求項９に記載のＡ／Ｄ変換器において、符号化手
段が、請求項２に記載のＡ／Ｄ変換器が備えた符号化手
段と全く同様の、パルス周回回路，カウンタ，ラッチ回
路，及びパルス検出回路を備えた符号化手段からなる。
は、請求項９に記載のＡ／Ｄ変換器において、符号化手
段が、請求項２に記載のＡ／Ｄ変換器が備えた符号化手
段と全く同様の、パルス周回回路，カウンタ，ラッチ回
路，及びパルス検出回路を備えた符号化手段からなる。
【００６７】そして、前記積分制御手段は、積分器に被
測定電圧に応じた電圧の積分を開始させた時に、起動用
反転回路へ第１信号を出力してパルス周回回路のパルス
周回動作を開始させ、その後、カウンタの所定ビットが
変化すると、第１積分時間が経過したとして積分器に設
定電圧の積分を開始させ、更にその後、比較器の出力信
号が前記所定方向に反転すると、ラッチ回路及びパルス
検出回路へ第２信号を出力するように構成されている。
測定電圧に応じた電圧の積分を開始させた時に、起動用
反転回路へ第１信号を出力してパルス周回回路のパルス
周回動作を開始させ、その後、カウンタの所定ビットが
変化すると、第１積分時間が経過したとして積分器に設
定電圧の積分を開始させ、更にその後、比較器の出力信
号が前記所定方向に反転すると、ラッチ回路及びパルス
検出回路へ第２信号を出力するように構成されている。
【００６８】つまり、請求項１０に記載のＡ／Ｄ変換器
では、積分制御手段が、パルス周回回路のパルス周回動
作を開始させてからカウンタの所定ビットが変化するま
での間、積分器に被測定電圧に応じた電圧を積分させる
ようにしており、この積分時間（即ち第１積分時間）
を、符号化手段のパルス周回回路とカウンタによって計
測している。そして、積分制御手段は、カウンタの所定
ビットが変化すると、積分器に前記設定電圧を積分さ
せ、その後、比較器の出力信号が反転すると、ラッチ回
路及びパルス検出回路へ第２信号を出力して、符号化手
段から、第１積分時間と第２積分時間とを加算した時間
を表す２進デジタル信号を出力させるようにしている。
では、積分制御手段が、パルス周回回路のパルス周回動
作を開始させてからカウンタの所定ビットが変化するま
での間、積分器に被測定電圧に応じた電圧を積分させる
ようにしており、この積分時間（即ち第１積分時間）
を、符号化手段のパルス周回回路とカウンタによって計
測している。そして、積分制御手段は、カウンタの所定
ビットが変化すると、積分器に前記設定電圧を積分さ
せ、その後、比較器の出力信号が反転すると、ラッチ回
路及びパルス検出回路へ第２信号を出力して、符号化手
段から、第１積分時間と第２積分時間とを加算した時間
を表す２進デジタル信号を出力させるようにしている。
【００６９】そして、このような請求項１０に記載のＡ
／Ｄ変換器によれば、請求項４〜請求項８の夫々に記載
の各Ａ／Ｄ変換器において、請求項２に記載のＡ／Ｄ変
換器と同様の効果、即ち、簡単な構成で被測定電圧のＡ
／Ｄ変換を高精度に且つ短時間で行うことができるとい
う効果を合わせて得ることができる。
／Ｄ変換器によれば、請求項４〜請求項８の夫々に記載
の各Ａ／Ｄ変換器において、請求項２に記載のＡ／Ｄ変
換器と同様の効果、即ち、簡単な構成で被測定電圧のＡ
／Ｄ変換を高精度に且つ短時間で行うことができるとい
う効果を合わせて得ることができる。
【００７０】
【発明の実施の形態】以下、本発明が適用された実施例
について図面を用いて説明する。尚、本発明の実施の形
態は、下記の実施例に何ら限定されることなく、本発明
の技術的範囲に属する限り、種々の形態を採り得ること
は言うまでもない。
について図面を用いて説明する。尚、本発明の実施の形
態は、下記の実施例に何ら限定されることなく、本発明
の技術的範囲に属する限り、種々の形態を採り得ること
は言うまでもない。
【００７１】［第１実施例］まず図１は、外部から入力
される被測定電圧Ｖinに対応した２進デジタル信号を出
力する、第１実施例の積分型Ａ／Ｄ変換器の構成を表す
構成図である。尚、本実施例のＡ／Ｄ変換器は、設定電
圧としての接地電位ＶG （＝０Ｖ）から第２の設定電圧
としての電源電圧ＶDD（本実施例では５Ｖ）までの範囲
内で、被測定電圧Ｖinが変化することを想定して構成さ
れている。
される被測定電圧Ｖinに対応した２進デジタル信号を出
力する、第１実施例の積分型Ａ／Ｄ変換器の構成を表す
構成図である。尚、本実施例のＡ／Ｄ変換器は、設定電
圧としての接地電位ＶG （＝０Ｖ）から第２の設定電圧
としての電源電圧ＶDD（本実施例では５Ｖ）までの範囲
内で、被測定電圧Ｖinが変化することを想定して構成さ
れている。
【００７２】図１に示すように、第１実施例のＡ／Ｄ変
換器は、演算増幅器（オペアンプ）１１，演算増幅器１
１の出力端子と反転入力端子との間に接続された積分用
コンデンサ１２，及び演算増幅器１１の反転入力端子に
一方の端子が夫々接続された２つの積分用抵抗器１３
ａ，１３ｂからなる積分器と、この積分器の出力電圧
（即ち演算増幅器１１の出力電圧）Ｖｏが非反転入力端
子に入力された比較器１４と、積分用抵抗器１３ａの演
算増幅器１１とは反対側の端子に、接地電位ＶG と電源
電圧ＶDDとを切り換えて印加するためのスイッチ素子１
６ａと、積分用抵抗器１３ｂの演算増幅器１１とは反対
側の端子に、被測定電圧Ｖinと接地電位ＶGとを切り換
えて印加するためのスイッチ素子１６ｂと、抵抗器１７
とスイッチ素子１８とを直列接続してなると共に、上記
積分器を形成する積分用コンデンサ１２と並列に接続さ
れた電圧設定用回路とを備えている。
換器は、演算増幅器（オペアンプ）１１，演算増幅器１
１の出力端子と反転入力端子との間に接続された積分用
コンデンサ１２，及び演算増幅器１１の反転入力端子に
一方の端子が夫々接続された２つの積分用抵抗器１３
ａ，１３ｂからなる積分器と、この積分器の出力電圧
（即ち演算増幅器１１の出力電圧）Ｖｏが非反転入力端
子に入力された比較器１４と、積分用抵抗器１３ａの演
算増幅器１１とは反対側の端子に、接地電位ＶG と電源
電圧ＶDDとを切り換えて印加するためのスイッチ素子１
６ａと、積分用抵抗器１３ｂの演算増幅器１１とは反対
側の端子に、被測定電圧Ｖinと接地電位ＶGとを切り換
えて印加するためのスイッチ素子１６ｂと、抵抗器１７
とスイッチ素子１８とを直列接続してなると共に、上記
積分器を形成する積分用コンデンサ１２と並列に接続さ
れた電圧設定用回路とを備えている。
【００７３】そして、演算増幅器１１の非反転入力端子
には、接地電位ＶG と電源電圧ＶDDとの間の中心電圧
（＝ＶDD／２）が、基準電圧Ｖref として印加されてお
り、この基準電圧Ｖref は、比較器１４が積分器の出力
電圧Ｖｏと大小比較するための比較電圧として、比較器
１４の反転入力端子にも印加されている。
には、接地電位ＶG と電源電圧ＶDDとの間の中心電圧
（＝ＶDD／２）が、基準電圧Ｖref として印加されてお
り、この基準電圧Ｖref は、比較器１４が積分器の出力
電圧Ｖｏと大小比較するための比較電圧として、比較器
１４の反転入力端子にも印加されている。
【００７４】そして更に、本第１実施例のＡ／Ｄ変換器
は、上記スイッチ素子１６ａ，１６ｂ，１８を切換信号
φ１〜φ４によって制御する制御回路２０と、この制御
回路２０から第１信号ＰＡが出力されてから第２信号Ｐ
Ｂが出力されるまでの時間を２進符号化して、その時間
を表す２進デジタル信号を出力するパルス位相差符号化
回路（以下、ＴＡＤという）２２と、上記切換信号φ１
〜φ４のうちのφ２がロウレベルからハイレベルに立ち
上がると、その時点でＴＡＤ２２から出力されている２
進デジタル信号をラッチして出力するレジスタ２４とを
備えている。
は、上記スイッチ素子１６ａ，１６ｂ，１８を切換信号
φ１〜φ４によって制御する制御回路２０と、この制御
回路２０から第１信号ＰＡが出力されてから第２信号Ｐ
Ｂが出力されるまでの時間を２進符号化して、その時間
を表す２進デジタル信号を出力するパルス位相差符号化
回路（以下、ＴＡＤという）２２と、上記切換信号φ１
〜φ４のうちのφ２がロウレベルからハイレベルに立ち
上がると、その時点でＴＡＤ２２から出力されている２
進デジタル信号をラッチして出力するレジスタ２４とを
備えている。
【００７５】ここで、スイッチ素子１６ａは、制御回路
２０からの切換信号φ１或いはφ３がハイレベルである
ときに、接点が電源電圧ＶDD側に切り換わって積分用抵
抗器１３ａに電源電圧ＶDDを印加し、制御回路２０から
の切換信号φ２或いはφ４がハイレベルであるときに、
接点が接地電位ＶG 側に切り換わって積分用抵抗器１３
ａに接地電位ＶG を印加する。また、スイッチ素子１６
ｂは、制御回路２０からの切換信号φ３がハイレベルの
ときに、接点が被測定電圧Ｖin側に切り換わって積分用
抵抗器１３ｂに被測定電圧Ｖinを印加し、制御回路２０
からの切換信号φ２或いはφ４がハイレベルであるとき
に、接点が接地電位ＶG 側に切り換わって積分用抵抗器
１３ｂに接地電位ＶG を印加する。また更に、スイッチ
素子１８は、制御回路２０からの切換信号φ１がハイレ
ベルであるときに短絡して、抵抗器１７を積分用コンデ
ンサ１２と並列に接続させる。
２０からの切換信号φ１或いはφ３がハイレベルである
ときに、接点が電源電圧ＶDD側に切り換わって積分用抵
抗器１３ａに電源電圧ＶDDを印加し、制御回路２０から
の切換信号φ２或いはφ４がハイレベルであるときに、
接点が接地電位ＶG 側に切り換わって積分用抵抗器１３
ａに接地電位ＶG を印加する。また、スイッチ素子１６
ｂは、制御回路２０からの切換信号φ３がハイレベルの
ときに、接点が被測定電圧Ｖin側に切り換わって積分用
抵抗器１３ｂに被測定電圧Ｖinを印加し、制御回路２０
からの切換信号φ２或いはφ４がハイレベルであるとき
に、接点が接地電位ＶG 側に切り換わって積分用抵抗器
１３ｂに接地電位ＶG を印加する。また更に、スイッチ
素子１８は、制御回路２０からの切換信号φ１がハイレ
ベルであるときに短絡して、抵抗器１７を積分用コンデ
ンサ１２と並列に接続させる。
【００７６】よって、後述するように制御回路２０が切
換信号φ１をハイレベルで出力したときには、スイッチ
素子１８が短絡すると共に、スイッチ素子１６ａの接点
が電源電圧ＶDD側に切り換わり、積分器は、反転入力端
子の電圧が非反転入力端子に印加されている基準電圧Ｖ
ref （＝ＶDD／２）と等しくなるように、出力電圧Ｖｏ
を変化させるため、このときの積分器の出力電圧Ｖｏ
は、下記の式７に示すように、積分用抵抗器１３ａの抵
抗値Ｒと抵抗器１７の抵抗値ｒとで決まる電圧ＶS とな
る。尚、以下、この電圧を初期電圧ＶS という。
換信号φ１をハイレベルで出力したときには、スイッチ
素子１８が短絡すると共に、スイッチ素子１６ａの接点
が電源電圧ＶDD側に切り換わり、積分器は、反転入力端
子の電圧が非反転入力端子に印加されている基準電圧Ｖ
ref （＝ＶDD／２）と等しくなるように、出力電圧Ｖｏ
を変化させるため、このときの積分器の出力電圧Ｖｏ
は、下記の式７に示すように、積分用抵抗器１３ａの抵
抗値Ｒと抵抗器１７の抵抗値ｒとで決まる電圧ＶS とな
る。尚、以下、この電圧を初期電圧ＶS という。
【００７７】
【数７】 ＶS ＝（ＶDD／２）×（１−ｒ／Ｒ） …（７） そして、式７から分かるように、この初期電圧ＶS は、
上記基準電圧Ｖref （＝ＶDD／２）よりも低くなる（換
言すれば、接地電位ＶG 側になる）が、本第１実施例で
は、初期電圧ＶS が基準電圧Ｖref よりも少しだけ低く
なるように、抵抗器１７の抵抗値ｒを、積分用抵抗器１
３ａの抵抗値Ｒに対して十分小さい値に設定している。
また、本第１実施例において、２つの積分用抵抗器１３
ａ，１３ｂの抵抗値は、共に同じ値に設定している。
上記基準電圧Ｖref （＝ＶDD／２）よりも低くなる（換
言すれば、接地電位ＶG 側になる）が、本第１実施例で
は、初期電圧ＶS が基準電圧Ｖref よりも少しだけ低く
なるように、抵抗器１７の抵抗値ｒを、積分用抵抗器１
３ａの抵抗値Ｒに対して十分小さい値に設定している。
また、本第１実施例において、２つの積分用抵抗器１３
ａ，１３ｂの抵抗値は、共に同じ値に設定している。
【００７８】次に、ＴＡＤ（パルス位相差符号化回路）
２２について説明する。尚、この種のパルス位相差符号
化回路の構成及び動作については、前述した特開平３−
２２０８１４号公報や特開平６−２１６７２１号公報等
に詳細に記載されているため、ここでは、図２を用いて
簡単に説明する。
２２について説明する。尚、この種のパルス位相差符号
化回路の構成及び動作については、前述した特開平３−
２２０８１４号公報や特開平６−２１６７２１号公報等
に詳細に記載されているため、ここでは、図２を用いて
簡単に説明する。
【００７９】図２に示す如く、ＴＡＤ２２は、起動用反
転回路としての２入力ナンドゲートＮＡＮＤと複数のイ
ンバータＩＶとを順次リング状に連結してなり、ナンド
ゲートＮＡＮＤのインバータＩＶとは接続されない方の
入力端子に、制御回路２０からの第１信号ＰＡが入力さ
れたパルス周回回路２３を備えている。このパルス周回
回路２３は、制御回路２０からの第１信号ＰＡがロウレ
ベルのときには、ナンドゲートＮＡＮＤの出力がハイレ
ベルになると共に、ナンドゲートＮＡＮＤの１段前に接
続されたインバータＩＶからナンドゲートＮＡＮＤへの
出力もハイレベルとなり、この状態で安定するように構
成されている。そして、第１信号ＰＡがロウレベルから
ハイレベルになると、ナンドゲートＮＡＮＤが入力信号
の反転動作を開始して、以後、各反転回路（即ちナンド
ゲートＮＡＮＤ及びインバータＩＶ）によりパルス信号
を順次反転して周回させる。
転回路としての２入力ナンドゲートＮＡＮＤと複数のイ
ンバータＩＶとを順次リング状に連結してなり、ナンド
ゲートＮＡＮＤのインバータＩＶとは接続されない方の
入力端子に、制御回路２０からの第１信号ＰＡが入力さ
れたパルス周回回路２３を備えている。このパルス周回
回路２３は、制御回路２０からの第１信号ＰＡがロウレ
ベルのときには、ナンドゲートＮＡＮＤの出力がハイレ
ベルになると共に、ナンドゲートＮＡＮＤの１段前に接
続されたインバータＩＶからナンドゲートＮＡＮＤへの
出力もハイレベルとなり、この状態で安定するように構
成されている。そして、第１信号ＰＡがロウレベルから
ハイレベルになると、ナンドゲートＮＡＮＤが入力信号
の反転動作を開始して、以後、各反転回路（即ちナンド
ゲートＮＡＮＤ及びインバータＩＶ）によりパルス信号
を順次反転して周回させる。
【００８０】また更に、ＴＡＤ２２は、パルス周回回路
２３を構成する何れかの反転回路から出力されるパルス
信号の立上りエッジ（又は立下がりエッジ）をカウント
することにより、パルス周回回路２３内でパルス信号が
何回周回したかをカウントし、そのカウント数を表す２
進デジタル信号（本実施例では１０ビットデータ）を出
力するカウンタ２６と、制御回路２０からの第２信号Ｐ
Ｂがロウレベルからハイレベルに変化した時（第２信号
ＰＢの立上りタイミング）に、カウンタ２６からの１０
ビットデータをラッチして出力するラッチ回路２８と、
パルス周回回路２３を構成する反転回路のうち予め定め
られた複数の反転回路の出力信号を受け、上記第２信号
ＰＢがロウレベルからハイレベルに変化した時に、パル
ス信号がパルス周回回路２３内の何れの反転回路に到達
しているかを検出するパルスセレクタ３０と、パルスセ
レクタ３０からの信号に基づき、パルス周回回路２３の
ナンドゲートＮＡＮＤから数えて、パルスセレクタ３０
により検出された反転回路が何段目に位置しているかを
示す２進デジタル信号（即ち、ナンドゲートＮＡＮＤか
らパルス信号が到達していると検出された反転回路まで
の反転回路の数に応じた２進デジタル信号であり、本実
施例では５ビットデータ）を出力するエンコーダ３２と
を備えている。
２３を構成する何れかの反転回路から出力されるパルス
信号の立上りエッジ（又は立下がりエッジ）をカウント
することにより、パルス周回回路２３内でパルス信号が
何回周回したかをカウントし、そのカウント数を表す２
進デジタル信号（本実施例では１０ビットデータ）を出
力するカウンタ２６と、制御回路２０からの第２信号Ｐ
Ｂがロウレベルからハイレベルに変化した時（第２信号
ＰＢの立上りタイミング）に、カウンタ２６からの１０
ビットデータをラッチして出力するラッチ回路２８と、
パルス周回回路２３を構成する反転回路のうち予め定め
られた複数の反転回路の出力信号を受け、上記第２信号
ＰＢがロウレベルからハイレベルに変化した時に、パル
ス信号がパルス周回回路２３内の何れの反転回路に到達
しているかを検出するパルスセレクタ３０と、パルスセ
レクタ３０からの信号に基づき、パルス周回回路２３の
ナンドゲートＮＡＮＤから数えて、パルスセレクタ３０
により検出された反転回路が何段目に位置しているかを
示す２進デジタル信号（即ち、ナンドゲートＮＡＮＤか
らパルス信号が到達していると検出された反転回路まで
の反転回路の数に応じた２進デジタル信号であり、本実
施例では５ビットデータ）を出力するエンコーダ３２と
を備えている。
【００８１】このＴＡＤ２２では、パルス周回回路２３
のナンドゲートＮＡＮＤに入力される第１信号ＰＡをロ
ウレベルからハイレベルにして、パルス周回回路２３の
パルス周回動作を開始させ、その後、ラッチ回路２８及
びパルスセレクタ３０に入力される第２信号ＰＢをロウ
レベルからハイレベルに変化させれば、第１信号ＰＡが
ハイレベルになってから第２信号ＰＢが立ち上がるまで
の間にパルス周回回路２３上をパルス信号が何周周回し
たかが、カウンタ２６及びラッチ回路２８により検出さ
れ、第２信号ＰＢが立ち上がった時点でパルス周回回路
２３内の何れの反転回路にパルス信号が到達しているか
が、パルス検出回路としてのパルスセレクタ３０及びエ
ンコーダ３２により検出される。そして、ラッチ回路２
８からの１０ビットデータ（つまりカウンタ２６のカウ
ント値）を上位ビットとし、エンコーダ３２からの５ビ
ットデータを下位ビットとした１５ビットデータが、第
１信号ＰＡがハイレベルになってから第２信号ＰＢが立
ち上がるまでの間にパルス信号が伝搬した（即ち反転動
作した）反転回路の総数に応じた値を表すこととなり、
延いては、第１信号ＰＡと第２信号ＰＢとの位相差（つ
まり入力時間差）を、各反転回路の反転動作時間或いは
その数倍の時間を分解能として符号化した２進デジタル
信号として出力される。
のナンドゲートＮＡＮＤに入力される第１信号ＰＡをロ
ウレベルからハイレベルにして、パルス周回回路２３の
パルス周回動作を開始させ、その後、ラッチ回路２８及
びパルスセレクタ３０に入力される第２信号ＰＢをロウ
レベルからハイレベルに変化させれば、第１信号ＰＡが
ハイレベルになってから第２信号ＰＢが立ち上がるまで
の間にパルス周回回路２３上をパルス信号が何周周回し
たかが、カウンタ２６及びラッチ回路２８により検出さ
れ、第２信号ＰＢが立ち上がった時点でパルス周回回路
２３内の何れの反転回路にパルス信号が到達しているか
が、パルス検出回路としてのパルスセレクタ３０及びエ
ンコーダ３２により検出される。そして、ラッチ回路２
８からの１０ビットデータ（つまりカウンタ２６のカウ
ント値）を上位ビットとし、エンコーダ３２からの５ビ
ットデータを下位ビットとした１５ビットデータが、第
１信号ＰＡがハイレベルになってから第２信号ＰＢが立
ち上がるまでの間にパルス信号が伝搬した（即ち反転動
作した）反転回路の総数に応じた値を表すこととなり、
延いては、第１信号ＰＡと第２信号ＰＢとの位相差（つ
まり入力時間差）を、各反転回路の反転動作時間或いは
その数倍の時間を分解能として符号化した２進デジタル
信号として出力される。
【００８２】次に、制御回路２０は、図３に示す如く、
３段のシフトレジスタを形成する３個のＤタイプフリッ
プフロップ（以下、単にフリップフロップという）Ｆ
１，Ｆ２，Ｆ３と、クロック（Ｃ）端子が上記各フリッ
プフロップＦ１〜Ｆ３のクロック端子と共通に接続され
ると共に、データ（Ｄ）端子が上記シフトレジスタを形
成する３段目のフリップフロップＦ３のＱバー出力（Ｑ
Ｂ）端子に接続され、更にＱバー出力端子が上記シフト
レジスタを形成する１段目のフリップフロップＦ１のデ
ータ端子に接続されたフリップフロップＦ４と、外部か
らのクロックＣＬＫとフリップフロップＦ４のＱバー出
力とが入力されたアンドゲート３４と、比較器１４の出
力信号ＣＭＰとフリップフロップＦ１のＱ出力とが入力
されたアンドゲート３６と、ＴＡＤ２２を構成するカウ
ンタ２６の最上位ビットＭＳＢとフリップフロップＦ２
のＱ出力とが入力されたアンドゲート３８と、比較器１
４の出力信号ＣＭＰとフリップフロップＦ３のＱ出力と
が入力されたアンドゲート４０と、上記４つのアンドゲ
ート３４〜４０の出力の論理和信号を、上記フリップフ
ロップＦ１〜Ｆ４のクロック端子へ出力する４入力オア
ゲート４２と、外部からのリセット信号ＲＳＴを反転し
て、上記フリップフロップＦ１〜Ｆ４のリセット（Ｒ
Ｂ）端子へ出力するインバータ４４とを備えている。
３段のシフトレジスタを形成する３個のＤタイプフリッ
プフロップ（以下、単にフリップフロップという）Ｆ
１，Ｆ２，Ｆ３と、クロック（Ｃ）端子が上記各フリッ
プフロップＦ１〜Ｆ３のクロック端子と共通に接続され
ると共に、データ（Ｄ）端子が上記シフトレジスタを形
成する３段目のフリップフロップＦ３のＱバー出力（Ｑ
Ｂ）端子に接続され、更にＱバー出力端子が上記シフト
レジスタを形成する１段目のフリップフロップＦ１のデ
ータ端子に接続されたフリップフロップＦ４と、外部か
らのクロックＣＬＫとフリップフロップＦ４のＱバー出
力とが入力されたアンドゲート３４と、比較器１４の出
力信号ＣＭＰとフリップフロップＦ１のＱ出力とが入力
されたアンドゲート３６と、ＴＡＤ２２を構成するカウ
ンタ２６の最上位ビットＭＳＢとフリップフロップＦ２
のＱ出力とが入力されたアンドゲート３８と、比較器１
４の出力信号ＣＭＰとフリップフロップＦ３のＱ出力と
が入力されたアンドゲート４０と、上記４つのアンドゲ
ート３４〜４０の出力の論理和信号を、上記フリップフ
ロップＦ１〜Ｆ４のクロック端子へ出力する４入力オア
ゲート４２と、外部からのリセット信号ＲＳＴを反転し
て、上記フリップフロップＦ１〜Ｆ４のリセット（Ｒ
Ｂ）端子へ出力するインバータ４４とを備えている。
【００８３】また更に、制御回路２０は、アンドゲート
３６の出力がクロック端子に入力され、データ端子に電
源電圧ＶDDが印加されたフリップフロップＦ５と、アン
ドゲート４０の出力と外部からのリセット信号ＲＳＴと
の否定論理和信号を、フリップフロップＦ５のリセット
端子へ出力するノアゲート４６と、フリップフロップＦ
５のＱ出力とカウンタ２６の最上位ビットＭＳＢとの論
理和信号を出力するオアゲート４８とを備えている。
３６の出力がクロック端子に入力され、データ端子に電
源電圧ＶDDが印加されたフリップフロップＦ５と、アン
ドゲート４０の出力と外部からのリセット信号ＲＳＴと
の否定論理和信号を、フリップフロップＦ５のリセット
端子へ出力するノアゲート４６と、フリップフロップＦ
５のＱ出力とカウンタ２６の最上位ビットＭＳＢとの論
理和信号を出力するオアゲート４８とを備えている。
【００８４】そして、このように構成された制御回路２
０では、フリップフロップＦ４のＱバー出力を、スイッ
チ素子１６ａ及び１８への切換信号φ１として出力し、
フリップフロップＦ１のＱ出力を、スイッチ素子１６ａ
及び１６ｂへの切換信号φ２として出力し、フリップフ
ロップＦ２のＱ出力を、スイッチ素子１６ａ及び１６ｂ
への切換信号φ３として出力し、フリップフロップＦ３
のＱ出力を、スイッチ素子１６ａ及び１６ｂへの切換信
号φ４として出力する。また、オアゲート４８の出力
を、ＴＡＤ２２を構成するパルス周回回路２３への第１
信号ＰＡとして出力し、フリップフロップＦ５のＱバー
出力を、ＴＡＤ２２を構成するラッチ回路２８及びパル
スセレクタ３０への第２信号ＰＢとして出力する。
０では、フリップフロップＦ４のＱバー出力を、スイッ
チ素子１６ａ及び１８への切換信号φ１として出力し、
フリップフロップＦ１のＱ出力を、スイッチ素子１６ａ
及び１６ｂへの切換信号φ２として出力し、フリップフ
ロップＦ２のＱ出力を、スイッチ素子１６ａ及び１６ｂ
への切換信号φ３として出力し、フリップフロップＦ３
のＱ出力を、スイッチ素子１６ａ及び１６ｂへの切換信
号φ４として出力する。また、オアゲート４８の出力
を、ＴＡＤ２２を構成するパルス周回回路２３への第１
信号ＰＡとして出力し、フリップフロップＦ５のＱバー
出力を、ＴＡＤ２２を構成するラッチ回路２８及びパル
スセレクタ３０への第２信号ＰＢとして出力する。
【００８５】次に、以上のように構成された第１実施例
のＡ／Ｄ変換器の動作について、図４に示すタイムチャ
ートに沿って説明する。まず、外部からのリセット信号
ＲＳＴがハイレベルである初期状態では、制御回路２０
の全フリップフロップＦ１〜Ｆ５がリセットされて、切
換信号φ１〜φ４のうち、切換信号φ１だけがハイレベ
ルとなる。よって、前述したように、スイッチ素子１８
が短絡すると共に、スイッチ素子１６ａの接点が電源電
圧ＶDD側に切り換わるため、積分器の出力電圧Ｖｏは、
基準電圧Ｖref （＝ＶDD／２）よりも若干低い初期電圧
ＶS に保持される（式７参照）。
のＡ／Ｄ変換器の動作について、図４に示すタイムチャ
ートに沿って説明する。まず、外部からのリセット信号
ＲＳＴがハイレベルである初期状態では、制御回路２０
の全フリップフロップＦ１〜Ｆ５がリセットされて、切
換信号φ１〜φ４のうち、切換信号φ１だけがハイレベ
ルとなる。よって、前述したように、スイッチ素子１８
が短絡すると共に、スイッチ素子１６ａの接点が電源電
圧ＶDD側に切り換わるため、積分器の出力電圧Ｖｏは、
基準電圧Ｖref （＝ＶDD／２）よりも若干低い初期電圧
ＶS に保持される（式７参照）。
【００８６】そして、リセット信号ＲＳＴがハイレベル
からロウレベルに変化して、フリップフロップＦ１〜Ｆ
５のリセットが解除され、その後、図４の時刻ｔ１に示
す如く、外部からのクロックＣＬＫが立ち上がると、制
御回路２０において、アンドゲート３４からオアゲート
４２を介して、フリップフロップＦ１〜Ｆ４のクロック
端子に立上りエッジが入力されるため、切換信号φ１〜
φ４のうち、切換信号φ２だけがハイレベルとなる。
からロウレベルに変化して、フリップフロップＦ１〜Ｆ
５のリセットが解除され、その後、図４の時刻ｔ１に示
す如く、外部からのクロックＣＬＫが立ち上がると、制
御回路２０において、アンドゲート３４からオアゲート
４２を介して、フリップフロップＦ１〜Ｆ４のクロック
端子に立上りエッジが入力されるため、切換信号φ１〜
φ４のうち、切換信号φ２だけがハイレベルとなる。
【００８７】すると、スイッチ素子１８が開放すると共
に、スイッチ素子１６ａの接点とスイッチ素子１６ｂの
接点とが両方共に接地電位ＶG 側に切り換わり、積分器
が接地電位ＶG の積分を開始する。そして、積分器の出
力電圧Ｖｏは、接地電位ＶGの積分に伴って、初期電圧
ＶS から上昇することとなる。また、切換信号φ２がハ
イレベルに変化したタイミングで、レジスタ２４は、そ
のときＴＡＤ２２から出力されている２進デジタル信号
（１５ビットデータ）をラッチして出力する。
に、スイッチ素子１６ａの接点とスイッチ素子１６ｂの
接点とが両方共に接地電位ＶG 側に切り換わり、積分器
が接地電位ＶG の積分を開始する。そして、積分器の出
力電圧Ｖｏは、接地電位ＶGの積分に伴って、初期電圧
ＶS から上昇することとなる。また、切換信号φ２がハ
イレベルに変化したタイミングで、レジスタ２４は、そ
のときＴＡＤ２２から出力されている２進デジタル信号
（１５ビットデータ）をラッチして出力する。
【００８８】その後、積分器の出力電圧Ｖｏが上昇し
て、比較器１４の比較電圧（つまり基準電圧Ｖref ）を
越えると、時刻ｔ２に示す如く、比較器１４の出力信号
ＣＭＰがロウレベルからハイレベルに変化（反転）す
る。尚、時刻ｔ２は、実際には、積分器の出力電圧Ｖｏ
が、基準電圧Ｖref に対して比較器１４のオフセット電
圧を加えた電圧に達した時点である。
て、比較器１４の比較電圧（つまり基準電圧Ｖref ）を
越えると、時刻ｔ２に示す如く、比較器１４の出力信号
ＣＭＰがロウレベルからハイレベルに変化（反転）す
る。尚、時刻ｔ２は、実際には、積分器の出力電圧Ｖｏ
が、基準電圧Ｖref に対して比較器１４のオフセット電
圧を加えた電圧に達した時点である。
【００８９】すると、制御回路２０において、今度はア
ンドゲート３６からオアゲート４２を介して、フリップ
フロップＦ１〜Ｆ４のクロック端子に立上りエッジが入
力され、切換信号φ１〜φ４のうち、切換信号φ３だけ
がハイレベルとなる。また、これと同時に、アンドゲー
ト３６からフリップフロップＦ５のクロック端子に立上
りエッジが入力され、オアゲート４８の出力である第１
信号ＰＡがロウレベルからハイレベルへ変化すると共
に、フリップフロップＦ５のＱバー出力である第２信号
ＰＢがハイレベルからロウレベルへ変化する。
ンドゲート３６からオアゲート４２を介して、フリップ
フロップＦ１〜Ｆ４のクロック端子に立上りエッジが入
力され、切換信号φ１〜φ４のうち、切換信号φ３だけ
がハイレベルとなる。また、これと同時に、アンドゲー
ト３６からフリップフロップＦ５のクロック端子に立上
りエッジが入力され、オアゲート４８の出力である第１
信号ＰＡがロウレベルからハイレベルへ変化すると共
に、フリップフロップＦ５のＱバー出力である第２信号
ＰＢがハイレベルからロウレベルへ変化する。
【００９０】そして、上記のように切換信号φ３がハイ
レベルになると、スイッチ素子１６ａの接点が電源電圧
ＶDD側に切り換わると共に、スイッチ素子１６ｂの接点
が被測定電圧Ｖin側に切り換わり、これにより、積分器
は、被測定電圧Ｖinと電源電圧ＶDDとを加算平均した電
圧（（Ｖin＋ＶDD）／２）の積分を開始することとな
る。また、上記のように第１信号ＰＡがハイレベルに変
化すると、ＴＡＤ２２のパルス周回回路２３が、パルス
信号の周回動作を開始する。尚、以下の説明において、
被測定電圧Ｖinと電源電圧ＶDDとを加算平均した電圧
を、単に、加算平均電圧ＶH ともいう。
レベルになると、スイッチ素子１６ａの接点が電源電圧
ＶDD側に切り換わると共に、スイッチ素子１６ｂの接点
が被測定電圧Ｖin側に切り換わり、これにより、積分器
は、被測定電圧Ｖinと電源電圧ＶDDとを加算平均した電
圧（（Ｖin＋ＶDD）／２）の積分を開始することとな
る。また、上記のように第１信号ＰＡがハイレベルに変
化すると、ＴＡＤ２２のパルス周回回路２３が、パルス
信号の周回動作を開始する。尚、以下の説明において、
被測定電圧Ｖinと電源電圧ＶDDとを加算平均した電圧
を、単に、加算平均電圧ＶH ともいう。
【００９１】ここで、上記加算平均電圧ＶH （＝（Ｖin
＋ＶDD）／２）は、被測定電圧Ｖinが接地電位ＶG と電
源電圧ＶDDとの間の範囲内にあれば、常に、基準電圧Ｖ
ref（＝ＶDD／２）から電源電圧ＶDDまでの電圧とな
る。よって、切換信号φ３がハイレベルになって積分器
が上記加算平均電圧ＶH の積分を開始すれば、積分器の
出力電圧Ｖｏは、常に下降する。尚、このように積分器
の出力電圧Ｖｏが下降し始めると、比較器１４の出力信
号ＣＭＰは、前述した時刻ｔ２の反転方向とは反対の方
向、即ちハイレベルからロウレベルへ反転する。
＋ＶDD）／２）は、被測定電圧Ｖinが接地電位ＶG と電
源電圧ＶDDとの間の範囲内にあれば、常に、基準電圧Ｖ
ref（＝ＶDD／２）から電源電圧ＶDDまでの電圧とな
る。よって、切換信号φ３がハイレベルになって積分器
が上記加算平均電圧ＶH の積分を開始すれば、積分器の
出力電圧Ｖｏは、常に下降する。尚、このように積分器
の出力電圧Ｖｏが下降し始めると、比較器１４の出力信
号ＣＭＰは、前述した時刻ｔ２の反転方向とは反対の方
向、即ちハイレベルからロウレベルへ反転する。
【００９２】そして、時刻ｔ２にて第１信号ＰＡがハイ
レベルに変化してから、パルス周回回路２３上をパルス
信号が２9 回だけ周回すると、時刻ｔ３に示す如く、Ｔ
ＡＤ２２にてカウンタ２６の最上位ビットＭＳＢが
「０」（＝ロウレベル）から「１」（＝ハイレベル）へ
変化する。
レベルに変化してから、パルス周回回路２３上をパルス
信号が２9 回だけ周回すると、時刻ｔ３に示す如く、Ｔ
ＡＤ２２にてカウンタ２６の最上位ビットＭＳＢが
「０」（＝ロウレベル）から「１」（＝ハイレベル）へ
変化する。
【００９３】すると、制御回路２０において、今度はア
ンドゲート３８からオアゲート４２を介して、フリップ
フロップＦ１〜Ｆ４のクロック端子に立上りエッジが入
力され、切換信号φ１〜φ４のうち、切換信号φ４だけ
がハイレベルとなる。そして、切換信号φ４がハイレベ
ルになると、時刻ｔ２の場合と同様に、スイッチ素子１
６ａの接点とスイッチ素子１６ｂの接点とが両方共に接
地電位ＶG 側に切り換わって、積分器が接地電位ＶG の
積分を開始し、これにより、積分器の出力電圧Ｖｏは、
時刻ｔ３の時点から上昇することとなる。
ンドゲート３８からオアゲート４２を介して、フリップ
フロップＦ１〜Ｆ４のクロック端子に立上りエッジが入
力され、切換信号φ１〜φ４のうち、切換信号φ４だけ
がハイレベルとなる。そして、切換信号φ４がハイレベ
ルになると、時刻ｔ２の場合と同様に、スイッチ素子１
６ａの接点とスイッチ素子１６ｂの接点とが両方共に接
地電位ＶG 側に切り換わって、積分器が接地電位ＶG の
積分を開始し、これにより、積分器の出力電圧Ｖｏは、
時刻ｔ３の時点から上昇することとなる。
【００９４】そして、その後、積分器の出力電圧Ｖｏが
比較器１４の比較電圧（つまり基準電圧Ｖref ）を越え
ると、時刻ｔ４に示す如く、比較器１４の出力信号ＣＭ
Ｐが再度ロウレベルからハイレベルへ反転する。尚、時
刻ｔ４も、時刻ｔ２と同様に、積分器の出力電圧Ｖｏ
が、基準電圧Ｖref に対して比較器１４のオフセット電
圧を加えた電圧に達した時点である。
比較器１４の比較電圧（つまり基準電圧Ｖref ）を越え
ると、時刻ｔ４に示す如く、比較器１４の出力信号ＣＭ
Ｐが再度ロウレベルからハイレベルへ反転する。尚、時
刻ｔ４も、時刻ｔ２と同様に、積分器の出力電圧Ｖｏ
が、基準電圧Ｖref に対して比較器１４のオフセット電
圧を加えた電圧に達した時点である。
【００９５】すると、制御回路２０において、今度はア
ンドゲート４０からオアゲート４２を介して、フリップ
フロップＦ１〜Ｆ４のクロック端子に立上りエッジが入
力され、切換信号φ１〜φ４のうち切換信号φ１だけが
ハイレベルの状態に戻る。また、これと同時に、アンド
ゲート４０からノアゲート４６を介して、フリップフロ
ップＦ５のリセット端子にロウレベルの信号が入力され
るため、フリップフロップＦ５がリセットされて、その
Ｑバー出力である第２信号ＰＢが、ロウレベルからハイ
レベルへ変化する。
ンドゲート４０からオアゲート４２を介して、フリップ
フロップＦ１〜Ｆ４のクロック端子に立上りエッジが入
力され、切換信号φ１〜φ４のうち切換信号φ１だけが
ハイレベルの状態に戻る。また、これと同時に、アンド
ゲート４０からノアゲート４６を介して、フリップフロ
ップＦ５のリセット端子にロウレベルの信号が入力され
るため、フリップフロップＦ５がリセットされて、その
Ｑバー出力である第２信号ＰＢが、ロウレベルからハイ
レベルへ変化する。
【００９６】そして、このように第２信号ＰＢが立ち上
がると、ＴＡＤ２２が、時刻ｔ２で第１信号ＰＡがハイ
レベルになってから時刻ｔ４で第２信号ＰＢが立ち上が
るまでの時間を表す、１５ビットのデータを出力するこ
ととなる。その後、パルス周回回路２３でのパルス周回
回数が２10回に達して、時刻ｔ５に示すように、カウン
タ２６の最上位ビットＭＳＢが「０」になると（即ち、
カウンタ２６がオーバーフローして、その全ビットが
「０」になると）、オアゲート４８から出力される第１
信号ＰＡがハイレベルからロウレベルに戻って、パルス
周回回路２３のパルス周回動作が停止する。
がると、ＴＡＤ２２が、時刻ｔ２で第１信号ＰＡがハイ
レベルになってから時刻ｔ４で第２信号ＰＢが立ち上が
るまでの時間を表す、１５ビットのデータを出力するこ
ととなる。その後、パルス周回回路２３でのパルス周回
回数が２10回に達して、時刻ｔ５に示すように、カウン
タ２６の最上位ビットＭＳＢが「０」になると（即ち、
カウンタ２６がオーバーフローして、その全ビットが
「０」になると）、オアゲート４８から出力される第１
信号ＰＡがハイレベルからロウレベルに戻って、パルス
周回回路２３のパルス周回動作が停止する。
【００９７】そして、更にその後、外部からのクロック
ＣＬＫが再び立ち上がると、前述したように、切換信号
φ２だけがハイレベルとなって、積分器による接地電位
ＶGの積分が開始され、この時点で、前述した時刻ｔ４
でＴＡＤ２２から新たに出力された１５ビットデータ
が、レジスタ２４にラッチされる。尚、本第１実施例で
は、ＴＡＤ２２のデータがレジスタ２４にラッチされる
と、その直後に、カウンタ２６，ラッチ回路２８，及び
パルスセレクタ３０の記憶内容がクリアされるようにな
っている。
ＣＬＫが再び立ち上がると、前述したように、切換信号
φ２だけがハイレベルとなって、積分器による接地電位
ＶGの積分が開始され、この時点で、前述した時刻ｔ４
でＴＡＤ２２から新たに出力された１５ビットデータ
が、レジスタ２４にラッチされる。尚、本第１実施例で
は、ＴＡＤ２２のデータがレジスタ２４にラッチされる
と、その直後に、カウンタ２６，ラッチ回路２８，及び
パルスセレクタ３０の記憶内容がクリアされるようにな
っている。
【００９８】以後は、前述した時刻ｔ１以降と同様の動
作が繰り返される。そして、本実施例のＡ／Ｄ変換器で
は、切換信号φ２がロウレベルからハイレベルに変化し
た時にレジスタ２４によりラッチされたＴＡＤ２２から
の１５ビットデータにて、カウンタ２６の最上位ビット
ＭＳＢに対応するビットより下位のビット群、即ち、レ
ジスタ２４によりラッチされた１５ビットデータのう
ち、最上位ビットを除く１４ビットのデータを、被測定
電圧Ｖinの値を表す２進デジタル信号として、外部へ出
力する。
作が繰り返される。そして、本実施例のＡ／Ｄ変換器で
は、切換信号φ２がロウレベルからハイレベルに変化し
た時にレジスタ２４によりラッチされたＴＡＤ２２から
の１５ビットデータにて、カウンタ２６の最上位ビット
ＭＳＢに対応するビットより下位のビット群、即ち、レ
ジスタ２４によりラッチされた１５ビットデータのう
ち、最上位ビットを除く１４ビットのデータを、被測定
電圧Ｖinの値を表す２進デジタル信号として、外部へ出
力する。
【００９９】以上のように、本第１実施例のＡ／Ｄ変換
器では、まず、スイッチ素子１８を短絡させた状態で、
一方の積分用抵抗器１３ａにスイッチ素子１６ａを介し
て電源電圧ＶDDを印加することにより、積分器の出力電
圧Ｖｏを、比較器１４の出力信号ＣＭＰがロウレベルか
らハイレベルに反転する近傍の初期電圧ＶS （即ち基準
電圧Ｖref よりも若干低い電圧）に保持させておき（時
刻ｔ１以前）、その後、スイッチ素子１８を開放すると
共に、スイッチ素子１６ａ，１６ｂを介し２つの積分用
抵抗器１３ａ，１３ｂに接地電位ＶG を夫々印加して、
積分器に接地電位ＶG を積分させることにより、比較器
１４の出力信号ＣＭＰがロウレベルからハイレベルに反
転するように積分器の出力電圧Ｖｏを上昇させるように
している（時刻ｔ１から時刻ｔ２）。
器では、まず、スイッチ素子１８を短絡させた状態で、
一方の積分用抵抗器１３ａにスイッチ素子１６ａを介し
て電源電圧ＶDDを印加することにより、積分器の出力電
圧Ｖｏを、比較器１４の出力信号ＣＭＰがロウレベルか
らハイレベルに反転する近傍の初期電圧ＶS （即ち基準
電圧Ｖref よりも若干低い電圧）に保持させておき（時
刻ｔ１以前）、その後、スイッチ素子１８を開放すると
共に、スイッチ素子１６ａ，１６ｂを介し２つの積分用
抵抗器１３ａ，１３ｂに接地電位ＶG を夫々印加して、
積分器に接地電位ＶG を積分させることにより、比較器
１４の出力信号ＣＭＰがロウレベルからハイレベルに反
転するように積分器の出力電圧Ｖｏを上昇させるように
している（時刻ｔ１から時刻ｔ２）。
【０１００】そして、比較器１４の出力信号ＣＭＰがロ
ウレベルからハイレベルに反転すると（時刻ｔ２）、第
１信号ＰＡをハイレベルにしてパルス周回回路２３のパ
ルス周回動作を開始させ、カウンタ２６の最上位ビット
ＭＳＢが「１」に変化するまでの間、積分器に被測定電
圧Ｖinと電源電圧ＶDDとを加算平均した加算平均電圧Ｖ
H を積分させて、積分器の出力電圧Ｖｏを、比較器１４
の出力信号ＣＭＰがハイレベルからロウレベルに反転す
るように下降させ、その後、カウンタ２６の最上位ビッ
トＭＳＢが「１」に変化すると（時刻ｔ３）、今度は、
積分器に接地電位ＶG を積分させて、積分器の出力電圧
Ｖｏを、比較器１４の出力信号ＣＭＰが再びロウレベル
からハイレベルに反転するように上昇させるようにして
おり、比較器１４の出力信号ＣＭＰが反転すると（時刻
ｔ４）、ＴＡＤ２２への第２信号ＰＢを立ち上げて、Ｔ
ＡＤ２２に時刻ｔ２から時刻ｔ４までの時間を表す２進
デジタル信号を出力させている。
ウレベルからハイレベルに反転すると（時刻ｔ２）、第
１信号ＰＡをハイレベルにしてパルス周回回路２３のパ
ルス周回動作を開始させ、カウンタ２６の最上位ビット
ＭＳＢが「１」に変化するまでの間、積分器に被測定電
圧Ｖinと電源電圧ＶDDとを加算平均した加算平均電圧Ｖ
H を積分させて、積分器の出力電圧Ｖｏを、比較器１４
の出力信号ＣＭＰがハイレベルからロウレベルに反転す
るように下降させ、その後、カウンタ２６の最上位ビッ
トＭＳＢが「１」に変化すると（時刻ｔ３）、今度は、
積分器に接地電位ＶG を積分させて、積分器の出力電圧
Ｖｏを、比較器１４の出力信号ＣＭＰが再びロウレベル
からハイレベルに反転するように上昇させるようにして
おり、比較器１４の出力信号ＣＭＰが反転すると（時刻
ｔ４）、ＴＡＤ２２への第２信号ＰＢを立ち上げて、Ｔ
ＡＤ２２に時刻ｔ２から時刻ｔ４までの時間を表す２進
デジタル信号を出力させている。
【０１０１】ここで、時刻ｔ２で比較器１４の出力信号
ＣＭＰが反転してから、カウンタ２６の最上位ビットＭ
ＳＢが「１」に変化した時刻ｔ３までの間に、加算平均
電圧ＶH を積分したことによる積分器の出力変化電圧Ｖ
ａは、下記の式８となり、また、時刻ｔ３から、比較器
１４の出力信号ＣＭＰが再び反転する時刻ｔ４までの間
に、接地電位ＶG を積分したことによる積分器の出力変
化電圧Ｖｂは、下記の式９となる。
ＣＭＰが反転してから、カウンタ２６の最上位ビットＭ
ＳＢが「１」に変化した時刻ｔ３までの間に、加算平均
電圧ＶH を積分したことによる積分器の出力変化電圧Ｖ
ａは、下記の式８となり、また、時刻ｔ３から、比較器
１４の出力信号ＣＭＰが再び反転する時刻ｔ４までの間
に、接地電位ＶG を積分したことによる積分器の出力変
化電圧Ｖｂは、下記の式９となる。
【０１０２】尚、式８において、「 ∫_(0)^(Ta)［（Ｖ
in＋ＶDD）／２−ＶDD／２］ｄｔ」は、加算平均電圧Ｖ
H と基準電圧Ｖref との差［（Ｖin＋ＶDD）／２−ＶDD
／２］を時間Ｔａだけ積分した値であり、時間Ｔａは、
図４に示す如く時刻ｔ２から時刻ｔ３までの時間に相当
している。また同様に、式９において、「 ∫_(0)^(Tb)
［０−ＶDD／２］ｄｔ」は、接地電位ＶG と基準電圧Ｖ
ref との差［０−ＶDD／２］を時間Ｔｂだけ積分した値
であり、時間Ｔｂは、図４に示す如く時刻ｔ３から時刻
ｔ４までの時間に相当している。そして、式８，９にお
いて、「Ｃ」は積分用コンデンサ１２の静電容量であ
り、「Ｒ」は積分用抵抗器１３ａ，１３ｂの合成抵抗値
である。
in＋ＶDD）／２−ＶDD／２］ｄｔ」は、加算平均電圧Ｖ
H と基準電圧Ｖref との差［（Ｖin＋ＶDD）／２−ＶDD
／２］を時間Ｔａだけ積分した値であり、時間Ｔａは、
図４に示す如く時刻ｔ２から時刻ｔ３までの時間に相当
している。また同様に、式９において、「 ∫_(0)^(Tb)
［０−ＶDD／２］ｄｔ」は、接地電位ＶG と基準電圧Ｖ
ref との差［０−ＶDD／２］を時間Ｔｂだけ積分した値
であり、時間Ｔｂは、図４に示す如く時刻ｔ３から時刻
ｔ４までの時間に相当している。そして、式８，９にお
いて、「Ｃ」は積分用コンデンサ１２の静電容量であ
り、「Ｒ」は積分用抵抗器１３ａ，１３ｂの合成抵抗値
である。
【０１０３】
【数８】 Ｖａ＝−∫_(0)^(Ta)［（Ｖin＋ＶDD）／２−ＶDD／２］ｄｔ／ＣＲ ＝−Ｖin×Ｔａ／（２×ＣＲ） …（８）
【０１０４】
【数９】 Ｖｂ＝−∫_(0)^(Tb)［０−ＶDD／２］ｄｔ／ＣＲ ＝ＶDD×Ｔｂ／（２×ＣＲ） …（９） そして、比較器１４の出力信号ＣＭＰがロウレベルから
ハイレベルに変化した時点から、加算平均電圧ＶH の積
分を開始し、同様に比較器１４の出力信号ＣＭＰが再び
ロウレベルからハイレベルに変化した時点で、接地電位
ＶG の積分を終了するようにしているいるため、上記出
力変化電圧Ｖａの絶対値（即ち、加算平均電圧ＶH を時
間Ｔａだけ積分した際の積分器の出力変化量）と、上記
出力変化電圧Ｖｂの絶対値（即ち、接地電位ＶG を時間
Ｔｂだけ積分した際の積分器の出力変化量）とは、共に
等しくなり、Ｖａ＋Ｖｂ＝０となるため、上記式８，９
から下記の式１０が成立する。
ハイレベルに変化した時点から、加算平均電圧ＶH の積
分を開始し、同様に比較器１４の出力信号ＣＭＰが再び
ロウレベルからハイレベルに変化した時点で、接地電位
ＶG の積分を終了するようにしているいるため、上記出
力変化電圧Ｖａの絶対値（即ち、加算平均電圧ＶH を時
間Ｔａだけ積分した際の積分器の出力変化量）と、上記
出力変化電圧Ｖｂの絶対値（即ち、接地電位ＶG を時間
Ｔｂだけ積分した際の積分器の出力変化量）とは、共に
等しくなり、Ｖａ＋Ｖｂ＝０となるため、上記式８，９
から下記の式１０が成立する。
【０１０５】
【数１０】Ｖin／ＶDD＝Ｔｂ／Ｔａ …（１０） よって、被測定電圧Ｖinの値は、接地電位ＶG を積分し
た時間Ｔｂと加算平均電圧ＶH を積分した時間Ｔａとの
比（Ｔｂ／Ｔａ）により、数値化されることとなる。
た時間Ｔｂと加算平均電圧ＶH を積分した時間Ｔａとの
比（Ｔｂ／Ｔａ）により、数値化されることとなる。
【０１０６】そこで、本第１実施例のＡ／Ｄ変換器で
は、図４の時刻ｔ４で第２信号ＰＢを立ち上げたことに
よりＴＡＤ２２から出力される１５ビットデータのう
ち、最上位ビットを除く１４ビットのデータを、被測定
電圧Ｖinの値を表す２進デジタル信号（つまり、Ａ／Ｄ
変換後の２進デジタル信号）として、外部へ出力するよ
うにしている。
は、図４の時刻ｔ４で第２信号ＰＢを立ち上げたことに
よりＴＡＤ２２から出力される１５ビットデータのう
ち、最上位ビットを除く１４ビットのデータを、被測定
電圧Ｖinの値を表す２進デジタル信号（つまり、Ａ／Ｄ
変換後の２進デジタル信号）として、外部へ出力するよ
うにしている。
【０１０７】即ち、まず、本実施例のＡ／Ｄ変換器で
は、パルス周回回路２３のパルス周回動作を開始させて
からカウンタ２６の最上位ビットＭＳＢが「１」に変化
するまでの間、積分器に上記加算平均電圧ＶH を積分さ
せるようにしているため、加算平均電圧ＶH の積分が終
了した時点（カウンタ２６の最上位ビットＭＳＢが
「１」に変化した時点）で、ＴＡＤ２２のラッチ回路２
８及びパルスセレクタ３０へ第２信号ＰＢを出力したと
仮定すると、そのときＴＡＤ２２から出力される１５ビ
ットデータは、最上位ビットが「１」で且つ下位の１４
ビットが全て「０」である２進デジタル信号となる。つ
まり、加算平均電圧ＶH の積分時間Ｔａを表す２進デジ
タル信号は、最上位ビットだけが「１」である１５ビッ
トデータとなる。
は、パルス周回回路２３のパルス周回動作を開始させて
からカウンタ２６の最上位ビットＭＳＢが「１」に変化
するまでの間、積分器に上記加算平均電圧ＶH を積分さ
せるようにしているため、加算平均電圧ＶH の積分が終
了した時点（カウンタ２６の最上位ビットＭＳＢが
「１」に変化した時点）で、ＴＡＤ２２のラッチ回路２
８及びパルスセレクタ３０へ第２信号ＰＢを出力したと
仮定すると、そのときＴＡＤ２２から出力される１５ビ
ットデータは、最上位ビットが「１」で且つ下位の１４
ビットが全て「０」である２進デジタル信号となる。つ
まり、加算平均電圧ＶH の積分時間Ｔａを表す２進デジ
タル信号は、最上位ビットだけが「１」である１５ビッ
トデータとなる。
【０１０８】そして、図４の時刻ｔ４で第２信号ＰＢを
立ち上げたことによりＴＡＤ２２から出力される１５ビ
ットデータは、前述したように、加算平均電圧ＶH の積
分時間Ｔａと接地電位ＶG の積分時間Ｔｂとを加算した
時間を表すこととなるが、本第１実施例では、基準電圧
Ｖref が接地電位ＶG と電源電圧ＶDDとの間の中心電圧
（ＶDD／２）に設定されているため、接地電位ＶG の積
分時間Ｔｂは、加算平均電圧ＶH の積分時間Ｔａよりも
常に短くなる。
立ち上げたことによりＴＡＤ２２から出力される１５ビ
ットデータは、前述したように、加算平均電圧ＶH の積
分時間Ｔａと接地電位ＶG の積分時間Ｔｂとを加算した
時間を表すこととなるが、本第１実施例では、基準電圧
Ｖref が接地電位ＶG と電源電圧ＶDDとの間の中心電圧
（ＶDD／２）に設定されているため、接地電位ＶG の積
分時間Ｔｂは、加算平均電圧ＶH の積分時間Ｔａよりも
常に短くなる。
【０１０９】従って、上記両積分時間Ｔａ，Ｔｂを加算
した時間を表す１５ビットデータにて、最上位ビットを
除く下位１４ビットのデータは、加算平均電圧ＶH の積
分時間Ｔａに対する接地電位ＶG の積分時間Ｔｂの割
合、即ち、上記両積分時間Ｔｂ，Ｔａの比（Ｔｂ／Ｔ
ａ）を、そのまま表すこととなる。そこで、本実施例の
Ａ／Ｄ変換器では、この下位１４ビットのデータを、被
測定電圧Ｖinの値を表す２進デジタル信号として、外部
へ出力するようにしているのである。尚、本第１実施例
では、抵抗器１７及びスイッチ素子１８からなる電圧設
定用回路と、スイッチ素子１６ａと、制御回路２０内の
アンドゲート３４及びフリップフロップＦ１，Ｆ４から
なる部分とが、初期設定手段に相当しており、また、制
御回路２０にて上記初期設定手段に相当する部分以外の
部分と、スイッチ素子１６ａ，１６ｂとが、積分制御手
段に相当している。そして、ＴＡＤ２２が、符号化手段
（計時手段）に相当している。
した時間を表す１５ビットデータにて、最上位ビットを
除く下位１４ビットのデータは、加算平均電圧ＶH の積
分時間Ｔａに対する接地電位ＶG の積分時間Ｔｂの割
合、即ち、上記両積分時間Ｔｂ，Ｔａの比（Ｔｂ／Ｔ
ａ）を、そのまま表すこととなる。そこで、本実施例の
Ａ／Ｄ変換器では、この下位１４ビットのデータを、被
測定電圧Ｖinの値を表す２進デジタル信号として、外部
へ出力するようにしているのである。尚、本第１実施例
では、抵抗器１７及びスイッチ素子１８からなる電圧設
定用回路と、スイッチ素子１６ａと、制御回路２０内の
アンドゲート３４及びフリップフロップＦ１，Ｆ４から
なる部分とが、初期設定手段に相当しており、また、制
御回路２０にて上記初期設定手段に相当する部分以外の
部分と、スイッチ素子１６ａ，１６ｂとが、積分制御手
段に相当している。そして、ＴＡＤ２２が、符号化手段
（計時手段）に相当している。
【０１１０】以上詳述したように、本第１実施例のＡ／
Ｄ変換器では、未知の被測定電圧Ｖinに応じた加算平均
電圧ＶH と、予め設定された既知の接地電位ＶG とを、
積分器の出力変化量が等しくなるように積分した場合
の、両積分時間Ｔａ，Ｔｂの比に基づき、被測定電圧Ｖ
inをデジタル値に変換するようにしているのであるが、
特に、加算平均電圧ＶH の積分時間（第１積分時間）Ｔ
ａと接地電位ＶG の積分時間（第２積分時間）Ｔｂと
を、反転回路の反転動作時間或いはその数倍の時間を分
解能として時間を２進符号化可能なＴＡＤ２２によっ
て、計測するようにしている。
Ｄ変換器では、未知の被測定電圧Ｖinに応じた加算平均
電圧ＶH と、予め設定された既知の接地電位ＶG とを、
積分器の出力変化量が等しくなるように積分した場合
の、両積分時間Ｔａ，Ｔｂの比に基づき、被測定電圧Ｖ
inをデジタル値に変換するようにしているのであるが、
特に、加算平均電圧ＶH の積分時間（第１積分時間）Ｔ
ａと接地電位ＶG の積分時間（第２積分時間）Ｔｂと
を、反転回路の反転動作時間或いはその数倍の時間を分
解能として時間を２進符号化可能なＴＡＤ２２によっ
て、計測するようにしている。
【０１１１】従って、本第１実施例のＡ／Ｄ変換器によ
れば、非常に小さい時間分解能で積分時間の計測が可能
となり、従来のＡ／Ｄ変換器のように積分時間を長く設
定することなく、Ａ／Ｄ変換の精度を高めることがで
き、この結果、被測定電圧ＶinのＡ／Ｄ変換を高精度に
且つ短時間で行うことができるようになる。そして更
に、積分時間を長く設定する必要がないため、積分器を
構成する積分用コンデンサ１２の静電容量や積分用抵抗
器１３ａ，１３ｂの抵抗値を小さくすることができ、当
該Ａ／Ｄ変換器を１つの半導体チップに集積した場合の
チップサイズを、小規模なものにすることができる。
れば、非常に小さい時間分解能で積分時間の計測が可能
となり、従来のＡ／Ｄ変換器のように積分時間を長く設
定することなく、Ａ／Ｄ変換の精度を高めることがで
き、この結果、被測定電圧ＶinのＡ／Ｄ変換を高精度に
且つ短時間で行うことができるようになる。そして更
に、積分時間を長く設定する必要がないため、積分器を
構成する積分用コンデンサ１２の静電容量や積分用抵抗
器１３ａ，１３ｂの抵抗値を小さくすることができ、当
該Ａ／Ｄ変換器を１つの半導体チップに集積した場合の
チップサイズを、小規模なものにすることができる。
【０１１２】また、本第１実施例のＡ／Ｄ変換器では、
ＴＡＤ２２におけるパルス周回回路２３のパルス周回動
作を開始させてからカウンタ２６の最上位ビットＭＳＢ
が「１」に変化するまでの間、積分器に被測定電圧Ｖin
と電源電圧ＶDDとの加算平均電圧ＶH を積分させ、カウ
ンタ２６の最上位ビットＭＳＢが「１」に変化したタイ
ミングで、積分器に積分させる電圧を接地電位ＶG に切
り換えるようにしており、更に、接地電位ＶG の積分が
終了した時点でＴＡＤ２２から出力される２進デジタル
データにて、カウンタ２６の最上位ビットＭＳＢに対応
するビットより下位のビット群を、被測定電圧Ｖinの値
を表す２進デジタル信号として外部へ出力するようにし
ている。よって、被測定電圧ＶinのＡ／Ｄ変換を高精度
に且つ短時間で行うことができるという効果を、簡単な
構成で得ることができる。
ＴＡＤ２２におけるパルス周回回路２３のパルス周回動
作を開始させてからカウンタ２６の最上位ビットＭＳＢ
が「１」に変化するまでの間、積分器に被測定電圧Ｖin
と電源電圧ＶDDとの加算平均電圧ＶH を積分させ、カウ
ンタ２６の最上位ビットＭＳＢが「１」に変化したタイ
ミングで、積分器に積分させる電圧を接地電位ＶG に切
り換えるようにしており、更に、接地電位ＶG の積分が
終了した時点でＴＡＤ２２から出力される２進デジタル
データにて、カウンタ２６の最上位ビットＭＳＢに対応
するビットより下位のビット群を、被測定電圧Ｖinの値
を表す２進デジタル信号として外部へ出力するようにし
ている。よって、被測定電圧ＶinのＡ／Ｄ変換を高精度
に且つ短時間で行うことができるという効果を、簡単な
構成で得ることができる。
【０１１３】しかも、本第１実施例のＡ／Ｄ変換器で
は、図４の時刻ｔ２から時刻ｔ３までの期間において、
被測定電圧Ｖinをそのまま積分するのではなく、被測定
電圧Ｖinと電源電圧ＶDDとを加算平均した加算平均電圧
ＶH を積分するようにしているため、被測定電圧Ｖinが
基準電圧Ｖref よりも接地電位ＶG 側の電圧（つまり、
基準電圧Ｖref よりも低い電圧）であっても、図４の時
刻ｔ２から時刻ｔ３までの期間において、積分器の出力
電圧Ｖｏを下降させることができる。
は、図４の時刻ｔ２から時刻ｔ３までの期間において、
被測定電圧Ｖinをそのまま積分するのではなく、被測定
電圧Ｖinと電源電圧ＶDDとを加算平均した加算平均電圧
ＶH を積分するようにしているため、被測定電圧Ｖinが
基準電圧Ｖref よりも接地電位ＶG 側の電圧（つまり、
基準電圧Ｖref よりも低い電圧）であっても、図４の時
刻ｔ２から時刻ｔ３までの期間において、積分器の出力
電圧Ｖｏを下降させることができる。
【０１１４】よって、本第１実施例のＡ／Ｄ変換器によ
れば、被測定電圧Ｖinが接地電位ＶG と電源電圧ＶDDと
の間の何れの電圧であっても、図４の時刻ｔ２から時刻
ｔ３までの期間と、図４の時刻ｔ３から時刻ｔ４までの
期間とで、積分器の出力電圧Ｖｏを反対の方向に変化さ
せることができる。この結果、図１５（Ｂ）に示した五
相積分方式の「状態３」の如き追加の積分期間を設ける
必要なく、Ａ／Ｄ変換が可能な被測定電圧Ｖinの電圧範
囲を拡大することができ、被測定電圧ＶinのＡ／Ｄ変換
時間を短縮することができる。
れば、被測定電圧Ｖinが接地電位ＶG と電源電圧ＶDDと
の間の何れの電圧であっても、図４の時刻ｔ２から時刻
ｔ３までの期間と、図４の時刻ｔ３から時刻ｔ４までの
期間とで、積分器の出力電圧Ｖｏを反対の方向に変化さ
せることができる。この結果、図１５（Ｂ）に示した五
相積分方式の「状態３」の如き追加の積分期間を設ける
必要なく、Ａ／Ｄ変換が可能な被測定電圧Ｖinの電圧範
囲を拡大することができ、被測定電圧ＶinのＡ／Ｄ変換
時間を短縮することができる。
【０１１５】また更に、本第１実施例のＡ／Ｄ変換器で
は、抵抗器１７とスイッチ素子１８とを直列接続した電
圧設定用回路を、積分用コンデンサ１２と並列に設け、
スイッチ素子１８を短絡させた状態で、一方の積分用抵
抗器１３ａにスイッチ素子１６ａを介して電源電圧ＶDD
を印加することにより、積分器の出力電圧Ｖｏを、比較
器１４の出力信号ＣＭＰがロウレベルからハイレベルに
反転する近傍の初期電圧ＶS に保持させておき、その
後、スイッチ素子１８を開放すると共に、スイッチ素子
１６ａ，１６ｂを介して２つの積分用抵抗器１３ａ，１
３ｂに接地電位ＶG を夫々印加して、積分器に接地電位
ＶG を積分させることにより、比較器１４の出力信号Ｃ
ＭＰがロウレベルからハイレベルに反転するように積分
器の出力電圧Ｖｏを上昇させるようにしている。
は、抵抗器１７とスイッチ素子１８とを直列接続した電
圧設定用回路を、積分用コンデンサ１２と並列に設け、
スイッチ素子１８を短絡させた状態で、一方の積分用抵
抗器１３ａにスイッチ素子１６ａを介して電源電圧ＶDD
を印加することにより、積分器の出力電圧Ｖｏを、比較
器１４の出力信号ＣＭＰがロウレベルからハイレベルに
反転する近傍の初期電圧ＶS に保持させておき、その
後、スイッチ素子１８を開放すると共に、スイッチ素子
１６ａ，１６ｂを介して２つの積分用抵抗器１３ａ，１
３ｂに接地電位ＶG を夫々印加して、積分器に接地電位
ＶG を積分させることにより、比較器１４の出力信号Ｃ
ＭＰがロウレベルからハイレベルに反転するように積分
器の出力電圧Ｖｏを上昇させるようにしている。
【０１１６】よって、本第１実施例のＡ／Ｄ変換器によ
れば、図１５（Ｂ）に示した五相積分方式の「状態１」
及び「状態２」のように２種類の電圧を順次積分する期
間を設ける必要がなく、より早く比較器１４の出力信号
ＣＭＰを反転させて実質的なＡ／Ｄ変換動作（図４にお
ける時刻ｔ２以降の動作）を開始することができ、この
結果、被測定電圧ＶinのＡ／Ｄ変換に要する時間を短縮
することができる。
れば、図１５（Ｂ）に示した五相積分方式の「状態１」
及び「状態２」のように２種類の電圧を順次積分する期
間を設ける必要がなく、より早く比較器１４の出力信号
ＣＭＰを反転させて実質的なＡ／Ｄ変換動作（図４にお
ける時刻ｔ２以降の動作）を開始することができ、この
結果、被測定電圧ＶinのＡ／Ｄ変換に要する時間を短縮
することができる。
【０１１７】尚、上記第１実施例では、カウンタ２６の
最上位ビットＭＳＢが「１」に変化したタイミングで、
積分器に積分させる電圧を加算平均電圧ＶH から接地電
位ＶG に切り換えるようにしたが、カウンタ２６の最上
位ビットＭＳＢよりも下位の所定ビットが「１」に変化
したタイミングで、接地電位ＶG の積分に切り換えるよ
うに構成すれば、積分時間の計測分解能とＡ／Ｄ変換に
要する延べ時間とを変更することができる。
最上位ビットＭＳＢが「１」に変化したタイミングで、
積分器に積分させる電圧を加算平均電圧ＶH から接地電
位ＶG に切り換えるようにしたが、カウンタ２６の最上
位ビットＭＳＢよりも下位の所定ビットが「１」に変化
したタイミングで、接地電位ＶG の積分に切り換えるよ
うに構成すれば、積分時間の計測分解能とＡ／Ｄ変換に
要する延べ時間とを変更することができる。
【０１１８】そして、この場合には、図４の時刻ｔ４で
第２信号ＰＢを立ち上げたことによりＴＡＤ２２から出
力される２進デジタル信号にて、カウンタ２６の上記所
定ビットに対応するビットより下位のビット群を、被測
定電圧Ｖinの値を表す２進デジタル信号として、外部へ
出力するように構成すればよい。
第２信号ＰＢを立ち上げたことによりＴＡＤ２２から出
力される２進デジタル信号にて、カウンタ２６の上記所
定ビットに対応するビットより下位のビット群を、被測
定電圧Ｖinの値を表す２進デジタル信号として、外部へ
出力するように構成すればよい。
【０１１９】一方、上記実施例のＴＡＤ２２は、カウン
タ２６が１０ビットデータを出力し、エンコーダ３２が
５ビットデータを出力するものであったが、このような
ビット数は、必要に応じて適宜変更することができる。 ［第２実施例］ところで、上述した第１実施例のＡ／Ｄ
変換器では、積分器が２つの積分用抵抗器１３ａ，１３
ｂを備えており、一方の積分用抵抗器１３ａにスイッチ
素子１６ａを介して電源電圧ＶDDを印加すると共に、他
方の積分用抵抗器１３ｂにスイッチ素子１６ｂを介して
被測定電圧Ｖinを印加することにより、被測定電圧Ｖin
と電源電圧ＶDDとを加算平均した加算平均電圧ＶH （＝
（Ｖin＋ＶDD）／２）を、等価的に積分するものであっ
たが、図５に示す第２実施例のＡ／Ｄ変換器のように構
成しても良い。尚、図５において、図１と同じ部材につ
いては、同一の符号を付している。
タ２６が１０ビットデータを出力し、エンコーダ３２が
５ビットデータを出力するものであったが、このような
ビット数は、必要に応じて適宜変更することができる。 ［第２実施例］ところで、上述した第１実施例のＡ／Ｄ
変換器では、積分器が２つの積分用抵抗器１３ａ，１３
ｂを備えており、一方の積分用抵抗器１３ａにスイッチ
素子１６ａを介して電源電圧ＶDDを印加すると共に、他
方の積分用抵抗器１３ｂにスイッチ素子１６ｂを介して
被測定電圧Ｖinを印加することにより、被測定電圧Ｖin
と電源電圧ＶDDとを加算平均した加算平均電圧ＶH （＝
（Ｖin＋ＶDD）／２）を、等価的に積分するものであっ
たが、図５に示す第２実施例のＡ／Ｄ変換器のように構
成しても良い。尚、図５において、図１と同じ部材につ
いては、同一の符号を付している。
【０１２０】図５に示すように、第２実施例のＡ／Ｄ変
換器では、第１実施例のＡ／Ｄ変換器に対して、非反転
入力端子が上記抵抗器１３ａ，１３ｂのスイッチ素子１
６ａ，１６ｂとは反対側の端子に接続され、出力端子と
反転入力端子とが互いに接続された演算増幅器５０と、
この演算増幅器５０の出力端子と積分器を構成する演算
増幅器１１の反転入力端子との間に接続された抵抗器５
２とを、追加して備えている。尚、その他の構成及び動
作については、第１実施例の場合と全く同様である。
換器では、第１実施例のＡ／Ｄ変換器に対して、非反転
入力端子が上記抵抗器１３ａ，１３ｂのスイッチ素子１
６ａ，１６ｂとは反対側の端子に接続され、出力端子と
反転入力端子とが互いに接続された演算増幅器５０と、
この演算増幅器５０の出力端子と積分器を構成する演算
増幅器１１の反転入力端子との間に接続された抵抗器５
２とを、追加して備えている。尚、その他の構成及び動
作については、第１実施例の場合と全く同様である。
【０１２１】即ち、第２実施例のＡ／Ｄ変換器では、積
分器が、演算増幅器１１，積分用コンデンサ１２，及び
上記追加の抵抗器５２によって構成されている。そし
て、制御回路２０からの切換信号φ３がハイレベルにな
った時に、第１実施例で言う積分用抵抗器１３ａ，１３
ｂと、スイッチ素子１６ａ，１６ｂと、上記追加の演算
増幅器５０とによって、被測定電圧Ｖinと電源電圧ＶDD
とを加算平均した加算平均電圧ＶH を生成し、その生成
した加算平均電圧ＶH を、上記積分器の抵抗器５２に印
加して積分するようにしている。
分器が、演算増幅器１１，積分用コンデンサ１２，及び
上記追加の抵抗器５２によって構成されている。そし
て、制御回路２０からの切換信号φ３がハイレベルにな
った時に、第１実施例で言う積分用抵抗器１３ａ，１３
ｂと、スイッチ素子１６ａ，１６ｂと、上記追加の演算
増幅器５０とによって、被測定電圧Ｖinと電源電圧ＶDD
とを加算平均した加算平均電圧ＶH を生成し、その生成
した加算平均電圧ＶH を、上記積分器の抵抗器５２に印
加して積分するようにしている。
【０１２２】そして、このような第２実施例のＡ／Ｄ変
換器によっても、演算増幅器５０及び抵抗器５２を追加
しなければならない点では不利であるものの、第１実施
例のＡ／Ｄ変換器と全く同様の効果を得ることができ
る。 ［第３実施例］一方、上述した第１実施例のＡ／Ｄ変換
器では、図４の時刻ｔ３から時刻ｔ４までの期間に積分
する既知の設定電圧として、接地電位ＶG を用いるもの
であったため、図４の時刻ｔ２から時刻ｔ３までの期間
において、被測定電圧Ｖinと電源電圧ＶDDとの加算平均
電圧ＶH を積分して、積分器の出力電圧Ｖｏを下降させ
るようにした。
換器によっても、演算増幅器５０及び抵抗器５２を追加
しなければならない点では不利であるものの、第１実施
例のＡ／Ｄ変換器と全く同様の効果を得ることができ
る。 ［第３実施例］一方、上述した第１実施例のＡ／Ｄ変換
器では、図４の時刻ｔ３から時刻ｔ４までの期間に積分
する既知の設定電圧として、接地電位ＶG を用いるもの
であったため、図４の時刻ｔ２から時刻ｔ３までの期間
において、被測定電圧Ｖinと電源電圧ＶDDとの加算平均
電圧ＶH を積分して、積分器の出力電圧Ｖｏを下降させ
るようにした。
【０１２３】これに対して、図６に示す第３実施例のＡ
／Ｄ変換器のように、既知の設定電圧として、電源電圧
ＶDDの方を積分するように構成しても良い。即ち、第３
実施例のＡ／Ｄ変換器では、第１実施例のＡ／Ｄ変換器
に対して、下記の（ａ）〜（ｃ）の３点が異なってい
る。尚、その他の構成及び動作については、第１実施例
の場合と全く同様である。
／Ｄ変換器のように、既知の設定電圧として、電源電圧
ＶDDの方を積分するように構成しても良い。即ち、第３
実施例のＡ／Ｄ変換器では、第１実施例のＡ／Ｄ変換器
に対して、下記の（ａ）〜（ｃ）の３点が異なってい
る。尚、その他の構成及び動作については、第１実施例
の場合と全く同様である。
【０１２４】（ａ）スイッチ素子１６ａは、制御回路２
０からの切換信号φ１或いはφ３がハイレベルであると
きに、接点が接地電位ＶG 側に切り換わって積分用抵抗
器１３ａに接地電位ＶG を印加し、制御回路２０からの
切換信号φ２或いはφ４がハイレベルであるときに、接
点が電源電圧ＶDD側に切り換わって積分用抵抗器１３ａ
に電源電圧ＶDDを印加する。
０からの切換信号φ１或いはφ３がハイレベルであると
きに、接点が接地電位ＶG 側に切り換わって積分用抵抗
器１３ａに接地電位ＶG を印加し、制御回路２０からの
切換信号φ２或いはφ４がハイレベルであるときに、接
点が電源電圧ＶDD側に切り換わって積分用抵抗器１３ａ
に電源電圧ＶDDを印加する。
【０１２５】（ｂ）スイッチ素子１６ｂは、制御回路２
０からの切換信号φ２或いはφ４がハイレベルであると
きに、接点が電源電圧ＶDD側に切り換わって積分用抵抗
器１３ｂに電源電圧ＶDDを印加する。 （ｃ）比較器１４の入力端子が反対になっており、反転
入力端子の方に、積分器の出力電圧Ｖｏが入力され、非
反転入力端子の方に、比較電圧としての基準電圧Ｖref
が印加されている。
０からの切換信号φ２或いはφ４がハイレベルであると
きに、接点が電源電圧ＶDD側に切り換わって積分用抵抗
器１３ｂに電源電圧ＶDDを印加する。 （ｃ）比較器１４の入力端子が反対になっており、反転
入力端子の方に、積分器の出力電圧Ｖｏが入力され、非
反転入力端子の方に、比較電圧としての基準電圧Ｖref
が印加されている。
【０１２６】このように構成された第３実施例のＡ／Ｄ
変換器では、図７の時刻ｔ１以前に示すように、制御回
路２０が切換信号φ１をハイレベルで出力すると、スイ
ッチ素子１８が短絡すると共に、スイッチ素子１６ａの
接点が接地電位ＶG 側に切り換わるため、積分器の出力
電圧Ｖｏは、下記の式１１に示すように、積分用抵抗器
１３ａの抵抗値Ｒと抵抗器１７の抵抗値ｒとで決まる初
期電圧ＶS ’に保持される。尚、第１実施例で説明した
ように、抵抗器１７の抵抗値ｒは積分用抵抗器１３ａの
抵抗値Ｒに対して十分小さい値に設定されているため、
式１１から分かるように、初期電圧ＶS ’は基準電圧Ｖ
ref （＝ＶDD／２）よりも若干高い値となる。
変換器では、図７の時刻ｔ１以前に示すように、制御回
路２０が切換信号φ１をハイレベルで出力すると、スイ
ッチ素子１８が短絡すると共に、スイッチ素子１６ａの
接点が接地電位ＶG 側に切り換わるため、積分器の出力
電圧Ｖｏは、下記の式１１に示すように、積分用抵抗器
１３ａの抵抗値Ｒと抵抗器１７の抵抗値ｒとで決まる初
期電圧ＶS ’に保持される。尚、第１実施例で説明した
ように、抵抗器１７の抵抗値ｒは積分用抵抗器１３ａの
抵抗値Ｒに対して十分小さい値に設定されているため、
式１１から分かるように、初期電圧ＶS ’は基準電圧Ｖ
ref （＝ＶDD／２）よりも若干高い値となる。
【０１２７】
【数１１】 ＶS ’＝（ＶDD／２）×（１＋ｒ／Ｒ） …（１１） そして、リセット信号ＲＳＴがハイレベルからロウレベ
ルに変化した後、図７の時刻ｔ１に示す如く、外部から
のクロックＣＬＫが立ち上がって、制御回路２０からの
切換信号φ１〜φ４のうち切換信号φ２だけがハイレベ
ルになると、スイッチ素子１８が開放すると共に、スイ
ッチ素子１６ａの接点とスイッチ素子１６ｂの接点とが
両方共に電源電圧ＶDD側に切り換わって、積分器が電源
電圧ＶDDの積分を開始し、これに伴い、積分器の出力電
圧Ｖｏは、初期電圧ＶS ’から下降する。
ルに変化した後、図７の時刻ｔ１に示す如く、外部から
のクロックＣＬＫが立ち上がって、制御回路２０からの
切換信号φ１〜φ４のうち切換信号φ２だけがハイレベ
ルになると、スイッチ素子１８が開放すると共に、スイ
ッチ素子１６ａの接点とスイッチ素子１６ｂの接点とが
両方共に電源電圧ＶDD側に切り換わって、積分器が電源
電圧ＶDDの積分を開始し、これに伴い、積分器の出力電
圧Ｖｏは、初期電圧ＶS ’から下降する。
【０１２８】その後、積分器の出力電圧Ｖｏが比較器１
４の比較電圧（つまり基準電圧Ｖref ）を下回ると、図
７の時刻ｔ２に示す如く、比較器１４の出力信号ＣＭＰ
がロウレベルからハイレベルに反転し、制御回路２０か
らの切換信号φ１〜φ４のうち切換信号φ３だけがハイ
レベルとなって、スイッチ素子１６ａの接点が接地電位
ＶG 側に切り換わると共に、スイッチ素子１６ｂの接点
が被測定電圧Ｖin側に切り換わる。そして、これによ
り、積分器は、被測定電圧Ｖinと接地電位ＶG とを加算
平均した電圧（（Ｖin＋０）／２＝Ｖin／２）の積分を
開始することとなり、これに伴って積分器の出力電圧Ｖ
ｏが上昇する。また、時刻ｔ２の時点から、ＴＡＤ２２
のパルス周回回路２３が、パルス信号の周回動作を開始
する。
４の比較電圧（つまり基準電圧Ｖref ）を下回ると、図
７の時刻ｔ２に示す如く、比較器１４の出力信号ＣＭＰ
がロウレベルからハイレベルに反転し、制御回路２０か
らの切換信号φ１〜φ４のうち切換信号φ３だけがハイ
レベルとなって、スイッチ素子１６ａの接点が接地電位
ＶG 側に切り換わると共に、スイッチ素子１６ｂの接点
が被測定電圧Ｖin側に切り換わる。そして、これによ
り、積分器は、被測定電圧Ｖinと接地電位ＶG とを加算
平均した電圧（（Ｖin＋０）／２＝Ｖin／２）の積分を
開始することとなり、これに伴って積分器の出力電圧Ｖ
ｏが上昇する。また、時刻ｔ２の時点から、ＴＡＤ２２
のパルス周回回路２３が、パルス信号の周回動作を開始
する。
【０１２９】ここで、被測定電圧Ｖinと接地電位ＶG と
を加算平均した電圧（Ｖin／２）は、被測定電圧Ｖinが
接地電位ＶG と電源電圧ＶDDとの間の範囲内にあれば、
常に、接地電位ＶG から基準電圧Ｖref （＝ＶDD／２）
までの電圧となる。よって、切換信号φ３がハイレベル
になって積分器が上記電圧（Ｖin／２）の積分を開始す
れば、積分器の出力電圧Ｖｏは常に上昇する。尚、この
ように積分器の出力電圧Ｖｏが上昇し始めると、比較器
１４の出力信号ＣＭＰは、前述した時刻ｔ２の反転方向
とは反対の方向、即ちハイレベルからロウレベルへ反転
する。
を加算平均した電圧（Ｖin／２）は、被測定電圧Ｖinが
接地電位ＶG と電源電圧ＶDDとの間の範囲内にあれば、
常に、接地電位ＶG から基準電圧Ｖref （＝ＶDD／２）
までの電圧となる。よって、切換信号φ３がハイレベル
になって積分器が上記電圧（Ｖin／２）の積分を開始す
れば、積分器の出力電圧Ｖｏは常に上昇する。尚、この
ように積分器の出力電圧Ｖｏが上昇し始めると、比較器
１４の出力信号ＣＭＰは、前述した時刻ｔ２の反転方向
とは反対の方向、即ちハイレベルからロウレベルへ反転
する。
【０１３０】その後、図７の時刻ｔ３に示す如く、カウ
ンタ２６の最上位ビットＭＳＢが「１」（＝ハイレベ
ル）に変化すると、制御回路２０からの切換信号φ１〜
φ４のうち切換信号φ４だけがハイレベルとなり、スイ
ッチ素子１６ａの接点とスイッチ素子１６ｂの接点とが
両方共に電源電圧ＶDD側に切り換わって、積分器が電源
電圧ＶDDの積分を開始する。そして、これにより、積分
器の出力電圧Ｖｏは、時刻ｔ３の時点から下降すること
となる。
ンタ２６の最上位ビットＭＳＢが「１」（＝ハイレベ
ル）に変化すると、制御回路２０からの切換信号φ１〜
φ４のうち切換信号φ４だけがハイレベルとなり、スイ
ッチ素子１６ａの接点とスイッチ素子１６ｂの接点とが
両方共に電源電圧ＶDD側に切り換わって、積分器が電源
電圧ＶDDの積分を開始する。そして、これにより、積分
器の出力電圧Ｖｏは、時刻ｔ３の時点から下降すること
となる。
【０１３１】そして、その後、積分器の出力電圧Ｖｏが
比較器１４の比較電圧（つまり基準電圧Ｖref ）を下回
ると、図７の時刻ｔ４に示す如く、比較器１４の出力信
号ＣＭＰが再度ロウレベルからハイレベルへ反転し、制
御回路２０からの切換信号φ１〜φ４のうち切換信号φ
１だけがハイレベルの状態に戻る。また、これと同時
に、制御回路２０からの第２信号ＰＢが、ロウレベルか
らハイレベルへ変化して、ＴＡＤ２２が、時刻ｔ２から
時刻ｔ４までの時間を表す、１５ビットデータを出力す
ることとなる。
比較器１４の比較電圧（つまり基準電圧Ｖref ）を下回
ると、図７の時刻ｔ４に示す如く、比較器１４の出力信
号ＣＭＰが再度ロウレベルからハイレベルへ反転し、制
御回路２０からの切換信号φ１〜φ４のうち切換信号φ
１だけがハイレベルの状態に戻る。また、これと同時
に、制御回路２０からの第２信号ＰＢが、ロウレベルか
らハイレベルへ変化して、ＴＡＤ２２が、時刻ｔ２から
時刻ｔ４までの時間を表す、１５ビットデータを出力す
ることとなる。
【０１３２】その後、外部からのクロックＣＬＫが立ち
上がると、再び切換信号φ２だけがハイレベルとなっ
て、積分器による電源電圧ＶDDの積分が開始され、この
時点で、前述した時刻ｔ４でＴＡＤ２２から新たに出力
された１５ビットデータが、レジスタ２４にラッチされ
る。
上がると、再び切換信号φ２だけがハイレベルとなっ
て、積分器による電源電圧ＶDDの積分が開始され、この
時点で、前述した時刻ｔ４でＴＡＤ２２から新たに出力
された１５ビットデータが、レジスタ２４にラッチされ
る。
【０１３３】以後は、前述した時刻ｔ１以降と同様の動
作が繰り返され、本第３実施例のＡ／Ｄ変換器において
も、切換信号φ２がロウレベルからハイレベルに変化し
た時にレジスタ２４によりラッチされたＴＡＤ２２から
の１５ビットデータにて、カウンタ２６の最上位ビット
ＭＳＢに対応するビットより下位のビット群を、被測定
電圧Ｖinの値を表す２進デジタル信号として、外部へ出
力する。
作が繰り返され、本第３実施例のＡ／Ｄ変換器において
も、切換信号φ２がロウレベルからハイレベルに変化し
た時にレジスタ２４によりラッチされたＴＡＤ２２から
の１５ビットデータにて、カウンタ２６の最上位ビット
ＭＳＢに対応するビットより下位のビット群を、被測定
電圧Ｖinの値を表す２進デジタル信号として、外部へ出
力する。
【０１３４】以上のように、本第３実施例のＡ／Ｄ変換
器では、第１実施例のＡ／Ｄ変換器に対して、接地電位
ＶG の代わりに電源電圧ＶDDを用いると共に、電源電圧
ＶDDの代わりに接地電位ＶG を用いている。つまり、図
７における積分時間Ｔｂを計測する既知の設定電圧とし
て、電源電圧ＶDDの方を用いると共に、被測定電圧Ｖin
と加算平均して積分する第２の設定電圧として、接地電
位ＶG の方を用いるようにしている。
器では、第１実施例のＡ／Ｄ変換器に対して、接地電位
ＶG の代わりに電源電圧ＶDDを用いると共に、電源電圧
ＶDDの代わりに接地電位ＶG を用いている。つまり、図
７における積分時間Ｔｂを計測する既知の設定電圧とし
て、電源電圧ＶDDの方を用いると共に、被測定電圧Ｖin
と加算平均して積分する第２の設定電圧として、接地電
位ＶG の方を用いるようにしている。
【０１３５】そして、このような第３実施例のＡ／Ｄ変
換器によれば、図７に示されるように、積分器の出力電
圧Ｖｏが、第１実施例の場合と比較して逆方向に変化す
る点だけが異なり、第１実施例のＡ／Ｄ変換器と全く同
様の効果を得ることができる。
換器によれば、図７に示されるように、積分器の出力電
圧Ｖｏが、第１実施例の場合と比較して逆方向に変化す
る点だけが異なり、第１実施例のＡ／Ｄ変換器と全く同
様の効果を得ることができる。
【０１３６】［第４実施例］次に、第４実施例のＡ／Ｄ
変換器について、図８〜図１０に基づき説明する。まず
図８は、第４実施例のＡ／Ｄ変換器の構成を表す構成図
である。図８に示すように、本第４実施例のＡ／Ｄ変換
器は、第１実施例のＡ／Ｄ変換器に対して、スイッチ素
子１６ａ，１６ｂ，１８やＴＡＤ２２を制御する制御回
路５４が、図９に示すように構成されている点と、レジ
スタ２４に代えて、２つのレジスタ５６，５８及び演算
器６０を備えている点とが異なっている。
変換器について、図８〜図１０に基づき説明する。まず
図８は、第４実施例のＡ／Ｄ変換器の構成を表す構成図
である。図８に示すように、本第４実施例のＡ／Ｄ変換
器は、第１実施例のＡ／Ｄ変換器に対して、スイッチ素
子１６ａ，１６ｂ，１８やＴＡＤ２２を制御する制御回
路５４が、図９に示すように構成されている点と、レジ
スタ２４に代えて、２つのレジスタ５６，５８及び演算
器６０を備えている点とが異なっている。
【０１３７】ここで、レジスタ５６は、制御回路５４か
らＴＡＤ２２への第２信号ＰＢがロウレベルからハイレ
ベルに変化すると（立ち上がると）、そのタイミングで
ＴＡＤ２２から新たに出力される２進デジタル信号をラ
ッチする。また、レジスタ５８は、制御回路５４からＴ
ＡＤ２２への第２信号ＰＢが立ち上がると、その時点で
レジスタ５６が既にラッチしている２進デジタル信号を
ラッチする。そして、演算器６０は、制御回路５４から
の切換信号φ２が立ち上がると、レジスタ５６がラッチ
している２進デジタル信号の値から、レジスタ５８がラ
ッチしている２進デジタル信号の値を引き、更に、その
引算後の２進デジタル信号の値を、レジスタ５８がラッ
チしている２進デジタル信号の値で割り、その割り算後
の２進デジタル信号を、被測定電圧Ｖinを表す２進デジ
タル信号として出力する。
らＴＡＤ２２への第２信号ＰＢがロウレベルからハイレ
ベルに変化すると（立ち上がると）、そのタイミングで
ＴＡＤ２２から新たに出力される２進デジタル信号をラ
ッチする。また、レジスタ５８は、制御回路５４からＴ
ＡＤ２２への第２信号ＰＢが立ち上がると、その時点で
レジスタ５６が既にラッチしている２進デジタル信号を
ラッチする。そして、演算器６０は、制御回路５４から
の切換信号φ２が立ち上がると、レジスタ５６がラッチ
している２進デジタル信号の値から、レジスタ５８がラ
ッチしている２進デジタル信号の値を引き、更に、その
引算後の２進デジタル信号の値を、レジスタ５８がラッ
チしている２進デジタル信号の値で割り、その割り算後
の２進デジタル信号を、被測定電圧Ｖinを表す２進デジ
タル信号として出力する。
【０１３８】一方、第４実施例の制御回路５４は、図９
に示すように、第１実施例の制御回路２０に対して、下
記の（ｄ）〜（ｇ）の４点が異なっている。 （ｄ）インバータ４４の出力がロウレベルの時に他のフ
リップフロップＦ１〜Ｆ５と共にリセットされるフリッ
プフロップＦ６，イクスクルーシブオアゲート６２，及
びバッファ６４からなり、外部からのクロックＣＬＫが
立ち上がる毎に、イクスクルーシブオアゲート６２から
バッファ６４での信号伝搬遅延時間に応じた時間幅のワ
ンショットパルスを出力する、パルス出力回路６６を追
加して備えている。
に示すように、第１実施例の制御回路２０に対して、下
記の（ｄ）〜（ｇ）の４点が異なっている。 （ｄ）インバータ４４の出力がロウレベルの時に他のフ
リップフロップＦ１〜Ｆ５と共にリセットされるフリッ
プフロップＦ６，イクスクルーシブオアゲート６２，及
びバッファ６４からなり、外部からのクロックＣＬＫが
立ち上がる毎に、イクスクルーシブオアゲート６２から
バッファ６４での信号伝搬遅延時間に応じた時間幅のワ
ンショットパルスを出力する、パルス出力回路６６を追
加して備えている。
【０１３９】（ｅ）アンドゲート３８の一方の入力端子
に、カウンタ２６の最上位ビットＭＳＢに代えて、上記
パルス出力回路６６からのワンショットパルス（イクス
クルーシブオアゲート６２の出力）が入力されている。 （ｆ）フリップフロップＦ５のＱ出力が、そのまま、Ｔ
ＡＤ２２を構成するパルス周回回路２３への第１信号Ｐ
Ａとして出力される。
に、カウンタ２６の最上位ビットＭＳＢに代えて、上記
パルス出力回路６６からのワンショットパルス（イクス
クルーシブオアゲート６２の出力）が入力されている。 （ｆ）フリップフロップＦ５のＱ出力が、そのまま、Ｔ
ＡＤ２２を構成するパルス周回回路２３への第１信号Ｐ
Ａとして出力される。
【０１４０】（ｇ）フリップフロップＦ５のＱバー出力
と、アンドゲート３８の出力とが、オアゲート４８に入
力され、このオアゲート４８の出力が、ＴＡＤ２２を構
成するラッチ回路２８及びパルスセレクタ３０への第２
信号ＰＢとして出力される。次に、以上のように構成さ
れた第４実施例のＡ／Ｄ変換器の動作について、図１０
に示すタイムチャートに沿って説明する。尚、図１０に
おいて、「ＦP 」は、フリップフロップＦ６のＱ出力を
示している。
と、アンドゲート３８の出力とが、オアゲート４８に入
力され、このオアゲート４８の出力が、ＴＡＤ２２を構
成するラッチ回路２８及びパルスセレクタ３０への第２
信号ＰＢとして出力される。次に、以上のように構成さ
れた第４実施例のＡ／Ｄ変換器の動作について、図１０
に示すタイムチャートに沿って説明する。尚、図１０に
おいて、「ＦP 」は、フリップフロップＦ６のＱ出力を
示している。
【０１４１】図１０に示すように、本第４実施例のＡ／
Ｄ変換器においても、外部からのリセット信号ＲＳＴが
ハイレベルからロウレベルに変化して、外部からのクロ
ックＣＬＫが最初に立ち上がるまでの間は、制御回路５
４からの切換信号φ１〜φ４のうち、切換信号φ１だけ
がハイレベルとなって、積分器の出力電圧Ｖｏは、基準
電圧Ｖref （＝ＶDD／２）よりも若干低い式７の初期電
圧ＶS に保持され、時刻ｔ１に示すように、クロックＣ
ＬＫが立ち上がると、切換信号φ１〜φ４のうち、切換
信号φ２だけがハイレベルとなって、積分器が接地電位
ＶG の積分を開始する。
Ｄ変換器においても、外部からのリセット信号ＲＳＴが
ハイレベルからロウレベルに変化して、外部からのクロ
ックＣＬＫが最初に立ち上がるまでの間は、制御回路５
４からの切換信号φ１〜φ４のうち、切換信号φ１だけ
がハイレベルとなって、積分器の出力電圧Ｖｏは、基準
電圧Ｖref （＝ＶDD／２）よりも若干低い式７の初期電
圧ＶS に保持され、時刻ｔ１に示すように、クロックＣ
ＬＫが立ち上がると、切換信号φ１〜φ４のうち、切換
信号φ２だけがハイレベルとなって、積分器が接地電位
ＶG の積分を開始する。
【０１４２】そして、積分器の出力電圧Ｖｏが、初期電
圧ＶS から上昇して、比較器１４の比較電圧（つまり基
準電圧Ｖref ）を越えると、時刻ｔ２に示す如く、比較
器１４の出力信号ＣＭＰがロウレベルからハイレベルに
反転し、これに伴い、制御回路５４においては、切換信
号φ１〜φ４のうち、切換信号φ３だけがハイレベルに
なる。また、これと同時に、アンドゲート３６からフリ
ップフロップＦ５のクロック端子に立上りエッジが入力
されて、フリップフロップＦ５のＱ出力である第１信号
ＰＡがロウレベルからハイレベルへ変化すると共に、フ
リップフロップＦ５のＱバー出力がハイレベルからロウ
レベルに変化して、オアゲート４８の出力である第２信
号ＰＢがハイレベルからロウレベルに変化する。
圧ＶS から上昇して、比較器１４の比較電圧（つまり基
準電圧Ｖref ）を越えると、時刻ｔ２に示す如く、比較
器１４の出力信号ＣＭＰがロウレベルからハイレベルに
反転し、これに伴い、制御回路５４においては、切換信
号φ１〜φ４のうち、切換信号φ３だけがハイレベルに
なる。また、これと同時に、アンドゲート３６からフリ
ップフロップＦ５のクロック端子に立上りエッジが入力
されて、フリップフロップＦ５のＱ出力である第１信号
ＰＡがロウレベルからハイレベルへ変化すると共に、フ
リップフロップＦ５のＱバー出力がハイレベルからロウ
レベルに変化して、オアゲート４８の出力である第２信
号ＰＢがハイレベルからロウレベルに変化する。
【０１４３】そして、上記のように切換信号φ３がハイ
レベルになると、スイッチ素子１６ａ，１６ｂの切り換
わりにより、積分器は、被測定電圧Ｖinと電源電圧ＶDD
との加算平均電圧ＶH の積分を開始し、また、上記のよ
うに第１信号ＰＡがハイレベルに変化すると、ＴＡＤ２
２のパルス周回回路２３が、パルス信号の周回動作を開
始する。
レベルになると、スイッチ素子１６ａ，１６ｂの切り換
わりにより、積分器は、被測定電圧Ｖinと電源電圧ＶDD
との加算平均電圧ＶH の積分を開始し、また、上記のよ
うに第１信号ＰＡがハイレベルに変化すると、ＴＡＤ２
２のパルス周回回路２３が、パルス信号の周回動作を開
始する。
【０１４４】つまり、初期状態から切換信号φ３がハイ
レベルになる時刻ｔ２までの動作は、第１実施例のＡ／
Ｄ変換器と同様である。時刻ｔ２にて積分器が加算平均
電圧ＶH の積分を開始すると共に、パルス周回回路２３
がパルス信号の周回動作を開始した後、時刻ｔ３に示す
如く、外部からのクロックＣＬＫが再び立ち上がると、
制御回路５４において、パルス出力回路６６からワンシ
ョットパルスが出力される。そして、そのワンショット
パルスは、アンドゲート３８からオアゲート４２を介し
て、フリップフロップＦ１〜Ｆ４のクロック端子に入力
されるため、切換信号φ１〜φ４のうち、切換信号φ４
だけがハイレベルとなる。また、上記ワンショットパル
スは、アンドゲート３８からオアゲート４８を介して、
ＴＡＤ２２のラッチ回路２８及びパルスセレクタ３０
へ、ハイレベルの第２信号ＰＢとして出力される。
レベルになる時刻ｔ２までの動作は、第１実施例のＡ／
Ｄ変換器と同様である。時刻ｔ２にて積分器が加算平均
電圧ＶH の積分を開始すると共に、パルス周回回路２３
がパルス信号の周回動作を開始した後、時刻ｔ３に示す
如く、外部からのクロックＣＬＫが再び立ち上がると、
制御回路５４において、パルス出力回路６６からワンシ
ョットパルスが出力される。そして、そのワンショット
パルスは、アンドゲート３８からオアゲート４２を介し
て、フリップフロップＦ１〜Ｆ４のクロック端子に入力
されるため、切換信号φ１〜φ４のうち、切換信号φ４
だけがハイレベルとなる。また、上記ワンショットパル
スは、アンドゲート３８からオアゲート４８を介して、
ＴＡＤ２２のラッチ回路２８及びパルスセレクタ３０
へ、ハイレベルの第２信号ＰＢとして出力される。
【０１４５】すると、積分器が、時刻ｔ１の場合と同様
に、接地電位ＶG の積分を開始することとなり、積分器
の出力電圧Ｖｏは、時刻ｔ３の時点から上昇する。ま
た、上記のように、パルス出力回路６６からのワンショ
ットパルスが第２信号ＰＢとして出力されると、ＴＡＤ
２２が、時刻ｔ２で第１信号ＰＡがハイレベルになって
から時刻ｔ３で第２信号ＰＢが立ち上がるまでの時間を
表わす１５ビットデータ、即ち加算平均電圧ＶH の積分
時間Ｔａを表す１５ビットデータを出力し、その１５ビ
ットデータを、レジスタ５６がラッチする。尚、このと
き、レジスタ５８は、それまでレジスタ５６が出力して
いた１５ビットデータをラッチする。
に、接地電位ＶG の積分を開始することとなり、積分器
の出力電圧Ｖｏは、時刻ｔ３の時点から上昇する。ま
た、上記のように、パルス出力回路６６からのワンショ
ットパルスが第２信号ＰＢとして出力されると、ＴＡＤ
２２が、時刻ｔ２で第１信号ＰＡがハイレベルになって
から時刻ｔ３で第２信号ＰＢが立ち上がるまでの時間を
表わす１５ビットデータ、即ち加算平均電圧ＶH の積分
時間Ｔａを表す１５ビットデータを出力し、その１５ビ
ットデータを、レジスタ５６がラッチする。尚、このと
き、レジスタ５８は、それまでレジスタ５６が出力して
いた１５ビットデータをラッチする。
【０１４６】そして、その後、積分器の出力電圧Ｖｏが
比較器１４の比較電圧（つまり基準電圧Ｖref ）を越え
ると、時刻ｔ４に示す如く、比較器１４の出力信号ＣＭ
Ｐが再度ロウレベルからハイレベルへ反転する。する
と、制御回路５４において、アンドゲート４０からオア
ゲート４２を介して、フリップフロップＦ１〜Ｆ４のク
ロック端子に立上りエッジが入力され、切換信号φ１〜
φ４のうち切換信号φ１だけがハイレベルの状態に戻
る。また、これと同時に、アンドゲート４０からノアゲ
ート４６を介して、フリップフロップＦ５のリセット端
子にロウレベルの信号が入力されるため、フリップフロ
ップＦ５がリセットされて、そのＱ出力である第１信号
ＰＡがハイレベルからロウレベルに変化し、パルス周回
回路２３でのパルス周回動作が停止すると共に、フリッ
プフロップＦ５のＱバー出力がロウレベルからハイレベ
ルに変化して、第２信号ＰＢがロウレベルからハイレベ
ルに変化する。
比較器１４の比較電圧（つまり基準電圧Ｖref ）を越え
ると、時刻ｔ４に示す如く、比較器１４の出力信号ＣＭ
Ｐが再度ロウレベルからハイレベルへ反転する。する
と、制御回路５４において、アンドゲート４０からオア
ゲート４２を介して、フリップフロップＦ１〜Ｆ４のク
ロック端子に立上りエッジが入力され、切換信号φ１〜
φ４のうち切換信号φ１だけがハイレベルの状態に戻
る。また、これと同時に、アンドゲート４０からノアゲ
ート４６を介して、フリップフロップＦ５のリセット端
子にロウレベルの信号が入力されるため、フリップフロ
ップＦ５がリセットされて、そのＱ出力である第１信号
ＰＡがハイレベルからロウレベルに変化し、パルス周回
回路２３でのパルス周回動作が停止すると共に、フリッ
プフロップＦ５のＱバー出力がロウレベルからハイレベ
ルに変化して、第２信号ＰＢがロウレベルからハイレベ
ルに変化する。
【０１４７】このように時刻ｔ４で第２信号ＰＢが立ち
上がると、ＴＡＤ２２が、時刻ｔ２で第１信号ＰＡがハ
イレベルになってから時刻ｔ４で第２信号ＰＢが立ち上
がるまでの時間を表わす１５ビットデータ、即ち加算平
均電圧ＶH の積分時間Ｔａと接地電位ＶG の積分時間Ｔ
ｂとを加算した時間Ｔｃ（＝Ｔａ＋Ｔｂ）を表す１５ビ
ットデータを出力し、その１５ビットデータを、レジス
タ５６がラッチする。そして更に、このとき、レジスタ
５８は、レジスタ５６が時刻ｔ３でラッチしていた１５
ビットデータ、即ち加算平均電圧ＶH の積分時間Ｔａを
表す１５ビットデータをラッチする。
上がると、ＴＡＤ２２が、時刻ｔ２で第１信号ＰＡがハ
イレベルになってから時刻ｔ４で第２信号ＰＢが立ち上
がるまでの時間を表わす１５ビットデータ、即ち加算平
均電圧ＶH の積分時間Ｔａと接地電位ＶG の積分時間Ｔ
ｂとを加算した時間Ｔｃ（＝Ｔａ＋Ｔｂ）を表す１５ビ
ットデータを出力し、その１５ビットデータを、レジス
タ５６がラッチする。そして更に、このとき、レジスタ
５８は、レジスタ５６が時刻ｔ３でラッチしていた１５
ビットデータ、即ち加算平均電圧ＶH の積分時間Ｔａを
表す１５ビットデータをラッチする。
【０１４８】その後、外部からのクロックＣＬＫが再び
立ち上がると、切換信号φ１〜φ４のうち切換信号φ２
だけがハイレベルの状態となって、積分器による接地電
位ＶG の積分が開始される。そして、このように切換信
号φ２がハイレベルに立ち上がると、演算器６０は、レ
ジスタ５６が時刻ｔ４でラッチした上記時間Ｔｃ（＝Ｔ
ａ＋Ｔｂ）を表す１５ビットデータから、レジスタ５８
が時刻ｔ４でラッチした加算平均電圧ＶH の積分時間Ｔ
ａを表す１５ビットデータを引き、更に、その引算後の
１５ビットデータ（つまり、接地電位ＶG の積分時間Ｔ
ｂを表す１５ビットデータ）を、レジスタ５８がラッチ
した上記積分時間Ｔａを表す１５ビットデータで割り、
その割り算後の２進デジタル信号を、接地電位ＶG の積
分時間Ｔｂと加算平均電圧ＶH の積分時間Ｔａとの比
（Ｔｂ／Ｔａ）を表す２進デジタル信号、即ち、被測定
電圧Ｖinを表す２進デジタル信号として出力する。
立ち上がると、切換信号φ１〜φ４のうち切換信号φ２
だけがハイレベルの状態となって、積分器による接地電
位ＶG の積分が開始される。そして、このように切換信
号φ２がハイレベルに立ち上がると、演算器６０は、レ
ジスタ５６が時刻ｔ４でラッチした上記時間Ｔｃ（＝Ｔ
ａ＋Ｔｂ）を表す１５ビットデータから、レジスタ５８
が時刻ｔ４でラッチした加算平均電圧ＶH の積分時間Ｔ
ａを表す１５ビットデータを引き、更に、その引算後の
１５ビットデータ（つまり、接地電位ＶG の積分時間Ｔ
ｂを表す１５ビットデータ）を、レジスタ５８がラッチ
した上記積分時間Ｔａを表す１５ビットデータで割り、
その割り算後の２進デジタル信号を、接地電位ＶG の積
分時間Ｔｂと加算平均電圧ＶH の積分時間Ｔａとの比
（Ｔｂ／Ｔａ）を表す２進デジタル信号、即ち、被測定
電圧Ｖinを表す２進デジタル信号として出力する。
【０１４９】尚、本第４実施例では、演算器６０が上記
演算を行って被測定電圧Ｖinを表す２進デジタル信号を
出力すると、その直後に、カウンタ２６，ラッチ回路２
８，及びパルスセレクタ３０の記憶内容がクリアされる
ようになっている。そして、以後は、前述した時刻ｔ１
以降と同様の動作が繰り返される。
演算を行って被測定電圧Ｖinを表す２進デジタル信号を
出力すると、その直後に、カウンタ２６，ラッチ回路２
８，及びパルスセレクタ３０の記憶内容がクリアされる
ようになっている。そして、以後は、前述した時刻ｔ１
以降と同様の動作が繰り返される。
【０１５０】以上のように、本第４実施例のＡ／Ｄ変換
器では、第１実施例のように、ＴＡＤ２２におけるカウ
ンタ２６の最上位ビットＭＳＢが「１」に変化したタイ
ミングで、積分器に積分させる電圧を加算平均電圧ＶH
から接地電位ＶG に切り換えるのではなく、外部からの
クロックＣＬＫに同期して、積分器に積分させる電圧を
切り換えるようにしている（図１０の時刻ｔ３）。
器では、第１実施例のように、ＴＡＤ２２におけるカウ
ンタ２６の最上位ビットＭＳＢが「１」に変化したタイ
ミングで、積分器に積分させる電圧を加算平均電圧ＶH
から接地電位ＶG に切り換えるのではなく、外部からの
クロックＣＬＫに同期して、積分器に積分させる電圧を
切り換えるようにしている（図１０の時刻ｔ３）。
【０１５１】そして、本第４実施例のＡ／Ｄ変換器にお
いても、未知の被測定電圧Ｖinに応じた加算平均電圧Ｖ
H と、予め設定された既知の接地電位ＶG とを、積分器
の出力変化量が等しくなるように積分した場合の、両積
分時間Ｔａ，Ｔｂの比に基づき、被測定電圧Ｖinをデジ
タル値に変換するようにしているのであるが、加算平均
電圧ＶH の積分時間Ｔａと接地電位ＶG の積分時間Ｔｂ
とを、ＴＡＤ２２によって計測するようにしている。
いても、未知の被測定電圧Ｖinに応じた加算平均電圧Ｖ
H と、予め設定された既知の接地電位ＶG とを、積分器
の出力変化量が等しくなるように積分した場合の、両積
分時間Ｔａ，Ｔｂの比に基づき、被測定電圧Ｖinをデジ
タル値に変換するようにしているのであるが、加算平均
電圧ＶH の積分時間Ｔａと接地電位ＶG の積分時間Ｔｂ
とを、ＴＡＤ２２によって計測するようにしている。
【０１５２】従って、本第４実施例のＡ／Ｄ変換器によ
っても、従来のＡ／Ｄ変換器のように積分時間を長く設
定することなく、Ａ／Ｄ変換の精度を高めることがで
き、被測定電圧ＶinのＡ／Ｄ変換を高精度に且つ短時間
で行うことができる。そして更に、積分時間を長く設定
する必要がないため、積分用コンデンサ１２の静電容量
や積分用抵抗器１３ａ，１３ｂの抵抗値を小さくするこ
とができ、当該Ａ／Ｄ変換器を１つの半導体チップに集
積した場合のチップサイズを、小規模なものにすること
ができる。
っても、従来のＡ／Ｄ変換器のように積分時間を長く設
定することなく、Ａ／Ｄ変換の精度を高めることがで
き、被測定電圧ＶinのＡ／Ｄ変換を高精度に且つ短時間
で行うことができる。そして更に、積分時間を長く設定
する必要がないため、積分用コンデンサ１２の静電容量
や積分用抵抗器１３ａ，１３ｂの抵抗値を小さくするこ
とができ、当該Ａ／Ｄ変換器を１つの半導体チップに集
積した場合のチップサイズを、小規模なものにすること
ができる。
【０１５３】また、第４実施例のＡ／Ｄ変換器において
も、図１０の時刻ｔ２から時刻ｔ３までの期間におい
て、被測定電圧Ｖinと電源電圧ＶDDとを加算平均した加
算平均電圧ＶH を積分するようにしているため、被測定
電圧Ｖinが基準電圧Ｖref よりも接地電位ＶG 側の電圧
であっても、その期間において、積分器の出力電圧Ｖｏ
を下降させることができ、この結果、図１５（Ｂ）に示
した五相積分方式の「状態３」の如き追加の積分期間を
設ける必要なく、Ａ／Ｄ変換が可能な被測定電圧Ｖinの
電圧範囲を拡大することができる。
も、図１０の時刻ｔ２から時刻ｔ３までの期間におい
て、被測定電圧Ｖinと電源電圧ＶDDとを加算平均した加
算平均電圧ＶH を積分するようにしているため、被測定
電圧Ｖinが基準電圧Ｖref よりも接地電位ＶG 側の電圧
であっても、その期間において、積分器の出力電圧Ｖｏ
を下降させることができ、この結果、図１５（Ｂ）に示
した五相積分方式の「状態３」の如き追加の積分期間を
設ける必要なく、Ａ／Ｄ変換が可能な被測定電圧Ｖinの
電圧範囲を拡大することができる。
【０１５４】また更に、本第４実施例のＡ／Ｄ変換器で
も、抵抗器１７とスイッチ素子１８とを直列接続した電
圧設定用回路を、積分用コンデンサ１２と並列に設け、
スイッチ素子１８を短絡させた状態で、一方の積分用抵
抗器１３ａにスイッチ素子１６ａを介して電源電圧ＶDD
を印加することにより、積分器の出力電圧Ｖｏを、基準
電圧Ｖref よりも若干低い初期電圧ＶS に保持させ、そ
の後、積分器に接地電位ＶG を積分させて比較器１４の
出力信号ＣＭＰを反転させるようにしている。
も、抵抗器１７とスイッチ素子１８とを直列接続した電
圧設定用回路を、積分用コンデンサ１２と並列に設け、
スイッチ素子１８を短絡させた状態で、一方の積分用抵
抗器１３ａにスイッチ素子１６ａを介して電源電圧ＶDD
を印加することにより、積分器の出力電圧Ｖｏを、基準
電圧Ｖref よりも若干低い初期電圧ＶS に保持させ、そ
の後、積分器に接地電位ＶG を積分させて比較器１４の
出力信号ＣＭＰを反転させるようにしている。
【０１５５】よって、本第４実施例のＡ／Ｄ変換器によ
っても、図１５（Ｂ）に示した五相積分方式の「状態
１」及び「状態２」のように２種類の電圧を順次積分す
る期間を設ける必要がなく、被測定電圧ＶinのＡ／Ｄ変
換時間を短縮できる。 ［第５実施例］次に、第５実施例のＡ／Ｄ変換器につい
て図１１〜図１３に基づき説明する。
っても、図１５（Ｂ）に示した五相積分方式の「状態
１」及び「状態２」のように２種類の電圧を順次積分す
る期間を設ける必要がなく、被測定電圧ＶinのＡ／Ｄ変
換時間を短縮できる。 ［第５実施例］次に、第５実施例のＡ／Ｄ変換器につい
て図１１〜図１３に基づき説明する。
【０１５６】まず図１１は、第５実施例のＡ／Ｄ変換器
の構成を表す構成図である。図１１に示すように、本第
５実施例のＡ／Ｄ変換器は、第４実施例のＡ／Ｄ変換器
に対し、比較器１４に代えて、２つの比較器１４ａ，１
４ｂを備えており、一方の比較器１４ａの出力信号ＣＭ
Ｐ１が、ＴＡＤ２２を構成するパルス周回回路２３への
第１信号ＰＡとして出力され、他方の比較器１４ｂの出
力信号ＣＭＰ２が、ＴＡＤ２２を構成するラッチ回路２
８及びパルスセレクタ３０への第２信号ＰＢ、及びレジ
スタ５６，５８へのラッチ信号として出力される点と、
スイッチ素子１６ａ，１６ｂ，１８を制御する制御回路
６８が、図１２に示す如く構成されている点と、演算器
６０に代えて、該演算器６０とは若干異なる演算を行う
演算器７０を備えている点とが異なっている。
の構成を表す構成図である。図１１に示すように、本第
５実施例のＡ／Ｄ変換器は、第４実施例のＡ／Ｄ変換器
に対し、比較器１４に代えて、２つの比較器１４ａ，１
４ｂを備えており、一方の比較器１４ａの出力信号ＣＭ
Ｐ１が、ＴＡＤ２２を構成するパルス周回回路２３への
第１信号ＰＡとして出力され、他方の比較器１４ｂの出
力信号ＣＭＰ２が、ＴＡＤ２２を構成するラッチ回路２
８及びパルスセレクタ３０への第２信号ＰＢ、及びレジ
スタ５６，５８へのラッチ信号として出力される点と、
スイッチ素子１６ａ，１６ｂ，１８を制御する制御回路
６８が、図１２に示す如く構成されている点と、演算器
６０に代えて、該演算器６０とは若干異なる演算を行う
演算器７０を備えている点とが異なっている。
【０１５７】ここで、比較器１４ａの反転入力端子に
は、式７に示した初期電圧ＶS よりも若干高い第１比較
電圧Ｖ１が印加されており、比較器１４ｂの反転入力端
子には、上記第１比較電圧Ｖ１よりも高く且つ電源電圧
ＶDD（＝５Ｖ）よりも低い第２比較電圧Ｖ２が印加され
ている。
は、式７に示した初期電圧ＶS よりも若干高い第１比較
電圧Ｖ１が印加されており、比較器１４ｂの反転入力端
子には、上記第１比較電圧Ｖ１よりも高く且つ電源電圧
ＶDD（＝５Ｖ）よりも低い第２比較電圧Ｖ２が印加され
ている。
【０１５８】また、演算器７０は、制御回路６８からの
切換信号φ２が立ち上がると、レジスタ５６がラッチし
ている２進デジタル信号の値から、レジスタ５８がラッ
チしている２進デジタル信号の値を引き、更に、その引
算後の２進デジタル信号の値を、レジスタ５６がラッチ
している２進デジタル信号の値で割り、その割り算後の
２進デジタル信号を、被測定電圧Ｖinを表す２進デジタ
ル信号として出力する。
切換信号φ２が立ち上がると、レジスタ５６がラッチし
ている２進デジタル信号の値から、レジスタ５８がラッ
チしている２進デジタル信号の値を引き、更に、その引
算後の２進デジタル信号の値を、レジスタ５６がラッチ
している２進デジタル信号の値で割り、その割り算後の
２進デジタル信号を、被測定電圧Ｖinを表す２進デジタ
ル信号として出力する。
【０１５９】そして更に、本第５実施例のＡ／Ｄ変換器
において、スイッチ素子１６ａは、制御回路６８からの
切換信号φ１がハイレベルであるときに、接点が電源電
圧ＶDD側に切り換わって積分用抵抗器１３ａに電源電圧
ＶDDを印加し、制御回路６８からの切換信号φ２或いは
φ３がハイレベルであるときに、接点が接地電位ＶG側
に切り換わって積分用抵抗器１３ａに接地電位ＶG を印
加する。また、スイッチ素子１６ｂは、制御回路６８か
らの切換信号φ３がハイレベルのときに、接点が被測定
電圧Ｖin側に切り換わって積分用抵抗器１３ｂに被測定
電圧Ｖinを印加し、制御回路６８からの切換信号φ２が
ハイレベルであるときに、接点が接地電位ＶG 側に切り
換わって積分用抵抗器１３ｂに接地電位ＶG を印加す
る。
において、スイッチ素子１６ａは、制御回路６８からの
切換信号φ１がハイレベルであるときに、接点が電源電
圧ＶDD側に切り換わって積分用抵抗器１３ａに電源電圧
ＶDDを印加し、制御回路６８からの切換信号φ２或いは
φ３がハイレベルであるときに、接点が接地電位ＶG側
に切り換わって積分用抵抗器１３ａに接地電位ＶG を印
加する。また、スイッチ素子１６ｂは、制御回路６８か
らの切換信号φ３がハイレベルのときに、接点が被測定
電圧Ｖin側に切り換わって積分用抵抗器１３ｂに被測定
電圧Ｖinを印加し、制御回路６８からの切換信号φ２が
ハイレベルであるときに、接点が接地電位ＶG 側に切り
換わって積分用抵抗器１３ｂに接地電位ＶG を印加す
る。
【０１６０】一方、第５実施例の制御回路６８は、図１
２に示すように、第４実施例の制御回路５４に対して、
下記の（ｈ）〜（ｌ）の５点が異なっている。 （ｈ）アンドゲート３４の一方の入力端子に、外部から
のクロックＣＬＫに代えて、パルス出力回路６６からの
ワンショットパルス（イクスクルーシブオアゲート６２
の出力）が入力されている。
２に示すように、第４実施例の制御回路５４に対して、
下記の（ｈ）〜（ｌ）の５点が異なっている。 （ｈ）アンドゲート３４の一方の入力端子に、外部から
のクロックＣＬＫに代えて、パルス出力回路６６からの
ワンショットパルス（イクスクルーシブオアゲート６２
の出力）が入力されている。
【０１６１】（ｉ）アンドゲート３６の一方の入力端子
と、アンドゲート４０の一方の端子とに、比較器１４ｂ
の出力信号ＣＭＰ２（第２信号ＰＢ）が入力されてい
る。 （ｊ）フリップフロップＦ４のＱバー出力と、フリップ
フロップＦ２のＱ出力との論理和信号を、切換信号φ１
として出力するオアゲート７２を追加して備えている。
と、アンドゲート４０の一方の端子とに、比較器１４ｂ
の出力信号ＣＭＰ２（第２信号ＰＢ）が入力されてい
る。 （ｊ）フリップフロップＦ４のＱバー出力と、フリップ
フロップＦ２のＱ出力との論理和信号を、切換信号φ１
として出力するオアゲート７２を追加して備えている。
【０１６２】（ｋ）フリップフロップＦ３のＱ出力が、
切換信号φ３として出力され、当該制御回路６８からは
切換信号φ４が出力されない。 （ｌ）比較器１４ａの出力信号ＣＭＰ１が第１信号ＰＡ
として用いられ、比較器１４ｂの出力信号ＣＭＰ２が第
２信号ＰＢとして用いられるため、当該制御回路６８
は、フリップフロップＦ５，ノアゲート４６，及びオア
ゲート４８を備えていない。
切換信号φ３として出力され、当該制御回路６８からは
切換信号φ４が出力されない。 （ｌ）比較器１４ａの出力信号ＣＭＰ１が第１信号ＰＡ
として用いられ、比較器１４ｂの出力信号ＣＭＰ２が第
２信号ＰＢとして用いられるため、当該制御回路６８
は、フリップフロップＦ５，ノアゲート４６，及びオア
ゲート４８を備えていない。
【０１６３】尚、上述した事項以外については、第４実
施例のＡ／Ｄ変換器と同様である。次に、以上のように
構成された第５実施例のＡ／Ｄ変換器の動作について、
図１３に示すタイムチャートに沿って説明する。まず、
外部からのリセット信号ＲＳＴがハイレベルである初期
状態では、制御回路６８の全フリップフロップＦ１〜Ｆ
４，Ｆ６がリセットされて、切換信号φ１〜φ３のう
ち、切換信号φ１だけがハイレベルとなる。よって、ス
イッチ素子１８が短絡すると共に、スイッチ素子１６ａ
の接点が電源電圧ＶDD側に切り換わり、積分器の出力電
圧Ｖｏは、第１比較電圧Ｖ１よりも若干低い初期電圧Ｖ
S に保持される。
施例のＡ／Ｄ変換器と同様である。次に、以上のように
構成された第５実施例のＡ／Ｄ変換器の動作について、
図１３に示すタイムチャートに沿って説明する。まず、
外部からのリセット信号ＲＳＴがハイレベルである初期
状態では、制御回路６８の全フリップフロップＦ１〜Ｆ
４，Ｆ６がリセットされて、切換信号φ１〜φ３のう
ち、切換信号φ１だけがハイレベルとなる。よって、ス
イッチ素子１８が短絡すると共に、スイッチ素子１６ａ
の接点が電源電圧ＶDD側に切り換わり、積分器の出力電
圧Ｖｏは、第１比較電圧Ｖ１よりも若干低い初期電圧Ｖ
S に保持される。
【０１６４】そして、リセット信号ＲＳＴがハイレベル
からロウレベルに変化して、フリップフロップＦ１〜Ｆ
４，Ｆ６のリセットが解除され、その後、図１３の時刻
ｔ１に示す如く、外部からのクロックＣＬＫが立ち上が
ると、パルス出力回路６６からワンショットパルスが出
力され、そのワンショットパルスは、アンドゲート３４
からオアゲート４２を介して、フリップフロップＦ１〜
Ｆ４のクロック端子に入力されるため、切換信号φ１〜
φ３のうち、切換信号φ２だけがハイレベルとなる。
からロウレベルに変化して、フリップフロップＦ１〜Ｆ
４，Ｆ６のリセットが解除され、その後、図１３の時刻
ｔ１に示す如く、外部からのクロックＣＬＫが立ち上が
ると、パルス出力回路６６からワンショットパルスが出
力され、そのワンショットパルスは、アンドゲート３４
からオアゲート４２を介して、フリップフロップＦ１〜
Ｆ４のクロック端子に入力されるため、切換信号φ１〜
φ３のうち、切換信号φ２だけがハイレベルとなる。
【０１６５】すると、スイッチ素子１８が開放すると共
に、スイッチ素子１６ａの接点とスイッチ素子１６ｂの
接点とが両方共に接地電位ＶG 側に切り換わり、積分器
が接地電位ＶG の積分を開始する。そして、積分器の出
力電圧Ｖｏは、接地電位ＶGの積分に伴って、初期電圧
ＶS から上昇することとなる。尚、切換信号φ２がハイ
レベルに変化したタイミングで、演算器７０は、レジス
タ５６及び５８からの２進デジタル信号に基づき前述の
演算を行い、被測定電圧Ｖinを表す２進デジタル信号を
出力するのであるが、時刻ｔ１の時点では、レジスタ５
６，５８のラッチデータがリセット直後のものであるた
め、時刻ｔ１で演算器７０から出力される２進デジタル
信号は無視すればよい。
に、スイッチ素子１６ａの接点とスイッチ素子１６ｂの
接点とが両方共に接地電位ＶG 側に切り換わり、積分器
が接地電位ＶG の積分を開始する。そして、積分器の出
力電圧Ｖｏは、接地電位ＶGの積分に伴って、初期電圧
ＶS から上昇することとなる。尚、切換信号φ２がハイ
レベルに変化したタイミングで、演算器７０は、レジス
タ５６及び５８からの２進デジタル信号に基づき前述の
演算を行い、被測定電圧Ｖinを表す２進デジタル信号を
出力するのであるが、時刻ｔ１の時点では、レジスタ５
６，５８のラッチデータがリセット直後のものであるた
め、時刻ｔ１で演算器７０から出力される２進デジタル
信号は無視すればよい。
【０１６６】その後、積分器の出力電圧Ｖｏが上昇し
て、比較器１４ａの第１比較電圧Ｖ１を越えると、時刻
ｔ２に示す如く、比較器１４ａの出力信号ＣＭＰ１（つ
まり、ＴＡＤ２２への第１信号ＰＡ）がロウレベルから
ハイレベルに変化し、ＴＡＤ２２のパルス周回回路２３
がパルス信号の周回動作を開始する。
て、比較器１４ａの第１比較電圧Ｖ１を越えると、時刻
ｔ２に示す如く、比較器１４ａの出力信号ＣＭＰ１（つ
まり、ＴＡＤ２２への第１信号ＰＡ）がロウレベルから
ハイレベルに変化し、ＴＡＤ２２のパルス周回回路２３
がパルス信号の周回動作を開始する。
【０１６７】その後更に、積分器の出力電圧Ｖｏが上昇
して、比較器１４ｂの第２比較電圧Ｖ２を越えると、時
刻ｔ３に示す如く、比較器１４ｂの出力信号ＣＭＰ２
（つまり、ＴＡＤ２２への第２信号ＰＢ）がロウレベル
からハイレベルに変化する。そして、このように第２信
号ＰＢが立ち上がると、ＴＡＤ２２が、時刻ｔ２で第１
信号ＰＡがハイレベルになってから時刻ｔ３で第２信号
ＰＢが立ち上がるまでの時間Ｔｄを表す１５ビットデー
タを出力し、その１５ビットデータを、レジスタ５６が
ラッチする。尚、このとき、レジスタ５８は、それまで
レジスタ５６が出力していた１５ビットデータをラッチ
する。
して、比較器１４ｂの第２比較電圧Ｖ２を越えると、時
刻ｔ３に示す如く、比較器１４ｂの出力信号ＣＭＰ２
（つまり、ＴＡＤ２２への第２信号ＰＢ）がロウレベル
からハイレベルに変化する。そして、このように第２信
号ＰＢが立ち上がると、ＴＡＤ２２が、時刻ｔ２で第１
信号ＰＡがハイレベルになってから時刻ｔ３で第２信号
ＰＢが立ち上がるまでの時間Ｔｄを表す１５ビットデー
タを出力し、その１５ビットデータを、レジスタ５６が
ラッチする。尚、このとき、レジスタ５８は、それまで
レジスタ５６が出力していた１５ビットデータをラッチ
する。
【０１６８】よって、比較器１４ｂの出力信号ＣＭＰ２
がハイレベルに変化した時刻ｔ３にて、レジスタ５６に
ラッチされた１５ビットデータは、積分器に接地電位Ｖ
G を積分させた場合に、その出力電圧Ｖｏが第１比較電
圧Ｖ１から第２比較電圧Ｖ２までに相当する所定電圧分
だけ変化するのに要する時間（以下、接地電位ＶG の積
分時間という）Ｔｄを表すこととなる。
がハイレベルに変化した時刻ｔ３にて、レジスタ５６に
ラッチされた１５ビットデータは、積分器に接地電位Ｖ
G を積分させた場合に、その出力電圧Ｖｏが第１比較電
圧Ｖ１から第２比較電圧Ｖ２までに相当する所定電圧分
だけ変化するのに要する時間（以下、接地電位ＶG の積
分時間という）Ｔｄを表すこととなる。
【０１６９】また、時刻ｔ３で第２信号ＰＢが立ち上が
ると、制御回路６８においては、アンドゲート３６から
オアゲート４２を介して、フリップフロップＦ１〜Ｆ４
のクロック端子に立上りエッジが入力され、フリップフ
ロップＦ２のＱ出力がハイレベルになるため、切換信号
φ１〜φ３のうち切換信号φ１だけがハイレベルとな
る。そして、このように切換信号φ１がハイレベルにな
ると、再び、スイッチ素子１８が短絡すると共に、スイ
ッチ素子１６ａの接点が電源電圧ＶDD側に切り換わっ
て、積分器の出力電圧Ｖｏが、第１比較電圧Ｖ１よりも
若干低い初期電圧ＶS に戻される。よって、比較器１４
ｂの出力信号ＣＭＰ２がハイレベルからロウレベルに反
転し、その直後に、比較器１４ａの出力信号ＣＭＰ１も
ハイレベルからロウレベルに反転して、パルス周回回路
２３でのパルス周回動作が停止する。
ると、制御回路６８においては、アンドゲート３６から
オアゲート４２を介して、フリップフロップＦ１〜Ｆ４
のクロック端子に立上りエッジが入力され、フリップフ
ロップＦ２のＱ出力がハイレベルになるため、切換信号
φ１〜φ３のうち切換信号φ１だけがハイレベルとな
る。そして、このように切換信号φ１がハイレベルにな
ると、再び、スイッチ素子１８が短絡すると共に、スイ
ッチ素子１６ａの接点が電源電圧ＶDD側に切り換わっ
て、積分器の出力電圧Ｖｏが、第１比較電圧Ｖ１よりも
若干低い初期電圧ＶS に戻される。よって、比較器１４
ｂの出力信号ＣＭＰ２がハイレベルからロウレベルに反
転し、その直後に、比較器１４ａの出力信号ＣＭＰ１も
ハイレベルからロウレベルに反転して、パルス周回回路
２３でのパルス周回動作が停止する。
【０１７０】尚、本第５実施例では、比較器１４ａの出
力信号ＣＭＰ１（第１信号ＰＡ）がロウレベルのとき
に、ＴＡＤ２２のカウンタ２６，ラッチ回路２８，及び
パルスセレクタ３０の記憶内容がクリアされるようにな
っている。次に、その後、時刻ｔ４に示す如く、外部か
らのクロックＣＬＫが再び立ち上がると、制御回路６８
において、パルス出力回路６６からワンショットパルス
が出力され、そのワンショットパルスが、アンドゲート
３８からオアゲート４２を介して、フリップフロップＦ
１〜Ｆ４のクロック端子に入力されるため、切換信号φ
１〜φ３のうち切換信号φ３だけがハイレベルとなる。
力信号ＣＭＰ１（第１信号ＰＡ）がロウレベルのとき
に、ＴＡＤ２２のカウンタ２６，ラッチ回路２８，及び
パルスセレクタ３０の記憶内容がクリアされるようにな
っている。次に、その後、時刻ｔ４に示す如く、外部か
らのクロックＣＬＫが再び立ち上がると、制御回路６８
において、パルス出力回路６６からワンショットパルス
が出力され、そのワンショットパルスが、アンドゲート
３８からオアゲート４２を介して、フリップフロップＦ
１〜Ｆ４のクロック端子に入力されるため、切換信号φ
１〜φ３のうち切換信号φ３だけがハイレベルとなる。
【０１７１】すると、スイッチ素子１６ａの接点が接地
電位ＶG 側に切り換わると共に、スイッチ素子１６ｂの
接点が被測定電圧Ｖin側に切り換わり、これにより、積
分器は、今度は、被測定電圧Ｖinと接地電位ＶG とを加
算平均した電圧（（Ｖin＋０）／２＝Ｖin／２）の積分
を開始する。そして、積分器の出力電圧Ｖｏは、上記電
圧（Ｖin／２）の積分に伴って、初期電圧ＶS から再び
上昇することとなる。尚、以下の説明において、被測定
電圧Ｖinと接地電位ＶG とを加算平均した電圧を、単
に、加算平均電圧ＶH ともいう。
電位ＶG 側に切り換わると共に、スイッチ素子１６ｂの
接点が被測定電圧Ｖin側に切り換わり、これにより、積
分器は、今度は、被測定電圧Ｖinと接地電位ＶG とを加
算平均した電圧（（Ｖin＋０）／２＝Ｖin／２）の積分
を開始する。そして、積分器の出力電圧Ｖｏは、上記電
圧（Ｖin／２）の積分に伴って、初期電圧ＶS から再び
上昇することとなる。尚、以下の説明において、被測定
電圧Ｖinと接地電位ＶG とを加算平均した電圧を、単
に、加算平均電圧ＶH ともいう。
【０１７２】その後、積分器の出力電圧Ｖｏが上昇し
て、比較器１４ａの第１比較電圧Ｖ１を越えると、時刻
ｔ５に示す如く、比較器１４ａの出力信号ＣＭＰ１（つ
まり、ＴＡＤ２２への第１信号ＰＡ）がロウレベルから
ハイレベルに変化して、ＴＡＤ２２のパルス周回回路２
３が、再度、パルス信号の周回動作を開始する。
て、比較器１４ａの第１比較電圧Ｖ１を越えると、時刻
ｔ５に示す如く、比較器１４ａの出力信号ＣＭＰ１（つ
まり、ＴＡＤ２２への第１信号ＰＡ）がロウレベルから
ハイレベルに変化して、ＴＡＤ２２のパルス周回回路２
３が、再度、パルス信号の周回動作を開始する。
【０１７３】そして更に、積分器の出力電圧Ｖｏが上昇
して、比較器１４ｂの第２比較電圧Ｖ２を越えると、時
刻ｔ６に示す如く、比較器１４ｂの出力信号ＣＭＰ２
（つまり、ＴＡＤ２２への第２信号ＰＢ）が、再びロウ
レベルからハイレベルに変化する。
して、比較器１４ｂの第２比較電圧Ｖ２を越えると、時
刻ｔ６に示す如く、比較器１４ｂの出力信号ＣＭＰ２
（つまり、ＴＡＤ２２への第２信号ＰＢ）が、再びロウ
レベルからハイレベルに変化する。
【０１７４】このように第２信号ＰＢが立ち上がると、
ＴＡＤ２２が、時刻ｔ５で第１信号ＰＡがハイレベルに
なってから時刻ｔ６で第２信号ＰＢが立ち上がるまでの
時間Ｔｅを表す１５ビットデータを出力し、その１５ビ
ットデータを、レジスタ５６がラッチする。そして、こ
のとき、レジスタ５８は、レジスタ５６が時刻ｔ３でラ
ッチしていた１５ビットデータをラッチする。
ＴＡＤ２２が、時刻ｔ５で第１信号ＰＡがハイレベルに
なってから時刻ｔ６で第２信号ＰＢが立ち上がるまでの
時間Ｔｅを表す１５ビットデータを出力し、その１５ビ
ットデータを、レジスタ５６がラッチする。そして、こ
のとき、レジスタ５８は、レジスタ５６が時刻ｔ３でラ
ッチしていた１５ビットデータをラッチする。
【０１７５】よって、比較器１４ｂの出力信号ＣＭＰ２
がハイレベルに変化した時刻ｔ６にて、レジスタ５６に
ラッチされた１５ビットデータは、積分器に加算平均電
圧ＶH （＝Ｖin／２）を積分させた場合に、その出力電
圧Ｖｏが第１比較電圧Ｖ１から第２比較電圧Ｖ２までに
相当する所定電圧分だけ変化するのに要する時間（以
下、加算平均電圧ＶH の積分時間という）Ｔｅを表すこ
ととなる。そして更に、時刻ｔ６にて、レジスタ５８に
ラッチされた１５ビットデータは、図１３の時刻ｔ２か
ら時刻ｔ３までの時間に相当する接地電位ＶG の積分時
間Ｔｄを表すこととなる。
がハイレベルに変化した時刻ｔ６にて、レジスタ５６に
ラッチされた１５ビットデータは、積分器に加算平均電
圧ＶH （＝Ｖin／２）を積分させた場合に、その出力電
圧Ｖｏが第１比較電圧Ｖ１から第２比較電圧Ｖ２までに
相当する所定電圧分だけ変化するのに要する時間（以
下、加算平均電圧ＶH の積分時間という）Ｔｅを表すこ
ととなる。そして更に、時刻ｔ６にて、レジスタ５８に
ラッチされた１５ビットデータは、図１３の時刻ｔ２か
ら時刻ｔ３までの時間に相当する接地電位ＶG の積分時
間Ｔｄを表すこととなる。
【０１７６】また、時刻ｔ６で第２信号ＰＢが立ち上が
ると、制御回路６８においては、アンドゲート４０から
オアゲート４２を介して、フリップフロップＦ１〜Ｆ４
のクロック端子に立上りエッジが入力され、フリップフ
ロップＦ４のＱバー出力がハイレベルになるため、切換
信号φ１〜φ３のうち切換信号φ１だけがハイレベルの
状態に戻る。そして、切換信号φ１がハイレベルになる
と、再び、積分器の出力電圧Ｖｏが初期電圧ＶS に戻さ
れ、比較器１４ｂの出力信号ＣＭＰ２がハイレベルから
ロウレベルに反転すると共に、比較器１４ａの出力信号
ＣＭＰ１もハイレベルからロウレベルに反転して、パル
ス周回回路２３のパルス周回動作が停止する。その後、
図１３にて示されてはいないが、外部からのクロックＣ
ＬＫが再び立ち上がると、前述した時刻ｔ１の場合と同
様に、切換信号φ１〜φ３のうち切換信号φ２だけがハ
イレベルとなって、積分器による接地電位ＶG の積分が
開始される。
ると、制御回路６８においては、アンドゲート４０から
オアゲート４２を介して、フリップフロップＦ１〜Ｆ４
のクロック端子に立上りエッジが入力され、フリップフ
ロップＦ４のＱバー出力がハイレベルになるため、切換
信号φ１〜φ３のうち切換信号φ１だけがハイレベルの
状態に戻る。そして、切換信号φ１がハイレベルになる
と、再び、積分器の出力電圧Ｖｏが初期電圧ＶS に戻さ
れ、比較器１４ｂの出力信号ＣＭＰ２がハイレベルから
ロウレベルに反転すると共に、比較器１４ａの出力信号
ＣＭＰ１もハイレベルからロウレベルに反転して、パル
ス周回回路２３のパルス周回動作が停止する。その後、
図１３にて示されてはいないが、外部からのクロックＣ
ＬＫが再び立ち上がると、前述した時刻ｔ１の場合と同
様に、切換信号φ１〜φ３のうち切換信号φ２だけがハ
イレベルとなって、積分器による接地電位ＶG の積分が
開始される。
【０１７７】そして、このように切換信号φ２がハイレ
ベルに立ち上がると、演算器７０は、レジスタ５６が時
刻ｔ６でラッチした加算平均電圧ＶH の積分時間Ｔｅを
表す１５ビットデータから、レジスタ５８が時刻ｔ６で
ラッチした接地電位ＶG の積分時間Ｔｄを表す１５ビッ
トデータを引き、更に、その引算後の１５ビットデータ
を、レジスタ５６が時刻ｔ６でラッチした上記積分時間
Ｔｅを表す１５ビットデータで割り、その割り算後の２
進デジタル信号（つまり、「（Ｔｅ−Ｔｄ）／Ｔｅ＝１
−Ｔｄ／Ｔｅ」を表す２進デジタル信号）を、被測定電
圧Ｖinを表す２進デジタル信号として出力する。
ベルに立ち上がると、演算器７０は、レジスタ５６が時
刻ｔ６でラッチした加算平均電圧ＶH の積分時間Ｔｅを
表す１５ビットデータから、レジスタ５８が時刻ｔ６で
ラッチした接地電位ＶG の積分時間Ｔｄを表す１５ビッ
トデータを引き、更に、その引算後の１５ビットデータ
を、レジスタ５６が時刻ｔ６でラッチした上記積分時間
Ｔｅを表す１５ビットデータで割り、その割り算後の２
進デジタル信号（つまり、「（Ｔｅ−Ｔｄ）／Ｔｅ＝１
−Ｔｄ／Ｔｅ」を表す２進デジタル信号）を、被測定電
圧Ｖinを表す２進デジタル信号として出力する。
【０１７８】そして、以後は、前述した時刻ｔ１以降と
同様の動作が繰り返される。以上のように、本第５実施
例のＡ／Ｄ変換器では、積分器の出力電圧Ｖｏが第１比
較電圧Ｖ１から第２比較電圧Ｖ２までに相当する所定電
圧分だけ変化するまで、接地電位ＶG を積分して、その
変化に要する積分時間（接地電位ＶG の積分時間）Ｔｄ
を計測し、また同様に、積分器の出力電圧Ｖｏが上記所
定電圧分と同じだけ変化するまで、被測定電圧Ｖinと接
地電位ＶG との加算平均電圧ＶH を積分して、その変化
に要する積分時間（加算平均電圧ＶH の積分時間）Ｔｅ
を計測するようにしている。
同様の動作が繰り返される。以上のように、本第５実施
例のＡ／Ｄ変換器では、積分器の出力電圧Ｖｏが第１比
較電圧Ｖ１から第２比較電圧Ｖ２までに相当する所定電
圧分だけ変化するまで、接地電位ＶG を積分して、その
変化に要する積分時間（接地電位ＶG の積分時間）Ｔｄ
を計測し、また同様に、積分器の出力電圧Ｖｏが上記所
定電圧分と同じだけ変化するまで、被測定電圧Ｖinと接
地電位ＶG との加算平均電圧ＶH を積分して、その変化
に要する積分時間（加算平均電圧ＶH の積分時間）Ｔｅ
を計測するようにしている。
【０１７９】ここで、上記積分時間Ｔｄの間（即ち、図
１３の時刻ｔ２で比較器１４ａの出力信号ＣＭＰ１がハ
イレベルになってから、図１３の時刻ｔ３で比較器１４
ｂの出力信号ＣＭＰ２がハイレベルになるまでの間）だ
け、接地電位ＶG を積分したことによる積分器の出力変
化電圧Ｖｄは、下記の式１２となり、また、上記積分時
間Ｔｅの間（即ち、図１３の時刻ｔ５で比較器１４ａの
出力信号ＣＭＰ１がハイレベルになってから、図１３の
時刻ｔ６で比較器１４ｂの出力信号ＣＭＰ２がハイレベ
ルになるまでの間）だけ、加算平均電圧ＶH を積分した
ことによる積分器の出力変化電圧Ｖｅは、下記の式１３
となる。
１３の時刻ｔ２で比較器１４ａの出力信号ＣＭＰ１がハ
イレベルになってから、図１３の時刻ｔ３で比較器１４
ｂの出力信号ＣＭＰ２がハイレベルになるまでの間）だ
け、接地電位ＶG を積分したことによる積分器の出力変
化電圧Ｖｄは、下記の式１２となり、また、上記積分時
間Ｔｅの間（即ち、図１３の時刻ｔ５で比較器１４ａの
出力信号ＣＭＰ１がハイレベルになってから、図１３の
時刻ｔ６で比較器１４ｂの出力信号ＣＭＰ２がハイレベ
ルになるまでの間）だけ、加算平均電圧ＶH を積分した
ことによる積分器の出力変化電圧Ｖｅは、下記の式１３
となる。
【０１８０】尚、式１２において、「 ∫_(0)^(Td)［０
−Ｖref ］ｄｔ」は、接地電位ＶG（＝０）と基準電圧
Ｖref との差［０−Ｖref ］を時間Ｔｄだけ積分した値
である。また同様に、式１３において、「 ∫_(0)^(Te)
［Ｖin／２−Ｖref ］ｄｔ」は、加算平均電圧ＶH （＝
Ｖin／２）と基準電圧Ｖref との差［Ｖin／２−Ｖref
］を時間Ｔｅだけ積分した値である。そして、式１
２，１３において、「Ｃ」は積分用コンデンサ１２の静
電容量であり、「Ｒ」は積分用抵抗器１３ａ，１３ｂの
合成抵抗値である。
−Ｖref ］ｄｔ」は、接地電位ＶG（＝０）と基準電圧
Ｖref との差［０−Ｖref ］を時間Ｔｄだけ積分した値
である。また同様に、式１３において、「 ∫_(0)^(Te)
［Ｖin／２−Ｖref ］ｄｔ」は、加算平均電圧ＶH （＝
Ｖin／２）と基準電圧Ｖref との差［Ｖin／２−Ｖref
］を時間Ｔｅだけ積分した値である。そして、式１
２，１３において、「Ｃ」は積分用コンデンサ１２の静
電容量であり、「Ｒ」は積分用抵抗器１３ａ，１３ｂの
合成抵抗値である。
【０１８１】
【数１２】 Ｖｄ＝−∫_(0)^(Td)［０−Ｖref ］ｄｔ／ＣＲ ＝Ｖref ×Ｔｄ／ＣＲ …（１２）
【０１８２】
【数１３】 Ｖｅ＝−∫_(0)^(Te)［Ｖin／２−Ｖref ］ｄｔ／ＣＲ ＝（Ｖref −Ｖin／２）×Ｔｅ／ＣＲ …（１３） そして、上記両出力変化電圧Ｖｄ，Ｖｅは互いに等しい
ため、式１２，１３から下記の式１４が成立する。
ため、式１２，１３から下記の式１４が成立する。
【０１８３】
【数１４】 Ｖin＝２Ｖref ×（（Ｔｅ−Ｔｄ）／Ｔｅ） …（１４） よって、式１４から分かるように、基準電圧Ｖref は既
知であるため、被測定電圧Ｖinの値は、接地電位ＶG の
積分時間Ｔｄと加算平均電圧ＶH の積分時間Ｔｅとに応
じた値「（Ｔｅ−Ｔｄ）／Ｔｅ＝１−Ｔｄ／Ｔｅ」によ
って、数値化できる。
知であるため、被測定電圧Ｖinの値は、接地電位ＶG の
積分時間Ｔｄと加算平均電圧ＶH の積分時間Ｔｅとに応
じた値「（Ｔｅ−Ｔｄ）／Ｔｅ＝１−Ｔｄ／Ｔｅ」によ
って、数値化できる。
【０１８４】そこで、本第５実施例のＡ／Ｄ変換器で
は、前述したように、演算器７０によって、積分時間Ｔ
ｅを表す１５ビットデータから、積分時間Ｔｄを表す１
５ビットデータを引き、更に、その引算後の１５ビット
データを、積分時間Ｔｅを表す１５ビットデータで割
り、その割り算後の２進デジタル信号（つまり「（Ｔｅ
−Ｔｄ）／Ｔｅ＝１−Ｔｄ／Ｔｅ」を表す２進デジタル
信号）を、被測定電圧Ｖinを表す２進デジタル信号とし
て出力するようにしている。
は、前述したように、演算器７０によって、積分時間Ｔ
ｅを表す１５ビットデータから、積分時間Ｔｄを表す１
５ビットデータを引き、更に、その引算後の１５ビット
データを、積分時間Ｔｅを表す１５ビットデータで割
り、その割り算後の２進デジタル信号（つまり「（Ｔｅ
−Ｔｄ）／Ｔｅ＝１−Ｔｄ／Ｔｅ」を表す２進デジタル
信号）を、被測定電圧Ｖinを表す２進デジタル信号とし
て出力するようにしている。
【０１８５】尚、演算器７０は、上記割り算後の値
「（Ｔｅ−Ｔｄ）／Ｔｅ」に、式１４の如く「２Ｖref
」を乗じ、その乗算後の値を表す２進デジタル信号
を、被測定電圧Ｖinを表す２進デジタル信号として出力
するようにしてもよい。そして、このようにすれば、当
該Ａ／Ｄ変換器からの２進デジタル信号を受けた装置に
て、何ら演算を行うことなく、被測定電圧Ｖinの値を知
ることができる。
「（Ｔｅ−Ｔｄ）／Ｔｅ」に、式１４の如く「２Ｖref
」を乗じ、その乗算後の値を表す２進デジタル信号
を、被測定電圧Ｖinを表す２進デジタル信号として出力
するようにしてもよい。そして、このようにすれば、当
該Ａ／Ｄ変換器からの２進デジタル信号を受けた装置に
て、何ら演算を行うことなく、被測定電圧Ｖinの値を知
ることができる。
【０１８６】また、演算器７０は、レジスタ５８が時刻
ｔ６でラッチした積分時間Ｔｄを表す１５ビットデータ
を、レジスタ５６が時刻ｔ６でラッチした積分時間Ｔｅ
を表す１５ビットデータで割り、その割り算後の２進デ
ジタル信号（つまり「Ｔｄ／Ｔｅ」を表す２進デジタル
信号）を、被測定電圧Ｖinを表す２進デジタル信号とし
て、出力するようにしてもよい。
ｔ６でラッチした積分時間Ｔｄを表す１５ビットデータ
を、レジスタ５６が時刻ｔ６でラッチした積分時間Ｔｅ
を表す１５ビットデータで割り、その割り算後の２進デ
ジタル信号（つまり「Ｔｄ／Ｔｅ」を表す２進デジタル
信号）を、被測定電圧Ｖinを表す２進デジタル信号とし
て、出力するようにしてもよい。
【０１８７】以上詳述したように、本第５実施例のＡ／
Ｄ変換器においても、未知の被測定電圧Ｖinに応じた加
算平均電圧ＶH と、予め設定された既知の接地電位ＶG
とを、積分器の出力変化量が等しくなるように積分した
場合の、両積分時間Ｔｅ，Ｔｂの比に基づき、被測定電
圧Ｖinをデジタル値に変換するようにしているのである
が、上記両積分時間Ｔｄ，Ｔｅを、ＴＡＤ２２によって
計測するようにしている。
Ｄ変換器においても、未知の被測定電圧Ｖinに応じた加
算平均電圧ＶH と、予め設定された既知の接地電位ＶG
とを、積分器の出力変化量が等しくなるように積分した
場合の、両積分時間Ｔｅ，Ｔｂの比に基づき、被測定電
圧Ｖinをデジタル値に変換するようにしているのである
が、上記両積分時間Ｔｄ，Ｔｅを、ＴＡＤ２２によって
計測するようにしている。
【０１８８】従って、本第５実施例のＡ／Ｄ変換器によ
っても、従来のＡ／Ｄ変換器のように積分時間を長く設
定することなく、Ａ／Ｄ変換の精度を高めることがで
き、被測定電圧ＶinのＡ／Ｄ変換を高精度に且つ短時間
で行うことができる。そして更に、積分時間を長く設定
する必要がないため、積分用コンデンサ１２の静電容量
や積分用抵抗器１３ａ，１３ｂの抵抗値を小さくするこ
とができ、当該Ａ／Ｄ変換器を１つの半導体チップに集
積した場合のチップサイズを、小規模なものにすること
ができる。
っても、従来のＡ／Ｄ変換器のように積分時間を長く設
定することなく、Ａ／Ｄ変換の精度を高めることがで
き、被測定電圧ＶinのＡ／Ｄ変換を高精度に且つ短時間
で行うことができる。そして更に、積分時間を長く設定
する必要がないため、積分用コンデンサ１２の静電容量
や積分用抵抗器１３ａ，１３ｂの抵抗値を小さくするこ
とができ、当該Ａ／Ｄ変換器を１つの半導体チップに集
積した場合のチップサイズを、小規模なものにすること
ができる。
【０１８９】ところで、上記第５実施例では、積分器の
基準電圧Ｖref を、接地電位ＶG と電源電圧ＶDDとの中
心電圧（＝ＶDD／２）に設定したが、この場合、被測定
電圧Ｖinが電源電圧ＶDDと等しいと、被測定電圧Ｖinと
接地電位ＶG との加算平均電圧ＶH が基準電圧Ｖref と
同じになって、加算平均電圧ＶH を積分した際の積分器
の出力電圧Ｖｏが変化しなくなってしまう。
基準電圧Ｖref を、接地電位ＶG と電源電圧ＶDDとの中
心電圧（＝ＶDD／２）に設定したが、この場合、被測定
電圧Ｖinが電源電圧ＶDDと等しいと、被測定電圧Ｖinと
接地電位ＶG との加算平均電圧ＶH が基準電圧Ｖref と
同じになって、加算平均電圧ＶH を積分した際の積分器
の出力電圧Ｖｏが変化しなくなってしまう。
【０１９０】そこで、基準電圧Ｖref の値を、上記中心
電圧（＝ＶDD／２）と電源電圧ＶDDとの間の電圧（例え
ばＶDD×３／４）に設定すれば、被測定電圧Ｖinが電源
電圧ＶDDと等しくても、図１３における時刻ｔ４から時
刻ｔ６までの期間において、積分器の出力電圧Ｖｏを上
昇させることができ、上記問題を解決することができ
る。
電圧（＝ＶDD／２）と電源電圧ＶDDとの間の電圧（例え
ばＶDD×３／４）に設定すれば、被測定電圧Ｖinが電源
電圧ＶDDと等しくても、図１３における時刻ｔ４から時
刻ｔ６までの期間において、積分器の出力電圧Ｖｏを上
昇させることができ、上記問題を解決することができ
る。
【図１】 第１実施例のＡ／Ｄ変換器の構成を表す構成
図である。
図である。
【図２】 図１のパルス位相差符号化回路（ＴＡＤ）を
表す構成図である。
表す構成図である。
【図３】 図１の制御回路を表す回路図である。
【図４】 第１実施例のＡ／Ｄ変換器の動作を表すタイ
ムチャートである。
ムチャートである。
【図５】 第２実施例のＡ／Ｄ変換器の構成を表す構成
図である。
図である。
【図６】 第３実施例のＡ／Ｄ変換器の構成を表す構成
図である。
図である。
【図７】 第３実施例のＡ／Ｄ変換器の動作を表すタイ
ムチャートである。
ムチャートである。
【図８】 第４実施例のＡ／Ｄ変換器の構成を表す構成
図である。
図である。
【図９】 図８の制御回路を表す回路図である。
【図１０】 第４実施例のＡ／Ｄ変換器の動作を表すタ
イムチャートである。
イムチャートである。
【図１１】 第５実施例のＡ／Ｄ変換器の構成を表す構
成図である。
成図である。
【図１２】 図１１の制御回路を表す回路図である。
【図１３】 第５実施例のＡ／Ｄ変換器の動作を表すタ
イムチャートである。
イムチャートである。
【図１４】 従来の基本的な積分型Ａ／Ｄ変換器を説明
する説明図である。
する説明図である。
【図１５】 従来の五相積分式のＡ／Ｄ変換器を説明す
る説明図である。
る説明図である。
１１，５０…演算増幅器 １２…積分用コンデンサ １３ａ，１３ｂ…積分用抵抗器 １４，１４ａ，１４
ｂ…比較器 １６ａ，１６ｂ，１８…スイッチ素子 １７，５２…
抵抗器 ２０，５４，６８…制御回路 ２２…パルス位相差符
号化回路（ＴＡＤ） ２３…パルス周回回路 ２４，５６，５８…レジスタ
２６…カウンタ ２８…ラッチ回路 ３０…パルスセレクタ ３２…
エンコーダ ６０，７０…演算器 ３４，３６，３８，４０…アン
ドゲート ４２，４８，７２…オアゲート ４６…ノアゲート ＩＶ，４４…インバータ ＮＡＮＤ…ナンドゲート ６２…イクスクルーシブオアゲート ６４…バッファ ６６…パルス出力回路 Ｆ１〜Ｆ６…フリップフロッ
プ
ｂ…比較器 １６ａ，１６ｂ，１８…スイッチ素子 １７，５２…
抵抗器 ２０，５４，６８…制御回路 ２２…パルス位相差符
号化回路（ＴＡＤ） ２３…パルス周回回路 ２４，５６，５８…レジスタ
２６…カウンタ ２８…ラッチ回路 ３０…パルスセレクタ ３２…
エンコーダ ６０，７０…演算器 ３４，３６，３８，４０…アン
ドゲート ４２，４８，７２…オアゲート ４６…ノアゲート ＩＶ，４４…インバータ ＮＡＮＤ…ナンドゲート ６２…イクスクルーシブオアゲート ６４…バッファ ６６…パルス出力回路 Ｆ１〜Ｆ６…フリップフロッ
プ
Claims (10)
- 【請求項１】 入力された電圧を積分して出力する積分
器と、 被測定電圧に応じた電圧及び予め設定された設定電圧の
うち、何れか一方の電圧を、所定条件が成立するまでの
間、前記積分器に積分させると共に、当該積分時間を第
１積分時間として計測する第１制御動作と、前記被測定
電圧に応じた電圧及び前記設定電圧のうち、前記第１制
御動作により積分させる方とは異なる他方の電圧を、前
記積分器に積分させ、前記積分器の出力変化量が、前記
第１制御動作による前記積分器の出力変化量と一致する
までの時間を、第２積分時間として計測する第２制御動
作とを行う積分制御手段と、 を備え、前記第１積分時間と前記第２積分時間との比に
基づき、前記被測定電圧をデジタル値に変換するＡ／Ｄ
変換器であって、 前記積分制御手段が前記第１積分時間と前記第２積分時
間を計測するための計時手段として、 入力信号を反転して出力する反転回路が複数連結され、
各反転回路によりパルス信号を順次反転して伝搬する遅
延回路を有し、該遅延回路を構成する前記反転回路のう
ち予め定められた複数の反転回路から順次出力されるパ
ルス信号の位相差時間を分解能として、時間を２進符号
化可能な符号化手段を備えたこと、 を特徴とするＡ／Ｄ変換器。 - 【請求項２】 請求項１に記載のＡ／Ｄ変換器におい
て、 前記遅延回路は、前記反転回路がリング状に連結される
と共に、該反転回路のうちの特定の反転回路が、入力信
号の反転動作を外部からの第１信号により制御可能な起
動用反転回路として構成され、該起動用反転回路が反転
動作を開始することに伴い各反転回路によりパルス信号
を順次反転して周回させるパルス周回回路からなり、 前記符号化手段は、前記パルス周回回路に加えて、 前記パルス周回回路内でのパルス信号の周回回数をカウ
ントして、該カウント数を表す２進デジタル信号を出力
するカウンタと、 外部からの第２信号が入力された時に、前記カウンタか
らの２進デジタル信号をラッチして出力するラッチ回路
と、 前記パルス周回回路を構成する反転回路のうち予め定め
られた複数の反転回路の出力信号を取り込み、前記第２
信号が入力された時に、前記起動用反転回路の反転動作
開始により発生したパルス信号が前記パルス周回回路内
の何れの反転回路に到達しているかを検出して、前記起
動用反転回路から前記パルス信号が到達していると検出
した反転回路までの反転回路の数に応じた２進デジタル
信号を出力するパルス検出回路と、 を備え、前記ラッチ回路からの２進デジタル信号を上位
ビットとし、且つ前記パルス検出回路からの２進デジタ
ル信号を下位ビットとして、前記第１信号と前記第２信
号との位相差を表す２進デジタル信号を出力するように
構成されており、 更に前記積分制御手段は、 前記第１制御動作を開始して前記積分器に前記一方の電
圧の積分を開始させた時に、前記起動用反転回路へ前記
第１信号を出力して前記パルス周回回路のパルス周回動
作を開始させ、その後、前記カウンタの所定ビットが変
化すると、前記所定条件が成立したとして当該第１制御
動作を終了すると共に、前記第２制御動作を開始して前
記積分器に前記他方の電圧の積分を開始させ、更にその
後、前記積分器の出力変化量が前記第１制御動作による
前記積分器の出力変化量と一致すると、前記ラッチ回路
及びパルス検出回路へ前記第２信号を出力するように構
成されていること、 を特徴とするＡ／Ｄ変換器。 - 【請求項３】 請求項１に記載のＡ／Ｄ変換器におい
て、 前記積分制御手段は、 前記第１制御動作として、前記積分器の出力電圧が所定
電圧分だけ変化するまでの間、前記積分器に前記一方の
電圧を積分させると共に、その変化に要する時間を前記
第１積分時間として計測すること、 を特徴とするＡ／Ｄ変換器。 - 【請求項４】 所定の基準電圧が非反転入力端子に印加
された演算増幅器、該演算増幅器の出力端子と反転入力
端子との間に接続された積分用コンデンサ、及び前記演
算増幅器の反転入力端子に一方の端子が接続された積分
用抵抗器を有し、前記積分用抵抗器の前記反転入力端子
とは反対側の端子に入力される電圧を積分して、前記演
算増幅器の出力端子から出力する積分器と、 該積分器の出力電圧と所定の比較電圧とを大小比較する
比較器と、 該比較器の出力信号がハイレベルからロウレベル或いは
ロウレベルからハイレベルのうちの何れかの所定方向に
反転するように、前記積分器の出力電圧を変化させる初
期設定手段と、 該初期設定手段の動作により前記比較器の出力信号が反
転すると、その時点から予め設定された第１積分時間の
間、前記積分器に被測定電圧に応じた電圧を積分させ
て、該積分器の出力電圧を前記比較器の出力信号が前記
所定方向とは反対の方向に反転するように変化させ、前
記第１積分時間が経過すると、前記積分器に予め設定さ
れた設定電圧を積分させて、該積分器の出力電圧を前記
比較器の出力信号が前記所定方向に再度反転するように
変化させ、前記設定電圧の積分を開始させてから前記比
較器の出力信号が反転するまでの時間を、第２積分時間
として計測する積分制御手段と、 を備え、前記第１積分時間と前記第２積分時間との比に
基づき、前記被測定電圧をデジタル値に変換するＡ／Ｄ
変換器において、 前記初期設定手段は、 抵抗器とスイッチ素子とを直列接続してなると共に、前
記積分器を形成する積分用コンデンサと並列に接続され
た電圧設定用回路を備え、 前記スイッチ素子を短絡させた状態で前記積分用抵抗器
に所定電圧を印加することにより、前記積分器の出力電
圧を、前記比較器の出力信号が前記所定方向に反転する
電圧の近傍の電圧に保持させ、その後、前記スイッチ素
子を開放させると共に、前記積分用抵抗器に前記設定電
圧を印加して、前記積分器に前記設定電圧を積分させる
ことにより、前記比較器の出力信号が前記所定方向に反
転するように前記積分器の出力電圧を変化させること、 を特徴とするＡ／Ｄ変換器。 - 【請求項５】 予め設定された設定電圧と該設定電圧と
は異なる第２の設定電圧との間に設定された所定の基準
電圧が非反転入力端子に印加された演算増幅器、該演算
増幅器の出力端子と反転入力端子との間に接続された積
分用コンデンサ、及び前記演算増幅器の反転入力端子に
一方の端子が接続された積分用抵抗器を有し、前記積分
用抵抗器の前記反転入力端子とは反対側の端子に入力さ
れる電圧を積分して、前記演算増幅器の出力端子から出
力する積分器と、 該積分器の出力電圧と所定の比較電圧とを大小比較する
比較器と、 該比較器の出力信号がハイレベルからロウレベル或いは
ロウレベルからハイレベルのうちの何れかの所定方向に
反転するように、前記積分器の出力電圧を変化させる初
期設定手段と、 該初期設定手段の動作により前記比較器の出力信号が反
転すると、その時点から予め設定された第１積分時間の
間、前記積分器に被測定電圧に応じた電圧を積分させ
て、該積分器の出力電圧を前記比較器の出力信号が前記
所定方向とは反対の方向に反転するように変化させ、前
記第１積分時間が経過すると、前記積分器に前記設定電
圧を積分させて、該積分器の出力電圧を前記比較器の出
力信号が前記所定方向に再度反転するように変化させ、
前記設定電圧の積分を開始させてから前記比較器の出力
信号が反転するまでの時間を、第２積分時間として計測
する積分制御手段と、 を備え、前記第１積分時間と前記第２積分時間との比に
基づき、前記被測定電圧をデジタル値に変換するＡ／Ｄ
変換器において、 前記基準電圧は、前記設定電圧と前記第２の設定電圧と
の間の中心電圧、或いは該中心電圧と前記設定電圧との
間の電圧に設定されており、 前記積分制御手段は、 前記第１積分時間の間、前記被測定電圧と前記第２の設
定電圧とを加算平均した電圧を、前記被測定電圧に応じ
た電圧として前記積分器に積分させるように構成されて
いること、 を特徴とするＡ／Ｄ変換器。 - 【請求項６】 請求項５に記載のＡ／Ｄ変換器におい
て、 前記積分器は、前記演算増幅器の反転入力端子に一方の
端子が接続された２つの積分用抵抗器を有し、 前記積分制御手段は、 前記第１積分時間の間、前記２つの各積分用抵抗器に前
記被測定電圧と前記第２の設定電圧とを夫々印加するこ
とにより、前記積分器に前記被測定電圧と前記第２の設
定電圧とを加算平均した電圧を積分させ、前記第１積分
時間が経過すると、前記２つの各積分用抵抗器に前記設
定電圧を夫々印加することにより、前記積分器に前記設
定電圧を積分させること、 を特徴とするＡ／Ｄ変換器。 - 【請求項７】 請求項５に記載のＡ／Ｄ変換器におい
て、 前記初期設定手段は、 抵抗器とスイッチ素子とを直列接続してなると共に、前
記積分器を形成する積分用コンデンサと並列に接続され
た電圧設定用回路を備え、 前記スイッチ素子を短絡させた状態で前記積分用抵抗器
に所定電圧を印加することにより、前記積分器の出力電
圧を、前記比較器の出力信号が前記所定方向に反転する
電圧の近傍の電圧に保持させ、その後、前記スイッチ素
子を開放させると共に、前記積分用抵抗器に前記設定電
圧を印加して、前記積分器に前記設定電圧を積分させる
ことにより、前記比較器の出力信号が前記所定方向に反
転するように前記積分器の出力電圧を変化させること、 を特徴とするＡ／Ｄ変換器。 - 【請求項８】 請求項６に記載のＡ／Ｄ変換器におい
て、 前記初期設定手段は、 抵抗器とスイッチ素子とを直列接続してなると共に、前
記積分器を形成する積分用コンデンサと並列に接続され
た電圧設定用回路を備え、 前記スイッチ素子を短絡させた状態で、前記２つの積分
用抵抗器のうちの一方の積分用抵抗器に、前記第２の設
定電圧を印加することにより、前記積分器の出力電圧
を、前記比較器の出力信号が前記所定方向に反転する電
圧の近傍の電圧に保持させ、その後、前記スイッチ素子
を開放させると共に、前記２つの各積分用抵抗器に前記
設定電圧を夫々印加して、前記積分器に前記設定電圧を
積分させることにより、前記比較器の出力信号が前記所
定方向に反転するように前記積分器の出力電圧を変化さ
せること、 を特徴とするＡ／Ｄ変換器。 - 【請求項９】 請求項４ないし請求項８の何れかに記載
のＡ／Ｄ変換器において、 前記積分制御手段が前記第１積分時間と前記第２積分時
間を計測するための計時手段として、 入力信号を反転して出力する反転回路が複数連結され、
各反転回路によりパルス信号を順次反転して伝搬する遅
延回路を有し、該遅延回路を構成する前記反転回路のう
ち予め定められた複数の反転回路から順次出力されるパ
ルス信号の位相差時間を分解能として、時間を２進符号
化可能な符号化手段を備えたこと、 を特徴とするＡ／Ｄ変換器。 - 【請求項１０】 請求項９に記載のＡ／Ｄ変換器におい
て、 前記遅延回路は、前記反転回路がリング状に連結される
と共に、該反転回路のうちの特定の反転回路が、入力信
号の反転動作を外部からの第１信号により制御可能な起
動用反転回路として構成され、該起動用反転回路が反転
動作を開始することに伴い各反転回路によりパルス信号
を順次反転して周回させるパルス周回回路からなり、 前記符号化手段は、前記パルス周回回路に加えて、 前記パルス周回回路内でのパルス信号の周回回数をカウ
ントして、該カウント数を表す２進デジタル信号を出力
するカウンタと、 外部からの第２信号が入力された時に、前記カウンタか
らの２進デジタル信号をラッチして出力するラッチ回路
と、 前記パルス周回回路を構成する反転回路のうち予め定め
られた複数の反転回路の出力信号を取り込み、前記第２
信号が入力された時に、前記起動用反転回路の反転動作
開始により発生したパルス信号が前記パルス周回回路内
の何れの反転回路に到達しているかを検出して、前記起
動用反転回路から前記パルス信号が到達していると検出
した反転回路までの反転回路の数に応じた２進デジタル
信号を出力するパルス検出回路と、 を備え、前記ラッチ回路からの２進デジタル信号を上位
ビットとし、且つ前記パルス検出回路からの２進デジタ
ル信号を下位ビットとして、前記第１信号と前記第２信
号との位相差を表す２進デジタル信号を出力するように
構成されており、 更に前記積分制御手段は、 前記積分器に前記被測定電圧に応じた電圧の積分を開始
させた時に、前記起動用反転回路へ前記第１信号を出力
して前記パルス周回回路のパルス周回動作を開始させ、
その後、前記カウンタの所定ビットが変化すると、前記
第１積分時間が経過したとして前記積分器に前記設定電
圧の積分を開始させ、更にその後、前記比較器の出力信
号が前記所定方向に反転すると、前記ラッチ回路及びパ
ルス検出回路へ前記第２信号を出力するように構成され
ていること、 を特徴とするＡ／Ｄ変換器。
Priority Applications (1)
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ID=15611819
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