JP2007322235A - 時間計測回路 - Google Patents

Abstract

【課題】短い時間幅の高分解能な計測と長い時間幅の低分解能な計測とを、回路規模を大幅に増大させることなく、いずれも実現させることが可能な時間計測回路を提供する。
【解決手段】駆動電圧ＶＤＤＬに応じた遅延時間で信号を遅延させる遅延ユニットＤＵをＭ（Ｍは正整数）段直列接続してなり、起動用パルスＰＡの入力により起動され、各遅延ユニットＤＵにてパルス信号を順次遅延させながら伝送するパルス遅延回路１０と、計測用パルスＰＢが入力されると、パルス遅延回路１０内でのパルス信号の位置を検出（ラッチ）し、その検出結果を、起動用パルスＰＡの入力から計測用パルスＰＢの入力までの時間Ｔｍ内にパルス信号が通過した遅延ユニットＤＵの段数を表す所定ビットのデジタルデータＤＴに変換して出力するラッチ＆エンコーダ１２と、電圧設定データＤＶに従った大きさの駆動電圧ＶＤＤＬを発生させる駆動電圧設定回路１４とを備える。
【選択図】図１

Description

本発明は、パルス遅延回路を利用する時間計測回路に関する。

従来より、信号を遅延させる遅延ユニットを複数段直列又はリング状に接続してなるパルス遅延回路を用いて構成され、パルス遅延回路を起動する起動用パルスが入力されてから、パルス遅延回路を構成する各遅延ユニットの出力をラッチする停止用（計測用）パルスが入力されるまでに、パルス遅延回路内でパルス信号が通過した遅延ユニットの段数に対応する数値データを、起動用パルスと停止用（計測用）パルスとの時間差（位相差）を表す時間計測データとして出力するように構成された時間計測回路が知られている（例えば、特許文献１参照）。

なお、この時間計測回路は、全ての部分をデジタル回路にて構成することができるため、ＩＣ化が容易である。
特開平３−２２０８１４号公報

ところで、時間計測では、微小時間を高分解能で測定する要求（例えば、レーザレーダの光往復時間計測等）がある一方で、比較的長い時間を適当に粗い分解能で計測する要求（例えば、超音波ソナーの音波往復時間計測等）もあり、これらの分解能は１０桁以上もの相違がある場合もある。

そして、上述した従来の時間計測回路では、これらの要求（高分解能，長い計測時間）をいずれも満たそうとすると、まず、高分解能を実現するためには、パルス遅延回路を構成する遅延ユニットの一段当たりの遅延時間を短くする必要がある。そして、遅延ユニット一段当たりの遅延時間を短くするほど（即ち、高分解能にするほど）、同じ計測時間であっても、パルス遅延回路内でパルス信号が通過する段数が増加するため、長い計測時間を実現するためには、その通過段数をカウントするための回路規模、ひいては時間計測回路全体の回路規模が膨大なものとなってしまうという問題があった。

このため、通常は、使用目的（要求分解能，要求計測時間）に応じて、複数種類の時間計測回路を用意しておき、目的に応じて使用する時間計測回路を切り替えることが行われており、いずれにしても、回路規模が増大してしまうという問題があった。

本発明は、上記問題点を解決するために、短い時間幅の高分解能な計測と長い時間幅の低分解能な計測とを、回路規模を大幅に増大させることなく、いずれも実現させることが可能な時間計測回路を提供することを目的とする。

上記目的を達成するためになされた請求項１に記載の時間計測回路は、駆動電圧に応じた遅延時間で信号を遅延させる遅延ユニットを、複数段直列又はリング状に接続してなるパルス遅延回路を備えている。このパルス遅延回路では、外部から起動用パルスが入力されると、パルス信号を、各遅延ユニットにて順次遅延させながら伝送する。

そして、符号化回路は、外部から計測用パルスが入力されると、起動用パルスの入力から計測用パルスの入力までの間にパルス遅延回路内でパルス信号が通過した遅延ユニットの段数に対応する数値データを時間計測データとして出力する。

また、本発明の時間計測回路では、パルス遅延回路の駆動電圧を、第一駆動電圧設定回路が外部からの指令に従って可変設定するようにされている。
なお、符号化回路が出力する数値データ（即ち、数値化が可能な段数）には上限があるため、パルス遅延回路の駆動電圧を高く設定して、遅延ユニット一段当たりの遅延時間を短くすれば、時間計測データの時間分解能は向上するものの、計測可能な時間幅は短くなり、逆に、パルス遅延回路の駆動電圧を低く設定して、遅延ユニット一段当たりの遅延時間を長くすれば、時間計測データの時間分解能は低く抑えられるものの、計測可能な時間幅が長くなる。

一般に、時間計測では、測定可能な時間幅の大きさに見合った分解能があり、必要以上に高い分解能は不要であるため、上述のパルス遅延回路の駆動電圧を高く設定した場合、及び低く設定した場合のいずれで得られる時間計測データも有効なものとなる。

このように本発明の時間計測回路によれば、小規模で対応できる第一駆動電圧設定回路を設ける構成により（即ち、回路規模を大幅に増大させることなく）、高分解能での短い時間幅の計測と、低分解能での長い時間幅の計測とをいずれも実現することができる。

また、本発明の時間計測回路によれば、状況に応じてリアルタイムで測定レンジを切り替える必要があるシステムへの適用や、目標仕様の異なる各種システム機器に対する汎用的な適用が可能であり、時間計測を行うシステムの低コスト化、開発期間短縮を図ることができる。

特に、本発明の時間計測回路をＩＣ化した場合には、ＩＣ回路規模や開発工数の削減を図ることができる。
ところで、パルス遅延回路が出力する遅延パルスの信号レベル（特にハイレベル）は、駆動電圧に応じて変化する。このため、遅延パルスの出力側回路であるパルス遅延回路と、その遅延パルスの入力側回路である符号化回路（又は後述するバッファ回路）とで駆動電圧が異なっている場合、符号化回路側で遅延パルスの信号レベルを識別できない可能性がある。

そこで、符号化回路で遅延パルスの信号レベルを確実に識別させるためには、請求項２に記載のように、第一駆動電圧設定回路にて設定可能な駆動電圧（即ち、パルス遅延回路に供給する駆動電圧）の最小値を、パルス遅延回路を構成する各遅延ユニットの出力を入力とする回路の閾値電圧より大きくすることが望ましい。

また、第一駆動電圧設定回路にて設定可能な駆動電圧は、符号化回路の駆動電圧より大きくても小さくてもかまわないが、当該時間計測回路に電源供給する電源回路の構成を簡易化するためには、請求項３に記載のように、符号化回路の駆動電圧以下の大きさであることが望ましい。

この場合、電源回路では、符号化回路の駆動電圧より高い電源電圧を用意する必要がないため、その構成を簡易化できるのである。
また、請求項４に記載のように、パルス遅延回路は、符号化回路を構成するトランジスタより、サイズの大きいトランジスタを用いて構成されていることが望ましい。

なお、ここで言うトランジスタのサイズとは、具体的には、トランジスタ幅（ゲート長）又はトランジスタ長（ゲート幅）のうち少なくとも一方のことである。
そして、トランジスタサイズを大きくした場合、半導体集積回路製造時の加工誤差や微細ゴミが、トランジスタ（特にゲートパターン）に対して相対的に小さくなるため、これらの加工誤差や微細ゴミがトランジスタの特性に及ぼす影響（ひいては遅延ユニットの遅延時間のばらつき）も相対的に小さくなる。

従って、本発明の時間計測回路によれば、遅延時間が均一な遅延ユニットを構成することができるため、時間計測の精度を向上させることができる。
また、トランジスタサイズを大きくすると、電流駆動能力が大きくなるため、負荷容量の充放電速度、ひいては遅延ユニットの動作速度をより高速にすることができる。但し、トランジスタサイズを大きくするとゲート容量も増大し、そのゲート容量の増大は動作速度を低下につながるため、両者の関係を考慮してトランジスタサイズを設定する必要がある。

なお、トランジスタサイズを大きくする場合、トランジスタ幅（ゲート長）を大きくし過ぎると、ゲートパターンの持つ抵抗分が無視できなくなり、トランジスタ幅の大きさに見合った駆動能力を引き出すことが困難となる。

そこで、請求項５に記載のように、パルス遅延回路を構成するトランジスタのゲート形状を、櫛歯状に形成することで、ゲートパターンが持つ抵抗の増大を抑制しつつ、ゲートパターンの面積やトランジスタの駆動能力を確保するようにしてもよい。

ところで、本発明の時間計測回路をＣＭＯＳ半導体集積回路として構成した場合、回路動作の安定化のためには、同一特性のＣＭＯＳインバータゲート回路のみを用いて論理回路を構成することが望ましい。

しかし、本発明の時間計測回路のように、パルス遅延回路と符号化回路とで駆動電圧が異なっている場合、その駆動電圧の差が大きいと、両回路を構成するＣＭＯＳインバータゲート回路の特性の差が大きくなり、パルス遅延回路から遅延パルスを取り込む符号化回路の動作が不安定になる可能性がある。

そこで、請求項６に記載のように、パルス遅延回路を構成する各遅延ユニットの出力である遅延パルスを、符号化回路に取り込ませる取込端のそれぞれにバッファ回路を設け、第二駆動電圧設定回路が、これらバッファ回路の駆動電圧を、第一駆動電圧設定回路により設定されたパルス遅延回路の駆動電圧と符号化回路の駆動電圧との中間の大きさに設定することが望ましい。

これにより、駆動電圧の差に基づいて符号化回路の動作を不安定にさせる要因の影響を、段階的に吸収することができ、その結果、回路動作の安定性を確保することができる。
なお、パルス遅延回路を構成するトランジスタと、符号化回路を構成するトランジスタとでトランジスタサイズが異なる場合は、バッファ回路を構成するトランジスタのサイズも、両回路のトランジスタサイズの中間の大きさに設定することが望ましい。

また、請求項７に記載のように、パルス遅延回路が、遅延ユニットをリング状に接続してなるリングディレイラインからなり、符号化回路が、パルス遅延回路をパルス信号が周回した回数をカウントする周回数カウンタと、パルス遅延回路内でのパルス信号の位置を符号化した値を前記数値データの下位ビットとして出力する下位符号化回路と、周回数カウンタのカウント値を前記数値データの上位ビットとして出力する上位符号化回路とで構成されている場合、バッファ回路の一つは、遅延パルスの一つを動作クロックとして周回数カウンタに取り込ませる取込端に設けられたものであってもよい。

なお、このようなバッファ回路を設けることにより、周回数カウンタの入力容量が大きい場合でも、遅延ユニットの駆動能力不足によって遅延ユニットでの遅延時間が増大したり、周回数カウンタの動作タイミングが遅れる等の不具合を防止することができる。

更にラップタイム計測（途中時間計測）に対応するため、請求項８に記載のように、符号化回路は、外部から計測用パルスが順次複数回入力されると、計測用パルスが入力される毎に、その都度、時間計測データを生成するように構成されていてもよい。

以下に本発明の実施形態を図面と共に説明する。
［第１実施形態］
図１（ａ）は、本発明が適用された時間計測回路１の全体構成図である。

時間計測回路１は、図１（ａ）に示すように、駆動電圧ＶＤＤＬに応じた遅延時間で信号を遅延させる遅延ユニットＤＵをＭ（Ｍは正整数）段直列接続してなるストレートディレイライン（ＳＤＬ）として構成され、起動用パルスＰＡの立ち上がりタイミングで起動され、各遅延ユニットＤＵにてパルス信号を順次遅延させながら伝送するパルス遅延回路１０と、計測用パルスＰＢの立ち上がりタイミングで、パルス遅延回路１０内でのパルス信号の位置を検出（ラッチ）し、その検出結果を、パルス信号が通過した遅延ユニットＤＵが先頭から何段目にあるか、即ち、起動用パルスＰＡの立ち上がりタイミングから計測用パルスＰＢの立ち上がりタイミングまでの時間Ｔｍ内にパルス信号が通過した遅延ユニットＤＵの段数を表す所定ビットのデジタルデータ（時間計測データ）ＤＴに変換して出力する符号化回路としてのラッチ＆エンコーダ１２と、電圧設定データＤＶに従って、パルス遅延回路１０に印加する駆動電圧ＶＤＤＬを発生させる第一駆動電圧設定回路としての駆動電圧設定回路１４とを備えている。なお、図中において（１）（２）…で示す数値は、遅延ユニットＤＵの段数を示す。

このうち、ラッチ＆エンコーダ１２は、パルス遅延回路１０を構成する各遅延ユニットの出力をラッチするラッチ回路、そのラッチ回路の出力をデジタルデータＤＴに変換するエンコーダを少なくとも備えており、これらはいずれも一定の駆動電圧ＶＤＤにて駆動されるように構成されている。

一方、パルス遅延回路１０を構成する各遅延ユニットＤＵは、図１（ｂ）に示すように、ＣＭＯＳインバータゲート回路ＩＮＶを２段直列接続してなり、入力信号を遅延させて出力するバッファ回路として構成されている。

そして、各遅延ユニットＤＵには、駆動電圧設定回路１４から供給される駆動電圧ＶＤＤＬが印加されており、各遅延ユニットＤＵは、駆動電圧ＶＤＤＬの電圧レベルに対応した大きさの遅延時間にて、パルス信号を遅延させるように構成されている。

つまり、駆動電圧ＶＤＤＬが一定値に保持されている場合、パルス遅延回路１０内でパルス信号が通過する遅延ユニットＤＵの段数は、起動用パルスＰＡが入力されてからの経過時間に比例したものとなり、その比例係数は駆動電圧ＶＤＤＬが大きいほど小さな値となる。

次に、駆動電圧設定回路１４は、図２（ａ）に示すように、電圧設定データＤＶが示す値に応じた電圧レベルを有する電圧信号をＤ／Ａ変換器１５により発生させ、その電圧信号（駆動電圧ＶＤＤＬ）を、Ｄ／Ａ変換器１５の駆動能力を補うために設けられたバッファ１６を介してパルス遅延回路１０に供給するように構成されている。

このように構成された時間計測回路１では、駆動電圧設定回路１４が電圧レベルの低い駆動電圧ＶＤＤＬを供給するように電圧設定データＤＶを設定すると、図２（ｂ）に示すように、パルス遅延回路１０を構成する各遅延ユニットＤＵの遅延時間Ｔduが長くなることにより、時間計測データＤＴの時間分解能（遅延ユニットＤＵ一段の遅延時間Ｔduに等しい）が粗くなるが、計測可能な時間範囲ＴＷ（＝Ｔdu×Ｍ）が広くなる。逆に、駆動電圧設定回路１４が電圧レベルの高い駆動電圧ＶＤＤＬを供給するようにが電圧設定データＤＶを設定すると、図２（ｃ）に示すように、パルス遅延回路１０を構成する各遅延ユニットＤＵの遅延時間Ｔduが短くなることにより、計測可能な時間範囲ＴＷが短くなるが、時間計測データＤＴの時間分解能が向上する。

ところで、時間計測回路１は、ＣＭＯＳ製造プロセスを使用して半導体基板（ＩＣチップ）上の半導体集積回路として構成される。
なお、時間計測回路１を製造する際に用いるトランジスタのサイズは、ＣＭＯＳデジタル回路設計ルールにより最小サイズが規定されており、その最小サイズ以上のトランジスタを任意に用いることができる。

図３は、時間計測回路１に用いるＣＭＯＳインバータゲート回路ＩＮＶのパターン図であり、（ａ）は最小サイズのトランジスタを用いた場合、（ｂ）はサイズの大きいトランジスタを用いた場合を示す。

図３に示すように、時間計測回路１では、トランジスタのゲートＧｐ，Ｇｎのパターン幅Ｌやトランジスタ幅Ｗを変えるのではなく、ゲートＧｐ，Ｇｎの形状を櫛波状とし、その櫛波状に連結するゲート数によってトランジスタサイズを調整している。

また、図３に示すＣＭＯＳインバータゲート回路ＩＮＶにおいて、Ｐｃｈトランジスタのトランジスタ幅Ｗｐ方がＮｃｈトランジスタのトランジスタ幅Ｗｎより大きいのは、両トランジスタの駆動能力を揃えるためであり、ここでは、ＣＭＯＳインバータゲート回路ＩＮＶの閾値電圧が、駆動電圧の１／２となるように、Ｗｎ：Ｗｐ＝１：２に設定されている。

そして、ラッチ＆エンコーダ１２を構成するトランジスタは、設計ルールで規定された最小サイズのもの（図３（ａ）参照）が用いられ、また、パルス遅延回路１０を構成するトランジスタは、最小サイズの６倍のもの（図３（ｂ）参照）が用いられている。

また、駆動電圧設定回路１４が発生させる駆動電圧ＶＤＤＬは、その最大電圧がラッチ＆エンコーダ１２の駆動電圧ＶＤＤに等しく、その最小電圧がラッチ＆エンコーダ１２において遅延ユニットＤＵの出力を取り込む取込端に設けられたＣＭＯＳインバータゲート回路の閾値電圧（ここではＶＤＤ／２）より大きな値に設定されている。

このように構成された時間計測回路１によれば、駆動電圧設定回路１４によりパルス遅延回路１０に供給する駆動電圧ＶＤＤＬ、ひいてはパルス遅延回路１０を構成する遅延ユニットＤＵでの遅延時間Ｔduを、任意に設定できるようにされているため、高分解能での短い時間幅の計測と低分解能での長い時間幅の計測とをいずれも実現することができる。

その結果、時間計測回路１によれば、状況に応じてリアルタイムで測定レンジを切り替える必要があるシステムへの適用や、目標仕様の異なる各種システム機器に対する汎用的な適用が可能であり、時間計測を行うシステムの低コスト化、開発期間短縮を図ることができる。

また、時間計測回路１では、パルス遅延回路１０を構成するトランジスタのサイズを、他の部分（ラッチ＆エンコーダ１２）より大きくし、しかも、そのトランジスタのゲート形状を櫛歯状としているため、製造時の加工誤差や微細ゴミの付着に基づくトランジスタ特性のばらつきを小さく抑えることができると共に、トランジスタの駆動能力を最大限に引き出すことができる。

その結果、各遅延ユニットＤＵの遅延を精度よく均一にすることができ、時間計測データの分解能のバラツキが小さい、特性の安定した時間計測回路１を提供することができる。

また、パルス遅延回路１０は、ラッチ＆エンコーダ１２と比較して、時間計測回路１全体の中で占める回路規模が小さいため、パルス遅延回路１０を構成するトランジスタのサイズを大きくしても、時間計測回路１全体から見れば、回路規模の増大を極めて小さく抑えることができる。
［第２実施形態］
次に、第２実施形態について説明する。

図４は、（ａ）が本実施形態の時間計測回路１ａの全体構成図、（ｂ）が時間計測回路１ａを構成する駆動電圧設定回路１４ａの構成を示すブロック図である。
図４（ａ）に示すように、時間計測回路１ａは、第１実施形態の時間計測回路１において、パルス遅延回路１０とラッチ＆エンコーダ１２との間に、遅延パルス（パルス遅延回路１０を構成する各遅延ユニットＤＵの出力）の数と同数のＣＭＯＳインバータゲート回路ＩＮＶからなる仲介バッファ回路１１が設けられ、ラッチ＆エンコーダ１２が、パルス遅延回路１０からの遅延パルスを、それぞれ仲介バッファ回路１１を構成するＣＭＯＳインバータゲート回路ＩＮＶを介して取り込むように構成されている点、及び、駆動電圧設定回路１４ａが、パルス遅延回路１０に供給する駆動電圧ＶＤＤＬに加えて、仲介バッファ回路１１に供給する駆動電圧ＶＤＤＩを発生させる第二駆動電圧設定回路としての構成を有している点以外は、第１実施形態の時間計測回路１と全く同様に構成されている。

そして、仲介バッファ回路１１を構成するトランジスタのサイズは、パルス遅延回路１０を構成するトランジスタと、ラッチ＆エンコーダ１２を構成するトランジスタとの中間の大きさ（例えば、最小サイズの３倍）に設定されている。

また、駆動電圧設定回路１４ａは、Ｄ／Ａ変換器１５及びバッファ１６（第１実施形態を参照）によりパルス遅延回路１０に供給する駆動電圧ＶＤＤＬを発生させると共に、レベルシフト回路１７にて、Ｄ／Ａ変換器１５の出力電圧（駆動電圧ＶＤＤＬ）をレベルシフトすることにより、Ｄ／Ａ変換器１５の出力電圧とラッチ＆エンコーダ１２の駆動電圧ＶＤＤとの中間の電圧レベル（例えば、両者の平均電圧）を有する電圧信号を発生させ、その電圧信号（駆動電圧ＶＤＤＩ）を、レベルシフト回路１７の駆動能力を補うために設けられたバッファ１８を介して仲介バッファ回路１１に供給するように構成されている。

このように構成された時間計測回路１ａでは、第１実施形態の時間計測回路１と同様の効果が得られる他、仲介バッファ回路１１を設けたことにより、パルス遅延回路１０を構成するトランジスタと、ラッチ＆エンコーダ１２を構成するトランジスタとの間のサイズ差や駆動電圧差に基づいて生じるラッチ＆エンコーダ１２の動作を不安定にさせる要因の影響が段階的に吸収されるため、遅延パルスをほぼ一定の状態でラッチ＆エンコーダ１２に取り込むことができ、時間計測回路１ａの動作の安定性を確保することができる。
［第３実施形態］
次に、第３実施形態について説明する。

図５は、本実施形態の時間計測回路３の全体構成図である。
図５に示すように、時間計測回路３は、駆動電圧ＶＤＤＬに応じた遅延時間で信号を遅延時間させるＭ（＝２^a ：ａは正整数）個の遅延ユニットＤＵをリング状に連結してなるリングディレイライン（ＲＤＬ）として構成され、起動用パルスＰＡの立ち上がりタイミングで起動され、各遅延ユニットＤＵでパルス信号を順次遅延させながら伝送する（周回させる）パルス遅延回路３０と、計測用パルスＰＢの立ち上がりタイミングで、パルス遅延回路３０内でのパルス信号の到達位置を検出（ラッチ）し、その検出結果を、パルス信号が通過した遅延ユニットＤＵが先頭から何段目にあるかを表すａビットのデジタルデータに変換して出力するラッチ＆エンコーダ３２と、電圧設定データＤＶに従って、パルス遅延回路３０に印加する駆動電圧ＶＤＤＬを発生させる駆動電圧設定回路３４とを備えている。

なお、パルス遅延回路３０は、初段の遅延ユニットＤＵは、一方の入力端子を起動用端子とするアンドゲート回路にて構成され、初段以外の他の遅延ユニットＤＵは、第１実施形態のものと同様に構成されている。そして、初段の遅延ユニットＤＵの起動用端子とは異なるもう一つの入力端子と、最終段の遅延ユニットＤＵの出力端子とを接続することでリング状にされている。また、パルス遅延回路３０は、図示しないが、偶数段の遅延ユニットＤＵで構成されるパルス遅延回路３０内でパルス信号の周回が継続して行われるように、構成されている。このようなパルス遅延回路３０の具体的な構成は、例えば、特開平６−２１６７２１号等に詳述されているため、ここではその詳細についての説明を省略する。

また、ラッチ＆エンコーダ３２及び駆動電圧設定回路３４は、第１実施形態で説明したラッチ＆エンコーダ１２及び駆動電圧設定回路１４と同様であるため説明を省略する。
また、時間計測回路３は、パルス遅延回路３０を構成する最終段の遅延ユニットＤＵの出力（周回クロック）ＣＫＣに従ってカウント動作するｂ（ｂは正整数）ビットの同期式カウンタからなる周回数カウンタ３６と、周回数カウンタ３６によるカウント値を、計測用パルスＰＢの立ち上がりタイミングでラッチするラッチ回路３８とを備えている。

そして、時間計測回路３は、ラッチ＆エンコーダ３２から出力されるａビットのデジタルデータを下位ビットデータ、ラッチ回路３８から出力されるｂビットのカウント値を上位ビットデータとするａ＋ｂビットのデジタルデータを、起動用パルスＰＡの立ち上がりタイミングから計測用パルスＰＢの立ち上がりタイミングまでの時間Ｔｍを数値化した時間計測データＤＴとして出力するように構成されている。

なお、周回数カウンタ３６及びラッチ回路３８は、ラッチ＆エンコーダ３２と同じ一定の電圧レベルを有する駆動電圧ＶＤＤにて駆動されるように構成されている。
ところで、時間計測回路３は、第１実施形態のものと同様に、ＣＭＯＳ製造プロセスを使用して半導体基板（ＩＣチップ）上の半導体集積回路として構成される。

そして、パルス遅延回路３０以外の回路（ラッチ＆エンコーダ３２，周回数カウンタ３６，ラッチ回路３８）を構成するトランジスタは、設計ルールで規定された最小サイズのものが用いられ、また、パルス遅延回路３０を構成するトランジスタは、最小サイズのより大きいサイズ（例えば６倍）のものが用いられている。

また、駆動電圧設定回路３４が発生させる駆動電圧ＶＤＤＬは、その最大電圧がラッチ＆エンコーダ３２の駆動電圧ＶＤＤに等しく、その最小電圧がラッチ＆エンコーダ３２において遅延ユニットＤＵの出力を取り込む取込端に設けられたＣＭＯＳインバータゲート回路の閾値電圧（ここではＶＤＤ／２）より大きな値に設定されている。

このように構成された時間計測回路３では、第１実施形態にて説明した時間計測回路１と同様の効果が得られるだけでなく、パルス遅延回路３０としてリングディレイラインを使用し、パルス遅延回路３０でのパルス信号の周回数を周回数カウンタ３６でカウントするようにされているため、パルス遅延回路３０を構成する遅延ユニットＤＵの段数、ひいては時間計測回路３全体の回路規模を大幅に削減することができる。

しかも、時間計測回路３では、当該時間計測回路３全体に対するパルス遅延回路３０の占有面積が第１実施形態の場合と比較してより小さいため、パルス遅延回路３０をサイズの大きいトランジスタを用いて構成することによる回路規模の増大を、より一層小さなものに抑えることができる。

なお、本実施形態では、ラッチ＆エンコーダ３２，周回数カウンタ３６，ラッチ回路３８が本発明における符号化回路に相当する。
［第４実施形態］
次に第４実施形態について説明する。

図６は、本実施形態の時間計測回路３ａの全体構成図である。
図６に示すように、時間計測回路３ａは、第３実施形態の時間計測回路３において、パルス遅延回路３０とラッチ＆エンコーダ３２との間に、遅延パルスの数と同数のＣＭＯＳインバータゲート回路ＩＮＶからなる仲介バッファ回路３１が設けられ、ラッチ＆エンコーダ３２が、パルス遅延回路３０からの遅延パルスを、それぞれ仲介バッファ回路３１を構成するＣＭＯＳインバータゲート回路ＩＮＶを介して取り込むように構成されている点、パルス遅延回路３０を構成する最終段の遅延ユニットＤＵの出力（周回クロック）ＣＫＣを入力とし、出力を動作クロックＣＫＡとして周回数カウンタ３６に供給する駆動用バッファ回路３５と、計測用パルスＰＢを入力とし、出力をラッチパルスＬＰとしてラッチ回路３８に供給する遅延用バッファ回路３７とを設けた点、及び、駆動電圧設定回路３４ａが、パルス遅延回路１０に供給する駆動電圧ＶＤＤＬに加えて、仲介バッファ回路３１，駆動用バッファ回路３５，遅延用バッファ回路３７に供給する駆動電圧ＶＤＤＩを発生させる点以外は、第３実施形態の時間計測回路３と全く同様に構成されている。

なお、仲介バッファ回路３１及び駆動電圧設定回路３４ａは、第２実施形態にて説明した仲介バッファ回路１１及び駆動電圧設定回路１４ａと同様に構成されたものであるため、こここでは説明を省略する。

そして、駆動用バッファ回路３５は、ＣＭＯＳインバータゲート回路を複数段直列接続してなり、その最終段のＣＭＯＳインバータゲート回路は、周回数カウンタ３６のクロックラインの入力容量に対して十分な駆動能力を有する大きさに構成され、他のＣＭＯＳインバータゲート回路は、初段から最終段に向けて段階的に駆動能力（即ちトランジスタサイズ）が大きくなるように構成されている。但し、初段のＣＭＯＳインバータゲート回路は、パルス遅延回路３０を構成するトランジスタ以上のサイズを有するトランジスタで構成されている。

また、遅延用バッファ回路３７は、駆動用バッファ回路３５と同様に構成されており、駆動用バッファ回路３５での遅延時間と遅延用バッファ回路３７での遅延時間とが等しくなるようにされている。

このように構成された時間計測回路３ａでは、第３実施形態の時間計測回路３と同様の効果が得られる他、仲介バッファ回路３１を設けたことにより、パルス遅延回路３０を構成するトランジスタと、ラッチ＆エンコーダ３２を構成するトランジスタとの間のサイズ差や駆動電圧差に基づいて生じるラッチ＆エンコーダ３２の動作を不安定にさせる要因の影響が段階的に吸収されるため、遅延パルスをほぼ一定の状態でラッチ＆エンコーダ３２に取り込むことができ、時間計測回路３ａの動作の安定性を確保することができる。

また、時間計測回路３ａでは、動作クロックＣＫＡが、駆動用バッファ回路３５を介して周回数カウンタ３６に供給されるため、周回数カウンタ３６のビット数が多く、クロックラインの入力容量が大きい場合でも、周回数カウンタ３６の動作の安定性を確保することができる。

しかも、時間計測回路３ａでは、ラッチパルスＬＰが、駆動用バッファ回路３５と同じ遅延を有する遅延用バッファ回路３７を介してラッチ回路３８に供給されるため、駆動用バッファ回路３５が挿入されていることにより遅延する周回数カウンタ３６の動作タイミングと、ラッチ回路３８でのラッチタイミングとの整合性も確保することができる。
［他の実施形態］
以上、本発明のいくつかの実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において、様々な態様にて実施することが可能である。

例えば、上記実施形態では、パルス遅延回路１０，３０を構成する遅延ユニットＤＵを、Ｐチャネルトランジスタ（ＦＥＴ）とＮチャネルトランジスタ（ＦＥＴ）とからなるＣＭＯＳインバータゲート回路ＩＮＶを２段直列接続することで構成し、駆動電圧ＶＤＤＬを各遅延ユニットＤＵに印加するものとして説明したが、図７（ａ）に示すように、遅延ユニットＤＵを構成する各ＣＭＯＳインバータゲート回路ＩＮＶに、駆動電流を外部から制御するための制御トランジスタ（ＦＥＴ）Ｔｒｃが設けられている場合には、この制御トランジスタの制御端子（ゲート）に、制御信号として、駆動電圧ＶＤＤＬを入力するようにしてもよい。

つまり、インバータＩＮＶ等のゲート回路は、直流電源から供給される駆動電流によっても、その動作時間が変化することから、その駆動電流を駆動電圧ＶＤＤＬに基づき制御するようにしても、上記と同様の効果を得ることができる。

また、この場合、駆動電圧ＶＤＤＬの入力インピーダンスが高くなるため、バッファ１６を省略することができる。
上記実施形態では、パルス遅延回路１０，３０を構成する遅延ユニットＤＵを、２段のＣＭＯＳインバータゲート回路ＩＮＶで構成しているが、図７（ｂ）に示すように、１段のＣＭＯＳインバータゲート回路ＩＮＶで構成してもよいし、３段以上のＣＭＯＳインバータゲート回路ＩＮＶで構成してもよい。

上記実施形態では、電圧設定データＤＶに応じた電圧信号をＤ／Ａ変換器１５により発生させているが、設定電圧が少ないときには、例えば、図８に示すように、複数の抵抗器Ｒ１〜Ｒ４を直列接続してなり、電源電圧ＶＤＤを分圧する分圧回路と、この分圧回路によって分圧された電圧を取り出す経路のそれぞれに設けられ、電圧設定データＤＶに従って、いずれか一つがＯＮするように構成されたスイッチ群ＳＷ１〜ＳＷ４とからなる回路１５ａを、Ｄ／Ａ変換器１５の代わりに用いてもよい。

上記実施形態では、ＣＭＯＳインバータゲート回路ＩＮＶを構成するＮｃｈトランジスタのトランジスタ幅ＷｎとＰｃｈトランジスタのトランジスタ幅Ｗｐを、ＣＭＯＳインバータゲート回路ＩＮＶの閾値電圧が駆動電圧の１／２となるように、Ｗｎ：Ｗｐ＝１：２に設定されているが（図９（ａ）参照）、特に、パルス遅延回路１０，３０の出力を直に受ける部分のＣＭＯＳインバータゲート回路ＩＮＶについては、Ｗｎ：Ｗｐ＝１：１としたり、Ｗｎ：Ｗｐ＝２：１（図９（ｂ）参照）とすることにより、Ｎｃｈトランジスタの駆動能力を大きくすることで、ＣＭＯＳインバータゲート回路ＩＮＶの閾値電圧を、駆動電圧の１／３〜１／４程度に下げてもよい。

この場合、駆動電圧設定回路１４，１４ａ，３４，３４ａによる駆動電圧ＶＤＤＬの設定可能範囲を大幅に拡大することができ、当該時間計測回路１，１ａ，３，３ａをより様々な用途に適用することができる。

上記実施形態では、駆動電圧設定回路１４，１４ａ，３４，３４ａは、一定の駆動電圧ＶＤＤ以下の電圧レベルを有する駆動電圧ＶＤＤＬを発生させるように構成したが、一定電圧ＶＤＤ以上の電圧レベルを有する駆動電圧ＶＤＤＬを発生させるように構成してもよい。但し、この場合、駆動電圧設定回路１４，１４ａ，３４，３４ａには、駆動電圧ＶＤＤＬの上限値以上の電源電圧を供給する必要がある。

上記第２及び第４実施形態では、仲介バッファ回路１１，３１、駆動用バッファ回路３５、遅延用バッファ回路３７に供給する駆動電圧ＶＤＤＩを、パルス遅延回路１０，３０に供給する駆動電圧ＶＤＤＬと、ラッチ＆エンコーダ１２，３２、周回数カウンタ３６、ラッチ回路３８に供給する駆動電圧ＶＤＤとの中間の値に設定しているが、駆動電圧ＶＤＤＩは、駆動電圧ＶＤＤ又はＶＤＤＬのいずれかと同じ大きさとしてもよい。

上記実施形態では、トランジスタのサイズを、櫛波状に連結するゲート数によって調整しているが、個々のゲートパターンの大きさ、即ちゲート幅（トランジスタ長）Ｌやゲート長（トランジスタ幅）Ｗを増減することにより調整してもよい。

（ａ）は第１実施形態の時間計測回路の全体構成図、（ｂ）は遅延ユニットの詳細を示す回路図。 （ａ）は駆動電圧設定回路の詳細を示すブロック図、（ｂ）（ｃ）はパルス遅延回路の動作を示す説明図。 （ａ）は最小サイズのトランジスタで構成されたＣＭＯＳインバータゲート回路のパターン図、（ｂ）は最小サイズより大きいサイズ（ゲートが櫛波状）のトランジスタで構成されたＣＭＯＳインバータゲート回路のパターン図。 （ａ）は第２実施形態の時間計測回路の全体構成図、（ｂ）は駆動電圧設定回路の詳細を示すブロック図。 第３実施形態の時間計測回路の全体構成図。 第４実施形態の時間計測回路の全体構成図。 遅延ユニットの他の構成例を示す回路図。 Ｄ／Ａ変換器の代替回路を示す回路図。 ＣＭＯＳインバータゲート回路のパターン図。

符号の説明

１，１ａ，３，３ａ…時間計測回路、１０，３０…パルス遅延回路、１１，３１…仲介バッファ回路、１２，３２…ラッチ＆エンコーダ、１４，１４ａ，３４，３４ａ…駆動電圧設定回路、１５，１５ａ…Ｄ／Ａ変換器、１６，１８…バッファ、１７…レベルシフト回路、３５…駆動用バッファ回路、３６…周回数カウンタ、３７…遅延用バッファ回路、３８…ラッチ回路、ＤＵ…遅延ユニット、ＩＮＶ…ＣＭＯＳインバータゲート回路。

Claims (8)

1. 駆動電圧に応じた遅延時間で信号を遅延させる遅延ユニットを、複数段直列又はリング状に接続してなり、外部から起動用パルスが入力されると、前記遅延ユニットにてパルス信号を順次遅延させながら伝送するパルス遅延回路と、
   外部から計測用パルスが入力されると、前記起動用パルスの入力から前記計測用パルスの入力までの間に前記パルス遅延回路内で前記パルス信号が通過した前記遅延ユニットの段数に対応する数値データを時間計測データとして出力する符号化回路と、
   外部からの指令に従って前記パルス遅延回路の駆動電圧を可変設定する第一駆動電圧設定回路と、
   を備えることを特徴とする時間計測回路。
2. 前記第一駆動電圧設定回路にて設定可能な駆動電圧の最小値は、前記パルス遅延回路を構成する各遅延ユニットの出力を入力とする回路の閾値電圧より大きいことを特徴とする請求項１に記載の時間計測回路。
3. 前記第一駆動電圧設定回路にて設定可能な駆動電圧は、前記符号化回路の駆動電圧以下の大きさであることを特徴とする請求項２に記載の時間計測回路。
4. 前記パルス遅延回路は、前記符号化回路を構成するトランジスタより、サイズが大きいトランジスタを用いて構成されていることを特徴とする請求項１乃至請求項３のいずれかに記載の時間計測回路。
5. 前記パルス遅延回路を構成するトランジスタのゲート形状が、櫛歯状に形成されていることを特徴とする請求項４に記載の時間計測回路。
6. 前記パルス遅延回路を構成する各遅延ユニットの出力である遅延パルスを、前記符号化回路に取り込ませる取込端のそれぞれに設けられたバッファ回路と、
   前記バッファ回路の駆動電圧を、前記第一駆動電圧設定回路により設定された前記パルス遅延回路の駆動電圧と前記符号化回路の駆動電圧との中間の大きさに設定する第二駆動電圧設定回路と、
   を備えることを特徴とする請求項１乃至請求項５のいずれかに記載の時間計測回路。
7. 前記パルス遅延回路は、前記遅延ユニットをリング状に接続してなるリングディレイラインからなり、
   前記符号化回路は、
   前記パルス遅延回路を前記パルス信号が周回した回数をカウントする周回数カウンタと、
   前記パルス遅延回路内での前記パルス信号の位置を符号化した値を前記数値データの下位ビットとして出力する下位符号化回路と、
   前記周回数カウンタのカウント値を前記数値データの上位ビットとして出力する上位符号化回路と、
   を備え、
   前記バッファ回路の一つは、前記遅延パルスの一つを動作クロックとして前記周回数カウンタに取り込ませる取込端に設けられたものであることを特徴とする請求項６に記載の時間計測回路。
8. 前記符号化回路は、外部から計測用パルスが順次複数回入力されると、前記計測用パルスが入力される毎に、その都度、前記時間計測データを生成することを特徴とする請求項１乃至請求項７のいずれかに記載の時間計測回路。