JPWO2007094074A1 - 信号処理方法、信号処理装置及びアナログ／デジタル変換装置 - Google Patents

Abstract

時間領域信号の時間軸で表されるアナログ信号情報を高速に精度よく処理する。時間領域信号（Ｓ１）と時間領域信号（Ｓ２）を入力し、１つのアナログ信号情報を表す単位時間（フルスケール時間（ＴＦ））内における時間領域信号（Ｓ１）のパルス幅（ｔａ１）、（ｔａ２）と時間領域信号（Ｓ２）のパルス幅（ｔｂ１）、（ｔｂ２）との差分を、パルス幅（ｔａ１）、（ｔａ２）がパルス幅（ｔｂ１）、（ｔｂ２）よりも大きい場合には正の情報、パルス幅（ｔａ１）、（ｔａ２）がパルス幅（ｔｂ１）、（ｔｂ２）よりも小さい場合には負の情報として信号処理する。

Description

本発明は信号処理方法、信号処理装置及びアナログ／デジタル変換装置に関し、特に時間領域信号を処理する信号処理方法、信号処理装置及び時間領域信号をデジタル値に変換するアナログ／デジタル変換装置に関する。

従来から、ＰＷＭ（Pulse Width Modulation）のように、パルス信号のような時間領域信号の時間軸で、アナログ信号情報を表現する手法がある（例えば、特許文献１参照。）。

アナログ信号情報を時間領域信号の時間軸で表現する場合、電圧軸で表現する場合と比べて低電圧でアナログ信号処理が可能である。近年、ハードウェアの高速化により、時間分解能を向上できるようになり、この手法が注目されてきている。

アナログ信号情報を時間軸で表現する手法の一つとして、例えば、パルス信号などの時間領域信号におけるパルス幅やパルス間隔をアナログ信号情報として表現する方式がある。

図６は、パルス幅をアナログ信号情報とした例を示す図である。
この例では、１つのアナログ信号情報を表す単位時間（フルスケール時間）ＴＦで０から８の数値を表す場合を示している。このとき、入力されたパルス信号のパルス幅が、例えば図のように、信号処理回路の時間分解能ΔＴを５つ含む場合には、“５”を表すことができる。

このような時間領域信号のパルス幅でアナログ信号情報を表すことを利用した信号処理回路の１つに、ＡＤ（アナログ／デジタル）変換装置が知られている。
図７は、従来のＡＤ変換装置の一例の回路図である。

ここで示すＡＤ変換装置５０は、フリップフロップ回路（以下ＦＦと表記する。）５１、５２、５３、５４、５５と、バッファ６０、６１、６２、６３と、インバータ７０と、エンコーダ７１を有している。

ＦＦ５１〜５５は、例えば、Ｄフリップフロップである。バッファ６０〜６３はそれぞれ２段のインバータで構成されている。
ＦＦ５１の端子Ｄには常に‘１’が入力され、端子Ｃには時間領域信号が入力される。時間領域信号が‘０’から‘１’へ変化するときに、端子Ｄから‘１’がＦＦ５１に取り込まれ保持されるとともに、出力端子Ｑから出力される。また端子Ｒにはリセット信号が入力され、リセット信号が‘１’のときＦＦ５１の出力端子Ｑが‘０’にリセットされる。

ＦＦ５１の出力端子Ｑからの出力信号は、バッファ６０に入力される。バッファ６０の入力側のノードｎ１０の状態は、バッファ６０の遅延時間分遅れてノードｎ１１に伝わり、バッファ６０、６１の遅延時間分遅れてノードｎ１２に伝わり、バッファ６０、６１、６２の遅延時間分遅れてノードｎ１３に伝わり、バッファ６０〜６３の遅延時間分遅れてノードｎ１４に伝わる。各バッファ６０〜６３の遅延時間が、ＡＤ変換装置５０の時間分解能を規定している。

ＦＦ５２〜５５の端子Ｃにはインバータ７０を介して反転した時間領域信号が入力される。また、ＦＦ５２の端子Ｄはノードｎ１１と接続し、ＦＦ５３の端子Ｄはノードｎ１２と接続し、ＦＦ５４の端子Ｄはノードｎ１３と接続し、ＦＦ５５の端子Ｄはノードｎ１４と接続している。

これにより、時間領域信号の立ち下がりタイミングで、ノードｎ１０〜ｎ１４の状態がＦＦ５２〜５５に取り込まれ、保持される。
なお、ＦＦ５２〜５５の端子Ｒにはリセット信号が入力される。リセット信号が‘１’のとき、ＦＦ５２〜５５はすべて‘０’にリセットされる。

ＦＦ５２〜５５の出力端子Ｑからの出力信号Ｐ１０、Ｐ１１、Ｐ１２、Ｐ１３はエンコーダ７１に入力される。エンコーダ７１は例えば、クロック信号の立ち上がりに同期してＦＦ５２〜５５の出力信号Ｐ１０〜Ｐ１３を取り込む。

なお、図７では、簡単のため、４つのバッファ６０〜６３及びノードｎ１０〜ｎ１４の状態を記憶するＦＦ５２〜５５を設けた場合について示しているが、実際にはこれらを任意の数に拡張可能である。

次にＡＤ変換装置５０の動作を説明する。
図８は、従来のＡＤ変換装置の動作を示す一例のタイミングチャートである。
ここでは、前述したＡＤ変換装置５０における各信号の様子を示している。なお、信号Ｎ１０〜Ｎ１４は、図７のノードｎ１０〜ｎ１４における信号を示している。また、ＴＦは、フルスケール時間を示し、この時間における時間領域信号のパルス幅がアナログ信号情報を表す。また、ＴＤは、エンコーダ７１の信号処理と、各ＦＦ５１〜５５のリセットに必要な時間を示している。

リセット信号が‘１’のときは、ＦＦ５１〜５５が全てリセットされ、信号Ｎ１０〜Ｎ１４及び、出力信号Ｐ１０〜Ｐ１３は全て‘０’となる。その後リセット信号が‘０’となり、時間領域信号が‘１’になると、その立ち上がりに同期してノードｎ１０の信号Ｎ１０が‘１’へ変化する（タイミングＴ２０）。

その変化はバッファ６０、６１、６２、６３の遅延時間だけ遅れながら、ノードｎ１１〜ｎ１４に伝搬し、信号Ｎ１１、Ｎ１２、Ｎ１３、Ｎ１４が順に‘１’へ変化する。ノードｎ１１〜ｎ１４の状態は、時間領域信号が‘０’になる立ち下がりに同期してＦＦ５２〜５５に取り込まれ出力信号Ｐ１０〜Ｐ１３として出力される。このとき、出力信号Ｐ１０〜Ｐ１３のうちで‘１’となる信号の個数を数えることで、時間領域信号が立ち上がってから立ち下がるまでに、バッファ６０〜６３をどこまで‘１’が伝搬したかが離散値としてわかる。これにより、時間領域信号のパルス幅が、バッファ１段分の遅延時間を単位としてデジタル化される。図７の回路の例では、出力信号Ｐ１０〜Ｐ１３で０〜４を表現することができる。

最初のフルスケール時間ＴＦにおいて、時間領域信号はタイミングＴ２１で‘０’になる。このとき、信号Ｎ１１〜Ｎ１３は‘１’に変化しているが、信号Ｎ１４は遅延時間の影響で‘０’のままである。このとき３つの出力信号Ｐ１０〜Ｐ１２が‘１’となり、出力信号Ｐ１３が‘０’となる。これにより、時間領域信号のパルス幅は‘３’というデジタル値を示すことになる。

１つめの時間領域信号のフルスケール時間ＴＦが経過すると（タイミングＴ２２）、エンコーダ７１は、クロック信号の立ち上がりに同期して出力信号Ｐ１０〜Ｐ１３を取り込み、例えば２進コードなどの任意の形式で表現する（タイミングＴ２３）。ＴＤにおいて、リセット信号が‘１’になると（タイミングＴ２４）、ＦＦ５１〜５５が全てリセットされて、信号Ｎ１０及び出力信号Ｐ１０〜Ｐ１３が全て‘０’となる。その後、再び、リセット信号が‘０’となり、時間領域信号が‘１’になると、次のフルスケール時間ＴＦでの信号処理が行われる（タイミングＴ２５）。２つめのフルスケール時間ＴＦにおいて、時間領域信号はタイミングＴ２６で‘０’になる。このとき信号Ｎ１１、Ｎ１４が‘１’で、信号Ｎ１２、Ｎ１３が‘０’である。よって出力信号Ｐ１０、Ｐ１３が‘１’で、出力信号Ｐ１１、Ｐ１２が‘０’となり、２つめの時間領域信号のフルスケール時間ＴＦが経過すると（タイミングＴ２７）、出力信号Ｐ１０〜Ｐ１３がエンコーダ７１に取り込まれる（タイミングＴ２８）。なお、信号Ｐ１３が‘１’となるのは、信号Ｎ１４が１つめのフルスケール時間ＴＦにおいて‘１’となった状態で、まだタイミングＴ２４におけるリセットがタイミングＴ２６において伝搬していなかったためであり、時間領域信号の立ち上がりによる‘１’が伝搬したことを示すものではない。この場合の信号処理を適切に行うため、エンコーダ７１は出力信号Ｐ１０〜Ｐ１３について、タイミングＴ２６においてすでにリセットが伝搬していたことを示す‘０’があるかどうかを、先頭から順に探索して、‘０’が検出された場合には以降の出力信号を全て‘０’に補正する仕組みを備えておくことができる。例えばこの場合、出力信号Ｐ１１が‘０’であるため、エンコーダ７１は出力信号Ｐ１２、Ｐ１３を‘０’に補正する。これにより時間領域信号のパルス幅のデジタル値‘１’を表すことができる。
特開平５−１６７４５０号公報

従来の時間領域信号の時間軸でアナログ信号情報を表す場合、Ｓ／Ｎ比はフルスケール時間に比例し、時間分解能に反比例する。しかし、フルスケール時間は、長くすると信号処理速度が減少するため、あまり長くすることができないという問題があった。また、時間分解能はトランジスタをはじめとする素子の動作速度や消費電力などで限界が決まるため、任意に細かく設定することができないという問題があった。

また、信号発生回路から入力した時間領域信号を、例えば図７のようなＡＤ変換装置などの信号処理回路で処理する場合、信号発生側での‘１’と‘０’とを区別する閾値と、信号処理側での閾値との差により、パルス幅のずれが生じる問題もある。

図９は、閾値の差によって生じるパルス幅のずれを示す図である。
‘１’と‘０’との閾値が、信号発生側と信号処理側で異なると、例えば、図のように信号発生側でのパルス幅ｔｗ１０と、信号処理側でのパルス幅ｔｗ１１とが異なり、ずれ（オフセット）が生じる。このオフセット分が信号処理の精度を低下させていた。

また、信号処理回路内で、時間領域信号の立ち上がりエッジの処理時間と立ち下がりエッチの処理時間との差（スキュー）により、パルス幅にオフセットが生じる場合もある。
例えば、従来のＡＤ変換装置において、図８のタイミングチャートで示したように時間領域信号の立ち上がりと信号Ｎ１０の立ち上がりのタイミング、及び時間領域信号の立ち下がりと出力信号Ｐ１０〜Ｐ１３の変化のタイミングは、理想的に同時に起こるとしている。しかしながら、実際には時間領域信号が立ち上がってから、実際にＦＦ５１が‘１’を出力するまでと、時間領域信号が立ち下がってからインバータ７０を経由してノードｎ１１〜ｎ１４の状態がＦＦ５２〜５５に取り込まれるまでにはそれぞれ遅延があり、両者の遅延は必ずしも等しくない。そのため、時間領域信号のパルス幅があたかも遅延の分だけ異なっているかのようにデジタル化されてしまうという問題があった。

本発明はこのような点に鑑みてなされたものであり、時間領域信号の時間軸で表されるアナログ信号情報を高速に精度よく処理可能な信号処理方法を提供することを目的とする。

また、本発明の他の目的は、時間領域信号の時間軸で表されるアナログ信号情報を高速に精度よく処理可能な信号処理装置を提供することである。
また、本発明の他の目的は、時間領域信号の時間軸で表されるアナログ信号情報を用いて、高速に精度よくＡＤ変換を行うＡＤ変換装置を提供することである。

本発明では上記問題を解決するために、時間領域信号を処理する信号処理方法において、図１に示すように、時間領域信号Ｓ１と時間領域信号Ｓ２を入力し、１つのアナログ信号情報を表す単位時間（フルスケール時間ＴＦ）内における時間領域信号Ｓ１のパルス幅ｔａ１、ｔａ２と時間領域信号Ｓ２のパルス幅ｔｂ１、ｔｂ２との差分を、パルス幅ｔａ１、ｔａ２がパルス幅ｔｂ１、ｔｂ２よりも大きい場合には正の情報、パルス幅ｔａ１、ｔａ２がパルス幅ｔｂ１、ｔｂ２よりも小さい場合には負の情報として信号処理することを特徴とする信号処理方法が提供される。

上記の方法によれば、時間領域信号Ｓ１のパルス幅ｔａ１、ｔａ２と、時間領域信号Ｓ２のパルス幅ｔｂ１、ｔｂ２との差分でフルスケール時間ＴＦ内の情報を表すので、時間領域信号Ｓ１と時間領域信号Ｓ２のそれぞれのオフセット成分が打ち消される。また、差分は正または負の情報となるので、１つのフルスケール時間ＴＦ内で、−ＴＦから＋ＴＦまでの情報が表されるようになる。

また、時間領域信号を処理する信号処理装置において、第１の時間領域信号と第２の時間領域信号を入力し、１つのアナログ信号情報を表す単位時間内における前記第１の時間領域信号の第１のパルス幅と前記第２の時間領域信号の第２のパルス幅との差分を、前記第１のパルス幅が前記第２のパルス幅よりも大きい場合には正の情報、前記第１のパルス幅が前記第２のパルス幅よりも小さい場合には負の情報として信号処理することを特徴とする信号処理装置が提供される。

上記の構成によれば、第１の時間領域信号の第１のパルス幅と、第２の時間領域信号の第２のパルス幅との差分で単位時間内の情報を表すので、第１の時間領域信号と第２の時間領域信号のそれぞれのオフセット成分が打ち消される。また、差分は正または負の情報となるので、１つの単位時間内で、単位時間の２倍の情報が表されるようになる。

また、時間領域信号をデジタル値に変換するアナログ／デジタル変換装置において、第１の時間領域信号と第２の時間領域信号を入力し、１つのアナログ信号情報を表す単位時間内における前記第１の時間領域信号の第１のパルス幅を第１のデジタル値に変換し、前記単位時間内における前記第２の時間領域信号の第２のパルス幅を第２のデジタル値に変換するデジタル変換部と、前記第１のデジタル値から前記第２のデジタル値を減算し、減算結果を前記単位時間内のデジタル値として扱う減算処理部と、を有することを特徴とするアナログ／デジタル変換装置が提供される。

上記の構成によれば、デジタル変換部は、第１の時間領域信号と第２の時間領域信号を入力し、１つのアナログ信号情報を表す単位時間内における第１の時間領域信号の第１のパルス幅を第１のデジタル値に変換し、単位時間内における第２の時間領域信号の第２のパルス幅を第２のデジタル値に変換する。減算処理部は、第１のデジタル値から第２のデジタル値を減算し、減算結果を単位時間内のデジタル値として扱う。

本発明は、２つの時間領域信号を入力して、１つのアナログ信号情報を表す単位時間内における２つの時間領域信号のパルス幅の差分（正または負の情報となる）により、その単位時間内の情報を表すので、２つの時間領域信号のそれぞれのオフセット成分が打ち消され精度の高い信号処理を行うことができる。また、差分は正または負の情報となるので、１つの単位時間内で、単位時間の２倍の情報を表すことができるようになり、信号処理速度を向上することができる。

本発明の上記および他の目的、特徴および利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。

本実施の形態の信号処理方法を説明する図である。（その１） 本実施の形態の信号処理方法を説明する図である。（その２） ２つの時間領域信号のパルスを示す図である。 本実施の形態のＡＤ変換装置の一例の回路図である。 本実施の形態のＡＤ変換装置の動作を説明する一例のタイミングチャートである。 パルス幅をアナログ信号情報とした例を示す図である。 従来のＡＤ変換装置の一例の回路図である。 従来のＡＤ変換装置の動作を示す一例のタイミングチャートである。 閾値の差によって生じるパルス幅のずれを示す図である。

以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１及び図２は、本実施の形態の信号処理方法を説明する図である。
図２のように、本実施の形態の信号処理回路１０は、信号発生回路１１から、２つの時間領域信号Ｓ１、Ｓ２を入力する。時間領域信号Ｓ１、Ｓ２は、図１のようなパルス信号である。

信号処理回路１０は、図１のような時間領域信号Ｓ１、Ｓ２を入力すると、始めのフルスケール時間ＴＦにおいて、時間領域信号Ｓ１のパルス幅ｔａ１と時間領域信号Ｓ２のパルス幅ｔｂ１の差分を求める。

差分の具体的な求め方として、信号発生回路１１から、図１のように立ち上がりタイミングを揃えた時間領域信号Ｓ１、Ｓ２を入力し、両者の立ち下がりタイミングの差で差分求める方法がある。この他にも、立ち下がりタイミングを揃えた時間領域信号Ｓ１、Ｓ２を入力し、両者の立ち上がりタイミングの差で差分を求めたり、立ち下がりと立ち上がりの両方のタイミングを用いて差分を求めるようにしてもよい。

また、信号処理回路１０は、差分を求める際、時間領域信号Ｓ１のパルス幅ｔａ１が時間領域信号Ｓ２のパルス幅ｔｂ１よりも大きい場合には得られた差分を正の情報とし、時間領域信号Ｓ１のパルス幅ｔａ１が時間領域信号Ｓ２のパルス幅ｔｂ１よりも小さい場合には得られた差分を負の情報として扱う。例えば、図１の最初のフルスケール時間ＴＦ内では、時間領域信号Ｓ１のパルス幅ｔａ１は、時間領域信号Ｓ２のパルス幅ｔｂ１よりも大きい（時間が長い）ので、その差分ｔａ１−ｔｂ１を正の情報として扱う。

一方、次のフルスケール時間ＴＦでは、時間領域信号Ｓ１のパルス幅ｔａ２は、時間領域信号Ｓ２のパルス幅ｔｂ２よりも小さい（時間が短い）ので、その差分ｔａ２−ｔｂ２を負の情報として扱う。

そして信号処理回路１０は、正または負の差分の情報を、それぞれのフルスケール時間ＴＦにおける情報として信号処理を行う。
このような信号処理方法によれば、１つのフルスケール時間ＴＦ内で、−ＴＦから＋ＴＦまでの情報を表すことができる。つまり、フルスケール時間ＴＦの２倍の情報を扱うことができる。これにより、Ｓ／Ｎ比を悪化することなく、図６で示したような従来の時間領域信号を扱う場合よりも、２倍の信号処理速度を実現できる。さらに、以下のような効果もある。

図３は、２つの時間領域信号のパルスを示す図である。
ここでは、図１に示した２つの時間領域信号Ｓ１、Ｓ２の、最初のフルスケール時間ＴＦでのパルスを拡大した図を示している。前述したように、本実施の形態の信号処理方法では、パルス幅ではなく、２つの時間領域信号Ｓ１、Ｓ２の差分ｔａ１−ｔｂ１を信号処理回路１０で扱う１フルスケール時間ＴＦの情報としている。そのため、たとえ信号発生回路１１での‘１’と‘０’を区別する閾値が、信号処理回路１０での閾値と異なっても、差分はｔａ１−ｔｂ１と変わらない。つまり、パルス幅のオフセット成分は打ち消され、誤差とはならない。

また、信号処理回路１０内でのスキューによるパルス幅のオフセット成分も２つの時間領域信号Ｓ１、Ｓ２のパルス幅の差分を取ることで打ち消される。
さらには、信号発生回路１１での電源変動などによる外来ノイズも、２つの時間領域信号Ｓ１、Ｓ２の両方に印加されるので、これらのパルス幅の差分を取ることで打ち消される。

以上のように、本実施の形態の信号処理方法によれば、時間領域信号の時間軸で表されるアナログ信号情報を精度よく高速で処理することができる。
次に、信号処理回路１０の例として、時間領域信号をデジタル値に変換するＡＤ変換装置を説明する。

図４は、本実施の形態のＡＤ変換装置の一例の回路図である。
ＡＤ変換装置２０は、ＦＦ２１、２２、２３、２４、２５、２６、２７、２８、２９と、バッファ３０、３１、３２、３３と、インバータ４０、４１と、エンコーダ４２を有している。

ＦＦ２１〜２９は、例えば、Ｄフリップフロップである。バッファ３０〜３３はそれぞれ２段のインバータで構成されている。
ＦＦ２１は、フルスケール時間ＴＦにおける時間領域信号Ｓ１、Ｓ２のパルスの開始タイミングを捕捉する機能を有している。ＦＦ２１の端子Ｄには常に‘１’が入力され、端子Ｃには信号Ｓｅｔが入力される。信号Ｓｅｔは、例えば、時間領域信号Ｓ１、Ｓ２の両者の立ち上がりタイミングで‘１’となる信号である。信号Ｓｅｔが‘０’から‘１’へ変化するときに、端子Ｄから‘１’がＦＦ２１に取り込まれ保持されるとともに、出力端子Ｑから出力される。なお、信号Ｓｅｔは、時間領域信号Ｓ１、Ｓ２の両者の立ち上がりタイミングに対して若干前後したタイミングで立ち上がってもよく、また、時間領域信号Ｓ１、Ｓ２の論理和を用いてもよい。またＦＦ２１の端子Ｒにはリセット信号ＲＳＴが入力される。これらの信号Ｓｅｔ、リセット信号ＲＳＴやクロック信号ＣＫは、例えば、図２で示したような信号発生回路１１から入力されるか、あるいは図２の信号発生回路１１と信号処理回路１０のタイミングを外部から制御するタイミング制御回路により入力される。

ＦＦ２１の出力端子Ｑからの出力信号は、バッファ３０に入力される。バッファ３０の入力側のノードｎ０の状態は、バッファ３０の遅延時間分遅れてノードｎ１に伝わり、バッファ３０、３１の遅延時間分遅れてノードｎ２に伝わり、バッファ３０〜３２の遅延時間分遅れてノードｎ３に伝わり、バッファ３０〜３３の遅延時間分遅れてノードｎ４に伝わる。このように、直列に接続されたバッファ３０〜３３は遅延回路として機能し、１つのバッファの遅延時間が、ＡＤ変換装置２０の時間分解能を規定している。

ＦＦ２２〜２５の端子Ｃにはインバータ４０を介して反転した時間領域信号Ｓ１が入力され、ＦＦ２６〜２９の端子Ｃにはインバータ４１を介して反転した時間領域信号Ｓ２が入力される。また、ＦＦ２２、２６の端子Ｄはノードｎ１と接続し、ＦＦ２３、２７の端子Ｄはノードｎ２と接続し、ＦＦ２４、２８の端子Ｄはノードｎ３と接続し、ＦＦ２５、２９の端子Ｄはノードｎ４と接続している。

これにより、時間領域信号Ｓ１の立ち下がりタイミングでノードｎ１〜ｎ４の状態がＦＦ２２〜２５に取り込まれ保持され、時間領域信号Ｓ２の立ち下がりタイミングでノードｎ１〜ｎ４の状態がＦＦ２６〜２９に取り込まれ保持される。

なお、ＦＦ２２〜２９の端子Ｒにはリセット信号ＲＳＴが入力される。リセット信号ＲＳＴが‘１’のときＦＦ２２〜２９は全て‘０’にリセットされる。
ＦＦ２２〜２９の出力端子Ｑからの出力信号Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７、Ｐ８はエンコーダ４２に入力される。エンコーダ４２は例えば、クロック信号ＣＫの立ち上がりに同期してＦＦ２２〜２９の出力信号Ｐ１〜Ｐ８を取り込む。

なお、図４では、簡単のため、４つのバッファ３０〜３３及びノードｎ１〜ｎ４の状態を記憶するＦＦ２２〜２９を設けた場合について示しているが、実際にはこれらを任意の数に拡張可能である。

次にＡＤ変換装置２０の動作を説明する。
図５は、本実施の形態のＡＤ変換装置の動作を説明する一例のタイミングチャートである。

ここでは、前述したＡＤ変換装置２０における各信号の様子を示している。なお、信号Ｎ０〜Ｎ４は、図４のノードｎ０〜ｎ４における信号を示している。また、ＴＦは、フルスケール時間を示し、この時間における時間領域信号Ｓ１、Ｓ２のパルス幅がアナログ信号情報を表す。また、ＴＤは、エンコーダ４２の信号処理と、各ＦＦ２１〜２９のリセットに必要な時間を示している。

始めはリセット信号ＲＳＴが‘１’であり、ＦＦ２１〜２９が全てリセットされ、信号Ｎ０〜Ｎ４及び、出力信号Ｐ１〜Ｐ８は全て‘０’となっている。リセット信号ＲＳＴが‘０’となった後、時間領域信号Ｓ１、Ｓ２が‘１’になると、信号Ｓｅｔが‘１’となり、その立ち上がりに同期してノードｎ０の信号Ｎ０が‘１’へ変化する（タイミングＴ０）。その変化はバッファ３０、３１、３２、３３の遅延時間だけ遅れながら、ノードｎ１〜ｎ４に伝搬し、信号Ｎ１、Ｎ２、Ｎ３、Ｎ４が順に‘１’へ変化する。ノードｎ１〜ｎ４の状態は、時間領域信号Ｓ１、Ｓ２が‘０’になる立ち下がりに同期してＦＦ２２〜２５またはＦＦ２６〜２９に取り込まれ、出力信号Ｐ１〜Ｐ８として出力される。このとき、出力信号Ｐ１〜Ｐ４のうちで‘１’となる信号の個数を数えることで、時間領域信号Ｓ１が立ち上がってから立ち下がるまでに、バッファ３０〜３３をどこまで‘１’が伝搬したかが離散値としてわかる。同様に、出力信号Ｐ５〜Ｐ８のうちで‘１’となる信号の個数を数えることで、時間領域信号Ｓ２が立ち上がってから立ち下がるまでに、バッファ３０〜３３をどこまで‘１’が伝搬したかが離散値としてわかる。これにより、時間領域信号Ｓ１、Ｓ２のパルス幅が、バッファ１段分の遅延時間を単位としてデジタル化される。図４の回路の例では、出力信号Ｐ１〜Ｐ４と出力信号Ｐ５〜Ｐ８で０〜４を表現することができる。

図５の例の場合、最初のフルスケール時間ＴＦにおいて、時間領域信号Ｓ２はタイミングＴ１で‘０’になる。このとき、信号Ｎ１は‘１’に変化しているが、信号Ｎ２〜Ｎ４は遅延時間の影響で‘０’のままである。このとき出力信号Ｐ５が‘１’となり、出力信号Ｐ６〜Ｐ８は‘０’となる。これにより、時間領域信号Ｓ２のパルス幅は‘１’というデジタル値に変換されたことになる。

一方、時間領域信号Ｓ１はタイミングＴ２で‘０’になっている。このとき、信号Ｎ１〜Ｎ３は‘１’に変化しているが、信号Ｎ４は遅延時間の影響で‘０’のままである。このとき出力信号Ｐ１〜Ｐ３が‘１’となり、出力信号Ｐ４は‘０’となる。これにより、時間領域信号Ｓ１のパルス幅は‘３’というデジタル値を示すことになる。

１つめの時間領域信号Ｓ１、Ｓ２のフルスケール時間ＴＦが経過すると（タイミングＴ３）、エンコーダ４２は、クロック信号ＣＫの立ち上がりに同期して出力信号Ｐ１〜Ｐ８を取り込む。そして、出力信号Ｐ１〜Ｐ４で表される時間領域信号Ｓ１のパルス幅のデジタル値‘３’から、出力信号Ｐ５〜Ｐ８で表される時間領域信号Ｓ２のパルス幅のデジタル値‘１’を減算し、デジタル値‘２’を得る。エンコーダ４２は、例えば減算結果を２進コードなどの任意の形式で表現するようにしてもよい（タイミングＴ４）。ＴＤにおいて、リセット信号ＲＳＴが‘１’になると（タイミングＴ５）、ＦＦ２１〜２９が全てリセットされて、信号Ｎ０及び出力信号Ｐ１〜Ｐ８が全て‘０’となる。その後、再び、リセット信号が‘０’となり、時間領域信号Ｓ１、Ｓ２が‘１’になると、信号Ｓｅｔが立ち上がり、次のフルスケール時間ＴＦでの信号処理が行われる（タイミングＴ６）。

２つめのフルスケール時間ＴＦにおいて、時間領域信号Ｓ１はタイミングＴ７で‘０’になる。このとき信号Ｎ１、Ｎ４が‘１’で、信号Ｎ２、Ｎ３が‘０’である。よって出力信号Ｐ１、Ｐ４が‘１’で、出力信号Ｐ２、Ｐ３が‘０’となる。

一方、時間領域信号Ｓ２はタイミングＴ８で‘０’になる。このとき信号Ｎ１〜Ｎ３が‘１’で、信号Ｎ４が‘０’である。よって出力信号Ｐ５〜Ｐ７が‘１’で、出力信号Ｐ８が‘０’となる。

２つめのフルスケール時間ＴＦが経過すると（タイミングＴ９）、エンコーダ４２は、クロック信号ＣＫに同期して出力信号Ｐ１〜Ｐ８を取り込む。ここで、出力信号Ｐ１〜Ｐ４は‘１００１’となるが、出力信号Ｐ４が‘１’となるのは、信号Ｎ４が１つめのフルスケール時間ＴＦにおいて‘１’となった状態で、まだタイミングＴ５におけるリセットがタイミングＴ７においてまだ伝搬していなかったためであり、時間領域信号Ｓ１、Ｓ２の立ち上がりによる‘１’が伝搬したことを示すものではない。この場合の信号処理を適切に行うため、エンコーダ４２は出力信号Ｐ１〜Ｐ４及び出力信号Ｐ５〜Ｐ８について、タイミングＴ７及びＴ８においてすでにリセットが伝搬していたことを示す‘０’があるかどうかを先頭から順に探索する。そして‘０’が検出された場合には以降の出力信号を全て‘０’に補正する仕組みを備えておくことができる。例えばこの場合、出力信号Ｐ２が‘０’であるため、エンコーダ４２は、出力信号Ｐ３、Ｐ４を‘０’に補正する。これにより時間領域信号Ｓ１のパルス幅のデジタル値‘１’を表すことができる。

エンコーダ４２は、時間領域信号Ｓ１のパルス幅のデジタル値‘１’から、出力信号Ｐ５〜Ｐ８で表される時間領域信号Ｓ２のパルス幅のデジタル値は‘３’を減算し、デジタル値‘−２’を得る。エンコーダ４２は、例えば減算結果を２進コードなどの任意の形式で表現するようにしてもよい（タイミングＴ１０）。

このようなＡＤ変換装置２０によれば、１つのフルスケール時間ＴＦ内で、−ＴＦから＋ＴＦまでのアナログ情報に対応したデジタル値を表すことができる。つまり、フルスケール時間ＴＦの２倍の情報を扱うことができる。これにより、Ｓ／Ｎ比を悪化することなく、図６で示したような従来の時間領域信号を扱う場合よりも、２倍の信号処理速度を実現できる。

さらに、図３で示したようなパルス幅のオフセット成分を打ち消す効果も同様にあり、スキューによるパルス幅のオフセット成分も２つの時間領域信号Ｓ１、Ｓ２のパルス幅から変換したデジタル値の差分を取ることで打ち消される。

さらには、図２で示した信号発生回路１１での電源変動などによる外来ノイズも、２つの時間領域信号Ｓ１、Ｓ２の両方に印加されるので、これらのパルス幅から変換したデジタル値の差分を取ることで打ち消される。

なお、上記のＡＤ変換装置２０の回路構成は一例であり、これに限定されない。上記では時間領域信号Ｓ１、Ｓ２の立ち下がりのタイミングでパルス幅をデジタル値に変換した場合について説明したが、適宜インバータを追加または取捨するなどして、立ち下がりタイミングが揃った時間領域信号Ｓ１、Ｓ２を入力してその立ち上がりタイミングを用いてパルス幅をデジタル値に変換するようにしてもよいし、立ち下がりと立ち上がりの両方のタイミングを用いるようにしてもよい。

上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。

符号の説明

Ｓ１、Ｓ２ 時間領域信号
ｔａ１、ｔａ２、ｔｂ１、ｔｂ２ パルス幅
ＴＦ フルスケール時間
１０ 信号処理回路
１１ 信号発生回路
２０ ＡＤ変換装置
２１〜２９ ＦＦ（フリップフロップ）
３０〜３３ バッファ
４０、４１ インバータ
４２ エンコーダ

Claims (14)

1. 時間領域信号を処理する信号処理方法において、
   第１の時間領域信号と第２の時間領域信号を入力し、１つのアナログ信号情報を表す単位時間内における前記第１の時間領域信号の第１のパルス幅と前記第２の時間領域信号の第２のパルス幅との差分を、前記第１のパルス幅が前記第２のパルス幅よりも大きい場合には正の情報、前記第１のパルス幅が前記第２のパルス幅よりも小さい場合には負の情報として信号処理することを特徴とする信号処理方法。
2. 立ち上がりタイミングを揃えた前記第１の時間領域信号と前記第２の時間領域信号を入力し、前記第１の時間領域信号と前記第２の時間領域信号の立ち下がりタイミングの差により前記差分を得ることを特徴とする請求の範囲第１項記載の信号処理方法。
3. 立ち下がりタイミングを揃えた前記第１の時間領域信号と前記第２の時間領域信号を入力し、前記第１の時間領域信号と前記第２の時間領域信号の立ち上がりタイミングの差により前記差分を得ることを特徴とする請求の範囲第１項記載の信号処理方法。
4. 前記第１の時間領域信号の立ち上がりタイミング及び立ち下がりタイミングと、前記第２の時間領域信号の立ち上がりタイミング及び立ち下がりタイミングから、前記差分を得ることを特徴とする請求の範囲第１項記載の信号処理方法。
5. 前記第１の時間領域信号及び前記第２の時間領域信号は、同一の信号発生回路から入力されることを特徴とする請求の範囲第１項記載の信号処理方法。
6. 時間領域信号を処理する信号処理装置において、
   第１の時間領域信号と第２の時間領域信号を入力し、１つのアナログ信号情報を表す単位時間内における前記第１の時間領域信号の第１のパルス幅と前記第２の時間領域信号の第２のパルス幅との差分を、前記第１のパルス幅が前記第２のパルス幅よりも大きい場合には正の情報、前記第１のパルス幅が前記第２のパルス幅よりも小さい場合には負の情報として信号処理することを特徴とする信号処理装置。
7. 立ち上がりタイミングを揃えた前記第１の時間領域信号と前記第２の時間領域信号を入力し、前記第１の時間領域信号と前記第２の時間領域信号の立ち下がりタイミングの差により前記差分を得ることを特徴とする請求の範囲第６項記載の信号処理装置。
8. 立ち下がりタイミングを揃えた前記第１の時間領域信号と前記第２の時間領域信号を入力し、前記第１の時間領域信号と前記第２の時間領域信号の立ち上がりタイミングの差により前記差分を得ることを特徴とする請求の範囲第６項記載の信号処理装置。
9. 前記第１の時間領域信号の立ち上がりタイミング及び立ち下がりタイミングと、前記第２の時間領域信号の立ち上がりタイミング及び立ち下がりタイミングから、前記差分を得ることを特徴とする請求の範囲第６項記載の信号処理装置。
10. 前記第１の時間領域信号及び前記第２の時間領域信号は、同一の信号発生回路から入力されることを特徴とする請求の範囲第６項記載の信号処理装置。
11. 時間領域信号をデジタル値に変換するアナログ／デジタル変換装置において、
    第１の時間領域信号と第２の時間領域信号を入力し、１つのアナログ信号情報を表す単位時間内における前記第１の時間領域信号の第１のパルス幅を第１のデジタル値に変換し、前記単位時間内における前記第２の時間領域信号の第２のパルス幅を第２のデジタル値に変換するデジタル変換部と、
    前記第１のデジタル値から前記第２のデジタル値を減算し、減算結果を前記単位時間内のデジタル値として扱う減算処理部と、
    を有することを特徴とするアナログ／デジタル変換装置。
12. 前記デジタル変換部は、前記単位時間における前記第１の時間領域信号の第１のパルスの開始タイミングまたは前記第２の時間領域信号の第２のパルスの開始タイミングを捕捉する第１のラッチ回路と、
    前記第１のラッチ回路からの出力信号を伝搬する直列に接続された複数の遅延回路と、
    前記遅延回路間のノードに接続し、前記第１のパルスの終了タイミングで前記ノードの状態を保持する複数の第２のラッチ回路と、
    前記ノードに接続し、前記第２のパルスの終了タイミングで前記ノードの状態を保持する複数の第３のラッチ回路と、
    を有し、
    複数の前記第２のラッチ回路が前記第１のデジタル値を出力し、複数の前記第３のラッチ回路が前記第２のデジタル値を出力することを特徴とする請求の範囲第１１項記載のアナログ／デジタル変換装置。
13. 前記第１のラッチ回路は、前記第１の時間領域信号または前記第２の時間領域信号の立ち上がりタイミングにより前記開始タイミングを捕捉し、
    前記第２のラッチ回路は、前記第１の時間領域信号の立ち下がりタイミングを前記第１のパルスの終了タイミングとして、前記ノードの状態を保持し、
    前記第３のラッチ回路は、前記第２の時間領域信号の立ち下がりタイミングを前記第２のパルスの終了タイミングとして、前記ノードの状態を保持することを特徴とする請求の範囲第１２項記載のアナログ／デジタル変換装置。
14. 前記第１のラッチ回路は、前記第１の時間領域信号または前記第２の時間領域信号の立ち下がりタイミングにより前記開始タイミングを捕捉し、
    前記第２のラッチ回路は、前記第１の時間領域信号の立ち上がりタイミングを前記第１のパルスの終了タイミングとして、前記ノードの状態を保持し、
    前記第３のラッチ回路は、前記第２の時間領域信号の立ち上がりタイミングを前記第２のパルスの終了タイミングとして、前記ノードの状態を保持することを特徴とする請求の範囲第１２項記載のアナログ／デジタル変換装置。
    

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