WO2007094074A1 - 信号処理方法、信号処理装置及びアナログ／デジタル変換装置 - Google Patents

信号処理方法、信号処理装置及びアナログ／デジタル変換装置 Download PDF

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signal
timing
time
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PCT/JP2006/302861
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English (en)
French (fr)
Inventor
Masahiro Kudo
Hiroshi Yamazaki
Original Assignee
Fujitsu Limited
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/50—Analogue/digital converters with intermediate conversion to time interval
    • H03M1/504—Analogue/digital converters with intermediate conversion to time interval using pulse width modulation

Definitions

  • the present invention relates to a signal processing method, a signal processing device, and an analog Z digital conversion device, and more particularly, a signal processing method for processing a time domain signal, a signal processing device, and an analog Z digital conversion device for converting a time domain signal into a digital value.
  • a signal processing method for processing a time domain signal a signal processing device, and an analog Z digital conversion device for converting a time domain signal into a digital value.
  • analog signal processing can be performed at a lower voltage than when expressed on the voltage axis.
  • the time resolution can be improved by increasing the hardware speed, and this method has been attracting attention.
  • FIG. 6 is a diagram showing an example in which the pulse width is analog signal information.
  • a unit time (full scale time) representing one analog signal information TF represents a numerical value of 0 force 8.
  • the pulse width of the input pulse signal includes, for example, five time resolutions ⁇ 5 of the signal processing circuit as shown in the figure, “5” can be represented.
  • An AD (analog Z-digital) converter is known as one of signal processing circuits that utilize the analog signal information represented by the pulse width of such a time domain signal.
  • FIG. 7 is a circuit diagram of an example of a conventional AD converter.
  • the AD conversion device 50 shown here includes a flip-flop circuit (hereinafter referred to as FF) 51, 52, 53, 54, 55, notches 60, 61, 62, 63, an innotator 70, an encoder 71.
  • the FFs 51 to 55 are, for example, D flip-flops.
  • Each of the buffers 60 to 63 is composed of a two-stage inverter.
  • '1' is always input to terminal D of FF51, and the time domain signal is input to terminal C.
  • the time domain signal changes from '0' to '1', it is captured and held from terminal D to '1' force FF51, and output from output terminal Q.
  • a reset signal is input to terminal R.
  • the reset signal is '1', output terminal Q of FF51 is reset to '0'.
  • the output signal from the output terminal Q of FF51 is input to the buffer 60.
  • the state of the node nlO on the input side of the buffer 60 is delayed by the delay time of the buffer 60 and transmitted to the node ni l, delayed by the delay time of the buffers 60 and 61, and transmitted to the node nl2, and the buffer 60, 61, 62 Delayed by the delay time and transmitted to node nl 3, and delayed by buffer 60 to 63 delay time and transmitted to node nl4.
  • Delay time force of each buffer 60 to 63 The time resolution of AD converter 50 is specified.
  • An inverted time domain signal is input to the terminals C of the FFs 52 to 55 via the inverter 70. Also, terminal D of FF52 is connected to node ni l, and terminal D of FF53 is connected to node nl2.
  • Terminal D of FF54 is connected to node nl3, and terminal D of FF55 is connected to node nl4.
  • the reset signal is input to terminals R of FF52 to 55.
  • the reset signal is '1'
  • FF52 to 55 are all reset to '0'.
  • Output signals P10, Pl1, P12, and P13 from the output terminals Q of FF52 to 55 are input to the encoder 71.
  • the encoder 71 synchronizes with the rising edge of the clock signal.
  • FIG. 8 is an example timing chart showing the operation of the conventional AD converter.
  • N10 to N14 indicate signals at nodes nl0 to nl4 in FIG. TF indicates the full scale time, and the pulse width of the time domain signal at this time represents the analog signal information.
  • TD indicates the time required for the signal processing of the encoder 71 and the resetting of the FFs 51 to 55.
  • the change propagates to the nodes nl l to nl4 while being delayed by the delay times of the buffers 60, 61, 62, and 63, and the signals Nl l, N12, N13, and N14 are sequentially changed to “1”.
  • the states of the nodes nl l to nl4 are taken into the FFs 52 to 55 in synchronization with the falling edge when the time domain signal becomes “0” and output as output signals P10 to P13.
  • P10 to P13 At this time, by counting the number of signals that become '1' among the output signals P10 to P13, how far the '1' propagated through the noffers 60 to 63 until the time domain signal rises and falls. It is known as a discrete value.
  • the pulse width of the time domain signal is digitized in units of delay time for one buffer stage. In the circuit example of FIG. 7, 0 to 4 can be expressed by the output signals P10 to P13.
  • the time domain signal becomes '0' at timing T21.
  • the signals N11 to N13 change to '1'.
  • the force signal N14 remains '0' due to the delay time.
  • the three output signals P10 to P12 are “1”, and the output signal P13 is “0”.
  • the pulse width of the time domain signal shows a digital value of “3”.
  • the encoder 71 captures the output signals P10 to P13 in synchronization with the rising edge of the clock signal, for example, a binary code or the like.
  • the encoder 71 captures the output signals P10 to P13 in synchronization with the rising edge of the clock signal, for example, a binary code or the like.
  • timing T23 when the reset signal becomes “1” (timing T24), all of FF51 to FF55 are reset and all of signal N10 and output signals P10 to P13 become “0”.
  • signal processing is performed with the next full-scale time TF (timing T25).
  • the time domain signal is timing It becomes' 0, at T26.
  • the signals Nl l and N14 are “1”, and the signals N12 and N13 are “0”. Therefore, when the output signals P10 and P13 are '1', the output signal Pl l and P12 force are 0, and the full scale time TF of the second time domain signal has passed (timing T27), the output signals P10 to P13 are 71 (timing T28).
  • the signal P13 becomes '1' because the signal N14 is '1' at the first full scale time TF and the reset at timing ⁇ 24 has not yet propagated at timing ⁇ 26. It does not indicate that '1' has propagated due to the rise of the time domain signal.
  • the encoder 71 sequentially searches the head force for the output signals ⁇ 10 to ⁇ 13 to see if there is a '0' indicating that the reset has already propagated in timing ⁇ 26.
  • a mechanism for correcting all subsequent output signals to “0” can be provided.
  • the encoder 71 corrects the output signals P12 and P13 to “0”.
  • the digital value '1' of the pulse width of the time domain signal can be expressed.
  • Patent Document 1 JP-A-5-167450
  • the SZN ratio is proportional to the full scale time and inversely proportional to the time resolution.
  • the full scale time is increased, the signal processing speed decreases.
  • the time resolution is limited by the operating speed and power consumption of devices including transistors, so that there is a problem that it cannot be set arbitrarily arbitrarily.
  • FIG. 9 is a diagram illustrating a pulse width shift caused by a difference in threshold values.
  • the pulse width twlO on the signal generation side and the pulse width twl l on the signal processing side Differ and offset occurs. This offset has reduced the accuracy of signal processing.
  • an offset may occur in the pulse width due to a difference (skew) between the processing time of the rising edge of the time domain signal and the processing time of the falling force S and the etching.
  • the time domain signal actually rises and until the FF51 force S 'l' is actually output, the node nl l ⁇
  • the delay are not necessarily equal. Therefore, if the force of the pulse width of the time domain signal differs by the amount of delay, and it is digitized as if there was a problem!
  • the present invention has been made in view of these points, and an object of the present invention is to provide a signal processing method capable of processing analog signal information represented by a time axis of a time domain signal at high speed and with high accuracy. To do.
  • Another object of the present invention is to provide a signal processing apparatus capable of processing analog signal information represented on the time axis of a time domain signal at high speed and with high accuracy.
  • Another object of the present invention is to provide an AD conversion apparatus that performs AD conversion at high speed and with high accuracy using analog signal information represented by a time axis of a time domain signal.
  • the time domain signal S1 and the time domain signal S2 are input, and one piece of analog signal information is input.
  • the difference between the pulse widths tal and ta2 of the time-domain signal S1 and the pulse widths tbl and tb2 of the time-domain signal S2 within the unit time (full scale time TF) representing the pulse width tal and ta2 from the pulse widths tbl and tb2 A signal processing method characterized in that signal processing is performed as positive information when the pulse width tal, ta2 is smaller than the pulse width tbl, tb2.
  • information in the full-scale time TF is represented by the difference between the pulse widths tal and ta2 of the time-domain signal S1 and the pulse widths tbl and tb2 of the time-domain signal S2.
  • the offset components of the domain signal SI and the time domain signal S2 are canceled out.
  • information from -TF to + TF is represented within one full-scale time TF.
  • the first time domain signal and the second time domain signal are input, and the first time in the unit time representing one analog signal information
  • the difference between the first pulse width of the domain signal and the second pulse width of the second time domain signal is positive information if the first pulse width is greater than the second pulse width,
  • a signal processing apparatus is provided that performs signal processing as negative information.
  • the information in the unit time is represented by the difference between the first pulse width of the first time domain signal and the second pulse width of the second time domain signal.
  • the offset components of the first time domain signal and the second time domain signal are canceled out. Also, since the difference is positive or negative information, information twice as long as the unit time is represented within one unit time.
  • first time domain signal and the second time domain signal are input to an analog Z-digital converter that converts the time domain signal into a digital value, and unit time representing one analog signal information is input.
  • a first pulse width of the first time domain signal within the unit time is converted into a first digital value
  • a second pulse width of the second time domain signal within the unit time is converted to a second digital value.
  • An analog conversion unit that converts the second digital value from the first digital value and treats the subtraction result as a digital value within the unit time.
  • a Z-digital converter is provided.
  • the digital conversion unit receives the first time domain signal and the second time domain signal, and the first time domain signal within the unit time representing one analog signal information.
  • the first pulse width is converted into a first digital value
  • the second pulse width of the second time domain signal within a unit time is converted into a second digital value.
  • the subtraction processing unit subtracts the second digital value from the first digital value and treats the subtraction result as a digital value within a unit time.
  • the invention's effect [0031]
  • two time domain signals are input, and the pulse width difference between the two time domain signals within one unit time representing one analog signal information (becomes positive or negative information). Since it represents the information within the unit time, the offset components of the two time domain signals are canceled out, and highly accurate signal processing can be performed.
  • the difference is positive or negative information, it is possible to represent information twice as long as one unit time within one unit time, and the signal processing speed can be improved.
  • FIG. 1 is a diagram for explaining a signal processing method according to the present embodiment. (Part 1)
  • FIG. 2 is a diagram for explaining a signal processing method according to the present embodiment. (Part 2)
  • FIG. 3 shows two time domain signal pulses.
  • FIG. 4 is a circuit diagram of an example of an AD conversion apparatus according to the present embodiment.
  • FIG. 5 is an example timing chart for explaining the operation of the AD converter according to the present embodiment.
  • FIG. 6 is a diagram showing an example in which the noise width is analog signal information.
  • FIG. 7 is a circuit diagram of an example of a conventional AD converter.
  • FIG. 8 is a timing chart showing an example of the operation of a conventional AD converter.
  • FIG. 9 is a diagram showing a difference in pulse width caused by a difference in threshold value.
  • FIG 1 and 2 are diagrams for explaining the signal processing method of the present embodiment.
  • the signal processing circuit 10 of the present embodiment receives two time domain signals Sl and S2 from the signal generation circuit 11.
  • the time domain signals Sl and S2 are those shown in Fig. 1.
  • the pulse width tal of the time domain signal S1 and the pulse width tbl of the time domain signal S2 at the initial full scale time TF Find the difference.
  • the time domain signals Sl and S2 having the same rising timing as shown in Fig. 1 are input from the signal generation circuit 11, and the difference is obtained by the difference between the falling timings of the two. There is a way.
  • time domain signals Sl and S 2 with the same falling timing are input, and the difference is obtained from the difference between the rising timings of the two, or the difference is calculated using both the falling and rising force S timings. You can ask for it!
  • the signal processing circuit 10 obtains the difference, if the pulse width tal of the time domain signal S1 is larger than the pulse width tbl of the time domain signal S2, the obtained difference is set as positive information.
  • the pulse width tal of the time domain signal S1 is smaller than the pulse width tbl of the time domain signal S2, the obtained difference is treated as negative information.
  • the pulse width tal of the time domain signal S1 is larger (longer time) than the pulse width tbl of the time domain signal S2, and therefore the difference tal ⁇ tbl is positive. As information.
  • the pulse width ta2 of the time domain signal S1 is smaller than the pulse width tb2 of the time domain signal S2 (the time is short), so the difference ta2 ⁇ tb2 is negative information. Treat as.
  • the signal processing circuit 10 performs signal processing using information of positive or negative difference as information in each full-scale time TF.
  • information from TF to + TF can be expressed within one full-scale time TF.
  • it can handle twice the full-scale time TF.
  • the signal processing speed can be doubled compared to the conventional time domain signal as shown in Fig. 6 without degrading the SZN ratio.
  • FIG. 3 is a diagram showing pulses of two time domain signals.
  • the difference tal-tbl between the two time domain signals Sl and S2 which is not the pulse width, is used as 1 full scale time TF information handled by the signal processing circuit 10. Therefore, even if the threshold value for distinguishing between “1” and “0” in the signal generation circuit 11 is different from the threshold value in the signal processing circuit 10, the difference is not different from tal-tbl. In other words, the offset component of the pulse width is canceled, There is no error.
  • the offset component of the pulse width due to the skew in the signal processing circuit 10 is canceled by taking the difference between the pulse widths of the two time domain signals Sl and S2.
  • analog signal information represented on the time axis of the time domain signal can be processed with high accuracy and at high speed.
  • FIG. 4 is a circuit diagram of an example of the AD conversion apparatus according to the present embodiment.
  • the AD conversion device 20 has FF21, 22, 23, 24, 25, 26, 27, 28, 29, notches 30, 31, 32, 33, innotators 40, 41, and an encoder 42! / RU
  • the FFs 21 to 29 are, for example, D flip-flops.
  • Each of the buffers 30 to 33 is composed of a two-stage inverter.
  • FF21 has a function of capturing the start timing of the pulses of the time domain signals Sl and S2 at the full scale time TF.
  • '1' is always input to terminal D of FF21, and the signal Set is input to terminal C.
  • the signal Set is, for example, a signal that becomes' 1 at the rising timing of both the time domain signals Sl and S2.
  • the signal Set changes from '0' to '1,' '1' is fetched and held by FF21 from terminal D, and output terminal Q force is also output.
  • the signal Set may rise at a timing slightly before and after the rise timing of both the time domain signals Sl and S2, or the logical sum of the time domain signals Sl and S2.
  • the reset signal RST is input to terminal R of FF21.
  • These signal Set, reset signal RST, and clock signal CK are, for example, the force input from the signal generation circuit 11 as shown in FIG. 2 or the timing of the signal generation circuit 11 and the signal processing circuit 10 in FIG. Input
  • the output signal from the output terminal Q of the FF 21 is input to the buffer 30.
  • the state of the node ⁇ on the input side of the buffer 30 is transmitted to the node nl with a delay of the delay time of the buffer 30, and Delayed by the delay time of 30 and 31 and transmitted to the node n2, delayed by the delay time of the buffers 30 to 32, transmitted to the node n3, and delayed to the delay time of the buffers 30 to 33 and transmitted to the node n4.
  • the buffers 30 to 33 connected in series function as a delay circuit, and the delay time of one buffer defines the time resolution of the AD converter 20.
  • the inverted time domain signal S1 is input to the terminals C of the FFs 22 to 25 via the inverter 40, and the inverted time domain signal S2 is input to the terminals C of the FFs 26 to 29 via the inverter 41.
  • terminal D of FF22, 26 is connected to node nl
  • terminal D of FF23, 27 is connected to node n2
  • terminal D of FF24, 28 is connected to node n3
  • terminal D of FF25, 29 is Connected to node n4.
  • the states of the nodes nl to n4 are captured and held in FF26 to 29 at the falling timing of the time domain signal S2.
  • a reset signal RST is input to terminals R of FF22 to FF29. Reset signal RST is
  • FIG. 4 for the sake of simplicity, it is shown when four buffers 30 to 33 and FFs 22 to 29 for storing the states of the nodes nl to n4 are provided. These can be expanded to any number.
  • FIG. 5 is an example timing chart for explaining the operation of the AD converter according to the present embodiment.
  • Signals N0 to N4 indicate signals at nodes n0 to n4 in FIG. TF indicates the full-scale time, and the pulse width of the time domain signals Sl and S2 at this time represents analog signal information.
  • the TD indicates the time required for the signal processing of the encoder 42 and the reset of each FF 21 to 29.
  • the reset signal RST force is 1, all FF21 to 29 are reset, and the signals NO to N4 and the output signals P1 to P8 are all '0'.
  • the signal Set becomes '1' and the signal NO of the node ⁇ changes to '1' in synchronization with the rise (Timing TO)
  • the change is propagated to the nodes nl to n4 while being delayed by the delay times of the buffers 30, 31, 32, and 33, and the signals Nl, N2, N3, and N4 are sequentially changed to “1”.
  • the states of the nodes nl to n4 are taken into the FF22 to 25 or FF26 to 29 in synchronization with the falling edge when the time domain signal Sl and S2 force become 0 ', and output as output signals P1 to P8.
  • the number of signals 30 to 33 is increased to '1' before the time domain signal S1 rises and falls. It can be seen as a discrete value whether 'is propagated.
  • the time domain signals Sl and S2 are digitized in units of the delay time of one pulse width force buffer. In the example of the circuit in FIG. 4, 0 to 4 can be expressed by the output signals P1 to P4 and the output signals P5 to P8.
  • the time domain signal S2 becomes “0” at the timing T1.
  • the signal N1 changes to '1'.
  • the force signals N2 to N4 remain '0' due to the delay time.
  • the output signal P5 becomes “1”, and the output signals P6 to P8 become “0”.
  • the pulse width of the time domain signal S2 is converted to a digital value of “1”.
  • the time domain signal S1 is '0' at timing T2.
  • the signals N1 to N3 are changed to '1'.
  • the force signal N4 remains '0' due to the delay time.
  • the output signals P1 to P3 become “1”, and the output signal P4 becomes “0”.
  • the pulse width of the time domain signal S1 shows a digital value of “3”.
  • the encoder 42 takes in the output signals P1 to P8 in synchronization with the rising edge of the clock signal CK. Then, the digital value of the pulse width of the time domain signal S2 represented by the output signals P5 to P8 is obtained from the digital value '3 of the noise width of the time domain signal S1 represented by the output signals P1 to P4. Subtract the value '1' to get the digital value '2'.
  • the encoder 42 may express the subtraction result in an arbitrary format such as a binary code (timing T4).
  • the time-domain signal S1 becomes '0' at timing T7.
  • the signals Nl and N4 are “1”, and the signals N2 and N3 are “0”. Therefore, the output signals P1 ⁇ P4 are “1” and the output signals P2 and P3 are “0”.
  • the time domain signal S2 becomes '0' at timing T8.
  • the signals N1 to N3 are “1,” and the signal N4 is “0”. Therefore, the output signals P5 to P7 are “1” and the output signal P8 is “0”.
  • the encoder 42 takes in the output signals P1 to P8 in synchronization with the clock signal CK.
  • the output signal P1 to P4 is the force that becomes '1001'.
  • the output signal P4 becomes '1' when the signal N4 becomes '1' at the first full-scale time TF. This is because the reset at timing T5 has not yet propagated at timing T7, and does not indicate that '1' has been propagated by the rise of the time domain signals Sl and S2.
  • the encoder 42 determines whether there is '0' indicating that the reset has already propagated at timings T7 and T8 for the output signals P1 to P4 and output signals P5 to P8. Search sequentially from the top. When “0” is detected, a mechanism for correcting all subsequent output signals to “0” can be provided. For example, in this case, since the output signal P2 is “0”, the encoder 42 corrects the output signals P3 and P4 to “0”. Thus, the digital value '1' of the pulse width of the time domain signal S 1 can be expressed.
  • the encoder 42 subtracts the digital value of the pulse width of the time domain signal S2 represented by the output signals P5 to P8 from the digital value '1 of the pulse width of the time domain signal S1, and Get the digital value '—2'.
  • the encoder 42 may express the subtraction result in an arbitrary format such as a binary code (timing T10).
  • timing T10 binary code
  • digital values corresponding to analog information from -TF to + TF can be represented within one full-scale time TF. In other words, it can handle twice as much information as the full-scale time TF. As a result, the signal processing speed can be doubled compared to the conventional time domain signal as shown in Fig. 6 without degrading the SZN ratio.
  • the effect of canceling the offset component of the pulse width as shown in FIG. 3 is also the same, and the offset component of the pulse width due to skew is also a digital value obtained by converting the pulse width force of the two time domain signals Sl and S2. Countered by taking the difference.
  • Sarakuko applies external noise due to power fluctuations in the signal generator circuit 11 shown in Fig. 2 to both of the two time-domain signals Sl and S2. It is negated by taking the difference of the digital values.
  • the circuit configuration of the above-described AD conversion apparatus 20 is an example, and the present invention is not limited to this.
  • the above describes the case where the pulse width is converted to a digital value at the falling timing of the time domain signals S1, S2, but the time when the falling timing is aligned by adding or discarding the inverter as appropriate.
  • the region signals S1 and S2 may be input and the rising timing may be used to convert the pulse width to a digital value, or both the falling and rising force S timings may be used. !

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Abstract

　時間領域信号の時間軸で表されるアナログ信号情報を高速に精度よく処理する。 　時間領域信号（Ｓ１）と時間領域信号（Ｓ２）を入力し、１つのアナログ信号情報を表す単位時間（フルスケール時間（ＴＦ））内における時間領域信号（Ｓ１）のパルス幅（ｔａ１）、（ｔａ２）と時間領域信号（Ｓ２）のパルス幅（ｔｂ１）、（ｔｂ２）との差分を、パルス幅（ｔａ１）、（ｔａ２）がパルス幅（ｔｂ１）、（ｔｂ２）よりも大きい場合には正の情報、パルス幅（ｔａ１）、（ｔａ２）がパルス幅（ｔｂ１）、（ｔｂ２）よりも小さい場合には負の情報として信号処理する。

Description

明 細 書
信号処理方法、信号処理装置及びアナログ Zデジタル変換装置 技術分野
[oooi] 本発明は信号処理方法、信号処理装置及びアナログ Zデジタル変換装置に関し、 特に時間領域信号を処理する信号処理方法、信号処理装置及び時間領域信号を デジタル値に変換するアナログ Zデジタル変換装置に関する。
背景技術
[0002] 従来から、 PWM (Pulse Width Modulation)のように、パルス信号のような時間領域 信号の時間軸で、アナログ信号情報を表現する手法がある (例えば、特許文献 1参 照。）。
[0003] アナログ信号情報を時間領域信号の時間軸で表現する場合、電圧軸で表現する 場合と比べて低電圧でアナログ信号処理が可能である。近年、ハードウェアの高速 化により、時間分解能を向上できるようになり、この手法が注目されてきている。
[0004] アナログ信号情報を時間軸で表現する手法の一つとして、例えば、パルス信号など の時間領域信号におけるパルス幅やパルス間隔をアナログ信号情報として表現する 方式がある。
[0005] 図 6は、パルス幅をアナログ信号情報とした例を示す図である。
この例では、 1つのアナログ信号情報を表す単位時間（フルスケール時間） TFで 0 力 8の数値を表す場合を示している。このとき、入力されたパルス信号のパルス幅 力 例えば図のように、信号処理回路の時間分解能 ΔΤを 5つ含む場合には、 "5"を 表すことができる。
[0006] このような時間領域信号のパルス幅でアナログ信号情報を表すことを利用した信号 処理回路の 1つに、 AD (アナログ Zデジタル)変換装置が知られて ヽる。
図 7は、従来の AD変換装置の一例の回路図である。
[0007] ここで示す AD変換装置 50は、フリップフロップ回路（以下 FFと表記する。） 51、 52 、 53、 54、 55と、ノ ッファ 60、 61、 62、 63と、インノータ 70と、エンコーダ 71を有し ている。 [0008] FF51〜55は、例えば、 Dフリップフロップである。バッファ 60〜63はそれぞれ 2段 のインバータで構成されて 、る。
FF51の端子 Dには常に' 1 'が入力され、端子 Cには時間領域信号が入力される。 時間領域信号が ' 0 'から' 1 'へ変化するときに、端子 Dから ' 1 '力FF51に取り込まれ 保持されるとともに、出力端子 Qから出力される。また端子 Rにはリセット信号が入力 され、リセット信号が ' 1 'のとき FF51の出力端子 Qが '0'にリセットされる。
[0009] FF51の出力端子 Qからの出力信号は、バッファ 60に入力される。バッファ 60の入 力側のノード nlOの状態は、バッファ 60の遅延時間分遅れてノード ni lに伝わり、バ ッファ 60、 61の遅延時間分遅れてノード nl2に伝わり、ノッファ 60、 61、 62の遅延 時間分遅れてノード nl 3に伝わり、バッファ 60〜63の遅延時間分遅れてノード nl4 に伝わる。各バッファ 60〜63の遅延時間力 AD変換装置 50の時間分解能を規定 している。
[0010] FF52〜55の端子 Cにはインバータ 70を介して反転した時間領域信号が入力され る。また、 FF52の端子 Dはノード ni lと接続し、 FF53の端子 Dはノード nl2と接続し
、 FF54の端子 Dはノード nl3と接続し、 FF55の端子 Dはノード nl4と接続している。
[0011] これにより、時間領域信号の立ち下がりタイミングで、ノード nl0〜nl4の状態が FF
52〜55に取り込まれ、保持される。
なお、 FF52〜55の端子 Rにはリセット信号が入力される。リセット信号が' 1 'のとき
、 FF52〜55はすべて' 0，にリセットされる。
[0012] FF52〜55の出力端子 Qからの出力信号 P10、 Pl l、 P12、 P13はエンコーダ 71 に入力される。エンコーダ 71は例えば、クロック信号の立ち上がりに同期して FF52
〜55の出力信号 P10〜P13を取り込む。
[0013] なお、図 7では、簡単のため、 4つのバッファ 60〜63及びノード nl0〜nl4の状態 を記憶する FF52〜55を設けた場合について示している力 実際にはこれらを任意 の数に拡張可能である。
[0014] 次に AD変換装置 50の動作を説明する。
図 8は、従来の AD変換装置の動作を示す一例のタイミングチャートである。
ここでは、前述した AD変換装置 50における各信号の様子を示している。なお、信 号 N10〜N14は、図 7のノード nl0〜nl4における信号を示している。また、 TFは、 フルスケール時間を示し、この時間における時間領域信号のパルス幅がアナログ信 号情報を表す。また、 TDは、エンコーダ 71の信号処理と、各 FF51〜55のリセットに 必要な時間を示している。
[0015] リセット信号力 1 'のときは、 FF51〜55が全てリセットされ、信号 N10〜N14及び、 出力信号 P10〜P13は全て' 0'となる。その後リセット信号が' 0'となり、時間領域信 号が' 1 'になると、その立ち上がりに同期してノード nlOの信号 N10が ' 1，へ変化す る（タイミング T20)。
[0016] その変化はバッファ 60、 61、 62、 63の遅延時間だけ遅れながら、ノード nl l〜nl4 に伝搬し、信号 Nl l、 N12、 N13、 N14が順に' 1 'へ変化する。ノード nl l〜nl4の 状態は、時間領域信号が' 0'になる立ち下がりに同期して FF52〜55に取り込まれ 出力信号 P10〜P13として出力される。このとき、出力信号 P10〜P13のうちで' 1 'と なる信号の個数を数えることで、時間領域信号が立ち上がって力 立ち下がるまでに 、ノッファ 60〜63をどこまで' 1，が伝搬したかが離散値としてわかる。これにより、時 間領域信号のパルス幅が、バッファ 1段分の遅延時間を単位としてデジタルィ匕される 。図 7の回路の例では、出力信号 P10〜P13で 0〜4を表現することができる。
[0017] 最初のフルスケール時間 TFにお!/、て、時間領域信号はタイミング T21で' 0，にな る。このとき、信号 N11〜N13は' 1 'に変化している力 信号 N14は遅延時間の影 響で' 0'のままである。このとき 3つの出力信号 P10〜P12が' 1 'となり、出力信号 P1 3が' 0'となる。これにより、時間領域信号のパルス幅は' 3'というデジタル値を示すこ とになる。
[0018] 1つめの時間領域信号のフルスケール時間 TFが経過すると（タイミング T22)、ェン コーダ 71は、クロック信号の立ち上がりに同期して出力信号 P10〜P13を取り込み、 例えば 2進コードなどの任意の形式で表現する（タイミング T23)。 TDにおいて、リセ ット信号が' 1 'になると（タイミング T24)、 FF51〜55が全てリセットされて、信号 N10 及び出力信号 P10〜P13が全て' 0'となる。その後、再び、リセット信号が' 0'となり、 時間領域信号が ' 1 'になると、次のフルスケール時間 TFでの信号処理が行われる（ タイミング T25)。 2つめのフルスケール時間 TFにおいて、時間領域信号はタイミング T26で' 0，になる。このとき信号 Nl l、 N14が' 1，で、信号 N12、 N13が' 0，である。 よって出力信号 P10、 P13が' 1 'で、出力信号 Pl l、 P12力 0'となり、 2つめの時間 領域信号のフルスケール時間 TFが経過すると（タイミング T27)、出力信号 P10〜P 13がエンコーダ 71に取り込まれる（タイミング T28)。なお、信号 P13が' 1，となるの は、信号 N14が 1つめのフルスケール時間 TFにおいて' 1 'となった状態で、まだタイ ミング Τ24におけるリセットがタイミング Τ26において伝搬していなかつたためであり、 時間領域信号の立ち上がりによる ' 1，が伝搬したことを示すものではな 、。この場合 の信号処理を適切に行うため、エンコーダ 71は出力信号 Ρ10〜Ρ13について、タイ ミング Τ26においてすでにリセットが伝搬していたことを示す' 0'があるかどうかを、先 頭力も順に探索して、 '0'が検出された場合には以降の出力信号を全て' 0'に補正 する仕組みを備えておくことができる。例えばこの場合、出力信号 P11が' 0'である ため、エンコーダ 71は出力信号 P12、 P13を' 0'に補正する。これにより時間領域信 号のパルス幅のデジタル値 ' 1，を表すことができる。
特許文献 1 :特開平 5— 167450号公報
発明の開示
発明が解決しょうとする課題
[0019] 従来の時間領域信号の時間軸でアナログ信号情報を表す場合、 SZN比はフルス ケール時間に比例し、時間分解能に反比例する。しかし、フルスケール時間は、長く すると信号処理速度が減少するため、あまり長くすることができないという問題があつ た。また、時間分解能はトランジスタをはじめとする素子の動作速度や消費電力など で限界が決まるため、任意に細力べ設定することができないという問題があった。
[0020] また、信号発生回路力も入力した時間領域信号を、例えば図 7のような AD変換装 置などの信号処理回路で処理する場合、信号発生側での ' 1 'と' 0'とを区別する閾 値と、信号処理側での閾値との差により、パルス幅のずれが生じる問題もある。
[0021] 図 9は、閾値の差によって生じるパルス幅のずれを示す図である。
' 1 'と' 0'との閾値が、信号発生側と信号処理側で異なると、例えば、図のように信 号発生側でのパルス幅 twlOと、信号処理側でのパルス幅 twl lとが異なり、ずれ (ォ フセット）が生じる。このオフセット分が信号処理の精度を低下させていた。 [0022] また、信号処理回路内で、時間領域信号の立ち上がりエッジの処理時間と立ち下 力 Sりエッチの処理時間との差 (スキュー）により、パルス幅にオフセットが生じる場合も ある。
例えば、従来の AD変換装置において、図 8のタイミングチャートで示したように時 間領域信号の立ち上がりと信号 N10の立ち上がりのタイミング、及び時間領域信号 の立ち下がりと出力信号 P10〜P13の変化のタイミングは、理想的に同時に起こると している。し力しながら、実際には時間領域信号が立ち上がつてから、実際に FF51 力 S ' l 'を出力するまでと、時間領域信号が立ち下がってからインバータ 70を経由して ノード nl l〜nl4の状態が FF52〜55に取り込まれるまでにはそれぞれ遅延があり、 両者の遅延は必ずしも等しくない。そのため、時間領域信号のパルス幅があた力も遅 延の分だけ異なって 、るかのようにデジタル化されてしまうと!、う問題があった。
[0023] 本発明はこのような点に鑑みてなされたものであり、時間領域信号の時間軸で表さ れるアナログ信号情報を高速に精度よく処理可能な信号処理方法を提供することを 目的とする。
[0024] また、本発明の他の目的は、時間領域信号の時間軸で表されるアナログ信号情報 を高速に精度よく処理可能な信号処理装置を提供することである。
また、本発明の他の目的は、時間領域信号の時間軸で表されるアナログ信号情報 を用いて、高速に精度よく AD変換を行う AD変換装置を提供することである。
課題を解決するための手段
[0025] 本発明では上記問題を解決するために、時間領域信号を処理する信号処理方法 において、図 1に示すように、時間領域信号 S1と時間領域信号 S2を入力し、 1つの アナログ信号情報を表す単位時間（フルスケール時間 TF)内における時間領域信号 S1のパルス幅 tal、 ta2と時間領域信号 S2のパルス幅 tbl、 tb2との差分を、パルス 幅 tal、 ta2がパルス幅 tbl、 tb2よりも大きい場合には正の情報、パルス幅 tal、 ta2 がパルス幅 tbl、tb2よりも小さい場合には負の情報として信号処理することを特徴と する信号処理方法が提供される。
[0026] 上記の方法によれば、時間領域信号 S1のパルス幅 tal、 ta2と、時間領域信号 S2 のパルス幅 tbl、 tb2との差分でフルスケール時間 TF内の情報を表すので、時間領 域信号 SIと時間領域信号 S2のそれぞれのオフセット成分が打ち消される。また、差 分は正または負の情報となるので、 1つのフルスケール時間 TF内で、—TFから +T Fまでの情報が表されるようになる。
[0027] また、時間領域信号を処理する信号処理装置において、第 1の時間領域信号と第 2の時間領域信号を入力し、 1つのアナログ信号情報を表す単位時間内における前 記第 1の時間領域信号の第 1のパルス幅と前記第 2の時間領域信号の第 2のパルス 幅との差分を、前記第 1のパルス幅が前記第 2のパルス幅よりも大きい場合には正の 情報、前記第 1のパルス幅が前記第 2のパルス幅よりも小さい場合には負の情報とし て信号処理することを特徴とする信号処理装置が提供される。
[0028] 上記の構成によれば、第 1の時間領域信号の第 1のパルス幅と、第 2の時間領域信 号の第 2のパルス幅との差分で単位時間内の情報を表すので、第 1の時間領域信号 と第 2の時間領域信号のそれぞれのオフセット成分が打ち消される。また、差分は正 または負の情報となるので、 1つの単位時間内で、単位時間の 2倍の情報が表される ようになる。
[0029] また、時間領域信号をデジタル値に変換するアナログ Zデジタル変換装置にぉ ヽ て、第 1の時間領域信号と第 2の時間領域信号を入力し、 1つのアナログ信号情報を 表す単位時間内における前記第 1の時間領域信号の第 1のパルス幅を第 1のデジタ ル値に変換し、前記単位時間内における前記第 2の時間領域信号の第 2のパルス幅 を第 2のデジタル値に変換するデジタル変換部と、前記第 1のデジタル値から前記第 2のデジタル値を減算し、減算結果を前記単位時間内のデジタル値として扱う減算 処理部と、を有することを特徴とするアナログ Zデジタル変換装置が提供される。
[0030] 上記の構成によれば、デジタル変換部は、第 1の時間領域信号と第 2の時間領域 信号を入力し、 1つのアナログ信号情報を表す単位時間内における第 1の時間領域 信号の第 1のパルス幅を第 1のデジタル値に変換し、単位時間内における第 2の時 間領域信号の第 2のパルス幅を第 2のデジタル値に変換する。減算処理部は、第 1 のデジタル値から第 2のデジタル値を減算し、減算結果を単位時間内のデジタル値 として扱う。
発明の効果 [0031] 本発明は、 2つの時間領域信号を入力して、 1つのアナログ信号情報を表す単位 時間内における 2つの時間領域信号のパルス幅の差分 (正または負の情報となる）に より、その単位時間内の情報を表すので、 2つの時間領域信号のそれぞれのオフセ ット成分が打ち消され精度の高い信号処理を行うことができる。また、差分は正または 負の情報となるので、 1つの単位時間内で、単位時間の 2倍の情報を表すことができ るようになり、信号処理速度を向上することができる。
[0032] 本発明の上記および他の目的、特徴および利点は本発明の例として好ま U、実施 の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
図面の簡単な説明
[0033] [図 1]本実施の形態の信号処理方法を説明する図である。（その 1)
[図 2]本実施の形態の信号処理方法を説明する図である。（その 2)
[図 3]2つの時間領域信号のパルスを示す図である。
[図 4]本実施の形態の AD変換装置の一例の回路図である。
[図 5]本実施の形態の AD変換装置の動作を説明する一例のタイミングチャートであ る。
[図 6]ノ ルス幅をアナログ信号情報とした例を示す図である。
[図 7]従来の AD変換装置の一例の回路図である。
[図 8]従来の AD変換装置の動作を示す一例のタイミングチャートである。
[図 9]閾値の差によって生じるパルス幅のずれを示す図である。
発明を実施するための最良の形態
[0034] 以下、本発明の実施の形態を図面を参照して詳細に説明する。
図 1及び図 2は、本実施の形態の信号処理方法を説明する図である。
図 2のように、本実施の形態の信号処理回路 10は、信号発生回路 11から、 2つの 時間領域信号 Sl、 S2を入力する。時間領域信号 Sl、 S2は、図 1のようなノ ルス信 号である。
[0035] 信号処理回路 10は、図 1のような時間領域信号 Sl、 S2を入力すると、始めのフル スケール時間 TFにおいて、時間領域信号 S1のパルス幅 talと時間領域信号 S2の パルス幅 tblの差分を求める。 [0036] 差分の具体的な求め方として、信号発生回路 11から、図 1のように立ち上がりタイミ ングを揃えた時間領域信号 Sl、 S2を入力し、両者の立ち下がりタイミングの差で差 分求める方法がある。この他にも、立ち下がりタイミングを揃えた時間領域信号 Sl、 S 2を入力し、両者の立ち上がりタイミングの差で差分を求めたり、立ち下がりと立ち上 力 Sりの両方のタイミングを用いて差分を求めるようにしてもよ!/、。
[0037] また、信号処理回路 10は、差分を求める際、時間領域信号 S1のパルス幅 talが時 間領域信号 S2のパルス幅 tblよりも大きい場合には得られた差分を正の情報とし、 時間領域信号 S1のパルス幅 talが時間領域信号 S2のパルス幅 tblよりも小さい場 合には得られた差分を負の情報として扱う。例えば、図 1の最初のフルスケール時間 TF内では、時間領域信号 S1のパルス幅 talは、時間領域信号 S2のパルス幅 tblよ りも大きい（時間が長い）ので、その差分 tal— tblを正の情報として扱う。
[0038] 一方、次のフルスケール時間 TFでは、時間領域信号 S1のパルス幅 ta2は、時間 領域信号 S2のパルス幅 tb2よりも小さい（時間が短い）ので、その差分 ta2— tb2を負 の情報として扱う。
[0039] そして信号処理回路 10は、正または負の差分の情報を、それぞれのフルスケール 時間 TFにおける情報として信号処理を行う。
このような信号処理方法によれば、 1つのフルスケール時間 TF内で、 TFから + TFまでの情報を表すことができる。つまり、フルスケール時間 TFの 2倍の情報を扱う ことができる。これにより、 SZN比を悪化することなぐ図 6で示したような従来の時間 領域信号を扱う場合よりも、 2倍の信号処理速度を実現できる。さらに、以下のような 効果もある。
[0040] 図 3は、 2つの時間領域信号のパルスを示す図である。
ここでは、図 1に示した 2つの時間領域信号 Sl、 S2の、最初のフルスケール時間 T Fでのパルスを拡大した図を示している。前述したように、本実施の形態の信号処理 方法では、パルス幅ではなぐ 2つの時間領域信号 Sl、 S 2の差分 tal— tblを信号 処理回路 10で扱う 1フルスケール時間 TFの情報としている。そのため、たとえ信号 発生回路 11での ' 1，と' 0'を区別する閾値が、信号処理回路 10での閾値と異なって も、差分は tal— tblと変わらない。つまり、パルス幅のオフセット成分は打ち消され、 誤差とはならない。
[0041] また、信号処理回路 10内でのスキューによるパルス幅のオフセット成分も 2つの時 間領域信号 Sl、 S2のパルス幅の差分を取ることで打ち消される。
さらには、信号発生回路 11での電源変動などによる外来ノイズも、 2つの時間領域 信号 Sl、 S2の両方に印加されるので、これらのパルス幅の差分を取ることで打ち消 される。
[0042] 以上のように、本実施の形態の信号処理方法によれば、時間領域信号の時間軸で 表されるアナログ信号情報を精度よく高速で処理することができる。
次に、信号処理回路 10の例として、時間領域信号をデジタル値に変換する AD変 換装置を説明する。
[0043] 図 4は、本実施の形態の AD変換装置の一例の回路図である。
AD変換装置 20は、 FF21、 22、 23、 24、 25、 26、 27、 28、 29と、ノ ッファ 30、 31 、 32、 33と、インノータ 40、 41と、エンコーダ 42を有して! /、る。
[0044] FF21〜29は、例えば、 Dフリップフロップである。バッファ 30〜33はそれぞれ 2段 のインバータで構成されて 、る。
FF21は、フルスケール時間 TFにおける時間領域信号 Sl、 S2のパルスの開始タ イミングを捕捉する機能を有している。 FF21の端子 Dには常に' 1 'が入力され、端子 Cには信号 Setが入力される。信号 Setは、例えば、時間領域信号 Sl、 S2の両者の 立ち上がりタイミングで ' 1，となる信号である。信号 Setが' 0'から ' 1，へ変化するとき に、端子 Dから' 1 'が FF21に取り込まれ保持されるとともに、出力端子 Q力も出力さ れる。なお、信号 Setは、時間領域信号 Sl、 S2の両者の立ち上がりタイミングに対し て若干前後したタイミングで立ち上がってもよぐまた、時間領域信号 Sl、 S2の論理 和を用いてもよい。また FF21の端子 Rにはリセット信号 RSTが入力される。これらの 信号 Set、リセット信号 RSTやクロック信号 CKは、例えば、図 2で示したような信号発 生回路 11から入力される力、あるいは図 2の信号発生回路 11と信号処理回路 10の タイミングを外部力 制御するタイミング制御回路により入力される。
[0045] FF21の出力端子 Qからの出力信号は、バッファ 30に入力される。バッファ 30の入 力側のノード ηθの状態は、ノ ッファ 30の遅延時間分遅れてノード nlに伝わり、ノッフ ァ 30、 31の遅延時間分遅れてノード n2に伝わり、ノ ッファ 30〜32の遅延時間分遅 れてノード n3に伝わり、バッファ 30〜33の遅延時間分遅れてノード n4に伝わる。こ のように、直列に接続されたバッファ 30〜33は遅延回路として機能し、 1つのバッフ ァの遅延時間が、 AD変換装置 20の時間分解能を規定している。
[0046] FF22〜25の端子 Cにはインバータ 40を介して反転した時間領域信号 S1が入力 され、 FF26〜29の端子 Cにはインバータ 41を介して反転した時間領域信号 S2が 入力される。また、 FF22、 26の端子 Dはノード nlと接続し、 FF23、 27の端子 Dはノ ード n2と接続し、 FF24、 28の端子 Dはノード n3と接続し、 FF25、 29の端子 Dはノ ード n4と接続している。
[0047] これにより、時間領域信号 S1の立ち下がりタイミングでノード nl〜n4の状態が FF2
2〜25に取り込まれ保持され、時間領域信号 S2の立ち下がりタイミングでノード nl〜 n4の状態が FF26〜29に取り込まれ保持される。
[0048] なお、 FF22〜29の端子 Rにはリセット信号 RSTが入力される。リセット信号 RSTが
' 1，のとき FF22〜29は全て' 0，にリセットされる。
FF22〜29の出力端子 Q力らの出力信号 Pl、 P2、 P3、 P4、 P5、 P6、 P7、 P8iまェ ンコーダ 42に入力される。エンコーダ 42は例えば、クロック信号 CKの立ち上がりに 同期して FF22〜29の出力信号 P1〜P8を取り込む。
[0049] なお、図 4では、簡単のため、 4つのバッファ 30〜33及びノード nl〜n4の状態を記 憶する FF22〜29を設けた場合にっ 、て示して 、るが、実際にはこれらを任意の数 に拡張可能である。
[0050] 次に AD変換装置 20の動作を説明する。
図 5は、本実施の形態の AD変換装置の動作を説明する一例のタイミングチャート である。
[0051] ここでは、前述した AD変換装置 20における各信号の様子を示して 、る。なお、信 号 N0〜N4は、図 4のノード n0〜n4における信号を示している。また、 TFは、フルス ケール時間を示し、この時間における時間領域信号 Sl、 S2のパルス幅がアナログ 信号情報を表す。また、 TDは、エンコーダ 42の信号処理と、各 FF21〜29のリセット に必要な時間を示して 、る。 [0052] 始めはリセット信号 RST力 1，であり、 FF21〜29が全てリセットされ、信号 NO〜N 4及び、出力信号 P1〜P8は全て' 0'となっている。リセット信号 RSTが' 0'となった 後、時間領域信号 Sl、 S2が' 1 'になると、信号 Setが' 1 'となり、その立ち上がりに 同期してノード ηθの信号 NOが ' 1，へ変化する（タイミング TO)。その変化はバッファ 3 0、 31、 32、 33の遅延時間だけ遅れながら、ノード nl〜n4に伝搬し、信号 Nl、 N2、 N3、 N4が順に' 1 'へ変化する。ノード nl〜n4の状態は、時間領域信号 Sl、 S2力 0'になる立ち下がりに同期して FF22〜25または FF26〜29に取り込まれ、出力信 号 P1〜P8として出力される。このとき、出力信号 P1〜P4のうちで' 1 'となる信号の 個数を数えることで、時間領域信号 S1が立ち上がつてから立ち下がるまでに、ノ ッフ ァ 30〜33をどこまで' 1 'が伝搬したかが離散値としてわかる。同様に、出力信号 P5 〜P8のうちで' 1 'となる信号の個数を数えることで、時間領域信号 S2が立ち上がつ てから立ち下がるまでに、ノ ッファ 30〜33をどこまで' 1 'が伝搬したかが離散値とし てわかる。これにより、時間領域信号 Sl、 S2のパルス幅力 ノ ッファ 1段分の遅延時 間を単位としてデジタルィ匕される。図 4の回路の例では、出力信号 P1〜P4と出力信 号 P5〜P8で 0〜4を表現することができる。
[0053] 図 5の例の場合、最初のフルスケール時間 TFにおいて、時間領域信号 S2はタイミ ング T1で' 0，になる。このとき、信号 N1は' 1 'に変化している力 信号 N2〜N4は遅 延時間の影響で' 0，のままである。このとき出力信号 P5が' 1 'となり、出力信号 P6〜 P8は' 0，となる。これにより、時間領域信号 S2のパルス幅は' 1 'というデジタル値に 変換されたことになる。
[0054] 一方、時間領域信号 S1はタイミング T2で' 0，になっている。このとき、信号 N1〜N 3は' 1 'に変化している力 信号 N4は遅延時間の影響で' 0，のままである。このとき 出力信号 P1〜P3が' 1 'となり、出力信号 P4は' 0'となる。これにより、時間領域信号 S1のパルス幅は' 3'というデジタル値を示すことになる。
[0055] 1つめの時間領域信号 Sl、 S 2のフルスケール時間 TFが経過すると（タイミング T3 )、エンコーダ 42は、クロック信号 CKの立ち上がりに同期して出力信号 P1〜P8を取 り込む。そして、出力信号 P1〜P4で表される時間領域信号 S1のノ ルス幅のデジタ ル値 ' 3，から、出力信号 P5〜P8で表される時間領域信号 S2のパルス幅のデジタル 値' 1 'を減算し、デジタル値' 2'を得る。エンコーダ 42は、例えば減算結果を 2進コ ードなどの任意の形式で表現するようにしてもよい（タイミング T4)。 TDにおいて、リ セット信号 RSTが ' 1，になると（タイミング Τ5)、 FF21〜29が全てリセットされて、信 号 NO及び出力信号 P1〜P8が全て' 0'となる。その後、再び、リセット信号が' 0'とな り、時間領域信号 Sl、 S2が' 1 'になると、信号 Setが立ち上がり、次のフルスケール 時間 TFでの信号処理が行われる（タイミング T6)。
[0056] 2つめのフルスケール時間 TFにおいて、時間領域信号 S1はタイミング T7で' 0，に なる。このとき信号 Nl、 N4が' 1 'で、信号 N2、 N3が' 0'である。よって出力信号 P1 ゝ P4が' 1，で、出力信号 P2、 P3が' 0'となる。
[0057] 一方、時間領域信号 S2はタイミング T8で' 0，になる。このとき信号 N1〜N3が' 1， で、信号 N4が' 0'である。よって出力信号 P5〜P7が' 1 'で、出力信号 P8が' 0'とな る。
[0058] 2つめのフルスケール時間 TFが経過すると（タイミング T9)、エンコーダ 42は、クロ ック信号 CKに同期して出力信号 P1〜P8を取り込む。ここで、出力信号 P1〜P4は' 1001 'となる力 出力信号 P4が' 1 'となるのは、信号 N4が 1つめのフルスケール時 間 TFにお 、て' 1 'となった状態で、まだタイミング T5におけるリセットがタイミング T7 においてまだ伝搬していな力つたためであり、時間領域信号 Sl、 S2の立ち上がりに よる' 1 'が伝搬したことを示すものではな 、。この場合の信号処理を適切に行うため、 エンコーダ 42は出力信号 P1〜P4及び出力信号 P5〜P8について、タイミング T7及 び T8においてすでにリセットが伝搬していたことを示す' 0'があるかどうかを先頭から 順に探索する。そして' 0'が検出された場合には以降の出力信号を全て' 0'に補正 する仕組みを備えておくことができる。例えばこの場合、出力信号 P2が' 0'であるた め、エンコーダ 42は、出力信号 P3、 P4を' 0'に補正する。これにより時間領域信号 S 1のパルス幅のデジタル値 ' 1，を表すことができる。
[0059] エンコーダ 42は、時間領域信号 S1のパルス幅のデジタル値 ' 1，から、出力信号 P 5〜P8で表される時間領域信号 S2のパルス幅のデジタル値は ' 3，を減算し、デジタ ル値'— 2'を得る。エンコーダ 42は、例えば減算結果を 2進コードなどの任意の形式 で表現するようにしてもょ 、（タイミング T10)。 [0060] このような AD変換装置 20によれば、 1つのフルスケール時間 TF内で、—TFから +TFまでのアナログ情報に対応したデジタル値を表すことができる。つまり、フルス ケール時間 TFの 2倍の情報を扱うことができる。これにより、 SZN比を悪化すること なぐ図 6で示したような従来の時間領域信号を扱う場合よりも、 2倍の信号処理速度 を実現できる。
[0061] さらに、図 3で示したようなパルス幅のオフセット成分を打ち消す効果も同様にあり、 スキューによるパルス幅のオフセット成分も 2つの時間領域信号 Sl、 S2のパルス幅 力も変換したデジタル値の差分を取ることで打ち消される。
[0062] さら〖こは、図 2で示した信号発生回路 11での電源変動などによる外来ノイズも、 2つ の時間領域信号 Sl、 S2の両方に印加されるので、これらのパルス幅力 変換したデ ジタル値の差分を取ることで打ち消される。
[0063] なお、上記の AD変換装置 20の回路構成は一例であり、これに限定されない。上 記では時間領域信号 S 1、 S2の立ち下がりのタイミングでパルス幅をデジタル値に変 換した場合について説明したが、適宜インバータを追加または取捨するなどして、立 ち下がりタイミングが揃った時間領域信号 S1、 S2を入力してその立ち上がりタイミン グを用いてパルス幅をデジタル値に変換するようにしてもよいし、立ち下がりと立ち上 力 Sりの両方のタイミングを用いるようにしてもよ!、。
[0064] 上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が 当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用 例に限定されるものではなぐ対応するすべての変形例および均等物は、添付の請 求項およびその均等物による本発明の範囲とみなされる。
符号の説明
[0065] S1、 S2 時間領域信号
tal、 ta2、 tbl、 tb2 ノ ルス幅
TF フルスケール時間
10 信号処理回路
11 信号発生回路
20 AD変換装置 〜29 FF (フリップフロップ) 〜33 バッファ
、 41 インバータ
エンコーダ

Claims

請求の範囲
[1] 時間領域信号を処理する信号処理方法にお!、て、
第 1の時間領域信号と第 2の時間領域信号を入力し、 1つのアナログ信号情報を表 す単位時間内における前記第 1の時間領域信号の第 1のパルス幅と前記第 2の時間 領域信号の第 2のパルス幅との差分を、前記第 1のパルス幅が前記第 2のパルス幅よ りも大きい場合には正の情報、前記第 1のパノレス幅が前記第 2のパノレス幅よりも小さ い場合には負の情報として信号処理することを特徴とする信号処理方法。
[2] 立ち上がりタイミングを揃えた前記第 1の時間領域信号と前記第 2の時間領域信号 を入力し、前記第 1の時間領域信号と前記第 2の時間領域信号の立ち下がりタイミン グの差により前記差分を得ることを特徴とする請求の範囲第 1項記載の信号処理方 法。
[3] 立ち下がりタイミングを揃えた前記第 1の時間領域信号と前記第 2の時間領域信号 を入力し、前記第 1の時間領域信号と前記第 2の時間領域信号の立ち上がりタイミン グの差により前記差分を得ることを特徴とする請求の範囲第 1項記載の信号処理方 法。
[4] 前記第 1の時間領域信号の立ち上がりタイミング及び立ち下がりタイミングと、前記 第 2の時間領域信号の立ち上がりタイミング及び立ち下がりタイミングから、前記差分 を得ることを特徴とする請求の範囲第 1項記載の信号処理方法。
[5] 前記第 1の時間領域信号及び前記第 2の時間領域信号は、同一の信号発生回路 から入力されることを特徴とする請求の範囲第 1項記載の信号処理方法。
[6] 時間領域信号を処理する信号処理装置にお!、て、
第 1の時間領域信号と第 2の時間領域信号を入力し、 1つのアナログ信号情報を表 す単位時間内における前記第 1の時間領域信号の第 1のパルス幅と前記第 2の時間 領域信号の第 2のパルス幅との差分を、前記第 1のパルス幅が前記第 2のパルス幅よ りも大きい場合には正の情報、前記第 1のパノレス幅が前記第 2のパノレス幅よりも小さ い場合には負の情報として信号処理することを特徴とする信号処理装置。
[7] 立ち上がりタイミングを揃えた前記第 1の時間領域信号と前記第 2の時間領域信号 を入力し、前記第 1の時間領域信号と前記第 2の時間領域信号の立ち下がりタイミン グの差により前記差分を得ることを特徴とする請求の範囲第 6項記載の信号処理装 置。
[8] 立ち下がりタイミングを揃えた前記第 1の時間領域信号と前記第 2の時間領域信号 を入力し、前記第 1の時間領域信号と前記第 2の時間領域信号の立ち上がりタイミン グの差により前記差分を得ることを特徴とする請求の範囲第 6項記載の信号処理装 置。
[9] 前記第 1の時間領域信号の立ち上がりタイミング及び立ち下がりタイミングと、前記 第 2の時間領域信号の立ち上がりタイミング及び立ち下がりタイミングから、前記差分 を得ることを特徴とする請求の範囲第 6項記載の信号処理装置。
[10] 前記第 1の時間領域信号及び前記第 2の時間領域信号は、同一の信号発生回路 力 入力されることを特徴とする請求の範囲第 6項記載の信号処理装置。
[11] 時間領域信号をデジタル値に変換するアナログ Zデジタル変換装置において、 第 1の時間領域信号と第 2の時間領域信号を入力し、 1つのアナログ信号情報を表 す単位時間内における前記第 1の時間領域信号の第 1のパルス幅を第 1のデジタル 値に変換し、前記単位時間内における前記第 2の時間領域信号の第 2のパルス幅を 第 2のデジタル値に変換するデジタル変換部と、
前記第 1のデジタル値力 前記第 2のデジタル値を減算し、減算結果を前記単位 時間内のデジタル値として扱う減算処理部と、
を有することを特徴とするアナログ Zデジタル変換装置。
[12] 前記デジタル変換部は、前記単位時間における前記第 1の時間領域信号の第 1の パルスの開始タイミングまたは前記第 2の時間領域信号の第 2のパルスの開始タイミ ングを捕捉する第 1のラッチ回路と、
前記第 1のラッチ回路力 の出力信号を伝搬する直列に接続された複数の遅延回 路と、
前記遅延回路間のノードに接続し、前記第 1のパルスの終了タイミングで前記ノー ドの状態を保持する複数の第 2のラッチ回路と、
前記ノードに接続し、前記第 2のパルスの終了タイミングで前記ノードの状態を保持 する複数の第 3のラッチ回路と、 を有し、
複数の前記第 2のラッチ回路が前記第 1のデジタル値を出力し、複数の前記第 3の ラッチ回路が前記第 2のデジタル値を出力することを特徴とする請求の範囲第 11項 記載のアナログ Zデジタル変換装置。
[13] 前記第 1のラッチ回路は、前記第 1の時間領域信号または前記第 2の時間領域信 号の立ち上がりタイミングにより前記開始タイミングを捕捉し、
前記第 2のラッチ回路は、前記第 1の時間領域信号の立ち下がりタイミングを前記 第 1のパルスの終了タイミングとして、前記ノードの状態を保持し、
前記第 3のラッチ回路は、前記第 2の時間領域信号の立ち下がりタイミングを前記 第 2のパルスの終了タイミングとして、前記ノードの状態を保持することを特徴とする 請求の範囲第 12項記載のアナログ Zデジタル変換装置。
[14] 前記第 1のラッチ回路は、前記第 1の時間領域信号または前記第 2の時間領域信 号の立ち下がりタイミングにより前記開始タイミングを捕捉し、
前記第 2のラッチ回路は、前記第 1の時間領域信号の立ち上がりタイミングを前記 第 1のパルスの終了タイミングとして、前記ノードの状態を保持し、
前記第 3のラッチ回路は、前記第 2の時間領域信号の立ち上がりタイミングを前記 第 2のパルスの終了タイミングとして、前記ノードの状態を保持することを特徴とする 請求の範囲第 12項記載のアナログ Zデジタル変換装置。
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