JP2015128275A - タイムデジタルコンバータ及びこれを用いたｐｌｌ回路 - Google Patents

Abstract

【課題】 高分解能、良好な線形性及び広帯域幅のタイムデジタルコンバータ（ＴＤＣ）を提供する。
【解決手段】 本発明は、相互に所定の位相差を有する一対の所定のクロック信号に基づいて、一対の第１の発振信号を生成し出力する第１のオシレータ部と、前記第１のオシレータ部から出力される前記一対の第１の発振信号に基づいて、所定の周波数を有する第２の発振信号を生成し出力する第２のオシレータ部と、前記第２のオシレータ部から出力される前記第２の発振信号のエッジ数に基づいて量子化値を算出する量子化部と、を備える、タイムデジタルコンバータである。
【選択図】 図１

Description

本発明は、タイムデジタルコンバータ及びこれを用いたＰＬＬ回路に関する。

近年のＬＳＩ製造プロセスの微細化及びそれに伴うＬＳＩチップの低電圧化が進むにつれて、デジタル回路の分野では、チップ面積の縮小化、高速化、及び低消費電力化が大幅に改善される一方で、アナログ回路の分野では、トランジスタの利得の減少や特性ばらつきの増加、リーク電流の増大といった問題により、このような改善は依然として進んでいない。

従って、デジタル回路及びアナログ回路の両方を混載した「ミックスドシグナルＩＣ（ＬＳＩ）」を設計する上では、アナログ回路の使用を極力減らし、また、「アナログ回路のデジタル回路への置き換え」といった考え方が主流となっている。

例えば、ＰＬＬ回路は、クロック生成回路や周波数シンセサイザといった、非常に幅広い用途があるが、ピュアなアナログ回路として構成されるチャージポンプやループフィルタがチップの小面積化を阻む大きな要因となっている。従って、ミックスドシグナルＩＣの小面積化を目指す上で、従来のＰＬＬ回路をデジタル回路に置き換えて実現するＡＤＰＬＬ（All Digital Phase Locked Loop）回路は、欠かせない技術の一つであると言える。

このようなＡＤＰＬＬ回路では、デジタルループフィルタ（ＤＬＦ：Digital Loop Filter）の使用に伴って、典型的には、従来のＰＬＬ回路で用いられてきた位相周波数検出器及びチャージポンプはタイムデジタルコンバータ（ＴＤＣ：Time to Digital Converter）に、また、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）はデジタル制御発振器（ＤＣＯ：Digitally Controlled Oscillator）にそれぞれ置換される。

例えば、フリーランニングオシレータ（ＦＲＯＳＣ：Free-Running Oscillator）を用いたＴＤＣは、リング構造となったインバータを含んでおり、シングルディレイライン（ＳＤＬ：Single Delay Line）を用いたＴＤＣに比較して線形性を確保しやすいという利点がある（非特許文献１）。

また、高分解能化を実現するため、マルチパスゲーティッドリングオシレータ（ＭＰＧＲＯ：Multipath Gated-Ring Oscillator）を用いたＴＤＣが提案されている（非特許文献２）。ＭＰＧＲＯは、各遅延セルの入力に、直前の遅延セルの出力及びそれよりもさらに前の出力を用いるためのマルチパスを含んで構成される。また、ＭＰＧＲＯを用いることにより、ノイズシェーピングによる実効的分解能を改善することができる。ここでいうノイズシェーピングとは、量子化ノイズを高周波領域に追いやることをいう。従って、ＡＤＰＬＬ回路中、ローパスフィルタの特性と組み合わせることで、ループ帯域幅内の位相雑音を除去することができる。

また、ＴＤＣの高分解能化を実現するため、時間増幅回路(ＴＡ：Time Amplifier）をＴＤＣに利用した技術も知られている（非特許文献３）。ＴＡは、入力信号の時間差を増幅して出力する回路である。例えば、ＴＤＡがゲインＡを有するとして、その出力を、ゲート遅延Ｔｇを有するＴＤＣに入力することで、実効分解能をＴｇ／Ａにすることができる。

I. Nissinen, A. Mantyniemi, and J. Kostamovaara. A CMOS time-to-digital converter based on a ring oscillator for a laser radar. IEEE ESSCIRC, pages 469-472, April 2003. C. Hsu, M. Z. Straayer, and M. Perrot, "A low-noise wide-BW 3.6-GHz digital ΔΣfractional-N frequency synthesizer with a noise shaping time-to-digital converter and quantization noise cancellation," IEEE J.Solid-State Circuits, vol. 43, no. 12, pp. 2776-2786, Dec. 2008. M. Lee and A. A. Abidi, "A 9b, 1.25ps ResolutionCoarse-Fine Time-to-Digital Converterin 90nm CMOS that Amplifies a Time Residue", JSSC, vol. 43, no. 4, pp.769-777, Apr, 2008.

しかしながら、ＡＤＰＬＬ回路は、現状、ＴＤＣの消費電流、分解能、及び線形性といった性能がボトルネックとなって、従来のＰＬＬ回路に取って代わるだけの十分な性能を達成していない。

具体的には、フリーランニングリングオシレータ−ＴＤＣ（ＦＲＯＳＣ−ＴＤＣ）は、線形性を確保しやすいという利点を有するものの、ゲート遅延が制限となり、高分解能化を期待することができない。

マルチパスゲーティッドリングオシレータ−ＴＤＣ（ＭＰＧＲＯ−ＴＤＣ）は、分解能、線形性及び広帯域という要素で優れた特性を示す一方、消費電流の増大やレイアウトの難しさなどの課題がある。即ち、先端プロセスの使用は、低消費電力化を達成する一助になるものの、マルチパス化によって、ＧＲＯ内の様々なノードが中間電位の状態を維持することになり、また、配線が複雑に入り組むこととなるため、ノード間カップリングの影響で中間電位にある入力が影響を受け、カウント値を誤動作させてしまう可能性がある。また、マルチパス化により電源―グラウンド間を流れる電流量が増加するため、消費電流の増大につながるという問題がある。

また、時間増幅回路（ＴＡ）は、ＴＤＣの実効的分解能の向上に寄与し得るものの、入力時間差のレンジが狭すぎて、そのままでは実用に耐えないという問題がある。即ち、非特許文献３のＴＡの構成では、ＳＲラッチが用いられているため、入力時間差が非常に小さいとき（例えば、数十ｐｓ程度のレンジ）のみしか増幅することができない。

そこで、本発明は、従来のＴＤＣが有する各種の問題に対処しつつ、高分解能、線形性の確保及び広帯域幅の確保を実現した、新たなＴＤＣを提供することを目的とする。

より具体的には、本発明は、マルチパス化を回避してレイアウト設計の容易化を図る一方、これに伴うゲート遅延の増大を入力時間差の増幅作用により抑制しつつ、高分解能化を図り、さらに線形性を確保したＴＤＣを提供することを目的とする。

本発明は、上記課題に鑑みてなされたもので、以下に示すような発明特定事項乃至は技術的特徴を含んで構成される。

ある観点に従う本発明は、相互に所定の位相差（時間差）を有する一対のクロック信号に基づいて、該時間差をパルス幅とした第１の発振信号を繰り返し生成し、該繰り返し生成される第１の発振信号に基づいて第２の発振信号を生成し、該第２の発振信号のエッジを検出することで量子化値を算出し、出力するように構成されたタイムデジタルコンバータである。

また、ある観点に従う本発明は、相互に所定の位相差を有する一対の所定のクロック信号に基づいて、一対の第１の発振信号を生成し出力する第１のオシレータ部と、前記第１のオシレータ部から出力される前記一対の第１の発振信号に基づいて、所定の周波数を有する第２の発振信号を生成し出力する第２のオシレータ部と、前記第２のオシレータ部から出力される前記第２の発振信号のエッジ数に基づいて量子化値を算出する量子化部と、を備える、タイムデジタルコンバータである。

これにより、高分解能、高速、及び線形性に優れ、デジタル設計に適したタイムデジタルコンバータが得られる。

また、前記第１のオシレータ部は、一対のリングオシレータを含み、前記一対のリングオシレータは、前記一対の所定のクロック信号に基づいて、前記一対の第１の発振信号を生成し出力するように構成されても良い。

さらに、前記一対のリングオシレータのそれぞれは、対応する前記クロック信号の一周期に対して所定の係数に対応する所定の数のエッジを含む前記第１の発振信号を生成するように構成されても良い。

また、前記タイムデジタルコンバータは、前記第１のオシレータ部から出力される前記一対の第１の発振信号に基づいて、該第１の発振信号間の位相差に応じた差動イネーブル信号を出力する位相検出器をさらに備えても良い。そして、前記第２のオシレータ部は、前記位相検出器から出力される前記イネーブル信号に従って、前記第２の発振信号を生成し出力するように構成されても良い。

また、前記第２のオシレータ部は、前記差動イネーブル信号に従って発振動作を行うゲーティッドリングオシレータであり得る。

ここで、前記ゲーティッドリングオシレータは、前記差動イネーブル信号に従って発振動作を行うための複数段の差動インバータによって構成されても良い。

或いは、前記ゲーティッドリングオシレータは、前記差動イネーブル信号に従って発振動作を行うための複数段のシングルエンドインバータによって構成されても良い。

また、前記量子化部は、算出された前記量子化値を前記所定の係数で除算して得られるコード値を出力する除算器を含むように構成されても良い。

また、前記第１のオシレータ部は、前記第１の発振信号のパルス数をカウントし、該カウント値が前記所定の係数に等しい回数になった場合に、対応する前記リングオシレータによる出力を停止させるカウンタ部を含むように構成されても良い。

ここで、前記カウンタ部は、前記所定の回数を変更可能に構成されても良い。

また、別のある観点に従う本発明は、上記のタイムデジタルコンバータにより構成される複数のタイムデジタルコンバータモジュールと、前記複数のタイムデジタルコンバータモジュールのいずれかによる出力を選択的に切り替えるマルチプレクサと、を備えたタイムデジタルコンバータ構成体であって、前記マルチプレクサは、所定の条件に従って、動作開始から所定の時間経過後又は出力されたコード値のいずれかに基づいて、切り替え制御される、タイムデジタルコンバータ構成体である。

さらに、別のある観点に従う本発明は、上記のタイムデジタルコンバータにより構成される第１のタイムデジタルコンバータモジュールと、前記第１のタイムデジタルコンバータモジュールの入力位相差のレンジよりも広い入力位相差のレンジを持つ第２のタイムデジタルコンバータモジュールと、を備え、前記第２のタイムデジタルコンバータモジュールは、入力される一対の所定のクロック信号に基づいて第１の量子化を行い、前記第１のタイムデジタルコンバータモジュールは、前記第１の量子化による量子化誤差に基づいて第２の量子化を行う、タイムデジタルコンバータ構成体である。

さらにまた、別のある観点に従う本発明は、上記のタイムデジタルコンバータと、前記タイムデジタルコンバータから出力される信号から高周波雑音成分を除去するデジタルループフィルタと、前記デジタルループフィルタから出力される信号に基づいて制御されるデジタル制御発振器と、を備え、前記デジタル制御発振器から出力される信号を所定の分周比で分周し、該分周した信号をフィードバック信号として前記タイムデジタルコンバータに出力する分周器と、を備える、ＰＬＬ回路である。

本発明によれば、分解能、線形性及び帯域幅の点で優れた新たなタイムデジタルコンバータ（ＴＤＣ）が提供されるようになる。

即ち、本発明によれば、ＴＤＣにゲーティッドリングオシレータ（ＧＲＯ）を用いているので、ノイズシェーピングによる実効的分解能を向上させることができる。また、かかるＧＲＯは、マルチパス化されたものを用いなくても良く、従って、レイアウト設計の容易化を図ることができるとともに、線形性を向上させることができるようになる。

一方で、マルチパス化されていないＧＲＯを用いることにより、ゲート遅延値の増大が避けられないが、本発明によれば、時間差を持つ２つのクロック信号を所定回数だけ繰り返し再生しているので、入力時間差が増幅され、実効的ゲート遅延値を低下させることができるようになる。

本発明の他の技術的特徴、目的、及び作用効果乃至は利点は、添付した図面を参照して説明される以下の実施形態により明らかにされる。

本発明の一実施形態に係るタイムデジタルコンバータ（ＴＤＣ）の構成の一例を示すブロックダイアグラムである。 本発明の一実施形態に係るＴＤＣにおける第２のオシレータ部を構成する差動インバータの構成の一例を示す図である。 本発明の一実施形態に係るＴＤＣにおける第２のオシレータ部を構成するシングルエンドインバータの構成の一例を示す図である。 本発明の一実施形態に係るＴＤＣにおける差動インバータタイプの第２のオシレータ部の動作を説明するためのタイミングチャートである。 本発明の一実施形態に係るＴＤＣにおけるシングルエンドタイプの第２のオシレータ部の動作を説明するためのタイミングチャートである。 本発明の一実施形態に係るＴＤＣにおける各種信号のタイミングチャートを示す図である。 本発明の一実施形態に係るＴＤＣについての数値計算シミュレーションに用いる入力信号波形のタイミングチャートである。 本発明の一実施形態に係るＴＤＣ及び従来のＴＤＣについての数値計算シミュレーションの結果を示す図である。 本発明の一実施形態に係るＴＤＣにおける非理想条件を考慮した各種信号のタイミングチャートを示す図である。 本発明の一実施形態に係るＴＤＣについての数値計算シミュレーションの結果を示す図である。 本発明の一実施形態に係るＴＤＣの構成の一例を示すブロックダイアグラムである。 本発明の一実施形態に係るＴＤＣの構成の一例を示すブロックダイアグラムである。 本発明の一実施形態に係るＴＤＣの構成の一例を示すブロックダイアグラムである。 本発明の一実施形態に係るＴＤＣを用いたＡＤＰＬＬ回路の概略構成を示すブロックダイアグラムである。

次に、本発明の実施の形態について、図面を参照しつつ説明する。

［第１の実施形態］
図１は、本発明の一実施形態に係るタイムデジタルコンバータ（ＴＤＣ）の構成の一例を示すブロックダイアグラムである。同図に示すように、タイムデジタルコンバータ（ＴＤＣ）１００は、第１のオシレータ部１１０、位相検出器１２０、第２のオシレータ部１３０、カウンタ１４０、加算器１５０、レジスタ１６０、及び除算器１７０を含んで構成される。

第１のオシレータ部１１０は、相互に所定の時間差を有する一対の入力信号に基づいて、該時間差を有する一対の発振信号を繰り返し生成し、出力する時間増幅回路（ＴＡ）である。本実施形態では、第１のオシレータ部１１０は、２つのオシレータブロック１１０Ａ及び１１０Ｂからなる。即ち、オシレータブロック１１０Ａ及び１１０Ｂは、それぞれの出力の時間差（位相差）を繰り返し生成するために用いられる。オシレータブロック１１０Ａ及び１１０Ｂの構成は同じであって良く、略同一の周波数を有する信号をそれぞれ出力する。ここで、「略同一の」とは、公称誤差を含む意味で用いている。これらの信号同士は理想的には周波数差がないことを前提としているが、本実施形態によれば、例えば製造ばらつきによる僅かな周波数差があっても実用上問題にはなることはない。

オシレータブロック１１０Ａ及び１１０Ｂは、図示のように、例えば、フリップフロップ回路１１１、リングオシレータ１１２、分周器１１３及びカウンタ１１４を含んで構成される。

オシレータブロック１１０Ａのフリップフロップ回路１１１のデータ入力端子Ｄには、一定値（例えば“Ｈ”）の信号が入力される。従って、フリップフロップ回路１１１は、第１のクロック信号ＳＴＡＲＴを受けると、例えばその立ち上がりエッジのタイミングで、その値を保持しながら、データ出力端子Ｑから出力する。また、オシレータブロック１１０Ｂのフリップフロップ回路１１１も同様に、第２のクロック信号ＳＴＯＰを受けると、その立ち上がりエッジのタイミングで、データ入力端子Ｄの値を保持しながら、データ出力端子Ｑから出力する。さらに、フリップフロップ回路１１１は、後述するカウンタ１１４からのリセット信号Ｒを受けると、リセット状態に遷移し、これにより、オシレータブロック１１０の発振動作が停止することになる。なお、第１のクロック信号ＳＴＡＲＴ及び第２のクロック信号ＳＴＯＰはそれぞれ、ＴＤＣ１００がＡＤＰＬＬ回路の一部に用いられる場合、分周フィードバック信号ＤＩＶ＿ＣＬＫ及び基準クロック信号ＲＥＦ＿ＣＬＫに対応付けられる。

リングオシレータ１１２は、典型的には、奇数個の遅延素子（インバータ）をリング状に接続することによって構成された発振回路である。リングオシレータ１１２は、フリップフロップ回路１１１からクロック信号（即ち、ＤＩＶ＿ＣＬＫ又はＲＥＦ＿ＣＬＫ）が入力されると所定の周波数で発振し、パルス状の発振信号を出力する。発振信号は、分周器１１３に入力される。

分周器１１３は、ＴＤＣ１００が使用する信号の周波数に適合するように、入力される発振信号の周波数を所定の分周比で分周する回路である。分周された発振信号（即ち、ＯＳＣ＿ＣＬＫ_Ａ及びＯＳＣ＿ＣＬＫ_Ｂ）は、位相検出器１２０に入力される。本実施形態では、例えば、入力される発振信号を８分周することで、周波数を１／８に低下させている。分周器１１３を設けることにより、リングオシレータ１１２の段数を減らし、消費電流の増大を防止することができる。なお、分周器１１３を省略し、リングオシレータ１１２の発振信号の周波数そのものを下げるようにしても良い。

カウンタ１１４は、分周された発振信号（即ち、ＯＳＣ＿ＣＬＫ_Ａ及びＯＳＣ＿ＣＬＫ_Ｂ）のエッジ数をカウントし、カウント値が所定の繰り返し回数に達した場合に、リセット信号Ｒをフリップフロップ回路１１１に出力する。本実施形態では、カウンタ１１４は、カウント値が４に達した時点でリセット信号Ｒを出力するように構成されている。これによって、オシレータブロック１１０Ａ及び１１０Ｂは、クロック信号としてのＤＩＶ＿ＣＬＫ信号及びＲＥＦ＿ＣＬＫ信号による１回の駆動で、４個のパルスを生成することになる。

位相検出器１２０は、オシレータブロック１１０Ａ及び１１０Ｂからそれぞれ入力される発振信号（即ち、分周された発振信号ＯＳＣ＿ＣＬＫ_Ａ及びＯＳＣ＿ＣＬＫ_Ｂ）の位相差を検出し、該位相差に応じたパルス状の差動イネーブル信号ＥＮＡ＿ＧＲＯ（即ち、ＥＮＡ及びＥＮＡ＿Ｂ）を出力する。位相検出器１２０は、典型的には、入力される信号の立ち上がりエッジ同士の時間差を比較するが、これに限られるものではない。位相検出器１２０は、入力される信号の位相差が極僅かしかない場合であっても、一定のイネーブル信号を出力するよう、所定のオフセットが設定されている。位相検出器１２０から出力される差動イネーブル信号ＥＮＡ＿ＧＲＯは、第２のオシレータ部１３０に入力される。

第２のオシレータ部１３０は、ゲーティッドリングオシレータ（ＧＲＯ）として構成される発振回路である。第２のオシレータ部１３０は、例えば、差動インバータがリング状に接続され、位相検出器１２０から入力されるイネーブル信号に従って動作するように構成される。本実施形態では、第２のオシレータ部１３０は、例えば、７段の差動インバータによって構成され、差動インバータの各ゲート回路は、例えば、ＭＯＳトランジスタを用いて構成される（便宜上、図では３個（Ａ乃至Ｃ）のみが表示されている）。１個の差動インバータ（即ち、図中、IIで囲まれた部分）は、例えば、図２Ａに示すように構成される。また、図３Ａは、このような差動インバータを用いた第２のオシレータ部の動作を説明するためのタイミングチャートである（図を簡略にするため、３個の差動インバータＡ乃至Ｃに対するタイミングチャートを示している。）。各差動インバータの出力信号に対するエッジのカウントは、片エッジカウンタで行われる。図３Ａでは、ＥＮＡ及びＥＮＡ＿Ｂのイネーブル期間Ｔｄｉｆｆの間にゲーティッドリングオシレータが発振し、例として、信号のＬからＨへの遷移がカウントされる結果、カウント値出力１０が得られる様子が例示されている。本例では、第２のオシレータ部１３０は、差動インバータを用いて構成されているが、これに限られるものではなく、例えば、図２Ｂに示すようなシングルエンドインバータを用いて構成されても良い。なお、図３Ｂは、このようなシングルエンドインバータを３個用いた第２のオシレータ部の動作を説明するためのタイミングチャートである（図を簡略にするため、３個のシングルエンドインバータに対するタイミングチャートを示している。）。シングルエンドインバータの出力信号に対するエッジのカウントは、両エッジカウンタで行われる。図３Ｂでは、ＥＮＡおよびＥＮＡ＿Ｂのイネーブル期間Ｔ_ｄｉｆｆの間にゲーティッドリングオシレータが発振し、ＬからＨへの遷移と、ＨからＬへの遷移の両エッジがカウントされる結果、カウント値出力１０が得られる様子が例示されている。

ここで、第２のオシレータ部１３０が図２Ａに示される差動インバータにより構成されるゲーティッドリングオシレータである場合を例に、図３Ａに示される対応するタイミングチャートを参照して、その動作を説明する。

第２のオシレータ部１３０は、差動イネーブル信号ＥＮＡ及びＥＮＡ＿Ｂがイネーブル状態の間だけ発振し、これに応じて、カウンタ１４０は、イネーブルである時間に応じたカウント値を出力する。第２のオシレータ部１３０は、差動イネーブル信号ＥＮＡ及びＥＮＡ＿Ｂのイネーブル状態が終了すると、該終了時点の状態（中間状態）を保持する。次に、差動イネーブル信号ＥＮＡ及びＥＮＡ＿Ｂが再びイネーブル状態になると、第２のオシレータ部１３０は、該中間状態から動作を再開する。この場合、カウンタ１４０による量子化処理は、いわゆる切り捨て型の量子化を行うため、量子化誤差は、該中間状態として、次回のイネーブル状態に持ち越される。従って、量子化誤差は、常に、前回から持ち越された量子化誤差と、その次の発振動作でもたらされる量子化誤差との差分として現れることになる。量子化誤差の差分は、つまり、量子化誤差の微分であり、これがハイパスフィルタ特性を示す結果、ノイズシェーピング特性が実現される。

また、第２のオシレータ部１３０は、差動イネーブル信号ＥＮＡ及びＥＮＡ＿Ｂがイネーブル状態に遷移する毎に、任意の中間状態から発振を開始するため、カウンタ１４０によるカウントに作用する差動インバータは、任意のものが対象となり、特定の差動インバータに偏ることがない。そのため、各々の差動インバータの遅延に含まれる、製造誤差などに基づく特性の差が統計的に平均される結果、オシレータ特性の線形性が得られる。また、少数の差動インバータがリング構成になることで、積分非直線性誤差（ＩＮＬ誤差）を小さくできることも、高い線形性の確保に寄与する。

なお、上記の作用、利点は、第２のオシレータ部１３０を構成するゲーティッドリングオシレータが、図２Ｂで示されるシングルエンドインバータである場合においても、同様に説明される。

図１に戻り、即ち、カウンタ１４０は、各段の差動インバータにより出力される信号に基づいて量子化値を求める量子化回路である。具体的には、カウンタ１４０は、上述のように、各段の差動インバータが出力する信号の例えば立ち上がりエッジを検出し、カウントする片エッジカウンタである。本実施形態では、カウンタ１４０は、例えば１４個（７×２個）のカウンタ回路より構成されている。カウンタ１４０から出力される各段のカウント値は、加算器１５０によって加算され、レジスタ１６０に保持される。レジスタ１６０に保持されたカウント値は、図示しないフリップフロップ回路を介して、除算器１７０に出力される。なお、ここでは、カウンタ１４０、加算器１５０、及びレジスタ１６０をそれぞれの別体として説明したが、例えば、これらの一つの機能ブロック（例えば量子化部）として構成しても良い。なお、第２のオシレータ部１３０を構成するインバータがシングルエンドタイプのものである場合、カウンタ１４０は、上述のように、両エッジカウンタとして実現される。

除算器１７０は、レジスタ１６０から出力されるカウント値を上述した繰り返し回数で除して、その結果をデジタルコード値ＴＤＣ＿ＯＵＴとして出力する。即ち、本実施形態では、上述の繰り返し回数は４であるので、除算器は、カウント値を４で除算する。

次に、以上のように構成されたＴＤＣ１００の動作について図４を参照しながら説明する。図４は、本発明の一実施形態に係るＴＤＣにおける各種信号のタイミングチャートを示す図である。

ＴＤＣ１００において、まず、２つのオシレータブロック１１０Ａ及び１１０Ｂは、位相差Ｔ_ｄｉｆｆを持ったクロック信号ＤＩＶ＿ＣＬＫ及びＲＥＦ＿ＣＬＫを用いて、パルス状の発振信号ＯＳＣ＿ＣＬＫ_Ａ及びＯＳＣ＿ＣＬＫ_Ｂとして、それぞれ上記繰り返し回数（即ち、本例では４回）に亘って繰り返し生成し、位相検出器１２０に出力する。

位相検出器１２０は、発振信号ＯＳＣ＿ＣＬＫ_Ａ及びＯＳＣ＿ＣＬＫ_Ｂの位相差に従って差動イネーブル信号ＥＮＡ及びＥＮＡ＿Ｂを生成し、第２のオシレータ部１３０に出力する。第２のオシレータ部１３０は、差動イネーブル信号ＥＮＡ及びＥＮＡ＿Ｂにより発振し、第２のオシレータ部１３０が差動インバータで構成される場合は図３Ａに、又は第２のオシレータ部１３０がシングルエンドインバータで構成される場合は図３Ｂに示される動作に従い、カウンタ部１４０によってカウントされる。カウンタ部１４０によってカウントされたカウント値は、該繰り返し回数にわたって、レジスタ１５０に蓄積されていく。そして、図示しないラッチ回路が、４個のイネーブル信号が生成された後、所定のタイミングで動作することにより、レジスタ１６０に保持されたカウント値が除算器１７０に出力され、該繰り返し回数、即ち、４で除算された結果が、デジタルコード値ＴＤＣ＿ＯＵＴとして出力される。

このようなＴＤＣ１００によれば、２つのオシレータブロック１１０Ａ及び１１０Ｂの発振周波数は同一であるので、その伝達関数は、下記のように示される。
ＴＤＣ＿ＯＵＴ［ｚ］＝Ｔ_diff＋ｑ_n／４・（１−ｚ^−１） …（式１）
ただし、Ｔ_ｄｉｆｆは、入力時間差、ｑ_ｎは、第２のリングオシレータ１３０内で発生する量子化ノイズである。

上記の式から明らかなように、量子化ノイズｑ_ｎは、繰り返し回数で除算され１／４となるため、例えば、第２のリングオシレータ１３０内のゲート遅延値が５０［ｐｓ］であったとしても、実効的ゲート遅延値は１２．５［ｐｓ］にまで縮減されることになる。また、式中、係数（１−ｚ^−１）は、上述した微分特性、即ち、ハイパスフィルタ特性を示すものであり、従って、ノイズシェーピング効果が得られることになる。

本発明者は、ノイズシェーピングを考慮した場合の実効的分解能に関して、数値計算シミュレーションにより検証した。１つは、本実施形態のＴＤＣ１００であり、第２のオシレータ部１３０におけるゲート遅延が５０［ｐｓ］である。もう１つは、分解能が２［ｐｓ］でノイズシェーピング機能のない従来のＴＤＣである。これら２つのＴＤＣの回路特性を、ＭａｔｈＷｏｒｋｓ社の「ＭＡＴＬＡＢ／ＳＩＭＵＬＩＮＫ」を用いて数値計算シミュレーションを行い、その結果をフーリエ変換することで、特性を検証した。ＴＤＣへの入力波形は、図５に示すような、周波数が２００［ｋＨＺ］、最大振幅値が２００［ｐｓ］のｓｉｎ波形に従った振幅値に対応する位相差Ｔ_ｄｉｆｆをもつ２つのクロック信号である。また、サンプリング周波数（即ち、ＲＥＦ＿ＣＬＫの周波数）は、３０［ＭＨｚ］である。

図６は、上述した数値計算シミュレーションの結果を示す図である。図中、薄グレーで示されたグラフ線が本実施形態のＴＤＣ１００による数値シミュレーション結果であり、黒で示されたグラフ線が従来のＴＤＣによる数値シミュレーション結果である。即ち、同図に示すように、本実施形態のＴＤＣ１００については、量子化ノイズに約２０ｄＢ／ｄｅｃのノイズシェーピング効果が加わっている。これら２つのＴＤＣを比較すると、約５００［ｋＨｚ］を境に、それ以下の周波数では、本発明の一実施形態に係るＴＤＣの量子化ノイズが、従来のＴＤＣを下回っていることがわかる。従って、例えば、本実施形態のＴＤＣ１００を用いたＡＤＰＬＬ回路のループ帯域幅が５００［ｋＨｚ］以下であれば、本数値計算シミュレーションに用いた従来型ＴＤＣの分解能である２［ｐｓ］以下の実効的分解能が得られることになる。

また、現実問題としては、ＴＤＣ１００が実装されるべきチップにおける「ばらつき」に起因する下記２種類の非理想条件が考慮されるべきである。
（１）位相検出器１２０におけるオフセット設定及び２個のオシレータブロック１１０Ａ及び１１０Ｂ間の周期差
（２）第２のオシレータ部１３０におけるゲート遅延値のばらつき

上記（１）に関して、該非理想条件は、図７に示すタイミングチャート及び下記の伝達関数に示されるように、ＴＤＣ１００の出力結果に影響を及ぼすものと考えられる。
ＴＤＣ＿ＯＵＴ［ｚ］＝Ｔ_diff＋Ｔ_{pfd_offset}＋２．５Ｔ_{period_offset}＋ｑ_n／４・（１−ｚ^−１） …（式２）
ただし、Ｔ_{ｐｆｄ＿ｏｆｆｓｅｔ}は、位相検出器１２０内で生じるオフセット値、Ｔ_{ｐｅｒｉｏｄ＿ｏｆｆｓｅｔ}は２つのオシレータブロック１１０Ａ及び１１０Ｂ間の周期差である。位相検出器１２０内で生じるオフセット値Ｔ_{ｐｆｄ＿ｏｆｆｓｅｔ}は、出力ＴＤＣ＿ＯＵＴにそのまま加味されるのに対し、オシレータブロック１１０Ａ及び１１０Ｂ間の周期差Ｔ_{ｐｅｒｉｏｄ＿ｏｆｆｓｅｔ}は、リングオシレータ１１２の出力毎に現れる。図７に示されるように、４回の繰り返しの度に、Ｔ_{ｐｅｒｉｏｄ＿ｏｆｆｓｅｔ}、２Ｔ_{ｐｅｒｉｏｄ＿ｏｆｆｓｅｔ}、３Ｔ_{ｐｅｒｉｏｄ＿ｏｆｆｓｅｔ}、４Ｔ_{ｐｅｒｉｏｄ＿ｏｆｆｓｅｔ}が重畳され、その全てが量子化に際して積算されるため、積算値には、総じて１０Ｔ_{ｐｅｒｉｏｄ＿ｏｆｆｓｅｔ}が内包される。積算値は、除算器１７０において繰り返し回数で除算され１／４になるため、結果として、ＴＤＣ＿ＯＵＴには、２．５Ｔ_{ｐｅｒｉｏｄ＿ｏｆｆｓｅｔ}が内包される。つまり、デジタルコード値ＴＤＣ＿ＯＵＴには、位相検出器１２０のオフセット値及び１０Ｔ_{ｐｅｒｉｏｄ＿ｏｆｆｓｅｔ}／４の周期差が最終的に加味される。

しかしながら、非理想条件（１）がデジタルコード値ＴＤＣ＿ＯＵＴに及ぼす効果は、結果として、入力時間差によらず一定値となるため、非理想条件（１）は、ＴＤＣ１００を用いたＡＤＰＬＬ回路のロックには影響は与えない。従って、本実施形態のＴＤＣ１００によれば、オシレータブロック１１０Ａ及び１１０Ｂについての多少のばらつきは考慮する必要がなく、スタンダードセルを使った手動配線が（さらにはＰ＆Ｒツールによるレイアウト設計も）可能となり、レイアウト設計を容易にすることができるようになる。

また、上記（２）に関して、「ＭＡＴＬＡＢ／ＳＩＭＵＬＩＮＫ」を用いて検証した。ここでは、比較対象として従来のシングルディレイラインを用いたＴＤＣ（ＳＤＬ−ＴＤＣ）を用いるものとする。まず、本実施形態のＴＤＣ１００及び従来のＳＤＬ−ＴＤＣにおけるゲート遅延値及びその標準偏差値を示す。
・本実施形態のＴＤＣ１００
ＧＲＯ１３０のゲート遅延値：５０［ｐｓ］
該ゲート遅延値の標準偏差：１０［ｐｓ］
再生回数：４回
・ＳＤＬ−ＴＤＣ
ゲート遅延値：１２．５［ｐｓ］
ゲート遅延値標準偏差：２．５［ｐｓ］

図８は、本発明の一実施形態に係るＴＤＣについての数値計算シミュレーションの結果を示す図である。なお、本実施形態のＴＤＣ１００及びＳＤＬ−ＴＤＣへの入力位相差は、図５で説明したものと同じものを用いている。同図（ａ）は、２つのＴＤＣのそれぞれの出力に対してフーリエ変換した結果を重ねて表示したものであり、同図（ｂ）は、本発明の一実施形態に係るＴＤＣの出力に対してフーリエ変換した結果のみを表示したものである。同図（ａ）中、黒で示されたグラフ線は従来のＳＤＬ−ＴＤＣによる数値シミュレーション結果である。これから明らかなように、ＳＤＬ−ＴＤＣでは、非線形性に因るスプリアスが立っているのに対し、薄グレーで示される本実施形態のＴＤＣ１００ではスプリアスが見られない。従って、仮に、第２のオシレータ部１３０にゲート遅延によるばらつきがあったとしても、線形性を保つことができ、性能を大幅に劣化させることはないと言える。

以上のように、本実施形態によれば、ゲーティッドリングオシレータ（ＧＲＯ）としての第２のオシレータ部により、ノイズシェーピングによる実効的分解能が向上することになる。また、かかるＧＲＯは、マルチパス化されたものを用いなくても良く、従って、レイアウト設計の容易化を図ることができるとともに、線形性を向上させることができるようになる。

一方で、マルチパス化されていないＧＲＯを用いることにより、ゲート遅延値の増大が避けられないが、本実施形態によれば、僅かな時間差を持つ２つのクロック信号を所定回数だけ繰り返し再生しているので、入力時間差が増幅され、実効的ゲート遅延値を低下させることができる。

［第２の実施形態］
上記実施形態では、２つのオシレータブロックによる時間差を持った発振信号の繰り返し再生回数を固定（例えば４回）にする例が開示されたが、本実施形態では、該繰り返し再生回数を可変にした例が開示される。即ち、一般に、ＡＤＰＬＬ回路は、発振回路の発振によりＰＬＬループがアクティブになる前は、２つのクロック信号ＤＩＶ＿ＣＬＫ及びＲＥＦ＿ＣＬＫ間の位相関係を制御することができない。ＡＤＰＬＬ回路は、例えば、０．５クロック幅程度ずれた状態でフィードバックによる追従がスタートする可能性がある。かかる状態で、繰り返し再生回数を固定したまま、ＡＤＰＬＬ回路を動作させてしまうと、１クロック内で規定の繰り返し回数を終了できず、正しく動作しない場合があり得る。その結果、追従がいつまでも収束しない可能性がある。そこで、本実施形態のＴＤＣは、ＡＤＰＬＬ回路の動作を保証するよう、時間差を持った発振信号の繰り返し再生回数を変更できるように構成される。

（１）第１の構成例
図９は、本発明の一実施形態に係るＴＤＣの構成の一例を示すブロックダイアグラムである。即ち、同図に示すように、本例のＴＤＣ９００は、少なくとも１つの上述したＴＤＣ１００と、従来の位相検出器１２０及びゲーティッドリングオシレータ（ＧＲＯ）１３０と、カウンタ１４０と、マルチプレクサ９１０とを含んで構成される構成される。つまり、ＴＤＣ１００は、ＴＤＣ９００全体のうちのモジュールである。ＧＲＯ１３０は、例えば、既述したような差動インバータにより構成されるが、これに限られるものでない。

より具体的には、ＴＤＣ９００は、図示しない制御部から出力される制御信号ＣＴＲＬによりマルチプレクサ９１０を制御して、カウンタ１４０又はＴＤＣ１００のいずれかの出力を選択的に切り替えることができるように構成されている。例えば、ＴＤＣ９００は、制御部の制御の下、動作が開始してから所定の時間が経過するまでは、ＧＲＯ１３０の出力を選択し、該所定の時間経過後は、ＴＤＣ１００の出力を選択するように動作する。或いは、ＴＤＣ９００は、最終的に出力されるデジタルコード値ＭＵＸ＿ＯＵＴの値に従って、マルチプレクサ９１０を切り替えるように制御しても良い。一例として、制御部は、動作開始後、基準クロック信号ＲＥＦ＿ＣＬＫの周期に従って出力される一連のデジタルコード値ＭＵＸ＿ＯＵＴのうち、最大値と最小値との差が所定の範囲内に収まるか否かを判定し、該所定の範囲内に収まったと判定する場合、ＴＤＣ１００の出力を選択するようにマルチプレクサ９１０を制御する。

なお、本例では、ＴＤＣ９００は、それぞれ１つのＴＤＣ１００及び位相検出器１２０／ＧＲＯ１３０で構成されているが、これに限られるものではない。例えば、ＴＤＣ９００は、位相検出器１２０／ＧＲＯ１３０に加え、又はこれに代え、それぞれ異なる繰り返し再生回数で動作する複数のＴＤＣ１００を用いて構成されても良い。即ち、図示はしていないが、繰り返し再生回数が１回、２回及び４回に設定されたＴＤＣ１００Ａ〜１００Ｃを設け、ＴＤＣ９００は、これらからの出力を順次に切り替えるように構成されても良い。

（２）第２の構成例
図１０は、本発明の一実施形態に係るＴＤＣの構成の一例を示すブロックダイアグラムである。即ち、同図に示すＴＤＣ１０００は、図１に示すＴＤＣ１００と比較して、カウンタ回路１１４が可変制御カウンタ１１５に置き換わっている点で、異なっている。可変制御カウンタ１１５は、図示しない制御部からの制御信号Ｎ＿ＣＴＲＬに従って、リセット信号Ｒを出力するタイミングを動的に変更する。ＴＤＣ１０００は、例えば、動作開始時は、Ｎ＿ＣＴＲＬ＝１とし、可変制御カウンタ１１５が１回の再生回数でリセット信号Ｒを出力するよう制御し、さらに、所定の時間経過後或いはデジタルコード値ＴＤＣ＿ＯＵＴの値のいずれか又はその両方に従って、Ｎ＿ＣＴＲＬの値を順次に変更していく。また、制御信号Ｎ＿ＣＴＲＬの値に併せて、レジスタ１６０からの出力タイミング及び除算器１７０に与えられる値（除数）も変更される。

［第３の実施形態］
本実施形態は、コース（coarse）／ファイン（fine）のいわゆる２ステップ構成の概念を応用したＴＤＣ構成体を開示する。図１１は、本発明の一実施形態に係るＴＤＣの構成の一例を示すブロックダイアグラムである。即ち、同図に示すように、本実施形態のＴＤＣ１１００は、上述したＴＤＣ１００の前段に設けられたコースＴＤＣ１１１０を含んで構成される。

コースＴＤＣ１１１０は、その入力レンジがＴＤＣ１００の入力レンジ以上となるように設計されるものであって、比較的低い分解能のもので良い。これは、消費電流の増大を防止することができることを意味する。このようなコースＴＤＣ１１１０は、既知のものを用いることができ、従って、ここでは説明を省略する。即ち、本実施形態によれば、コースＴＤＣ１１１０の入力レンジの広さにより、ＤＩＶ＿ＣＬＫとＲＥＦ＿ＣＬＫの大きな位相差にも対応しうる一方、その分解能の低さは、量子化残差ｓｔａｒｔ＿ｆｉｎｅとｓｔｏｐ＿ｆｉｎｅをＴＤＣ１００に入力し、量子化することで改善され、誤差の小さい、高い分解能を得ることができるようになる。

なお、本実施形態のＴＤＣ１１００では、ＴＤＣ１００に代え、例えば、第２の実施形態で示されたＴＤＣ９００やＴＤＣ１０００を用いても良い。

このような２ステップ構成のＴＤＣ１１００により、ＡＤＰＬＬ回路の動作を保証するとともに、ＴＤＣ全体としての入力時間差のレンジの拡大を図ることができる。

［応用例］
上述した各実施形態のＴＤＣのいずれかを用いて、例えば、ＡＤＰＬＬ回路を構成することができる。図１２は、本発明の一実施形態に係るＴＤＣを用いたＡＤＰＬＬ回路の概略構成を示すブロックダイアグラムである。即ち、同図に示すように、ＡＤＰＬＬ回路１２００は、例えば、発振器１２１０、ＴＤＣ１００、デジタルループフィルタ（ＤＬＦ）１２２０、デジタル制御発振器（ＤＣＯ）１２３０及び分周器１２４０を含んで構成される。発振器１２１０、デジタルループフィルタ（ＤＬＦ）１２２０、デジタル制御発振器（ＤＣＯ）１２３０及び分周器１２４０は、既知のものを用いることができるため、ここでは、説明を省略する。また、本例では、タイムデジタルコンバータは、第１の実施形態のＴＤＣ１００を用いているが、これに限られるものでなく、上記他の実施形態のものを用いることができる。

上記各実施形態は、本発明を説明するための例示であり、本発明をこれらの実施形態にのみ限定する趣旨ではない。本発明は、その要旨を逸脱しない限り、さまざまな形態で実施することができる。

例えば、本明細書に開示される方法においては、その結果に矛盾が生じない限り、ステップ、動作又は機能を並行して又は異なる順に実施しても良い。説明されたステップ、動作及び機能は、単なる例として提供されており、ステップ、動作及び機能のうちのいくつかは、発明の要旨を逸脱しない範囲で、省略でき、また、互いに結合させることで一つのものとしてもよく、また、他のステップ、動作又は機能を追加してもよい。

また、例えば、上記実施形態では、除算器１７０が用いられているが、これに限られるものでなく、乗算器が用いられても構わない。

また、本明細書では、さまざまな実施形態が開示されているが、一の実施形態における特定のフィーチャ（技術的事項）を、適宜改良しながら、他の実施形態に追加し、又は該他の実施形態における特定のフィーチャと置換することができ、そのような形態も本発明の要旨に含まれる。

（付記事項）
本明細書に記載した発明はまた、以下のように把握されうる。即ち、ある観点に従う本発明は、相互に所定の位相差を有する一対の所定のクロック信号に基づいて、第１の発振信号をそれぞれ生成し出力する一対のリングオシレータを含む第１のオシレータ部と、前記一対のリングオシレータからそれぞれ出力される前記第１の発振信号に基づいて、該発振信号間の位相差に応じたイネーブル信号を出力する位相検出器と、前記位相検出器から出力されるイネーブル信号に従って、所定の周波数を有する第２の発振信号を生成し出力する第２のオシレータ部と、前記第２のオシレータ部から出力される前記第２の発振信号のエッジ数をカウントし、該カウントした値を保持する第１のカウンタ部と、前記第１のカウンタ部に保持された前記カウント値に対して所定の係数を除算した量子化値を出力する除算器と、を備え、前記一対のリングオシレータのそれぞれは、対応する前記クロック信号の一周期に対して前記所定の係数に等しい所定の回数だけ繰り返されるパルスからなる前記第１の発振信号を生成する、タイムデジタルコンバータである。

前記第１のオシレータ部は、前記一対のリングオシレータからそれぞれ出力される前記第１の信号を所定の分周比で分周する分周器を含んで構成される。

また、前記第１のオシレータ部は、前記第１の発振信号のパルス数をカウントし、該カウント値が前記所定の係数に等しい回数になった場合に、対応する前記リングオシレータによる出力を停止させる第２のカウンタ部を含んで構成される。前記第２のカウンタ部は、前記所定の回数を変更可能に構成される。

さらに、前記第２のオシレータ部は、前記イネーブル信号に従って発振動作を行うゲーティッドリングオシレータである。また、前記ゲーティッドリングオシレータは複数段の差動インバータや、シングルエンドインバータによって構成され得る。

また、他の観点に従う本発明は、それぞれが上記のタイムデジタルコンバータにより構成される複数のタイムデジタルコンバータモジュールと、
前記複数のタイムデジタルコンバータモジュールのいずれかによる出力を選択的に切り替えるマルチプレクサと、を備えたタイムデジタルコンバータであって、
前記マルチプレクサは、所定の条件に従って、動作開始から所定の時間経過後又は出力されたコード値のいずれかに基づいて、切り替え制御される、
タイムデジタルコンバータ構成体である。

さらに、他の観点に従う本発明は、上記のタイムデジタルコンバータにより構成される第１のタイムデジタルコンバータモジュールと、
前記第１のタイムデジタルコンバータモジュールの入力位相差のレンジよりも広い入力位相差のレンジを持つ第２のタイムデジタルコンバータモジュールと、を備え、
前記第２のタイムデジタルコンバータモジュールは、入力される一対の所定のクロック信号に基づいて第１の量子化を行い、
前記第１のタイムデジタルコンバータモジュールは、該第１の量子化による量子化誤差に基づいて第２の量子化を行う、
タイムデジタルコンバータ構成体である。

さらにまた、他の観点に従う本発明は、上記のタイムデジタルコンバータと、
前記タイムデジタルコンバータから出力される信号から高周波雑音成分を除去するデジタルループフィルタと、
前記デジタルループフィルタから出力される信号に基づいて制御されるデジタル制御発振器と、を備え、
前記デジタル制御発振器から出力される信号を所定の分周比で分周し、該分周した信号をフィードバック信号として前記タイムデジタルコンバータに出力する分周器と、
を備える、ＰＬＬ回路である。

本発明は、ＰＬＬ回路を用いた、クロック発生回路や周波数シンセサイザ、クロックアンドデータリカバリ回路等、幅広い技術に広く利用することができる。

１００，９００，１０００，１１００…タイムデジタルコンバータ（ＴＤＣ）
１１０…第１のオシレータ部
１１０Ａ，１１０Ｂ…オシレータブロック
１１１…フリップフロップ回路
１１２…リングオシレータ
１１３…分周器
１１４…カウンタ
１１５…可変制御カウンタ
１２０…位相検出器
１３０…第２のオシレータ部（ゲーティッドリングオシレータ（ＧＲＯ））
１４０…カウンタ
１５０…加算器
１６０…レジスタ
１７０…除算器
９１０…マルチプレクサ
１１１０…コースＴＤＣ
１２００…ＡＤＰＬＬ回路
１２１０…発振器
１２２０…デジタルループフィルタ
１２３０…デジタル制御発振器
１２４０…分周器

Claims (15)

1. 相互に所定の位相差を有する一対の所定のクロック信号に基づいて、一対の第１の発振信号を生成し出力する第１のオシレータ部と、
   前記第１のオシレータ部から出力される前記一対の第１の発振信号に基づいて、所定の周波数を有する第２の発振信号を生成し出力する第２のオシレータ部と、
   前記第２のオシレータ部から出力される前記第２の発振信号のエッジ数に基づいて量子化値を算出する量子化部と、を備える、
   タイムデジタルコンバータ。
2. 前記第１のオシレータ部は、一対のリングオシレータを含み、
   前記一対のリングオシレータは、前記一対の所定のクロック信号に基づいて、前記一対の第１の発振信号を生成し出力する、
   請求項１記載のタイムデジタルコンバータ。
3. 前記一対のリングオシレータのそれぞれは、対応する前記クロック信号の一周期に対して所定の係数に対応する所定の数のエッジを含む前記第１の発振信号を生成する、請求項２記載のタイムデジタルコンバータ。
4. 前記第１のオシレータ部から出力される前記一対の第１の発振信号に基づいて、該第１の発振信号間の位相差に応じた差動イネーブル信号を出力する位相検出器をさらに備え、
   前記第２のオシレータ部は、前記位相検出器から出力される前記差動イネーブル信号に従って、前記第２の発振信号を生成し出力する、
   請求項１乃至３のいずれか記載のタイムデジタルコンバータ。
5. 前記第２のオシレータ部は、前記差動イネーブル信号に従って発振動作を行うゲーティッドリングオシレータである、請求項４記載のタイムデジタルコンバータ。
6. 前記ゲーティッドリングオシレータは、前記差動イネーブル信号に従って発振動作を行うための複数段の差動インバータによって構成される、請求項５記載のタイムデジタルコンバータ。
7. 前記ゲーティッドリングオシレータは、前記差動イネーブル信号に従って発振動作を行うための複数段のシングルエンドインバータによって構成される、請求項５記載のタイムデジタルコンバータ。
8. 前記量子化部は、算出された前記量子化値を前記所定の係数で除算して得られるコード値を出力する除算器を含む、請求項３乃至７のいずれか記載のタイムデジタルコンバータ。
9. 前記第１のオシレータ部は、前記一対のリングオシレータからそれぞれ出力される前記一対の第１の発振信号を所定の分周比で分周する第１の分周器を含む、請求項２記載のタイムデジタルコンバータ。
10. 前記第１の分周器は、前記所定の分周比を可変に制御する、請求項９記載のタイムデジタルコンバータ。
11. 前記第１のオシレータ部は、前記第１の発振信号のエッジ数をカウントし、該カウント値が前記所定の係数に等しい回数になった場合に、対応する前記リングオシレータによる出力を停止させるカウンタ部を含む、請求項３記載のタイムデジタルコンバータ。
12. 前記カウンタ部は、前記所定の回数を変更可能に構成される、請求項１１記載のタイムデジタルコンバータ。
13. それぞれが請求項１に記載されたタイムデジタルコンバータにより構成される複数のタイムデジタルコンバータモジュールと、
    前記複数のタイムデジタルコンバータモジュールのいずれかによる出力を選択的に切り替えるマルチプレクサと、を備えたタイムデジタルコンバータ構成体であって、
    前記マルチプレクサは、所定の条件に従って、動作開始から所定の時間経過後又は出力されたコード値のいずれかに基づいて、切り替え制御される、
    タイムデジタルコンバータ構成体。
14. 請求項１に記載されたタイムデジタルコンバータにより構成される第１のタイムデジタルコンバータモジュールと、
    前記第１のタイムデジタルコンバータモジュールの入力位相差のレンジよりも広い入力位相差のレンジを持つ第２のタイムデジタルコンバータモジュールと、を備え、
    前記第２のタイムデジタルコンバータモジュールは、入力される一対の所定のクロック信号に基づいて第１の量子化を行い、
    前記第１のタイムデジタルコンバータモジュールは、前記第１の量子化による量子化誤差に基づいて第２の量子化を行う、
    タイムデジタルコンバータ構成体。
15. 請求項１に記載されたタイムデジタルコンバータ、又は請求項１３或いは１４に記載されたタイムデジタルコンバータ構成体と、
    前記タイムデジタルコンバータから出力される信号から高周波雑音成分を除去するデジタルループフィルタと、
    前記デジタルループフィルタから出力される信号に基づいて制御されるデジタル制御発振器と、を備え、
    前記デジタル制御発振器から出力される信号を所定の分周比で分周し、該分周した信号をフィードバック信号として前記タイムデジタルコンバータに出力する第２の分周器と、
    を備える、ＰＬＬ回路。