JPH09275331A - データのラッチ方法とその回路 - Google Patents
データのラッチ方法とその回路Info
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- JPH09275331A JPH09275331A JP8082390A JP8239096A JPH09275331A JP H09275331 A JPH09275331 A JP H09275331A JP 8082390 A JP8082390 A JP 8082390A JP 8239096 A JP8239096 A JP 8239096A JP H09275331 A JPH09275331 A JP H09275331A
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- JP
- Japan
- Prior art keywords
- data
- clock
- flip
- flop
- latch
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- Pending
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Abstract
(57)【要約】
【課題】 データラッチのタイミングずれを防止し、正
確なラッチ動作を実現する。 【解決手段】 Ｄフリップフロップ３６への入力データ
の変化点を変化点検出部１０２で検出し、その変化点を
示すパルス列ＶＤの間隔を変化点間隔カウンタ１０３で
カウントし、さらにその各間隔の累積値を加算器１０５
で算出する。そして、設定値ｎに相当する区間で上記累
積値の平均を除算器１１０で算出し、その半分の値に相
当する時間をダウンカウンタ１１２で計測してラッチタ
イミングを決める。
確なラッチ動作を実現する。 【解決手段】 Ｄフリップフロップ３６への入力データ
の変化点を変化点検出部１０２で検出し、その変化点を
示すパルス列ＶＤの間隔を変化点間隔カウンタ１０３で
カウントし、さらにその各間隔の累積値を加算器１０５
で算出する。そして、設定値ｎに相当する区間で上記累
積値の平均を除算器１１０で算出し、その半分の値に相
当する時間をダウンカウンタ１１２で計測してラッチタ
イミングを決める。
Description
【０００１】
【発明の属する技術分野】本発明は、データのラッチ方
法とその回路に係わり、とくに高速クロックに同期して
発生されたデータをラッチして外部へ取り出すインター
フェースに適したデータのラッチ方法とその回路に関す
る。
法とその回路に係わり、とくに高速クロックに同期して
発生されたデータをラッチして外部へ取り出すインター
フェースに適したデータのラッチ方法とその回路に関す
る。
【０００２】
【従来の技術】図３は、クロック発生器３１からのクロ
ックに同期してデータ発生器３３からデータが生成・出
力され、それが上記クロックに同期してＤフリップフロ
ップ３６にラッチされて出力されるように構成した従来
のラッチ回路例を示すブロック図で、Ｄフリップフロッ
プ３６はデータ発生器３３出力を外部へ取り出すための
インターフェースとなっている。
ックに同期してデータ発生器３３からデータが生成・出
力され、それが上記クロックに同期してＤフリップフロ
ップ３６にラッチされて出力されるように構成した従来
のラッチ回路例を示すブロック図で、Ｄフリップフロッ
プ３６はデータ発生器３３出力を外部へ取り出すための
インターフェースとなっている。
【０００３】図４は、この回路の動作を示すタイムチャ
ートである。クロック発生器３１とデータ発生器３３を
接続するケーブルは等価遅延線３２で表されており、ク
ロック発生器３１から出力されたクロックＣ１は、この
遅延時間分遅れたクロックＣ２としてデータ発生器３３
へ入力される。データ発生器３３はこのクロックＣ２に
同期してデータＤ１を発生するが、その出力タイミング
はクロックＣ２より遅れる。データ発生器３３とＤフリ
ップフロップ３６を接続するケーブルは等価遅延線３４
で表されており、データＤ１はこの等価遅延線３４の遅
延時間分遅れたデータＤ２としてラッチ用のＤフリップ
フロップ３６へ入力される。一方、クロックＣ２はイン
バータ３５で反転されたクロックＣ３としてＤフリップ
フロップ３６のクロック端子へ入力され、このクロック
Ｃ３の立ち上がりのタイミングでデータＤ２をＤフリッ
プフロップ３６へラッチする。こうしてＤフリップフロ
ップの出力Ｑ端子からデータＤ３が出力される。
ートである。クロック発生器３１とデータ発生器３３を
接続するケーブルは等価遅延線３２で表されており、ク
ロック発生器３１から出力されたクロックＣ１は、この
遅延時間分遅れたクロックＣ２としてデータ発生器３３
へ入力される。データ発生器３３はこのクロックＣ２に
同期してデータＤ１を発生するが、その出力タイミング
はクロックＣ２より遅れる。データ発生器３３とＤフリ
ップフロップ３６を接続するケーブルは等価遅延線３４
で表されており、データＤ１はこの等価遅延線３４の遅
延時間分遅れたデータＤ２としてラッチ用のＤフリップ
フロップ３６へ入力される。一方、クロックＣ２はイン
バータ３５で反転されたクロックＣ３としてＤフリップ
フロップ３６のクロック端子へ入力され、このクロック
Ｃ３の立ち上がりのタイミングでデータＤ２をＤフリッ
プフロップ３６へラッチする。こうしてＤフリップフロ
ップの出力Ｑ端子からデータＤ３が出力される。
【０００４】
【発明が解決しようとする課題】上記した従来回路に於
いて、各回路を接続するケーブル、即ち図３の等価遅延
線３２、３４は、周囲温度の変化等のためにその遅延時
間が変動する。このうち、等価遅延線３２の遅延時間の
変動は、Ｄフリップフロップ３６のＤ入力とクロック入
力の双方の同じだけのタイミング変動を与えるから、Ｄ
フリップフロップ３６のラッチ動作には影響しない。し
かし等価遅延線３４の遅延時間変動はデータＤ２のタイ
ミングだけを移動させる。このために例えば、初期調整
時にデータＤ２の立ち上がりタイミングが図４の時刻ｔ
１であったものが時刻ｔ２に移動し、一方クロックＣ３
は変化しなかったとする。この場合、クロックＣ３の立
ち上がり時刻ｔＣにはデータＤ２が十分立ち上がって確
立しているから、上記のようなデータＤ２のタイミング
変動があってもデータＤ２はＤフリップフロップ３６に
正しくラッチされる。
いて、各回路を接続するケーブル、即ち図３の等価遅延
線３２、３４は、周囲温度の変化等のためにその遅延時
間が変動する。このうち、等価遅延線３２の遅延時間の
変動は、Ｄフリップフロップ３６のＤ入力とクロック入
力の双方の同じだけのタイミング変動を与えるから、Ｄ
フリップフロップ３６のラッチ動作には影響しない。し
かし等価遅延線３４の遅延時間変動はデータＤ２のタイ
ミングだけを移動させる。このために例えば、初期調整
時にデータＤ２の立ち上がりタイミングが図４の時刻ｔ
１であったものが時刻ｔ２に移動し、一方クロックＣ３
は変化しなかったとする。この場合、クロックＣ３の立
ち上がり時刻ｔＣにはデータＤ２が十分立ち上がって確
立しているから、上記のようなデータＤ２のタイミング
変動があってもデータＤ２はＤフリップフロップ３６に
正しくラッチされる。
【０００５】しかし、等価遅延線３４の遅延時間変動の
ためにデータＤ２の立ち上がりタイミングが図４の時刻
ｔ３で示したようなところまで移動したとすると、デー
タＤ２が確率するまでには斜線部で示したような一定の
時間を要するので、そのデータＤ２の立ち上がり途中に
クロックＣ３の立ち上がりでラッチされることになる。
このような場合は正しいデータラッチが行われず、従っ
て誤ったデータが出力されることになる。このような状
態は等価遅延線３４で表されるケーブルが長いほど、ま
た使用されるクロック周波数が高いほど起こり易くな
り、何らかの対策が要求される。
ためにデータＤ２の立ち上がりタイミングが図４の時刻
ｔ３で示したようなところまで移動したとすると、デー
タＤ２が確率するまでには斜線部で示したような一定の
時間を要するので、そのデータＤ２の立ち上がり途中に
クロックＣ３の立ち上がりでラッチされることになる。
このような場合は正しいデータラッチが行われず、従っ
て誤ったデータが出力されることになる。このような状
態は等価遅延線３４で表されるケーブルが長いほど、ま
た使用されるクロック周波数が高いほど起こり易くな
り、何らかの対策が要求される。
【０００６】本発明の目的は、高速データであっても常
に出力データを正しくラッチできるようにしたデータの
ラッチ方法とその回路を提供するにある。
に出力データを正しくラッチできるようにしたデータの
ラッチ方法とその回路を提供するにある。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明においては、第１のクロック発生器からの
第１クロックに同期してデータを生成出力するデータ発
生器からのデータを、接続ケーブルを介してインターフ
ェース用のＤフリップフロップにラッチするためのラッ
チタイミングを与えるラッチ回路であって、前記Ｄフリ
ップフロップに入力されるデータの変化点を検出するた
めの変化点検出手段と、該手段により検出された変化点
の時間間隔を前記第１クロックよりも短い周期の第２ク
ロックをカウントすることにより計測するための時間間
隔計測手段と、前記変化点検出手段により検出された変
化点の個数をカウントし、そのカウント値が予め定めた
設定値に達するごとに第１のキャリィパルスを出力して
そのカウント値は０にリセットされる変化点計数手段
と、前記第１のキャリィパルスが出力されて次のキャリ
ィパルスが出力されるまでの間の前記時間間隔計測手段
により計測された時間間隔の総計を算出するための加算
手段と、該手段により算出された時間間隔の総計を前記
設定値の２で除算するための除算手段と、該除算手段の
出力値に相当する時間を前記第２クロックをカウントす
ることにより計測するごとに第２キャリィパルスを出力
するダウンカウンタと、該ダウンカウンタからの第２キ
ャリィパルスに周期して前記ラッチタイミングを生成す
るためのラッチタイミング生成手段と、を備えたことを
特徴とするラッチ回路を開示する。
めに、本発明においては、第１のクロック発生器からの
第１クロックに同期してデータを生成出力するデータ発
生器からのデータを、接続ケーブルを介してインターフ
ェース用のＤフリップフロップにラッチするためのラッ
チタイミングを与えるラッチ回路であって、前記Ｄフリ
ップフロップに入力されるデータの変化点を検出するた
めの変化点検出手段と、該手段により検出された変化点
の時間間隔を前記第１クロックよりも短い周期の第２ク
ロックをカウントすることにより計測するための時間間
隔計測手段と、前記変化点検出手段により検出された変
化点の個数をカウントし、そのカウント値が予め定めた
設定値に達するごとに第１のキャリィパルスを出力して
そのカウント値は０にリセットされる変化点計数手段
と、前記第１のキャリィパルスが出力されて次のキャリ
ィパルスが出力されるまでの間の前記時間間隔計測手段
により計測された時間間隔の総計を算出するための加算
手段と、該手段により算出された時間間隔の総計を前記
設定値の２で除算するための除算手段と、該除算手段の
出力値に相当する時間を前記第２クロックをカウントす
ることにより計測するごとに第２キャリィパルスを出力
するダウンカウンタと、該ダウンカウンタからの第２キ
ャリィパルスに周期して前記ラッチタイミングを生成す
るためのラッチタイミング生成手段と、を備えたことを
特徴とするラッチ回路を開示する。
【０００８】さらに、本発明は、第１のクロック発生器
からの第１クロックに同期してデータを生成出力するデ
ータ発生器からのデータを、接続ケーブルを介してイン
ターフェース用のＤフリップフロップにラッチするため
のデータのラッチ方法であって、前記Ｄフリップフロッ
プに入力されるデータの変化点を検出してその時間間隔
を前記第１クロックよりも短い周期の第２クロックをカ
ウントすることにより計測し、該計測した時間間隔の前
記変化点の複数個の間の平均値を算出し、さらにその平
均値の半分に相当する個数の前記第２クロックのパルス
が経過した時点を前記Ｄフリップフロップへのデータの
ラッチタイミングとすることを特徴とするデータのラッ
チ方法を開示する。
からの第１クロックに同期してデータを生成出力するデ
ータ発生器からのデータを、接続ケーブルを介してイン
ターフェース用のＤフリップフロップにラッチするため
のデータのラッチ方法であって、前記Ｄフリップフロッ
プに入力されるデータの変化点を検出してその時間間隔
を前記第１クロックよりも短い周期の第２クロックをカ
ウントすることにより計測し、該計測した時間間隔の前
記変化点の複数個の間の平均値を算出し、さらにその平
均値の半分に相当する個数の前記第２クロックのパルス
が経過した時点を前記Ｄフリップフロップへのデータの
ラッチタイミングとすることを特徴とするデータのラッ
チ方法を開示する。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態を詳細
に説明する。図１は、本発明になるラッチ回路の構成例
を示すブロック図で、クロック発生器３１からのクロッ
クＣに同期してデータ発生器３３から出力されたデータ
ＤＡＴＡが、Ｄフリップフロップ３６へ正しくラッチさ
れるようにした回路である。この回路の特徴は、データ
発生器３３の出力データのタイミングがクロック発生器
３１からのクロックによってとられるが、そのクロック
周波数よりも高い周波数をもつクロックＣＨを発生する
クロック発生器１０１が設けられている点であり、この
クロックＣＨとデータ発生器３３からの出力データＤＡ
ＴＡとから、変化点検出部１０２、変化点間隔カウンタ
１０３、変化点間隔値ラッチ１０４、加算器１０５、同
ラッチ１０６、変化点カウンタ１０７、設定器１０８、
被除数ラッチ１０９、除算器１１０、１／２除算器１１
１、ダウンカウンタ１１２、及びＤフリップフロップ１
１３を用いて、Ｄフリップフロップ３６入力点でみてデ
ータＤＡＴＡの変化点のほぼ中央の位置を検出し、ラッ
チクロックＬＣを生成するものである。
に説明する。図１は、本発明になるラッチ回路の構成例
を示すブロック図で、クロック発生器３１からのクロッ
クＣに同期してデータ発生器３３から出力されたデータ
ＤＡＴＡが、Ｄフリップフロップ３６へ正しくラッチさ
れるようにした回路である。この回路の特徴は、データ
発生器３３の出力データのタイミングがクロック発生器
３１からのクロックによってとられるが、そのクロック
周波数よりも高い周波数をもつクロックＣＨを発生する
クロック発生器１０１が設けられている点であり、この
クロックＣＨとデータ発生器３３からの出力データＤＡ
ＴＡとから、変化点検出部１０２、変化点間隔カウンタ
１０３、変化点間隔値ラッチ１０４、加算器１０５、同
ラッチ１０６、変化点カウンタ１０７、設定器１０８、
被除数ラッチ１０９、除算器１１０、１／２除算器１１
１、ダウンカウンタ１１２、及びＤフリップフロップ１
１３を用いて、Ｄフリップフロップ３６入力点でみてデ
ータＤＡＴＡの変化点のほぼ中央の位置を検出し、ラッ
チクロックＬＣを生成するものである。
【００１０】図２は、この図１の回路の動作を示すタイ
ムチャートである。まず、クロック発生器１０１は、ク
ロック発生器３１の出力周波数よりも高い周波数をもつ
クロックＣＨを出力する。図２ではクロックＣＨがクロ
ック発生器３１からのクロックよりも約７．５倍の周波
数をもつものとしている。変化点検出部１０２は、デー
タＤＡＴＡの変化点を検出し、その検出位置を示す狭い
幅のパルスからなるパルス列ＶＤを生成する。図５は、
この変化点検出部１０３の詳細な構成例を示しており、
データＤＡＴＡが変化した直後のクロックＣＨの立ち上
がりでデータＤＡＴＡの値をＤフリップフロップ５０１
にラッチし、クロックＣのその次の立ち上がりで今度は
Ｄフリップフロップ５０１の出力ＱをＤフリップフロッ
プ５０２へラッチする。そしてこの２つのＤフリップフ
ロップ５０１、５０２出力の排他的論理和をゲート５０
３で求めることにより、データＤＡＴＡが変化した直後
とその次のクロックＣの立ち上がり時点の間でだけ
“１”を出力する。従って変化点検出部１０２の出力パ
ルス幅は、クロックＣの周期に等しい。
ムチャートである。まず、クロック発生器１０１は、ク
ロック発生器３１の出力周波数よりも高い周波数をもつ
クロックＣＨを出力する。図２ではクロックＣＨがクロ
ック発生器３１からのクロックよりも約７．５倍の周波
数をもつものとしている。変化点検出部１０２は、デー
タＤＡＴＡの変化点を検出し、その検出位置を示す狭い
幅のパルスからなるパルス列ＶＤを生成する。図５は、
この変化点検出部１０３の詳細な構成例を示しており、
データＤＡＴＡが変化した直後のクロックＣＨの立ち上
がりでデータＤＡＴＡの値をＤフリップフロップ５０１
にラッチし、クロックＣのその次の立ち上がりで今度は
Ｄフリップフロップ５０１の出力ＱをＤフリップフロッ
プ５０２へラッチする。そしてこの２つのＤフリップフ
ロップ５０１、５０２出力の排他的論理和をゲート５０
３で求めることにより、データＤＡＴＡが変化した直後
とその次のクロックＣの立ち上がり時点の間でだけ
“１”を出力する。従って変化点検出部１０２の出力パ
ルス幅は、クロックＣの周期に等しい。
【００１１】変化点間隔カウンタ１０３は、クロックＣ
Ｈの個数をカウントし、変化点検出部からの出力パルス
が入力されるごとにリセットされる。従ってその出力値
は変化点検出部１０２の出力パルス列ＶＤのパルス間隔
をクロックＣＨの個数で計数した値となり、このカウン
ト値ｄは、パルス列ＶＤにより変化点間隔値ラッチ１０
４へセットされる。このカウント値ｄは、クロック発生
器３３とクロック発生器１０１とが一般に丁度整数倍の
関係にはないから、平均的な値を中心に±１程度は変化
する。加算器１０５は、データＤＡＴＡの変化点を示す
パルス列ＶＤのパルスにより上記のカウント値ｄがリセ
ットされるごとに、その直前のカウント値とそれまでの
同カウント値を累積したところの、加算値ラッチ１０６
に格納された累積値Ｓとを加算して、その結果により加
算値ラッチ１０６の値を更新する。即ち、累積値の算出
開始時からのカウント値をｄ1、ｄ2、・・・とすると、
Ｈの個数をカウントし、変化点検出部からの出力パルス
が入力されるごとにリセットされる。従ってその出力値
は変化点検出部１０２の出力パルス列ＶＤのパルス間隔
をクロックＣＨの個数で計数した値となり、このカウン
ト値ｄは、パルス列ＶＤにより変化点間隔値ラッチ１０
４へセットされる。このカウント値ｄは、クロック発生
器３３とクロック発生器１０１とが一般に丁度整数倍の
関係にはないから、平均的な値を中心に±１程度は変化
する。加算器１０５は、データＤＡＴＡの変化点を示す
パルス列ＶＤのパルスにより上記のカウント値ｄがリセ
ットされるごとに、その直前のカウント値とそれまでの
同カウント値を累積したところの、加算値ラッチ１０６
に格納された累積値Ｓとを加算して、その結果により加
算値ラッチ１０６の値を更新する。即ち、累積値の算出
開始時からのカウント値をｄ1、ｄ2、・・・とすると、
【数１】Ｓ＝ｄ1＋ｄ2＋・・・ である。
【００１２】一方、変化点カウンタ１０７は、変化点検
出部１０２出力のパルス列ＶＤのパルス数をカウント
し、そのカウント値が設定器１０８の設定値（ｎとす
る）に達するごとにキャリィパルスを出力し、そのカウ
ント値は０にリセットされる。さらにこのキャリィパル
スＣＡによりそのときの加算値ラッチ１０６の格納値Ｈ
＝Ｓが被除数ラッチ１０９にセットされ、加算値ラッチ
１０６はその格納値が０にリセットされる。ここで
出部１０２出力のパルス列ＶＤのパルス数をカウント
し、そのカウント値が設定器１０８の設定値（ｎとす
る）に達するごとにキャリィパルスを出力し、そのカウ
ント値は０にリセットされる。さらにこのキャリィパル
スＣＡによりそのときの加算値ラッチ１０６の格納値Ｈ
＝Ｓが被除数ラッチ１０９にセットされ、加算値ラッチ
１０６はその格納値が０にリセットされる。ここで
【数２】Ｈ＝ｄ1＋ｄ2＋・・・＋ｄｎ である。この値Ｈは、Ｄフリップフロップ３６入力点に
置けるデータＤＡＴＡの変化点ｎ個の間に含まれるクロ
ックＣＨのパルス数の合計である。そこで除算器１１０
によってこの値Ｈを設定器１０８の設定値ｎで割ってそ
の商を求め、さらにその商を１／２除算器１１１によっ
て２で割ることにより、データＤＡＴＡの１つの変化点
とそこから次の変化点までのほぼ中央位置までの平均的
な時間幅をクロックＣＨのパルス数でカウントした値が
得られる。なお１／２除算器１１１としてはシフトレジ
スタを用い、１ビットシフトすることで１／２除算を行
えばよい。
置けるデータＤＡＴＡの変化点ｎ個の間に含まれるクロ
ックＣＨのパルス数の合計である。そこで除算器１１０
によってこの値Ｈを設定器１０８の設定値ｎで割ってそ
の商を求め、さらにその商を１／２除算器１１１によっ
て２で割ることにより、データＤＡＴＡの１つの変化点
とそこから次の変化点までのほぼ中央位置までの平均的
な時間幅をクロックＣＨのパルス数でカウントした値が
得られる。なお１／２除算器１１１としてはシフトレジ
スタを用い、１ビットシフトすることで１／２除算を行
えばよい。
【００１３】さらに上記のカウント値をダウンカウンタ
１１２へセットしてクロックＣＨによりダウンカウント
し、その値が０になるごとにキャリィパルスＣＭを出力
すると、このキャリィパルスＣＭの出力タイミングは、
図２のようにＤフリップフロップ３６の入力点に於ける
データＤＡＴＡ各データのほぼ中央付近となる。そこで
このタイミングによってクロック発生器３１のクロック
パルスＣをＤフリップフロップ１１３にラッチすれば、
Ｄフリップフロップ１１３出力Ｑは、等価遅延線３４の
遅延時間の変動があっても、常にデータＤＡＴＡをイン
ターフェースとしてのＤフリップフロップ３６に正しく
ラッチすることができる。
１１２へセットしてクロックＣＨによりダウンカウント
し、その値が０になるごとにキャリィパルスＣＭを出力
すると、このキャリィパルスＣＭの出力タイミングは、
図２のようにＤフリップフロップ３６の入力点に於ける
データＤＡＴＡ各データのほぼ中央付近となる。そこで
このタイミングによってクロック発生器３１のクロック
パルスＣをＤフリップフロップ１１３にラッチすれば、
Ｄフリップフロップ１１３出力Ｑは、等価遅延線３４の
遅延時間の変動があっても、常にデータＤＡＴＡをイン
ターフェースとしてのＤフリップフロップ３６に正しく
ラッチすることができる。
【００１４】
【発明の効果】本発明によれば、データ発生器とインタ
ーフェース用のＤフリップフロップとの間の接続ケーブ
ルの遅延時間が温度等により変動しても、常に正常にデ
ータ発生器出力データをＤフリップフロップにラッチで
きるという効果がある。
ーフェース用のＤフリップフロップとの間の接続ケーブ
ルの遅延時間が温度等により変動しても、常に正常にデ
ータ発生器出力データをＤフリップフロップにラッチで
きるという効果がある。
【図１】本発明になるラッチ回路の構成例を示すブロッ
ク図である。
ク図である。
【図２】図１の回路の動作を示すタイムチャートであ
る。
る。
【図３】従来のラッチ回路の構成を示すブロック図であ
る。
る。
【図４】図３の回路の動作を示すタイムチャートであ
る。
る。
【図５】図１の変化点検出部の内部構成を示す図であ
る。
る。
１０１ クロック発生器 １０２ 変化点検出部 １０３ 変化点間隔カウンタ １０４ 変化点間隔値ラッチ １０５ 加算器 １０６ 加算値ラッチ １０７ 変化点カウンタ １０８ 設定器 １０９ 被除数ラッチ １１０ 除算器 １１１ １／２除算器 １１２ ダウンカウンタ １１３ Ｄフリップフロップ
Claims (2)
- 【請求項１】 第１のクロック発生器からの第１クロッ
クに同期してデータを生成出力するデータ発生器からの
データを、接続ケーブルを介してインターフェース用の
Ｄフリップフロップにラッチするためのラッチタイミン
グを与えるラッチ回路であって、 前記Ｄフリップフロップに入力されるデータの変化点を
検出するための変化点検出手段と、 該手段により検出された変化点の時間間隔を前記第１ク
ロックよりも短い周期の第２クロックをカウントするこ
とにより計測するための時間間隔計測手段と、 前記変化点検出手段により検出された変化点の個数をカ
ウントし、そのカウント値が予め定めた設定値に達する
ごとに第１のキャリィパルスを出力してそのカウント値
は０にリセットされる変化点計数手段と、 前記第１のキャリィパルスが出力されて次のキャリィパ
ルスが出力されるまでの間の前記時間間隔計測手段によ
り計測された時間間隔の総計を算出するための加算手段
と、 該手段により算出された時間間隔の総計を前記設定値の
２で除算するための除算手段と、 該除算手段の出力値に相当する時間を前記第２クロック
をカウントすることにより計測するごとに第２キャリィ
パルスを出力するダウンカウンタと、 該ダウンカウンタからの第２キャリィパルスに周期して
前記ラッチタイミングを生成するためのラッチタイミン
グ生成手段と、 を備えたことを特徴とするラッチ回路。 - 【請求項２】 第１のクロック発生器からの第１クロッ
クに同期してデータを生成出力するデータ発生器からの
データを、接続ケーブルを介してインターフェース用の
Ｄフリップフロップにラッチするためのデータのラッチ
方法であって、 前記Ｄフリップフロップに入力されるデータの変化点を
検出してその時間間隔を前記第１クロックよりも短い周
期の第２クロックをカウントすることにより計測し、該
計測した時間間隔の前記変化点の複数個の間の平均値を
算出し、さらにその平均値の半分に相当する個数の前記
第２クロックのパルスが経過した時点を前記Ｄフリップ
フロップへのデータのラッチタイミングとすることを特
徴とするデータのラッチ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8082390A JPH09275331A (ja) | 1996-04-04 | 1996-04-04 | データのラッチ方法とその回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8082390A JPH09275331A (ja) | 1996-04-04 | 1996-04-04 | データのラッチ方法とその回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09275331A true JPH09275331A (ja) | 1997-10-21 |
Family
ID=13773261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8082390A Pending JPH09275331A (ja) | 1996-04-04 | 1996-04-04 | データのラッチ方法とその回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09275331A (ja) |
-
1996
- 1996-04-04 JP JP8082390A patent/JPH09275331A/ja active Pending
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