JP5234095B2 - パルス位相差符号化回路 - Google Patents

Description

本発明は、複数の遅延素子をリング状に接続してなるパルス遅延回路を利用してパルス信号の位相差を符号化するパルス位相差符号化回路に関する。

従来、複数の遅延素子をリング状に接続してなるパルス遅延回路を用い、起動用パルスが入力されるとパルス遅延回路を起動し、計測用が入力されるとパルス遅延回路内でのパルス信号の周回位置と、パルス信号の周回数とを検出し、これらの検出結果を、起動用パルスの入力から計測用パルスの入力までの間にパルス遅延回路内でパルス信号が通過した遅延ユニットの段数に対応する数値データに符号化して出力するパルス位相差符号化回路が知られている（例えば、特許文献１参照）。

このようなパルス位相差符号化回路は、起動用パルスが入力されてから計測用パルスが入力されるまでの時間を計測する時間計測装置に使用される他、駆動電圧に応じて遅延素子の遅延時間が変化するように構成し、起動用パルスと計測用パルスの入力間隔を固定して動作させることにより、駆動電圧の電圧レベルに応じた数値データを出力するＡＤ変換装置にも使用されている。

特開平６−２８３９８４号公報

ところで、上述のパルス位相差符号化回路では、パルス信号の周回数をカウントする手段として、通常、同期式カウンタが用いられている。
同期式カウンタは、桁上がりラインの遅延時間により動作速度が制限されるため、桁数の大きなものほど動作速度を低下させる（即ち、動作クロックの周期を長くする）必要がある。

なお、時間計測回路として使用する場合に、計測可能時間を長くしたり、ＡＤ変換回路として使用する場合に、測定分解能を向上させたりするには、周回数をカウントするカウンタの桁数を増加させる必要がある。

そして、カウンタの桁数を増加させると、上述したように、カウンタの動作速度が制限されるため、カウンタの動作クロックの周期を長くするために、パルス遅延回路を構成する遅延素子の数を増大させる必要がある。

しかし、遅延素子を増大させると、これに伴い、パルス信号の周回位置を検出する回路や、その検出された周回位置を数値データに符号化するための回路規模が増大し、ひいてはパルス位相差符号化回路のサイズや消費電力を増大させてしまうという問題があった。

また、パルス遅延回路をＦＰＧＡ（Field Programmable Gate Array ）で構成することを考えた場合、パルス遅延回路を構成する全ての遅延素子は、同じ論理ブロックに配置されていることが望ましい。

これは、論理ブロックを跨ぐように遅延素子を配置した箇所では、同一の論理ブロック内に遅延素子を配置した箇所より遅延が増大するため、個々の遅延素子での遅延にばらつきが生じてしまい、測定精度を低下させてしまうことになるからである。

しかし、単一の論理ブロック内にパルス遅延回路を配置しようとすると、現有のＦＰＧＡでは、せいぜい十数段程度のリングしか作ることができない。
このように、何等かの理由で、パルス遅延回路を構成する遅延素子の数を増やすことができない場合には、カウンタ回路の桁数が制限されてしまうため、パルス位相差符号化回路としての性能を向上させることができず、その用途も大幅に制限されてしまうという問題があった。

本発明は、上記問題点を解決するために、パルス位相差符号化回路としての性能を低下させることなくパルス遅延回路を構成する遅延素子の削減を可能とすることを目的とする。

上記目的を達成するためになされた本発明のパルス位相差符号化回路では、複数の遅延素子をリング状に接続してなるパルス遅延回路が、起動タイミングを示す起動用パルスが入力されると、遅延素子にてパルス信号を遅延させながら伝送し、カウント手段が、パルス遅延回路でのパルス信号の周回数をカウントする。

そして、計測タイミングを示す計測用パルスが入力されると、周回位置検出手段が、パルス遅延回路でのパルス信号の周回位置を検出すると共に、周回数検出手段が、パルス信号の周回数を検出する。

すると、符号化手段が、周回位置検出手段にて検出された周回位置および周回数検出手段にて検出された周回数に基づき、起動用パルスの入力から計測用パルスの入力までの間にパルス遅延回路内でパルス信号が通過した遅延ユニットの段数を表す数値データを出力する。

更に、本発明のパルス位相差符号化回路では、カウント手段は、複数の部分カウンタからなり、前段の部分カウンタの最上位ビットの出力が後段の部分カウンタの動作クロックとなるように直列接続されていると共に、周回数検出手段は、部分カウンタ毎に設けられる第１ラッチ回路により、計測用パルスに従って部分カウンタの出力をそれぞれラッチする。但し、部分カウンタのうち、２段目以降のものを対象カウンタとして、対象カウンタの出力をラッチする第１ラッチ回路には、対象カウンタより前段に位置する全ての部分カウンタの部分カウンタ遅延時間を合計した分だけ第１遅延回路によって遅延させた計測用パルスが入力される。なお、部分カウンタ遅延時間とは、部分カウンタにおいて動作クロックの入力から最上位ビットの信号レベルが確定するまでに要する時間のことをいう。

つまり、カウント手段を複数の部分カウンタで構成すると、後段の部分カウンタの動作クロックは、前段に位置する全ての部分カウンタの部分カウンタ遅延時間を合計した分だけ遅延することになるため、各部分カウンタの動作クロックとなる測定用パルスは、その分だけ遅延させる必要がある。

このように構成された本発明のパルス位相差符号化回路では、カウント手段を、高速動作が可能な桁数の小さい部分カウンタによって構成することによって、カウント手段の桁数を制限することなく、パルス遅延回路を構成する遅延素子の数を削減することができる。その結果、パルス位相差符号化回路の性能を低下させることなく、回路規模や消費電力の削減を図ることができる。

なお、部分カウンタは、同期式カウンタで構成されていることが望ましい。ここでいう同期式カウンタには、２分周回路（１桁の同期式カウンタ）を含むものとする。
そして、部分カウンタのうち、少なくとも初段のものが、２分周回路で構成されていてもよい。この場合、パルス遅延回路を最大限に小型化することが可能となる。

ところで、計測用パルスの入力タイミングと、第１ラッチ回路のラッチタイミングとが偶然一致すると、カウント値が不安定になる可能性がある。
そこで、周回数検出手段は、部分カウンタ毎に設けられ、該部分カウンタの出力をラッチする第２ラッチ回路と、第２ラッチ回路でのラッチタイミングが、同一の部分カウンタの出力をラッチする第１ラッチ回路でのラッチタイミングより、リング遅延回路でのパルス信号の周回時間の半分に設定された遅延時間だけ遅延するように計測用パルスを遅延させる第２遅延回路と、周回位置検出手段での検出結果に従い、部分カウンタのカウント値が安定している時にラッチされた結果が出力されるように、第１ラッチ回路および第２ラッチ回路のいずれかを選択する選択手段とを備えていてもよい。

但し、遅延回路での遅延時間は、必ずしも正確にパルス信号の周回時間の半分である必要はなく、ラッチ回路の出力が確定するのに要する時間より長ければよい。
この場合、第１ラッチ回路および第２ラッチ回路のいずれの出力が安定しているかは、パルス信号の周回位置から推定することが可能であるため、このような構成とすることで、安定したカウント値を得ることができ、回路の信頼性を向上させることができる。

ところで、遅延素子は、該遅延素子に印加する駆動電圧に応じて遅延時間が変化するように構成されていてもよい。
この場合、起動用パルスと測定用パルスとの位相差を一定にして測定を行えば、駆動電圧に応じた数値データが得られることになり、ＡＤ変換回路を構成する際に、好適に用いることができる。

なお、本発明のパルス位相差符号化回路は、少なくともパルス遅延回路が、ＦＰＧＡ（Field Programmable Gate Array ）により構成されている場合、即ち、ＦＰＧＡの構成（単一の論理ブロック内に配置できる回路の規模）によって、パルス遅延回路を構成する遅延素子の数が制限されている場合に、より顕著な効果が得られる。

パルス位相差符号化回路の全体構成を示すブロック図。 第１ラッチ部および第２ラッチ部の詳細な構成を示すブロック図。 パルス位相差符号化回路の各部の動作を示すタイミング図。

以下に本発明の実施形態を図面と共に説明する。
［全体構成］
図１は、起動用パルスＰＡと測定用パルスＰＢとの位相差を数値データに符号化本発明が適応されたパルス位相差符号化回路１の全体構成を示すブロック図である。

図１に示すように、パルス位相差符号化回路１は、複数の遅延素子２ａをリング状に接続してなるリングディレイライン（ＲＤＬ）によって構成され、外部から起動用パルスＰＡが入力されるとパルス信号を順次遅延させながら伝送するパルス遅延回路２と、パルス遅延回路２の出力ＣＫに基づき、該出力ＣＫの信号レベルの反転回数をカウントすることにより、パルス遅延回路２内でのパルス信号の周回数を表す二進数のデジタルデータからなるカウント値ＣＮＴ（ＣＮＴ１，ＣＮＴ２）を発生させるカウント部３とを備えている。

なお、パルス遅延回路２を構成する遅延素子２ａは、一方の入力端に起動用パルスＰＡを受けて動作する１個の否定論理積回路（ＮＡＮＤゲート）と多数の否定論理回路（ＩＮＶゲート）とからなる。また、パルス遅延回路２は、ＮＡＮＤゲート（初段の遅延素子）の前段に設けられたＩＮＶゲート（最終段の遅延素子）の出力を動作クロックＣＫとして出力するように構成されている。

また、パルス位相差符号化回路１は、パルス遅延回路２を構成する各遅延素子２ａの出力を、外部から入力される測定用パルスＰＢのタイミングで取り込み、その取り込んだ出力の信号レベルからパルス遅延回路２内でのパルス信号の周回位置（入出力が同じ信号レベルとなっている遅延素子）を特定する位置特定信号を発生させるパルスセレクタ４と、パルスセレクタ４からの位置特定信号に対応したデジタルデータ（特定された遅延素子は先頭から何段目かを表す数値データ）を発生させ、測定データＤの下位ビットを表す下位測定データＤＬとして出力するエンコーダ５と、カウント部３から出力されるカウント値ＣＮＴ（ＣＮＴ１，ＣＮＴ２）を測定用パルスＰＢのタイミングに従ってラッチし、測定データＤの上位ビットを表す上位測定データＤＨ（ＤＨ１，ＤＨ２）として出力する上位データ生成部６とを備えている。

なお、パルス位相差符号化回路１は、ＦＰＧＡ（Field Programmable Gate Array ）によって実現され、特に、パルス遅延回路２を構成する全ての遅延素子２ａは、ＦＰＧＡの同一の論理ブロックに配置されるように設計されている。このため、遅延素子２ａの数は、論理ブロックのサイズによって制限されることになる。

以下、パルス位相差符号化回路１の各部について説明するが、パルス遅延回路２，パルスセレクタ４，エンコーダ５については、特許文献１等に記載された従来のパルス位相差符号化回路と同様であるため、その詳細についての説明は省略する。

［カウント部］
カウント部３は、同期式カウンタからなる第１カウンタ３１および第２カウンタ３２で構成されている。そして、第１カウンタ３１は、パルス遅延回路２の出力ＣＫを動作クロックＣＫ１としてカウント動作を行い、第２カウンタ３２は、第１カウンタ３１の最上位ビット（又はキャリーアウト）を動作クロックＣＫ２としてカウント動作を行うように構成されている。

なお、第１カウンタ３１の桁数は、第１カウンタ３１での遅延時間（動作クロックＣＫ１の入力から最上位ビットの信号レベルが確定するまでに要する時間）ΔＴ１が、動作クロックＣＫ１の信号レベルが変化するエッジの間隔より短くなるように設定されている。

つまり、第１カウンタ３１の桁数Ｋ１は、動作クロックＣＫ１のエッジ間隔、ひいてはパルス遅延回路２を構成する遅延素子２ａの数と各遅延素子２ａでの遅延時間とによって上限値が制限されることになる。

また、第２カウンタ３１の桁数Ｋ２も、第２カウンタ３２での遅延時間ΔＴ２が、動作クロックＣＫ２のエッジ間隔より短くなるように設定されている。なお、動作クロックＣＫ２のエッジ間隔は、動作クロックＣＫ１の２^Ｋ１倍となるため、第２カウンタ３２は、第１カウンタ３１より桁数の大きいものを用いることが可能となる。

［上位ビット生成部］
上位データ生成部６は、第１カウンタ３１のカウント値である下位カウント値ＣＮＴ１を測定用パルスＰＢ（ラッチパルスＰＢ１ともいう）のタイミングに従ってラッチする第１ラッチ部６１と、第１カウンタ３１での遅延時間ΔＴ１だけラッチパルスＰＢ１を遅延させたラッチパルスＰＢ２を生成する遅延回路６３と、第２カウンタ３２のカウント値である上位カウント値ＣＮＴ２を、ラッチパルスＰＢ２のタイミングに従ってラッチする第２ラッチ部６２とを備えている。

なお、第１ラッチ部６１から出力されるデータＤＨ１は、上位測定データＤＨにおける下位ビットを構成し、第２ラッチ部６２から出力されるデータＤＨ２は、上位測定データＤＨにおける上位ビットを構成する。

［ラッチ部］
ここで、図２は、第１ラッチ部６１の詳細な構成を示すブロック図である。
図２に示すように、第１ラッチ部６１は、下位カウント値ＣＮＴ１を、ラッチパルスＰＢ１のタイミングでラッチするラッチ回路６５と、動作クロックＣＫ１のエッジ間隔の半分の長さに設定された遅延時間ΔＴｐだけラッチパルスＰＢ１を遅延させた遅延ラッチパルスＰＢ１ｄを生成する遅延回路６７と、下位カウント値ＣＮＴ１を、遅延ラッチパルスＰＢ１ｄのタイミングでラッチするラッチ回路６６と、エンコーダ５（図１参照）が生成する下位測定データＤＬの値に従って、二つのラッチ回路６５，６６のいずれか一方を選択して、データＤＨ１として出力するセレクタ６８とを備えている。

なお、セレクタ６８は、例えば、下位測定データＤＬの最上位ビットが０であればラッチ回路６５の出力を、１であればラッチ回路６６の出力を選択するように構成されている。但し、これに限らず、下位測定データＤＬの値域を４分割し、下位測定データＤＬの値が４分割した値域のうち、最下位の値域又は最上位の値域に該当する時は、ラッチ回路６６を選択し、それ以外の時は、ラッチ回路６５を選択するようにする等してもよい。

また、遅延回路６７での遅延時間ΔＴｐは、必ずしも、動作クロックＣＫ１のエッジ間隔の半分の長さに正確に一致している必要はなく、ラッチ回路６５，６６の出力の信号レベルが変化し始めてから確定するまでに要する時間（出力の信号レベルが不安定である時間）より長ければよい。

ここでは、第１ラッチ部６１の構成について詳述したが、第２ラッチ部６２は、ラッチ回路６５，６６が上位カウント値ＣＮＴ２をそれぞれラッチする点、遅延回路６７はラッチパルスＰＢ２を遅延させた遅延ラッチパルスＰＢ２ｄを生成する点、セレクタ６８の出力は、データＤＨ２として出力される点以外は、第１ラッチ部６１と全く同様に構成されている。

［動作］
ここで、図３は、第１カウンタ３１の桁数Ｋ１を２とした場合の各部の動作を示すタイミング図である。

図３に示すように、パルス遅延回路２は、起動用パルスＰＡがLow レベルからHighレベルに変化すると、パルス信号の周回動作を開始し、起動用パルスＰＡがHighレベルである間パルス信号を周回させる。またその周回数は、カウント部３を構成する第１および第２カウンタ３１，３２によってカウントされ、カウント値ＣＮＴ１，ＣＮＴ２が出力される。

但し、第１カウンタ３１は、パルス遅延回路２の出力ＣＫを動作クロックＣＫ１として動作し、第２カウンタ３２は、第１カウンタ３１の最上位ビットの出力を動作クロックＣＫ２として動作する。

その後、測定用パルスＰＢがLow レベルからHighレベルに変化すると、第１および第２ラッチ部６１，６２が、第１および第２カウンタ３１，３２でのカウント値ＣＮＴ１，ＣＮＴ２をラッチすることによって、周回数を示す上位測定データＤＨ（ＤＨ１，ＤＨ２）を発生させると共に、パルスセレクタ４が、パルス遅延回路２内でのパルス信号の周回位置を検出し、エンコーダ５がその周回位置が何段目の遅延素子２ａに当たるかを示す下位測定データＤＬを発生させる。

この時、第１ラッチ部６１では、ラッチ回路６５がラッチパルスＰＢ１のタイミングで下位カウント値ＣＮＴ１をラッチし、ラッチ回路６６が遅延ラッチパルスＰＢ１ｄのタイミング、即ち、ラッチパルスＰＢ１より遅延時間ΔＴｐだけ遅延したタイミングで下位カウント値ＣＮＴ１をラッチする。そして、下位測定データＤＬに従って、いずれか一方をデータＤＨ１として出力する。

一方、第２ラッチ部６２では、ラッチ回路６５がラッチパルスＰＢ２のタイミング、即ち、ラッチパルスＰＢ１より遅延時間ΔＴ１だけ遅延したタイミングで上位カウント値ＣＮＴ２をラッチし、ラッチ回路６６が遅延ラッチパルスＰＢ２ｄのタイミング、即ち、ラッチパルスＰＢ２より遅延時間ΔＴｐだけ遅延したタイミングで上位カウント値ＣＮＴ２をラッチする。そして、第１ラッチ部６１と同様に、下位測定データＤＬに従って、いずれか一方をデータＤＨ２として出力する。

これにより、起動用パルスＰＡの立ち上がりから測定用パルスＰＢの立ち上がりまでの時間差（位相差）に対応した測定データＤ（ＤＨ，ＤＬ）が生成され、外部に出力される。

ここで、図３中のパターン１は、測定用パルスＰＢの信号レベルが、パルス遅延回路２の出力ＣＫのエッジ間隔の略中央でLow レベルからHighレベルに変化した場合を示したものであり、図３中のパターン２は、測定用パルスＰＢの信号レベルが、パルス遅延回路２の出力ＣＫの信号レベルが変化する付近でLow レベルからHighレベルに変化した場合を示したものである。

パターン１の場合、第１ラッチ部６１では、ラッチ回路６５がラッチしたデータ（ラッチパルスＰＢ１によってラッチ）は安定し、ラッチ回路６６がラッチしたデータ（遅延ラッチパルスＰＢ１ｄによってラッチ）は不安定なものとなっている。

また、第２ラッチ部６２では、ラッチ回路６５がラッチしたデータ（ラッチパルスＰＢ２によってラッチ）、ラッチ回路６６がラッチしたデータ（遅延ラッチパルスＰＢ２ｄによってラッチ）のいずれも安定したものとなっている。

この場合、第１および第２ラッチ部６１，６２のセレクタ６８は、ラッチ回路６５のデータを選択してデータＤＨ１，ＤＨ２として出力することになる。
一方、パターン２の場合、第１ラッチ部６１では、ラッチ回路６５がラッチしたデータ（ラッチパルスＰＢ１によってラッチ）は不安定、ラッチ回路６６がラッチしたデータ（遅延ラッチパルスＰＢ１ｄによってラッチされたデータ）は安定したものとなっている。

また、第２ラッチ部６２でも、ラッチ回路６５がラッチしたデータ（ラッチパルスＰＢ２によってラッチ）は不安定、ラッチ回路６６がラッチしたデータ（遅延ラッチパルスＰＢ２ｄによってラッチ）は安定したものとなっている。

この場合、第１および第２ラッチ部６１，６２のセレクタ６８は、ラッチ回路６６のデータを選択してデータＤＨ１，ＤＨ２として出力することになる。
［効果］
以上説明したように、パルス位相差符号化回路１では、パルス遅延回路２でのパルス信号の周回数をカウントするカウント部３が、複数の部分カウンタ（第１および第２カウンタ３１，３２）で構成され、第１カウンタ３１（下位の部分カウンタ）の最上位ビットの出力が第２カウンタ３２（上位の部分カウンタ）の動作クロックＣＫ２となるように直列接続されている。これと共に、第２カウンタ３２のカウント値ＣＮＴ２をラッチする第２ラッチ部６２を、第１カウンタ３１のカウント値ＣＮＴ１をラッチする第１ラッチ部６１より、第１カウンタ３１での遅延時間ΔＴ１だけ遅延したタイミングで動作させることにより、第１カウンタ３１での遅延に基づく第２カウンタ３２の動作の遅れを補償するようにされている。

つまり、パルス位相差符号化回路１では、カウント部３を、高速動作が可能な桁数の小さい第１カウンタ３１と、比較的動作は遅いが桁数の大きい第２カウンタ３２とで構成することができるため、パルス遅延回路２からの出力ＣＫが高速であっても、カウント部３として必要なカウント値ＣＮＴ（ＣＮＴ１，ＣＮＴ２）の桁数を確保しつつ、カウント部３を安定して動作させることができる。

従って、パルス位相差符号化回路１によれば、パルス遅延回路２を構成する遅延素子２ａの数を削減することができ、その結果、パルス位相差符号化回路１の性能を低下させることなく、回路規模や消費電力のの削減を図ることができる。

換言すれば、パルス位相差符号化回路１をＦＰＧＡ上に構成する等、何等かの理由によりパルス遅延回路２を構成する遅延素子２ａの数が制限される場合でも、カウント部３の桁数はパルス遅延回路２の出力ＣＫの速度によって制限されることがないため、必要な精度を確保することができる。

また、パルス位相差符号化回路１では、第１ラッチ部６１，第２ラッチ部６２が、それぞれ、遅延時間ΔＴｐだけ異なるタイミングでカウント値ＣＮＴｉを２回ラッチし、パルス遅延回路２内でのパルス信号の周回位置（エンコーダ５の出力ＤＬから特定される）に基づいて、信号レベルが安定している方を選択して、データＤＨｉとして出力するようにされている。

従って、パルス位相差符号化回路１によれば、カウント値ＣＮＴｉが変化するタイミングで、測定用パルスＰＢのタイミングが入力された場合にも、安定した測定データＤを確実に提供することができ、測定の信頼性を向上させることができる。

ところで、上述したパルス位相差符号化回路１は、例えば、起動用パルスＰＡと測定用パルスＰＢとの時間差を測定する時間測定装置として用いてもよいし、パルス位相差符号化回路１を構成する各遅延素子２ａを、これら遅延素子２ａに印加する駆動電圧（入力信号）に応じて遅延時間が変化するように構成し、起動用パルスＰＡと測定用パルスＰＢの位相差を一定にして測定を行うことにより、入力信号の電圧レベルを測定するＡＤ変換装置として用いてもよい。

［発明との対応］
上記実施形態において、カウント部３がカウント手段、パルスセレクタが周回位置検出回路、エンコーダが符号化回路、ラッチ回路６５が第１ラッチ回路、遅延回路６３が第１遅延回路、ラッチ回路６６が第２ラッチ回路、遅延回路６７が第２遅延回路、セレクタ６８が選択手段に相当する。

［他の実施形態］
以上、本発明の一実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において様々な態様にて実施することが可能である。

例えば、上記実施形態では、カウント部３を二つの同期式カウンタで構成したが、三つ以上の同期式カウンタで構成してもよい。この場合、第ｉカウンタのカウント値ＣＮＴｉをラッチする第ｉラッチ部は、ラッチパルスＰＢｉとして、測定用パルスＰＢを、第１〜第ｉ−１カウンタでの遅延時間を合計した時間ΔＴ１＋ΔＴ２＋…＋ΔＴｉ−１ だけ遅延させたものを用いるように構成すればよい。

また、上記実施形態では、カウント部３を構成する部分カウンタ（第１カウンタ３１，第２カウンタ３２）として、複数桁の同期式カウンタを用いているが、少なくとも初段の部分カウンタ（第１カウンタ３１）が、２分周回路（１桁の同期式カウンタと見なす）で構成されていてもよい。

この場合、第１カウンタ３１を最も高速に動作させることができるため、パルス遅延回路２を構成する遅延素子２ａの数を最大限に削減することが可能となる。また、部分カウンタの全てを２分周回路で構成することは、全体を非同期式カウンタで構成することに相当し、また、２分周回路で構成する部分カウンタの数を増やすほど、同期式カウンタの桁上がり回路が不要となる分だけカウント部３の回路構成が簡略化され、これに伴い消費電力も低減することができる。

１…パルス位相差符号化回路 ２…パルス遅延回路 ２ａ…遅延素子 ３…カウント部 ４…パルスセレクタ ５…エンコーダ ６…上位データ生成部 ３１…第１カウンタ ３２…第２カウンタ ６１…第１ラッチ部 ６２…第２ラッチ部 ６３，６７…遅延回路 ６５，６６…ラッチ回路 ６８…セレクタ

Claims (6)

1. 複数の遅延素子をリング状に接続してなり、起動タイミングを示す起動用パルスが入力されると、前記遅延素子にてパルス信号を遅延させながら伝送するパルス遅延回路と、
   前記パルス遅延回路での前記パルス信号の周回数をカウントするカウント手段と、
   計測タイミングを示す計測用パルスが入力されると、前記パルス遅延回路での前記パルス信号の周回位置を検出する周回位置検出手段と、
   前記計測用パルスが入力されると、前記パルス遅延回路での前記パルス信号の周回数を検出する周回数検出手段と、
   前記周回位置検出手段にて検出された周回位置および前記周回数検出手段にて検出された周回数に基づき、前記起動用パルスの入力から前記計測用パルスの入力までの間に前記パルス遅延回路内で前記パルス信号が通過した前記遅延ユニットの段数を表す数値データを出力する符号化手段と、
   を備えたパルス位相差符号化回路において、
   前記カウント手段は、前段の最上位ビットの出力が後段の動作クロックとなるように直列接続された複数の部分カウンタからなり、前記部分カウンタにおいて前記動作クロックの入力から最上位ビットの信号レベルが確定するまでに要する時間を、部分カウンタ遅延時間と呼ぶものとして、
   前記周回数検出手段は、
   前記部分カウンタ毎に設けられ、前記計測用パルスに従って前記部分カウンタの出力をラッチする第１ラッチ回路と、
   前記部分カウンタのうち、２段目以降のものを対象カウンタとして、該対象カウンタの出力をラッチする第１ラッチ回路に入力する前記計測用パルスを、前記対象カウンタより前段に位置する全ての部分カウンタの前記部分カウンタ遅延時間を合計した分だけ遅延させる第１遅延回路と、
   を備えることを特徴とするパルス位相差符号化回路。
2. 前記部分カウンタは、同期式カウンタで構成されていることを特徴とする請求項１に記載のパルス位相差符号化回路。
3. 前記部分カウンタのうち、少なくとも初段のものが、２分周回路で構成されていることを特徴とする請求項２に記載のパルス位相差符号化回路。
4. 前記周回数検出手段は、
   前記部分カウンタ毎に設けられ、該部分カウンタの出力をラッチする第２ラッチ回路と、
   前記第２ラッチ回路でのラッチタイミングが、同一の部分カウンタの出力をラッチする前記第１ラッチ回路でのラッチタイミングより、前記リング遅延回路での前記パルス信号の周回時間の半分に設定された遅延時間だけ遅延するように前記計測用パルスを遅延させる第２遅延回路と、
   前記周回位置検出手段での検出結果に従い、前記部分カウンタのカウント値が安定している時にラッチされた結果が出力されるように、前記第１ラッチ回路および第２ラッチ回路のいずれかを選択する選択手段と、
   を備えることを特徴とする請求項１ないし請求項３のいずれか１項に記載のパルス位相差符号化回路。
5. 前記遅延素子は、該遅延素子に印加する駆動電圧に応じて遅延時間が変化するように構成されていることを特徴とする請求項１ないし請求項４のいずれか１項に記載のパルス位相差符号化回路。
6. 少なくとも前記パルス遅延回路が、ＦＰＧＡ（Field Programmable Gate Array ）により構成されていることを特徴とする請求項１ないし請求項５のいずれか１項に記載のパルス位相差符号化回路。

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