JP2007214644A - パルス位相差符号化回路 - Google Patents
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Abstract
【解決手段】A/D変換回路11を構成するパルス位相差符号化回路13において、カウンタ2のカウント値をデータラッチ回路4にラッチさせるタイミング信号を生成するため、符号化周期信号PBに所定の遅延時間T12を付与する遅延回路12を、電圧入力端子に与えられる電圧信号Vinのレベルが上昇するのに応じて遅延時間が短縮されるように構成する。具体的には、遅延回路12を、リングディレイライン1を構成するNOTゲートと同じNOTゲートを、リングディレイライン1を構成する直列段数の1/2となる段数で直列接続して構成し、それらのNOTゲートを、A/D変換対象となる入力電圧Vinを電源として動作させる。
【選択図】図1
Description
パルスPB1が入力されたときのデータラッチ回路3の出力データCOを周回数データD1とし、パルスPB2が入力されたときのデータラッチ回路4の出力データを周回数データD2とする。そして、エンコーダ7より出力されるパルス位相差データ下位ビット部LBのMSB(最上位ビット)が「0」であれば、マルチプレクサ8により、周回数データD2が選択され、上記MSBが「1」であればマルチプレクサ8により周回数データD1が選択されて、パルス位相差データの上位ビット部HBとなる。
以上のように構成されるパルス位相差符号化回路9によれば、マルチプレクサ8により、周回数データD1,D2を選択することにより、カウンタ出力データCOが常に確定している期間にラッチされた周回数データを得ることが可能となる(図9参照)。
TF <T12<TRGH ・・・(1)
となる。
この場合、パルスPAをハイレベルにしてリングディレイライン1を連続的に動作させている間にパルスPB1を一定周期Tで変化させるようにすると、連続する2回でラッチされたデータ値(HB+LB)の差分が、入力電圧Vinを期間TにおいてA/D変換した結果を示すことになる。斯様な構成のA/D変換回路は、例えば特許文献2などに開示されている。
そして、パルス位相差符号化回路13の出力側には、2個のラッチ回路(D−FF)14,15が直列に接続されている。データラッチ回路14,15によってラッチされたデータD1,D2は減算回路16に出力されており、減算(D2−D1)が行われる。そして、減算回路16の減算結果TDは、データラッチ回路(D−FF)17によりラッチされるようになっている。
また、もう1つのNANDゲート1a(24)は、初段のNANDゲート1aから数えて24段目に配置されており、その他方の入力端子は、10段目のNOTゲート1b(10)の出力端子に接続されている。NANDゲート1a(24)は、リングディレイライン1により生成出力されるパルス波形のデューティを50%に設定するために配置されている。
TRG=200(ps)×16=3.2(ns)
となる(周波数は312.5MHz)。従って、遅延回路12によって付与される遅延時間T12は、1.6nsとなる。また、符号化周期信号PB(図9のPB1)の周波数は、例えば40MHz程度に設定される。
そして、例えばA/D変換回路11の動作電源電圧Vccは、遅延回路12を除いて3.3Vである場合に、入力電圧Vinについては5Vまでが変換対象として設定されているものとする。
従って、(c),(d)のケースでは、データラッチ回路4側のラッチタイミングが、カウンタ2におけるカウント値が次の値に遷移する期間内、若しくはカウント値の完全に次の値に変化した段階となる。そのため、(c)のケースでラッチ回路14に出力されるデータ値は「*0(HEX)」(但し、「*」は不定を示す)、(d)のケースでラッチ回路14に出力されるデータ値は「27(HEX)」となり、A/D変換値に誤りが生じる。
具体的には、遅延回路12を、リングディレイライン1を構成するNOTゲート1bと同じNOTゲート1bを、リングディレイライン1を構成する直列段数の1/2となる段数で直列接続して構成し、それらのNOTゲート1bを、A/D変換対象となる入力電圧Vinを電源として動作させるように構成した。
遅延回路を構成するNOTゲート1bの直列接続段数は、必ずしもリングディレイライン1を構成する直列段数の1/2にする必要はない。パルス位相差符号化回路の動作電源電圧と、想定される入力電圧の最大値との関係に基づいて、最適となる段数を適宜設定すれば良い。
また、遅延回路は、必ずしも遅延回路12のように構成する必要はなく、要は電圧信号Vinのレベルが上昇するのに応じて遅延時間が短縮されるように構成すれば良い。
パルス周回回路を構成する遅延ゲートのゲート遅延時間や直列段数、符号化周期信号の周期なども、個別の設計に応じて適宜変更すれば良い。
A/D変換回路を構成するものに限ることなく、符号化周期信号の位相差に相当するデジタルデータを利用するものであれば適用が可能である。
Claims (3)
- 複数の遅延ゲートをリング状に連結することでパルス信号を周回させるパルス周回回路と、
前記各遅延ゲートの電源ラインに接続され、前記電圧信号を各遅延ゲートの電源電圧として印加するための電圧信号入力端子と、
前記パルス周回回路におけるパルス信号の周回回数を、連続的にカウントするカウンタと、
符号化周期信号の出力タイミングに応じて前記カウンタによるカウント値をラッチする第1データラッチ回路と、
前記符号化周期信号に所定の遅延時間を付与する遅延回路と、
この遅延回路を介して出力される符号化周期信号の出力タイミングに応じて前記カウント値をラッチする第2データラッチ回路と、
前記符号化周期信号の出力タイミングで前記パルス周回回路内におけるパルス信号の周回位置を検出し、その周回位置に応じたデータを発生する周回位置検出手段と、
この周回位置検出手段によって得られる周回位置データに応じて、前記第1,第2データラッチ回路によりラッチされたデータの何れか一方を選択するマルチプレクサとを備え、
前記遅延回路は、前記電圧信号のレベルが上昇するのに応じて、前記符号化周期信号に付与する遅延時間が短縮されるように構成されていることを特徴とするパルス位相差符号化回路。 - 前記遅延回路は、前記パルス周回回路を構成する遅延ゲートと同一の遅延ゲートを直列接続して構成されると共に、当該遅延ゲートを、前記電圧信号を電源として動作させることを特徴とする請求項1記載のパルス位相差符号化回路。
- 前記遅延回路は、前記遅延ゲートを直列接続する段数を、前記パルス周回回路を構成する遅延ゲートの段数の1/2とすることを特徴とする請求項2記載のパルス位相差符号化回路。
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