JP5566568B2 - 電源電圧発生回路 - Google Patents

Description

本発明は、電源電圧発生回路に係り、特に、半導体記憶装置の内部において昇圧電圧を発生する電源電圧発生回路に係る。

ＤＲＡＭにおいて、仕様が大きく変更される場合や仕様が十分に固まっていない場合、ユーザからの要求で外部から供給される電源電圧が異なる場合がある。ワード線ドライブ用の電源電圧供給回路は、外部から印加される電源に異なる電源電圧を要求される回路の１つである。このような電源電圧供給回路を設計する上で設計側としては、最適に回路が動作する酸化膜厚をもつトランジスタを数種類用意し、数種類のトランジスタを基に回路の設計を行う。この時、供給される電源が仕様によって異なる場合を想定して昇圧回路を設計する場合、酸化膜耐圧問題やゲートリークによる消費電流問題を考慮しなければならない。このような問題を回避するため、仕様により設定されている電圧のうちの高い電圧に合わせて厚膜容量用のトランジスタを回路に用いると、昇圧回路の面積が大きくなってしまう虞がある。

そこで、動作電源電圧に応じて異なった膜厚のキャパシタを使い分けて、回路レイアウト面積を縮小し、安定した電源電圧を発生させる電源電圧発生回路が特許文献１に記載されている。この電源電圧発生回路は、装置の動作電源電圧を昇圧して出力する電源電圧発生回路であって、厚い絶縁膜で作られた第１のキャパシタと薄いゲート絶縁膜で作られた第２のキャパシタを備え、動作電源電圧に応じて第１、２のキャパシタの回路接続を変えるスイッチ回路を有するものである。

特開２００５−１５８０９８号公報

ところで、電源電圧発生回路の昇圧部には、トランジスタの酸化膜容量を利用した昇圧用のポンプ容量素子が備えられる。この昇圧用容量素子は、非常に大きな容量を必要とする場合が多く、多大な面積を必要とし、チップ全体の面積に対するインパクトも大きい。酸化膜容量は、酸化膜の厚さに反比例するので、通常は薄膜容量素子（薄膜トランジスタ）を用いたい。しかし、前述のように外部から供給される電源電圧が仕様により異なる場合、供給される電源電圧が薄膜トランジスタの耐圧をオーバーしないように昇圧用容量素子に厚膜トランジスタを用いるのが普通である。ワード線をドライブする電圧の値は、外部から供給される電源電圧の値が変化してもほとんど変更しないのが通常である。したがって、外部電源電圧が低い場合ほど多くのポンプ容量素子が必要であるにも関わらず、酸化膜の耐圧のために電圧が低い場合においても容量の少ない厚膜を使わざるをえない。このように、従来の回路方式では、トランジスタの耐圧を外部電源電圧が高い側にあわせて設計せざるを得ない。このため、昇圧回路における昇圧容量の一部、例えば特許文献１では第１のキャパシタを厚膜容量素子にせざるを得ず、チップ面積をより小さくするには限度があった。

したがって、本発明の目的は、チップ面積をより小さくする電源電圧発生回路を提供することにある。

本発明の１つのアスペクトに係る電源電圧発生回路は、第１の厚さであるゲート酸化膜を備えたＭＯＳトランジスタで構成される容量素子を其々含む多段の昇圧回路から構成され、複数の容量素子のチャージポンピングによって昇圧電圧を発生して出力する昇圧部と、ＭＯＳトランジスタで構成される容量素子のゲート酸化膜の第１の厚さに対応する耐圧範囲内の電圧に外部電源の電圧を降圧して昇圧部の電源に与える電源降圧部と、昇圧部の電源に外部電源を直接与えるか電源降圧部を介して与えるかを切り替えるスイッチ回路群と、を備える。ここで昇圧部は、多段の昇圧回路における昇圧段数を、昇圧部に与えられる電源電圧に応じてスイッチ回路群によって切り替えるように構成される。

本発明の電源電圧発生回路において、容量素子をＭＯＳトランジスタで構成し、該ＭＯＳトランジスタのゲート酸化膜の厚さを、昇圧部の出力を電源とする負荷回路に含まれるＭＯＳトランジスタのゲート酸化膜の厚さより薄くなるように構成することが好ましい。

本発明の電源電圧発生回路において、昇圧部は、多段の昇圧回路から構成され、該多段の昇圧回路のそれぞれに含まれるＭＯＳトランジスタで構成される容量素子のゲート酸化膜の厚さが同一であることが好ましい。

本発明の電源電圧発生回路において、昇圧部は、多段の昇圧回路における昇圧段数を、昇圧部に与えられる電源電圧に応じてスイッチ回路群によって切り替えるように構成されることが好ましい。

本発明の電源電圧発生回路において、昇圧部は、前段および後段の昇圧回路を含み、前段の昇圧回路は、外部電源の電位の二倍の電位と接地電位との間の振幅を有する第１の昇圧信号を生成し、後段の昇圧回路は、電源降圧部の出力電位と接地電位との間の振幅を有する第２の昇圧信号、または第１の昇圧信号を入力し、スイッチ回路群は、昇圧部の電源の接続先を、外部電源または電源降圧部の出力に切り替える第１のスイッチ素子と、後段の昇圧回路の入力の接続先を、第１または第２の昇圧信号に切り替える第２のスイッチ素子と、を含み、第１のスイッチ素子が外部電源に切り替えられているときに第２のスイッチ素子が第１の昇圧信号に切り替えられ、第１のスイッチ素子が電源降圧部の出力に切り替えられているときに第２のスイッチ素子が第２の昇圧信号に切り替えられるようにしてもよい。

本発明の電源電圧発生回路において、昇圧部に与えられる電源電圧に応じてスイッチ回路群によって切り替えられて多段の昇圧回路における昇圧動作に不要となった容量素子を、スイッチ回路群によって接続して電源降圧部の出力安定用の容量素子として機能させるように構成することが好ましい。

本発明の電源電圧発生回路において、スイッチ回路群は、メタルオプション、ヒューズオプションおよびボンディングオプションのいずれかによって制御されるようにしてもよい。

本発明によれば、外部電源の電圧が容量素子の耐圧を超える場合に、容量素子の耐圧範囲内の電圧に外部電源の電圧を降圧して昇圧部に供給するので、昇圧部における容量素子に全て薄膜の容量素子を用いることができる。したがって、チップ面積をより小さくすることができる。

図１は、本発明の実施形態に係る電源電圧発生回路の構成を示すブロック図である。図１において、電源電圧発生回路は、電源降圧部１０と、昇圧部２０と、スイッチ素子ＳＷ１と、を備える。

昇圧部２０は、容量素子のチャージポンピングによって昇圧電圧を発生して出力する。電源降圧部１０は、外部電源の電圧が容量素子の耐圧を超える場合に、容量素子の耐圧範囲内の電圧に外部電源の電圧を降圧して昇圧部２０の電源に与える。スイッチ素子ＳＷ１は、昇圧部２０の電源に外部電源を直接与えるか電源降圧部１０を介して与えるかを切り替える。

また、昇圧部２０における容量素子がＭＯＳトランジスタで構成され、このＭＯＳトランジスタのゲート酸化膜の厚さは、昇圧部２０の出力（図１のＶＰＰ）を電源とする負荷回路、例えばワード線ドライブ用の回路に含まれるＭＯＳトランジスタのゲート酸化膜より薄いことが好ましい。

さらに、昇圧部２０は、多段の昇圧回路２１ａ、２１ｂから構成され、多段の昇圧回路２１ａ、２１ｂのそれぞれに含まれるＭＯＳトランジスタで構成される容量素子のゲート酸化膜の厚さが同一であることが好ましい。

また、昇圧部２０は、多段の昇圧回路２１ａ、２１ｂにおける昇圧段数（例えば、一段か二段か）を、昇圧部２０に与えられる電源電圧に応じてスイッチ素子ＳＷ２によって切り替えるように構成されることが好ましい。

ＤＲＡＭ、特にＤＤＲ−ＳＤＡＲＭに代表される半導体記憶装置は、以上のような構成の電源電圧発生回路と、昇圧部２０の出力を電源とする図示されない負荷回路、例えばワード線ドライブ用の回路とを備えるようにしてもよい。

以上のような構成の電源電圧発生回路によれば、外部電源電圧が仕様によって異なる条件の元で、外部電源電圧が容量素子（薄膜トランジスタ）の耐圧を超えるような高い場合に外部電源の電圧を電源降圧部１０で降圧する。そして、容量の大きい薄膜の容量素子を、電源電圧が低い場合と共有して昇圧部２０に用いることが可能となる。したがって、チップにおけるレイアウト面積を大幅に削減することが出来る。以下、実施例に即し、詳細に説明する。

図１は、本発明の実施例に係る電源電圧発生回路の回路図である。図１において、電源電圧発生回路は、電源降圧部１０と、昇圧部２０と、単極双投型のスイッチ素子ＳＷ１と、を備える。スイッチ素子ＳＷ１は、昇圧部２０の電源Ｖｄｄに対し、外部電源ＶＤＤＰ１を直接与えるか、外部電源ＶＤＤＰ２の電圧を電源降圧部１０によって降圧して電源ＶＤＬＰとして与えるかを切り替える。

昇圧部２０は、前段の昇圧回路２１ａ、後段の昇圧回路２１ｂ、昇圧回路２１ａ、２１ｂを切り替える単極双投型のスイッチ素子ＳＷ２を備える。昇圧部２０は、駆動信号Ｓ０を用いて容量素子のチャージポンピングによって電源Ｖｄｄから昇圧電圧を発生し、電源ＶＰＰとして図示されない負荷回路、例えばワード線ドライブ用の回路に供給する。この時、スイッチ素子ＳＷ２は、昇圧部２０における昇圧段数を、昇圧回路２１ｂの１段とするか、昇圧回路２１ａ、２１ｂの２段とするかを切り替える。

昇圧回路２１ａは、駆動信号Ｓ０を入力し、外部電源ＶＤＤＰ１の電位の二倍の電位と接地電位との間の振幅を有する信号（第１の昇圧信号）を出力する。また、昇圧回路２１ｂは、駆動信号Ｓ０として電源ＶＤＬＰの電位と接地電位との間の振幅を有する信号（第２の昇圧信号）、または昇圧回路２１ａの出力信号（第１の昇圧信号）を入力し、昇圧して電源ＶＰＰとして出力する。この時、スイッチ素子ＳＷ１が外部電源ＶＤＤＰ１に切り替えられているときにスイッチ素子ＳＷ２が第１の昇圧信号に切り替えられ、スイッチ素子ＳＷ１が電源降圧部１０の出力（ＶＤＬＰ）に切り替えられているときにスイッチ素子ＳＷ２が第２の昇圧信号に切り替えられる。

次に、昇圧部２０の詳細について説明する。図２は、本発明の実施例に係る昇圧部の回路図である。図２において、昇圧部２０は、昇圧回路２１ａ、２１ｂと、信号Ｓ０を入力して信号Ｓ１〜Ｓ５を出力する信号供給回路２２とを含む。昇圧回路２１ａは、ＮｃｈトランジスタＮ１、Ｎ２、ＰｃｈトランジスタＰ１、ＭＯＳトランジスタで構成される容量素子Ｃ１、単極双投型のスイッチ素子ＳＷ３〜ＳＷ７を備える。また、昇圧回路２１ｂは、ＮｃｈトランジスタＮ３、Ｎ４、ＭＯＳトランジスタで構成される容量素子Ｃ２、スイッチ素子ＳＷ２を備える。ここでＮｃｈトランジスタＮ１および容量素子Ｃ１、Ｃ２は、ゲート絶縁膜の薄いトランジスタ（薄膜トランジスタ）である。また、ＮｃｈトランジスタＮ２〜Ｎ４、ＰｃｈトランジスタＰ１は、ゲート絶縁膜の厚いトランジスタ（厚膜トランジスタ）である。さらに、スイッチ素子ＳＷ１〜ＳＷ７は、メタルオプション、ヒューズオプション、ボンディングオプションのいずれかによる切り替えスイッチオプション信号によって制御される。

ＮｃｈトランジスタＮ１は、ドレインを電源Ｖｄｄに接続し、他端が電源Ｖｄｄに接続されるスイッチ素子ＳＷ４の一端およびＰｃｈトランジスタＰ１のソースにソースを接続し、ゲートをスイッチ素子ＳＷ５の単極側接点に接続する。ＰｃｈトランジスタＰ１は、ドレインをＮｃｈトランジスタＮ２のドレインおよびスイッチ素子ＳＷ２の一端に接続し、ゲートをスイッチ素子ＳＷ３の単極側接点に接続する。ＮｃｈトランジスタＮ２は、ソースを電源Ｖｓｓ（接地）に接続し、ゲートをスイッチ素子ＳＷ６の単極側接点に接続する。容量素子Ｃ１は、一端をスイッチ素子ＳＷ４の単極側接点に接続し、他端をスイッチ素子ＳＷ７の単極側接点に接続する。スイッチ素子ＳＷ３は、一端に信号Ｓ３を与え、他端を電源Ｖｓｓに接続する。スイッチ素子ＳＷ５は、一端に信号Ｓ１を与え、他端を電源Ｖｓｓに接続する。スイッチ素子ＳＷ７は、一端に信号Ｓ２を与え、他端を電源Ｖｓｓに接続する。スイッチ素子ＳＷ６は、一端に信号Ｓ３を与え、他端を電源Ｖｄｄに接続する。

ＮｃｈトランジスタＮ３は、ドレインを電源Ｖｄｄに接続し、容量素子Ｃ２の一端およびＮｃｈトランジスタＮ４のドレインにソースを接続し、ゲートに信号Ｓ１を与える。ＮｃｈトランジスタＮ４は、ソースを電源ＶＰＰとして接続し、ゲートに信号Ｓ５を与える。容量素子Ｃ２は、他端をスイッチ素子ＳＷ２の単極側接点に接続し、スイッチ素子ＳＷ２の他端には信号Ｓ４を与える。

次に、図２におけるスイッチ素子ＳＷ２〜ＳＷ７が図１のスイッチ素子ＳＷ１と連動して切り替わる際の昇圧回路の動作について説明する。図３は、外部電源ＶＤＤＰ１の電圧が薄膜トランジスタ耐圧より低い場合の接続、図４は、外部電源ＶＤＤＰ２の電圧が薄膜トランジスタ耐圧より高い場合の接続を示す。なお、以下において、電源の符号と、この電源の電圧値とを同じ符号で表すものとする。ＶＤＤＰ１が薄膜トランジスタ耐圧より低い外部電源電圧、ＶＤＤＰ２が薄膜トランジスタ耐圧より高い電源電圧、ＶＰＰはワード線ドライブ用などの電源電圧、ＶＤＬＰはＶＤＤＰ２を電源降圧部１０によって薄膜トランジスタ耐圧範囲内までに降圧した電源電圧を示している。すなわち、薄膜トランジスタの耐圧許容範囲をＶＤＬＰ以下、厚膜トランジスタの耐圧許容範囲をＶＰＰ程度以下とする。また、各電源電圧の関係は、簡単のため、ＶＰＰ＞ＶＤＤＰ２＞ＶＤＬＰ＞ＶＤＤＰ１、２・ＶＤＬＰ＞ＶＰＰ、３・ＶＤＤＰ１＞ＶＰＰ、ＶＰＰ＞２・ＶＤＤＰ１とする。

図３は、昇圧部が二段動作を行う場合の等価回路および各部信号の波形を示す図である。図３（Ａ）は、外部電源ＶＤＤＰ１の電圧が薄膜トランジスタ耐圧より低い場合における昇圧部２０の接続に係る等価回路を示す。図３（Ｂ）は、各部の信号のタイミングチャートである。

（１）信号Ｓ１の電圧レベルが２・ＶＤＤＰ１の時、ゲートに信号Ｓ１が与えられるＮｃｈトランジスタＮ１は、オンとなり、ＮｃｈトランジスタＮ１のソース、すなわち、容量素子Ｃ１の一端は、ＶＤＤＰ１に向けて充電される。この時、信号Ｓ３の電圧レベルがＶＤＤＰ１であるので、ＰｃｈトランジスタＰ１は、オフであり、容量素子Ｃ１の充電動作に影響を与えない。なお、信号Ｓ２の電圧レベルは、Ｖｓｓである。したがって、容量素子Ｃ１は、ＶＤＤＰ１−Ｖｓｓの電位で充電される。

一方、信号Ｓ１の電圧レベルが、２・ＶＤＤＰ１であるので、ＮｃｈトランジスタＮ３は、オンとなり、ＮｃｈトランジスタＮ３のソースである接点Ａ２、すなわち容量素子Ｃ２の一端の電位は、ＶＤＤＰ１に向けて充電される。この時、信号Ｓ３の電圧レベルがＶＤＤＰ１であるので、ＮｃｈトランジスタＮ２は、オンであり、容量素子Ｃ２の他端の電位はＶｓｓである。

（２）信号Ｓ１の電圧レベルがＶＤＤＰ１となると、信号Ｓ２の電圧レベルがＶｓｓからＶＤＤＰ１に上昇し、これに伴ってＮｃｈトランジスタＮ１のソース、すなわち容量素子Ｃ１の一端の電位は、ＶＤＤＰ１から２・ＶＤＤＰ１に上昇する。ＮｃｈトランジスタＮ１は、オフとなり、この上昇の動作に影響を与えない。この時、信号Ｓ３の電圧レベルがＶｓｓであるので、ＰｃｈトランジスタＰ１は、オンであり、ＮｃｈトランジスタＮ２は、オフである。したがって、容量素子Ｃ１の一端の電位は、接点Ａ１の電位として容量素子Ｃ２の他端に伝達される。

これによって、容量素子Ｃ２の一端の電位は、ＶＤＤＰ１から３・ＶＤＤＰ１に上昇する。この時、信号Ｓ１の電圧レベルがＶＤＤＰ１であるので、ＮｃｈトランジスタＮ３は、オフであって、この上昇の動作に影響を与えない。また、信号Ｓ５の電圧レベルがＶＤＤＰ１＋ＶＰＰであるので、ＮｃｈトランジスタＮ４は、オンとなって、容量素子Ｃ２の一端、すなわち接点Ａ２の電位がＶＰＰに伝達される。外部に容量素子Ｃ２の充電電荷が供給されることで、接点Ａ２の電位は、徐々に低下する。

昇圧部２０は、以上のように動作することでＶＰＰに２・ＶＤＤＰ１に近い電圧を供給する。この際、昇圧部２０において、容量素子Ｃ１、Ｃ２等の薄膜トランジスタで構成された箇所は、必ずゲート・ソース間もしくはゲート・ドレイン間にＶＤＤＰ１以下の差電位しかかかっていない。

図４は、昇圧部が一段動作を行う場合の等価回路および各部信号の波形を示す図である。図４（Ａ）は、外部電源ＶＤＤＰ２の電圧が薄膜トランジスタ耐圧より高い場合における昇圧部１０の接続に係る等価回路を示す。この場合、ＶＤＤＰ２は、電源降圧部１０によってＶＤＬＰに降圧され、ＶＤＬＰが昇圧部２０の電源Ｖｄｄとして与えられる。

図２において、ＮｃｈトランジスタＮ１は、ゲートがＶｓｓに接続され、オフとなる。また、ＮｃｈトランジスタＮ２は、ゲートがＶｄｄに接続され、オンとなり、ＰｃｈトランジスタＰ１は、ゲートがＶｓｓに接続され、オンとなる。したがって、昇圧動作から切り離されたＮｃｈトランジスタＮ１、Ｎ２、Ｐ１は、他の回路に影響を与えない。

一方、図４（Ａ）に示すように容量素子Ｃ１の一端は、電源Ｖｄｄ、すなわち、電源降圧部１０で降圧された電源ＶＤＬＰに接続され、他端は、Ｖｓｓに接続される。したがって、容量素子Ｃ１は、昇圧部２０におけるＶｄｄ／Ｖｓｓ間の安定化容量として機能する。

図４（Ｂ）は、図４（Ａ）の各部の信号のタイミングチャートである。

（１）信号Ｓ１の電圧レベルが２・ＶＤＬＰの時、ゲートに信号Ｓ１が与えられるＮｃｈトランジスタＮ３は、オンとなり、ＮｃｈトランジスタＮ３のソース、すなわち、接点Ａ２である容量素子Ｃ２の一端は、ＶＤＬＰに向けて充電される。容量素子Ｃ２の他端は、信号Ｓ４によってＶｓｓとされる。

（２）信号Ｓ１の電圧レベルがＶＤＬＰとなると、信号Ｓ４の電圧レベルがＶｓｓからＶＤＬＰに上昇し、接点Ａ２、すなわち容量素子Ｃ２の一端の電位は、ＶＤＬＰから２・ＶＤＬＰに上昇する。この時、信号Ｓ１の電圧レベルがＶＤＬＰであるので、ＮｃｈトランジスタＮ３は、オフであって、この上昇の動作に影響を与えない。また、信号Ｓ５の電圧レベルがＶＤＬＰ＋ＶＰＰであるので、ＮｃｈトランジスタＮ４は、オンとなって、容量素子Ｃ２の一端、すなわち接点Ａ２の電位がＶＰＰに伝達される。容量素子Ｃ２の充電電荷が外部に供給されることで、接点Ａ２の電位は、徐々に低下する。

以上のように動作する昇圧部２０において、容量素子Ｃ１、Ｃ２等の薄膜トランジスタで構成された箇所は、必ずゲート・ソース間もしくはゲート・ドレイン間にＶＤＤＰ１以下の差電位しかかかっていない。

以上のように構成される昇圧部２０において、外部電源電圧がＶＤＤＰ２である場合、昇圧段数を一段構成にしている。これは２・ＶＤＬＰがＶＰＰに対してある程度大きく、二段構成よりも一段構成の方が消費電流が少なく、ＶＰＰレベルの電源が供給できるからである。この理由は、理想的には図３（Ａ）における接点Ａ１、Ａ２は、それぞれ２・ＶＤＤＰ１、３・ＶＤＤＰ１になるが、実際には寄生容量の影響を受けて理想どおりの電位にはならない。したがって、寄生容量の影響を受けないようにできるだけ段数は少ない方が電圧変換効率が良く好ましい。また、一段構成よりも二段構成の方が動作する接点が多い分消費電流が多くなり好ましくない。

図５は、電源降圧部１０の回路図である。電源降圧部１０は、ＶＤＤＰ２を降圧し、ＤＲＡＭ等内部で発生させたＶＤＬＰ／２の電源電圧をＶＤＬＰレベルにしてドライブする回路である。電源降圧部１０は、ＮｃｈトランジスタＮ１１〜Ｎ１６、ＰｃｈトランジスタＰ１１〜Ｐ１４、スイッチ素子ＳＷ８〜ＳＷ１０を備える。差動対であるＮｃｈトランジスタＮ１２、Ｎ１３は、ソースを共通に電流源となるＮｃｈトランジスタＮ１１に接続し、ドレインをカレントミラーを構成するＰｃｈトランジスタＰ１１、Ｐ１２に接続する。ＮｃｈトランジスタＮ１２のゲートには、ＶＤＬＰ／２が与えられ、ＮｃｈトランジスタＮ１３のゲートには、それぞれがダイオード接続されたＮｃｈトランジスタＮ１４、Ｎ１５の直列回路の中点に接続される。ＮｃｈトランジスタＮ１２のドレインは、ソースがＶＤＤＰ２に接続されるＰｃｈトランジスタＰ１４のゲートに接続される。さらに、ＰｃｈトランジスタＰ１４のドレインは、電源降圧部１０の出力としてＶＤＬＰを昇圧部２０に供給すると共に、ＮｃｈトランジスタＮ１４のアノード（ドレインおよびゲート）に接続される。ＮｃｈトランジスタＮ１５は、ソースがＶｓｓに接続される。

なお、電源降圧部１０が降圧機能として用いられない場合、図５に示すＳＷ８〜ＳＷ１０を切り替えて電源降圧部１０を動作させないようにする。すなわち、ＰｃｈトランジスタＰ１３のゲートがＶｓｓとなって、ＰｃｈトランジスタＰ１３がオンとなって、ＰｃｈトランジスタＰ１１、Ｐ１２、Ｐ１４をオフとする。また、ＮｃｈトランジスタＮ１１のゲートがＶｓｓとなって、ＮｃｈトランジスタＮ１１がオフとなって、ＮｃｈトランジスタＮ１２、Ｎ１３への電流供給を停止する。さらに、ＮｃｈトランジスタＮ１６のゲートがＶＤＤＰ１となって、ＮｃｈトランジスタＮ１６がオンとなって、ＶＤＬＰをＶｓｓのレベルに保つ。

このような電源降圧部１０の回路は、薄膜トランジスタ耐圧を超えるＶＤＤＰ２が入力されるため、全て厚膜トランジスタで構成される。ＶＤＤＰ１が外部電源電圧として入力される場合は、ＳＷ８〜ＳＷ１０を切り替えて降圧機能が無効にされる。尚、図５に示す電源降圧部１０は、一例を示すものであり、必ずしもこの回路と同じ構成をとる必要はなく、ＶＤＤＰ２からＶＤＬＰレベルの電源電圧を出力する回路であれば他の回路構成であっても良い。

以上のような構成の電源電圧発生回路によれば、外部電源電圧が薄膜トランジスタの耐圧を超える場合に、電源降圧部１０によって薄膜トランジスタの耐圧範囲内の電圧に降圧し、薄膜トランジスタから構成された昇圧部２０によってワード線ドライブ用の電源電圧を昇圧する。したがって、外部電源電圧が薄膜トランジスタの耐圧を超えるような高い場合であっても、電源電圧が低い場合と共有してワード線ドライブ用の昇圧部２０に容量の大きい薄膜容量素子（薄膜容量トランジスタ）を用いることが可能となる。昇圧部２０に全て薄膜の容量素子を用いることで、チップ面積をより減らすことができる。

次に、具体的な数字例を用いて説明する。仮にＶＰＰ＝２．５Ｖ、ＶＤＤＰ２＝１．８Ｖ、ＶＤＬＰ＝１．５Ｖ、ＶＤＤＰ１＝１．２Ｖ、薄膜トランジスタの耐圧＝１．５Ｖ、厚膜トランジスタの耐圧＝３．０Ｖとする。厚膜トランジスタの耐圧が薄膜トランジスタの耐圧の二倍であることから、酸化膜の厚さに関し、通常、厚膜は薄膜の二倍あるので、厚膜の容量は薄膜の容量の半分である。トランジスタの面積は、ＶＰＰの供給能力において最悪条件であるＶＤＤＰ１＝１．２Ｖの場合を想定して決められるが、厚膜容量素子を使用すると単純に薄膜の倍の面積が必要となってしまう。ＤＲＡＭにおけるポンプ容量素子の面積は、数ミリ平方メートル程度になることが多いので、この面積が半分になると、チップ面積の削減においてかなり有利である。なお、電源電圧発生回路に電源降圧部が加わることで電源降圧部に対応するチップ面積が増えてしまう。しかしながら、電源降圧部の面積は、ポンプ容量素子の面積に比べると充分に小さく無視することができる（ＶＤＬＰ安定化容量を増やさなくても良い）。

また、本実施例の電源電圧発生回路によれば、ワード線ドライブ用の電源昇圧回路の昇圧段数を、メタルオプション、ヒューズオプション、ボンディングオプションのいずれかによって切り替えて、外部電圧のレベルによって最も効率の良い昇圧段数に切り替えるように構成することが可能である。

先に説明した条件と同じ条件で具体的に説明する。単純にＶＰＰ＝２．５Ｖを得るためには、外部電源電圧がＶＤＤＰ１＝１．２Ｖの場合、３・ＶＤＤＰ１＝３．６Ｖまで昇圧しなくてはならず二段昇圧にする。これに対し、ＶＤＤＰ２＝１．８Ｖの場合は、ＶＤＬＰ＝１．５Ｖで、２・ＶＤＬＰ＝３．０Ｖであり、ＶＰＰに対して供給能力があるので、一段昇圧でよい。先に説明したように、段数が少ないほどＶＰＰに対する電源供給の効率は良い。

以上の説明では、外部電源電圧によって昇圧回路を一段および二段に切り替える方式を説明した。しかし、これに限定されることなく、外部電源電圧に対するＶＰＰの値によって他の段数との切り替えが有効となる場合にも適用することができる。例えば、二段と三段、もしくは三段と四段等の切り替えに適用してもよい。また、極端な場合では、一段と三段の切り替えなどにも適用可能である。さらに、外部電源電圧が薄膜トランジスタの耐圧を超えることなく、かつ、一段の昇圧でＶＰＰへの供給が間に合う場合も想定される。しかし、このような場合であっても本実施例の電源電圧発生回路を適用することができる。

以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の実施形態に係る電源電圧発生回路の構成を示すブロック図である。 本発明の実施例に係る昇圧部の回路図である。 昇圧部が二段動作を行う場合の等価回路および各部信号の波形を示す図である。 昇圧部が一段動作を行う場合の等価回路および各部信号の波形を示す図である。 電源降圧部の回路図である。

符号の説明

１０ 電源降圧部
２０ 昇圧部
２１ａ、２１ｂ 昇圧回路
２２ 信号供給回路
Ｃ１、Ｃ２ 薄膜容量素子
Ｎ１〜Ｎ４、Ｎ１１〜Ｎ１６ Ｎｃｈトランジスタ
Ｐ１、Ｐ１１〜Ｐ１４ Ｐｃｈトランジスタ
Ｓ０〜Ｓ５ 信号
ＳＷ１〜ＳＷ１０ スイッチ素子

Claims (6)

1. 第１の厚さであるゲート酸化膜を備えたＭＯＳトランジスタで構成される容量素子を其々含む多段の昇圧回路から構成され、前記複数の容量素子のチャージポンピングによって昇圧電圧を発生して出力する昇圧部と、
   前記ＭＯＳトランジスタで構成される容量素子の前記ゲート酸化膜の前記第１の厚さに対応する耐圧範囲内の電圧に外部電源の電圧を降圧して前記昇圧部の電源に与える電源降圧部と、
   前記昇圧部の電源に前記外部電源を直接与えるか前記電源降圧部を介して与えるかを切り替えるスイッチ回路群と、
   を備え、
   前記昇圧部は、前記多段の昇圧回路における昇圧段数を、前記昇圧部に与えられる電源電圧に応じて前記スイッチ回路群によって切り替えるように構成されることを特徴とする電源電圧発生回路。
2. 前記ＭＯＳトランジスタのゲート酸化膜の厚さを、前記昇圧部の出力を電源とする負荷回路に含まれるＭＯＳトランジスタのゲート酸化膜の厚さより薄くなるように構成することを特徴とする請求項１記載の電源電圧発生回路。
3. 前記昇圧部は、前段および後段の昇圧回路を含み、
   前記前段の昇圧回路は、前記外部電源の電位の二倍の電位と接地電位との間の振幅を有する第１の昇圧信号を生成し、
   前記後段の昇圧回路は、前記電源降圧部の出力電位と接地電位との間の振幅を有する第２の昇圧信号、または前記第１の昇圧信号を入力し、
   前記スイッチ回路群は、前記昇圧部の電源の接続先を、前記外部電源または前記電源降圧部の出力に切り替える第１のスイッチ素子と、前記後段の昇圧回路の入力の接続先を、前記第１または第２の昇圧信号に切り替える第２のスイッチ素子と、を含み、
   前記第１のスイッチ素子が前記外部電源に切り替えられているときに前記第２のスイッチ素子が前記第１の昇圧信号に切り替えられ、前記第１のスイッチ素子が前記電源降圧部の出力に切り替えられているときに前記第２のスイッチ素子が前記第２の昇圧信号に切り替えられることを特徴とする請求項２記載の電源電圧発生回路。
4. 前記昇圧部に与えられる電源電圧に応じて前記スイッチ回路群によって切り替えられて前記多段の昇圧回路における昇圧動作に不要となった容量素子を、前記スイッチ回路群によって接続して前記電源降圧部の出力安定用の容量素子として機能させるように構成することを特徴とする請求項２記載の電源電圧発生回路。
5. 前記スイッチ回路群は、メタルオプション、ヒューズオプションおよびボンディングオプションのいずれかによって制御されることを特徴とする請求項１、３、４のいずれか一に記載の電源電圧発生回路。
6. 請求項１乃至５のいずれか一に記載の電源電圧発生回路と、前記昇圧部の出力を電源とする負荷回路とを備える半導体記憶装置。

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