CN109994469B - 半导体装置 - Google Patents

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Abstract

本发明提供一种能够削减布局面积的半导体装置。包含半导体基板(20)、形成在半导体基板(20)的主面(31)上并且具有预先决定的功能的至少一个电路块、具备连接电路块的多个金属层(M1)～(M4)的布线层、以及与电路块连接并且使用金属层(M1)～(M4)的第一电容(CM)和形成在半导体基板(20)的主面(31)内的使用有源区(21)的第二电容(CC)混合的多个电容，至少一个第一电容(CM)和至少一个第二电容(CC)在半导体层的层叠方向上层叠。

Description

半导体装置
技术领域
本发明涉及半导体装置，特别是涉及包含使用电荷泵的升压电路的半导体装置。
背景技术
使用电荷泵的升压电路例如在闪存等非易失性半导体存储元件中使用。也有具备使用该电荷泵的升压电路的闪存等进一步组入微处理器等的情况。在闪存中进行读出、写入、消除各动作，但一般地在各个动作中需要不同电压的电源。由于使用电荷泵的升压电路能够相对容易地产生不同的电压，所以作为组入用电源电路来使用的情况较多。
以往，作为使用电荷泵的电源电路，已知有专利文献1所公开的电荷泵电路。专利文献1所公开的电荷泵电路的特征在于：该电荷泵电路具有n级(n：2以上的整数)升压级和时钟信号供给电路，其中，各升压级分别具有用于将来自前级的输出电压输出至后级的开关晶体管和一个电极与该开关晶体管的输出连接的针对后级的输出电压升压用电容器，上述时钟信号供给电路向一个电极与上述开关晶体管的栅极连接的栅极电压升压用电容器的另一个电极、以及上述输出电压升压用电容器的另一个电极分别供给具有规定的相位的第一时钟信号以及第二时钟信号，在该电荷泵电路中，设置对来自上述时钟信号供给电路的时钟信号进行升压的时钟信号升压电路，对上述n级升压级中的包括最终级在内的后级侧m级(m：正整数)供给来自上述时钟信号升压电路的升压时钟信号，对前级侧(n－m)级供给来自上述时钟信号供给电路的时钟信号。
专利文献1：日本特开平11－273379号公报
另外，随着近来的集成规模的增大、功能的多样化等，在半导体装置中抑制电路布局规模成为迫切的课题。在组入半导体装置的升压电路中也不例外，实现布局面积更小的电路成为课题。另一方面，在使用电荷泵的升压电路中，也如专利文献1中所见，升压用的电容器为必需的结构。由于升压电路所需的电容器的电容值相对较大，所以布局面积也必然增大。若升压电路的输出电压增大，则升压用电容器的面积占据升压电路的布局整体更大。因此，在削减使用电荷泵的升压电路的布局面积时，如何削减升压用电容器的布局面积成为关键点之一。
关于这一点，在专利文献1中也将削减升压用电容器的布局面积作为课题之一，但专利文献1为未进行部分时钟信号的升压，并抑制该时钟信号充电的电容器的大小的结构。因此，专利文献1并未将相对于相同的电容值的升压用电容器的布局面积的削减作为目的。
发明内容
本发明鉴于如上的问题点，目的在于提供一种能够削减布局面积的半导体装置。
本发明的半导体装置包含：半导体基板；形成在上述半导体基板的主面上并且具有预先决定的功能的至少一个电路块；布线层，具备连接上述电路块的多个金属层；以及与上述电路块连接并且使用上述金属层的第一电容和使用形成在上述半导体基板的主面内的有源区的第二电容混合的多个电容，至少一个上述第一电容和至少一个上述第二电容的在半导体层的层叠方向上层叠。
根据本发明，能够提供一种能够削减布局面积的半导体装置。
附图说明
图1是表示第一实施方式的升压电路的电路图。
图2(a)是第一实施方式的使用MIM电容器的泵电路的电路图，图2(b)是第一实施方式的使用MOS电容器的泵电路的电路图。
图3是第一实施方式的最终级的泵电路的电路图。
图4是表示第一实施方式的升压电路的动作的时序图。
图5是表示第一实施方式的MIM电容器以及MOS电容器的纵向的配置的剖视图。
图6是表示第一实施方式的泵部的平面配置的一个例子的布局图。
图7是表示第二实施方式的MIM电容器以及MOS电容器的纵向的配置的剖视图。
具体实施方式
以下，参照附图，对用于实施本发明的方式进行详细说明。
[第一实施方式]
参照图1～图6，对本实施方式的半导体装置进行说明。本实施方式的半导体装置可以采用以下说明的升压电路单体的形式、或者与其它功能的电路一起安装有以下说明的升压电路的半导体集成电路的形式。以下，对本实施方式的半导体装置中的升压电路的部分进行说明。
如图1所示，本实施方式的升压电路10包含泵电路11－1、11－2、18、19、分压部13、比较部14、NAND电路15、逆变器16、时钟生成部17、电平移位器27、P型的MOS(Metal OxideSemiconductor：金属氧化物半导体)晶体管(以下，称为“PMOS晶体管”)PT1、PT2而构成。通过泵电路11－1、11－2、18、19构成本实施方式的泵部30。
另外，升压电路10具备使能端子EN、时钟输入端子CKEP。以下，有将输入至使能端子EN的信号称为“使能信号en”、将输入至时钟输入端子CKEP的时钟信号称为“时钟信号ckep”的情况。使能信号en是切换升压电路10的有效、无效的控制信号，在使升压电路10动作的“升压电路动作模式”下为电源VDD的电位Vd的信号(以下，为“H”)，在不使升压电路10动作的“升压电路非动作模式”下为接地电平的信号(以下，为“L”)。另一方面，在升压电路动作模式下向时钟输入端子CKEP输入时钟信号ckep，在升压电路非动作模式下向时钟输入端子CKEP输入L。
另外，图1所示的基准端子REF是成为升压电位(输出电位)的基准的电位的输入端子，总是被输入基准电位Vref。输出端子VEP是升压电源端子，在升压电路动作模式下成为比升压电路10的电源电位高的电位，在升压电路非动作模式下成为电源电位。此外，如图1所示，在本实施方式中，升压电路10的高电位侧与电源电位Vd的电源VDD连接。
泵电路11－1、11－2、18、19基于输入至泵电路11－1的输入端子IN的电位(在本实施方式中，电源VDD的电位Vd)依次进行升压，并从升压电路10的输出端子VEP输出成为目标的电位。泵电路11－1的输入端子IN(也是泵部30的输入端子)与电源VDD连接，另一方面，输出端子OUT和泵电路11－2的输入端子IN共用地与节点N4连接。泵电路11－2的输出端子OUT和泵电路18的输入端子IN共用地与节点N5连接。泵电路18的输出端子OUT和泵电路19的输入端子IN共用地与节点N6连接。泵电路19的输出端子OUT和PMOS晶体管PT2的漏极端子、分压部13的输入端子IN0、电平移位器27的输入端子IN0共用地与输出端子VEP连接。
分压部13对输出至输出端子VEP的电压进行分压，生成负反馈用的电位。分压部13的输入端子IN1和比较部14的输入端子IN2、电平移位器27的输入端子IN1、PMOS晶体管PT1的栅极端子共用地与使能端子EN连接。分压部13的输出端子OUT与比较部14的输入端子IN1连接。
比较部14将从分压部13输出的电位与基准电位Vref进行比较，并输出比较结果。比较部14的输入端子IN0与基准端子REF连接。比较部14的输出端子OUT和NAND电路15的一个输入端子共用地与节点N7连接。NAND电路15的另一个输入端子与时钟输入端子CKEP连接。NAND电路15的输出端子与逆变器16的输入端子连接。逆变器16的输出端子和时钟生成部17的输入端子IN共用地与节点N8连接。
电平移位器27的输出端子OUT与PMOS晶体管PT2的栅极端子连接。PMOS晶体管PT2的源极端子与PMOS晶体管PT1的漏极端子连接。PMOS晶体管PT1的源极端子与电源VDD连接。
时钟生成部17是基于时钟信号ckep生成在泵电路11－1、11－2、18、19中使用的时钟信号的电路。时钟生成部17的输出端子OUT0和泵电路11－1的输入端子CLK1、泵电路18的输入端子CLK1共用地与节点N0连接。时钟生成部17的输出端子OUT1和泵电路11－1的输入端子CLK2、泵电路18的输入端子CLK2共用地与节点N1连接。时钟生成部17的输出端子OUT2与泵电路11－2的输入端子CLK1、泵电路19的输入端子CLK1共用地与节点N2连接。时钟生成部17的输出端子OUT3和泵电路11－2的输入端子CLK2、泵电路19的输入端子CLK2共用地与节点N3连接。此外，以下，将从输出端子OUT0输出的时钟信号记作“时钟信号clock0”、将从输出端子OUT1输出的时钟信号记作“时钟信号clock1”、将从输出端子OUT2输出的时钟信号记作“时钟信号clock2”、将从输出端子OUT3输出的时钟信号记作“时钟信号clock3”。
参照图4，对时钟信号clock0～clock3的相位关系进行说明。图4(b)表示时钟信号ckep的波形，图4(d)的节点N0、N3表示时钟信号clock0、clock3的波形，图4(e)的节点N1、N2表示时钟信号clock1、clock2的波形。如图4所示，在本实施方式中，将时钟信号clock0以及clock3设为与时钟信号ckep同相的信号，将时钟信号clock1以及clock2设为时钟信号ckep的反转信号。
电平移位器27具有在升压电路非动作模式下，将输出端子VEP的电位固定在电源VDD的电位Vd的功能。即，由于在升压电路非动作模式下使能信号en为L，所以PMOS晶体管PT1、PT2导通，输出端子VEP的电位成为电源VDD的电位Vd。另一方面，由于在升压电路动作模式下使能信号en为H，所以PMOS晶体管PT1、PT2截止，输出端子VEP的电位成为被泵电路升压后的电位。换言之，升压电路10的输出电位的初始值是电位Vd，从电位Vd依次升压。
接下来，参照图2以及图3，对本实施方式的泵电路11－1、11－2、18、19进行说明。
在这里，泵部30基于输入至泵部30的输入端子的电位，与时钟信号同步地对以串联的方式连接的泵电路从前级接收的升压电位进一步依次执行升压的动作，从而产生高电位的电压。因此，越成为泵电路的后级对升压用电容器(电容)施加的电位差越大。另一方面，电容器一般根据种类而耐压、专有面积等不同。换言之，对于构成泵部30的各个泵电路，无需全部使用相同种类的电容器。
更具体而言，例如若对MIM(Metal Insulator Metal：金属绝缘体金属结构)电容器和MOS电容器进行比较，存在MOS电容器比MIM电容器耐压大的情况。因此，在本实施方式中，将泵部30的包含初级的规定的个数的泵电路的升压用电容器设为MIM电容器，并用MOS电容器构成剩余的泵电路的升压用电容器。进一步，在本实施方式中，着眼于MIM电容器和MOS电容器在由半导体集成电路构成的情况下配置于相互不同的层，并将MIM电容器和MOS电容器层叠于半导体集成电路的纵向(层叠方向)。由此，能够实现升压电路10，进一步安装有升压电路10的半导体装置的布局面积的大幅削减。
更具体而言，在本实施方式中，图1所示的泵电路11－1、11－2(以下，在统称的情况下称为“泵电路11”)使用MIM电容器，泵电路18、19使用MOS电容器。另外，在本实施方式的升压电路10中，对与输出端子VEP连接的泵电路作为输出级用泵电路追加附加的电路，泵电路19相当于该输出级用泵电路。此外，在本实施方式中将泵电路的级数设为4级，但是并不局限于此，也可以根据升压电路10的输出电位成为所需的级数。另外，对于使用MIM电容器的泵电路的级数、使用MOS电容器的泵电路的级数的分配也并不特别限定，也可以考虑各电容器的耐压、输出的升压电位等来决定。例如，在闪存中作为消除电位最大要求11V左右。在该情况下，若将MIM电容器的耐压设为5V，则例如可以4V左右为止的升压电位的泵电路使用MIM电容器，超过4V的升压电位的泵电路使用MOS电容器来构成泵部。
如图2(a)所示，本实施方式的泵电路11包含N型的MOS晶体管(以下，称为“NMOS晶体管”)NT1、NT2、电容器CM1、CM2而构成。电容器CM1、CM2是MIM电容器。输入端子IN、输入端子CLK1、输入端子CLK2、输出端子OUT分别相当于图1的泵电路11－1、泵电路11－2的输入端子IN、输入端子CLK1、输入端子CLK2、输出端子OUT。
NMOS晶体管NT1的漏极端子和NMOS晶体管NT2的漏极端子共用地与输入端子IN连接。NMOS晶体管NT1的栅极端子和NMOS晶体管NT2的源极端子、电容器CM2的一个电极共用地与输出端子OUT连接。NMOS晶体管NT1的源极端子和NMOS晶体管NT2的栅极端子、电容器CM1的一个电极共用地与节点N11连接。在泵电路11－1中，从与电容器CM2的另一个电极连接的输入端子CLK1输入时钟信号clock0，从与电容器CM1的另一个电极连接的输入端子CLK2输入时钟信号clock1。另一方面，在泵电路11－2中，从与电容器CM2的另一个电极连接的输入端子CLK1输入时钟信号clock2，从与电容器CM1的另一个电极连接的输入端子CLK2输入时钟信号clock3。
如图2(b)所示，泵电路18包含NMOS晶体管NT3、NT4、电容器CC1、CC2而构成。电容器CC1、CC2是MOS电容器。即，电容器CC1、CC2分别由使源极和漏极连接的NMOS晶体管构成。输入端子IN、CLK1、CLK2、输出端子OUT分别相当于图1的泵电路18的输入端子IN、CLK1、CLK2、输出端子OUT。由于电路连接与图2(a)所示的泵电路11相同，所以省略说明。在泵电路18中，从与电容器CC2的另一个电极连接的输入端子CLK1输入时钟信号clock0，从与电容器CC1的另一个电极连接的输入端子CLK2输入时钟信号clock1。
如图3所示，泵电路19包含NMOS晶体管NT5、NT6、NT7、电容器CC3、CC4而构成。电容器CC3、CC4是MOS电容器。即，电容器CC3、CC4分别由使源极和漏极连接的NMOS晶体管构成。输入端子IN、CLK1、CLK2、输出端子OUT分别相当于图1的泵电路19的输入端子IN、CLK1、CLK2、输出端子OUT。泵电路19对图2(b)所示的泵电路18追加NMOS晶体管NT7而构成。NT7是输出级中的回流防止用的NMOS晶体管，防止电流从输出端子VEP向相反方向(与负载相反的方向)流动。在泵电路19中，从与电容器CC4的另一个电极连接的输入端子CLK1输入时钟信号clock2，从与电容器CC3的另一个电极连接的输入端子CLK2输入时钟信号clock3。
接下来，对泵电路的动作进行详细说明。泵电路11－1、11－2、18、19分别进行与所输入的时钟信号相应的动作，但由于基本的动作相同，所以参照图2(a)，主要例示泵电路11进行说明。
在图2(a)中，首先，考虑对输入端子IN施加电位VIN，在输入端子CLK1为L(＝0V)、输入端子CLK2为H(＝Vd)的状态下停止的情况。节点N11和输出端子OUT的电位通过NMOS晶体管NT1、NMOS晶体管NT2的漏电一起成为VIN。因此，电容器CM2中储存与电位差VIN相应的电荷，电容器CM1中储存与从VIN减去Vd所得的电位差(VIN－Vd)相应的电荷。
接下来，若对输入端子CLK1施加H的信号、对输入端子CLK2施加L的信号，则由于向电容器CM2的另一个端子施加电位Vd，所以输出端子OUT的电位通过耦合成为(VIN+Vd)。其结果为，由于NMOS晶体管NT1导通，所以节点N11的电位成为VIN，NMOS晶体管NT2截止。此时，由于电容器CM1的另一个电极的电位为L，所以电容器CM1中存储与电位差VIN相应的电荷，在电容器CM2中只要在输出端子OUT中电流未被消耗就仍存储与电位差VIN相应的电荷。
进一步，若对输入端子CLK1施加L的信号、对输入端子CLK2施加H的信号，则由于对电容器CM1的另一个电极施加电位Vd，所以节点N11通过耦合成为(VIN+Vd)。其结果为，由于NMOS晶体管NT2导通，所以输出端子OUT的电位成为VIN，NMOS晶体管NT1截止。此时，在电容器CM2中，只要在输出端子OUT中没有电流的消耗就存储与电位差VIN相应的电荷，在电容器CM1中仍存储有与电位差VIN相应的电荷。
使用MOS电容器的泵电路18、19也基本上进行与上述的泵电路11相同的动作，但由于升压用电容器是MOS电容器，所以在将NMOS晶体管的阈值设为NVT的情况下，电容器CCC1和CC2、或者电容器CC3和CC4中存储的电荷为与电位差(VIN－NVT)相应的电荷的点不同。在泵部30中，通过构成泵部30的各泵电路基于时钟信号clock0～clock3依次进行上述的动作，并依次传递升压电位来进行升压。
接下来，一并参照表示伴随着升压动作的各部的波形的图4，对升压电路10的升压动作进行说明。首先，图1中的各块的动作如下。即，在图1中，电平移位器27在IN1为H时，向OUT输出IN0的电位电平，在IN1为L时，向OUT输出L。分压部13在IN1为H时，对IN0的电位电平进行分压并输出至OUT，在IN1为L时，OUT输出L。比较部14在IN2为H时，对IN0和IN1的电位电平进行比较，并向OUT输出判定结果。此时，若IN1的电位电平比IN0的电位电平高则OUT输出L，若IN1的电位电平比IN0的电位电平低则OUT输出H。另一方面，在IN2为L时，OUT输出L。时钟生成部17将与输入至IN的时钟信号ckep同相的信号输出至OUT0和OUT3，并将时钟信号ckep的反转信号输出至OUT1和OUT2。
在图1中，在升压电路非动作模式的情况下，使能端子EN和时钟输入端子CKEP均为L。此时，节点N0、节点N3、节点N7、节点N8分别为L，节点N1、节点N2均为H。另外，由于PMOS晶体管PT1和PMOS晶体管PT2均导通，所以输出端子VEP的电位为Vd。此时，由于泵电路11－2、11－2、18、19将与输入端子IN相同的电位电平输出至输出端子OUT，所以节点N4、节点N5、节点N6的电位也全部为V。图4的时序图中的时刻t1之前的升压电路非动作模式的波形表示该状态。
另一方面，在升压电路动作模式的情况下，对使能端子EN施加H，对时钟输入端子CKEP输入时钟信号ckep。此时，分压部13对输出端子VEP的电位进行分压并输出，比较部14对将输出端子VEP分压所得的电位和基准电位Vref进行比较。另外，PMOS晶体管PT1和PMOS晶体管PT2均截止。在使能端子EN从L迁移至H之后，由于输出端子VEP的电位为Vd，未达到所希望的电位电平，所以比较部14输出H。其结果，时钟信号ckep被输出至节点N8。
在时钟输入端子CKEP为H时，节点N0和节点N3为H，节点N1和节点N2为L，节点N4和节点N5均为2VDD。在时钟输入端子CKEP从该状态迁移至L时，节点N5和节点N6的电位变为3VDD。在时钟输入端子CKEP从该状态迁移至H时，节点N6和输出端子VEP的电位为(4VDD－NVT)。图4的时序图中的时刻t1到t2的升压电路动作模式的升压动作部分的波形图表示该状态。输出端子VEP的电位上升，达到所希望的电位。由于比较部14输出L，所以节点N8不管时钟输入端子CKEP的电平如何都固定在L。图4的时序图中的时刻t2以后的升压电路动作模式的升压停止部分的波形图表示该状态。
接下来，参照图5，对本实施方式的MIM电容器和MOS电容器的层叠方法进行说明。图5是层叠有升压电路10的MIM电容器CM、MOS电容器CC的区域的纵剖视图。如上所述，在本实施方式的升压电路10中，为了削减布局面积混合使用MIM电容器CM和MOS电容器CC，进一步采用将MIM电容器CM和MOS电容器CC层叠在半导体装置的层叠方向(纵向)的结构。在本实施方式中，例示作为布线层应用4层布线层的方式进行说明，但当然也可以为应用于任意层的布线层的方式。在这里，将4层布线层分别，从接近基板的一侧开始称为“第一金属M1”、“第二金属M2”、“第三金属M3”、“第四金属M4”。
MOS电容器CC使用安装有升压电路10的半导体装置的MOS晶体管而形成。如图5所示，对于与形成在半导体基板20的主面31上的MOS晶体管的源极、漏极相当的有源区21而言，其两端与接触部23连接，经由第一金属M1，经由导通孔24被第二金属M2短路。另一方面，MOS晶体管的栅极22经由接触部23与第一金属M1连接。换句话说，在MOS电容器CC中，栅极22成为一个电极，有源区21成为另一个电极。而且，在栅极22和有源区21之间配置电容器的电介质，在本实施方式中使用栅极氧化膜形成该电介质。此外，在本实施方式中，例示将有源区21侧的电极上升到第二金属M2进行布线连接的方式进行了说明，但并不局限于此，也可以为在第一金属M1内对两个电极进行布线的方式。
另一方面，MIM电容器CM为电极使用布线层，其间夹持有电介质的结构。即，利用第三金属M3形成一个电极，该电极通过导通孔26与第四金属连接。另外，利用与布线层不同的层的电容器金属25形成另一个电极，该电极经由导通孔与第四金属M4连接。在本实施方式中，配置在第三金属M3和电容器金属25之间的电介质作为一个例子使用氮氧化硅膜(SiON膜)。此外，在本实施方式中，例示与布线层分立地设置电容器金属25的方式进行了说明，但并不局限于此，也可以代替电容器金属25使用布线层，例如第四金属M4。
如以上那样，在本实施方式的升压电路10中，由于MIM电容器CM和MOS电容器CC层叠配置，所以能够削减布局中的与MIM电容器CM和MOS电容器CC的重复部分的面积相当的面积。例如，若布局上的MIM电容器CM的面积和MOS电容器CC的面积大致相等，则布局面积减少一半。
接下来，参照图6，对包含MIM电容器CM、MOS电容器CC的升压电路10的布局的一个例子进行说明。图6是具备5级泵电路的泵部30A的布局的例子。在泵部30A中，将包括初级在内的最初的2个泵电路设为使用MIM电容器CM的泵电路，将包括最终级在内的剩余的泵电路设为使用MOS电容器CC的泵电路。
图6(a)表示泵电路18(参照图2(b))的布局的一个例子。在图6(a)中，NMOS晶体管NT3、NT4配置于晶体管区域TA1，电容器CC1、CC2配置于电容器区域CA1。即，在电容器区域CA1配置MOS电容器CC。另一方面，图6(b)表示泵电路11(参照图2(a))的布局的一个例子。在图6(b)中，NMOS晶体管NT1、NT2配置于晶体管区域TA2，电容器CM1、CM2配置于电容器区域CA2。即，在电容器区域CA2配置MIM电容器CM。
图6(c)表示对图6(a)和(b)组合而成的泵部30A整体的布局。在图6(c)的布局例中，为将作为泵电路18的泵电路18－1、18－2、18－3排列于横向一列，在其上重叠作为泵电路11的泵电路11－1、11－2的配置。但是，泵电路11－2使左右反转。如图6(c)所示，无法使晶体管区域TA1和TA2重叠配置，但电容器区域CA2能够重叠于晶体管区域TA1、电容器区域CA1来配置。
根据采用如以上那样的布局方法的本实施方式的升压电路10、或者安装有升压电路10的半导体装置，能够大幅削减布局面积。
[第二实施方式]
参照图7，对本实施方式的升压电路进行说明。本实施方式是在上述升压电路10中，在MIM电容器CM和MOS电容器CC之间配置了屏蔽布线的方式。因此，由于升压电路、泵电路的结构与上述升压电路10相同，所以省略说明。
如图7所示，在本实施方式的升压电路中使用具备第一金属M1～第五金属M5的5层布线层。包含第一金属M1以及第二金属M2而构成的MOS电容器CC的部分与图5相同。另外，包含第四金属M4和第五金属M5而构成的MIM电容器CM的部分是将图5中的第三金属M3、第四金属M4分别作为第四金属M4、第五金属M5的结构，基本上与图5中的MIM电容器CM相同。
如图7所示，在本实施方式中，在MOS电容器CC和MIM电容器CM之间设置有使用第三金属M3的屏蔽布线。通过该屏蔽布线，能够抑制升压电路动作时的MIM电容器CM和MOS电容器CC之间的干扰。由于若MIM电容器CM和MOS电容器CC之间的干扰被抑制则波形的失真等也被抑制，所以升压效率的恶化也被抑制。本屏蔽布线特别是在MIM电容器CM和CMOS电容器CC配置于较近的位置的情况下特别有效。通过本屏蔽布线，能够抑制相互的干扰，并且在MIM电容器CM的下层配置MOS电容器CC，并能够有效地缩小本升压电路、或者组入有本升压电路的半导体装置的布局面积，并且抑制升压效率的恶化。
在这里，在本实施方式中，例示设置1层屏蔽布线的方式进行了说明，但并不局限于此，也可以为设置需要的层数的方式。例如，也可以为在MIM电容器CM的下层配置1层屏蔽布线，在MOS电容器CC的上层配置1层屏蔽布线，设置2层屏蔽布线的方式。
此外，在上述各实施方式中，例示层叠泵电路所使用的升压用电容器的方式进行了说明，但并不局限于此，也可以为层叠半导体装置内的其它电容器彼此的方式。例如，也可以为将半导体装置内的各功能模块的每一个的旁路电容器分配给MIM电容器和MOS电容器，再层叠二者的结构。
另外，在上述各实施方式中，例示利用最上层的布线层(顶部金属)和其下层的布线层构成MIM电容器的方式进行了说明，但并不局限于此，也可以不使用顶部金属，而是使用内层的布线层来构成两个电极。
另外，在上述各实施方式中，例示作为升压用电容器使用MIM电容器、MOS电容器的方式进行了说明，但并不局限于此，也可以为使用其它种类的电容器的方式。例如，也可以为代替MIM电容器使用MOM(Metal Oxide Metal：金属氧化物金属)电容器，并使MOM电容器和MOS电容器层叠的方式。
另外，在上述各实施方式中，例示在图1所示的升压电路10中应用本发明的方式进行了说明，但升压电路10是一个例子也可以将本发明应用于其他方式的升压电路。同样地，在上述各实施方式中，例示在图2、图3所示的泵电路中应用本发明的方式进行了说明，但图2、图3所示的泵电路是一个例子也可以将本发明应用于其他方式的泵电路。
附图标记说明
10…升压电路；11－1、11－2…泵电路；13…分压部；14…比较部；15…NAND电路；16…逆变器；17…时钟生成部；18、19…泵电路；20…半导体基板；21…有源区；22…栅极；23…接触部；24…导通孔；25…电容器金属；26…导通孔；27…电平移位器；30、30A…泵部；31…主面；M1…第一金属；M2…第二金属；M3…第三金属；M4…第四金属；M5…第五金属；N1～N14…节点；NT1～NT7…NMOS晶体管；PT1、PT2…PMOS晶体管；CC、CC1～CC4…MOS电容器；CM、CM1～CM2…MIM电容器；CA1、CA2…电容器区域；TA1、TA2…晶体管区域；EN…使能端子；CKEP…时钟输入端子；VEP…输出端子；REF…基准端子；VDD…电源；Vd…电位；clock0～clock3…时钟信号。

Claims (7)

1.一种半导体装置，包含：
半导体基板；
至少一个电路块，形成在上述半导体基板的主面上并且具有预先决定的功能；
布线层，具备连接上述电路块的多个金属层；以及
与上述电路块连接并且使用上述金属层的第一电容和形成在上述半导体基板的主面内的使用有源区的第二电容混合的多个电容，
至少一个上述第一电容和至少一个上述第二电容在半导体层的层叠方向上层叠，
上述电路块是具备各个升压用电容而对输入的电压依次进行升压，并且包含串联连接的多个电荷泵电路的升压电路，
上述多个电荷泵电路的包括第一个电荷泵电路在内的预先决定的个数的电荷泵电路的上述升压用电容由上述第一电容形成，上述多个电荷泵电路的剩余的电荷泵电路的上述升压用电容由上述第二电容形成并且层叠有至少一个上述第一电容和至少一个上述第二电容。
2.根据权利要求1所述的半导体装置，其中，
构成上述第一电容的电介质由上述半导体层的层间膜形成。
3.根据权利要求2所述的半导体装置，其中，
上述层间膜是氮氧化硅膜。
4.根据权利要求1所述的半导体装置，其中，
上述多个电荷泵电路分别具备控制上述升压用电容的电荷流入的MOS晶体管，
上述第二电容使用上述MOS晶体管而形成，并且上述MOS晶体管的栅极氧化膜为电介质。
5.根据权利要求4所述的半导体装置，其中，
上述第二电容和上述MOS晶体管形成于相同的层。
6.根据权利要求1～5中任一项所述的半导体装置，其中，
上述第一电容是MIM电容或者MOM电容。
7.根据权利要求1～5中任一项所述的半导体装置，其中，
在上述第一电容和上述第二电容之间，还包含将上述第一电容和上述第二电容彼此遮挡的至少1层遮挡层。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210078099A (ko) * 2019-12-18 2021-06-28 삼성전자주식회사 반도체 메모리 장치
TWI749645B (zh) * 2020-07-17 2021-12-11 瑞昱半導體股份有限公司 半導體裝置以及金氧半電容器結構
US11929317B2 (en) * 2020-12-07 2024-03-12 Macom Technology Solutions Holdings, Inc. Capacitor networks for harmonic control in power devices

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1232268A (zh) * 1998-03-31 1999-10-20 日本电气株式会社 半导体器件的升压电路
JP2011087385A (ja) * 2009-10-14 2011-04-28 Asahi Kasei Electronics Co Ltd チャージポンプ回路
JP2014107415A (ja) * 2012-11-28 2014-06-09 Renesas Electronics Corp コンデンサ、チャージポンプ回路、および半導体装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2721909B2 (ja) * 1989-01-18 1998-03-04 三菱電機株式会社 半導体記憶装置
JP3592028B2 (ja) * 1997-04-03 2004-11-24 富士通株式会社 昇圧回路および半導体集積回路
JP3580693B2 (ja) 1998-03-19 2004-10-27 シャープ株式会社 チャージ・ポンプ回路
US6815796B2 (en) * 2001-12-07 2004-11-09 Taiyo Yuden Co., Ltd. Composite module and process of producing same
FR2839581B1 (fr) * 2002-05-07 2005-07-01 St Microelectronics Sa Circuit electronique comprenant un condensateur et au moins un composant semiconducteur, et procede de conception d'un tel circuit
JP4908006B2 (ja) * 2006-02-03 2012-04-04 株式会社東芝 半導体装置
US7518850B2 (en) * 2006-05-18 2009-04-14 International Business Machines Corporation High yield, high density on-chip capacitor design
JP2008130683A (ja) * 2006-11-17 2008-06-05 Toshiba Corp 半導体集積回路装置
JP2008226998A (ja) * 2007-03-09 2008-09-25 Matsushita Electric Ind Co Ltd 半導体集積回路
US20090014832A1 (en) * 2007-07-09 2009-01-15 Peter Baumgartner Semiconductor Device with Reduced Capacitance Tolerance Value
CN102150268B (zh) * 2008-09-30 2013-07-31 株式会社半导体能源研究所 半导体存储器件
WO2011036428A1 (en) * 2009-09-23 2011-03-31 X-Fab Semiconductor Foundries Ag Ultra-low voltage coefficient capacitors
US8952748B2 (en) * 2013-03-13 2015-02-10 Futurewei Technologies, Inc. Circuit and method for a multi-mode filter
JP6096013B2 (ja) * 2013-03-15 2017-03-15 旭化成エレクトロニクス株式会社 半導体装置の製造方法および半導体装置
CN105449007A (zh) * 2014-09-02 2016-03-30 无锡华润上华半导体有限公司 一种叠加电容及其制作方法
JP6466148B2 (ja) * 2014-11-19 2019-02-06 東芝メモリ株式会社 半導体記憶装置
JP6676354B2 (ja) * 2014-12-16 2020-04-08 株式会社半導体エネルギー研究所 半導体装置
KR20160133031A (ko) * 2015-05-11 2016-11-22 에스케이하이닉스 주식회사 캐패시터를 포함하는 반도체장치 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1232268A (zh) * 1998-03-31 1999-10-20 日本电气株式会社 半导体器件的升压电路
JP2011087385A (ja) * 2009-10-14 2011-04-28 Asahi Kasei Electronics Co Ltd チャージポンプ回路
JP2014107415A (ja) * 2012-11-28 2014-06-09 Renesas Electronics Corp コンデンサ、チャージポンプ回路、および半導体装置

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