JP2017054574A - 電圧発生回路及び半導体記憶装置 - Google Patents

Abstract

【課題】外部電源の変動に応じて昇圧回路の動作数を変更でき、ピーク電流及び消費電力を削減することができる。
【解決手段】実施形態の電圧発生回路は、外部電源ＶＣＣを調整して電圧ＶＳＵＰを出力する調整回路と、制御電圧ＶＲＥ２に応じて、電圧ＶＳＵＰを転送あるいは遮断するｐＭＯＳトランジスタＱＰ１と、電圧ＶＳＵＰを昇圧する昇圧回路ＣＰ１と、制御電圧ＶＲＥ２に応じて、外部電源ＶＣＣを転送あるいは遮断するｐＭＯＳトランジスタＱＰ２と、外部電源ＶＣＣを昇圧する昇圧回路ＣＰ２と、昇圧回路ＣＰ１，ＣＰ２から出力される出力電圧ＶＯＵＴと参照電圧ＶＲＥＦ２とを比較し、比較結果に基づいて制御電圧ＶＲＥ２を出力するレギュレータＲＥ２とを備える。
【選択図】図２

Description

実施形態は、昇圧回路を有する電圧発生回路を備えた半導体記憶装置に関するものである。

例えば、ＮＡＮＤ型フラッシュメモリなどの半導体記憶装置は、データの書き込み、消去および読み出し動作のために、外部電源から供給される電源電圧より高い電圧を必要とする。そのため、半導体記憶装置は、電源電圧を昇圧する電圧発生回路を備える。

日本国特許第５４１８１１２号

ピーク電流及び消費電力を削減することができる電圧発生回路及び半導体記憶装置を提供する。

実施形態の電圧発生回路は、第１電圧を調整して第２電圧を出力する第１調整回路と、第１制御電圧に応じて、前記第２電圧を転送あるいは遮断する第１トランジスタと、前記第２電圧を昇圧する第１昇圧回路と、前記第１制御電圧に応じて、前記第１電圧を転送あるいは遮断する第２トランジスタと、前記第１電圧を昇圧する第２昇圧回路と、前記第１及び第２昇圧回路から出力される出力電圧と、第１参照電圧とを比較し、比較結果に基づいて前記第１制御電圧を出力する第２調整回路とを具備する。

図１は、第１実施形態に係る半導体記憶装置の全体構成を示す図である。 図２は、第１実施形態に係る電圧発生回路の構成を示す図である。 図３は、第１実施形態に係る昇圧回路の構成を示す図である。 図４は、第１実施形態に係る電圧発生回路の動作を示す図である。 図５は、第１実施形態に係る電圧発生回路の動作を示す図である。 図６は、第１実施形態に係る電圧発生回路の動作を示す図である。 図７は、第１実施形態の変形例における電圧発生回路の構成を示す図である。 図８は、第１実施形態に係る電圧発生回路のピーク電流削減効果を示す図である。 図９は、前記ピーク電流削減効果が顕著に表れるタイミングを示す図である。 図１０は、第２実施形態に係る電圧発生回路の構成を示す図である。 図１１は、第２実施形態に係る電圧発生回路の動作を示す図である。

以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。ここでは、電圧発生回路を備えた半導体記憶装置として、メモリセルトランジスタが半導体基板上に二次元に配置された平面型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。

［１］第１実施形態
第１実施形態の電圧発生回路を備えた半導体記憶装置について説明する。

［１−１］半導体記憶装置の全体構成
図１を用いて、第１実施形態における半導体記憶装置の全体構成を説明する。
図示するように、ＮＡＮＤ型フラッシュメモリ１００は、コア部１１０及び周辺回路１２０を備えている。

コア部１１０は、メモリセルアレイ１１１、ロウデコーダ１１２、及びセンスアンプ１１３を備えている。

メモリセルアレイ１１１は、複数の不揮発性メモリセルトランジスタの集合である複数のブロックＢＬＫ０，ＢＬＫ１，・・・を備えている。以降、ブロックＢＬＫと記した場合、ブロックＢＬＫ０，ＢＬＫ１，・・・の各々を示すものとする。１つのブロックＢＬＫ内のデータは、例えば一括して消去される。なお、データの消去範囲は、１つのブロックＢＬＫに限定されず、複数のブロックが一括して消去されてもよく、１つのブロックＢＬＫ内の一部の領域が一括して消去されてもよい。

また、データの消去については、例えば、“不揮発性半導体記憶装置”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。また、“不揮発性半導体記憶装置”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

ブロックＢＬＫは、メモリセルトランジスタが直列接続された複数のＮＡＮＤストリング１１４を備えている。メモリセルトランジスタは、半導体基板上に二次元に配列されている。なお、１つのブロックに含まれるＮＡＮＤストリング１１４の数は任意である。

ＮＡＮＤストリング１１４の各々は、例えば１６個のメモリセルトランジスタＭＣ０，ＭＣ１，・・・，ＭＣ１５と、選択トランジスタＳＴ１，ＳＴ２とを含む。以降、メモリセルトランジスタＭＣと記した場合、メモリセルトランジスタＭＣ０〜ＭＣ１５の各々を示すものとする。

メモリセルトランジスタＭＣは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＣは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型であってもよいし、電荷蓄積層に導電膜を用いたＦＧ（Floating Gate）型であってもよい。さらに、メモリセルトランジスタＭＣの個数は１６個に限られず、８個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。

メモリセルトランジスタＭＣ０〜ＭＣ１５は、そのソースまたはドレインが直列に接続されている。この直列接続の一端側のメモリセルトランジスタＭＴ０のドレインは、選択トランジスタＳＴ１のソースに接続され、他端側のメモリセルトランジスタＭＴ１５のソースは、選択トランジスタＳＴ２のドレインに接続されている。

ブロックＢＬＫ内にある選択トランジスタＳＴ１のゲートは、同一の選択ゲート線に共通に接続されている。図１の例では、ブロックＢＬＫ０にある選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に共通に接続され、ブロックＢＬＫ１にある図示せぬ選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ１に共通に接続されている。同様に、ブロックＢＬＫ０にある選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳ０に共通に接続され、ブロックＢＬＫ１にある図示せぬ選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳ１に共通に接続されている。以降、選択ゲート線ＳＧＤと記した場合、選択ゲート線ＳＧＤ０，ＳＧＤ１，・・・の各々を示し、選択ゲート線ＳＧＳと記した場合、選択ゲート線ＳＧＳ０，ＳＧＳ１，・・・の各々を示すものとする。

また、ブロックＢＬＫ内の各ＮＡＮＤストリング１１４のメモリセルトランジスタＭＣの制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ１５に共通に接続されている。すなわち、各ＮＡＮＤストリング１１４のメモリセルトランジスタＭＣ０の制御ゲートは、ワード線ＷＬ０に共通に接続されている。同様に、メモリセルトランジスタＭＣ１〜ＭＣ１５の制御ゲートの各々は、ワード線ＷＬ１〜ＷＬ１５のそれぞれに共通に接続されている。

また、メモリセルアレイ１１１内でマトリクス状に配置されたＮＡＮＤストリング１１４のうち、同一列にあるＮＡＮＤストリング１１４の選択トランジスタＳＴ１のドレインは、ビット線ＢＬ０，ＢＬ１，・・・，ＢＬｎ（ｎは０以上の自然数）にそれぞれ共通接続されている。すなわち、ビット線ＢＬ０〜ＢＬｎの各々は、複数のブロックＢＬＫ間でＮＡＮＤストリング１１４に共通に接続されている。以降、ビット線ＢＬと記した場合、ビット線ＢＬ０，ＢＬ１，・・・，ＢＬｎの各々を示すものとする。

また、ブロックＢＬＫ内にある選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。すなわち、ソース線ＳＬは、例えば複数のブロックＢＬＫ間でＮＡＮＤストリング１１４に共通に接続されている。

ロウデコーダ１１２は、例えばデータの書き込み、及び読み出しの際、ブロックＢＬＫのアドレスやページのアドレスをデコードして、書き込み及び読み出しの対象となるページに対応するワード線を選択する。ロウデコーダ１１２は、また選択ワード線ＷＬ、非選択ワード線ＷＬ、選択ゲート線ＳＧＤ、及びＳＧＳに適切な電圧を印加する。

センスアンプ１１３は、データの読み出し時には、メモリセルトランジスタＭＣからビット線ＢＬに読み出されたデータをセンス及び増幅する。また、データの書き込み時には、書き込みデータをメモリセルトランジスタＭＣに転送する。

周辺回路１２０は、シーケンサ１２１、電圧発生回路１２２、レジスタ１２３、及びドライバ１２４を備える。

シーケンサ１２１は、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。

電圧発生回路１２２は、データの書き込み、読み出し、及び消去に必要な電圧を発生させ、ドライバ１２４に供給する。電圧発生回路１２２は、複数の昇圧回路を備える。電圧発生回路１２２については後で詳述する。

ドライバ１２４は、データの書き込み、読み出し、及び消去に必要な電圧を、ロウデコーダ１１２、センスアンプ１１３、及びソース線ＳＬに供給する。ロウデコーダ１１２及びセンスアンプ１１３は、ドライバ１２４より供給された電圧をメモリセルトランジスタＭＣに転送する。

レジスタ１２３は、種々の信号を保持する。例えば、データの書き込みや消去動作のステータスを保持し、これによって例えば外部のコントローラに動作が正常に完了したか否かを通知する。また、レジスタ１２３は、種々のテーブルを保持することも可能である。

また前述では、メモリセルトランジスタが半導体基板上に二次元に配置された平面型ＮＡＮＤ型フラッシュメモリを例に挙げて説明したが、メモリセルトランジスタが半導体基板上に三次元に配置された三次元積層型の不揮発性半導体メモリにも、本実施形態は適用できる。

三次元積層型の不揮発性半導体メモリのメモリセルアレイの構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置”という２０１１年９月２２日に出願された米国特許出願１３／８１６，７９９号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

［１−２］電圧発生回路
次に、ＮＡＮＤ型フラッシュメモリ１００が備える電圧発生回路１２２の構成について説明する。

［１−２−１］回路構成
図２を用いて、電圧発生回路１２２の回路構成を説明する。
電圧発生回路１２２は、レギュレータ（または誤差増幅器）ＲＥ１，ＲＥ２、昇圧回路ＣＰ１，ＣＰ２、ｎチャネルＭＯＳ電界効果トランジスタ（以下、ｎＭＯＳトランジスタ）ＱＮ１、ｐチャネルＭＯＳ電界効果トランジスタ（以下、ｐＭＯＳトランジスタ）ＱＰ１，ＱＰ２、及び抵抗Ｒ１，Ｒ２を有する。なお、ｎＭＯＳトランジスタＱＮ１は、ディプレッション型のトランジスタである。

電圧発生回路１２２含む前記回路素子の接続は以下のようになっている。

ｎＭＯＳトランジスタＱＮ１のドレインには、外部電源ＶＣＣが供給されている。ｎＭＯＳトランジスタＱＮ１のソースはｐＭＯＳトランジスタＱＰ１のソースに接続されている。さらに、ｎＭＯＳトランジスタＱＮ１のソースは、抵抗Ｒ１を介してレギュレータＲＥ１の非反転入力端子(＋)に接続されている。レギュレータＲＥ１の反転入力端子(−)には、参照電圧ＶＲＥＦ１が供給されている。レギュレータＲＥ１の出力端子はｎＭＯＳトランジスタＱＮ１のゲートに接続されている。ｐＭＯＳトランジスタＱＰ１のドレインは、昇圧回路ＣＰ１に接続されている。

また、ｐＭＯＳトランジスタＱＰ２のソースには、外部電源ＶＣＣが供給されている。ｐＭＯＳトランジスタＱＰ２のドレインは昇圧回路ＣＰ２に接続されている。

昇圧回路ＣＰ１，ＣＰ２の出力部は、抵抗Ｒ２を介してレギュレータＲＥ２の非反転入力端子(＋)に接続されている。レギュレータＲＥ２の反転入力端子(−)には、参照電圧ＶＲＥＦ２が供給されている。レギュレータＲＥ２の出力端子は、ｐＭＯＳトランジスタＱＰ１のゲート及びｐＭＯＳトランジスタＱＰ２のゲートに接続されている。

次に、図３を用いて、昇圧回路ＣＰ１，ＣＰ２の回路構成を説明する。
昇圧回路ＣＰ１（またはＣＰ２）は、ｎＭＯＳトランジスタＱＮ１１，ＱＮ１２，・・・，ＱＮ１６、キャパシタＣ１，Ｃ２，・・・，Ｃ４、及びバッファＢＵ１，ＢＵ２を有する。バッファＢＵ１，ＢＵ２の電源端子には、電圧ＶＳＵＰ１（またはＶＳＵＰ２）が供給されている。バッファＢＵ１の入力端子にはクロック信号ＣＬＫが供給され、バッファＢＵ２の入力端子にはクロック信号ＣＬＫｎが供給されている。キャパシタＣ３の一端にはクロック信号ＣＬＫｇが供給され、キャパシタＣ４の一端にはクロック信号ＣＬＫｇｎが供給されている。

昇圧回路ＣＰ１の入力部に電圧ＶＳＵＰ１が供給されると、昇圧回路ＣＰ１は電圧ＶＳＵＰ１を２倍の電圧に昇圧して、電圧ＶＯＵＴ１（＝ＶＳＵＰ１×２）として出力する。また、昇圧回路ＣＰ２の入力部に電圧ＶＳＵＰ２が供給されると、昇圧回路ＣＰ２は電圧ＶＳＵＰ２を２倍の電圧に昇圧して、電圧ＶＯＵＴ２（＝ＶＳＵＰ２×２）として出力する。

［１−２−２］動作
図２、図４、図５及び図６を用いて、電圧発生回路１２２の動作を説明する。
以下に動作例として、外部電源ＶＣＣが２．５Ｖの場合と、外部電源ＶＣＣが３．７Ｖの場合を述べる。ここでは、ｐＭＯＳトランジスタＱＰ１，ＱＰ２のしきい値電圧は０．７Ｖであると仮定する。
（１）外部電源ＶＣＣが２．５Ｖの場合
外部電源ＶＣＣ（２．５Ｖ）は、ｐＭＯＳトランジスタＱＰ２のソースに入力される。ｐＭＯＳトランジスタＱＰ２は、ゲートに供給されている制御電圧ＶＲＥ２に応じて、オフ状態とオン状態との間を移行し、その状態に応じてドレインから外部電源ＶＣＣを昇圧回路ＣＰ２に供給する。ｐＭＯＳトランジスタＱＰ２は、制御電圧ＶＲＥ２が“ＶＣＣ−Ｖｔｈ”（１．８Ｖ）以下のときオン状態となり、１．８Ｖより高いときオフ状態となる。制御電圧ＶＲＥ２が出力される動作は後述する。

ここでは、図４（ｂ）に示すように、例えば制御電圧ＶＲＥ２が１．８Ｖであるため、ｐＭＯＳトランジスタＱＰ２はオン状態である。このため、ｐＭＯＳトランジスタＱＰ２は、ソースに入力された外部電源ＶＣＣを昇圧回路ＣＰ２に供給する。この昇圧回路ＣＰ２に供給される電圧を、電圧ＶＳＵＰ２と記す。昇圧回路ＣＰ２は、電圧ＶＳＵＰ２を昇圧して電圧ＶＯＵＴ２を出力する。

また、外部電源ＶＣＣ（２．５Ｖ）がディプレッション型のｎＭＯＳトランジスタＱＮ１のドレインに入力される。すると、ｎＭＯＳトランジスタＱＮ１はオン状態にあるため、ｎＭＯＳトランジスタＱＮ１のソースには２．５Ｖが転送される。このソースの電圧を電圧ＶＳＵＰと記す。

電圧ＶＳＵＰ（２．５Ｖ）は、抵抗Ｒ１を介してレギュレータＲＥ１の非反転入力端子(＋)に入力される。この非反転入力端子(＋)に入力される電圧を、モニタ電圧ＶＳＵＰ_ＭＯＮと記す。レギュレータＲＥ１の反転入力端子(−)には、参照電圧ＶＲＥＦ１が入力されている。

レギュレータＲＥ１は、モニタ電圧ＶＳＵＰ_ＭＯＮと参照電圧ＶＲＥＦ１とを比較し、その比較結果に応じた制御電圧ＶＲＥ１を出力する。すなわち、レギュレータＲＥ１は、モニタ電圧ＶＳＵＰ_ＭＯＮと参照電圧ＶＲＥＦ１との差を取り、この差分に応じて、電圧ＶＳＵＰが一定の電圧（ここでは例えば、２．７Ｖ）になるように制御電圧ＶＲＥ１を調整する。しかし、外部電源ＶＣＣが２．７Ｖより低いときは、電圧ＶＳＵＰは外部電圧ＶＣＣと同じ電圧になる。ここでは、外部電源ＶＣＣが２．５Ｖであるため、電圧ＶＳＵＰは外部電圧ＶＣＣと同じ２．５Ｖになる。また、外部電源ＶＣＣの許容電圧の下限値ＶＣＣｍｉｎと電圧ＶＳＵＰとの間には、“ＶＳＵＰ＞ＶＣＣｍｉｎ”が成り立つ。

電圧ＶＳＵＰ（２．５Ｖ）は、ｐＭＯＳトランジスタＱＰ１のソースに入力される。ｐＭＯＳトランジスタＱＰ１は、ゲートに供給されている制御電圧ＶＲＥ２に応じて、オフ状態とオン状態との間を移行し、その状態に応じてドレインから電圧ＶＳＵＰを昇圧回路ＣＰ１に供給する。ｐＭＯＳトランジスタＱＰ１は、制御電圧ＶＲＥ２が“ＶＳＵＰ−Ｖｔｈ”（１．８Ｖ）以下のときオン状態となり、１．８Ｖより高いときオフ状態となる。

ここでは、図４（ａ）に示すように、制御電圧ＶＲＥ２が１．８Ｖであるため、ｐＭＯＳトランジスタＱＰ１はオン状態である。このため、ｐＭＯＳトランジスタＱＰ１は、ソースに入力された電圧ＶＳＵＰを昇圧回路ＣＰ１に供給する。この昇圧回路ＣＰ１に供給される電圧を、電圧ＶＳＵＰ１と記す。昇圧回路ＣＰ１は、電圧ＶＳＵＰ１を昇圧して電圧ＶＯＵＴ１を出力する。

２つの電圧ＶＯＵＴ１とＶＯＵＴ２は加算され、出力電圧ＶＯＵＴとなる。この出力電圧ＶＯＵＴは、抵抗Ｒ２を介してレギュレータＲＥ２の非反転入力端子(＋)に入力される。この非反転入力端子(＋)に入力される電圧を、モニタ電圧ＶＯＵＴ_ＭＯＮと記す。レギュレータＲＥ２の反転入力端子(−)には、参照電圧ＶＲＥＦ２が入力されている。レギュレータＲＥ２は、モニタ電圧ＶＯＵＴ_ＭＯＮと参照電圧ＶＲＥＦ２との差を取り、この差分に応じて、出力電圧ＶＯＵＴが一定の電圧になるように制御電圧ＶＲＥ２を調整する。これにより、出力電圧ＶＯＵＴは、所望の一定電圧に制御される。

このように外部電源ＶＣＣが２．５Ｖの場合は、ｐＭＯＳトランジスタＱＰ１，ＱＰ２が共にオン状態となり、昇圧回路ＣＰ１，ＣＰ２に共に２．５Ｖが供給される。このため、図６に示すように、昇圧回路ＣＰ１，ＣＰ２は共に稼働し、電圧ＶＳＵＰ１，ＶＳＵＰ２をそれぞれ昇圧する。これにより、出力電圧ＶＯＵＴを所望の一定電圧まで昇圧する。

昇圧された出力電圧は、例えば、データの書き込み、消去および読み出しのいずれかの動作時に、メモリセルＭＣに接続されたワード線ＷＬに供給される。
（２）外部電源ＶＣＣが３．７Ｖの場合
外部電源ＶＣＣ（３．７Ｖ）は、ｐＭＯＳトランジスタＱＰ２のソースに入力される。ｐＭＯＳトランジスタＱＰ２は、図５（ｂ）に示すように、例えばゲートに供給されている制御電圧ＶＲＥ２が３．０Ｖであるため、オン状態である。このため、ｐＭＯＳトランジスタＱＰ２は、ソースに入力された外部電源ＶＣＣを、電圧ＶＳＵＰ２として昇圧回路ＣＰ２に供給する。昇圧回路ＣＰ２は、電圧ＶＳＵＰ２を昇圧して電圧ＶＯＵＴ２を出力する。

また、外部電源ＶＣＣ（３．７Ｖ）がディプレッション型のｎＭＯＳトランジスタＱＮ１のドレインに入力される。すると、レギュレータＲＥ１にて制御されるｎＭＯＳトランジスタＱＮ１により外部電源ＶＣＣが降圧されて、図５（ａ）に示すように、ｎＭＯＳトランジスタＱＮ１のソース電圧は電圧ＶＳＵＰ（２．７Ｖ）となる。

電圧ＶＳＵＰ（２．７Ｖ）は、抵抗Ｒ１を介してレギュレータＲＥ１の非反転入力端子に、モニタ電圧ＶＳＵＰ_ＭＯＮとして入力される。レギュレータＲＥ１は、モニタ電圧ＶＳＵＰ_ＭＯＮと参照電圧ＶＲＥＦ１との差を取り、この差分に応じて、電圧ＶＳＵＰが一定の電圧になるように制御電圧ＶＲＥ１を調整する。これにより、電圧ＶＳＵＰは、ここでは２．７Ｖに一定に制御される。

電圧ＶＳＵＰ（２．７Ｖ）は、ｐＭＯＳトランジスタＱＰ１のソースに入力される。このとき、図５（ａ）に示すように、レギュレータＲＥ２から出力される制御電圧ＶＲＥ２が３．０Ｖであるため、ｐＭＯＳトランジスタＱＰ１はオフ状態である。このため、ｐＭＯＳトランジスタＱＰ１は、ソースに入力された電圧ＶＳＵＰを昇圧回路ＣＰ１に供給しない。

昇圧回路ＣＰ１から電圧ＶＯＵＴ１は出力されず、昇圧回路ＣＰ２から出力される電圧ＶＯＵＴ２が出力電圧ＶＯＵＴとなる。この出力電圧ＶＯＵＴは、抵抗Ｒ２を介してレギュレータＲＥ２の非反転入力端子(＋)に、モニタ電圧ＶＯＵＴ_ＭＯＮとして入力される。レギュレータＲＥ２は、モニタ電圧ＶＯＵＴ_ＭＯＮと参照電圧ＶＲＥＦ２との差を取り、この差分に応じて、出力電圧ＶＯＵＴが一定の電圧になるように制御電圧ＶＲＥ２を調整する。これにより、電圧ＶＯＵＴは、所望の一定電圧に制御される。

このように外部電源ＶＣＣが３．７Ｖの場合は、ｐＭＯＳトランジスタＱＰ１がオフ状態、ｐＭＯＳトランジスタＱＰ２がオン状態となり、昇圧回路ＣＰ２のみに外部電源ＶＣＣ（３．７Ｖ）が供給される。このため、図６に示すように、昇圧回路ＣＰ２のみが稼働し、電圧ＶＳＵＰ２を昇圧する。これにより、出力電圧ＶＯＵＴを所望の一定電圧まで昇圧する。

昇圧された出力電圧は、例えば、データの書き込み、消去および読み出しのいずれかの動作時に、メモリセルＭＣに接続されたワード線ＷＬに供給される。あるいは、出力電圧は、ワード線ＷＬに供給される電圧の生成に用いられる。

［１−３］変形例
第１実施形態に示した昇圧回路ＣＰ１，ＣＰ２に、図３の回路を複数段有する昇圧回路を用いてもよい。また、昇圧回路ＣＰ１とＣＰ２に、図３の回路を異なる段数有する昇圧回路を用いてもよい。ここでは変形例として、昇圧回路ＣＰ１に、図３の回路を２段にした昇圧回路を用いた例を示す。以下に、第１実施形態と異なる点について説明する。

［１−３−１］電圧発生回路
図７を用いて、変形例の電圧発生回路の構成について説明する。変形例の電圧発生回路は昇圧回路ＣＰ１ａを備える。昇圧回路ＣＰ１ａは、図３に示した回路を２段接続したものである。この昇圧回路ＣＰ１ａは、入力される電圧ＶＳＵＰ１を３倍に昇圧して電圧ＶＯＵＴ１（＝ＶＳＵＰ１×３）を出力する。昇圧回路ＣＰ２は、第１実施形態と同様に、入力される電圧ＶＳＵＰ２を２倍に昇圧して電圧ＶＯＵＴ２（＝ＶＳＵＰ２×２）を出力する。

このような電圧発生回路では、第１実施形態と同様に、外部電源ＶＣＣが低い場合（例えば、２．５Ｖ）の場合は、昇圧回路ＣＰ１ａ，ＣＰ２の両方が稼働する。他方、外部電源ＶＣＣが高い場合（例えば、３．７Ｖ）の場合は、昇圧回路ＣＰ２のみが稼働する。

［１−４］第１実施形態の効果
第１実施形態によれば、外部電源の変動に応じて昇圧回路の動作数を変更することができ、昇圧動作時のピーク電流及び消費電力の削減が可能な電圧発生回路を備えた半導体記憶装置を提供できる。

以下に、第１実施形態の効果を詳細に説明する。

例えば、ＮＡＮＤ型フラッシュメモリなどの半導体記憶装置は、複数の昇圧回路を有する電圧発生回路を備える。この電圧発生回路では、昇圧回路の出力電圧を制御するために外部電源ＶＣＣ(電圧発生回路の入力電圧)の電圧を制御する場合（比較例）がある。この場合、昇圧回路を稼働したままで、外部電源の電圧を抑制するものであるため、稼働している昇圧回路のピーク電流や消費電力を削減することは困難である。

これに対して、本実施形態では、外部電源ＶＣＣの電圧値に応じて、昇圧回路の動作数を制御でき、必要がない昇圧回路を停止することにより、ピーク電流及び消費電力の削減が可能である。

図８に、本実施形態を用いた場合と用いない場合（比較例）とにおける電圧発生回路のピーク電流の変化を示す。図８に示すように、本実施形態では、比較例と比べて電圧発生回路の昇圧動作時における電流値のピークを低く抑えることができる。

図９に、半導体記憶装置における電圧発生回路に流れる電流Ｉｃｃの推移を示す。例えば、ピーク電流の削減効果が大きいのは、図９に示すように、電圧発生回路の起動時、またはデータの書き込み、消去および読み出し動作におけるワード線電圧の立ち上げ時である。これらは、その他の動作時と比べてピーク電流が大きくなるタイミングであるため、その削減効果は大きい。

また、以下のようなメリットがある。本実施形態では、稼働状態から不稼働状態へ遷移する昇圧回路の動作がアナログ的に変化するため、昇圧回路の動作数が変化する時点における出力電圧の変動が非常に小さい。また、昇圧回路の出力電圧は外部電源ＶＣＣに最も大きな依存性を持つが、本実施形態では、外部電源ＶＣＣの変動に応じて、昇圧回路の動作数を容易に制御することができる。

さらに、変形例では、外部電源ＶＣＣのより広い電圧範囲に対して昇圧能力を確保でき、消費電力を削減することができる。詳述すると、外部電源がより低い場合でも、昇圧回路ＣＰ１ａが高い昇圧能力を有しているため、外部電源を所望の電圧まで昇圧できる。

［２］第２実施形態
第２実施形態では、昇圧回路への電圧供給を制御するトランジスタとして、しきい値電圧の異なる複数のトランジスタを備える。以下に、第１実施形態と異なる点について説明する。

［２−１］電圧発生回路
［２−１−１］回路構成
図１０を用いて、第２実施形態の電圧発生回路の構成について説明する。

図示するように、ｎＭＯＳトランジスタＱＮ１及びｐＭＯＳトランジスタＱＰ１のソースは、ｐＭＯＳトランジスタＱＰ２のソースに接続されている。ｐＭＯＳトランジスタＱＰ２のドレインは、昇圧回路ＣＰ２に接続されている。レギュレータＲＥ２の出力端子は、ｐＭＯＳトランジスタＱＰ２のゲートに接続されている。

また、電圧発生回路は、ｐＭＯＳトランジスタＱＰ３及び昇圧回路ＣＰ３を備える。ｐＭＯＳトランジスタＱＰ３のソースには、外部電源ＶＣＣが供給されている。ｐＭＯＳトランジスタＱＰ３のドレインは、昇圧回路ＣＰ３に接続されている。レギュレータＲＥ２の出力端子は、ｐＭＯＳトランジスタＱＰ３のゲートに接続されている。さらに、昇圧回路ＣＰ１，ＣＰ２，ＣＰ３の各々は図３に示した回路を有する。

［２−１−２］動作
図１１を用いて、第２実施形態の電圧発生回路の動作を説明する。

外部電源ＶＣＣは、例えば３．７Ｖ〜２．５Ｖの間で変動する。以下に動作例として、外部電源ＶＣＣが３．７Ｖ、３．３Ｖ、２．８Ｖ、２．５Ｖの場合の動作を述べる。ｐＭＯＳトランジスタＱＰ１及びＱＰ３のしきい値電圧は０．７Ｖであり、ｐＭＯＳトランジスタＱＰ２のしきい値電圧は０．５Ｖであると仮定する。
（１）外部電源ＶＣＣが３．７Ｖ以下で３．３Ｖより高い場合
外部電源ＶＣＣが３．７Ｖ以下で３．３Ｖより高い場合、以下のように動作する。ここでは、外部電源ＶＣＣが３．７Ｖの場合を例に説明する。

まず、外部電源ＶＣＣ（３．７Ｖ）は、ｐＭＯＳトランジスタＱＰ３のソースに入力される。ｐＭＯＳトランジスタＱＰ３は、ゲートに供給されている制御電圧ＶＲＥ２に応じて、オフ状態とオン状態との間を移行し、その状態に応じてドレインから外部電源ＶＣＣを昇圧回路ＣＰ３に供給する。ｐＭＯＳトランジスタＱＰ３は、制御電圧ＶＲＥ２が“ＶＣＣ−Ｖｔｈ”（３．０Ｖ）以下のときオン状態となり、３．０Ｖより高いときオフ状態となる。制御電圧ＶＲＥ２が出力される動作は後述する。

ここでは、例えば制御電圧ＶＲＥ２が３．０Ｖであるため、ｐＭＯＳトランジスタＱＰ３はオン状態である（Ｓ１）。このため、ｐＭＯＳトランジスタＱＰ３は、ソースに入力された外部電源ＶＣＣを昇圧回路ＣＰ３に供給する。この昇圧回路ＣＰ３に供給される電圧を、電圧ＶＳＵＰ３と記す。昇圧回路ＣＰ３は、電圧ＶＳＵＰ３を昇圧して電圧ＶＯＵＴ３を出力する。

また、外部電源ＶＣＣ（３．７Ｖ）がディプレッション型のｎＭＯＳトランジスタＱＮ１のドレインに入力される。すると、レギュレータＲＥ１にて制御されるｎＭＯＳトランジスタＱＮ１により外部電源ＶＣＣが降圧されて、ｎＭＯＳトランジスタＱＮ１のソース電圧は電圧ＶＳＵＰ（２．７Ｖ）となる。レギュレータＲＥ１は、モニタ電圧ＶＳＵＰ_ＭＯＮと参照電圧ＶＲＥＦ１との差を取り、この差に応じて、電圧ＶＳＵＰが一定の電圧（ここでは、２．７Ｖ）になるように制御電圧ＶＲＥ１を調整する。

電圧ＶＳＵＰ（２．７Ｖ）は、ｐＭＯＳトランジスタＱＰ１のソースに入力される。ｐＭＯＳトランジスタＱＰ１は、ゲートに供給されている制御電圧ＶＲＥ２が、“ＶＳＵＰ−Ｖｔｈ”（２．０Ｖ）以下のときオン状態となり、２．０Ｖより高いときオフ状態となる。ここでは、制御電圧ＶＲＥ２が３．０Ｖであるため、ｐＭＯＳトランジスタＱＰ１はオフ状態である。このため、ｐＭＯＳトランジスタＱＰ１は、ソースに入力された電圧ＶＳＵＰを昇圧回路ＣＰ１に供給しない。

また、電圧ＶＳＵＰ（２．７Ｖ）は、ｐＭＯＳトランジスタＱＰ２のソースに入力される。ｐＭＯＳトランジスタＱＰ２は、ゲートに供給されている制御電圧ＶＲＥ２が、“ＶＳＵＰ−Ｖｔｈ”（２．２Ｖ）以下のときオン状態となり、２．２Ｖより高いときオフ状態となる。ここでは、制御電圧ＶＲＥ２が３．０Ｖであるため、ｐＭＯＳトランジスタＱＰ２はオフ状態である。このため、ｐＭＯＳトランジスタＱＰ２は、ソースに入力された電圧ＶＳＵＰを昇圧回路ＣＰ２に供給しない。

このように外部電源ＶＣＣが３．７Ｖの場合、ｐＭＯＳトランジスタＱＰ１，ＱＰ２がオフ状態、ｐＭＯＳトランジスタＱＰ３がオン状態であるため、電圧ＶＯＵＴ１，ＶＯＵＴ２は出力されず、電圧ＶＯＵＴ３のみが出力される。このため、電圧ＶＯＵＴ３が出力電圧ＶＯＵＴとなる。

出力電圧ＶＯＵＴは、抵抗Ｒ２を介してレギュレータＲＥ２の非反転入力端子(＋)に入力される。レギュレータＲＥ２の反転入力端子(−)には、参照電圧ＶＲＥＦ２が入力されている。レギュレータＲＥ２は、モニタ電圧ＶＯＵＴ_ＭＯＮと参照電圧ＶＲＥＦ２の差を取り、この差分に応じて、出力電圧ＶＯＵＴが一定の電圧になるように制御電圧ＶＲＥ２を調整する。これにより、出力電圧ＶＯＵＴを所望の一定電圧まで昇圧する。
（２）外部電源ＶＣＣが３．３Ｖ以下で２．８Ｖより高い場合
外部電源ＶＣＣが３．３Ｖ以下で２．８Ｖより高い場合、以下のように動作する。ここでは、外部電源ＶＣＣが３．３Ｖの場合を例に説明する。

外部電源ＶＣＣ（３．３Ｖ）は、ｐＭＯＳトランジスタＱＰ３のソースに入力される。ｐＭＯＳトランジスタＱＰ３は、ゲートに供給されている制御電圧ＶＲＥ２が“ＶＣＣ−Ｖｔｈ”（２．６Ｖ）以下のときオン状態となり、２．６Ｖより高いときオフ状態となる。ここでは、例えば制御電圧ＶＲＥ２が２．１Ｖであるため、ｐＭＯＳトランジスタＱＰ３はオン状態となり、そのドレインから外部電源ＶＣＣを昇圧回路ＣＰ３に供給する。昇圧回路ＣＰ３は、電圧ＶＳＵＰ３を昇圧して電圧ＶＯＵＴ３を出力する。

また、外部電源ＶＣＣ（３．３Ｖ）がディプレッション型のｎＭＯＳトランジスタＱＮ１のドレインに入力される。すると、レギュレータＲＥ１にて制御されるｎＭＯＳトランジスタＱＮ１により外部電源ＶＣＣが降圧されて、ｎＭＯＳトランジスタＱＮ１のソース電圧は電圧ＶＳＵＰ（２．７Ｖ）となる。

電圧ＶＳＵＰ（２．７Ｖ）は、ｐＭＯＳトランジスタＱＰ１のソースに入力される。ｐＭＯＳトランジスタＱＰ１は、制御電圧ＶＲＥ２が、“ＶＳＵＰ−Ｖｔｈ”（２．０Ｖ）以下のときオン状態となり、２．０Ｖより高いときオフ状態となる。ここでは、制御電圧ＶＲＥ２が２．１Ｖであるため、ｐＭＯＳトランジスタＱＰ１はオフ状態である。このため、ｐＭＯＳトランジスタＱＰ１は、ソースに入力された電圧ＶＳＵＰを昇圧回路ＣＰ１に供給しない。

また、電圧ＶＳＵＰ（２．７Ｖ）は、ｐＭＯＳトランジスタＱＰ２のソースに入力される。ｐＭＯＳトランジスタＱＰ２は、制御電圧ＶＲＥ２が、“ＶＳＵＰ−Ｖｔｈ”（２．２Ｖ）以下のときオン状態となり、２．２Ｖより高いときオフ状態となる。ここでは、制御電圧ＶＲＥ２が２．１Ｖであるため、ｐＭＯＳトランジスタＱＰ２はオン状態である（Ｓ２）。このため、ｐＭＯＳトランジスタＱＰ２は、ソースに入力された電圧ＶＳＵＰを昇圧回路ＣＰ２に供給する。昇圧回路ＣＰ２は、電圧ＶＳＵＰ２を昇圧して電圧ＶＯＵＴ２を出力する。

このように外部電源ＶＣＣが３．３Ｖの場合、ｐＭＯＳトランジスタＱＰ１がオフ状態、ｐＭＯＳトランジスタＱＰ２，ＱＰ３がオン状態であるため、電圧ＶＯＵＴ１は出力されず、電圧ＶＯＵＴ２及び電圧ＶＯＵＴ３が出力される。このため、電圧ＶＯＵＴ２と電圧ＶＯＵＴ３を加算した電圧が出力電圧ＶＯＵＴとなる。出力電圧ＶＯＵＴは、レギュレータＲＥ２により制御され、所望の一定電圧まで昇圧される。
（３）外部電源ＶＣＣが２．８Ｖ以下で２．７Ｖ以上の場合
外部電源ＶＣＣが２．８Ｖ以下で２．７Ｖ以上の場合、以下のように動作する。ここでは、外部電源ＶＣＣが２．８Ｖの場合を例に説明する。

外部電源ＶＣＣ（２．８Ｖ）は、ｐＭＯＳトランジスタＱＰ３のソースに入力される。ｐＭＯＳトランジスタＱＰ３は、制御電圧ＶＲＥ２が“ＶＣＣ−Ｖｔｈ”（２．１Ｖ）以下のときオン状態となり、２．１Ｖより高いときオフ状態となる。ここでは、例えば制御電圧ＶＲＥ２が１．９Ｖであるため、ｐＭＯＳトランジスタＱＰ３はオン状態となり、そのドレインから外部電源ＶＣＣを昇圧回路ＣＰ３に供給する。昇圧回路ＣＰ３は、電圧ＶＳＵＰ３を昇圧して電圧ＶＯＵＴ３を出力する。

また、外部電源ＶＣＣ（２．８Ｖ）がディプレッション型のｎＭＯＳトランジスタＱＮ１のドレインに入力される。すると、レギュレータＲＥ１にて制御されるｎＭＯＳトランジスタＱＮ１により外部電源ＶＣＣが降圧されて、ｎＭＯＳトランジスタＱＮ１のソース電圧は電圧ＶＳＵＰ（２．７Ｖ）となる。

電圧ＶＳＵＰ（２．７Ｖ）は、ｐＭＯＳトランジスタＱＰ１のソースに入力される。ｐＭＯＳトランジスタＱＰ１は、制御電圧ＶＲＥ２が、“ＶＳＵＰ−Ｖｔｈ”（２．０Ｖ）以下のときオン状態となり、２．０Ｖより高いときオフ状態となる。ここでは、制御電圧ＶＲＥ２が１．９Ｖであるため、ｐＭＯＳトランジスタＱＰ１はオン状態である（Ｓ３）。このため、ｐＭＯＳトランジスタＱＰ１は、ソースに入力された電圧ＶＳＵＰを昇圧回路ＣＰ１に供給する。昇圧回路ＣＰ１は、電圧ＶＳＵＰ１を昇圧して電圧ＶＯＵＴ１を出力する。

また、電圧ＶＳＵＰ（２．７Ｖ）は、ｐＭＯＳトランジスタＱＰ２のソースに入力される。ｐＭＯＳトランジスタＱＰ２は、制御電圧ＶＲＥ２が、“ＶＳＵＰ−Ｖｔｈ”（２．２Ｖ）以下のときオン状態となり、２．２Ｖより高いときオフ状態となる。ここでは、制御電圧ＶＲＥ２が１．９Ｖであるため、ｐＭＯＳトランジスタＱＰ２はオン状態である。このため、ｐＭＯＳトランジスタＱＰ２は、ソースに入力された電圧ＶＳＵＰを昇圧回路ＣＰ２に供給する。昇圧回路ＣＰ２は、電圧ＶＳＵＰ２を昇圧して電圧ＶＯＵＴ２を出力する。

このように外部電源ＶＣＣが２．８Ｖの場合、ｐＭＯＳトランジスタＱＰ１，ＱＰ２，ＱＰ３がオン状態であるため、電圧ＶＯＵＴ１，ＶＯＵＴ２，ＶＯＵＴ３が出力される。このため、電圧ＶＯＵＴ１，ＶＯＵＴ２，ＶＯＵＴ３を加算した電圧が出力電圧ＶＯＵＴとなる。出力電圧ＶＯＵＴは、レギュレータＲＥ２により制御され、所望の一定電圧まで昇圧される。
（４）外部電源ＶＣＣが２．７Ｖより低く２．５Ｖ以上の場合
外部電源ＶＣＣが２．７Ｖより低く２．５Ｖ以上の場合、以下のように動作する。ここでは、外部電源ＶＣＣが２．５Ｖの場合を例に説明する。

外部電源ＶＣＣ（２．５Ｖ）は、ｐＭＯＳトランジスタＱＰ３のソースに入力される。ｐＭＯＳトランジスタＱＰ３は、制御電圧ＶＲＥ２が“ＶＣＣ−Ｖｔｈ”（１．８Ｖ）以下のときオン状態となり、１．８Ｖより高いときオフ状態となる。ここでは、例えば制御電圧ＶＲＥ２が１．８Ｖであるため、ｐＭＯＳトランジスタＱＰ３はオン状態となり、そのドレインから外部電源ＶＣＣを昇圧回路ＣＰ３に供給する。昇圧回路ＣＰ３は、電圧ＶＳＵＰ３を昇圧して電圧ＶＯＵＴ３を出力する。

また、外部電源ＶＣＣ（２．５Ｖ）がディプレッション型のｎＭＯＳトランジスタＱＮ１のドレインに入力される。すると、ｎＭＯＳトランジスタＱＮ１はオン状態にあるため、ｎＭＯＳトランジスタＱＮ１のソースには２．５Ｖが転送される。

電圧ＶＳＵＰ（２．５Ｖ）は、ｐＭＯＳトランジスタＱＰ１のソースに入力される。ｐＭＯＳトランジスタＱＰ１は、制御電圧ＶＲＥ２が、“ＶＳＵＰ−Ｖｔｈ”（１．８Ｖ）以下のときオン状態となり、１．８Ｖより高いときオフ状態となる。ここでは、制御電圧ＶＲＥ２が１．８Ｖであるため、ｐＭＯＳトランジスタＱＰ１はオン状態である。このため、ｐＭＯＳトランジスタＱＰ１は、ソースに入力された電圧ＶＳＵＰを昇圧回路ＣＰ１に供給する。昇圧回路ＣＰ１は、電圧ＶＳＵＰ１を昇圧して電圧ＶＯＵＴ１を出力する。

また、電圧ＶＳＵＰ（２．５Ｖ）は、ｐＭＯＳトランジスタＱＰ２のソースに入力される。ｐＭＯＳトランジスタＱＰ２は、制御電圧ＶＲＥ２が、“ＶＳＵＰ−Ｖｔｈ”（２．０Ｖ）以下のときオン状態となり、２．０Ｖより高いときオフ状態となる。ここでは、制御電圧ＶＲＥ２が１．８Ｖであるため、ｐＭＯＳトランジスタＱＰ２はオン状態である。このため、ｐＭＯＳトランジスタＱＰ２は、ソースに入力された電圧ＶＳＵＰを昇圧回路ＣＰ２に供給する。昇圧回路ＣＰ２は、電圧ＶＳＵＰ２を昇圧して電圧ＶＯＵＴ２を出力する。

このように外部電源ＶＣＣが２．５Ｖの場合、ｐＭＯＳトランジスタＱＰ１，ＱＰ２，ＱＰ３がオン状態であるため、電圧ＶＯＵＴ１，ＶＯＵＴ２，ＶＯＵＴ３が出力される。このため、電圧ＶＯＵＴ１，ＶＯＵＴ２，ＶＯＵＴ３を加算した電圧が出力電圧ＶＯＵＴとなる。出力電圧ＶＯＵＴは、レギュレータＲＥ２により制御され、所望の一定電圧まで昇圧される。

［２−２］変形例
第１実施形態の変形例と同様に、第２実施形態に示した昇圧回路ＣＰ１，ＣＰ２，ＣＰ３に、図３の回路を複数段有する昇圧回路を用いてもよい。また、昇圧回路ＣＰ１，ＣＰ２，ＣＰ３の各々に、図３の回路を異なる段数有する昇圧回路を用いてもよい。

［２−３］第２実施形態の効果
第２実施形態では、昇圧回路への電圧供給を制御するトランジスタのしきい値電圧を互いに異なるものに設定することにより、外部電源の変動に応じて、適切な昇圧能力を持つように、昇圧回路の動作数を変更することができる。例えば、前述した動作例では、外部電源ＶＣＣが２．５Ｖ以上で２．８Ｖ以下のとき、３個の昇圧回路が稼働し、外部電源ＶＣＣが２．８Ｖより高く３．３Ｖ以下のとき、２個の昇圧回路が稼働し、外部電源ＶＣＣが３．３Ｖより高く３．７Ｖ以下のとき、１個の昇圧回路が稼働する。

これにより、必要な昇圧能力を保持したまま、昇圧回路の不必要な稼働を無くすことができ、ピーク電流及び消費電力を削減することができる。

［３］その他変形例等
第１、第２及び第３実施形態は、不揮発性メモリ（例えば、ＮＡＮＤ型フラッシュメモリ）、揮発性メモリ、システムＬＳＩ等を問わず、例えば、電圧発生回路、電源回路、チャージポンプなどを備える様々な種類の半導体装置に適用可能である。

なお、各実施形態及び変形例において、
（１）読み出し動作では、
Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば0V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V, 0.21V〜0.31V, 0.31V〜0.4V, 0.4V〜0.5V, 0.5V〜0.55Vいずれかの間にしてもよい。

Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V, 1.8V〜1.95V, 1.95V〜2.1V, 2.1V〜2.3Vいずれかの間にしてもよい。

Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V, 3.2V〜3.4V, 3.4V〜3.5V, 3.5V〜3.6V, 3.6V〜4.0Vいずれかの間にしてもよい。

読み出し動作の時間（tR）としては、例えば25μs〜38μs, 38μs〜70μs, 70μs〜80μsの間にしてもよい。
（２）書き込み動作は、プログラム動作とベリファイ動作を含む。書き込み動作では、
プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V, 14.0V〜14.6Vいずれかの間としてもよい。奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。

プログラム動作をISPP方式（Incremental Step Pulse Program）としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。

非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としてもよい。

非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
書き込み動作の時間（tProg）としては、例えば1700μs〜1800μs, 1800μs〜1900μs, 1900μs〜2000μsの間にしてもよい。
（３）消去動作では、
半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V, 14.8V〜19.0V, 19.0〜19.8V, 19.8V〜21Vの間であってもよい。
消去動作の時間（tErase）としては、例えば3000μs〜4000μs, 4000μs〜5000μs, 4000μs〜9000μsの間にしてもよい。
（４）メモリセルの構造は、
半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が２〜３ｎｍのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの仕事関数調整用の材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。

また、メモリセル間にはエアギャップを形成することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１００…ＮＡＮＤ型フラッシュメモリ、１１０…コア部、１２０…周辺回路、１１１…メモリセルアレイ、１１２…ロウデコーダ、１１３…センスアンプ、１１４…ＮＡＮＤストリング、１２０…周辺回路、１２１…シーケンサ、１２２…電圧発生回路、１２３…レジスタ、１２４…ドライバ、ＣＰ１，ＣＰ２，ＣＰ３…昇圧回路、ＲＥ１，ＲＥ２…レギュレータ（または誤差増幅器）、ＱＮ１…ディプレッション型のｎチャネルＭＯＳ電界効果トランジスタ、ＱＰ１，ＱＰ２，ＱＰ３…ｐチャネルＭＯＳ電界効果トランジスタ。

Claims (7)

1. 第１電圧を調整して第２電圧を出力する第１調整回路と、
   第１制御電圧に応じて、前記第２電圧を転送あるいは遮断する第１トランジスタと、
   前記第２電圧を昇圧する第１昇圧回路と、
   前記第１制御電圧に応じて、前記第１電圧を転送あるいは遮断する第２トランジスタと、
   前記第１電圧を昇圧する第２昇圧回路と、
   前記第１及び第２昇圧回路から出力される出力電圧と、第１参照電圧とを比較し、比較結果に基づいて前記第１制御電圧を出力する第２調整回路と、
   を具備することを特徴とする電圧発生回路。
2. 前記第１制御電圧に応じて、前記第２電圧を転送あるいは遮断する第３トランジスタと、
   前記第２電圧を昇圧する第３昇圧回路と、
   をさらに具備し、
   前記第３トランジスタは、前記第１トランジスタのしきい値電圧と異なるしきい値電圧を持つことを特徴とする請求項１に記載の電圧発生回路。
3. 前記第１調整回路は、第２制御電圧に応じて、前記第１電圧を降圧する第４トランジスタと、前記第２電圧と第２参照電圧とを比較し、比較結果に基づいて前記第２制御電圧を出力するレギュレータとを有することを特徴とする請求項１または２に記載の電圧発生回路。
4. 前記第１昇圧回路は、前記第２昇圧回路の昇圧能力と異なる昇圧能力を有することを特徴とする請求項１乃至３のいずれかに記載の電圧発生回路。
5. メモリセルと、
   前記メモリセルに接続されたワード線と、
   第１電圧を調整して第２電圧を出力する第１調整回路と、
   第１制御電圧に応じて、前記第２電圧を転送あるいは遮断する第１トランジスタと、
   前記第２電圧を昇圧する第１昇圧回路と、
   前記第１制御電圧に応じて、前記第１電圧を転送あるいは遮断する第２トランジスタと、
   前記第１電圧を昇圧する第２昇圧回路と、
   前記第１及び第２昇圧回路から出力される出力電圧と、第１参照電圧とを比較し、比較結果に基づいて前記第１制御電圧を出力する第２調整回路と、
   を具備し、
   前記出力電圧は、前記ワード線に供給される電圧またはその生成に用いられることを特徴とする半導体記憶装置。
6. 前記第１制御電圧に応じて、前記第２電圧を転送あるいは遮断する第３トランジスタと、
   前記第２電圧を昇圧する第３昇圧回路と、
   をさらに具備し、
   前記第３トランジスタは、前記第１トランジスタのしきい値電圧と異なるしきい値電圧を持つことを特徴とする請求項５に記載の半導体記憶装置。
7. 前記第１調整回路は、第２制御電圧に応じて、前記第１電圧を降圧する第４トランジスタと、前記第２電圧と第２参照電圧とを比較し、比較結果に基づいて前記第２制御電圧を出力するレギュレータとを有することを特徴とする請求項５または６に記載の半導体記憶装置。