JPH10243636A - 昇圧回路及び半導体記憶装置 - Google Patents
昇圧回路及び半導体記憶装置Info
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Abstract
電源電圧に向けて電流が逆流することがある。また、外
部電源電圧が変動することにより昇圧回路の出力電圧が
変動する。 【解決手段】 昇圧回路の初段のトランジスタのゲート
M1に、2段目のトランジスタM2のゲートに接続され
たキャパシタC1に供給されるクロックパルス信号φの
反転信号/φを供給する。
Description
体記憶装置に関し、特にEEPROMなどの不揮発性半
導体記憶装置に用いられる昇圧回路に係わる。
す。図13は、図12に示した回路に用いられるクロッ
クパルス信号φ、/φ(以下、/は反転信号を表すもの
とする)の波形を示す。
チャネルMOSトランジスタ1〜4と、例えば3個のキ
ャパシタ5〜7により構成される。トランジスタ1の電
流経路の一端及びゲートには電源電圧Vccが供給され
る。トランジスタ1の電流経路の他端は、トランジスタ
2の電流経路の一端及びゲートと、キャパシタ5の一端
に接続される。キャパシタ5の他端には信号φが供給さ
れる。トランジスタ2の電流経路の他端は、トランジス
タ3の電流経路の一端及びゲートと、キャパシタ6の一
端に接続される。キャパシタ6の他端には信号/φが供
給される。トランジスタ3の電流経路の他端は、トラン
ジスタ4の電流経路の一端及びゲートと、キャパシタ7
の一端に接続される。キャパシタ7の他端には信号φが
供給される。トランジスタ4の電流経路の他端は、昇圧
した電圧Voutを出力する。
は、図13に示すように例えば電源電圧Vccと接地電
位である0Vの間で振動する。このクロック信号φ、/
φの周波数をfとする。
きい値はいずれもVTであるとする。また、キャパシタ
5、6、7の容量はいずれも等しく、Cであるとする。
さらに、昇圧回路の段数Nは、昇圧回路のキャパシタの
数を指すものとする。図12に示した昇圧回路では、N
は3である。
回路を表す。電圧源8の負電極は接地され、電圧源8の
正電極は抵抗9の一端に接続される。抵抗9の他端は、
電圧Voutを出力する。抵抗9を流れる電流をIou
tとする。電圧源8の出力電圧Eは、(N+1)×(V
cc−VT)で与えられる。抵抗9の抵抗値Rは、1/
(C×f)と与えられる。
る出力電圧Voutと出力電流Ioutとの関係を示
す。周波数fとキャパシタの容量Cを変えずに出力電流
Ioutを大きくするには、MOSトランジスタ1乃至
4の5極管しきい値VTを0にすればよい。例えば、イ
ントリンシックなnチャネルMOSトランジスタ、すな
わちp型基板上に形成され、チャネル領域にチャネルイ
オン注入がなされていないようなnチャネルMOSトラ
ンジスタを使用すれば、しきい値VTをほぼ0にするこ
とが可能である。
出力電圧を検知して昇圧回路を制御する回路を付加した
回路を示す。図16において、昇圧回路11は、図12
に示した昇圧回路と同様のものであり、電源電圧Vc
c、クロックパルス信号φ、/φが供給され、昇圧電圧
Vcpを出力する。この出力電圧Vcpは、例えば半導
体集積回路の内部電源電圧として使用される。
れ、抵抗12の他端は抵抗13の一端に接続され、抵抗
13の他端は接地される。抵抗12、13の抵抗値をそ
れぞれR1、R2とする。
抗12と抵抗13との接続点に接続される。この接続点
の電圧をVGとする。演算増幅器14の非反転入力端子
には基準電圧VREFが供給される。演算増幅器14
は、オシレータイネーブル信号OSCEを出力する。リ
ングオシレータ15は、信号OSCEに応じてクロック
パルス信号φ、/φを生成して出力する。
ばnチャネルMOSトランジスタ1のゲート及び電流経
路の第1の端子に電源電圧Vccが印加されている。ト
ランジスタ1の電流経路の第2の端子における電圧は昇
圧されて、電源電圧Vccよりも高くなっている。この
場合、トランジスタ1はオフしているので、上記の電流
経路の第2の端子側から第1の端子側に電流が逆流する
ことはないはずである。
ントリンシック型にすると、しきい値VTは例えば−
0.1V程度になり、通常のnチャネルMOSトランジ
スタよりもしきい値が下がる。そのため、トランジスタ
1のゲートに電圧Vccが印加されている状態で、トラ
ンジスタ1に電流が若干流れるようになり、昇圧された
電圧から電源電圧への電流の逆流が生じてしまう。さら
にトランジスタ1のバックゲート電圧が小さかったり、
電源電圧Vccが低かったりすると、この逆流は顕著に
なる。
る場合も、しきい値VTがVT<0に下がる。そのた
め、上述の逆流が発生する。さらに、トランジスタがエ
ンハンスメント型であっても、トランジスタの微細化に
伴ってしきい値が小さくなると、この逆流現象が生じ
る。
スタを使用すると、そのバックゲート効果や温度効果に
より、常に出力から入力電源電圧Vccへのリーク電流
が発生し、動作電流が増大してしまう。
電圧Vccが昇圧回路11の出力電圧Vcpよりも高い
場合を考える。図17において、線16は、この場合の
昇圧回路11の負荷特性、すなわち昇圧回路11の出力
電圧と出力電流との関係を表す。また、線17は、直列
に接続された抵抗12、13の両端間に印加される電圧
と抵抗12、13に流れる電流との関係を示す。これら
の線16、17の交点における電圧が昇圧回路11の出
力電圧Vcpである。ここで、Nは昇圧回路11におけ
るキャパシタの数を表し、VTは昇圧回路11を構成す
るMOSトランジスタのしきい値である。また、[(R
1+R2)/R2]×VREFは所望の内部電源電圧で
ある。
2)/R2]×VREFである場合、昇圧回路11は昇
圧動作をせず、電源電圧Vccを降圧した電圧を内部電
源電圧として出力する。[R2/(R1+R2)]×
[Vcc−(N+1)×VT]VG>VREFであるか
ら、演算増幅器14の出力信号OSCEはローレベルと
なる。そのため、リングオシレータ15は動作せず、信
号φ、/φはハイレベルあるいはローレベルのままにな
る。
ル[(R1+R2)/R2]×VREFよりも高くな
る。この出力電圧と所望の電圧レベルとの差は、図17
から分かるように外部電源電圧Vccが高くなるほど大
きくなる。
例えば5Vまでなることを許容する場合、内部電源電圧
が外部電源電圧Vccに従って大きくなると、周辺素子
やメモリセルの信頼性に問題が生じる。また、図12に
示した昇圧回路と同様に、動作環境が高温になると昇圧
回路において電源電圧Vccへ電流が逆流するという問
題がある。さらに、図12に示した昇圧回路の場合と同
様の原因によってしきい値VTが低下すると、内部電源
電圧Vcpが上昇し、周辺素子やメモリセルの信頼性に
悪影響を与える。
で、外部電源電圧に向けて電流が逆流しない昇圧回路を
実現し、広い外部電源電圧マージンで定常な電圧を出力
する昇圧回路を実現することを目的とする。
め、本発明の昇圧回路は、電圧入力端子、電圧出力端子
及び信号入力端子を有し、電圧入力端子が前段の昇圧ユ
ニットの電圧出力端子に接続される形で直列に接続さ
れ、信号入力端子に前段の昇圧ユニットの信号入力端子
に供給される信号の反転信号が供給される少なくとも1
つの昇圧ユニットと、電流経路の一端に電源電圧が供給
され、電流経路の他端が初段の昇圧ユニットの電圧入力
端子に接続され、ゲートに初段の昇圧ユニットの信号入
力端子に供給される信号の反転信号が供給されるn型M
OSトランジスタとを具備する。
半導体記憶装置は、電圧入力端子、電圧出力端子及び信
号入力端子を有し、電圧入力端子が前段の昇圧ユニット
の電圧出力端子に接続される形で直列に接続され、信号
入力端子に前段の昇圧ユニットの信号入力端子に供給さ
れる信号の反転信号が供給される少なくとも1つの昇圧
ユニットと、電流経路の一端に電源電圧が供給され、電
流経路の他端が初段の昇圧ユニットの電圧入力端子に接
続され、ゲートに初段の昇圧ユニットの信号入力端子に
供給される信号の反転信号が供給されるn型MOSトラ
ンジスタとを有する昇圧回路を具備する。
施の形態を説明する。図1は、本発明の第1の実施例を
示す。以下、同一の構成要素には同一の符号を付し、説
明を省略する。
ス信号φはキャパシタC1の一端及びキャパシタC3の
一端に供給され、クロックパルス信号φの反転信号/φ
はnチャネルMOSトランジスタM1のゲート及びキャ
パシタC2の一端に供給される。nチャネルMOSトラ
ンジスタM1の電流経路の一端に電源電圧Vccが供給
され、MOSトランジスタM1の電流経路の他端は、n
チャネルMOSトランジスタM2の電流経路の一端とそ
のゲート、及びキャパシタC1の一端に接続されてい
る。この相互接続点を節点N1と呼ぶ。MOSトランジ
スタM2の電流経路の他端は、nチャネルMOSトラン
ジスタM3の電流経路の一端とそのゲート、及びキャパ
シタC2の一端に接続されている。この相互接続点を節
点N2と呼ぶ。MOSトランジスタM3の電流経路の他
端は、nチャネルMOSトランジスタM4の電流経路の
一端とそのゲート、及びキャパシタC3の一端に接続さ
れている。この相互接続点を節点N3と呼ぶ。MOSト
ランジスタM4の電流経路の他端は、出力電圧Vout
を出力する。
スタM1〜M4のしきい値をVTとする。以下、図1に
示した回路の動作を説明する。
ゲートに、次段のトランジスタM2のゲートに供給され
るパルス信号φと逆相の信号/φが供給される。信号/
φがハイレベルのとき、トランジスタM1は導通してい
る。このとき信号φはローレベルにあるのでトランジス
タM2はオフ状態にある。したがって、節点N1は、V
cc−VTの電圧に充電される。
φがハイレベルになったとき、トランジスタM1はオフ
し、トランジスタM2はオンする。このとき、節点N1
の電圧は、Vcc−VT+Vccとなる。節点N2に蓄
積された電荷は、トランジスタM1がオフし電源電圧V
ccへの放電経路がないため、放電されない。すなわ
ち、外部電源電圧Vccへの無駄な放電を省くことがで
きる。
の内部から外部電源電圧Vccへの無駄な放電を省き、
昇圧回路の動作効率を向上させることが可能となる。ま
た、トランジスタM1のゲートには従来例では電源電圧
Vccが供給されていたのに対し本実施例では接地電位
が供給されるため、トランジスタM1のカットオフ電流
が大幅に減少する。そのため、トランジスタのカットオ
フ特性を考慮する必要がなくなり、チャネル長が短いn
チャネルMOSトランジスタを昇圧回路に使用すること
ができる。その結果、トランスファーゲートの寄生抵抗
を減らし、トランジスタのしきい値を低下させ、回路の
レイアウト面積を縮小することが可能となる。
2に示した回路は、図1に示した回路におけるトランジ
スタM1〜M4をそれぞれp型基板上に形成したイント
リンシックなnチャネルMOSトランジスタM5〜M8
にしている。それ以外の構成要素は図1に示した回路と
同様である。
回路の動作と同様である。本実施例によれば、第1の実
施例と同様の効果を得ることができる。さらに、イント
リンシックなnチャネルMOSトランジスタのしきい値
は、第1の実施例で使用されるエンハンスメント型MO
Sトランジスタのしきい値よりも小さい。そのためトラ
ンスファーゲートの各段で発生する電圧降下が小さくな
り、第1の実施例よりも少ない段数で高い昇圧電圧を生
成することができ、昇圧回路の効率を向上させることが
可能となる。
3に示した回路では、図1に示した回路のnチャネルM
OSトランジスタM1のゲートに信号/φではなく、信
号/φとチャージポンプディスエーブル信号の反転信号
/CPDとの論理積信号が供給される。すなわち、アン
ドゲートG1の第1の入力端子に信号/φが供給され、
アンドゲートG1の第2の入力端子にチャージポンプデ
ィスエーブル信号の反転信号/CPDが供給され、アン
ドゲートG1の出力端子はトランジスタM1のゲートに
接続されている。それ以外の構成要素は図1に示した回
路と同様である。
態、例えばスタンバイ状態においては、信号/CPDは
ローレベルにある。このとき、初段のトランジスタM1
はオフになり、電源電圧Vccへの逆流を防止すること
ができる。
の回路は、図2に示した回路のnチャネルMOSトラン
ジスタM5のゲートに信号/φではなく、信号/φとチ
ャージポンプディスエーブル信号の反転信号/CPDと
の論理積信号を供給している。すなわち、アンドゲート
G1の第1の入力端子に信号/φが供給され、アンドゲ
ートG1の第2の入力端子にチャージポンプディスエー
ブル信号の反転信号/CPDが供給され、アンドゲート
G1の出力端子はトランジスタM1のゲートに接続され
ている。アンドゲートG1の出力電圧をVG1とする。
それ以外の構成要素は図2に示した回路と同様である。
態、例えばスタンバイ状態においては、信号/CPDは
ローレベルにある。このとき、初段のトランジスタM1
はオフになるため、電源電圧Vccへの逆流を防止する
ことができる。
圧回路51は、例えば図1に示した回路と同じである。
昇圧回路51の出力電圧Vcpは、昇圧レベル検知回路
52の入力端子に供給される。
路の出力電圧Vcpは抵抗R1の一端に供給される。抵
抗R1の他端は、抵抗R2の一端と演算増幅器54の反
転入力端子に接続される。この接続点の電圧をVGとす
る。抵抗R2の他端は接地されている。演算増幅器54
の非反転入力端子には基準電圧VREFが供給される。
基準電圧VREFは、例えばバンドギャップレファレン
ス回路から供給される。図6は、一般的なバンドギャッ
プレファレンス回路を示す。このバンドギャップレファ
レンス回路は、温度依存性、電源電圧依存性の少ない基
準電圧VREFを生成する。演算増幅器54は、オシレ
ータイネーブル信号OSCEを出力する。
ングオシレータ53の入力端子に供給される。リングオ
シレータ53は、昇圧回路51に供給されるクロックパ
ルス信号φ、/φを生成する。クロックパルス信号φ、
/φの波形は、図13に示したものと同一である。
幅器54の反転入力端子の電圧VGは、[R2/(R1
+R2)]・Vcpである。昇圧レベル検知回路52
は、昇圧回路51の出力電圧Vcpをモニターしてい
る。出力電圧Vcpが所定のレベルよりも低い場合、す
なわちVG<VREFである場合、昇圧レベル検知回路
52の出力信号OSCEはハイレベルとなる。リングオ
シレータ51は、活性化し、パルス信号φ、/φを発生
する。よって、昇圧回路51は昇圧動作を行う。
なると、すなわちVG>VREFとなると、昇圧レベル
検知回路52の出力信号OSCEはローレベルとなる。
そのため、リングオシレータ51は非活性となり、パル
ス信号/φはハイレベルとなる。よって、昇圧回路が非
活性になるとともに、昇圧回路51の初段のトランジス
タM1がオフ状態になる。
への電流の逆流を防ぐことが可能となる。また、外部電
源電圧Vccが昇圧レベルより高くなったとき、すなわ
ちVcc−(N+1)VT>[(R1+R2)/R2]
×VREFのとき、VG>VREFであるので、昇圧回
路の初段のトランジスタM1がオフ状態になり、昇圧回
路は非活性となる。そのため、従来例と異なり、出力電
圧VcpがVcc−(N+1)VTまで過充電されるこ
とはない。このように、外部電源電圧Vccが変動して
も内部電源電圧は変動しなくなり、[(R1+R2)/
R2]×VREF+(N+1)VT以上の高い外部電源
電圧Vccまで昇圧回路を安定して動作させることが可
能となる。
が高くなっても内部の素子には一定の電圧が印加され、
素子の信頼性が向上する。図7は、本発明の第6の実施
例を示す。
圧回路51を図2に示した昇圧回路55に置き換えたも
のである。その他の構成要素は、図5に示した回路と同
一である。
一である。本実施例は、第5の実施例及び第2の実施例
と同一の効果を有する。すなわち、外部電源電圧Vcc
の変動に対する内部電源電圧の変動を抑えて、素子の信
頼性を向上させることができる。また、昇圧回路の内部
から電源電圧Vccへの電流の逆流を防止できる。さら
に、昇圧回路55のトランジスタをイントリンシック型
nチャネルMOSトランジスタで構成するため、昇圧回
路の効率の向上が可能となる。
圧回路61は、図3に示した昇圧回路と同じである。昇
圧回路61の出力電圧Vcpは、昇圧レベル検知回路6
2の入力端子に供給される。
路の出力電圧Vcpは抵抗R1の一端に供給される。抵
抗R1の他端は、抵抗R2の一端と演算増幅器64の反
転入力端子に接続される。この接続点の電圧をVGとす
る。抵抗R2の他端は接地されている。演算増幅器64
の非反転入力端子には基準電圧VREFが供給される。
基準電圧VREFは、例えばバンドギャップレファレン
ス回路から供給される。演算増幅器64にはチャージポ
ンプディスエーブル信号CPDが供給される。演算増幅
器64は、オシレータイネーブル信号OSCEを出力す
る。
ングオシレータ63の入力端子に供給される。また、リ
ングオシレータ63にはチャージポンプディスエーブル
信号CPDが供給される。リングオシレータ63は、パ
ルス信号φ、/φを生成する。
φ、/φ、VG1、OSCEの状態を表す。信号CPD
がハイレベルの場合、演算増幅器64は動作を停止し、
信号OSCEはローレベルとなる。また、リングオシレ
ータ62は、信号CPD及び信号OSCEがローレベル
であるため、動作を停止し、信号φ、/φはハイレベル
あるいはローレベルのいずれかの状態のままとなる。信
号/CPDはハイレベルとなるため、アンドゲートG1
の出力信号はローレベルとなる。そのため、昇圧回路6
1の初段のトランジスタM1はオフし、電源電圧Vcc
への電流の逆流を防止することが可能となる。
示した回路は上述の第5の実施例と同様に動作する。本
実施例は、上述の第5の実施例及び第3の実施例と同一
の効果を有する。すなわち、昇圧回路を動作させない状
態では、昇圧回路の初段のトランジスタM1はオフにな
り、電源電圧Vccへの逆流を防止することができる。
また、昇圧回路を動作する状態では、外部電源電圧Vc
cの変動に対する内部電源電圧の変動を抑えて素子の信
頼性を向上させることができ、さらに昇圧回路の内部か
ら電源電圧Vccへの電流の逆流を防止できる。
この回路は、図8に示した回路における昇圧回路61を
図4に示した昇圧回路65に置き換えたものである。そ
の他の構成要素は、図8に示した回路と同一である。
動作する。本実施例は、第5の実施例及び第4の実施例
と同一の効果を有する。すなわち、昇圧回路を動作させ
ない状態では、昇圧回路の初段のトランジスタM1はオ
フになり、電源電圧Vccへの逆流を防止することがで
きる。また、昇圧回路を動作する状態では、外部電源電
圧Vccの変動に対する内部電源電圧の変動を抑えて素
子の信頼性を向上させることができ、さらに昇圧回路の
内部から電源電圧Vccへの電流の逆流を防止できる。
また、昇圧回路65のトランジスタはイントリンシック
型nチャネルMOSトランジスタで構成されているた
め、昇圧効率を向上させることができる。
発性半導体メモリの全体図を示す。昇圧回路41は、昇
圧電圧Vcpを発生する。基準電圧発生回路42は、基
準電圧VREFを発生する。中間電圧発生回路43は、
プログラムモードやベリファイモードなどの各モードに
対応して、基準電圧VREFを基準に昇圧電圧Vcpか
ら所定の出力電圧VOUTを発生する。
号)A0〜Anは、アドレスレジスタ24を経由してロ
ウデコーダ25及びカラムデコーダ26に供給される。
また、中間電圧発生回路43の出力電圧VOUTは、ロ
ウデコーダ25を経由して、アドレス信号A0〜Anに
より選択された所定のワード線に印加される。
ータは、入出力バッファ32、書き込み回路27及び選
択回路28を経由して、メモリセルアレイ29の所定の
メモリセルに与えられる。
は、選択回路28及びセンスアンプ30を経由してベリ
ファイに使用されるか、又はさらに入出力バッファ32
を経由してチップ外部に出力される。
切換回路31によってメモリセルのソースに印加される
電圧が切り換えられる。本実施例では、本発明の昇圧回
路41を用いることで上述の実施例に対応した効果を得
ることができる。すなわち、昇圧回路41において電源
電圧Vccへ電流が逆流しないようにすることができ
る。また、外部電源電圧Vccの変動に対する内部電源
電圧の変動を抑えて素子の信頼性を向上させることがで
きる。なお、この昇圧回路は、不揮発性半導体記憶装置
に搭載されるだけでなく他の半導体記憶装置に用いるこ
とも当然可能である。
昇圧回路の2段目のトランジスタをブートする信号の逆
相の信号によって昇圧回路の初段のトランジスタをオン
/オフするため、昇圧回路の内部から電源への電流の逆
流を防止して昇圧回路の効率を向上できるとともに、電
源電圧が大きく変動しても出力電圧が変動しなくなり周
辺素子やメモリセルの信頼性を向上させ外部電源電圧の
許容レンジを広げることが可能となる。
す図。
モリの全体図。
を示す図。
ジスタ、 C1〜C3…キャパシタ、 Vcc…電源電圧、 Vout…出力電圧、 φ、/φ…クロックパルス信号、 G1…アンドゲート、 CPD…チャージポンプディスエーブル信号、 51、55、61、65…昇圧回路、 52、62…昇圧レベル検知回路、 53、63…リングオシレータ、 54、64…差動増幅器、 R1、R2…抵抗。
Claims (11)
- 【請求項1】 電圧入力端子、電圧出力端子及び信号入
力端子を有し、前記電圧入力端子が前段の昇圧ユニット
の電圧出力端子に接続される形で直列に接続され、信号
入力端子に前記前段の昇圧ユニットの信号入力端子に供
給される信号の反転信号が供給される少なくとも1つの
昇圧ユニットと、 電流経路の一端に電源電圧が供給され、電流経路の他端
が初段の前記昇圧ユニットの電圧入力端子に接続され、
ゲートに前記初段の昇圧ユニットの信号入力端子に供給
される信号の反転信号が供給されるn型MOSトランジ
スタとを具備することを特徴とする昇圧回路。 - 【請求項2】 電圧入力端子、電圧出力端子及び信号入
力端子を有し、前記電圧入力端子が前段の昇圧ユニット
の電圧出力端子に接続される形で直列に接続され、信号
入力端子に前記前段の昇圧ユニットの信号入力端子に供
給される信号の反転信号が供給される少なくとも1つの
昇圧ユニットと、 電流経路の一端に電源電圧が供給され、電流経路の他端
が初段の前記昇圧ユニットの電圧入力端子に接続され、
ゲートに前記初段の昇圧ユニットの信号入力端子に供給
される信号の反転信号と昇圧回路活性化信号とのアンド
信号が供給されるn型MOSトランジスタとを具備する
ことを特徴とする昇圧回路。 - 【請求項3】 前記n型MOSトランジスタは、前記初
段の昇圧ユニットの動作時にオフすることを特徴とする
請求項1、2記載の昇圧回路。 - 【請求項4】 電圧入力端子、電圧出力端子及び信号入
力端子を有し、前記電圧入力端子が前段の昇圧ユニット
の電圧出力端子に接続される形で直列に接続され、信号
入力端子に前記前段の昇圧ユニットの信号入力端子に供
給される信号の反転信号が供給される少なくとも1つの
昇圧ユニットと、 電流経路の一端に電源電圧が供給され、電流経路の他端
が初段の前記昇圧ユニットの電圧入力端子に接続され、
ゲートに前記初段の昇圧ユニットの信号入力端子に供給
される信号の反転信号が供給されるn型MOSトランジ
スタと、 最終段の前記昇圧ユニットの電圧出力端子の電圧値とあ
らかじめ設定された値とを比較し、その結果に応じて発
振回路活性化信号を出力する検知回路と、 前記発振回路活性化信号に応じて前記昇圧ユニットの信
号入力端子に供給される信号を発生する発振回路とを具
備することを特徴とする昇圧回路。 - 【請求項5】 電圧入力端子、電圧出力端子及び信号入
力端子を有し、前記電圧入力端子が前段の昇圧ユニット
の電圧出力端子に接続される形で直列に接続され、信号
入力端子に前記前段の昇圧ユニットの信号入力端子に供
給される信号の反転信号が供給される少なくとも1つの
昇圧ユニットと、 電流経路の一端に電源電圧が供給され、電流経路の他端
が初段の前記昇圧ユニットの電圧入力端子に接続され、
ゲートに前記初段の昇圧ユニットの信号入力端子に供給
される信号の反転信号と昇圧回路活性化信号とのアンド
信号が供給されるn型MOSトランジスタと、 最終段の前記昇圧ユニットの電圧出力端子の電圧値とあ
らかじめ設定された値とを比較し、その結果と前記昇圧
回路活性化信号に応じて発信回路活性化信号を出力する
検知回路と、 前記発振回路活性化信号と前記昇圧回路活性化信号に応
じて前記昇圧ユニットの信号入力端子に供給される信号
を発生する発振回路とを具備することを特徴とする昇圧
回路。 - 【請求項6】 前記n型MOSトランジスタは、前記初
段の昇圧ユニットの動作時にオフすることを特徴とする
請求項4、5記載の昇圧回路。 - 【請求項7】 前記n型MOSトランジスタは、イント
リンシック型のn型MOSトランジスタであることを特
徴とする請求項1乃至6記載の昇圧回路。 - 【請求項8】 前記昇圧ユニットは、電流経路の一端と
ゲートが前記電圧入力端子に接続され、電流経路の他端
が前記電圧出力端子に接続されたn型MOSトランジス
タと、一端が前記電圧入力端子に接続され、他端が前記
信号入力端子に接続されたキャパシタより構成されるこ
とを特徴とする請求項1乃至6記載の昇圧回路。 - 【請求項9】 前記昇圧ユニットを構成するn型MOS
トランジスタは、イントリンシック型のn型MOSトラ
ンジスタであることを特徴とする請求項8記載の昇圧回
路。 - 【請求項10】 電圧入力端子、電圧出力端子及び信号
入力端子を有し、前記電圧入力端子が前段の昇圧ユニッ
トの電圧出力端子に接続される形で直列に接続され、信
号入力端子に前記前段の昇圧ユニットの信号入力端子に
供給される信号の反転信号が供給される少なくとも1つ
の昇圧ユニットを有する昇圧回路を具備する半導体記憶
装置において、初段の昇圧ユニットの電圧入力端子に請
求項1乃至3のいずれか1項のn型MOSトランジスタ
が記載されてなることを特徴とする半導体記憶装置。 - 【請求項11】 電圧入力端子、電圧出力端子及び信号
入力端子を有し、前記電圧入力端子が前段の昇圧ユニッ
トの電圧出力端子に接続される形で直列に接続され、信
号入力端子に前記前段の昇圧ユニットの信号入力端子に
供給される信号の反転信号が供給される少なくとも1つ
の昇圧ユニットと、最終段の前記昇圧ユニットの電圧出
力端子の電圧値とあらかじめ設定された値とを比較し、
その結果に応じて発振回路活性化信号を出力する検知回
路と、前記発振回路活性化信号に応じて前記昇圧ユニッ
トの信号入力端子に供給される信号を発生する発振回路
とを有する昇圧回路を具備する半導体記憶装置におい
て、初段の昇圧ユニットの電圧入力端子に請求項4乃至
6のいずれか1項記載のn型MOSトランジスタが接続
されてなることを特徴とする半導体記憶装置。
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