JP6773464B2 - 電圧供給回路及び半導体記憶装置 - Google Patents

Description

本発明は、電源電圧を昇圧する昇圧回路を含む電圧供給回路及び半導体記憶装置に関する。

ＮＡＮＤ型フラッシュメモリなどの半導体記憶装置は、外部から供給された電源電圧よりも高い電圧を用いて、データの書き込み、消去および読み出しを行う。そのため、半導体記憶装置には、電源電圧を昇圧する昇圧回路を有する電圧供給回路が設けられている（例えば、特許文献１参照）。当該昇圧回路は、縦続接続された複数のＭＯＳ（Metal-Oxide-Semiconductor）型のトランジスタと、トランジスタ同士の接続ノード（ドレイン端又はソース端）に、夫々の一端が接続されている複数のコンデンサを含む。縦続接続された複数のトランジスタのうちの初段のトランジスタのソース端には電源電圧が印加されており、各コンデンサの他端にはクロック信号（又はクロック信号の反転信号）が供給されている。かかる構成により、昇圧回路では、クロック信号に応じて各コンデンサが充電しその電圧をトランジスタ同士の接続ノードに印加することにより、当該接続ノードの電圧を昇圧する。よって、各トランジスタは、前段のトランジスタが接続ノードに供給した電圧よりも高い電圧を次段のトランジスタに供給する。かかる動作により、電源電圧よりも高い電圧に昇圧された電圧が最終段のトランジスタから出力される。

特開２００８−３０５４６７号公報

ところで、ＮＡＮＤ型フラッシュメモリでは、このような昇圧回路によって昇圧された電圧に基づきデータ書込用の書込電圧を生成し、当該書込電圧をデータの書込対象となるメモリセルに印加することにより、データを書き込むようにしている。ところが、製造上のバラツキ等により、メモリセル毎に、適正な書込電圧の電圧値が異なっている。そこで、ＮＡＮＤ型フラッシュメモリでは、書込電圧の適正電圧値が異なる各メモリセルに確実にデータの書き込みが為されるように、書込電圧の電圧値を段階的に増加させて行き、その段階毎に異なる電圧値を有する書込電圧によってデータの書き込みを行うようにしている。

しかしながら、上記したような昇圧回路で生成された電圧には、設定電圧の近傍でその電圧値が振動する、いわゆるリップルが生じる。

よって、書込電圧に生じるリップルの振幅が大きい場合には、書込電圧の電圧値を所定の電圧幅で増加させることが困難となり、データの書き込みが正常に為されなくなる虞があった。

そこで、本発明は、リップルの振幅を抑制した電圧を生成することが可能な電圧供給回路、及び当該電圧供給回路を含む半導体記憶装置を提供することを目的とする。

本発明に係る電圧供給回路は、所定の最小電圧値から所定の最大電圧値の範囲内の電圧値を有する電源電圧を受け、前記電源電圧を降圧して前記最小電圧値以下の一定の電圧値を有する降圧電圧を生成する降圧回路と、前記降圧電圧を昇圧して前記電源電圧の電圧値よりも高い電圧値を有する電圧を出力電圧として生成する昇圧回路と、を有する。

また、本発明に係る半導体記憶装置は、複数のメモリセルを含むメモリセルアレイと、データ書込時に書込電圧を前記メモリセルアレイに供給するメモリ駆動部と、所定の最小電圧値から所定の最大電圧値の範囲内の電圧値を有する電源電圧を受け、前記電源電圧に基づき出力電圧を生成し、前記出力電圧を前記書込電圧として前記メモリ駆動部に供給する電圧供給回路と、を含む半導体記憶装置であって、前記電圧供給回路は、前記電源電圧を降圧して前記最小電圧値以下の一定の電圧値を有する降圧電圧を生成する降圧回路と、前記降圧電圧を昇圧して前記電源電圧の電圧値よりも高い電圧値を有する電圧を前記出力電圧として生成する昇圧回路と、を有する。

本発明においては、外部から供給された電源電圧よりも電圧値が高い電圧を生成するにあたり、一旦、電源電圧を降圧してこの電源電圧の電圧値よりも低い一定の電圧値を有する降圧電圧を生成する。そして、昇圧回路が、当該降圧電圧を昇圧することにより、電源電圧の電圧値よりも高い所定の設定電圧値を有する出力電圧を得るようにしている。

かかる構成によれば、昇圧回路では、電源電圧の電圧値よりも低い電圧値を有する降圧電圧が昇圧対象となるので、電源電圧自体を昇圧対象とした場合に比して、出力電圧に対応した出力電流が小さくなる。その結果、出力電流が大きいほど大きくなるという出力電圧のリップルの振幅が抑制される。

尚、昇圧回路では、昇圧対象となる電圧が大きいほど出力電流が大きくなり、その分だけ出力電圧に生じるリップルの振幅も増加する。そこで、本発明における昇圧回路では、上記したように電源電圧の電圧値よりも低く、且つ電源電圧の電圧値に依存しない一定の電圧値を有する降圧電圧を昇圧対象としている。よって、電源電圧が高電圧となる場合であっても、出力電流を出力電圧に対応した一定の小電流に維持させることができる。

よって、本発明によれば、電源電圧の電圧値に依存せずに、リップルの振幅を抑制した電圧を生成することが可能となる。

本発明に係る電圧供給回路を含む半導体記憶装置２００の概略構成の一例を示すブロック図である。 電圧供給回路１０の構成を示す回路図である。 降圧回路１１の内部構成の一例を示す回路図である。 制御回路１３の内部構成の一例を示す回路図である。 電圧供給回路１０の内部動作の一例を示すタイムチャートである。 昇圧回路１２の内部構成の一例を示す回路図である。 出力電圧ＶＰＰと出力電流との関係を表す電圧電流特性図である。 出力電圧ＶＰＰに生じるリップルの形態の一例を表す波形図である。

以下、本発明の実施例を図面を参照しつつ詳細に説明する。

図１は、本発明に係る電圧供給回路を含む半導体記憶装置２００の概略構成の一例を示すブロック図である。半導体記憶装置２００は、例えばＮＡＮＤ型のフラッシュメモリであり、電圧生成部１００及びメモリセルアレイ１０１と共に、ロウデコーダ１０２、メモリ制御部１０３及びカラムデコーダ１０４からなるメモリ駆動部を有する。

メモリセルアレイ１０１は、列方向に配列された複数のビット線ＢＬ₁〜ＢＬm（mは２以上の整数）と、これらビット線ＢＬ₁〜ＢＬmと交叉して行方向に配列された複数のワード線ＷＬ₁〜ＷＬn（nは２以上の整数）とを含み、ビット線ＢＬ及びワード線ＷＬの各交叉部にメモリセル（図示せず）が形成されている。メモリセルの各々は、ワード線ＷＬを介して供給された選択電圧、及び一対のビット線ＢＬを介して供給された書込電圧又は読出電圧に応じて、２値又は多値のデータの書き込み及び読み出しを行う。

ロウデコーダ１０２は、メモリ制御部１０３から供給された制御信号に応じて、メモリセルアレイ１０１のワード線ＷＬ₁〜ＷＬnに選択電圧を印加する。

カラムデコーダ１０４は、メモリ制御部１０３から供給された制御信号に応じて、メモリセルアレイ１０１のビット線ＢＬ₁〜ＢＬmに接地電位、読出電圧、又は書込電圧を印加する。

メモリ制御部１０３は、外部から供給された各種メモリ制御信号ＣＭＤ（チップイネーブル信号、書込イネーブル信号、読出イネーブル信号、アドレスラッチイネーブル信号、コマンドラッチイネーブル信号等）に応じて、データ読出、データ書込又はデータ消去を指示する各種制御信号を、ロウデコーダ１０２及びカラムデコーダ１０４に供給する。ここで、データ読出時には、メモリ制御部１０３は、アドレスＡＤにて示される番地に対応したワード線ＷＬに選択電圧を印加させることを示す制御信号をロウデコーダ１０２に供給する。更に、この間、メモリ制御部１０３は、接地電位又は読出電圧をビット線ＢＬ₁〜ＢＬmに印加させることを示す制御信号をカラムデコーダ１０４に供給する（読出制御）。かかる読出制御により、メモリセルは、自身に蓄積されている電荷に応じた電流をビット線ＢＬ上に送出する。この際、カラムデコーダ１０４は、ビット線ＢＬ上に送出された電流値を表す読出電流値をメモリ制御部１０３に供給する。メモリ制御部１０３は、当該読出電流値に基づきデータの値を判定し、その値を示す読出データをデータＤＴとして出力する。

また、メモリ制御部１０３は、データ書込時には、昇圧動作を実行させる論理レベル１の昇圧制御信号Ｓを電圧生成部１００に供給する。そして、メモリ制御部１０３は、データＤＴとして供給された書込データに応じて、以下のベリファイ書込制御を実行する。

すなわち、メモリ制御部１０３は、アドレスＡＤにて示される番地に対応したワード線ＷＬに選択電圧を印加させることを示す制御信号をロウデコーダ１０２に供給する。この間、メモリ制御部１０３は、アドレスＡＤにて示される１つの番地に対して繰り返し書込電圧を印加させることを示す書込制御信号を生成し、これをカラムデコーダ１０４に供給しつつ、上記した読出制御を繰り返し実行する。更に、この間、メモリ制御部１０３は、書込電圧の電圧値を徐々に増加させることを指示する電圧調整信号ＣＶを電圧生成部１００に供給する。

当該ベリファイ書込制御により、カラムデコーダ１０４は、時間経過につれて電圧値が増加する書込電圧を断続的に繰り返しビット線ＢＬを介してメモリセルの各々に印加する。よって、各メモリセルには、書込電圧が印加される度に電荷が注入され、当該電荷が徐々に蓄積されて行く。この際、上記した読出制御により、カラムデコーダ１０４は、メモリセルから送出された読出電流値をメモリ制御部１０３に供給する。メモリ制御部１０３は、当該読出電流値が書込データに対応した値に到達したか否かを判定し、読出電流値が書込データに対応した値に到達したら、カラムデコーダ１０４への書込制御信号の供給を停止する。

電圧生成部１００は、外部電源（図示せぬ）から供給された電源電圧ＶＤＤに基づき、メモリ制御部１０３を動作させる為のロジック電源電圧を生成してメモリ制御部１０３に供給する。

また、電圧生成部１００は、電源電圧ＶＤＤに基づき、メモリセルに対してデータの読出又は消去を行うための選択電圧、消去電圧及び読出電圧を生成する。電圧生成部１００は、選択電圧をロウデコーダ１０２に供給すると共に、消去電圧および読出電圧をカラムデコーダ１０４に供給する。

更に、電圧生成部１００は、当該電源電圧ＶＤＤに基づき、電源電圧ＶＤＤよりも高い電圧値を有する書込電圧を生成してカラムデコーダ１０４に供給する。

図２は、電圧生成部１００に含まれており、電源電圧ＶＤＤを昇圧することによって書込電圧としての出力電圧ＶＰＰを生成する電圧供給回路１０の構成を示す回路図である。

図２に示すように、電圧供給回路１０は、降圧回路１１、昇圧回路１２、制御回路１３、出力端子１４及び電圧検知回路１５を有する。

降圧回路１１は、電源電圧ＶＤＤを降圧した降圧電圧ＶＤＤＬを生成し、これを昇圧回路１２に供給する。尚、電源電圧ＶＤＤは、所定の最小電圧値から所定の最大電圧値までの電圧範囲内の電圧値を有する。降圧電圧ＶＤＤＬは、例えば電源電圧ＶＤＤの電圧値として取り得る電圧範囲内の最小電圧値を有する一定の電圧である。

図３は、降圧回路１１の一例を示す回路図である。図３に示すように、降圧回路１１は、ｎチャネルＭＯＳ（Metal-Oxide-Semiconductor）型のトランジスタＱ１〜Ｑ３、ｐチャネルＭＯＳ型のトランジスタＱ４〜Ｑ６、コンデンサＣＮ、抵抗Ｒ１およびＲ２を含む。

差動対を為すトランジスタＱ１及びＱ２のうちのＱ１のゲート端には、降圧電圧ＶＤＤＬの電圧値を設定する為の参照電圧ＶＲが供給されている。尚、参照電圧ＶＲは、上記した最小電圧値に対応した一定電圧値を有する。トランジスタＱ２のゲート端には、抵抗Ｒ１及びＲ２によって降圧電圧ＶＤＤＬを分圧した、以下の分圧電圧Ｖｄが供給されている。
Ｖｄ＝（Ｒ２・ＶＤＤＬ）／（Ｒ１+Ｒ２）
トランジスタＱ１及びＱ２各々のソース端は、トランジスタＱ３のドレイン端に接続されている。トランジスタＱ３のゲート端には固定のバイアス電圧ＶＢが供給されており、そのソース端には接地電位ＶＳＳ（例えば０ボルト）が印加されている。トランジスタＱ１のドレイン端は、ラインＬ１を介して、トランジスタＱ４のドレイン端及びゲート端と、トランジスタＱ５のゲート端と、トランジスタＱ６のゲート端とに接続されている。トランジスタＱ４及びＱ５各々のソース端には電源電圧ＶＤＤが印加されている。トランジスタＱ５のドレイン端はラインＬ２を介してトランジスタＱ２のドレイン端に接続されている。トランジスタＱ６のソース端には電源電圧ＶＤＤが供給されており、ドレイン端は、出力ラインＬＯＴを介して、抵抗Ｒ１の一端及びコンデンサＣＮの一端に接続されている。抵抗Ｒ１の他端は帰還ラインＬｆを介して抵抗Ｒ２の一端及びトランジスタＱ２のゲート端に接続されている。抵抗Ｒ２及びコンデンサＣＮ各々の他端には接地電位ＶＳＳが印加されている。ここで、降圧回路１１のトランジスタＱ１は、参照電圧ＶＲの電圧値に対応した大きさの電流をラインＬ１に流す。この際、ラインＬ１の電圧ＰＧに基づき、トランジスタＱ６は、出力ラインＬＯＴの電圧値が参照電圧ＶＲと等しくなるように、ドレイン電流を出力ラインＬＯＴに送出する。

上記した構成により、降圧回路１１は、電源電圧ＶＤＤを降圧して、この電源電圧ＶＤＤの電圧値よりも低い一定の電圧値（例えば、電源電圧ＶＤＤにおける電圧範囲内の最小電圧値）を有する降圧電圧ＶＤＤＬを生成し、これを昇圧回路１２に供給する。

図２に示す制御回路１３は、例えば図４に示すように、クロック発生回路１３１及びアンドゲート１３２を有する。

クロック発生回路１３１は、図５に示すように論理レベル１に対応した状態と論理レベル０に対応した状態とを交互に繰り返すクロック信号ＣＬＫ０を生成し、これをアンドゲート１３２に供給する。アンドゲート１３２は、電圧検知回路１５から供給されたフラグ信号ＦＬＧと、メモリ制御部１０３から供給された昇圧制御信号Ｓと、が共に図５に示すように論理レベル１を表す場合には、クロック信号ＣＬＫ０をそのままクロック信号ＣＬＫとして昇圧回路１２に供給する。一方、昇圧制御信号Ｓ及びフラグ信号ＦＬＧのうちの少なくとも一方が論理レベル０を表す場合には、アンドゲート１３２は、クロック信号ＣＬＫを論理レベル０の状態に固定し、事実上、クロック信号ＣＬＫの生成動作を停止する。

昇圧回路１２は、降圧電圧ＶＤＤＬを昇圧して、電源電圧ＶＤＤよりも高い電圧値を有する出力電圧ＶＰＰを生成する。

図６は、昇圧回路１２の一例を示す回路図である。図６に示すように、昇圧回路１２は、縦続に接続されたｎチャネルＭＯＳ型のトランジスタＴ０、Ｔ１、Ｔ２、・・・Ｔ（ｋ）（ｋは２以上の整数）と、コンデンサＣ１〜Ｃ（ｋ）と、インバータＩＶ１及びＩＶ２とを含む。トランジスタＴ０〜Ｔ（ｋ）の各々は、自身のゲート端及びソース端同士が接続されている。これらトランジスタＴ０〜Ｔ（ｋ）のうちの先頭のトランジスタＴ０のソース端には降圧電圧ＶＤＤＬが印加されており、ドレイン端は、次段のトランジスタＴ１のソース端及びコンデンサＣ１の一端に接続されている。また、トランジスタＴ１のドレイン端は、次段のトランジスタＴ２のソース端及びコンデンサＣ２の一端に接続されている。また、トランジスタＴ２のドレイン端は、次段のトランジスタＴ３のソース端及びコンデンサＣ３の一端に接続されている。要するに、トランジスタＴｊ（ｊは０〜ｋ−１の整数）のドレイン端は、次段のトランジスタＴ（ｊ＋１）のソース端及びコンデンサＣ（ｊ＋１）の一端に接続されている。

コンデンサＣ１〜Ｃ（ｋ）のうちの偶数番のコンデンサ各々の他端には、クロック信号ＣＬＫの論理レベルをインバータＩＶ１によって反転した、例えば図５に示すような反転クロック信号ＣＬＫＰが供給されている。奇数番のコンデンサ各々の他端には、反転クロック信号ＣＬＫＰの論理レベルをインバータＩＶ２によって反転した、例えば図５に示すようなクロック信号ＣＬＫＱが供給されている。

インバータＩＶ１は、降圧電圧ＶＤＤＬを自身のソース端に受けるｐチャネルＭＯＳ型のトランジスタＱＰと、接地電位ＶＳＳを自身のソース端で受けるｎチャネルＭＯＳ型のトランジスタＱＮとを含む。インバータＩＶ１は、トランジスタＱＰ及びＱＮ各々のゲート端でクロック信号ＣＬＫを受ける。インバータＩＶ１は、図５に示すように当該クロック信号ＣＬＫの論理レベルを反転させたクロック信号として、降圧電圧ＶＤＤに対応した振幅を有する反転クロック信号ＣＬＫＰを生成する。インバータＩＶ１は、この反転クロック信号ＣＬＫＰを、トランジスタＱＰ及びＱＮ各々のドレイン端を介して、コンデンサＣ１〜Ｃ（ｋ）のうちの偶数番のコンデンサ各々の他端及びインバータＩＶ２に供給する。インバータＩＶ２は、インバータＩＶ１と同様な構成、つまり降圧電圧ＶＤＤＬを自身のソース端に受けるｐチャネルＭＯＳ型のトランジスタＱＰと、接地電位ＶＳＳを自身のソース端で受けるｎチャネルＭＯＳ型のトランジスタＱＮとを含む。インバータＩＶ２は、自身のトランジスタＱＰ及びＱＮ各々のゲート端で反転クロック信号ＣＬＫＰを受け、当該反転クロック信号ＣＬＫＰの論理レベルを反転させたクロック信号として、降圧電圧ＶＤＤに対応した振幅を有するクロック信号ＣＬＫＱを生成する。インバータＩＶ２は、このクロック信号ＣＬＫＱを、自身のトランジスタＱＰ及びＱＮ各々のドレイン端を介して、コンデンサＣ１〜Ｃ（ｋ）のうちの奇数番のコンデンサ各々の他端に供給する。

図６に示す構成では、先ず、電圧供給トランジスタとしてのトランジスタＴ０が、降圧電圧ＶＤＤＬに対応した電圧をトランジスタＴ１のソース端に供給する。この際、コンデンサＣ１〜Ｃ（ｋ）は、クロック信号ＣＬＫＱに応じて、トランジスタＴ１〜Ｔ（ｋ）のうちの奇数番目のトランジスタ各々のソース端及びゲート端の電圧を昇圧すると共に、反転クロック信号ＣＬＫＰに応じてトランジスタＴ１〜Ｔ（ｋ）のうちの偶数番目のトランジスタ各々のソース端及びゲート端の電圧を昇圧する。これにより、トランジスタＴ１〜Ｔ（ｋ）のうちの奇数番目のトランジスタ群と、偶数番目のトランジスタ群とが交互に以下のように動作する。

つまり、奇数番目のトランジスタの各々が、前段のトランジスタに接続されているコンデンサにて昇圧された電圧を取り込んで次段のトランジスタに供給する動作と、偶数番目のトランジスタの各々が、前段のトランジスタに接続されているコンデンサにて昇圧された電圧を取り込んで次段のトランジスタに供給する動作と、が交互に繰り返される。これにより、縦続接続されているトランジスタＴ１〜Ｔ（ｋ）のうちのトランジスタＴ１のソース端に供給された降圧電圧ＶＤＤＬの電圧値が、トランジスタＴ２〜Ｔ（ｋ）を経て徐々に増加する。そして、最終段のトランジスタＴ（ｋ）のドレイン端から、最も高い電圧値にまで昇圧された出力電圧ＶＰＰが出力される。ここで、クロック信号ＣＬＫの周波数、或いはコンデンサＣ１〜Ｃ（ｋ）各々の静電容量を変更することにより、昇圧回路１２の昇圧能力を制御することが可能である。つまり、クロック信号ＣＬＫの周波数を高くする、或いはコンデンサＣ１〜Ｃ（ｋ）各々の静電容量を大きくするほど、昇圧回路１２での単位時間あたりの電圧の増加量を増やすことができる。

昇圧回路１２は、この出力電圧ＶＰＰを、図２に示すように出力端子１４及び電圧検知回路１５に供給する。

電圧検知回路１５は、抵抗ＲＡ及びリミッタＬＭを含む分圧回路１５１と、コンパレータ１５２と、を有する。抵抗ＲＡは抵抗値ｒ１を有し、その一端は出力端子１４に接続されており、他端はリミッタＬＭの一端に接続されている。リミッタＬＭの他端には接地電位ＶＳＳが印加されている。リミッタＬＭは、電圧調整信号ＣＶに応じて自身の抵抗値ｒ２が可変な例えば可変抵抗である。リミッタＬＭは、出力電圧ＶＰＰの電圧値を設定する設定電圧の増加を促す電圧調整信号ＣＶが供給された場合には、自身の抵抗値ｒ２を低下する一方、この設定電圧の低下を促す電圧調整信号ＣＶが供給された場合には抵抗値ｒ２を増加する。

電圧検知回路１５は、出力端子１４の電圧、つまり出力電圧ＶＰＰを抵抗ＲＡ及びリミッタＬＭで分圧した以下のモニタ電圧ＶＭＯＮを、コンパレータ１５２の反転入力端子に供給する。
ＶＭＯＮ＝（ＶＰＰ・ｒ２）／（ｒ１＋ｒ２）
コンパレータ１５２の非反転入力端子には、昇圧動作を実行するか否かを判定する閾値となる基準電圧ＶＲＥＦが印加されている。コンパレータ１５２は、モニタ電圧ＶＭＯＮの電圧値と基準電圧ＶＲＥＦの電圧値とを大小比較する。この際、コンパレータ１５２は、モニタ電圧ＶＭＯＮの電圧値が基準電圧ＶＲＥＦ以上である場合には論理レベル０、モニタ電圧ＶＭＯＮの電圧値が基準電圧ＶＲＥＦ未満である場合には論理レベル１を有するフラグ信号ＦＬＧを制御回路１３に供給する。

よって、モニタ電圧ＶＭＯＮの電圧値が基準電圧ＶＲＥＦ未満となる期間、つまりフラグ信号ＦＬＧが論理レベル１となる期間中は、制御回路１３は、図５に示すように論理レベル０の状態と論理レベル１の状態を交互に繰り返すクロック信号ＣＬＫを昇圧回路１２に供給する。かかるクロック信号ＣＬＫが供給されている間に亘り、昇圧回路１２は、降圧電圧ＶＤＤＬを昇圧する。一方、モニタ電圧ＶＭＯＮの電圧値が基準電圧ＶＲＥＦ以上となる期間、つまりフラグ信号ＦＬＧが論理レベル０となる期間中は、制御回路１３は、図５に示すように論理レベル０の状態固定となるクロック信号ＣＬＫを昇圧回路１２に供給する。これにより、昇圧回路１２は、降圧電圧ＶＤＤＬの昇圧動作を停止する。よって、この間、降圧電圧ＶＤＤＬの電圧値は徐々に低下する。

このように、昇圧回路１２による昇圧処理と、昇圧処理の停止とを交互に繰り返すことにより、出力電圧ＶＰＰの電圧値が、電源電圧ＶＤＤよりも高い所望の設定電圧値に収束（リップルを含む）して行く。

次に、上記した電源電圧ＶＤＤ及び出力電圧ＶＰＰと、出力電圧ＶＰＰに生じるリップルとの関係について、図２に示される電圧供給回路１０と、特許文献１に開示されている電圧供給回路１００とで対比しつつ説明する。

図７は、出力電圧ＶＰＰと出力電流との関係を表す電圧（ＶＰＰ）電流特性図である。

尚、図７において、破線は、特許文献１に記載の電圧供給回路に、比較的高い第１の電圧値を有する電源電圧ＶＤＤが供給された場合での電圧電流特性ＣＨＵを示し、一点鎖線は、特許文献１に記載の電圧供給回路に、第１の電圧値よりも低い第２の電圧値を有する電源電圧ＶＤＤが供給された場合での電圧電流特性ＣＨＬを示す。また、図７において、実線は、図２に示す電圧供給回路１０の昇圧回路１２での電圧電流特性ＣＨＸを示す。

ここで、図７に示すように、昇圧回路の昇圧動作によって生成された出力電圧ＶＰＰの電圧値が低いほど、当該昇圧回路によって出力可能な出力電流が大きくなる。つまり、昇圧回路は、出力電圧ＶＰＰとして設定する設定電圧を低くするほど、多くの電流を出力することが可能となる。

ところで、特許文献１に記載の電圧供給回路では、昇圧回路が電源電圧ＶＤＤを受け、この電源電圧ＶＤＤを昇圧対象として昇圧処理を施すようにしている。この際、図７に示すように、昇圧回路が受ける電源電圧ＶＤＤの電圧値が高い場合（ＣＨＵ）には、低い場合（ＣＨＬ）に比して出力電流が大きくなる。よって、特許文献１に記載の電圧供給回路では、外部から供給された電源電圧ＶＤＤの電圧値に依存して、図７に示すように、出力電流の差ＵＶが生じる。

一方、図２に示す電圧供給回路１０では、昇圧回路１２は、電源電圧ＶＤＤではなく、この電源電圧ＶＤＤの電圧値を降圧回路１１によって降圧した降圧電圧ＶＤＤＬを受け、当該降圧電圧ＶＤＤＬに昇圧処理を施すようにしている。この際、降圧電圧ＶＤＤＬは、電源電圧ＶＤＤの電圧値に依存しない、当該電源電圧ＶＤＤよりも電圧値が低い一定電圧である。

よって、図２に示される電圧供給回路１０によれば、図７の電圧電流特性ＣＨＸにて示されるように、出力電圧ＶＰＰの電圧値に対応した出力電流の大きさは、特許文献１に記載の昇圧回路に比べて小さく、且つ電源電圧ＶＤＤの電圧値に依存することなく一定である。

従って、図２に示される電圧供給回路１０によれば、電源電圧ＶＤＤの電圧値に拘わらず、出力電流を小さくすることができるので、この出力電流が大きいほど大きくなるという出力電圧ＶＰＰのリップルの振幅を抑制することが可能となる。

図８は、昇圧回路の昇圧動作によって出力電圧ＶＰＰの電圧値が上昇し、所望の設定電圧Ｖ_setに到達した後に出力電圧ＶＰＰに生じるリップルの形態を表す波形図である。尚、図８において、破線は、特許文献１に記載の電圧供給回路に比較的高い第１の電圧値を有する電源電圧ＶＤＤが供給された場合に生成される出力電圧ＶＰＰの波形を示し、一点鎖線は、この電圧供給回路に第１の電圧値よりも低い第２の電圧値を有する電源電圧ＶＤＤが供給された場合に生成される出力電圧ＶＰＰの波形を示す。また、図８において、実線は、図２に示される電圧供給回路１０から出力される出力電圧ＶＰＰの波形を示す。

ここで、特許文献１に記載の電圧供給回路では、電源電圧ＶＤＤの電圧値が高いほど出力電流が大きくなり、出力電圧ＶＰＰの電圧値の上昇速度が上がるが、その分だけリップルの振幅も大きくなる。例えば、図８に示すように、比較的高い電圧値を有する電源電圧ＶＤＤが供給されている場合（破線にて示す）に出力電圧ＶＰＰに生じるリップルの振幅Ａ１は、比較的低い電圧値を有する電源電圧ＶＤＤが供給されている場合（一点鎖線にて示す）に出力電圧ＶＰＰに生じるリップルの振幅Ａ２よりも大きくなる。

一方、図２に示される電圧供給回路１０では、電源電圧ＶＤＤにおける電圧値の電圧範囲内の最小電圧値に固定された降圧電圧ＶＤＤＬを昇圧して出力電圧ＶＰＰを得ている。よって、図８に示すように、電圧供給回路１０で生成された出力電圧ＶＰＰに生じるリップルの振幅は、特許文献１に記載の電圧供給回路によるリップルの振幅Ａ１及びＡ２のいずれよりも小であり、且つ電源電圧ＶＤＤの電圧値に拘わらず一定の振幅Ａ３となる。

よって、電圧供給回路１０によれば、電源電圧（ＶＤＤ）を昇圧して所望の設定電圧値を有する出力電圧（ＶＰＰ）を得るにあたり、当該出力電圧に生じるリップルの振幅を抑えることが可能となる。

従って、当該出力電圧を書込電圧とし、この書込電圧の電圧値を段階的に増加させつつＮＡＮＤ型フラッシュメモリにデータを書き込むにあたり、その電圧値の増加幅を所望の幅にすることが可能となるので、正確なデータ書込が為されるようになる。

尚、上記した実施例では、電圧供給回路１０を、ＮＡＮＤ型フラッシュメモリに設けた場合について説明したが、該電圧供給回路１０を、ＮＯＲ型ＥＥＰＲＯＭ（electrically erasable programmable read-only memory）、ＤＩＮＯＲ型ＥＥＰＲＯＭ、 ＡＮＤ型ＥＥＰＲＯＭなどの半導体記憶装置や、電源電圧ＶＤＤよりも電圧値が高い電圧を必要とする回路等に設けるようにしても良い。

また、上記実施例による電圧供給回路１０では、降圧回路１１が、電源電圧ＶＤＤの電圧値を、当該電源電圧の電圧値として取り得る最小電圧値に降圧した降圧電圧ＶＤＤＬを昇圧回路１２に供給しているが、降圧電圧ＶＤＤＬの電圧値としては、電源電圧の電圧値として取り得る最小電圧値よりも低い電圧値であっても構わない。これにより、リップルの振幅を図３に示す振幅Ａ３よりも小さくすることが可能となる。

要するに、電圧供給回路としては、電源電圧（ＶＤＤ）に基づいて出力電圧（ＶＰＰ）を生成する為に、以下の降圧回路（１１）及び昇圧回路（１２）を設けたものであれば良いのである。すなわち、降圧回路は、電源電圧を降圧してこの電源電圧の電圧値よりも低い一定の電圧値を有する降圧電圧（ＶＤＤＬ）を生成する。昇圧回路は、この降圧電圧を昇圧することにより電源電圧の電圧値よりも高い電圧値を有する電圧を出力電圧として生成する。

１０ 電圧供給回路
１１ 昇圧回路
１２ 降圧回路
１００ 電圧生成部

Claims (6)

1. 所定の最小電圧値から所定の最大電圧値の範囲内の電圧値を有する電源電圧を受け、前記電源電圧を降圧して前記最小電圧値以下の一定の電圧値を有する降圧電圧を生成する降圧回路と、
   前記降圧電圧を昇圧して前記電源電圧の電圧値よりも高い電圧値を有する電圧を出力電圧として生成する昇圧回路と、を有することを特徴とする電圧供給回路。
2. 前記昇圧回路は、
   自身のゲート端及びソース端同士が接続されている第１〜第ｋ（ｋは２以上の整数）のトランジスタが縦続接続されているトランジスタ群と、
   前記降圧電圧を前記第１のトランジスタのソース端に供給する電圧供給トランジスタと、
   前記降圧電圧に対応した振幅を有するクロック信号に応じて前記第１〜第ｋのトランジスタのうちの奇数番目のトランジスタ各々のソース端及びゲート端の電圧を昇圧すると共に、前記クロック信号の位相を反転させた反転クロック信号に応じて前記第１〜第ｋのトランジスタのうちの偶数番目のトランジスタ各々のソース端及びゲート端の電圧を昇圧する第１〜第ｋの容量素子と、を含み、
   前記第ｋのトランジスタのドレイン端の電圧を前記出力電圧として出力することを特徴とする請求項１に記載の電源供給回路。
3. 前記出力電圧の電圧値が所定の基準電圧未満となる場合には論理レベル０の状態及び論理レベル１の状態を交互に繰り返す信号を前記クロック信号として生成する一方、前記出力電圧の電圧値が前記基準電圧以上となる場合には前記クロック信号の生成を停止する制御回路を有することを特徴とする請求項２に記載の電源供給回路。
4. 複数のメモリセルを含むメモリセルアレイと、
   データ書込時に書込電圧を前記メモリセルアレイに供給するメモリ駆動部と、
   所定の最小電圧値から所定の最大電圧値の範囲内の電圧値を有する電源電圧を受け、前記電源電圧に基づき出力電圧を生成し、前記出力電圧を前記書込電圧として前記メモリ駆動部に供給する電圧供給回路と、を含む半導体記憶装置であって、
   前記電圧供給回路は、
   前記電源電圧を降圧して前記最小電圧値以下の一定の電圧値を有する降圧電圧を生成する降圧回路と、
   前記降圧電圧を昇圧して前記電源電圧の電圧値よりも高い電圧値を有する電圧を前記出力電圧として生成する昇圧回路と、を有することを特徴とする半導体記憶装置。
5. 前記昇圧回路は、
   自身のゲート端及びソース端同士が接続されている第１〜第ｋ（ｋは２以上の整数）のトランジスタが縦続接続されているトランジスタ群と、
   前記降圧電圧を前記第１のトランジスタのソース端に供給する電圧供給トランジスタと、
   前記降圧電圧に対応した振幅を有するクロック信号に応じて前記第１〜第ｋのトランジ
   スタのうちの奇数番目のトランジスタ各々のソース端及びゲート端の電圧を昇圧すると共に、前記クロック信号の位相を反転させた反転クロック信号に応じて前記第１〜第ｋのトランジスタのうちの偶数番目のトランジスタ各々のソース端及びゲート端の電圧を昇圧する第１〜第ｋの容量素子と、を含み、
   前記第ｋのトランジスタのドレイン端の電圧を前記出力電圧として出力することを特徴とする請求項４に記載の半導体記憶装置。
6. 前記出力電圧の電圧値が所定の基準電圧未満となる場合には論理レベル０の状態及び論理レベル１の状態を交互に繰り返す信号を前記クロック信号として生成する一方、前記出力電圧の電圧値が前記基準電圧以上となる場合、又は前記データ書込時以外のときには前記クロック信号の生成を停止する制御回路を有することを特徴とする請求項５記載の半導体記憶装置。

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