CN116633129A - 时钟升压电路、片上高压生成电路及电子设备 - Google Patents

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CN116633129A CN202210124526.5A CN202210124526A CN116633129A CN 116633129 A CN116633129 A CN 116633129A CN 202210124526 A CN202210124526 A CN 202210124526A CN 116633129 A CN116633129 A CN 116633129A
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Abstract

本公开提供了一种时钟升压电路、片上高压生成电路及电子设备，涉及集成电路技术领域。所述时钟升压电路包括：输入端子，接收时钟信号；输出端子；电容器，具有第一端和第二端，电容器的第一端与输入端子相连；第一开关，连接在电源端子和输出端子之间；第二开关，连接在输出端子和电容器的第二端之间；第三开关，连接在电容器的第二端和地之间；其中，在时钟信号为高电平时，第一开关和第三开关导通，第二开关断开；在时钟信号为低电平时，第一开关和第三开关断开，第二开关导通。本公开提供了一种时钟升压电路、片上高压生成电路及电子设备，通过电容器结合第三开关提升输出电压的范围，减少高压电荷泵的级数。

Description

时钟升压电路、片上高压生成电路及电子设备
技术领域
本公开涉及集成电路技术领域，尤其涉及一种时钟升压电路、片上高压生成电路及电子设备。
背景技术
现在常见的集成电路芯片电源电压有3V/1.8V/1.2V等。但是对于某些特殊芯片而言，例如闪存(Flash)芯片，其内部操作需要用到高于电源电压的电位，此时就需要在芯片内部设置电压转换电路来自行产生高电位。再例如显示面板，驱动其像素阵列也需要高于电源电压的电位。
由于电感在芯片上不容易实现和集成，因此通常利用MOS电容、MOS开关等可以方便集成到芯片上的元器件来实现DC-DC转换电路，例如电荷泵。图1示出了现有技术中集成电路芯片中使用的电荷泵的电路图。如图1所示，电荷泵电路包括四级迪克森(Dickson)电荷泵，分别为串联在输入端和输出端之间的MOS管(MD1-MD5)，相邻MOS管之间通过电容连接，电容C1-C4分别连接时钟φ1和反向时钟φ2，Cf用作限流器。
在实际工作中，输入端连接电源电压VDD，奇数级电容和偶数级电容在不同的半个时钟周期执行泵送操作，实现在输出端输出高电平VHH。
在相关技术中，NOR flash需要电荷泵产生高压以实现读写操作，在低电源电压***中，若要实现目标高压，需要多级电荷泵级联，造成芯片成本高、电路面积大的问题。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开提供一种时钟升压电路、片上高压生成电路及电子设备，至少在一定程度上克服相关技术中提供的芯片电路面积大、成本高的问题。
本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本公开的实践而习得。
根据本公开的一个方面，提供一种时钟升压电路，包括：
输入端子，接收时钟信号；
输出端子；
电容器，具有第一端和第二端，所述电容器的第一端与所述输入端子相连；
第一开关，连接在电源端子和所述输出端子之间；
第二开关，连接在所述输出端子和所述电容器的第二端之间；
第三开关，连接在所述电容器的第二端和地之间；
其中，在所述时钟信号为高电平时，所述第一开关和所述第三开关导通，所述第二开关断开；在所述时钟信号为低电平时，所述第一开关和所述第三开关断开，所述第二开关导通。
在本公开的一个实施例中，所述第一开关为PMOS晶体管，所述第二开关为第一NMOS晶体管，所述PMOS晶体管的栅极和所述第一NMOS晶体管的栅极相连且接收时钟信号的反相的时钟信号，所述PMOS晶体管的源极与电源端子连接，所述PMOS晶体管的漏极分别与所述第一NMOS晶体管的漏极和所述输出端子相连，所述第一NMOS晶体管的源极与所述电容器的第二端相连。
在本公开的一个实施例中，所述第三开关为第二NMOS晶体管，所述第二NMOS晶体管的源极接地，所述第二NMOS晶体管的栅极与所述输出端子连接，所述第二NMOS晶体管的漏极与所述电容器的第二端连接。
在本公开的一个实施例中，所述时钟升压电路还包括连接在所述输入端子和所述第一开关的栅极之间第一反相器，或者，所述时钟升压电路还包括连接在所述输入端子和所述电容器的第一端之间的第二反相器。
在本公开的一个实施例中，所述时钟升压电路还包括串联连接在所述输入端子和所述电容器的第一端之间的第一反相器和第二反相器，所述第一反相器和所述第二反相器的连接点与所述第一开关的栅极连接。
在本公开的一个实施例中，所述时钟信号的高电压为电源电压。
根据本公开的另一个方面，提供了一种片上高压生成电路，包括上述的时钟升压电路；以及电荷泵电路。
在本公开的一个实施例中，所述片上高压生成电路还包括分压电路、比较器和振荡器；其中，
所述比较器的第一输入端接收参考电压，所述比较器的第二输入端与所述分压电路的一端连接，所述分压电路的另一端与所述片上高压生成电路的输出端连接，所述比较器的输出端与所述振荡器连接，用于控制所述振荡器的开启或断开，所述振荡器输出时钟信号至时钟升压电路。
根据本公开的另一个方面，提供了一种电子设备，包括：如上述的片上高压生成电路。
在本公开的一个实施例中，所述电子设备为存储器。
本公开提供了一种时钟升压电路、片上高压生成电路及电子设备，通过电容器结合第三开关提升输出电压的范围，减少高压电荷泵的级数，降低芯片成本、减小电路面积。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出现有技术中集成电路芯片使用的电荷泵的电路图；
图2示出本公开实施例中一种时钟升压电路的电路图；
图3示出本公开图2所示时钟升压电路在工作时的时序图；
图4示出本公开又一实施例中一种时钟升压电路的电路图；
图5示出本公开实施例中一种片上高压生成电路的电路图；
图6示出本公开实施例中一种比较器输入电压的电路图；
图7示出本公开实施例中一种电子设备的结构框图。
具体实施方式
下面将参照附图更详细地描述本公开的优选实施方式。虽然附图中显示了本公开的优选实施方式，然而应该理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了使本公开更加透彻和完整，并且能够将本公开的范围完整地传达给本领域的技术人员。
文中的术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。
如背景技术所述，在某些特殊类型的集成电路芯片中，其内部操作需要用到高电平，例如，闪存芯片在电源电压降低的情况下仍然需要基本不变的编程和擦除高电平。而高电压的生成，依赖于片上设置的高压电路。
在芯片的电源电压逐渐降低，且芯片内部高压需求基本不变的情况下，即，VDD降低，VHH需求不变，现有的高压生成电路需要更多层级的电荷泵，并且工作效率低下，芯片面积大、成本高。
为了更好地提高特殊集成电路芯片中高压电荷泵的输出电压范围，如闪存芯片，本公开提供了一种驱动电路，上述驱动电路可以用作时钟升压电路，连接在用于提供时钟信号的振荡器之后，并且通过电容器和第三开关结合提升输出电压范围，以提升电荷泵的工作效率，有效减少电荷泵的级数，降低功耗。
下面结合附图及实施例对本示例实施方式进行详细说明。
图2示出本公开实施例中一种时钟升压电路的电路图，如图2所示，本公开实施例中提供的时钟升压电路，包括：输入端子，输入端子用于接收时钟信号CLK，时钟信号CLK可为由振荡器生成的矩形波信号，例如，矩形波信号的高电平等于电源电压VDD、低电平等于0且高低电平的持续时间相同(即占空比为50％)。在本文中，还可使用时钟信号CLK的反向信号，该反向信号可悲表示为反相的时钟信号CLKB，并且可以通过时钟信号CLK连接反相器获得该反相的时钟信号CLKB。应该理解的是，在反相的时钟信号CLKB控制下进行开关，也可看作是在时钟信号CLK的控制下进行开关，仅为控制的高低电平方向相反。
如图2所示，时钟升压电路包括：输入端子、输出端子、电容器C1、第一开关S1、第二开关S2和第三开关S3。输入端子接收时钟信号CLK，输出端子输出信号CLKH。电容器C1具有第一端D1和第二端D2，电容器C1的第一端(即，第一节点D1)与输入端子相连。第一开关S1连接在电源端子和输出端子之间。第二开关S2连接在输出端子和电容器C1的第二端(即，第二节点D2)之间。第三开关S3连接在电容器C1的第二端D2和地GND之间，即电容器C1的第二端D2与第二开关S2和第三开关S3的连接点相连。其中，在时钟信号为高电平时，第一开关S1和第三开关S3导通，第二开关S2断开；在时钟信号为低电平时，第一开关S1和第三开关S3断开，第二开关S2导通。
图3示出了图2所示时钟升压电路在工作时的时序图。如图3所示，时序图是在时钟升压电路稳定之后的时序图，例如，时序图为在若干时钟周期之后的时序图。当时钟升压电路稳定后，电容器C1两端的电压差为VDD。图3示出了三个完整的时钟周期，应该理解的是，在每一个完整的时钟周期内，都可以包括低电平阶段和高电平阶段，低电平阶段和高电平阶段的占空比为50％。
以下结合图3进一步描述时钟升压电路的各器件及工作原理。
具体地，时钟升压电路的输入端子接收时钟信号CLK。
在时钟信号CLK的高电平阶段，第一开关S1和第三开关S3导通，第二开关S2断开。由于第一开关S1导通时，时钟升压电路的输出端子与电源端子相连接，因此，时钟升压电路的输出端子的电压为VDD，即时钟升压电路的输出端子所输出的时钟信号CLKH的电压为VDD，时钟信号CLKH控制第三开关S3开启。在该阶段，电容器C1的第一节点D1的电压为VDD，而由于第三开关S3导通，使电容器C1的第二节点D2与地GND连接，故第二节点D2的电压CLK_BST为0V。
在时钟信号CLK的低电平阶段，第一开关S1和第三开关S3断开，第二开关S2导通。由于第二开关S2导通时，时钟升压电路的输出端子与电容器C1的第二端D2的电压CLK_BST电位相同，由于电容器C1的第一端D1电位为0，电容器C1的电压无法突变，故电容器C1的第二端D2的电位CLK_BST突变至-VDD，此时，时钟升压电路的输出端子的电压为-VDD，即时钟升压电路的输出端子所输出的时钟信号CLKH的电压为-VDD。
在图2所示的时钟升压电路中，在时钟信号CLK的高电平阶段，第一开关S1导通，为时钟升压电路输出端子提供电源电压VDD，同时，时钟升压电路输出端子的时钟信号CLKH控制第三开关S3导通，使电容器C1的第二端D2维持在电源电压VDD；在时钟信号CLK的低电平阶段，第二开关S2导通，第一开关S1和第三开关S3断开，电容器C1的第二端D2突变至-VDD，从而使时钟升压电路输出端子的时钟信号CLKH输出-VDD。具体地，第一开关S1和第二开关S2可为时钟信号CLK或反相的时钟信号CLKB控制的开关，例如，第一开关S1和第二开关S2可以分别为一个MOS晶体管或多个MOS晶体管的组合。由于第三开关S3在时钟信号的高电平阶段导通，第三开关S3可以为一个MOS晶体管或多个晶体管的组合，例如，串联的多个MOS晶体管。具体地，本公开可以通过输出端子在时钟信号CLK的从高电平阶段到低电平阶段的跳变，使得第三开关S3在低电平阶段关断。
图4示出了本公开又一实施例的一种时钟升压电路的电路图。如图4所示，时钟升压电路通过MOS晶体管实现开关S1-S3。
需要注意的是，在时钟升压电路中，第一开关S1为PMOS晶体管MP1，第二开关S2为第一NMOS晶体管MN2，第三开关S3为第二NMOS晶体管MN1，该时钟升压电路还包括电容器C1、以及串联连接在输入端子和电容器C1的第一端D1之间的第一反相器N1和第二反相器N2，第一反相器N1和第二反相器N2的连接点与第一开关S1的栅极连接。
具体地，时钟升压电路的输入端子与第一反相器N1的输入端相连，用于接收时钟信号CLK，并生成时钟信号CLK的反相的时钟信号CLKB。第一反相器N1的输出端分别与PMOS晶体管MP1的栅极和第一NMOS晶体管MN2的栅极相连，即PMOS晶体管MP1的栅极和第一NMOS晶体管MN2的栅极相连且接收时钟信号CLK的反相的时钟信号CLKB。
PMOS晶体管MP1的源极与电源端子连接，PMOS晶体管MP1的漏极分别与第一NMOS晶体管MN2的漏极和输出端子相连。第一NMOS晶体管MN2的源极分别与电容器C1的第二端D2和第二NMOS晶体管MN1的漏极相连，第二NMOS晶体管MN1的源极接地，第二NMOS晶体管MN1的栅极与输出端子相连。
进一步的，时钟信号CLK的高电压为电源电压VDD。在其他部分实施例中，时钟信号CLK和反相的时钟信号CLKB的高电平并不限于电源电压，也可为预设的高电压，时钟信号CLK和反相的时钟信号CLKB的低电平为0V。
在本公开的一个实施例中，时钟升压电路还包括连接在输入端子和第一开关S1的栅极之间第一反相器N1，或者，时钟升压电路还包括连接在输入端子和电容器C1的第一端D1之间的第二反相器N2，均可实现输出时钟信号CLK或反相的时钟信号CKLB的功能。
由此，本公开实施例提供的时钟升压电路，能够通过电容器C1结合第三开关S3提供输出电压的范围在-VDD到VDD之间，减少高压电荷泵的级数，降低芯片成本、减小电路面积。
基于同一发明构思，本公开实施例中还提供了一种片上高压生成电路，如下面的实施例所述。由于该电路实施例解决问题的原理与上述方法实施例相似，因此该电路实施例的实施可以参见上述方法实施例的实施，重复之处不再赘述。
电荷泵只是片上高压生成电路的一部分，为此，图5示出本公开实施例中一种片上高压生成电路的电路图。如图5所示，该电路包括：
上述的时钟升压电路，以及获取时钟升压电路的输出作为时钟输入的电荷泵。
如图5所示，除了电荷泵之外，片上高压生成电路还包括分压电路、比较器CMP和振荡器OSC，以及本公开提供的时钟升压电路，其中，
比较器CMP的第一输入端接收参考电压，比较器CMP的第二输入端与分压电路一端连接，分压电路的另一端与片上高压生成电路的输出端连接，比较器CMP的输出端与振荡器OSC连接，用于控制振荡器OSC的开启或断开，振荡器OSC输出时钟信号CLK或反相的时钟信号CLKB至时钟升压电路。
参考电压生成电路通常使用带隙基准来提供一个与电源电压和温度无关的参考电压VREF。
图6示出了分压电路的电路图。如图6所示，分压电路包括串联连接的第一电阻R1和第二电阻R2，第一电阻R1的一端接地，第二电阻R2的一端与片上高压生成电路的输出端VOUT连接，第一电阻R1和第二电阻R2的连接点与比较器CMP的第一输入端连接。假设流经第一电阻R1和第二电阻R2的电流为IDET，则第一电阻R1两端的电压为：
VDIV＝VOUT×R1/(R1+R2)。
当VDIV大于VREF时，Flag为低，振荡器OSC断开，VOUT减小；当VDIV小于VREF时，Flag为高，振荡器OSC开启，时钟升压电路向电荷泵提供时钟信号CLK，VOUT逐渐增大。
电荷泵是高压生成电路的主体，可由多种电路结构实现，图1所示的迪克森电荷泵是其中常用的一种。迪克森电荷泵使用一对非交叠时钟信号。在其他实施例中，电荷泵可以使用两对非交叠时钟信号。片上高压生成电路还可包括未显示在附图中的电压电平转换器，用于连接电荷泵与负载，实现开关作用，负载可为电容和/或电阻。
具体地，上述的时钟升压电路，包括：输入端子，输入端子用于接收时钟信号CLK，时钟信号CLK可为由振荡器生成的矩形波信号，例如，矩形波信号的高电平等于电源电压VDD、低电平等于0且高低电平的持续时间相同(即占空比为50％)。在本文中，还可使用时钟信号CLK的反向信号，该反向信号可悲表示为反相的时钟信号CLKB，并且可以通过时钟信号CLK连接反相器获得该反相的时钟信号CLKB。应该理解的是，在反相的时钟信号CLKB控制下进行开关，也可看作是在时钟信号CLK的控制下进行开关，仅为控制的高低电平方向相反。
本公开的实施例中，时钟升压电路包括：输入端子、输出端子、电容器C1、第一开关S1、第二开关S2和第三开关S3。输入端子接收时钟信号CLK，输出端子输出信号CLKH。电容器C1具有第一端D1和第二端D2，电容器C1的第一端(即，第一节点D1)与输入端子相连。第一开关S1连接在电源端子和输出端子之间。第二开关S2连接在输出端子和电容器C1的第二端(即，第二节点D2)之间。第三开关S3连接在电容器C1的第二端D2和地GND之间，即电容器C1的第二端D2与第二开关S2和第三开关S3的连接点相连。其中，在时钟信号为高电平时，第一开关S1和第三开关S3导通，第二开关S2断开；在时钟信号为低电平时，第一开关S1和第三开关S3断开，第二开关S2导通。
图3示出了时钟升压电路在工作时的时序图。如图3所示，时序图是在时钟升压电路稳定之后的时序图，例如，时序图为在若干时钟周期之后的时序图。当时钟升压电路稳定后，电容器C1两端的电压差为VDD。图3示出了三个完整的时钟周期，应该理解的是，在每一个完整的时钟周期内，都可以包括低电平阶段和高电平阶段，低电平阶段和高电平阶段的占空比为50％。
具体地，时钟升压电路的输入端子接收时钟信号CLK。
在时钟信号CLK的高电平阶段，第一开关S1和第三开关S3导通，第二开关S2断开。由于第一开关S1导通时，时钟升压电路的输出端子与电源端子相连接，因此，时钟升压电路的输出端子的电压为VDD，即时钟升压电路的输出端子所输出的时钟信号CLKH的电压为VDD，时钟信号CLKH控制第三开关S3开启。在该阶段，电容器C1的第一节点D1的电压为VDD，而由于第三开关S3导通，使电容器C1的第二节点D2与地GND连接，故第二节点D2的电压CLK_BST为0V。
在时钟信号CLK的低电平阶段，第一开关S1和第三开关S3断开，第二开关S2导通。由于第二开关S2导通时，时钟升压电路的输出端子与电容器C1的第二端D2的电压CLK_BST电位相同，由于电容器C1的第一端D1电位为0，电容器C1的电压无法突变，故电容器C1的第二端D2的电位CLK_BST突变至-VDD，此时，时钟升压电路的输出端子的电压为-VDD，即时钟升压电路的输出端子所输出的时钟信号CLKH的电压为-VDD。
具体地，第一开关S1和第二开关S2可为时钟信号CLK或反相的时钟信号CLKB控制的开关，例如，第一开关S1和第二开关S2可以分别为一个MOS晶体管或多个MOS晶体管的组合。由于第三开关S3在时钟信号的高电平阶段导通，第三开关S3可以为一个MOS晶体管或多个晶体管的组合，例如，串联的多个MOS晶体管。具体地，本公开可以通过输出端子在时钟信号CLK的从高电平阶段到低电平阶段的跳变，使得第三开关S3在低电平阶段关断。
图4示出了本公开又一实施例的一种时钟升压电路的电路图。如图4所示，时钟升压电路通过MOS晶体管实现开关S1-S3。
需要注意的是，在时钟升压电路中，第一开关S1为PMOS晶体管MP1，第二开关S2为第一NMOS晶体管MN2，第三开关S3为第二NMOS晶体管MN1，该时钟升压电路还包括电容器C1、以及串联连接在输入端子和电容器C1的第一端D1之间的第一反相器N1和第二反相器N2，第一反相器N1和第二反相器N2的连接点与第一开关S1的栅极连接。
具体地，时钟升压电路的输入端子与第一反相器N1的输入端相连，用于接收时钟信号CLK，并生成时钟信号CLK的反相的时钟信号CLKB。第一反相器N1的输出端分别与PMOS晶体管MP1的栅极和第一NMOS晶体管MN2的栅极相连，即PMOS晶体管MP1的栅极和第一NMOS晶体管MN2的栅极相连且接收时钟信号CLK的反相的时钟信号CLKB。
PMOS晶体管MP1的源极与电源端子连接，PMOS晶体管MP1的漏极分别与第一NMOS晶体管MN2的漏极和输出端子相连。第一NMOS晶体管MN2的源极分别与电容器C1的第二端D2和第二NMOS晶体管MN1的漏极相连，第二NMOS晶体管MN1的源极接地，第二NMOS晶体管MN1的栅极与输出端子相连。
进一步的，时钟信号CLK的高电压为电源电压VDD。在其他部分实施例中，时钟信号CLK和反相的时钟信号CLKB的高电平并不限于电源电压，也可为预设的高电压，时钟信号CLK和反相的时钟信号CLKB的低电平为0V。
在本公开的一个实施例中，时钟升压电路还包括连接在输入端子和第一开关S1的栅极之间第一反相器N1，或者，时钟升压电路还包括连接在输入端子和电容器C1的第一端D1之间的第二反相器N2，均可实现输出时钟信号CLK或反相的时钟信号CKLB的功能。
所属技术领域的技术人员能够理解，本发明的各个方面可以实现为***、方法或程序产品。因此，本发明的各个方面可以具体实现为以下形式，即：完全的硬件实施方式、完全的软件实施方式(包括固件、微代码等)，或硬件和软件方面结合的实施方式，这里可以统称为“电路”、“模块”或“***”。
下面参照图7来描述根据本发明的这种实施方式的电子设备70。图7显示的电子设备70仅仅是一个示例，不应对本发明实施例的功能和使用范围带来任何限制。
如图7所示，电子设备70的组件可以包括但不限于：上述的片上高压生成电路700。电子设备70可为存储器，存储器可以是非易失性存储器，例如闪存、只读存储器(ROM)，闪存包括NORFlash和NAND Flash，只读存储器包括PROM、EAROM、EPROM和EEPROM。存储器还可为易失性存储器(RAM)和/或高速缓存存储器，如DRAM。片上高压生成电路用于提供闪存的各种操作电压，例如读操作、擦除操作和编程操作中需要的电压。
初次之外，电子设备70还包括控制器701；存储器包括存储单元阵列702、以及用于选通上述存储单元阵列702的行选择器703和列选择器704。电子设备70中的高压生成电路700、控制器701、存储单元阵列702、以及用于选通上述存储单元阵列702的行选择器703和列选择器704可以通过总线或者其他方式连接。
其中，存储单元阵列702片上高压生成电路700的输出作为存储单元阵列702的驱动电压，片上高压生成电路700与行选择器703、列选择器704连接，用于驱动行选择器703和列选择器704选通存储单元阵列。
存储单元阵列702还可以包括具有一组(至少一个)程序模块的程序/实用工具，这样的程序模块包括但不限于：操作***、一个或者多个应用程序、其它程序模块以及程序数据，这些示例中的每一个或某种组合中可能包括网络环境的实现。
总线可以为表示几类总线结构中的一种或多种，包括存储单元总线或者控制器701、***总线、图形加速端口、处理单元或者使用多种总线结构中的任意总线结构的局域总线。
电子设备70也可以与一个或多个外部设备(例如键盘、指向设备、蓝牙设备等)通信，还可与一个或者多个使得用户能与该电子设备交互的设备通信，和/或与使得该电子设备70能与一个或多个其它计算设备进行通信的任何设备(例如路由器、调制解调器等等)通信。这种通信可以通过输入/输出(I/O)接口进行。并且，电子设备还可以通过网络适配器与一个或者多个网络(例如局域网(LAN)，广域网(WAN)和/或公共网络，例如因特网)通信。网络适配器通过总线与电子设备70的其它模块通信。应当明白，尽管图中未示出，可以结合电子设备使用其它硬件和/或软件模块，包括但不限于：微代码、设备驱动器、冗余处理单元、外部磁盘驱动阵列、RAID***、磁带驱动器以及数据备份存储***等。
对于电子设备实施例和片上高压生成电路实施例而言，由于其包括时钟升压电路，所以描述的比较简单，相关之处参见时钟升压电路实施例的部分说明即可。本公开的时钟升压电路能够通过电容器C1结合第三开关S3提供输出电压的范围在-VDD到VDD之间，减少高压电荷泵的级数，降低芯片成本、减小电路面积。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
尽管已描述了本发明实施例的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明实施例范围的所有变更和修改。
最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的相同要素。
以上对本发明所提供的一种时钟升压电路、一种片上高压生成电路以及一种电子设备，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims (10)

1.一种时钟升压电路，其特征在于，包括：
输入端子，接收时钟信号；
输出端子；
电容器，具有第一端和第二端，所述电容器的第一端与所述输入端子相连；
第一开关，连接在电源端子和所述输出端子之间；
第二开关，连接在所述输出端子和所述电容器的第二端之间；
第三开关，连接在所述电容器的第二端和地之间；
其中，在所述时钟信号为高电平时，所述第一开关和所述第三开关导通，所述第二开关断开；在所述时钟信号为低电平时，所述第一开关和所述第三开关断开，所述第二开关导通。
2.根据权利要求1所述的时钟升压电路，其特征在于，所述第一开关为PMOS晶体管，所述第二开关为第一NMOS晶体管，所述PMOS晶体管的栅极和所述第一NMOS晶体管的栅极相连且接收时钟信号的反相的时钟信号，所述PMOS晶体管的源极与电源端子连接，所述PMOS晶体管的漏极分别与所述第一NMOS晶体管的漏极和所述输出端子相连，所述第一NMOS晶体管的源极与所述电容器的第二端相连。
3.根据权利要求1或2所述的时钟升压电路，其特征在于，所述第三开关为第二NMOS晶体管，所述第二NMOS晶体管的源极接地，所述第二NMOS晶体管的栅极与所述输出端子连接，所述第二NMOS晶体管的漏极与所述电容器的第二端连接。
4.根据权利要求2所述的时钟升压电路，其特征在于，所述时钟升压电路还包括连接在所述输入端子和所述第一开关的栅极之间第一反相器，或者，所述时钟升压电路还包括连接在所述输入端子和所述电容器的第一端之间的第二反相器。
5.根据权利要求2所述的时钟升压电路，其特征在于，所述时钟升压电路还包括串联连接在所述输入端子和所述电容器的第一端之间的第一反相器和第二反相器，所述第一反相器和所述第二反相器的连接点与所述第一开关的栅极连接。
6.根据权利要求1所述的时钟升压电路，其特征在于，所述时钟信号的高电压为电源电压。
7.一种片上高压生成电路，其特征在于，包括如权利要求1-6任一项所述的时钟升压电路；以及电荷泵电路。
8.根据权利要求7所述的片上高压生成电路，其特征在于，所述片上高压生成电路还包括分压电路、比较器和振荡器；其中，
所述比较器的第一输入端接收参考电压，所述比较器的第二输入端与所述分压电路的一端连接，所述分压电路的另一端与所述片上高压生成电路的输出端连接，所述比较器的输出端与所述振荡器连接，用于控制所述振荡器的开启或断开，所述振荡器输出时钟信号至时钟升压电路。
9.一种电子设备，其特征在于，包括：如权利要求7-8任一项所述的片上高压生成电路。
10.根据权利要求9所述的电子设备，其特征在于，所述电子设备为存储器。
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