JP2001005426A - Ｅｌ表示装置及び電子装置 - Google Patents

Ｅｌ表示装置及び電子装置

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Abstract

(57)【要約】 【課題】 鮮明な多階調カラー表示の可能なＥＬ表示装
置及びそれを具備する電子装置を提供する。 【解決手段】 画素１０４に設けられた電流制御用ＴＦ
Ｔ１０８とＥＬ素子１１０との間に、電流制御用ＴＦＴ
１０８のオン抵抗よりも抵抗値の高い抵抗体１０９を設
けることでＥＬ素子１１０に供給される電流を制御す
る。そして、ＥＬ素子１１０の発光、非発光を時間で制
御する時分割駆動方式により階調表示を行い、電流制御
用ＴＦＴ１０８の特性バラツキによる影響を防ぐ。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本願発明は半導体素子（半導
体薄膜を用いた素子）を基板上に作り込んで形成された
ＥＬ（エレクトロルミネッセンス）表示装置及びそのＥ
Ｌ表示装置を表示ディスプレイとして有する電子装置
（電子デバイス）に関する。
【０００２】
【従来の技術】近年、基板上にＴＦＴを形成する技術が
大幅に進歩し、アクティブマトリクス型表示装置への応
用開発が進められている。特に、ポリシリコン膜を用い
たＴＦＴは、従来のアモルファスシリコン膜を用いたＴ
ＦＴよりも電界効果移動度（モビリティともいう）が高
いので、高速動作が可能である。そのため、従来、基板
外の駆動回路で行っていた画素の制御を、画素と同一の
基板上に形成した駆動回路で行うことが可能となってい
る。
【０００３】このようなアクティブマトリクス型表示装
置は、同一基板上に様々な回路や素子を作り込むことで
製造コストの低減、表示装置の小型化、歩留まりの上
昇、スループットの低減など、様々な利点が得られると
して注目されている。
【０００４】従来、アクティブマトリクス型ＥＬ表示装
置の画素構造は図３に示すようなものが一般的であっ
た。図３において、３０１はスイッチング素子として機
能するＴＦＴ（以下、スイッチング用ＴＦＴという）、
３０２はＥＬ素子３０３に供給する電流を制御するため
の素子（電流制御素子）として機能するＴＦＴ（以下、
電流制御用ＴＦＴという）、３０４はコンデンサ（保持
容量）である。スイッチング用ＴＦＴ３０１はゲート配
線３０５及びソース配線（データ配線）３０６に接続さ
れている。また、電流制御用ＴＦＴ３０２はのドレイン
はＥＬ素子３０３に、ソースは電源供給線３０７に接続
されている。
【０００５】ゲート配線３０５が選択されるとスイッチ
ング用ＴＦＴ３０１のゲートが開き、ソース配線３０６
のデータ信号がコンデンサ３０４に蓄積され、電流制御
用ＴＦＴ３０２のゲートが開く。そして、スイッチング
用ＴＦＴ３０１のゲートが閉じた後、コンデンサ３０４
に蓄積された電荷によって電流制御用ＴＦＴ３０２のゲ
ートは開いたままとなり、その間、ＥＬ素子３０３が発
光する。このＥＬ素子３０３の発光量は流れる電流量で
変化する。
【０００６】このとき、ＥＬ素子３０３に供給される電
流量は電流制御用ＴＦＴ３０２のゲート電圧によって制
御される。その様子を図４に示す。
【０００７】図４（Ａ）は電流制御用ＴＦＴのトランジ
スタ特性を示すグラフであり、４０１はＩｄ−Ｖｇ特性
（又はＩｄ−Ｖｇ曲線）と呼ばれている。ここでＩｄは
ドレイン電流であり、Ｖｇはゲート電圧である。このグ
ラフにより任意のゲート電圧に対して流れる電流量を知
ることができる。
【０００８】通常、ＥＬ素子を駆動するにあたって、上
記Ｉｄ−Ｖｇ特性の点線４０２で示した領域を用いる。
４０２で囲んだ領域の拡大図を図４（Ｂ）に示す。
【０００９】図４（Ｂ）において、斜線で示す領域はサ
ブスレッショルド領域と呼ばれている。実際にはしきい
値電圧（Ｖｔｈ）近傍又はそれ以下のゲート電圧である
領域を指し、この領域ではゲート電圧の変化に対して指
数関数的にドレイン電流が変化する。この領域を使って
ゲート電圧による電流制御を行う。
【００１０】スイッチング用ＴＦＴ３０１が開いて画素
内に入力されたデータ信号は、まずコンデンサ３０４に
蓄積され、そのデータ信号がそのまま電流制御用ＴＦＴ
３０２のゲート電圧となる。このとき、図４（Ａ）に示
したＩｄ−Ｖｇ特性に従ってゲート電圧に対してドレイ
ン電流が１対１で決まる。即ち、データ信号に対応して
所定の電流がＥＬ素子３０３を流れ、その電流量に対応
した発光量で前記ＥＬ素子３０３が発光する。
【００１１】以上のように、データ信号によってＥＬ素
子の発光量が制御され、その発光量の制御によって階調
表示がなされる。この方式はいわゆるアナログ階調と呼
ばれる方式であり、信号の振幅の変化で階調表示が行わ
れる。
【００１２】しかしながら、上記アナログ階調方式はＴ
ＦＴの特性バラツキに非常に弱いという欠点がある。例
えばスイッチング用ＴＦＴのＩｄ−Ｖｇ特性が同じ階調
を表示する隣接画素のスイッチング用ＴＦＴと異なる場
合（全体的にプラス又はマイナス側へシフトした場合）
を想定する。
【００１３】その場合、各スイッチング用ＴＦＴのドレ
イン電流はバラツキの程度にもよるが異なるものとな
り、各画素の電流制御用ＴＦＴには異なるゲート電圧が
かかることになる。即ち、各ＥＬ素子に対して異なる電
流が流れ、結果として異なる発光量となり、同じ階調表
示を行えなくなる。
【００１４】また、仮に各画素の電流制御用ＴＦＴに等
しいゲート電圧がかかったとしても、電流制御用ＴＦＴ
のＩｄ−Ｖｇ特性にバラツキがあれば、同じドレイン電
流を出力することはできない。さらに、図４（Ａ）から
も明らかなようにゲート電圧の変化に対して指数関数的
にドレイン電流が変化するような領域を使っているた
め、Ｉｄ−Ｖｇ特性が僅かでもずれれば、等しいゲート
電圧がかかっても出力される電流量は大きく異なるとい
った事態が生じうる。こうなってしまうとＥＬ素子の発
光量が隣接画素で大きく異なってしまう。
【００１５】実際には、スイッチング用ＴＦＴと電流制
御用ＴＦＴとの、両者のバラツキの相乗効果となるので
条件的にはさらに厳しい。このように、アナログ階調方
式はＴＦＴの特性バラツキに対して極めて敏感であり、
その点が従来のアクティブマトリクス型ＥＬ表示装置の
多色カラー化における障害となっていた。
【００１６】
【発明が解決しようとする課題】本願発明は上記問題点
を鑑みてなされたものであり、鮮明な多階調カラー表示
の可能なアクティブマトリクス型ＥＬ表示装置を提供す
ることを課題とする。そして、そのようなアクティブマ
トリクス型ＥＬ表示装置を表示用ディスプレイとして具
備する高性能な電子装置（電子デバイス）を提供するこ
とを課題とする。
【００１７】
【課題を解決するための手段】本出願人はアナログ階調
方式の問題はＥＬ素子に流れる電流制御用ＴＦＴの特性
バラツキ、特に電流制御用ＴＦＴのオン抵抗のバラツキ
に起因することを見いだした。なお、オン抵抗とはＴＦ
Ｔのドレイン電圧をその時に流れているドレイン電流で
割った値である。
【００１８】即ち、電流制御用ＴＦＴのオン抵抗がＴＦ
Ｔ間でばらつくために同一条件でも異なる電流（ドレイ
ン電流）が流れてしまい、その結果、所望の階調が得ら
れないという不具合が生じるのである。
【００１９】そこで本願発明では、電流制御用ＴＦＴの
ドレインとＥＬ素子との間に抵抗体（Ｒ）を直列に接続
し、その抵抗体によって電流制御用ＴＦＴからＥＬ素子
へ供給される電流量を制御することを目的とする。この
ためには、電流制御用ＴＦＴのオン抵抗よりも十分に抵
抗の高い抵抗体を設ける必要がある。抵抗値としては１
ｋΩ〜５０ＭΩ（好ましくは１０ｋΩ〜１０ＭΩ、さら
に好ましくは５０ｋΩ〜１ＭΩ）の範囲から選択すれば
良い。
【００２０】また、本願発明を実施する場合、ＥＬ素子
に流れる電流量が抵抗体（Ｒ）の抵抗値で決まり、供給
される電流は常に一定となる。即ち、従来のような電流
値を制御して階調表示を行うアナログ階調方式は使えな
い。そこで本願発明では電流制御用ＴＦＴを単に電流供
給用のスイッチング素子として用いた時間分割方式の階
調表示（以下、時分割階調という）を用いることを特徴
としている。
【００２１】具体的には以下のようにして時分割階調表
示を行う。ここでは８ビットデジタル駆動方式により２
５６階調（１６７７万色）のフルカラー表示を行う場合
について説明する。
【００２２】まず、画像１フレームを８つのサブフレー
ムに分割する。なお、表示領域の全画素にデータを入力
する１周期を１フレームと呼び、通常のＥＬディスプレ
イでは発振周波数は６０Ｈｚ、即ち１秒間に６０フレー
ムが形成される。１秒間のフレーム数がこれ以下になる
と視覚的にフリッカ等の画像のちらつきが目立ち始め
る。なお、１フレームをさらに複数に分割したフレーム
をサブフレームと呼ぶ。
【００２３】１つのサブフレームはアドレス期間（Ｔ
a）とサステイン期間（Ｔs）とに分けられる。アドレス
期間とは、１サブフレーム期間中、全画素にデータを入
力するのに要する時間全体であり、サステイン期間（点
灯期間と言っても良い）とは、ＥＬ素子を発光させてい
る期間を示している。（図１０）
【００２４】ここで１つ目のサブフレームをＳＦ１と呼
び、以下２つ目のサブフレームから８つ目のサブフレー
ムまでをＳＦ２〜ＳＦ８と呼ぶ。また、アドレス期間
（Ｔa）はＳＦ１〜ＳＦ８まで一定である。一方、ＳＦ
１〜ＳＦ８のサステイン期間（Ｔs）をそれぞれＴs1〜
Ｔs8とする。
【００２５】この時、Ｔs1：Ｔs2：Ｔs3：Ｔs4：Ｔs5：
Ｔs6：Ｔs7：Ｔs8＝１：１／２：１／４：１／８：１／
１６：１／３２：１／６４：１／１２８となるようにサ
ステイン期間を設定する。但し、ＳＦ１〜ＳＦ８を出現
させる順序はどのようにしても良い。このサステイン期
間の組み合わせで２５６階調のうち所望の階調表示を行
うことができる。
【００２６】まず、画素が有するＥＬ素子の対向電極
（ＴＦＴに接続されていない側の電極を指す。通常は陰
極となる。）に電圧を加えない（選択しない）状態とし
ておき、ＥＬ素子を発光させずに各画素にデータ信号を
入力していく。この期間がアドレス期間となる。そし
て、全ての画素にデータが入力されてアドレス期間が終
了したら、対向電極に電圧を加えて（選択して）一斉に
ＥＬ素子を発光させる。この期間がサステイン期間とな
る。また、発光させる（画素を点灯させる）期間はＴs1
〜Ｔs8までのいずれかの期間である。ここではＴs8の期
間、所定の画素を点灯させたとする。
【００２７】次に、再びアドレス期間に入り、全画素に
データ信号を入力したらサステイン期間に入る。このと
きはＴs1〜Ｔs7のいずれかの期間がサステイン期間とな
る。ここではＴs7の期間、所定の画素を点灯させたとす
る。
【００２８】以下、残りの６つのサブフレームについて
同様の動作を繰り返し、順次Ｔs6、Ｔs5…Ｔs1とサステ
イン期間を設定し、それぞれのサブフレームで所定の画
素を点灯させたとする。
【００２９】８つのサブフレームが出現したら１フレー
ムを終えたことになる。このとき、サステイン期間の積
算によってその画素の階調を制御する。例えば、Ｔs1と
Ｔs2を選択した場合には全灯を１００％としたうちの７
５％の輝度を表現でき、Ｔs3とＴs5とＴs8を選択した場
合には１６％の輝度を表現できる。
【００３０】なお、以上は２５６階調の場合について説
明したが、他の階調表示を行うことも可能である。
【００３１】ｎビット（ｎは２以上の整数）の階調（２
n階調）の表示を行う場合には、まず１フレームをｎビ
ットの階調に対応させてｎ枚のサブフレーム（ＳＦ1、
ＳＦ2、ＳＦ3…ＳＦ(n-1)、ＳＦ(n)と表す）に分割す
る。階調が多くなるにつれて１フレームの分割数も増
え、駆動回路を高い周波数で駆動しなければならない。
【００３２】さらに、これらｎ枚の各サブフレームはア
ドレス期間（Ｔa）及びサステイン期間（Ｔs）に分離さ
れる。即ち、全てのＥＬ素子に共通な対向電極に対して
電圧を加えるか加えないかを選択することによってアド
レス期間とサステイン期間を選択する。
【００３３】そして、ｎ枚の各サブフレームのサステイ
ン期間（但し、ＳＦ1、ＳＦ2、ＳＦ3…ＳＦ(n-1)、ＳＦ
(n)に対応するサステイン期間を各々Ｔs1、Ｔs2、Ｔs3
…Ｔs(n-1)、Ｔs(n)と表す）をＴs1：Ｔs2：Ｔs3：…：
Ｔs(n-1)：Ｔs(n)＝２0：２-1：２-2：…：２-(n-2)：
２-(n-1)となるように処理する。
【００３４】この状態で、任意の１サブフレームでは順
次画素が選択され（厳密には各画素のスイッチング用Ｔ
ＦＴが選択され）、電流制御用ＴＦＴのゲート電極に所
定のゲート電圧（データ信号に対応する）が加わる。こ
のとき、電流制御用ＴＦＴが導通状態になるようなデー
タ信号が入力された画素のＥＬ素子は、アドレス期間終
了後、そのサブフレームに割り当てられたサステイン期
間だけ発光する、即ち所定の画素が点灯する。
【００３５】この動作をｎ枚のサブフレーム全てにおい
て繰り返し、そのサステイン期間の積算によって各画素
の階調が制御される。従って、任意の一画素に注目する
と、その画素が各サブフレームでどれだけの期間点灯し
たか（どれだけのサステイン期間を経由したか）によっ
て、その一画素の階調が制御される。
【００３６】以上のように、アクティブマトリクス型Ｅ
Ｌ表示装置において、電流制御用ＴＦＴのドレインとＥ
Ｌ素子との間に抵抗体（Ｒ）を設け、ＥＬ素子を流れる
電流を常に一定とした上で、時分割階調表示を行う点が
本願発明の特徴である。この構成によりＴＦＴの特性バ
ラツキによる階調不良を防ぐことができる。
【００３７】
【発明の実施の形態】まず、本願発明のアクティブマト
リクス型ＥＬ表示装置の回路構成を図１（Ａ）に示す。
図１（Ａ）のアクティブマトリクス型ＥＬ表示装置は、
基板上に形成されたＴＦＴによって画素部１０１、画素
部の周辺に配置されたデータ信号側駆動回路１０２及び
ゲート信号側駆動回路１０３が形成される。なお、デー
タ側信号側駆動回路とゲート信号側駆動回路はどちらも
画素部を挟んで１対で設けても構わない。
【００３８】データ信号側駆動回路１０２は基本的にシ
フトレジスタ１０２a、ラッチ（Ａ）１０２b、ラッチ
（Ｂ）１０２cを含む。また、シフトレジスタ１０２aに
はクロックパルス（ＣＫ）及びスタートパルス（ＳＰ）
が入力され、ラッチ（Ａ）１０２bにはデジタルデータ
信号（Digital Data Signals）が入力され、ラッチ
（Ｂ）１０２cにはラッチ信号（Latch Signals）が入力
される。
【００３９】本願発明では画素部に入力されるデータ信
号がデジタル信号であり、また液晶表示装置と異なり電
圧階調表示ではないので、「０」または「１」の情報を
有するデジタルデータ信号がそのまま画素部へと入力さ
れる。
【００４０】画素部１０１にはマトリクス状に複数の画
素１０４が配列される。画素１０４の拡大図を図１
（Ｂ）に示す。図１（Ｂ）において、１０５はスイッチ
ング用ＴＦＴであり、ゲート信号を入力するゲート配線
１０６とデータ信号を入力するデータ配線（ソース配線
ともいう）１０７に接続されている。
【００４１】また、１０８は電流制御用ＴＦＴであり、
そのゲートはスイッチング用ＴＦＴ１０５のドレインに
接続される。そして、電流制御用ＴＦＴ１０８のドレイ
ンは抵抗体１０９を介してＥＬ素子１１０に接続され、
ソースは電源供給線１１１に接続される。ＥＬ素子１１
０は電流制御用ＴＦＴ１０８に接続された陽極（画素電
極）と、ＥＬ層を挟んで陽極に対向して設けられた陰極
（対向電極）とでなり、陰極は所定の電源１１２に接続
されている。
【００４２】なお、抵抗体１０９は電流制御用ＴＦＴ１
０８のオン抵抗よりも十分に大きい抵抗値を示す素子で
あれば良いため構造等に限定はない。抵抗値の高い半導
体層を用いると形成が容易であり好ましい。
【００４３】また、スイッチング用ＴＦＴ１０５が非選
択状態（オフ状態）にある時、電流制御用ＴＦＴ１０８
のゲート電圧を保持するためにコンデンサ１１３が設け
られる。このコンデンサ１１３はスイッチング用ＴＦＴ
１０５のドレインと電源供給線１１１とに接続されてい
る。
【００４４】以上のような画素部に入力されるデジタル
データ信号は、時分割階調データ信号発生回路１１４に
て形成される。この回路ではアナログ信号又はデジタル
信号でなるビデオ信号（画像情報を含む信号）を、時分
割階調を行うためのデジタルデータ信号に変換すると共
に、時分割階調表示を行うために必要なタイミングパル
ス等を発生させる回路である。
【００４５】典型的には、時分割階調データ信号発生回
路１１４には、１フレームをｎビット（ｎは２以上の整
数）の階調に対応した複数のサブフレームに分割する手
段と、それら複数のサブフレームにおいてアドレス期間
及びサステイン期間を選択する手段と、そのサステイン
期間をＴs1：Ｔs2：Ｔs3：…：Ｔs(n-1)：Ｔs(n)＝
２ 0：２-1：２-2：…：２-(n-2)：２-(n-1)となるよう
に設定する手段とが含まれる。
【００４６】この時分割階調データ信号発生回路１１４
は、本願発明のＥＬ表示装置の外部に設けられても良
い。その場合、そこで形成されたデジタルデータ信号が
本願発明のＥＬ表示装置に入力される構成となる。この
場合、本願発明のＥＬ表示装置をディスプレイとして有
する電子装置は、本願発明のＥＬ表示装置と時分割階調
データ信号発生回路を別の部品として含むことになる。
【００４７】また、時分割階調データ信号発生回路１１
４をＩＣチップなどの形で本願発明のＥＬ表示装置に実
装しても良い。その場合、そのＩＣチップで形成された
デジタルデータ信号が本願発明のＥＬ表示装置に入力さ
れる構成となる。この場合、本願発明のＥＬ表示装置を
ディスプレイとして有する電子装置は、時分割階調デー
タ信号発生回路を含むＩＣチップを実装した本願発明の
ＥＬ表示装置を部品として含むことになる。
【００４８】また最終的には、時分割階調データ信号発
生回路１１４を画素部１０４、データ信号側駆動回路１
０２及びゲート信号側駆動回路と同一の基板上にＴＦＴ
でもって形成しうる。この場合、ＥＬ表示装置に画像情
報を含むビデオ信号を入力すれば全て基板上で処理する
ことができる。勿論、この場合の時分割階調データ信号
発生回路は本願発明で用いるポリシリコン膜を活性層と
するＴＦＴで形成することが望ましい。また、この場
合、本願発明のＥＬ表示装置をディスプレイとして有す
る電子装置は、時分割階調データ信号発生回路がＥＬ表
示装置自体に内蔵されており、電子装置の小型化を図る
ことが可能である。
【００４９】次に、本願発明のアクティブマトリクス型
ＥＬ表示装置について、断面構造の概略を図２に示す。
【００５０】図２において、１１は基板、１２は下地と
なる絶縁膜（以下、下地膜という）である。基板１１と
しては透光性基板、代表的にはガラス基板、石英基板、
ガラスセラミックス基板、又は結晶化ガラス基板を用い
ることができる。但し、作製プロセス中の最高処理温度
に耐えるものでなくてはならない。
【００５１】また、下地膜１２は特に可動イオンを含む
基板や導電性を有する基板を用いる場合に有効である
が、石英基板には設けなくても構わない。下地膜１２と
しては、珪素（シリコン）を含む絶縁膜を用いれば良
い。なお、本明細書において「珪素を含む絶縁膜」と
は、具体的には酸化珪素膜、窒化珪素膜若しくは窒化酸
化珪素膜（ＳｉＯｘＮｙ：ｘ、ｙは任意の整数、で示さ
れる）など珪素に対して酸素若しくは窒素を所定の割合
で含ませた絶縁膜を指す。
【００５２】２０１はスイッチング用ＴＦＴ、２０２は
電流制御用ＴＦＴであり、どちらもｎチャネル型ＴＦＴ
で形成されている。ｎチャネル型ＴＦＴの電界効果移動
度はｐチャネル型ＴＦＴの電界効果移動度よりも大きい
ため、動作速度が早く大電流を流しやすい。また、同じ
電流量を流すにもＴＦＴサイズはｎチャネル型ＴＦＴの
方が小さくできる。そのため、ｎチャネル型ＴＦＴを電
流制御用ＴＦＴとして用いた方が画像表示部の有効発光
面積が広くなるので好ましい。
【００５３】ただし、本願発明において、スイッチング
用ＴＦＴと電流制御用ＴＦＴをｎチャネル型ＴＦＴに限
定する必要はなく、両方又はどちらか片方にｐチャネル
型ＴＦＴを用いることも可能である。
【００５４】スイッチング用ＴＦＴ２０１は、ソース領
域１３、ドレイン領域１４、ＬＤＤ領域１５a〜１５d、
分離領域１６及びチャネル形成領域１７a、１７bを含む
活性層、ゲート絶縁膜１８、ゲート電極１９a、１９b、
第１層間絶縁膜２０、ソース配線２１並びにドレイン配
線２２を有して形成される。なお、ゲート絶縁膜１８又
は第１層間絶縁膜２０は基板上の全ＴＦＴに共通であっ
ても良いし、回路又は素子に応じて異ならせても良い。
【００５５】また、図２に示すスイッチング用ＴＦＴ２
０１はゲート電極１９a、１９bが電気的に接続されてお
り、いわゆるダブルゲート構造となっている。勿論、ダ
ブルゲート構造だけでなく、トリプルゲート構造などい
わゆるマルチゲート構造（直列に接続された二つ以上の
チャネル形成領域を有する活性層を含む構造）であって
も良い。
【００５６】マルチゲート構造はオフ電流を低減する上
で極めて有効であり、スイッチング用ＴＦＴのオフ電流
を十分に低くすれば、それだけ図１（Ｂ）に示すコンデ
ンサ１１２に必要な容量を小さくすることができる。即
ち、コンデンサ１１２の専有面積を小さくすることがで
きるので、マルチゲート構造とすることはＥＬ素子１０
９の有効発光面積を広げる上でも有効である。
【００５７】さらに、スイッチング用ＴＦＴ２０１にお
いては、ＬＤＤ領域１５a〜１５dは、ゲート絶縁膜１８
を介してゲート電極１７a、１７bと重ならないように設
ける。このような構造はオフ電流を低減する上で非常に
効果的である。また、ＬＤＤ領域１５a〜１５dの長さ
（幅）は０．５〜３．５μｍ、代表的には２．０〜２．
５μｍとすれば良い。
【００５８】なお、チャネル形成領域とＬＤＤ領域との
間にオフセット領域（チャネル形成領域と同一組成の半
導体層でなり、ゲート電圧が印加されない領域）を設け
ることはオフ電流を下げる上でさらに好ましい。また、
二つ以上のゲート電極を有するマルチゲート構造の場
合、チャネル形成領域の間に設けられた分離領域１６
（ソース領域又はドレイン領域と同一の濃度で同一の不
純物元素が添加された領域）がオフ電流の低減に効果的
である。
【００５９】次に、電流制御用ＴＦＴ２０２は、ソース
領域２６、ドレイン領域２７、ＬＤＤ領域２８及びチャ
ネル形成領域２９を含む活性層、ゲート絶縁膜１８、ゲ
ート電極３０、第１層間絶縁膜２０、ソース配線３１並
びにドレイン配線３２を有して形成される。但し、図２
の場合はドレイン領域２７とドレイン配線３２との間に
抵抗体３３、接続領域３４とが設けられている。
【００６０】抵抗体３３は図１（Ｂ）の抵抗体１０９に
相当し、接続領域３４は抵抗体３３とドレイン配線３２
とを電気的に接続するための高濃度不純物領域（ドレイ
ン領域２７と同じ組成の不純物領域）である。なお、こ
こでは電流制御用ＴＦＴ２０２の活性層を延長させて同
ＴＦＴと抵抗体３３とを電気的に接続しているが、電気
的な接続方法はこの構造に限定する必要はない。
【００６１】なお、５５で示される薄膜は抵抗体３３を
形成する際にドーピングマスクとして用いる薄膜（以
下、マスク膜という）であり、ここではゲート電極３０
と同時に形成される。図２の場合、マスク膜５５はゲー
ト電極３０と同一材料でなる導電膜だが電気的に孤立さ
せておけば良い。
【００６２】図２の構造とする場合、抵抗体３３はＬＤ
Ｄ領域２８と同一組成の不純物領域で形成される。そし
て、抵抗体の長さと断面積で抵抗値が決定される。何も
不純物を添加しない真性な半導体層で形成することも可
能であるが、抵抗値の制御が困難になるので、不純物を
添加して制御する方が好ましい。
【００６３】なお、上記のように抵抗体３３を半導体層
で形成する場合、ＥＬ素子から発した光が抵抗体に当た
ると抵抗値が変化する可能性がある。従って、図２のよ
うに遮光性を有するマスク膜を設けておいて遮光膜とし
て用いることは、抵抗値の変化を防ぐという意味で有効
である。
【００６４】また、図１（Ｂ）に示すように、スイッチ
ング用ＴＦＴのドレインは電流制御用ＴＦＴのゲートに
接続されている。具体的には電流制御用ＴＦＴ２０２の
ゲート電極３０はスイッチング用ＴＦＴ２０１のドレイ
ン領域１４とドレイン配線（接続配線とも言える）２２
を介して電気的に接続されている。なお、ゲート電極３
０はシングルゲート構造となっているが、マルチゲート
構造であっても良い。また、ソース配線３１は図１
（Ｂ）の電源供給線１１０に接続される。
【００６５】電流制御用ＴＦＴ２０２はＥＬ素子に注入
される電流量を制御するための素子であり、比較的多く
の電流が流れる。そのため、チャネル幅（Ｗ）はスイッ
チング用ＴＦＴのチャネル幅よりも大きく設計すること
が好ましい。また、電流制御用ＴＦＴ２０２に過剰な電
流が流れないように、チャネル長（Ｌ）は長めに設計す
ることが好ましい。望ましくは一画素あたり０．５〜２
μＡ（好ましくは１〜１．５μＡ）となるようにする。
【００６６】以上のことを踏まえると、図９に示すよう
にスイッチング用ＴＦＴのチャネル長をＬ１（但しＬ１
＝Ｌ１a＋Ｌ１b）、チャネル幅をＷ１とし、電流制御用
ＴＦＴのチャネル長をＬ２、チャネル幅をＷ２とした
時、Ｗ１は０．１〜５μm（代表的には１〜３μm）、Ｗ
２は０．５〜３０μm（代表的には２〜１０μm）とする
のが好ましい。また、Ｌ１は０．２〜１８μm（代表的
には２〜１５μm）、Ｌ２は０．１〜５０μm（代表的に
は１〜２０μm）とするのが好ましい。但し、以上の数
値に限定する必要はない。なお、図９に記載されたＬ３
は抵抗体の長さ、Ｗ３は抵抗体の幅である。
【００６７】また、図２に示したＥＬ表示装置は、電流
制御用ＴＦＴ２０２において、ドレイン領域２７とチャ
ネル形成領域２９との間にＬＤＤ領域２８が設けられ、
且つ、ＬＤＤ領域２８がゲート絶縁膜１８を介してゲー
ト電極３０に重なっている領域と重なっていない領域と
を有する点にも特徴がある。
【００６８】電流制御用ＴＦＴ２０２は、ＥＬ素子２０
３を発光させるために比較的多くの電流を流すため、ホ
ットキャリア注入による劣化対策を講じておくことが望
ましい。また、黒色を表示する際は、電流制御用ＴＦＴ
２０２をオフ状態にしておくが、その際、オフ電流が高
いときれいな黒色表示ができなくなり、コントラストの
低下等を招く。従って、オフ電流も抑える必要がある。
【００６９】ホットキャリア注入による劣化に関して
は、ゲート電極に対してＬＤＤ領域が重なった構造が非
常に効果的であることが知られている。しかしながら、
ＬＤＤ領域全体を重ねてしまうとオフ電流が増加してし
まうため、本出願人は上記構造に加えてゲート電極に重
ならないＬＤＤ領域を直列に設けるという新規な構造に
よって、ホットキャリア対策とオフ電流対策とを同時に
解決している。
【００７０】この時、ゲート電極に重なったＬＤＤ領域
の長さは０．１〜３μm（好ましくは０．３〜１．５μ
m）にすれば良い。長すぎては寄生容量を大きくしてし
まい、短すぎてはホットキャリアを防止する効果が弱く
なってしまう。また、ゲート電極に重ならないＬＤＤ領
域の長さは１．０〜３．５μｍ（好ましくは１．５〜
２．０μｍ）にすれば良い。長すぎると十分な電流を流
せなくなり、短すぎるとオフ電流を低減する効果が弱く
なる。
【００７１】また、上記構造においてゲート電極とＬＤ
Ｄ領域とが重なった領域では寄生容量が形成されてしま
うため、ソース領域２６とチャネル形成領域２９との間
には設けない方が好ましい。電流制御用ＴＦＴはキャリ
ア（ここでは電子）の流れる方向が常に同一であるの
で、ドレイン領域側のみにＬＤＤ領域を設けておけば十
分である。
【００７２】また、流しうる電流量を多くするという観
点から見れば、電流制御用ＴＦＴ２０２の活性層（特に
チャネル形成領域）の膜厚を厚くする（好ましくは５０
〜１００ｎｍ、さらに好ましくは６０〜８０ｎｍ）こと
も有効である。逆に、スイッチング用ＴＦＴ２０１の場
合はオフ電流を小さくするという観点から見れば、活性
層（特にチャネル形成領域）の膜厚を薄くする（好まし
くは２０〜５０ｎｍ、さらに好ましくは２５〜４０ｎ
ｍ）ことも有効である。
【００７３】以上は画素内に設けられたＴＦＴの構造に
ついて説明したが、このとき同時に駆動回路も形成され
る。図２には駆動回路を形成する基本単位となるＣＭＯ
Ｓ回路が図示されている。
【００７４】図２においては極力動作速度を落とさない
ようにしつつホットキャリア注入を低減させる構造を有
するＴＦＴをＣＭＯＳ回路のｎチャネル型ＴＦＴ２０４
として用いる。なお、ここでいう駆動回路としては、図
１に示したデータ信号駆動回路１０２、ゲート信号駆動
回路１０３を指す。勿論、他の論理回路（レベルシフ
タ、Ａ／Ｄコンバータ、信号分割回路等）を形成するこ
とも可能である。
【００７５】ｎチャネル型２０５の活性層は、ソース領
域３５、ドレイン領域３６、ＬＤＤ領域３７及びチャネ
ル形成領域３８を含み、ＬＤＤ領域３７はゲート絶縁膜
１８を介してゲート電極３９と重なっている。
【００７６】ドレイン領域側のみにＬＤＤ領域を形成し
ているのは、動作速度を落とさないための配慮である。
また、このｎチャネル型ＴＦＴ２０５はオフ電流値をあ
まり気にする必要はなく、それよりも動作速度を重視し
た方が良い。従って、ＬＤＤ領域３７は完全にゲート電
極に重ねてしまい、極力抵抗成分を少なくすることが望
ましい。即ち、いわゆるオフセットはなくした方がよ
い。
【００７７】また、ＣＭＯＳ回路のｐチャネル型ＴＦＴ
２０５は、ホットキャリア注入による劣化が殆ど気にな
らないので、特にＬＤＤ領域を設けなくても良い。従っ
て活性層はソース領域４０、ドレイン領域４１及びチャ
ネル形成領域４２を含み、その上にはゲート絶縁膜１８
とゲート電極４３が設けられる。勿論、ｎチャネル型Ｔ
ＦＴ２０４と同様にＬＤＤ領域を設け、ホットキャリア
対策を講じることも可能である。
【００７８】また、ｎチャネル型ＴＦＴ２０４及びｐチ
ャネル型ＴＦＴ２０５はそれぞれ第１層間絶縁膜２０に
覆われ、ソース配線４４、４５が形成される。また、ド
レイン配線４６によって両者は電気的に接続される。
【００７９】次に、４７は第１パッシベーション膜であ
り、膜厚は１０ｎｍ〜１μm（好ましくは２００〜５０
０ｎｍ）とすれば良い。材料としては、珪素を含む絶縁
膜（特に窒化酸化珪素膜又は窒化珪素膜が好ましい）を
用いることができる。このパッシベーション膜４７は形
成されたＴＦＴをアルカリ金属や水分から保護する役割
をもつ。最終的にＴＦＴの上方に設けられるＥＬ層には
ナトリウム等のアルカリ金属が含まれている。即ち、第
１パッシベーション膜４７はこれらのアルカリ金属（可
動イオン）をＴＦＴ側に侵入させない保護層としても働
く。
【００８０】また、４８は第２層間絶縁膜であり、ＴＦ
Ｔによってできる段差の平坦化を行う平坦化膜としての
機能を有する。第２層間絶縁膜４８としては、有機樹脂
膜が好ましく、ポリイミド、ポリアミド、アクリル、Ｂ
ＣＢ（ベンゾシクロブテン）等を用いると良い。これら
の有機樹脂膜は良好な平坦面を形成しやすく、比誘電率
が低いという利点を有する。ＥＬ層は凹凸に非常に敏感
であるため、ＴＦＴによる段差は第２層間絶縁膜で殆ど
吸収してしまうことが望ましい。また、ゲート配線やデ
ータ配線とＥＬ素子の陰極との間に形成される寄生容量
を低減する上で、比誘電率の低い材料を厚く設けておく
ことが望ましい。従って、膜厚は０．５〜５μm（好ま
しくは１．５〜２．５μm）が好ましい。
【００８１】また、４９は透明導電膜でなる画素電極
（ＥＬ素子の陽極）であり、第２層間絶縁膜４８及び第
１パッシベーション膜４７にコンタクトホール（開孔）
を開けた後、形成された開孔部において電流制御用ＴＦ
Ｔ２０２のドレイン配線３２に接続されるように形成さ
れる。なお、図２のように画素電極４９とドレイン領域
２７とが直接接続されないようにしておくと、ＥＬ層の
アルカリ金属が画素電極を経由して活性層へ侵入するこ
とを防ぐことができる。
【００８２】画素電極４９の上には酸化珪素膜、窒化酸
化珪素膜または有機樹脂膜でなる第３層間絶縁膜５０が
０．３〜１μmの厚さに設けられる。この第３層間絶縁
膜５０は画素電極４９の上にエッチングにより開口部が
設けられ、その開口部の縁はテーパー形状となるように
エッチングする。テーパーの角度は１０〜６０°（好ま
しくは３０〜５０°）とすると良い。
【００８３】第３層間絶縁膜５０の上にはＥＬ層５１が
設けられる。ＥＬ層５１は単層又は積層構造で用いられ
るが、積層構造で用いた方が発光効率は良い。一般的に
は画素電極上に正孔注入層／正孔輸送層／発光層／電子
輸送層の順に形成されるが、正孔輸送層／発光層／電子
輸送層、または正孔注入層／正孔輸送層／発光層／電子
輸送層／電子注入層のような構造でも良い。本願発明で
は公知のいずれの構造を用いても良いし、ＥＬ層に対し
て蛍光性色素等をドーピングしても良い。
【００８４】有機ＥＬ材料としては、例えば、以下の米
国特許又は公開公報に開示された材料を用いることがで
きる。米国特許第４，３５６，４２９号、 米国特許第
４，５３９，５０７号、 米国特許第４，７２０，４３
２号、 米国特許第４，７６９，２９２号、 米国特許
第４，８８５，２１１号、 米国特許第４，９５０，９
５０号、 米国特許第５，０５９，８６１号、 米国特
許第５，０４７，６８７号、 米国特許第５，０７３，
４４６号、 米国特許第５，０５９，８６２号、 米国
特許第５，０６１，６１７号、 米国特許第５，１５
１，６２９号、米国特許第５，２９４，８６９号、 米
国特許第５，２９４，８７０号、特開平１０−１８９５
２５号公報、特開平８−２４１０４８号公報、特開平８
−７８１５９号公報。
【００８５】なお、ＥＬ表示装置には大きく分けて四つ
のカラー化表示方式があり、Ｒ（赤）Ｇ（緑）Ｂ（青）
に対応した三種類のＥＬ素子を形成する方式、白色発光
のＥＬ素子とカラーフィルターを組み合わせた方式、青
色又は青緑発光のＥＬ素子と蛍光体（蛍光性の色変換
層：ＣＣＭ）とを組み合わせた方式、陰極（対向電極）
に透明電極を使用してＲＧＢに対応したＥＬ素子を重ね
る方式、がある。
【００８６】図２の構造はＲＧＢに対応した三種類のＥ
Ｌ素子を形成する方式を用いた場合の例である。なお、
図２には一つの画素しか図示していないが、同一構造の
画素が赤、緑又は青のそれぞれの色に対応して形成さ
れ、これによりカラー表示を行うことができる。
【００８７】本願発明は発光方式に関わらず実施するこ
とが可能であり、上記四つの全ての方式を本願発明に用
いることができる。しかし、蛍光体はＥＬに比べて応答
速度が遅く残光が問題となりうるので、蛍光体を用いな
い方式が望ましい。また、発光輝度を落とす要因となる
カラーフィルターもなるべく使わない方が望ましいと言
える。
【００８８】ＥＬ層５１の上にはＥＬ素子の陰極５２が
設けられる。陰極５２としては、仕事関数の小さいマグ
ネシウム（Ｍｇ）、リチウム（Ｌｉ）若しくはカルシウ
ム（Ｃａ）を含む材料を用いる。好ましくはＭｇＡｇ
（ＭｇとＡｇをＭｇ：Ａｇ＝１０：１で混合した材料）
でなる電極を用いれば良い。他にもＭｇＡｇＡｌ電極、
ＬｉＡｌ電極、また、ＬｉＦＡｌ電極が挙げられる。
【００８９】陰極５２はＥＬ層５１を形成した後、大気
解放しないで連続的に形成することが望ましい。陰極５
２とＥＬ層５１との界面状態はＥＬ素子の発光効率に大
きく影響するからである。なお、本明細書中では、画素
電極（陽極）、ＥＬ層及び陰極で形成される発光素子を
ＥＬ素子と呼ぶ。
【００９０】ＥＬ層５１と陰極５２とでなる積層体は、
各画素で個別に形成する必要があるが、ＥＬ層５１は水
分に極めて弱いため、通常のフォトリソグラフィ技術を
用いることができない。従って、メタルマスク等の物理
的なマスク材を用い、真空蒸着法、スパッタ法、プラズ
マＣＶＤ法等の気相法で選択的に形成することが好まし
い。
【００９１】なお、ＥＬ層を選択的に形成する方法とし
て、インクジェット法、スクリーン印刷法又はスピンコ
ート法等を用いることも可能であるが、これらは現状で
は陰極の連続形成ができないので、上述の方法の方が好
ましいと言える。
【００９２】また、５３は保護電極であり、陰極５２を
外部の水分等から保護すると同時に、各画素の陰極５２
を接続するための電極である。保護電極５３としては、
アルミニウム（Ａｌ）、銅（Ｃｕ）若しくは銀（Ａｇ）
を含む低抵抗な材料を用いることが好ましい。この保護
電極５３にはＥＬ層の発熱を緩和する放熱効果も期待で
きる。また、上記ＥＬ層５１、陰極５２を形成した後、
大気解放しないで連続的に保護電極５３まで形成するこ
とも有効である。
【００９３】また、５４は第２パッシベーション膜であ
り、膜厚は１０ｎｍ〜１μm（好ましくは２００〜５０
０ｎｍ）とすれば良い。第２パッシベーション膜５４を
設ける目的は、ＥＬ層５１を水分から保護する目的が主
であるが、放熱効果をもたせることも有効である。但
し、上述のようにＥＬ層は熱に弱いので、なるべく低温
（好ましくは室温から１２０℃までの温度範囲）で成膜
するのが望ましい。従って、プラズマＣＶＤ法、スパッ
タ法、真空蒸着法、イオンプレーティング法又は溶液塗
布法（スピンコーティング法）が望ましい成膜方法と言
える。
【００９４】なお、図２に図示されたＴＦＴは全て、本
願発明で用いるポリシリコン膜を活性層として有するこ
とは言うまでもない。
【００９５】本願発明の主旨は、ＴＦＴの活性層として
結晶粒界の連続性が高く、結晶方位の揃った特異な結晶
構造でなるポリシリコン膜を用いることで高い動作速度
を示すＴＦＴを形成し、それにより駆動回路一体型のア
クティブマトリクス型ＥＬ表示装置の時分割階調表示が
可能となるというものである。従って、図２のＥＬ表示
装置の構造に限定されるものではなく、図２の構造は本
願発明を実施する上での好ましい形態の一つに過ぎな
い。
【００９６】上記ポリシリコン膜を用いたＴＦＴは、高
い動作速度を示すが故にホットキャリア注入などの劣化
も起こりやすい。そのため、図２のように、画素内にお
いて機能に応じて構造の異なるＴＦＴ（オフ電流の十分
に低いスイッチング用ＴＦＴと、ホットキャリア注入に
強い電流制御用ＴＦＴ）を形成することは、高い信頼性
を有し、且つ、良好な画像表示が可能な（動作性能の高
い）ＥＬ表示装置を作製する上で非常に有効である。
【００９７】〔実施例１〕本発明の実施例について図５
〜図８を用いて説明する。ここでは、画素部とその周辺
に設けられる駆動回路部のＴＦＴを同時に作製する方法
について説明する。但し、説明を簡単にするために、駆
動回路に関しては基本単位であるＣＭＯＳ回路を図示す
ることとする。
【００９８】まず、図５（Ａ）に示すように、下地膜
（図示せず）を表面に設けた基板５０１を用意する。本
実施例では結晶化ガラス上に下地膜として１００ｎｍ厚
の窒化酸化珪素膜を２００ｎｍ厚の窒化酸化珪素膜とを
積層して用いる。この時、結晶化ガラス基板に接する方
の窒素濃度を１０〜２５ｗｔ％としておくと良い。勿
論、下地膜を設けずに石英基板上に直接素子を形成して
も良い。
【００９９】次に基板５０１の上に４５ｎｍの厚さのア
モルファスシリコン膜５０２を公知の成膜法で形成す
る。なお、アモルファスシリコン膜に限定する必要はな
く、非晶質構造を含む半導体膜（微結晶半導体膜を含
む）であれば良い。さらに非晶質シリコンゲルマニウム
膜などの非晶質構造を含む化合物半導体膜でも良い。
【０１００】ここから図５（Ｃ）までの工程は本出願人
による特開平１０−２４７７３５号公報を完全に引用す
ることができる。同公報ではＮｉ等の元素を触媒として
用いた半導体膜の結晶化方法に関する技術を開示してい
る。
【０１０１】まず、開口部５０３a、５０３bを有する保
護膜５０４を形成する。本実施例では１５０ｎｍ厚の酸
化珪素膜を用いる。そして、保護膜５０４の上にスピン
コート法によりニッケル（Ｎｉ）を含有する層（Ｎｉ含
有層）５０５を形成する。このＮｉ含有層の形成に関し
ては、前記公報を参考にすれば良い。
【０１０２】次に、図５（Ｂ）に示すように、不活性雰
囲気中で５７０℃１４時間の加熱処理を加え、アモルフ
ァスシリコン膜５０２を結晶化する。この際、Ｎｉが接
した領域（以下、Ｎｉ添加領域という）５０６a、５０
６bを起点として、基板と概略平行に結晶化が進行し、
棒状結晶が集まって並んだ結晶構造でなるポリシリコン
膜５０７が形成される。この時点において、電子線回折
写真には図１２（Ａ）に示したような｛１１０｝配向に
対応する回折斑点が観測されることが判っている。
【０１０３】次に、図５（Ｃ）に示すように、保護膜５
０５をそのままマスクとして１５族に属する元素（好ま
しくはリン）をＮｉ添加領域５０６a、５０６bに添加す
る。こうして高濃度にリンが添加された領域（以下、リ
ン添加領域という）５０８a、５０８bが形成される。
【０１０４】次に、図５（Ｃ）に示すように、不活性雰
囲気中で６００℃１２時間の加熱処理を加える。この熱
処理によりポリシリコン膜５０７中に存在するＮｉは移
動し、最終的には殆ど全て矢印が示すようにリン添加領
域５０８a、５０８bに捕獲されてしまう。これはリンに
よる金属元素（本実施例ではＮｉ）のゲッタリング効果
による現象であると考えられる。
【０１０５】この工程によりポリシリコン膜５０９中に
残るＮｉの濃度はＳＩＭＳ（質量二次イオン分析）によ
る測定値で少なくとも２×１０17atoms/cm3にまで低減
される。Ｎｉは半導体にとってライフタイムキラーであ
るが、この程度まで低減されるとＴＦＴ特性には何ら悪
影響を与えることはない。また、この濃度は殆ど現状の
ＳＩＭＳ分析の測定限界であるので、実際にはさらに低
い濃度（２×１０17atoms/cm3以下）であると考えられ
る。
【０１０６】こうして触媒を用いた結晶化され、且つ、
その触媒がＴＦＴの動作に支障を与えないレベルにまで
低減されたポリシリコン膜５０９が得られる。その後、
このポリシリコン膜５０９のみを用いた活性層５１０〜
５１３をパターニング工程により形成する。なお、活性
層５１３の一部は後に抵抗体となる半導体層も含まれ
る。また、この時、後のパターニングにおいてマスク合
わせを行うためのマーカーを、上記ポリシリコン膜を用
いて形成すると良い。（図５（Ｄ））
【０１０７】次に、図５（Ｅ）に示すように、５０ｎｍ
厚の窒化酸化シリコン膜をプラズマＣＶＤ法により形成
し、その上で酸化雰囲気中で９５０℃１時間の加熱処理
を加え、熱酸化工程を行う。なお、酸化雰囲気は酸素雰
囲気でも良いし、ハロゲン元素を添加した酸素雰囲気で
も良い。
【０１０８】この熱酸化工程では活性層と上記窒化酸化
シリコン膜との界面で酸化が進行し、約１５ｎｍ厚のポ
リシリコン膜が酸化されて約３０ｎｍ厚の酸化シリコン
膜が形成される。即ち、３０ｎｍ厚の酸化シリコン膜と
５０ｎｍ厚の窒化酸化シリコン膜が積層されてなる８０
ｎｍ厚のゲート絶縁膜５１４が形成される。また、活性
層５１０〜５１３の膜厚はこの熱酸化工程によって３０
ｎｍとなる。
【０１０９】次に、図６（Ａ）に示すように、レジスト
マスク５１５を形成し、ゲート絶縁膜５１４を介してｐ
型を付与する不純物元素（以下、ｐ型不純物元素とい
う）を添加する。ｐ型不純物元素としては、代表的には
１３族に属する元素、典型的にはボロンまたはガリウム
を用いることができる。この工程（チャネルドープ工程
という）はＴＦＴのしきい値電圧を制御するための工程
である。
【０１１０】なお、本実施例ではジボラン（Ｂ2Ｈ6）を
質量分離しないでプラズマ励起したイオンドープ法でボ
ロンを添加する。勿論、質量分離を行うイオンインプラ
ンテーション法を用いても良い。この工程により１×１
０15〜１×１０18atoms/cm3（代表的には５×１０16〜
５×１０17atoms/cm3）の濃度でボロンを含む不純物領
域５１６〜５１８が形成される。
【０１１１】次に、図６（Ｂ）に示すように、レジスト
マスク５１９a、５１９bを形成し、ゲート絶縁膜５１４
を介してｎ型を付与する不純物元素（以下、ｎ型不純物
元素という）を添加する。なお、ｎ型不純物元素として
は、代表的には１５族に属する元素、典型的にはリン又
は砒素を用いることができる。なお、本実施例ではフォ
スフィン（ＰＨ3）を質量分離しないでプラズマ励起し
たプラズマドーピング法を用い、リンを１×１０18atom
s/cm3の濃度で添加する。勿論、質量分離を行うイオン
インプランテーション法を用いても良い。
【０１１２】この工程により形成されるｎ型不純物領域
５２０、５２１には、ｎ型不純物元素が２×１０16〜５
×１０19atoms/cm3（代表的には５×１０17〜５×１０
18atoms/cm3）の濃度で含まれるようにドーズ量を調節
する。
【０１１３】次に、図６（Ｃ）に示すように、添加され
たｎ型不純物元素及びｐ型不純物元素の活性化工程を行
う。活性化手段を限定する必要はないが、ゲート絶縁膜
５１４が設けられているので電熱炉を用いたファーネス
アニール処理が好ましい。また、図６（Ａ）の工程でチ
ャネル形成領域となる部分の活性層／ゲート絶縁膜界面
にダメージを与えてしまっている可能性があるため、な
るべく高い温度で加熱処理を行うことが望ましい。
【０１１４】本実施例の場合には耐熱性の高い結晶化ガ
ラスを用いているので、活性化工程を８００℃１時間の
ファーネスアニール処理により行う。なお、処理雰囲気
を酸化性雰囲気にして熱酸化を行っても良いし、不活性
雰囲気で加熱処理を行っても良い。
【０１１５】この工程によりｎ型不純物領域５２０、５
２１の端部、即ち、ｎ型不純物領域５２０、５２１の周
囲に存在するｎ型不純物元素を添加していない領域（図
６（Ａ）の工程で形成されたｐ型不純物領域）との境界
部（接合部）が明確になる。このことは、後にＴＦＴが
完成した時点において、ＬＤＤ領域とチャネル形成領域
とが非常に良好な接合部を形成しうることを意味する。
【０１１６】次に、２００〜４００ｎｍ厚の導電膜を形
成し、パターニングしてゲート電極５２２〜５２５及び
抵抗体を形成するためのマスク膜５２６を形成する。こ
のゲート電極５２２〜５２５の線幅によって各ＴＦＴの
チャネル長の長さが決定する。また、マスク膜５２６の
線幅によって抵抗体の抵抗値が決定する。
【０１１７】なお、ゲート電極は単層の導電膜で形成し
ても良いが、必要に応じて二層、三層といった積層膜と
することが好ましい。ゲート電極の材料としては公知の
導電膜を用いることができる。具体的には、タンタル
（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タン
グステン（Ｗ）、クロム（Ｃｒ）、シリコン（Ｓｉ）か
ら選ばれた元素でなる膜、または前記元素の窒化物でな
る膜（代表的には窒化タンタル膜、窒化タングステン
膜、窒化チタン膜）、または前記元素を組み合わせた合
金膜（代表的にはＭｏ−Ｗ合金、Ｍｏ−Ｔａ合金）、ま
たは前記元素のシリサイド膜（代表的にはタングステン
シリサイド膜、チタンシリサイド膜）を用いることがで
きる。勿論、単層で用いても積層して用いても良い。
【０１１８】本実施例では、５０ｎｍ厚の窒化タングス
テン（ＷＮ）膜と、３５０ｎｍ厚のタングステン（Ｗ）
膜とでなる積層膜を用いる。これはスパッタ法で形成す
れば良い。また、スパッタガスとしてキセノン（Ｘ
ｅ）、ネオン（Ｎｅ）等の不活性ガスを添加すると応力
による膜はがれを防止することができる。
【０１１９】またこの時、ゲート電極５２３、５２５は
それぞれｎ型不純物領域５２０、５２１の一部とゲート
絶縁膜５１４を介して重なるように形成する。この重な
った部分が後にゲート電極と重なったＬＤＤ領域とな
る。なお、ゲート電極５２４a、５２４bは断面では二つ
に見えるが、実際は電気的に接続されている。
【０１２０】次に、図７（Ａ）に示すように、ゲート電
極５２２〜５２５及びマスク膜５２６をマスクとして自
己整合的にｎ型不純物元素（本実施例ではリン）を添加
する。こうして形成される不純物領域５２７〜５３３に
はｎ型不純物領域５２０、５２１の１／２〜１／１０
（代表的には１／３〜１／４）の濃度でリンが添加され
るように調節する。具体的には、１×１０16〜５×１０
18atoms/cm3（典型的には３×１０17〜３×１０18atoms
/cm3）の濃度が好ましい。
【０１２１】次に、図７（Ｂ）に示すように、ゲート電
極等を覆う形でレジストマスク５３４a〜５３４dを形成
し、ｎ型不純物元素（本実施例ではリン）を添加して高
濃度にリンを含む不純物領域５３５〜５４２を形成す
る。ここでもフォスフィン（ＰＨ3）を用いたイオンド
ープ法で行い、この領域のリンの濃度は１×１０20〜１
×１０21atoms/cm3（代表的には２×１０20〜５×１０
21atoms/cm3）となるように調節する。
【０１２２】この工程によってｎチャネル型ＴＦＴのソ
ース領域若しくはドレイン領域が形成されるが、スイッ
チング用ＴＦＴは、図７（Ａ）の工程で形成したｎ型不
純物領域５３０〜５３２の一部を残す。この残された領
域が、図２におけるスイッチング用ＴＦＴのＬＤＤ領域
１５a〜１５dに対応する。
【０１２３】次に、図７（Ｃ）に示すように、レジスト
マスク５３４a〜５３４cを除去し、新たにレジストマス
ク５４３を形成する。そして、ｐ型不純物元素（本実施
例ではボロン）を添加し、高濃度にボロンを含む不純物
領域５４４、５４５を形成する。ここではジボラン（Ｂ
2Ｈ6）を用いたイオンドープ法により３×１０20〜３×
１０21atoms/cm3（代表的には５×１０20〜１×１０21a
toms/cm3ノ）濃度となるようにボロンを添加する。
【０１２４】なお、不純物領域５４４、５４５には既に
１×１０20〜１×１０21atoms/cm3の濃度でリンが添加
されているが、ここで添加されるボロンはその少なくと
も３倍以上の濃度で添加される。そのため、予め形成さ
れていたｎ型の不純物領域は完全にＰ型に反転し、Ｐ型
の不純物領域として機能する。
【０１２５】次に、図７（Ｄ）に示すように、レジスト
マスク５４３を除去した後、第１層間絶縁膜５４６を形
成する。第１層間絶縁膜５４６としては、珪素を含む絶
縁膜を単層で用いるか、その中で組み合わせた積層膜を
用いれば良い。また、膜厚は４００ｎｍ〜１．５μmと
すれば良い。本実施例では、２００ｎｍ厚の窒化酸化珪
素膜の上に８００ｎｍ厚の酸化珪素膜を積層した構造と
する。
【０１２６】その後、それぞれの濃度で添加されたｎ型
またはｐ型不純物元素を活性化する。活性化手段として
は、ファーネスアニール法が好ましい。本実施例では電
熱炉において窒素雰囲気中、５５０℃、４時間の熱処理
を行う。
【０１２７】さらに、３〜１００％の水素を含む雰囲気
中で、３００〜４５０℃で１〜１２時間の熱処理を行い
水素化処理を行う。この工程は熱的に励起された水素に
より半導体膜の不対結合手を水素終端する工程である。
水素化の他の手段として、プラズマ水素化（プラズマに
より励起された水素を用いる）を行っても良い。
【０１２８】なお、水素化処理は第１層間絶縁膜５４６
を形成する間に入れても良い。即ち、２００ｎｍ厚の窒
化酸化珪素膜を形成した後で上記のように水素化処理を
行い、その後で残り８００ｎｍ厚の酸化珪素膜を形成し
ても構わない。
【０１２９】次に、図８（Ａ）に示すように、第１層間
絶縁膜５４６に対してコンタクトホールを形成し、ソー
ス配線５４７〜５５０と、ドレイン配線５５１〜５５３
を形成する。なお、本実施例ではこの電極を、Ｔｉ膜を
１００ｎｍ、Ｔｉを含むアルミニウム膜を３００ｎｍ、
Ｔｉ膜１５０ｎｍをスパッタ法で連続形成した３層構造
の積層膜とする。勿論、他の導電膜でも良い。
【０１３０】次に、５０〜５００ｎｍ（代表的には２０
０〜３００ｎｍ）の厚さで第１パッシベーション膜５５
４を形成する。本実施例では第１パッシベーション膜５
５４として３００ｎｍ厚の窒化酸化シリコン膜を用い
る。これは窒化シリコン膜で代用しても良い。
【０１３１】この時、窒化酸化シリコン膜の形成に先立
ってＨ2、ＮＨ3等水素を含むガスを用いてプラズマ処理
を行うことは有効である。この前処理により励起された
水素が第１層間絶縁膜５４６に供給され、熱処理を行う
ことで、第１パッシベーション膜５５４の膜質が改善さ
れる。それと同時に、第１層間絶縁膜５４６に添加され
た水素が下層側に拡散するため、効果的に活性層を水素
化することができる。
【０１３２】次に、図８（Ｂ）に示すように、有機樹脂
からなる第２層間絶縁膜５５５を形成する。有機樹脂と
してはポリイミド、アクリル、ＢＣＢ（ベンゾシクロブ
テン）等を使用することができる。特に、第２層間絶縁
膜５５５はＴＦＴが形成する段差を平坦化する必要があ
るので、平坦性に優れたアクリル膜が好ましい。本実施
例では２．５μmの厚さでアクリル膜を形成する。
【０１３３】次に、第２層間絶縁膜５５５、第１パッシ
ベーション膜５５４にドレイン配線５５３に達するコン
タクトホールを形成し、画素電極（陽極）５５６を形成
する。本実施例では酸化インジウム・スズ（ＩＴＯ）膜
を１１０ｎｍの厚さに形成し、パターニングを行って画
素電極とする。また、酸化インジウムに２〜２０％の酸
化亜鉛（ＺｎＯ）を混合した透明導電膜を用いても良
い。この画素電極がＥＬ素子の陽極となる。
【０１３４】次に、珪素を含む絶縁膜（本実施例では酸
化珪素膜）を５００ｎｍの厚さに形成し、画素電極５５
６に対応する位置に開口部を形成して第３層間絶縁膜５
５７を形成する。開口部を形成する際、ウェットエッチ
ング法を用いることで容易にテーパー形状の側壁とする
ことができる。開口部の側壁が十分になだらかでないと
段差に起因するＥＬ層の劣化が顕著な問題となってしま
う。
【０１３５】次に、ＥＬ層５５８及び陰極（ＭｇＡｇ電
極）５５９を、真空蒸着法を用いて大気解放しないで連
続形成する。 なお、ＥＬ層５５８の膜厚は８００〜２
００ｎｍ（典型的には１００〜１２０ｎｍ）、陰極５５
９の厚さは１８０〜３００ｎｍ（典型的には２００〜２
５０ｎｍ）とすれば良い。
【０１３６】この工程では、赤色に対応する画素、緑色
に対応する画素及び青色に対応する画素に対して順次Ｅ
Ｌ層及び陰極を形成する。但し、ＥＬ層は溶液に対する
耐性に乏しいためフォトリソグラフィ技術を用いずに各
色個別に形成しなくてはならない。そこでメタルマスク
を用いて所望の画素以外を隠し、必要箇所だけ選択的に
ＥＬ層及び陰極を形成するのが好ましい。
【０１３７】即ち、まず赤色に対応する画素以外を全て
隠すマスクをセットし、そのマスクを用いて赤色発光の
ＥＬ層及び陰極を選択的に形成する。次いで、緑色に対
応する画素以外を全て隠すマスクをセットし、そのマス
クを用いて緑色発光のＥＬ層及び陰極を選択的に形成す
る。次いで、同様に青色に対応する画素以外を全て隠す
マスクをセットし、そのマスクを用いて青色発光のＥＬ
層及び陰極を選択的に形成する。なお、ここでは全て異
なるマスクを用いるように記載しているが、同じマスク
を使いまわしても構わない。また、全画素にＥＬ層及び
陰極を形成するまで真空を破らずに処理することが好ま
しい。
【０１３８】なお、ＥＬ層５５８としては公知の材料を
用いることができる。公知の材料としては、駆動電圧を
考慮すると有機材料を用いるのが好ましい。例えば正孔
注入層、正孔輸送層、発光層及び電子注入層でなる４層
構造をＥＬ層とすれば良い。また、本実施例ではＥＬ素
子の陰極としてＭｇＡｇ電極を用いた例を示すが、公知
の他の材料であっても良い。
【０１３９】また、保護電極５６０としてはアルミニウ
ムを主成分とする導電膜を用いれば良い。保護電極５６
０はＥＬ層及び陰極を形成した時とは異なるマスクを用
いて真空蒸着法で形成すれば良い。また、ＥＬ層及び陰
極を形成した後で大気解放しないで連続的に形成するこ
とが好ましい。
【０１４０】最後に、窒化珪素膜でなる第２パッシベー
ション膜５６１を３００ｎｍの厚さに形成する。実際に
は保護電極５６０がＥＬ層を水分等から保護する役割を
果たすが、さらに第２パッシベーション膜５６１を形成
しておくことで、ＥＬ素子の信頼性をさらに高めること
ができる。
【０１４１】こうして図８（Ｃ）に示すような構造のア
クティブマトリクス型ＥＬ表示装置が完成する。なお、
実際には、図８（Ｃ）まで完成したら、さらに外気に曝
されないように気密性の高い保護フィルム（ラミネート
フィルム、紫外線硬化樹脂フィルム等）やセラミックス
製シーリングカンなどのハウジング材でパッケージング
（封入）することが好ましい。その際、ハウジング材の
内部を不活性雰囲気にしたり、内部に吸湿性材料（例え
ば酸化バリウム）を配置することでＥＬ層の信頼性（寿
命）が向上する。
【０１４２】また、パッケージング等の処理により気密
性を高めたら、基板上に形成された素子又は回路から引
き回された端子と外部信号端子とを接続するためのコネ
クター（フレキシブルプリントサーキット：ＦＰＣ）を
取り付けて製品として完成する。このような出荷できる
状態にまでしたＥＬ表示装置を本明細書中ではＥＬモジ
ュールという。
【０１４３】ここで本実施例のアクティブマトリクス型
ＥＬ表示装置の構成を図１１の斜視図を用いて説明す
る。本実施例のアクティブマトリクス型ＥＬ表示装置
は、ガラス基板６０１上に形成された、画素部６０２
と、ゲート側駆動回路６０３と、ソース側駆動回路６０
４で構成される。画素部のスイッチング用ＴＦＴ６０５
はｎチャネル型ＴＦＴであり、ゲート側駆動回路６０３
に接続されたゲート配線６０６、ソース側駆動回路６０
４に接続されたソース配線６０７の交点に配置されてい
る。また、スイッチング用ＴＦＴ６０５のドレインは電
流制御用ＴＦＴ６０８のゲートに接続されている。
【０１４４】さらに、電流制御用ＴＦＴ６０６のソース
側は電源供給線６０９に接続される。本実施例のような
構造では、電源供給線６０９には接地電位（アース電
位）が与えられている。また、電流制御用ＴＦＴ６０８
のドレインには抵抗体６１０を介してＥＬ素子６１１が
接続されている。また、このＥＬ素子６１１のカソード
には所定の電圧（本実施例では１０〜１２Ｖ）が加えら
れる。
【０１４５】そして、外部入出力端子となるＦＰＣ６１
２には駆動回路まで信号を伝達するための入出力配線
（接続配線）６１３、６１４、及び電源供給線６０９に
接続された入出力配線６１５が設けられている。
【０１４６】さらに、ハウジング材をも含めた本実施例
のＥＬモジュールについて図１２（Ａ）、（Ｂ）を用い
て説明する。なお、必要に応じて図１１で用いた符号を
引用することにする。
【０１４７】基板１２００上には画素部１２０１、デー
タ信号側駆動回路１２０２、ゲート信号側駆動回路１２
０３が形成されている。それぞれの駆動回路からの各種
配線は、入出力配線６１３〜６１５を経てＦＰＣ６１２
に至り外部機器へと接続される。
【０１４８】このとき少なくとも画素部、好ましくは駆
動回路及び画素部を囲むようにしてハウジング材１２０
４を設ける。なお、ハウジング材１２０４はＥＬ素子の
外寸よりも内寸が大きい凹部を有する形状又はシート形
状であり、接着剤１２０５によって、基板１２００と共
同して密閉空間を形成するようにして基板１２００に固
着される。このとき、ＥＬ素子は完全に前記密閉空間に
封入された状態となり、外気から完全に遮断される。な
お、ハウジング材１２０４は複数設けても構わない。
【０１４９】また、ハウジング材１２０４の材質はガラ
ス、ポリマー等の絶縁性物質が好ましい。例えば、非晶
質ガラス（硼硅酸塩ガラス、石英等）、結晶化ガラス、
セラミックスガラス、有機系樹脂（アクリル系樹脂、ス
チレン系樹脂、ポリカーボネート系樹脂、エポキシ系樹
脂等）、シリコーン系樹脂が挙げられる。また、セラミ
ックスを用いても良い。また、接着剤１２０５が絶縁性
物質であるならステンレス合金等の金属材料を用いるこ
とも可能である。
【０１５０】また、接着剤１２０５の材質は、エポキシ
系樹脂、アクリレート系樹脂等の接着剤を用いることが
可能である。さらに、熱硬化性樹脂や光硬化性樹脂を接
着剤として用いることもできる。但し、可能な限り酸
素、水分を透過しない材質であることが必要である。
【０１５１】さらに、ハウジング材と基板１２００との
間の空隙１２０６は不活性ガス（アルゴン、ヘリウム、
窒素等）を充填しておくことが望ましい。また、ガスに
限らず不活性液体（パーフルオロアルカンに代表される
の液状フッ素化炭素等）を用いることも可能である。不
活性液体に関しては特開平８−７８５１９号で用いられ
ているような材料で良い。
【０１５２】また、空隙１２０６に乾燥剤を設けておく
ことも有効である。乾燥剤としては特開平９−１４８０
６６号公報に記載されているような材料を用いることが
できる。典型的には酸化バリウムを用いれば良い。
【０１５３】また、図１２（Ｂ）に示すように、画素部
には個々に孤立したＥＬ素子を有する複数の画素が設け
られ、それらは全て保護電極１２０７を共通電極として
有している。本実施例では、ＥＬ層、陰極（ＭｇＡｇ電
極）及び保護電極を大気解放しないで連続形成すること
が好ましいとしたが、ＥＬ層と陰極とを同じマスク材を
用いて形成し、保護電極だけ別のマスク材で形成すれば
図１２（Ｂ）の構造を実現することができる。
【０１５４】このとき、ＥＬ層と陰極は画素部のみ設け
ればよく、駆動回路の上に設ける必要はない。勿論、駆
動回路上に設けられていても問題とはならないが、ＥＬ
層にアルカリ金属が含まれていることを考慮すると設け
ない方が好ましい。
【０１５５】なお、保護電極１２０７は１２０８で示さ
れる領域において、画素電極と同一材料でなる接続配線
１２０９を介して入出力配線１２１０に接続される。入
出力配線１２１０は保護電極１２０７に所定の電圧（本
実施例では接地電位、具体的には０Ｖ）を与えるための
電源供給線であり、導電性ペースト材料１２１１を介し
てＦＰＣ６１１に接続される。
【０１５６】ここで領域１２０８におけるコンタクト構
造を実現するための作製工程について図１３を用いて説
明する。
【０１５７】まず、本実施例の工程に従って図８（Ａ）
の状態を得る。このとき、基板端部（図１２（Ｂ）にお
いて１２０８で示される領域）において第１層間絶縁膜
５４４及びゲート絶縁膜５１４を除去し、その上に入出
力配線１２１０を形成する。勿論、図８（Ａ）のソース
配線及びドレイン配線と同時に形成される。（図１３
（Ａ））
【０１５８】次に、図８（Ｂ）において第２層間絶縁膜
５５３及び第１パッシベーション膜５５２をエッチング
する際に、１３０１で示される領域を除去し、且つ開孔
部１８０２を形成する。そして、開孔部１３０２を覆う
ようにして接続配線１２０９を形成する。勿論、この接
続配線１２０９は図８（Ｂ）において画素電極５５４と
同時に形成される。（図１３（Ｂ））
【０１５９】この状態で画素部ではＥＬ素子の形成工程
（第３層間絶縁膜、ＥＬ層及び陰極の形成工程）が行わ
れる。この際、図１３に示される領域ではマスク等を用
いて第３層間絶縁膜やＥＬ素子が形成されないようにす
る。そして、陰極５５７を形成した後、別のマスクを用
いて保護電極５５８を形成する。これにより保護電極５
５８と入出力配線１２１０とが接続配線１２０９を介し
て電気的に接続される。さらに、第２パッシベーション
膜５５９を設けて図１３（Ｃ）の状態を得る。
【０１６０】以上の工程により図１２（Ｂ）の１２０８
で示される領域のコンタクト構造が実現される。そし
て、入出力配線１２１０はハウジング材１２０４と基板
１２００との間を隙間（但し接着剤１２０５で充填され
ている。即ち、接着剤１２０５は入出力配線の段差を十
分に平坦化しうる厚さが必要である。）を通ってＦＰＣ
６１１に接続される。なお、ここでは入出力配線１２１
０について説明したが、他の出力配線６１２〜６１４も
同様にしてハウジング材１２０４の下を通ってＦＰＣ６
１１に接続される。
【０１６１】〔実施例２〕本実施例では、画素の構成を
図１（Ｂ）に示した構成と異なるものとした例を図１４
に示す。
【０１６２】本実施例では、図１（Ｂ）に示した二つの
画素を、接地電位を与えるための電源供給線１１１につ
いて対称となるように配置する。即ち、図１４に示すよ
うに、電源供給線１１１を隣接する二つの画素間で共通
化することで必要とする配線の本数を低減する。なお、
画素内に配置されるＴＦＴ構造等はそのままで良い。
【０１６３】このような構成とすれば、より高精細な画
素部を作製することが可能となり、画像の品質が向上す
る。
【０１６４】また、電源供給線１１１を共通化すること
で、電源供給線１１１の線幅のマージンが広がり、画像
の明るさを落とすことなく電源供給線１１１の線幅を広
げることができる。それにより電源供給線１１１の電圧
降下の影響を低減することができ、画素の位置によって
電源供給線１１１から供給される電圧が異なるようなこ
とを防ぐことが可能である。
【０１６５】なお、本実施例の構成は実施例１の作製工
程に従って容易に実現することが可能である。
【０１６６】〔実施例３〕本実施例では、図１と異なる
構造の画素部を形成する場合について図１５を用いて説
明する。なお、第２層間絶縁膜４８を形成する工程まで
は実施例１に従えば良い。また、第２層間絶縁膜４８で
覆われたスイッチング用ＴＦＴ２０１、電流制御用ＴＦ
Ｔ２０２は図１と同じ構造であるので、ここでの説明は
省略する。
【０１６７】本実施例の場合、第２層間絶縁膜４８及び
第１パッシベーション膜４７に対してコンタクトホール
を形成したら、画素電極６１を形成する。本実施例では
画素電極６１として、２００ｎｍ厚のアルミニウム合金
膜（１wt%のチタンを含有したアルミニウム膜）を設け
る。なお、画素電極の材料としては金属材料であれば如
何なる材料でも良いが、反射率の高い材料であることが
好ましい。
【０１６８】そして、その上に酸化珪素膜でなる第３層
間絶縁膜６２を３００ｎｍの厚さに形成し、陰極６３と
して２３０ｎｍ厚のＭｇＡｇ電極、ＥＬ層６４として下
から電子輸送層２０ｎｍ、発光層４０ｎｍ、正孔輸送層
３０ｎｍを形成する。但し、ＥＬ層６４は陰極６３より
も若干大きいパターンとなるように形成しておく必要が
ある。こうすることで陰極６３が後に形成する陽極６５
と短絡することを防ぐことができる。
【０１６９】このとき、陰極６３とＥＬ層６４はマルチ
チャンバー方式（クラスターツール方式ともいう）の真
空蒸着機を用いて大気解放しないで連続的に形成する
が、まず第１マスクで全画素に陰極６３を形成し、次い
で第２マスクで赤色発光のＥＬ層を形成する。そして、
第２マスクを精密に制御しながらずらして順次緑色発光
のＥＬ層、青色発光のＥＬ層を形成する。
【０１７０】なお、ＲＧＢに対応する画素がストライプ
状に並んでいる時は上記のような方法で第２マスクをず
らすだけで良いが、いわゆるデルタ配置と呼ばれる画素
構造を実現するには、緑色発光のＥＬ層用に第３マス
ク、青色発光のＥＬ層用に第４マスクを別途用いても構
わない。
【０１７１】こうしてＥＬ層６５まで形成したら、その
上に透明導電膜（本実施例ではＩＴＯ膜に１０wt%の酸
化亜鉛を含有させた薄膜）でなる陽極６５を１１０ｎｍ
の厚さに形成する。こうしてＥＬ素子２０６が形成さ
れ、実施例１に示した材料でもって第２パッシベーショ
ン膜６６を形成すれば図１５に示すような構造の画素が
完成する。なお、この場合、図１とは陰極及び陽極の位
置が逆になるため、電流制御用ＴＦＴ２０２のソース配
線に接続される電源供給線には１０〜１２Ｖの電圧が与
えられ、陽極６５に接続される電源には０Ｖ（接地電
位）が与えられる。
【０１７２】本実施例の構造とした場合、各画素で生成
された赤色、緑色又は青色の光はＴＦＴが形成された基
板とは反対側に放射される。そのため、画素内のほぼ全
域、即ちＴＦＴが形成された領域をも有効な発光領域と
して用いることができる。その結果、画素の有効発光面
積が大幅に向上し、画像の明るさやコントラスト比（明
暗の比）が向上する。
【０１７３】なお、本実施例の構成は、実施例１、２の
いずれの構成とも自由に組み合わせることが可能であ
る。
【０１７４】〔実施例４〕本実施例では、実施例１によ
って作製されたアクティブマトリクス型ＥＬ表示装置の
画素構造の一例を説明する。説明には図１６を用いる。
なお、図１６において図１又は図２と対応する部分には
適宜、図１又は図２の符号を引用する。
【０１７５】図１６において、２０１はスイッチング用
ＴＦＴであり、ソース領域１３、ドレイン領域１４、ゲ
ート配線（ゲート配線を兼ねる）１０６を含む。また、
２０２は電流制御用ＴＦＴであり、ソース領域２６、ド
レイン領域２７、ゲート電極３０を含む。また、電流制
御用ＴＦＴ２０２のドレインは抵抗体３３（但し、図１
６においてマスク膜５５の下に存在する半導体層を指
す）、接続領域３４及びドレイン配線３２を介して画素
電極４９と電気的に接続される。なお、５１，５２で示
される点線はＥＬ層５１と陰極５２の形成位置を示し、
画素電極４９、ＥＬ層５１及び陰極５２でＥＬ素子２０
３を形成している。
【０１７６】このとき、スイッチング用ＴＦＴ２０１の
ドレイン配線２２はコンタクト部１６０１にて電流制御
用ＴＦＴ２０２のゲート電極３０に電気的に接続され
る。また、そのゲート電極３０は電流制御用ＴＦＴ２０
２のソース配線３１と重なる部分において保持容量１１
３を形成する。このソース配線３１は接地電位を与える
電源供給線１１１と電気的に接続されている。
【０１７７】なお、本実施例において図１６に示した画
素構造は本願発明を何ら限定するものではなく、好まし
い一例に過ぎない。スイッチング用ＴＦＴ、電流制御用
ＴＦＴ又は保持容量をどのような位置に形成するかは実
施者が適宜設計すれば良い。本実施例は、実施例１〜３
のいずれの構成とも自由に組み合わせて実施することが
可能である。
【０１７８】〔実施例５〕本実施例では、アクティブマ
トリクス型ＥＬ表示装置の画素構造を実施例４とは異な
る構造とした場合の一例を説明する。具体的には、図１
６に示した画素構造において、ゲート配線の材料を異な
るものとした例を図１７に示す。なお、図１７は図１６
のゲート配線の構成のみが異なるだけでその他は同じで
あるので、特に詳細な説明は省略する。
【０１７９】図１７において、７１a、７１bは実施例１
のゲート電極と同様に窒化タングステン膜とタングステ
ン膜の積層膜で形成されたゲート電極である。これらは
図１７に示すように各々孤立したパターンとしても良い
し、各々電気的に接続されたパターンとしても良いが、
形成された時点では電気的にフローティング状態にあ
る。
【０１８０】ゲート電極７１a、７１bとしては窒化タン
タル膜とタンタル膜の積層膜やモリブデンとタングステ
ンの合金膜など他の導電膜を用いても良い。しかしなが
ら、３μm以下（好ましくは２μm以下）の微細な線幅を
形成しうる加工性に優れた膜であることが望ましい。ま
た、ゲート絶縁膜を拡散して活性層中へ侵入するような
元素を含む膜でないことが望ましい。
【０１８１】これに対して、ゲート配線７２としてゲー
ト電極７１a、７１bよりも低抵抗な導電膜、代表的には
アルミニウムを主成分とする合金膜や銅を主成分とする
合金膜を用いる。ゲート配線７２には特に微細な加工性
は要求されない。また、活性層と重なることもないので
絶縁膜中を拡散しやすいアルミニウムや銅を含んでいて
も問題とはならない。
【０１８２】本実施例の構造とする場合、実施例１の図
７（Ｄ）の工程において第１層間絶縁膜５４４を形成す
る前に活性化工程を行えば良い。この場合、ゲート電極
７１a、７１bが露呈した状態で熱処理を加えることにな
るが、十分に不活性な雰囲気、好ましくは酸素濃度が１
ppm以下である不活性雰囲気で熱処理を行う分にはゲー
ト電極７１a、７１bが酸化されることはない。即ち、酸
化により抵抗値が増加することもないし、除去の困難は
絶縁膜（酸化膜）で覆われてしまうようなこともない。
【０１８３】そして、活性化工程が終了したら、アルミ
ニウム又は銅を主成分とする導電膜を形成し、パターニ
ングによりゲート配線７２を形成すればよい。この時点
でゲート電極７１a、７１bとゲート配線７２との接触す
る部分では良好なオーミックコンタクトが確保され、ゲ
ート電極７１a、７１bに所定のゲート電圧を加えること
が可能となる。
【０１８４】本実施例の構造は、特に画像表示領域の面
積が大きくなった場合において有効である。その理由を
以下に説明する。
【０１８５】本願発明のＥＬ表示装置は１フレームを複
数のサブフレームに分割して駆動するため、画素部を駆
動する駆動回路にかかる負担は大きい。これを低減する
には画素部が有する負荷（配線抵抗、寄生容量またはＴ
ＦＴの書き込み容量など）を可能な限り低減することが
好ましい。
【０１８６】ＴＦＴの書き込み容量は本願発明で用いる
ポリシリコン膜によって非常に動作性能の高いＴＦＴが
実現できるためさほど問題とはならない。また、データ
配線やゲート配線に付加される寄生容量は大部分がそれ
ら配線の上に形成されたＥＬ素子の陰極（または保護電
極）との間で形成されるが、この点については第２層間
絶縁膜として比誘電率の低い有機樹脂膜を１．５〜２．
５μmという厚さで形成するので寄生容量は殆ど無視で
きる。
【０１８７】このことより本願発明を画素部の面積の大
きいＥＬ表示装置に実施する上で最も障害となるのはデ
ータ配線やゲート配線の配線抵抗となる。勿論、データ
信号側駆動回路を複数に分割して並列処理をさせたり、
画素部を挟んでデータ信号側駆動回路やゲート信号側駆
動回路を設けて双方向から信号を送り、実質的に駆動回
路の動作周波数を落とすようなことも可能である。但
し、その場合は駆動回路の専有面積が大きくなるなど別
の問題が生じてしまう。
【０１８８】従って、本実施例のような構造によってゲ
ート配線の配線抵抗を極力低減することは、本願発明を
実施する上で非常に有効である。なお、本実施例におい
て図１７に示した画素構造は本願発明を何ら限定するも
のではなく、好ましい一例に過ぎない。また、本実施例
は、実施例１〜３のいずれの構成とも自由に組み合わせ
て実施することが可能である。
【０１８９】〔実施例６〕本願発明のように１フレーム
を複数のサブフレームに分割する時分割階調を行うには
極めて高速に駆動するデータ信号側駆動回路が必要とな
る。即ち、非常に動作速度（応答速度）の速いＴＦＴを
用いることが好ましい。本実施例では、非常に高速で駆
動することのできるＴＦＴを作製する上で極めて適した
シリコン膜を活性層として用いる例を示す。
【０１９０】実施例１に従って図５（Ｅ）の工程まで行
うと、特異な結晶構造でなるシリコン膜（実施例１では
ポリシリコン膜）が得られる。このシリコン膜は結晶粒
界の連続性が高く、且つ結晶方位が揃っており、ＴＦＴ
の活性層とすることで非常に高い動作速度を示すＴＦＴ
が得られる。本明細書中では本実施例で説明するシリコ
ン膜を連続粒界結晶シリコン膜と呼ぶことにする。以下
に、上記連続粒界結晶シリコン膜を試作して観察した結
果について説明する。
【０１９１】連続粒界結晶シリコン膜は、微視的に見れ
ば複数の針状又は棒状の結晶（以下、棒状結晶という）
が集まって並んだ結晶構造を有する。このことはＴＥＭ
（透過型電子顕微鏡法）による観察で容易に確認でき
た。
【０１９２】また、連続粒界結晶シリコン膜についてス
ポット径１．３５μmの電子線回折像を詳細に観察した
結果、僅かなゆらぎはあるものの｛１１０｝面に対応す
る回折斑点がきれいに現れており、結晶軸に多少のずれ
が含まれているものの主たる配向面として｛１１０｝面
を有することが確認できた。
【０１９３】図１９（Ａ）は連続粒界結晶シリコン膜に
スポット径１．３５μmの電子線を照射して得た電子線
回折像である。一方、図１９（Ｂ）は従来のポリシリコ
ン膜に同条件で電子線を照射して得た電子線回折像であ
る。なお、いずれも写真中央が電子線の照射された位置
（電子線の照射点）である。
【０１９４】図１９（Ａ）の方は｛１１０｝面に対応す
る回折斑点が比較的きれいに現れているのに対し、図１
９（Ｂ）の方はまるで不規則であり、配向面がばらばら
であることが一目瞭然である。このように連続粒界結晶
シリコン膜は電子線回折写真を見れば、ただちに従来の
半導体膜と区別することができる。
【０１９５】なお、図１９（Ａ）の電子線回折像におい
て｛１１０｝面に対応する回折斑点が現れていること
は、｛１１０｝配向の単結晶シリコンウェハの電子線回
折像と比較すれば明らかである。また、単結晶シリコン
ウェハの回折斑点は鋭い点で見えるのに対し、連続粒界
結晶シリコン膜の回折斑点は電子線の照射点を中心とし
た同心円上に広がりを有する。
【０１９６】これは連続粒界結晶シリコン膜の特徴でも
ある。各結晶粒は個々に｛１１０｝面を配向面としてい
るため、一つの結晶粒について見れば単結晶シリコンと
同様の回折斑点が得られると予想される。しかし、実際
には複数の結晶粒の集合体であるため、各結晶粒は｛１
１０｝面を配向面としているものの、それぞれが結晶軸
周りに僅かな回転を含み、それぞれの結晶粒に対応する
回折点が同心円上に複数個現れる。それらが重なって広
がりを見せるのである。
【０１９７】但し、個々の結晶粒は後述するように極め
て整合性の良い結晶粒界を形成するため、結晶軸周りの
僅かな回転は結晶性を損なう要因とはならない。従っ
て、連続粒界結晶シリコン膜の電子線回折像は、実質的
には｛１１０｝配向の単結晶シリコンウェハの電子線回
折像と差異はないと言える。
【０１９８】以上のことから、本実施例においてＴＦＴ
の活性層として用いるシリコン膜は、｛１１０｝配向に
対応する電子線回折像を示すシリコン膜であると言って
差し支えないと考える。
【０１９９】次に、連続粒界結晶シリコン膜の結晶粒界
について述べる。なお、説明の便宜上、結晶粒界と呼ん
でいるが、ある結晶粒とそこから派生した（枝分かれし
た）別の結晶粒との界面とも考えられる。いずれにして
も、本明細書中では前述のような界面をも含めて結晶粒
界と呼ぶ。
【０２００】本出願人は個々の棒状結晶が接して形成す
る結晶粒界をＨＲ−ＴＥＭ（高分解能透過型電子顕微鏡
法）により観察し、結晶粒界において結晶格子に連続性
があることを確認した。これは観察される格子縞が結晶
粒界において連続的に繋がっていることから容易に確認
できた。
【０２０１】なお、結晶粒界における結晶格子の連続性
は、その結晶粒界が「平面状粒界」と呼ばれる粒界であ
ることに起因する。本明細書における平面状粒界の定義
は、「Characterization of High-Efficiency Cast-Si
Solar Cell Wafers by MBICMeasurement ；Ryuichi Shi
mokawa and Yutaka Hayashi，Japanese Journal ofAppl
ied Physics vol.27，No.5，pp.751-758，1988」に記載
された「Planar boundary 」である。
【０２０２】上記論文によれば、平面状粒界には双晶粒
界、特殊な積層欠陥、特殊なtwist粒界などが含まれ
る。この平面状粒界は電気的に不活性であるという特徴
を持つ。即ち、結晶粒界でありながらキャリアの移動を
阻害するトラップとして機能しないため、実質的に存在
しないと見なすことができる。
【０２０３】特に結晶軸（結晶面に垂直な軸）が〈１１
０〉軸である場合、｛２１１｝双晶粒界や｛１１１｝双
晶粒界はΣ３の対応粒界とも呼ばれる。Σ値は対応粒界
の整合性の程度を示す指針となるパラメータであり、Σ
値が小さいほど整合性の良い粒界であることが知られて
いる。
【０２０４】連続粒界結晶シリコン膜をＴＥＭ観察した
結果、結晶粒界の殆どがΣ３の対応粒界であることが判
明した。これは、二つの結晶粒の間に形成された結晶粒
界において、両方の結晶粒の面方位が｛１１０｝である
場合、｛１１１｝面に対応する格子縞がなす角をθとす
ると、θ＝７０．５°の時にΣ３の対応粒界となること
から判断した。
【０２０５】なお、θ＝３８．９°の時にはΣ９の対応
粒界となるが、この様な他の結晶粒界も存在した。
【０２０６】この様な対応粒界は、同一面方位の結晶粒
間にしか形成されない。即ち、連続粒界結晶シリコン膜
は面方位が概略｛１１０｝で揃っているからこそ、広範
囲に渡ってこの様な対応粒界を形成し得たと言える。
【０２０７】この様な結晶構造（正確には結晶粒界の構
造）は、結晶粒界において異なる二つの結晶粒が極めて
整合性よく接合していることを示している。即ち、結晶
粒界において結晶格子が連続的に連なり、結晶欠陥等に
起因するトラップ準位を非常に作りにくい構成となって
いる。従って、この様な結晶構造を有する半導体薄膜は
実質的に結晶粒界が存在しない見なすことができる。
【０２０８】またさらに、連続粒界結晶シリコン膜を形
成する際に７００〜１１５０℃の加熱処理を工程途中で
行うことによって、結晶粒内に存在する欠陥（積層欠陥
等）が殆ど消滅することがＴＥＭ観察によって確認され
ている。これはこの熱処理工程の前後で欠陥数が大幅に
低減されていることからも明らかである。
【０２０９】この欠陥数の差は電子スピン共鳴分析（El
ectron Spin Resonance ：ＥＳＲ）によってスピン密度
の差となって現れる。現状では連続粒界結晶シリコン膜
のスピン密度は少なくとも 5×1017spins/cm3以下（好
ましくは 3×1017spins/cm3以下）であることが判明し
ている。ただし、この測定値は現存する測定装置の検出
限界に近いので、実際のスピン密度はさらに低いと予想
される。
【０２１０】なお、連続粒界結晶シリコン膜についての
さらに詳細な説明は、本出願人による特願平１０−０４
４６５９号出願明細書、特願平１０−１５２３１６号出
願明細書、特願平１０−１５２３０８号出願明細書また
は特願平１０−１５２３０５号出願明細書を参照すれば
良い。
【０２１１】また、連続粒界結晶シリコン膜を活性層と
して試作したＴＦＴは、ＭＯＳＦＥＴに匹敵する電気特
性を示した。本出願人が試作したＴＦＴ（但し、活性層
の膜厚は３０ｎｍ、ゲート絶縁膜の膜厚は１００ｎｍ）
からは次に示す様なデータが得られている。
【０２１２】（１）スイッチング性能（オン／オフ動作
切り換えの俊敏性）の指標となるサブスレッショルド係
数が、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴと
もに60〜100mV/decade（代表的には60〜85mV/decade ）
と小さい。 （２）ＴＦＴの動作速度の指標となる電界効果移動度
（μFE）が、Ｎチャネル型ＴＦＴで 200〜650cm2/Vs
（代表的には 300〜500cm2/Vs ）、Ｐチャネル型ＴＦＴ
で100〜300cm2/Vs（代表的には 150〜200cm2/Vs）と大
きい。 （３）ＴＦＴの駆動電圧の指標となるしきい値電圧（Ｖ
th）が、Ｎチャネル型ＴＦＴで-0.5〜1.5 Ｖ、Ｐチャネ
ル型ＴＦＴで-1.5〜0.5 Ｖと小さい。
【０２１３】以上の様に、極めて優れたスイッチング特
性および高速動作特性が実現可能であることが確認され
ている。さらに、上記ＴＦＴを用いて試作したリングオ
シレータでは最大で約１ＧＨｚの発振周波数を得ること
ができた。なお、試作したリングオシレータの構成は次
の様になっている。 段数：９段 ＴＦＴのゲート絶縁膜の膜厚：３０ｎｍ及び５０ｎｍ ＴＦＴのゲート長（チャネル長）：０．６μm
【０２１４】また、実際にシフトレジスタを試作して動
作周波数を確認した。その結果、ゲート絶縁膜の膜厚３
０ｎｍ、ゲート長０．６μｍ、電源電圧５Ｖ、段数５０
段のシフトレジスタにおいて動作周波数１００ＭＨｚの
出力パルスが得られた。
【０２１５】以上の様なリングシレータおよびシフトレ
ジスタの驚異的なデータは、連続粒界結晶シリコン膜を
活性層とするＴＦＴが、単結晶シリコンを用いたＭＯＳ
ＦＥＴに匹敵する、若しくは凌駕する動作性能をもつこ
とを示唆する。
【０２１６】以上のように、連続粒界結晶シリコン膜を
用いることで極めて動作速度の速いＴＦＴが形成され、
そのＴＦＴで駆動回路を形成することで高速動作の可能
な駆動回路を実現することができる。即ち、以上のよう
なＴＦＴを、本願発明を実施する上で用いることは極め
て有効である。
【０２１７】また、連続粒界結晶シリコン膜を用いたＴ
ＦＴは駆動回路に限らず、画素部に配置するスイッチン
グ用ＴＦＴや電流制御用ＴＦＴに用いることも有効であ
る。動作速度が速くなることで保持容量への書き込み時
間も短縮され、ＥＬ素子を発光させる応答速度も速くな
るため、より明るく鮮明な画像を提供しうる。
【０２１８】〔実施例７〕実施例６では非常に高速で駆
動しうるＴＦＴを用いて駆動回路を形成する例を示した
が、本実施例では、本願発明を実施する上で有効な画素
部の駆動方法について説明する。説明には図２０を用い
る。
【０２１９】本実施例では、画素部８０を二つの画素部
８０a、８０bに分け、画素部８０aをデータ信号側駆動
回路８１a及びゲート信号側駆動回路８２aで駆動し、画
素部８０bをデータ信号側駆動回路８１b及びゲート信号
側駆動回路８２bで駆動する。
【０２２０】この場合、画素部８０a、８０bを同時に同
じ周波数で駆動すれば、データ信号側駆動回路８１a、
８１b及びゲート信号側駆動回路８２a、８２bの動作周
波数を半分に落とすことができる。そのため、動作マー
ジンが広がり、信頼性が高く、消費電力の少ないＥＬ表
示装置を得ることができる。
【０２２１】さらに、動作周波数を変えなければアドレ
ス期間を半分にすることができるため、その分だけサス
テイン期間を長めにとることができる。即ち、発光時間
をより長く確保することができるため、画像の明るさを
向上させることができる。
【０２２２】また、画素部８０aと８０bとを併せて１画
像を表示することもできるし、画素部８０aと８０bとで
各々異なる画像を表示させても良い。例えば、どちらか
片方が静止画で他方が動画という場合もありうる。即
ち、画素部８０に動画と静止画が混在するような場合が
あっても良い。
【０２２３】なお、本実施例では画素部を二つに分けて
いるがさらに複数の画素部に分割することも可能であ
る。また、本実施例の構成は、実施例１〜６のいずれの
構成とも自由に組み合わせて実施することが可能であ
る。
【０２２４】〔実施例８〕本実施例では、本願発明を実
施する上で有効な画素部の駆動方法について、実施例７
とは異なる駆動方法とした場合を示す。説明には図２１
を用いる。
【０２２５】本実施例では、画素部８３を四つの画素部
８３a〜８３dに分け、画素部８３a〜８３dを各々データ
信号側駆動回路８４a〜８４d及びゲート信号側駆動回路
８５a〜８５dで駆動する。
【０２２６】この場合、画素部８３a〜８３dを同時に同
じ周波数で駆動することでデータ信号側駆動回路８４a
〜８４d及びゲート信号側駆動回路８５a〜８５dの動作
周波数を各々１／４に落とすことができる。そのため、
実施例７の場合よりも動作マージンが広がり、信頼性が
高く、消費電力の少ないＥＬ表示装置を得ることができ
る。
【０２２７】さらに、動作周波数を変えなければアドレ
ス期間を１／４にすることができるため、その分だけサ
ステイン期間を長めにとることができる。即ち、発光時
間をより長く確保することができるため、画像の明るさ
を向上させることができる。
【０２２８】また、画素部８３a〜８３d全てを併せて１
画像を表示することができる。さらに画素部８３a、８
３bで１画像を表示し、画素部８３c、８３dで１画像を
表示し、結果的に異なる２枚の画像を同時に表示するこ
とも可能である。さらに画素部８３a、８３bでなる画像
を静止画とし、画素部８３c、８３dでなる画像を動画と
することも可能である。即ち、画素部８３に動画と静止
画とが混在するような場合があっても良い。
【０２２９】なお、本実施例では画素部を四つに分けて
いるがさらに複数の画素部に分割することも可能であ
る。また、本実施例の構成は、実施例１〜６のいずれの
構成とも自由に組み合わせて実施することが可能であ
る。
【０２３０】〔実施例９〕本実施例では、本願発明を実
施する上で有効な画素部の駆動方法について、実施例８
とは異なる駆動方法とした場合を示す。説明には図２２
を用いる。
【０２３１】本実施例では、画素部８６を四つの画素部
８６a〜８６dに分け、画素部８６aをデータ信号側駆動
回路８７a及びゲート信号側駆動回路８８aで駆動し、画
素部８６bをデータ信号側駆動回路８７b及びゲート信号
側駆動回路８８aで駆動する。同様に、画素部８６cをデ
ータ信号側駆動回路８７c及びゲート信号側駆動回路８
８bで駆動し、画素部８６dをデータ信号側駆動回路８７
d及びゲート信号側駆動回路８８bで駆動する。
【０２３２】この場合、画素部８６a〜８６dを同時に同
じ周波数で駆動することでデータ信号側駆動回路８７a
〜８７dの動作周波数を各々１／４に落とすことがで
き、ゲート信号側駆動回路８８a、８８bの動作周波数を
各々１／２に落とすことができる。そのため、実施例７
の場合よりも動作マージンが広がり、信頼性が高く、消
費電力の少ないＥＬ表示装置を得ることができる。
【０２３３】さらに、動作周波数を変えなければアドレ
ス期間を１／４にすることができるため、その分だけサ
ステイン期間を長めにとることができる。即ち、発光時
間をより長く確保することができるため、画像の明るさ
を向上させることができる。
【０２３４】また、画素部８６a〜８６d全てを併せて１
画像を表示することもできるし、画素部８６a〜８６dに
おいて各々異なる画像を表示させても良い。勿論、８６
a〜８６cで１画像を表示し、画素部８６dのみ異なる画
像とすることも可能である。また、画素部８６に動画と
静止画とが混在する場合があっても良い。
【０２３５】なお、本実施例の構成は、実施例１〜６の
いずれの構成とも自由に組み合わせて実施することが可
能である。
【０２３６】〔実施例１０〕実施例１の図２に示した構
造において、活性層と基板１１との間に設けられる下地
膜１２として、放熱効果の高い材料を用いることは有効
である。特に電流制御用ＴＦＴは長時間に渡って比較的
多くの電流を流すことになるため発熱しやすく、自己発
熱による劣化が問題となりうる。そのような場合に、本
実施例のように下地膜が放熱効果を有することでＴＦＴ
の熱劣化を抑制することができる。
【０２３７】放熱効果をもつ透光性材料としては、Ｂ
（ホウ素）、Ｃ（炭素）、Ｎ（窒素）から選ばれた少な
くとも一つの元素と、Ａｌ（アルミニウム）、Ｓｉ（珪
素）、Ｐ（リン）から選ばれた少なくとも一つの元素と
を含む絶縁膜が挙げられる。
【０２３８】例えば、窒化アルミニウム（ＡｌｘＮｙ）
に代表されるアルミニウムの窒化物、炭化珪素（Ｓｉｘ
Ｃｙ）に代表される珪素の炭化物、窒化珪素（ＳｉｘＮ
ｙ）に代表される珪素の窒化物、窒化ホウ素（ＢｘＮ
ｙ）に代表されるホウ素の窒化物、リン化ホウ素（Ｂｘ
Ｐｙ）に代表されるホウ素のリン化物を用いることが可
能である。また、酸化アルミニウム（ＡｌｘＯｙ）に代
表されるアルミニウムの酸化物は透光性に優れ、熱伝導
率が２０Ｗｍ-1Ｋ-1であり、好ましい材料の一つと言え
る。なお、上記透光性材料において、ｘ、ｙは任意の整
数である。
【０２３９】また、上記化合物に他の元素を組み合わせ
ることもできる。例えば、酸化アルミニウムに窒素を添
加して、ＡｌＮｘＯｙで示される窒化酸化アルミニウム
を用いることも可能である。この材料にも放熱効果だけ
でなく、水分やアルカリ金属等の侵入を防ぐ効果があ
る。なお、上記窒化酸化アルミニウムにおいて、ｘ、ｙ
は任意の整数である。
【０２４０】また、特開昭６２−９０２６０号公報に記
載された材料を用いることができる。即ち、Ｓｉ、Ａ
ｌ、Ｎ、Ｏ、Ｍを含む絶縁膜（但し、Ｍは希土類元素の
少なくとも一種、好ましくはＣｅ（セリウム），Ｙｂ
（イッテルビウム），Ｓｍ（サマリウム），Ｅｒ（エル
ビウム），Ｙ（イットリウム）、Ｌａ（ランタン）、Ｇ
ｄ（ガドリニウム）、Ｄｙ（ジスプロシウム）、Ｎｄ
（ネオジウム）から選ばれた少なくとも一つの元素）を
用いることもできる。これらの材料にも放熱効果だけで
なく、水分やアルカリ金属等の侵入を防ぐ効果がある。
【０２４１】また、少なくともダイヤモンド薄膜又はア
モルファスカーボン膜（特にダイヤモンドに特性の近い
もの、ダイヤモンドライクカーボン等と呼ばれる。）を
含む炭素膜を用いることもできる。これらは非常に熱伝
導率が高く、放熱層として極めて有効である。但し、膜
厚が厚くなると褐色を帯びて透過率が低下するため、な
るべく薄い膜厚（好ましくは５〜１００ｎｍ）で用いる
ことが好ましい。
【０２４２】また、上記放熱効果をもつ材料からなる薄
膜を単体で用いることもできるが、これらの薄膜と、珪
素を含む絶縁膜とを積層して用いても良い。
【０２４３】なお、本実施例の構成は、実施例１〜９の
いずれの構成とも自由に組み合わせて実施することが可
能である。
【０２４４】〔実施例１１〕実施例１ではＥＬ層として
有機ＥＬ材料を用いることが好ましいとしたが、本願発
明は無機ＥＬ材料を用いても実施できる。但し、現在の
無機ＥＬ材料は非常に駆動電圧が高いため、そのような
駆動電圧に耐えうる耐圧特性を有するＴＦＴを用いなけ
ればならない。
【０２４５】または、将来的にさらに駆動電圧の低い無
機ＥＬ材料が開発されれば、本願発明に適用することは
可能である。
【０２４６】また、本実施例の構成は、実施例１〜１０
のいずれの構成とも自由に組み合わせることが可能であ
る。
【０２４７】〔実施例１２〕本願発明を実施して形成さ
れたアクティブマトリクス型ＥＬ表示装置（ＥＬモジュ
ール）は、自発光型であるため液晶表示装置に比べて明
るい場所での視認性に優れている。そのため本願発明は
直視型のＥＬディスプレイ（ＥＬモジュールを組み込ん
だ表示ディスプレイを指す）に対して実施することが可
能である。ＥＬディスプレイとしてはパソコンモニタ、
ＴＶ放送受信用モニタ、広告表示モニタ等が挙げられ
る。
【０２４８】また、本願発明は上述のＥＬディスプレイ
も含めて、表示ディスプレイを部品として含むあらゆる
電子装置に対して実施することが可能である。
【０２４９】そのような電子装置としては、ＥＬディス
プレイ、ビデオカメラ、デジタルカメラ、頭部取り付け
型ディスプレイ（ヘッドマウントディスプレイ等）、カ
ーナビゲーション、パーソナルコンピュータ、携帯情報
端末（モバイルコンピュータ、携帯電話または電子書籍
等）、記録媒体を備えた画像再生装置（具体的にはコン
パクトディスク（ＣＤ）、レーザーディスク（ＬＤ）又
はデジタルビデオディスク（ＤＶＤ）等の記録媒体を再
生し、その画像を表示しうるディスプレイを備えた装
置）などが挙げられる。それら電子装置の例を図１８に
示す。
【０２５０】図１８（Ａ）はパーソナルコンピュータで
あり、本体２００１、筐体２００２、表示装置２００
３、キーボード２００４等を含む。本願発明は表示装置
２００３に用いることができる。
【０２５１】図１８（Ｂ）はビデオカメラであり、本体
２１０１、表示装置２１０２、音声入力部２１０３、操
作スイッチ２１０４、バッテリー２１０５、受像部２１
０６等を含む。本願発明を表示装置２１０２に用いるこ
とができる。
【０２５２】図１８（Ｃ）は頭部取り付け型のＥＬディ
スプレイの一部（右片側）であり、本体２３０１、信号
ケーブル２３０２、頭部固定バンド２３０３、表示モニ
タ２３０４、光学系２３０５、表示装置２３０６等を含
む。本発明は表示装置２３０６に用いることができる。
【０２５３】図１８（Ｄ）は記録媒体を備えた画像再生
装置（具体的にはＤＶＤ再生装置）であり、本体２４０
１、記録媒体（ＣＤ、ＬＤまたはＤＶＤ等）２４０２、
操作スイッチ２４０３、表示装置（ａ）２４０４、表示
装置（ｂ）２４０５等を含む。表示装置（ａ）は主とし
て画像情報を表示し、表示装置（ｂ）は主として文字情
報を表示するが、本発明はこれら表示装置（ａ）、
（ｂ）に用いることができる。なお、記録媒体を備えた
画像再生装置としては、ＣＤ再生装置、ゲーム機器など
に本発明を用いることができる。
【０２５４】図１８（Ｅ）は携帯型（モバイル）コンピ
ュータであり、本体２５０１、カメラ部２５０２、受像
部２５０３、操作スイッチ２５０４、表示装置２５０５
等を含む。本発明は表示装置２５０５に用いることがで
きる。
【０２５５】また、将来的にＥＬ材料の発光輝度が高く
なれば、フロント型若しくはリア型のプロジェクターに
用いることも可能となる。
【０２５６】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電子機器に適用することが可能で
ある。また、本実施例の電子機器は実施例１〜１１のど
のような組み合わせからなる構成を用いても実現するこ
とができる。
【０２５７】〔実施例１３〕本実施例では、実際のＥＬ
表示装置（但しモノクロ表示）の仕様に沿って電流制御
用ＴＦＴとＥＬ素子との間に設ける抵抗体の抵抗値を決
めた例を示す。
【０２５８】まずＥＬ層として用いるＥＬ材料を決定す
る。本実施例では、ＩＴＯでなる陽極上に、正孔輸送層
として５０ｎｍ厚のＴＰＤ、ＥＬ層として５０ｎｍ厚の
Ａｌｑを形成し、その上にＭｇＡｇでなる陰極を設けた
構造のＥＬ素子を作製した。但し、ストライプ状のＩＴ
Ｏパターン（２ｍｍ幅）上にＥＬ層を全面蒸着し、ＩＴ
Ｏパターンと直交するようにストライプ状のＭｇＡｇ電
極（２ｍｍ幅）を形成した。
【０２５９】このとき作製したＥＬ素子の駆動電圧（Vo
ltage）と電流密度（Current Density）の関係を図２３
（Ａ）に示す。また、電流密度と発光の輝度（Luminanc
e）の関係を図２３（Ｂ）に示す。なお、本実施例のＥ
Ｌ素子は５２４ｎｍ付近の波長に発光ピークをもち、色
度座標はｘ＝０．３０、ｙ＝０．５７であった。
【０２６０】図２３（Ｂ）によれば５０００ｃｄ／ｍ2
の輝度を出すためには約１００ｍＡ／ｃｍ2の電流密度
が必要となる。そこで一辺約１５６μmの正方形の画素
をマトリクス状に備えた対角５インチの画素部を有する
ＥＬ表示装置を考えると、一画素あたりに必要な電流は
約２４μＡとなる。
【０２６１】図２３（Ａ）に示すように、本実施例で用
いるＥＬ材料は１０Ｖ加えた時に１００ｍＡ／ｃｍ2の
電流密度で電流が流れるので、１０Ｖを加えた時に約２
４μＡの電流を安定に流すためには約４２０ｋΩの抵抗
が必要となる。
【０２６２】従って、図１（Ｂ）に示す抵抗体１０９と
して４２０ｋΩの抵抗体を設ければＥＬ素子１１０には
常に約２４μＡという定電流を安定して供給することが
できる。その結果、発光輝度を約５０００ｃｄ／ｍ2と
して明るい画像を表示することが可能である。
【０２６３】勿論、ＥＬ層の寿命を延ばすには、抵抗体
の抵抗値をさらに高めてＥＬ素子に流れる電流を抑えれ
ば良い。その代わり、発光輝度はやや落ちることにな
る。例えば１０００ｃｄ／ｍ2程度の輝度で十分であれ
ば必要な電流密度は３０ｍＡ／ｃｍ2程度、ＥＬ素子の
駆動電圧は約６Ｖであるので、一画素あたり７．３μＡ
の電流が流れれば良い。従って、約８２０ｋΩの抵抗体
が必要となる。
【０２６４】このように、ＥＬ表示装置の各パラメータ
を用いれば本願発明に必要な抵抗体の抵抗値を容易に導
くことができる。
【０２６５】
【発明の効果】本願発明を実施することで、ＴＦＴの特
性バラツキに影響されない鮮明な多階調カラー表示が可
能なアクティブマトリクス型ＥＬ表示装置を得ることが
できる。具体的には、画素部に設ける電流制御用ＴＦＴ
とＥＬ素子との間に抵抗体を設け、その抵抗体の抵抗値
によって電流値を決定する。その上でデジタル信号によ
り時分割階調表示を行い、電流制御用ＴＦＴの特性バラ
ツキによる階調不良のない、色再現性の良い高精細な画
像を得る。
【０２６６】また、基板上に形成されるＴＦＴ自体も各
回路又は素子が必要とする性能に併せて最適な構造のＴ
ＦＴを配置することで、信頼性の高いアクティブマトリ
クス型ＥＬ表示装置を実現している。
【０２６７】そして、そのようなアクティブマトリクス
型ＥＬ表示装置を表示ディスプレイとして具備すること
で、画像品質が良く、信頼性の高い高性能な電子装置を
生産することが可能となる。
【図面の簡単な説明】
【図１】 ＥＬ表示装置の構成を示す図。
【図２】 ＥＬ表示装置の断面構造を示す図。
【図３】 従来のＥＬ表示装置における画素部の構成
を示す図。
【図４】 アナログ階調方式で利用するＴＦＴ特性を
説明する図。
【図５】 ＥＬ表示装置の作製工程を示す図。
【図６】 ＥＬ表示装置の作製工程を示す図。
【図７】 ＥＬ表示装置の作製工程を示す図。
【図８】 ＥＬ表示装置の作製工程を示す図。
【図９】 ＥＬ表示装置の画素部を拡大した図。
【図１０】 時分割階調方式の動作モードを説明する
図。
【図１１】 ＥＬモジュールの外観を示す図。
【図１２】 ＥＬモジュールの外観を示す図。
【図１３】 コンタクト構造の作製工程を示す図。
【図１４】 ＥＬ表示装置の画素部の構成を示す図。
【図１５】 ＥＬ表示装置の断面構造を示す図。
【図１６】 ＥＬ表示装置の画素部の上面構造を示す
図。
【図１７】 ＥＬ表示装置の画素部の上面構造を示す
図。
【図１８】 電子装置の具体例を示す図。
【図１９】 ポリシリコン膜の電子線回折像を示す図面
代用写真。
【図２０】 ＥＬ表示装置の回路構成を示す図。
【図２１】 ＥＬ表示装置の回路構成を示す図。
【図２２】 ＥＬ表示装置の回路構成を示す図。
【図２３】 ＥＬ素子の電気特性を示す図。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０５Ｂ 33/14 Ｈ０５Ｂ 33/14 Ａ Ｆターム(参考） 3K007 AB00 AB04 BA06 BB01 BB06 CA01 CA02 CB01 DA00 DB03 EB00 FA01 FA02 FA03 GA00 GA04 5C080 AA06 BB05 CC03 DD03 DD07 EE29 EE30 FF11 GG08 JJ02 JJ03 JJ04 JJ05 JJ06 5C094 AA05 AA15 AA24 AA42 AA43 AA44 AA60 BA27 CA19 CA24 EA05 EB02

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】基板上にＴＦＴで形成された画素部、デー
    タ信号側駆動回路及びゲート信号側駆動回路を有し、前
    記画素部において時分割駆動により画像の階調表示が行
    なわれるＥＬ表示装置であって、 前記画素部に設けられた電流制御用ＴＦＴとＥＬ素子と
    の間には、抵抗体が設けられていることを特徴とするＥ
    Ｌ表示装置。
  2. 【請求項２】基板上にＴＦＴで形成された画素部、デー
    タ信号側駆動回路及びゲート信号側駆動回路を有し、前
    記画素部において時分割駆動により画像の階調表示が行
    なわれるＥＬ表示装置であって、 前記画素部に設けられた電流制御用ＴＦＴとＥＬ素子と
    の間には、該電流制御用ＴＦＴのオン抵抗よりも高い抵
    抗値を示す抵抗体が設けられていることを特徴とするＥ
    Ｌ表示装置。
  3. 【請求項３】基板上にＴＦＴで形成された画素部、デー
    タ信号側駆動回路及びゲート信号側駆動回路を有し、前
    記画素部において時分割駆動により画像の階調表示が行
    なわれるＥＬ表示装置であって、 前記画素部に設けられた電流制御用ＴＦＴとＥＬ素子と
    の間には、該電流制御用ＴＦＴの活性層と一体化した抵
    抗体が設けられていることを特徴とするＥＬ表示装置。
  4. 【請求項４】請求項１乃至請求項３において、前記デー
    タ信号側駆動回路又は前記ゲート信号側駆動回路に入力
    されるデータ信号は、 １フレームをｎビット（ｎは２以上の整数）の階調に対
    応した複数のサブフレーム（ＳＦ1、ＳＦ2、ＳＦ3…Ｓ
    Ｆ(n-1)、ＳＦ(n)と表す）に分割する第１の手段と、 前記複数のサブフレームにおいて、アドレス期間
    （Ｔa）及びサステイン期間（Ｔs：但し、ＳＦ1、ＳＦ
    2、ＳＦ3…ＳＦ(n-1)、ＳＦ(n)に対応するサステイン期
    間を各々Ｔs1、Ｔs2、Ｔs3…Ｔs(n-1)、Ｔs(n)と表す）
    を選択する第２の手段と、 前記複数のサブフレームにおいて、前記サステイン期間
    をＴs1：Ｔs2：Ｔs3：…：Ｔs(n-1)：Ｔs(n)＝２0：２
    -1：２-2：…：２-(n-2)：２-(n-1)となるように設定す
    る第３の手段と、 を経て形成されることを特徴とするＥＬ表示装置。
  5. 【請求項５】請求項４において、前記第１の手段、第２
    の手段及び第３の手段は前記基板上に実装されたＩＣチ
    ップに含まれることを特徴とするＥＬ表示装置。
  6. 【請求項６】請求項１乃至請求項３において、前記ＴＦ
    Ｔの活性層は｛１１０｝配向に対応する電子線回折像を
    示すシリコン膜で形成されていることを特徴とするＥＬ
    表示装置。
  7. 【請求項７】請求項６において、前記シリコン膜は結晶
    粒界を有することを特徴とするＥＬ表示装置。
  8. 【請求項８】請求項６において、前記電子線回折像の回
    折斑点は電子線の照射点を中心とした同心円上に広がり
    を有することを特徴とするＥＬ表示装置。
  9. 【請求項９】時分割駆動により画像の階調表示が行われ
    るＥＬ表示装置を含む電子装置であって、 前記ＥＬ表示装置はＴＦＴで形成された画素部、データ
    信号側駆動回路及びゲート信号側駆動回路を有し、 前記画素部に設けられた電流制御用ＴＦＴとＥＬ素子と
    の間には、抵抗体が設けられていることを特徴とする電
    子装置。
  10. 【請求項１０】時分割駆動により画像の階調表示が行わ
    れるＥＬ表示装置を含む電子装置であって、 前記ＥＬ表示装置はＴＦＴで形成された画素部、データ
    信号側駆動回路及びゲート信号側駆動回路を有し、 前記画素部に設けられた電流制御用ＴＦＴとＥＬ素子と
    の間には、該電流制御用ＴＦＴのオン抵抗よりも高い抵
    抗値を示す抵抗体が設けられていることを特徴とする電
    子装置。
  11. 【請求項１１】時分割駆動により画像の階調表示が行わ
    れるＥＬ表示装置を含む電子装置であって、 前記ＥＬ表示装置はＴＦＴで形成された画素部、データ
    信号側駆動回路及びゲート信号側駆動回路を有し、 前記画素部に設けられた電流制御用ＴＦＴとＥＬ素子と
    の間には、該電流制御用ＴＦＴの活性層と一体化した抵
    抗体が設けられていることを特徴とする電子装置。
  12. 【請求項１２】請求項９乃至請求項１１において、前記
    データ信号側駆動回路又は前記ゲート信号側駆動回路に
    入力されるデータ信号は、 １フレームをｎビット（ｎは２以上の整数）の階調に対
    応した複数のサブフレーム（ＳＦ1、ＳＦ2、ＳＦ3…Ｓ
    Ｆ(n-1)、ＳＦ(n)と表す）に分割する第１の手段と、 前記複数のサブフレームにおいて、アドレス期間
    （Ｔa）及びサステイン期間（Ｔs：但し、ＳＦ1、ＳＦ
    2、ＳＦ3…ＳＦ(n-1)、ＳＦ(n)に対応するサステイン期
    間を各々Ｔs1、Ｔs2、Ｔs3…Ｔs(n-1)、Ｔs(n)と表す）
    を選択する第２の手段と、 前記複数のサブフレームにおいて、前記サステイン期間
    をＴs1：Ｔs2：Ｔs3：…：Ｔs(n-1)：Ｔs(n)＝２0：２
    -1：２-2：…：２-(n-2)：２-(n-1)となるように設定す
    る第３の手段と、 を経て形成されることを特徴とする電子装置。
  13. 【請求項１３】請求項１２において、前記第１の手段、
    第２の手段及び第３の手段は前記基板上に実装されたＩ
    Ｃチップに含まれることを特徴とする電子装置。
  14. 【請求項１４】請求項９乃至請求項１１において、前記
    ＴＦＴの活性層は｛１１０｝配向に対応する電子線回折
    像を示すシリコン膜で形成されていることを特徴とする
    電子装置。
  15. 【請求項１５】請求項１４において、前記シリコン膜は
    結晶粒界を有することを特徴とする電子装置。
  16. 【請求項１６】請求項１４において、前記電子線回折像
    の回折斑点は電子線の照射点を中心とした同心円上に広
    がりを有することを特徴とする電子装置。
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