JPS59128581A - Ｅｌ表示装置 - Google Patents
Ｅｌ表示装置Info
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- JPS59128581A JPS59128581A JP483283A JP483283A JPS59128581A JP S59128581 A JPS59128581 A JP S59128581A JP 483283 A JP483283 A JP 483283A JP 483283 A JP483283 A JP 483283A JP S59128581 A JPS59128581 A JP S59128581A
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- Japan
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- voltage
- transistor element
- transistor
- display element
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（８，）発明の技術分野
本発明はエレクトＯＩｖミネッセンス（以下ＥＬと略称
する）表示素子と駆動回路とを一体化し、ＥＬ表示素子
を駆動する駆動回路を構成するスイッチング用トランジ
スタ素子の耐圧を軽減したＥＬ表示装置に係り、特にＥ
Ｌ表示素子の局部的破壊時に表示素子駆動用のトランジ
スタ素子の破壊を防止したＥＬ表示装置に関するもので
ある。
する）表示素子と駆動回路とを一体化し、ＥＬ表示素子
を駆動する駆動回路を構成するスイッチング用トランジ
スタ素子の耐圧を軽減したＥＬ表示装置に係り、特にＥ
Ｌ表示素子の局部的破壊時に表示素子駆動用のトランジ
スタ素子の破壊を防止したＥＬ表示装置に関するもので
ある。
（２）技術の背景
ＥＬ表示素子と駆動回路を一体化したＥＥＬ表示装置は
半導体製造技術を利用することにより、複数個のＥＬ表
示素子を高密度に配列することかで縫、かつ表示素子と
駆動回路とを一体的に製造できるという利点を有してお
シ、陰極線管、液晶、ガス放電を利用した表示装置の代
替手段として注目されている、 （０） 従来技術と問題点 第１図にこのよりなＥＬＬ示素子と駆動回路一体構成の
ＥＬＬ示装置における一画素分の回路図を示す。図にお
いて１はＫＬＬ示素子であって、対向するｔ極ｉａ、ｔ
ｂ間に図示しない誘電体層を介してＥＬ層ＩＣを挾持し
た構成ｆ、採る。そしてＥＬＬ示素子１の一方の電極１
ａには電源２よ多パルス状の交番電圧が印加される。ま
たデータ線ＤＬはトランジスタ素子Ｑｌのドレインに接
続され、走査線ＳＬはトランジスタ素子Ｑ、ｌのゲート
に接続され、トランジスタ素子Ｑ１のソースはトランジ
スタ素子Ｑ２のゲートに接続されるとともに蓄積用コン
テ°ンサＣｓに接続される。またトランジスタ素子Ｑ２
のドレインはＥＬＬ示素子１の他方の電極ｌｂＫ接続さ
れ、ソースは基準電位点となる接地電位に接続される。
半導体製造技術を利用することにより、複数個のＥＬ表
示素子を高密度に配列することかで縫、かつ表示素子と
駆動回路とを一体的に製造できるという利点を有してお
シ、陰極線管、液晶、ガス放電を利用した表示装置の代
替手段として注目されている、 （０） 従来技術と問題点 第１図にこのよりなＥＬＬ示素子と駆動回路一体構成の
ＥＬＬ示装置における一画素分の回路図を示す。図にお
いて１はＫＬＬ示素子であって、対向するｔ極ｉａ、ｔ
ｂ間に図示しない誘電体層を介してＥＬ層ＩＣを挾持し
た構成ｆ、採る。そしてＥＬＬ示素子１の一方の電極１
ａには電源２よ多パルス状の交番電圧が印加される。ま
たデータ線ＤＬはトランジスタ素子Ｑｌのドレインに接
続され、走査線ＳＬはトランジスタ素子Ｑ、ｌのゲート
に接続され、トランジスタ素子Ｑ１のソースはトランジ
スタ素子Ｑ２のゲートに接続されるとともに蓄積用コン
テ°ンサＣｓに接続される。またトランジスタ素子Ｑ２
のドレインはＥＬＬ示素子１の他方の電極ｌｂＫ接続さ
れ、ソースは基準電位点となる接地電位に接続される。
このような構成において、データ線り、Ｌを′″１′と
した状態で走査線Ｓｒ、ＩＣ所定の幅をもったパルス状
の走査信号を供給すると、トランジスタ素子Ｑ１がオン
となシ、コンダンサＣｓは前記走査信号に対応して電荷
を蓄積する。これによってトランジスタ素子Ｑ２がオン
となり、ＥＬＬ示素子１が発光する。またデータ線ＤＬ
の′″０＃ｂ態替えに伴うコンダンサＣｓの放電によっ
てトランジスタ素子Ｑ２がオフとなるとＥＬ表表示壬子
１非発光となるようになっている。
した状態で走査線Ｓｒ、ＩＣ所定の幅をもったパルス状
の走査信号を供給すると、トランジスタ素子Ｑ１がオン
となシ、コンダンサＣｓは前記走査信号に対応して電荷
を蓄積する。これによってトランジスタ素子Ｑ２がオン
となり、ＥＬＬ示素子１が発光する。またデータ線ＤＬ
の′″０＃ｂ態替えに伴うコンダンサＣｓの放電によっ
てトランジスタ素子Ｑ２がオフとなるとＥＬ表表示壬子
１非発光となるようになっている。
さて、このようなＥＬＬ示装置において、ＥＬＬ示素子
１が非発光状態、つまりスイッチング用トランジヌタＱ
２がオフ状態の場合、そのトランジスタ素子Ｑ２のドレ
イン・ンー７間にはｔ源２のパ／Ｌ／ス電圧ＶＡの約２
倍の電圧が印加されることとなり、トランジスタ素子Ｑ
２は非常に高耐圧のものが必要となる。そこでトランジ
スタ素子Ｑ２のオフ状態における降伏電圧をＥＬ表表示
壬子１発光電圧値と非発光電圧値との差板上に設定して
トランジスタ素子Ｑ２の両端に加わる電圧をトランジス
タ素子Ｑ２の破壊電圧以下にクランプすることによシ、
トランジスタ素子Ｑ２に必要な耐圧を低減するものが提
案されている。この方法によると、ちなみに発光電圧が
２００１． 非発光電圧が１７０ＶのＫＬＬ示素子１を
駆動する際、トランジスタＱ２の降伏電圧を３０■に設
定すればよく、その耐圧は３０Ｖを越える程度であれば
充分となる。
１が非発光状態、つまりスイッチング用トランジヌタＱ
２がオフ状態の場合、そのトランジスタ素子Ｑ２のドレ
イン・ンー７間にはｔ源２のパ／Ｌ／ス電圧ＶＡの約２
倍の電圧が印加されることとなり、トランジスタ素子Ｑ
２は非常に高耐圧のものが必要となる。そこでトランジ
スタ素子Ｑ２のオフ状態における降伏電圧をＥＬ表表示
壬子１発光電圧値と非発光電圧値との差板上に設定して
トランジスタ素子Ｑ２の両端に加わる電圧をトランジス
タ素子Ｑ２の破壊電圧以下にクランプすることによシ、
トランジスタ素子Ｑ２に必要な耐圧を低減するものが提
案されている。この方法によると、ちなみに発光電圧が
２００１． 非発光電圧が１７０ＶのＫＬＬ示素子１を
駆動する際、トランジスタＱ２の降伏電圧を３０■に設
定すればよく、その耐圧は３０Ｖを越える程度であれば
充分となる。
ところで、ＥＬＬ示素子１の誘電体層やＥＬ層に局部的
な絶縁破壊が生じると、トランジスタ素子Ｑ２が破壊さ
れることがある。この際、ＥＬＬ示素子１の破壊は微少
領域のピンホール状の破壊にとどまシ、実用上の表示欠
陥にならないが、トランジスタＱ８の破壊は一つの画素
の表示欠陥となシ、致命的な表示品質の低下の一要因と
なる。
な絶縁破壊が生じると、トランジスタ素子Ｑ２が破壊さ
れることがある。この際、ＥＬＬ示素子１の破壊は微少
領域のピンホール状の破壊にとどまシ、実用上の表示欠
陥にならないが、トランジスタＱ８の破壊は一つの画素
の表示欠陥となシ、致命的な表示品質の低下の一要因と
なる。
第２図は従来の駆動回路一体構成のＥ′Ｌ表示装置の部
分等価回路であシ、第３図は第２図の各部電注波形であ
って、（ａ）は表示素子１の一方の電極１ａに印加され
る電圧波形、（ｂ）はトランジスタＱ２がオン時のドレ
イン電圧波形、（（３）はｔランジスタＱ、Ｑがオフ時
のドレイン電圧波形である。第２図においてＱ２はトラ
ンジスタ素子、１はＥＬＬ示素子、２は電源、Ｒｓは電
源２の内部インピーダンス、 ＲＯＮはトランジスタ素
子Ｑ２のオン抵抗、２ ＲＯＦＦ はトランジスタ素子部のオフ抵抗であってこ
の場合、降伏電圧ＶＢにおけるオフ抵抗を示す。
分等価回路であシ、第３図は第２図の各部電注波形であ
って、（ａ）は表示素子１の一方の電極１ａに印加され
る電圧波形、（ｂ）はトランジスタＱ２がオン時のドレ
イン電圧波形、（（３）はｔランジスタＱ、Ｑがオフ時
のドレイン電圧波形である。第２図においてＱ２はトラ
ンジスタ素子、１はＥＬＬ示素子、２は電源、Ｒｓは電
源２の内部インピーダンス、 ＲＯＮはトランジスタ素
子Ｑ２のオン抵抗、２ ＲＯＦＦ はトランジスタ素子部のオフ抵抗であってこ
の場合、降伏電圧ＶＢにおけるオフ抵抗を示す。
いま、第２図のＥＬＬ示素子１が第８図（ａ）に示す期
間ｔにおいて、局部的な破壊を生じると、トランジスタ
素子Ｑ２がオン状態の場合、そのトランジスタＱ２には
第３図（６）に示すごとき過電圧ＶＰＯＮが印加される
。この電圧ＶＰＯＮ は第（１）式で表わされる。
間ｔにおいて、局部的な破壊を生じると、トランジスタ
素子Ｑ２がオン状態の場合、そのトランジスタＱ２には
第３図（６）に示すごとき過電圧ＶＰＯＮが印加される
。この電圧ＶＰＯＮ は第（１）式で表わされる。
ＶＰＯＮ ＝−一陣り−・ＶＡ・・・・・・・・・・・
（１）Ｒ３＋ＲＯＭ そして電圧ＶＰＯＮがトランジスタ素子Ｑ２のオン時に
おける破壊電圧ＢＹＯＮを越えるとトランジスタ素子Ｑ
Ｂが破壊する。
（１）Ｒ３＋ＲＯＭ そして電圧ＶＰＯＮがトランジスタ素子Ｑ２のオン時に
おける破壊電圧ＢＹＯＮを越えるとトランジスタ素子Ｑ
Ｂが破壊する。
またトランジスタ素子Ｑ２がオフ状態の場合、そのトラ
ンジスタ素子Ｑ２には第８図（Ｃ）に示すような過電圧
ＶＰＯＦＦが印加され、その電圧ＶＰＯＦＩＦは第（２
）式で表わされる。
ンジスタ素子Ｑ２には第８図（Ｃ）に示すような過電圧
ＶＰＯＦＦが印加され、その電圧ＶＰＯＦＩＦは第（２
）式で表わされる。
そして、この電圧ＶＰＯＦＦがトランジスタ素子Ｑ２の
オフ時における破壊゛ぽ圧ＢＶｏｙｐを越えると、これ
またトランジスタ素子Ｑ２が破壊されることとなる。そ
の結果、ＥＬＬ示素子１が表示不能となシ、表示品質の
致。金的欠陥となる。
オフ時における破壊゛ぽ圧ＢＶｏｙｐを越えると、これ
またトランジスタ素子Ｑ２が破壊されることとなる。そ
の結果、ＥＬＬ示素子１が表示不能となシ、表示品質の
致。金的欠陥となる。
働 発明の目的
本発明は前述の点に鑑みなされたもので、ＥＬＬ示素子
が局部的な破壊を生じた際、当該ＥＬ表示累子に連なる
スイッチング用トランジスタ素子の破壊を防止したＥＬ
表表示壬子駆動回路一体構成のＥＬＬ示装置の提供を目
的とするものである。
が局部的な破壊を生じた際、当該ＥＬ表示累子に連なる
スイッチング用トランジスタ素子の破壊を防止したＥＬ
表表示壬子駆動回路一体構成のＥＬＬ示装置の提供を目
的とするものである。
（ｅ） 発明の構成
本発明によるＥＬＬ示装置は、対向する！極間にＥＬＮ
を設けてなるＥＬＬ示素子を有し、該表示素子の一方の
電極に交番電圧が印加され、かつ他方の電極と基準電位
点との間に前記表示素子の発光・非発光を制御するスイ
ッチング用トランジスタ素子を接続し、当該トランジス
タ素子のオフ状態における降伏電圧を前記表示素子の発
光電圧値と非発光電圧値との差板上に設定して上記トラ
ンジスタ素子の両端に加わる電圧を当該トランジスタ素
子の破壊電圧以下にクランプするようにしてなる構成に
おいて、前記表示素子の他方の電極とトランジスタ素子
とを抵抗接続体からなる保護抵抗素子で連結して上記Ｅ
Ｌ表表示壬子局部破壊時に当該トランジスタ素子に印加
される電圧をトランジスタ素子の破壊電圧以下に制限す
るようにしたことを要旨とするものである。
を設けてなるＥＬＬ示素子を有し、該表示素子の一方の
電極に交番電圧が印加され、かつ他方の電極と基準電位
点との間に前記表示素子の発光・非発光を制御するスイ
ッチング用トランジスタ素子を接続し、当該トランジス
タ素子のオフ状態における降伏電圧を前記表示素子の発
光電圧値と非発光電圧値との差板上に設定して上記トラ
ンジスタ素子の両端に加わる電圧を当該トランジスタ素
子の破壊電圧以下にクランプするようにしてなる構成に
おいて、前記表示素子の他方の電極とトランジスタ素子
とを抵抗接続体からなる保護抵抗素子で連結して上記Ｅ
Ｌ表表示壬子局部破壊時に当該トランジスタ素子に印加
される電圧をトランジスタ素子の破壊電圧以下に制限す
るようにしたことを要旨とするものである。
（ｆ） 発明の実施例
以下、本発明の実施例につき図面を参照して説明する。
第４図は本発明によるＥＬＬ示装置の一画素分の一例構
造を示す要部断面図でおる。図においてＱ２は薄膜多結
晶シリコントランジスタ素子、１はＥＬＬ示素子であっ
て、それらトランジスタ素子Ｑ２およびＥＬＬ示素子１
は硬質ガラスやセラミック等の基板４１上に形成される
。前記トランジスタ素子Ｑ２は多結晶シリコン層４２の
表層部に形成したドレインＤおよびソースＳと前記多結
晶シリコンＭ４２上に５１０２層４３を介して配設した
ゲートＧとなる導電体層とから構成される。
造を示す要部断面図でおる。図においてＱ２は薄膜多結
晶シリコントランジスタ素子、１はＥＬＬ示素子であっ
て、それらトランジスタ素子Ｑ２およびＥＬＬ示素子１
は硬質ガラスやセラミック等の基板４１上に形成される
。前記トランジスタ素子Ｑ２は多結晶シリコン層４２の
表層部に形成したドレインＤおよびソースＳと前記多結
晶シリコンＭ４２上に５１０２層４３を介して配設した
ゲートＧとなる導電体層とから構成される。
前記ドレインＤおよびソースＳは多結晶シリコン層４２
の表層部に例えば燐［Ｆ］を注入したｎ十領域からなる
。そしてこのトランジスタ素子Ｑ２の降伏電圧ＶＢは例
えばソース・ドレイン間の距離（チャネル長）や半導体
薄膜４２の不純物ドープ量等を制御して例えばＶＢ＝８
０Ｖに設定しである。
の表層部に例えば燐［Ｆ］を注入したｎ十領域からなる
。そしてこのトランジスタ素子Ｑ２の降伏電圧ＶＢは例
えばソース・ドレイン間の距離（チャネル長）や半導体
薄膜４２の不純物ドープ量等を制御して例えばＶＢ＝８
０Ｖに設定しである。
またＥＬＬ示素子１は電極１ａ（透明導電膜）と電極１
ｂ（例えばＡｌ膜）間に図示しない誘電体層を介してＥ
Ｌ層ＩＣを挾持したもので構成きれる。
ｂ（例えばＡｌ膜）間に図示しない誘電体層を介してＥ
Ｌ層ＩＣを挾持したもので構成きれる。
そして電極１ａには電源２が接続されてパｐヌ状の交番
電圧が印加される。またトランジスタ素子Ｑｌ！のソー
スＳは接地電位に接続され、ドレインＤと［極１ｂ間が
接続されるのであるが、本発明においては保護抵抗素子
Ｒａなる抵抗接続体で接続しである。その抵抗接続体Ｒ
ａは例えば多結晶シリコン層で形成し、燐等の不純物ド
ープ量を制兼。
電圧が印加される。またトランジスタ素子Ｑｌ！のソー
スＳは接地電位に接続され、ドレインＤと［極１ｂ間が
接続されるのであるが、本発明においては保護抵抗素子
Ｒａなる抵抗接続体で接続しである。その抵抗接続体Ｒ
ａは例えば多結晶シリコン層で形成し、燐等の不純物ド
ープ量を制兼。
御することによシ所定の俸抗値に設定しである。
なお第４図では第１図におけるトランジスタ素子Ｑ、ｌ
コンダンサＣｓ。ゲータおよび走査線ＤＴ、およびＳ
Ｌは図示を省略した。このような゛構成において、トラ
ンジスタ素子Ｑ２のオン・オフによｆｉＥＬ表示素子１
０発光・非発光が制御される、この際、ＥＬＬ示素子１
の発光領域は領域Ｗとなって一画素が画定される。この
画素領域Ｗは電極ｌｂ上に設けられたＳｉｎｇ膜４８の
窓の大きさによシ設定される。
コンダンサＣｓ。ゲータおよび走査線ＤＴ、およびＳ
Ｌは図示を省略した。このような゛構成において、トラ
ンジスタ素子Ｑ２のオン・オフによｆｉＥＬ表示素子１
０発光・非発光が制御される、この際、ＥＬＬ示素子１
の発光領域は領域Ｗとなって一画素が画定される。この
画素領域Ｗは電極ｌｂ上に設けられたＳｉｎｇ膜４８の
窓の大きさによシ設定される。
次に第５図は本発明によるＥＬＬ示装置の一画素分の部
分都側回路図であ夛、第６図は第５図の各部電圧波形で
あって、（ａ）は表示素子１の一方の電極１ａに印加さ
れる電圧波形、（ｂ）はトランジスタ素子ＱＱがオン時
のドレイン電圧波形、（Ｃ）はトランジスタ素子Ｑ２が
オフ時のドレイン電圧波形であり、両図において第２図
および第３図と同等部分には同一符号を付した。第２図
と第５図から明らかなように本発明によればトランジス
タ素子Ｑ、ｇのドレインＤとＫＬＬ示素子１の一方のｔ
Ｗｌｂとの間が抵抗接続体からなる保護抵抗素子Ｐαで
接続されている点が従来のものと異なる。
分都側回路図であ夛、第６図は第５図の各部電圧波形で
あって、（ａ）は表示素子１の一方の電極１ａに印加さ
れる電圧波形、（ｂ）はトランジスタ素子ＱＱがオン時
のドレイン電圧波形、（Ｃ）はトランジスタ素子Ｑ２が
オフ時のドレイン電圧波形であり、両図において第２図
および第３図と同等部分には同一符号を付した。第２図
と第５図から明らかなように本発明によればトランジス
タ素子Ｑ、ｇのドレインＤとＫＬＬ示素子１の一方のｔ
Ｗｌｂとの間が抵抗接続体からなる保護抵抗素子Ｐαで
接続されている点が従来のものと異なる。
いま第５図に示すＥＬ表示素子１が第６図（ａ）に示す
期間ｔにおいて局部的な破壊を生じると、トランジスタ
素子Ｑ２がオン状態の場合、そのトランジスタ素子Ｑ２
には第６図（至）に示すごとき過電圧Ｖ’ＰＯＮが印加
される。この電圧Ｖ’ＰＯＮは第（８）式％式％ （３） またトランジスタ素子−Ｑｗがオフ状態の場合、そのト
ランジスタ素子Ｑ２には第６図（Ｃ）に示すような過電
圧Ｖ’ｐｏＦＦが印加され、その電圧Ｖ’ＰＯＦＦは第
（４）式で表わされる。
期間ｔにおいて局部的な破壊を生じると、トランジスタ
素子Ｑ２がオン状態の場合、そのトランジスタ素子Ｑ２
には第６図（至）に示すごとき過電圧Ｖ’ＰＯＮが印加
される。この電圧Ｖ’ＰＯＮは第（８）式％式％ （３） またトランジスタ素子−Ｑｗがオフ状態の場合、そのト
ランジスタ素子Ｑ２には第６図（Ｃ）に示すような過電
圧Ｖ’ｐｏＦＦが印加され、その電圧Ｖ’ＰＯＦＦは第
（４）式で表わされる。
０ＦＦ
Ｖ’ＰＯＦＦ ！□・ＶＡ・・・・・・・・・（４）Ｒ
ｓ ＋Ｒａ 十ＲｏＦｙ しかして、第（１）および第（２）式と第（８）および
第（４）式から明らかなように電圧Ｖ′ＰＯＮ’、 Ｖ
’ＰＯＦＦは、電圧ＶＰＯＮ、 ＶＰＯＦＦに比較して
保護抵抗素子Ｒａを配設することによシ低く制限できる
。そして電圧Ｖ’ｐｏｎをトランジスタ素子Ｑ２のオン
時における破壊電圧ＢＶｏｕよシも低くなるよう保護抵
抗素子丘αの抵抗値が設定される。また電圧’Ｖ’ＰＯ
ＦＦもトランジスタ素子Ｑ２のオフ時における破壊電圧
ＢＶＯＦＦよシも低くなるよう保護抵抗素子Ｒｄの抵抗
値が設定される。かくして本発明によれば保護抵抗素子
Ｈａを配設することにより、たとえＥＬ表示素子に局部
的な破壊が生じても、トランジスタ素子Ｑ２の破壊を防
止することが可能となり、従来生じていた一画素の表示
不能による表示の致命欠陥がなくなシ、実用上の表示品
質には何ら影響を与えることはない。
ｓ ＋Ｒａ 十ＲｏＦｙ しかして、第（１）および第（２）式と第（８）および
第（４）式から明らかなように電圧Ｖ′ＰＯＮ’、 Ｖ
’ＰＯＦＦは、電圧ＶＰＯＮ、 ＶＰＯＦＦに比較して
保護抵抗素子Ｒａを配設することによシ低く制限できる
。そして電圧Ｖ’ｐｏｎをトランジスタ素子Ｑ２のオン
時における破壊電圧ＢＶｏｕよシも低くなるよう保護抵
抗素子丘αの抵抗値が設定される。また電圧’Ｖ’ＰＯ
ＦＦもトランジスタ素子Ｑ２のオフ時における破壊電圧
ＢＶＯＦＦよシも低くなるよう保護抵抗素子Ｒｄの抵抗
値が設定される。かくして本発明によれば保護抵抗素子
Ｈａを配設することにより、たとえＥＬ表示素子に局部
的な破壊が生じても、トランジスタ素子Ｑ２の破壊を防
止することが可能となり、従来生じていた一画素の表示
不能による表示の致命欠陥がなくなシ、実用上の表示品
質には何ら影響を与えることはない。
なお前述の実施例では絶縁基板４１上に駆動回路とＥＬ
表示素子を形成する場合について述べたが、半導体基板
上に駆動回路とＥＬ表示素子とを一体構成するＥＬ表示
装置に本発明を適用しても同様の効果を得ることができ
る。
表示素子を形成する場合について述べたが、半導体基板
上に駆動回路とＥＬ表示素子とを一体構成するＥＬ表示
装置に本発明を適用しても同様の効果を得ることができ
る。
（２）発明の効果
以上の説明から明らかなように、本発明によればＥＬ表
示素子に局部的な破壊を生じても、その表示素子駆動用
のトランジスタ素子の破壊を防止でき、トランジスタ素
子の破壊による致命的な表示欠陥を防ぐことが可能とな
って、駆動回路一体（“ｔｔ成のＥＬ表示装置の製造歩
留シの向上ならびに信頼性の向上ができる利点を有し、
その実用的効果は大である。
示素子に局部的な破壊を生じても、その表示素子駆動用
のトランジスタ素子の破壊を防止でき、トランジスタ素
子の破壊による致命的な表示欠陥を防ぐことが可能とな
って、駆動回路一体（“ｔｔ成のＥＬ表示装置の製造歩
留シの向上ならびに信頼性の向上ができる利点を有し、
その実用的効果は大である。
第１図はＥＬ表示装置の一例を示す回路図、第２図は従
来のＫＬ表示装置の一画素分の部分等価回路図、第３図
は第２図における各部の電圧波形図、第４図は本発明に
よるＥＬ表示装置の一画素分の一例構造を示す要部断面
図、第５図は本発明のＥＬ表示装置の一画素分の部分等
価回路図、第６図は第５図における各部の電圧波形図で
ある。 図において、１はＥＬ表示素子、１ａおよび１ｂは電極
、ＩＣはＫＬ層、Ｑ、１およびＱ２はスイッチング用ト
ランジヌク素子、Ｒ１１は抵抗接続体からなる保護抵抗
素子、４１は基板をそれぞれ示す。
来のＫＬ表示装置の一画素分の部分等価回路図、第３図
は第２図における各部の電圧波形図、第４図は本発明に
よるＥＬ表示装置の一画素分の一例構造を示す要部断面
図、第５図は本発明のＥＬ表示装置の一画素分の部分等
価回路図、第６図は第５図における各部の電圧波形図で
ある。 図において、１はＥＬ表示素子、１ａおよび１ｂは電極
、ＩＣはＫＬ層、Ｑ、１およびＱ２はスイッチング用ト
ランジヌク素子、Ｒ１１は抵抗接続体からなる保護抵抗
素子、４１は基板をそれぞれ示す。
Claims (2)
- （１）対向する電極間にＥＬｓを設けてなるＫＬ表示素
子を有し、該表示素子の一方の電極に交番電圧が印加さ
れ、かつ他方の電極と基準電位点との間に前記表示素子
の発光・非発光を制御するスイッチング用トランジスタ
素子を接続し、当該トランジスタ素子のオフ状順におけ
る降伏電圧を前記表示素子の発光電圧値と非発光電圧値
との差以上に設定して上記トランジスタ素子破 の両端に加わる電圧を当該トランジスタ素子げユ寝電圧
以下にクランプするようにしてなる構成において、前記
表示素子の他方の電極とスイッチング用トランジスタ素
子との間に保護抵抗素子を介在させて上記ＥＬ表示素子
の局部破壊時に当該トランジスタ素子に印加される電圧
をトランジスタ素子の破壊電圧以下に制限するようにし
たことを特徴とするＥＬ表示装置。 - （２）前記保護抵抗素子は基板上に一体的に形成した前
記ＥＬ表示素子およびスイッチング用トランジスタ素子
におけるＥＬ表示紫子の他方の電極とトランジスタ素子
との間を連結した抵抗接続体からなることを特徴とする
特許請求の範囲第（１）項に記載のＫＬ表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP483283A JPS59128581A (ja) | 1983-01-13 | 1983-01-13 | Ｅｌ表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP483283A JPS59128581A (ja) | 1983-01-13 | 1983-01-13 | Ｅｌ表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59128581A true JPS59128581A (ja) | 1984-07-24 |
Family
ID=11594664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP483283A Pending JPS59128581A (ja) | 1983-01-13 | 1983-01-13 | Ｅｌ表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59128581A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05569U (ja) * | 1991-06-21 | 1993-01-08 | 昭和飛行機工業株式会社 | トラツク用ドア |
| JP2008262191A (ja) * | 2008-03-31 | 2008-10-30 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| US7982222B2 (en) | 1999-06-23 | 2011-07-19 | Semiconductor Energy Laboratory Co., Ltd. | EL display device and electronic device |
-
1983
- 1983-01-13 JP JP483283A patent/JPS59128581A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05569U (ja) * | 1991-06-21 | 1993-01-08 | 昭和飛行機工業株式会社 | トラツク用ドア |
| US7982222B2 (en) | 1999-06-23 | 2011-07-19 | Semiconductor Energy Laboratory Co., Ltd. | EL display device and electronic device |
| JP2008262191A (ja) * | 2008-03-31 | 2008-10-30 | Semiconductor Energy Lab Co Ltd | 表示装置 |
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