JPH07235645A - スタティック型半導体記憶装置およびその製造方法 - Google Patents
スタティック型半導体記憶装置およびその製造方法Info
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- JPH07235645A JPH07235645A JP6109954A JP10995494A JPH07235645A JP H07235645 A JPH07235645 A JP H07235645A JP 6109954 A JP6109954 A JP 6109954A JP 10995494 A JP10995494 A JP 10995494A JP H07235645 A JPH07235645 A JP H07235645A
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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-
- H—ELECTRICITY
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- H10B10/00—Static random access memory [SRAM] devices
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 セル面積を縮小することができかつ信頼性が
高い高性能なＳＲＡＭおよびその製造方法を提供する。 【構成】 ＳＲＡＭの１つのメモリセル形成領域内に
は、平行でかつ真直ぐな縁部形状を有するフィールド酸
化膜１が形成される。このフィールド酸化膜１を挟むよ
うに活性領域２が形成される。フィールド酸化膜１上お
よび活性領域２上に延在するように、１本のワード線６
が形成される。ワード線６の上には、ドライバトランジ
スタのゲート電極３ａ，３ｂおよびＧＮＤ線４ａ，４ｂ
が所定位置に形成される。ドライバトランジスタのゲー
ト電極３ａ，３ｂはＴＦＴのゲート電極も兼ねる。ドラ
イバトランジスタのゲート電極３ａ，３ｂおよびＧＮＤ
線４ａ，４ｂ上には、ＴＦＴのチャネル領域およびソー
ス／ドレイン領域が形成される多結晶シリコン層７ａ，
７ｂがそれぞれ形成される。
高い高性能なＳＲＡＭおよびその製造方法を提供する。 【構成】 ＳＲＡＭの１つのメモリセル形成領域内に
は、平行でかつ真直ぐな縁部形状を有するフィールド酸
化膜１が形成される。このフィールド酸化膜１を挟むよ
うに活性領域２が形成される。フィールド酸化膜１上お
よび活性領域２上に延在するように、１本のワード線６
が形成される。ワード線６の上には、ドライバトランジ
スタのゲート電極３ａ，３ｂおよびＧＮＤ線４ａ，４ｂ
が所定位置に形成される。ドライバトランジスタのゲー
ト電極３ａ，３ｂはＴＦＴのゲート電極も兼ねる。ドラ
イバトランジスタのゲート電極３ａ，３ｂおよびＧＮＤ
線４ａ，４ｂ上には、ＴＦＴのチャネル領域およびソー
ス／ドレイン領域が形成される多結晶シリコン層７ａ，
７ｂがそれぞれ形成される。
Description
【０００１】
【産業上の利用分野】この発明は、ＳＲＡＭ（Static R
andom Access Memory ）およびその製造方法に関するも
のである。
andom Access Memory ）およびその製造方法に関するも
のである。
【０００２】
【従来の技術】スタティック型半導体記憶装置として、
いわゆるＳＲＡＭはよく知られている。最近のＳＲＡＭ
のメモリセルは、基板上に形成された４つのトランジス
タと、多結晶シリコンからなる薄膜トランジスタ（以
下、「ＴＦＴ（ Thin Film Transistor ）」と称する）
とで構成される。図５０は、ＴＦＴを備えた従来のＳＲ
ＡＭの一例を示す等価回路図である。
いわゆるＳＲＡＭはよく知られている。最近のＳＲＡＭ
のメモリセルは、基板上に形成された４つのトランジス
タと、多結晶シリコンからなる薄膜トランジスタ（以
下、「ＴＦＴ（ Thin Film Transistor ）」と称する）
とで構成される。図５０は、ＴＦＴを備えた従来のＳＲ
ＡＭの一例を示す等価回路図である。
【０００３】図５０を参照して、ＳＲＡＭの１つのメモ
リセル（記憶素子形成領域）２５０内には、上記の６つ
のトランジスタが形成される。この６つのトランジスタ
のうち、アクセストランジスタＱ１，Ｑ２，ドライバト
ランジスタＱ３，Ｑ４が、半導体基板の主表面に形成さ
れる。そして、トランジスタＱ５，Ｑ６はＴＦＴであ
る。
リセル（記憶素子形成領域）２５０内には、上記の６つ
のトランジスタが形成される。この６つのトランジスタ
のうち、アクセストランジスタＱ１，Ｑ２，ドライバト
ランジスタＱ３，Ｑ４が、半導体基板の主表面に形成さ
れる。そして、トランジスタＱ５，Ｑ６はＴＦＴであ
る。
【０００４】アクセストランジスタＱ１の一方の不純物
領域はビット線２５１に接続される。また、アクセスト
ランジスタＱ１のゲート電極はワード線２５３に接続さ
れる。アクセストランジスタＱ２の一方の不純物領域は
ビット線２５２に接続される。アクセストランジスタＱ
２のゲート電極は、ワード線２５４に接続される。
領域はビット線２５１に接続される。また、アクセスト
ランジスタＱ１のゲート電極はワード線２５３に接続さ
れる。アクセストランジスタＱ２の一方の不純物領域は
ビット線２５２に接続される。アクセストランジスタＱ
２のゲート電極は、ワード線２５４に接続される。
【０００５】ドライバトランジスタＱ３の一方の不純物
領域は、寄生抵抗２５５を介して接地される。ドライバ
トランジスタＱ４の一方の不純物領域も、寄生抵抗２５
６を介して接地される。
領域は、寄生抵抗２５５を介して接地される。ドライバ
トランジスタＱ４の一方の不純物領域も、寄生抵抗２５
６を介して接地される。
【０００６】以上説明した図５０に示される等価回路図
に対応するＳＲＡＭのレイアウトの一例が、ＩＥＤＭ９
１，ｐ．４７７〜ｐ．４８４などに示されている。図５
１〜図５４は、上記のＩＥＤＭ９１に開示されたメモリ
セルのレイアウトを下層から段階的に示す平面図であ
る。なお、図５１〜図５４には、ＳＲＡＭのメモリセル
１つ分のレイアウト図が示されている。
に対応するＳＲＡＭのレイアウトの一例が、ＩＥＤＭ９
１，ｐ．４７７〜ｐ．４８４などに示されている。図５
１〜図５４は、上記のＩＥＤＭ９１に開示されたメモリ
セルのレイアウトを下層から段階的に示す平面図であ
る。なお、図５１〜図５４には、ＳＲＡＭのメモリセル
１つ分のレイアウト図が示されている。
【０００７】まず図５１を参照して、１つのメモリセル
がその内部に形成されるメモリセル領域（記憶素子形成
領域）２５０内には、屈曲した形状の活性領域１０９
ａ，１０９ｂが形成されている。この活性領域１０９
ａ，１０９ｂ以外の領域においては、フィールド酸化膜
１０７が形成されている。活性領域１０９ａ，１０９ｂ
が屈曲した形状を有しているため、メモリセル領域２５
０内においては、領域１１４内にフィールド酸化膜１０
７の角部が形成されることになる。
がその内部に形成されるメモリセル領域（記憶素子形成
領域）２５０内には、屈曲した形状の活性領域１０９
ａ，１０９ｂが形成されている。この活性領域１０９
ａ，１０９ｂ以外の領域においては、フィールド酸化膜
１０７が形成されている。活性領域１０９ａ，１０９ｂ
が屈曲した形状を有しているため、メモリセル領域２５
０内においては、領域１１４内にフィールド酸化膜１０
７の角部が形成されることになる。
【０００８】次に、図５２を参照して、活性領域１０９
ａ，１０９ｂの所定領域と交差するように、第１ゲート
１１１ａ，１１１ｂ，１１１ｃ，１１１ｄがそれぞれ形
成される。第１ゲート１１１ａはワード線（ＷＬ）とな
る。そして、この第１ゲート１１１ａと活性領域１０９
ａとの交差部に、アクセストランジスタＱ１が形成され
る。
ａ，１０９ｂの所定領域と交差するように、第１ゲート
１１１ａ，１１１ｂ，１１１ｃ，１１１ｄがそれぞれ形
成される。第１ゲート１１１ａはワード線（ＷＬ）とな
る。そして、この第１ゲート１１１ａと活性領域１０９
ａとの交差部に、アクセストランジスタＱ１が形成され
る。
【０００９】第１ゲート１１１ｂもワード線として機能
する。この第１ゲート１１１ｂと活性領域１０９ｂとの
交差部において、アクセストランジスタＱ２が形成され
る。このように、１つのメモリセル領域２５０内に、２
本のワード線が形成されることになる。
する。この第１ゲート１１１ｂと活性領域１０９ｂとの
交差部において、アクセストランジスタＱ２が形成され
る。このように、１つのメモリセル領域２５０内に、２
本のワード線が形成されることになる。
【００１０】また、第１ゲート１１１ｃと活性領域１０
９ｂとの交差部には、ドライバトランジスタＱ４が形成
される。第１ゲート１１１ｄと活性領域１０９ａとの交
差部には、ドライバトランジスタＱ３が形成される。
９ｂとの交差部には、ドライバトランジスタＱ４が形成
される。第１ゲート１１１ｄと活性領域１０９ａとの交
差部には、ドライバトランジスタＱ３が形成される。
【００１１】また、第１ゲート１１１ｃは、第１のコン
タクト部１１３ａを介して活性領域１０９ａと接続され
る。第１ゲート１１１ｄは、第１のコンタクト部１１３
ｂを介して活性領域１０９ｂに接続される。
タクト部１１３ａを介して活性領域１０９ａと接続され
る。第１ゲート１１１ｄは、第１のコンタクト部１１３
ｂを介して活性領域１０９ｂに接続される。
【００１２】上記の第１ゲート１１１ａ〜１１１ｄの上
には、絶縁層を介在して第２ゲート１１５ａ，１１５
ｂ，１１５ｃが形成される。第２ゲート１１５ａは、ド
ライバトランジスタＱ３，Ｑ４の一方の不純物領域を接
地するための接地線（ＧＮＤ線）として機能する。この
第２ゲート１１５ａは、第２のコンタクト部１１７ａ，
１１７ｂを介して、それぞれ活性領域１０９ａ，１０９
ｂと接続される。
には、絶縁層を介在して第２ゲート１１５ａ，１１５
ｂ，１１５ｃが形成される。第２ゲート１１５ａは、ド
ライバトランジスタＱ３，Ｑ４の一方の不純物領域を接
地するための接地線（ＧＮＤ線）として機能する。この
第２ゲート１１５ａは、第２のコンタクト部１１７ａ，
１１７ｂを介して、それぞれ活性領域１０９ａ，１０９
ｂと接続される。
【００１３】これらの第２のコンタクト部１１７ａ，１
１７ｂが、接地線における寄生抵抗２５５，２５６とな
る。第２ゲート１１５ｂは、第２のコンタクト部１１７
ｃを介して活性領域１０９ａに接続される。また、第２
ゲート１１５ｃは、第２のコンタクト部１１７ｄを介し
て活性領域１０９ｂに接続される。
１７ｂが、接地線における寄生抵抗２５５，２５６とな
る。第２ゲート１１５ｂは、第２のコンタクト部１１７
ｃを介して活性領域１０９ａに接続される。また、第２
ゲート１１５ｃは、第２のコンタクト部１１７ｄを介し
て活性領域１０９ｂに接続される。
【００１４】次に、図５３を参照して、上記の第２ゲー
ト１１５ａ〜１１５ｃ上に絶縁層を介在して第３ゲート
１１９ａ，１１９ｂが形成される。この第３ゲート１１
９ａ，１１９ｂは、ＴＦＴのゲート電極となる。第３ゲ
ート１１９ａは、第３のコンタクト部１２３ａを介して
第１ゲート１１１ｃと接続される。また、第３ゲート１
１９ｂは、第３のコンタクト部１２３ｂを介して第１ゲ
ート１１１ｄと接続される。
ト１１５ａ〜１１５ｃ上に絶縁層を介在して第３ゲート
１１９ａ，１１９ｂが形成される。この第３ゲート１１
９ａ，１１９ｂは、ＴＦＴのゲート電極となる。第３ゲ
ート１１９ａは、第３のコンタクト部１２３ａを介して
第１ゲート１１１ｃと接続される。また、第３ゲート１
１９ｂは、第３のコンタクト部１２３ｂを介して第１ゲ
ート１１１ｄと接続される。
【００１５】第３ゲート１１９ａ，１１９ｂ上には絶縁
層を介在して第４ゲート１２１ａ，１２１ｂが形成され
る。この第４ゲート１２１ａ，１２１ｂには、ＴＦＴの
チャネル領域およびソース／ドレイン領域が形成され
る。第４ゲート１２１ａは、第４のコンタクト部１２５
ｂを介して第３ゲート１１９ｂに接続される。また、第
４ゲート１２１ｂは、第４のコンタクト部１２５ａを介
して第３ゲート１１９ａに接続される。
層を介在して第４ゲート１２１ａ，１２１ｂが形成され
る。この第４ゲート１２１ａ，１２１ｂには、ＴＦＴの
チャネル領域およびソース／ドレイン領域が形成され
る。第４ゲート１２１ａは、第４のコンタクト部１２５
ｂを介して第３ゲート１１９ｂに接続される。また、第
４ゲート１２１ｂは、第４のコンタクト部１２５ａを介
して第３ゲート１１９ａに接続される。
【００１６】次に、図５４を参照して、上記の第４ゲー
ト１２１ａ，１２１ｂ上には、絶縁層を介在して金属配
線１２７ａ，１２７ｂが形成される。この金属配線１２
７ａ，１２７ｂはビット線（ＢＬ）として機能する。金
属配線１２７ａは、第５のコンタクト部１２９ａを介し
て第２ゲート１１５ｂに接続される。また、金属配線１
２７ｂは、第５のコンタクト部１２９ｂを介して第２ゲ
ート１１５ｃと接続される。
ト１２１ａ，１２１ｂ上には、絶縁層を介在して金属配
線１２７ａ，１２７ｂが形成される。この金属配線１２
７ａ，１２７ｂはビット線（ＢＬ）として機能する。金
属配線１２７ａは、第５のコンタクト部１２９ａを介し
て第２ゲート１１５ｂに接続される。また、金属配線１
２７ｂは、第５のコンタクト部１２９ｂを介して第２ゲ
ート１１５ｃと接続される。
【００１７】上述した各レイアウト図（図５１〜図５
４）におけるＡ−Ａ線に沿って見た断面が図５５に示さ
れている。この図５５を用いて、上述のＳＲＡＭのメモ
リセルの断面構造について説明する。
４）におけるＡ−Ａ線に沿って見た断面が図５５に示さ
れている。この図５５を用いて、上述のＳＲＡＭのメモ
リセルの断面構造について説明する。
【００１８】図５５を参照して、シリコン基板主表面の
ｐ型ウェル領域２０６表面における素子分離領域には、
フィールド酸化膜１０７が形成される。また、シリコン
基板主表面におけるｐ型ウェル領域２０６表面の所定領
域には、活性領域１０９ａ，１０９ｂが所定位置に形成
される。ｐ型ウェル領域２０６の表面上には、ＴＦＴの
チャネル領域およびソース／ドレイン領域が形成される
第４ゲート１２１ａ，１２１ｂの形成までに、４層の配
線層（第１ゲート〜第４ゲート）が形成されることにな
る。
ｐ型ウェル領域２０６表面における素子分離領域には、
フィールド酸化膜１０７が形成される。また、シリコン
基板主表面におけるｐ型ウェル領域２０６表面の所定領
域には、活性領域１０９ａ，１０９ｂが所定位置に形成
される。ｐ型ウェル領域２０６の表面上には、ＴＦＴの
チャネル領域およびソース／ドレイン領域が形成される
第４ゲート１２１ａ，１２１ｂの形成までに、４層の配
線層（第１ゲート〜第４ゲート）が形成されることにな
る。
【００１９】次に、ＳＲＡＭの製造方法の一例について
図５６〜図６９を用いて説明する。なお、以下の製造方
法の説明においてはＢｉＣＭＯＳ（Bipolar Complement
aryMetal Oxide Semiconductor ）型の半導体装置とＳ
ＲＡＭとが組合わされた場合（以下、単に「ＢｉＣＭＯ
Ｓ型ＳＲＡＭ」と称する）を一例として挙げ、その製造
方法について説明する。
図５６〜図６９を用いて説明する。なお、以下の製造方
法の説明においてはＢｉＣＭＯＳ（Bipolar Complement
aryMetal Oxide Semiconductor ）型の半導体装置とＳ
ＲＡＭとが組合わされた場合（以下、単に「ＢｉＣＭＯ
Ｓ型ＳＲＡＭ」と称する）を一例として挙げ、その製造
方法について説明する。
【００２０】図５６は、上記のＢｉＣＭＯＳ型ＳＲＡＭ
の断面構造を示す図である。図５７〜図６９は、図５６
に示されるＢｉＣＭＯＳ型ＳＲＡＭの製造工程の第１工
程〜第１３工程を示す断面図である。
の断面構造を示す図である。図５７〜図６９は、図５６
に示されるＢｉＣＭＯＳ型ＳＲＡＭの製造工程の第１工
程〜第１３工程を示す断面図である。
【００２１】まず図５６を用いて、ＢｉＣＭＯＳ型ＳＲ
ＡＭの構造について説明する。なお、図５６において
は、ｐチャネルトランジスタ部と、メモリセル部と、バ
イポーラ部とが示されている。ｎチャネルトランジスタ
部については、メモリセル部と同様にして形成されるの
で図示を省略する。図５６を参照して、ｐ型半導体基板
２００の主表面には、ｎ＋型拡散層２０２，２０３が所
定位置に形成される。また、ｐ型半導体基板２００の主
表面には、ｎ型ウェル領域２０５ａと、ｎ型エピタキシ
ャル層２０５ｂと、ｐ型ウェル領域２０６とがそれぞれ
所定位置に形成される。ｐ型半導体基板２００の主表面
における素子分離領域には、フィールド酸化膜１０７が
形成される。
ＡＭの構造について説明する。なお、図５６において
は、ｐチャネルトランジスタ部と、メモリセル部と、バ
イポーラ部とが示されている。ｎチャネルトランジスタ
部については、メモリセル部と同様にして形成されるの
で図示を省略する。図５６を参照して、ｐ型半導体基板
２００の主表面には、ｎ＋型拡散層２０２，２０３が所
定位置に形成される。また、ｐ型半導体基板２００の主
表面には、ｎ型ウェル領域２０５ａと、ｎ型エピタキシ
ャル層２０５ｂと、ｐ型ウェル領域２０６とがそれぞれ
所定位置に形成される。ｐ型半導体基板２００の主表面
における素子分離領域には、フィールド酸化膜１０７が
形成される。
【００２２】ｎ型ウェル領域２０５ａの表面には、ｐチ
ャネルＭＯＳトランジスタ２５０ａが形成される。この
ｐチャネルＭＯＳトランジスタ２５０ａは、ｐ＋型拡散
層２１８ａ，２１８ｂと、ゲート電極２１０ａとを有し
ている。このゲート電極２１０ａの側壁には１対の側壁
酸化膜２１２が形成される。
ャネルＭＯＳトランジスタ２５０ａが形成される。この
ｐチャネルＭＯＳトランジスタ２５０ａは、ｐ＋型拡散
層２１８ａ，２１８ｂと、ゲート電極２１０ａとを有し
ている。このゲート電極２１０ａの側壁には１対の側壁
酸化膜２１２が形成される。
【００２３】ｐ型ウェル領域２０６の表面には、ｎチャ
ネルＭＯＳトランジスタ（アクセストランジスタＱ１）
２５０ｂ，２５０ｃが形成される。ｎチャネルＭＯＳト
ランジスタ２５０ｂは、ｎ−型拡散層２１１ａ，２１１
ｂと、ｎ＋型拡散層１０９ａと、ゲート電極（第１ゲー
ト）１１１ａとを有する。ｎチャネルＭＯＳトランジス
タ（ドライバトランジスタＱ４）２５０ｃは、ｎ−型拡
散層（図示せず）と、ｎ＋型拡散層（図示せず）と、ゲ
ート電極（第１ゲート）１１１ｂとを有する。上記のゲ
ート電極１１１ａ，１１１ｂの側壁にはそれぞれ１対の
側壁酸化膜２１２が形成される。
ネルＭＯＳトランジスタ（アクセストランジスタＱ１）
２５０ｂ，２５０ｃが形成される。ｎチャネルＭＯＳト
ランジスタ２５０ｂは、ｎ−型拡散層２１１ａ，２１１
ｂと、ｎ＋型拡散層１０９ａと、ゲート電極（第１ゲー
ト）１１１ａとを有する。ｎチャネルＭＯＳトランジス
タ（ドライバトランジスタＱ４）２５０ｃは、ｎ−型拡
散層（図示せず）と、ｎ＋型拡散層（図示せず）と、ゲ
ート電極（第１ゲート）１１１ｂとを有する。上記のゲ
ート電極１１１ａ，１１１ｂの側壁にはそれぞれ１対の
側壁酸化膜２１２が形成される。
【００２４】ｎ＋型拡散層２０３上にはｎ型拡散層２０
８が形成される。ｎ型エピタキシャル層２０５ｂの表面
には、ｐ型ベース領域２２０および外部ベース領域２１
７が形成される。ｐ型ベース領域２２０の表面にはｎ型
エミッタ領域２２５が形成される。
８が形成される。ｎ型エピタキシャル層２０５ｂの表面
には、ｐ型ベース領域２２０および外部ベース領域２１
７が形成される。ｐ型ベース領域２２０の表面にはｎ型
エミッタ領域２２５が形成される。
【００２５】ｐ型半導体基板２００の主表面上には、メ
モリセル部内のゲート電極１１１ａ，１１１ｂ，１１１
ｃを覆うように、絶縁層１１２ａが形成される。この絶
縁層１１２ａには所定位置に開口部が形成され、この開
口部内から絶縁層１１２ａ上にわたって配線層（第２ゲ
ート）１１５ｂおよびエミッタ電極２２８が形成され
る。
モリセル部内のゲート電極１１１ａ，１１１ｂ，１１１
ｃを覆うように、絶縁層１１２ａが形成される。この絶
縁層１１２ａには所定位置に開口部が形成され、この開
口部内から絶縁層１１２ａ上にわたって配線層（第２ゲ
ート）１１５ｂおよびエミッタ電極２２８が形成され
る。
【００２６】配線層１１５ａ，１１５ｂ，１１５ｃおよ
びエミッタ電極２２８を覆うように絶縁層１１２ｂが形
成される。この絶縁層１１２ｂ上の所定位置に、ＴＦＴ
のゲート電極１１９ａ，１１９ｂが形成される。このゲ
ート電極１１９ａ，１１９ｂを覆うように絶縁層１１２
ｃが形成される。この絶縁層１１２ｃはＴＦＴのゲート
絶縁層となる。絶縁層１１２ｃ上には、ＴＦＴのチャネ
ル領域およびソース／ドレイン領域が形成される配線層
１２１ａ，１２１ｂが形成される。配線層１２１ａ，１
２１ｂを覆うように絶縁層１１２ｄが形成される。絶縁
層１１２ｄには、所定位置に開口部が形成され、この開
口部内に金属配線１２７ａ，１２７ｂ，１２７ｃ，１２
７ｄ，１２７ｅ，１２７ｆが形成される。
びエミッタ電極２２８を覆うように絶縁層１１２ｂが形
成される。この絶縁層１１２ｂ上の所定位置に、ＴＦＴ
のゲート電極１１９ａ，１１９ｂが形成される。このゲ
ート電極１１９ａ，１１９ｂを覆うように絶縁層１１２
ｃが形成される。この絶縁層１１２ｃはＴＦＴのゲート
絶縁層となる。絶縁層１１２ｃ上には、ＴＦＴのチャネ
ル領域およびソース／ドレイン領域が形成される配線層
１２１ａ，１２１ｂが形成される。配線層１２１ａ，１
２１ｂを覆うように絶縁層１１２ｄが形成される。絶縁
層１１２ｄには、所定位置に開口部が形成され、この開
口部内に金属配線１２７ａ，１２７ｂ，１２７ｃ，１２
７ｄ，１２７ｅ，１２７ｆが形成される。
【００２７】次に、図５６に示される半導体装置の製造
方法について、図５７〜図６９を用いて説明する。まず
図５７を参照して、ｐ型半導体基板２００の主表面上全
面に、たとえば熱酸化法などによってシリコン酸化膜２
０１を形成する。そして、このシリコン酸化膜２０１を
所定形状にパターニングする。次に、このシリコン酸化
膜２０１をマスクとして用いて、たとえばアンチモン
（Ｓｂ）などをｐ型半導体基板２００の主表面に注入す
る。その後、約１１００℃の温度で約２時間の熱処理を
施すことによって、ｎ＋型拡散層２０２，２０３をそれ
ぞれ形成する。
方法について、図５７〜図６９を用いて説明する。まず
図５７を参照して、ｐ型半導体基板２００の主表面上全
面に、たとえば熱酸化法などによってシリコン酸化膜２
０１を形成する。そして、このシリコン酸化膜２０１を
所定形状にパターニングする。次に、このシリコン酸化
膜２０１をマスクとして用いて、たとえばアンチモン
（Ｓｂ）などをｐ型半導体基板２００の主表面に注入す
る。その後、約１１００℃の温度で約２時間の熱処理を
施すことによって、ｎ＋型拡散層２０２，２０３をそれ
ぞれ形成する。
【００２８】次に、図５８を参照して、上記のシリコン
酸化膜２０１を除去する。そして、ｐ型半導体基板２０
０の主表面上に、ｎ−型エピタキシャル層２０４を形成
する。それにより、ｐ型半導体基板２００内に埋込まれ
た状態のｎ＋型拡散層２０２，２０３が形成される。
酸化膜２０１を除去する。そして、ｐ型半導体基板２０
０の主表面上に、ｎ−型エピタキシャル層２０４を形成
する。それにより、ｐ型半導体基板２００内に埋込まれ
た状態のｎ＋型拡散層２０２，２０３が形成される。
【００２９】次に、図５９を参照して、リン（Ｐ）など
のｎ型不純物を、ｎ＋型拡散層２０２上に位置するｎ型
エピタキシャル層２０４内に導入する。そして、拡散処
理を施すことによって、ｎ型ウェル領域２０５ａを形成
する。また、ボロン（Ｂ）などのｐ型不純物を上記のｎ
型エピタキシャル層２０４内の所定領域に導入し、拡散
処理を施すことによってｐ型ウェル領域２０６を形成す
る。
のｎ型不純物を、ｎ＋型拡散層２０２上に位置するｎ型
エピタキシャル層２０４内に導入する。そして、拡散処
理を施すことによって、ｎ型ウェル領域２０５ａを形成
する。また、ボロン（Ｂ）などのｐ型不純物を上記のｎ
型エピタキシャル層２０４内の所定領域に導入し、拡散
処理を施すことによってｐ型ウェル領域２０６を形成す
る。
【００３０】次に、図６０を参照して、ＬＯＣＯＳ（Lo
cal Oxidation of Silicon）法を用いて、半導体基板２
００の主表面の所定位置にフィールド酸化膜２０７を形
成する。そして、たとえばリン（Ｐ）などのｎ型不純物
をｐ型半導体基板２００の主表面の所定領域に導入する
ことによって、ｎ＋型拡散層２０８を形成する。このｎ
＋型拡散層２０８は、バイポーラトランジスタにおける
コレクタ電極との接触領域となる。
cal Oxidation of Silicon）法を用いて、半導体基板２
００の主表面の所定位置にフィールド酸化膜２０７を形
成する。そして、たとえばリン（Ｐ）などのｎ型不純物
をｐ型半導体基板２００の主表面の所定領域に導入する
ことによって、ｎ＋型拡散層２０８を形成する。このｎ
＋型拡散層２０８は、バイポーラトランジスタにおける
コレクタ電極との接触領域となる。
【００３１】次に、図６１を参照して、ｐ型半導体基板
２００の主表面全面に熱酸化処理を施すことによってゲ
ート酸化膜１０８を形成する。次に、ゲート酸化膜１０
８において、メモリセル部の第１のコンタクト部１１３
ａ上に位置する部分に開口部を形成する。このとき、こ
の開口部を通してｐ型ウェル領域２０６表面にｎ型の不
純物を注入してもよい。
２００の主表面全面に熱酸化処理を施すことによってゲ
ート酸化膜１０８を形成する。次に、ゲート酸化膜１０
８において、メモリセル部の第１のコンタクト部１１３
ａ上に位置する部分に開口部を形成する。このとき、こ
の開口部を通してｐ型ウェル領域２０６表面にｎ型の不
純物を注入してもよい。
【００３２】次に、ＬＰＣＶＤ法（Low Pressure Chemi
cal Vapor Deposition）法などを用いて、ゲート酸化膜
１０８上に多結晶シリコン層を堆積する。この多結晶シ
リコン層をパターニングすることによって、ＭＯＳトラ
ンジスタのゲート電極２１０ａ，１１１ａ，１１１ｂ，
１１１ｃを形成する。
cal Vapor Deposition）法などを用いて、ゲート酸化膜
１０８上に多結晶シリコン層を堆積する。この多結晶シ
リコン層をパターニングすることによって、ＭＯＳトラ
ンジスタのゲート電極２１０ａ，１１１ａ，１１１ｂ，
１１１ｃを形成する。
【００３３】次に、ｐ型半導体基板２００の主表面上
に、所定形状にパターニングされたレジストパターン２
１３を形成する。このレジストパターン２１３，ゲート
電極１１１ａ，１１１ｂ，１１１ｃをマスクとして用い
て、ｎ型の不純物をｐウェル領域２０６の表面に注入す
る。それにより、ｎ−型拡散層２１１ａ，２１１ｂを形
成する。
に、所定形状にパターニングされたレジストパターン２
１３を形成する。このレジストパターン２１３，ゲート
電極１１１ａ，１１１ｂ，１１１ｃをマスクとして用い
て、ｎ型の不純物をｐウェル領域２０６の表面に注入す
る。それにより、ｎ−型拡散層２１１ａ，２１１ｂを形
成する。
【００３４】次に、図６２を参照して、上記のレジスト
パターン２１３を除去する。その後、ｐ型半導体基板２
００の主表面上全面に、ＬＰＣＶＤ法によって酸化膜を
形成する。そして、この酸化膜にＲＩＥ（Reactive Ion
Etching）法などを用いて異方性エッチング処理を施
す。それにより、ゲート電極２１０ａ，１１１ａ，１１
１ｂ，１１１ｃの側壁に側壁酸化膜２１２を形成する。
パターン２１３を除去する。その後、ｐ型半導体基板２
００の主表面上全面に、ＬＰＣＶＤ法によって酸化膜を
形成する。そして、この酸化膜にＲＩＥ（Reactive Ion
Etching）法などを用いて異方性エッチング処理を施
す。それにより、ゲート電極２１０ａ，１１１ａ，１１
１ｂ，１１１ｃの側壁に側壁酸化膜２１２を形成する。
【００３５】その後、ｐ型ウェル領域２０６を露出させ
るレジストパターン２１４を、ｐ型半導体基板２００の
主表面上に形成する。このレジストパターン２１４，側
壁酸化膜２１２，ゲート電極１１１ａ〜１１１ｃをマス
クとして用いて、ｎ型不純物をｐ型ウェル領域２０６の
表面に注入する。それにより、ｎ＋型拡散層１０９ａを
形成する。
るレジストパターン２１４を、ｐ型半導体基板２００の
主表面上に形成する。このレジストパターン２１４，側
壁酸化膜２１２，ゲート電極１１１ａ〜１１１ｃをマス
クとして用いて、ｎ型不純物をｐ型ウェル領域２０６の
表面に注入する。それにより、ｎ＋型拡散層１０９ａを
形成する。
【００３６】上記のｎ−型拡散層２１１ａ〜２１１ｂ
と、ｎ＋型拡散層１０９ａとで、ドレイン近傍の電界を
緩和したいわゆるＬＤＤ（Lightly Doped Drain ）構造
が形成される。その後、レジストパターン２１４を除去
する。
と、ｎ＋型拡散層１０９ａとで、ドレイン近傍の電界を
緩和したいわゆるＬＤＤ（Lightly Doped Drain ）構造
が形成される。その後、レジストパターン２１４を除去
する。
【００３７】次に、図６３を参照して、ｐ型半導体基板
２００の主表面上に、ｎ型ウェル領域２０５ａおよびｎ
型エピタキシャル層２０５ｂの一部表面を露出させるレ
ジストパターン２１６を形成する。そして、このレジス
トパターン２１６，ゲート電極２１０ａおよび側壁酸化
膜２１２をマスクとして用いて、ｎ型ウェル領域２０５
ａ，ｎ型エピタキシャル層２０５ｂの表面にｐ型不純物
を注入する。それにより、ｐ＋型拡散層２１８ａ，２１
８ｂと、外部ベース領域２１７とを形成する。その後、
レジストパターン２１６を除去する。
２００の主表面上に、ｎ型ウェル領域２０５ａおよびｎ
型エピタキシャル層２０５ｂの一部表面を露出させるレ
ジストパターン２１６を形成する。そして、このレジス
トパターン２１６，ゲート電極２１０ａおよび側壁酸化
膜２１２をマスクとして用いて、ｎ型ウェル領域２０５
ａ，ｎ型エピタキシャル層２０５ｂの表面にｐ型不純物
を注入する。それにより、ｐ＋型拡散層２１８ａ，２１
８ｂと、外部ベース領域２１７とを形成する。その後、
レジストパターン２１６を除去する。
【００３８】次に、図６４を参照して、ｐ型半導体基板
２００の主表面上に、ｎ型エピタキシャル層２０５ｂの
一部表面を露出させるレジストパターン２１９を形成す
る。このレジストパターン２１９をマスクとして用いて
ｐ型の不純物をｎ型エピタキシャル層２０５ｂの表面に
注入する。それにより、ｐ型ベース領域２２０を形成す
る。
２００の主表面上に、ｎ型エピタキシャル層２０５ｂの
一部表面を露出させるレジストパターン２１９を形成す
る。このレジストパターン２１９をマスクとして用いて
ｐ型の不純物をｎ型エピタキシャル層２０５ｂの表面に
注入する。それにより、ｐ型ベース領域２２０を形成す
る。
【００３９】次に、図６５を参照して、ｐ型半導体基板
２００の主表面上全面に、たとえばシリコン酸化膜など
の絶縁層１１２ａを堆積する。次に、図６６を参照し
て、この絶縁層１１２ａ上に、所定領域に開口部を有す
るレジストパターン２２２を形成する。このレジストパ
ターン２２２をマスクとして用いて、ＲＩＥ法などによ
って絶縁層１１２ａにエッチング処理を施す。それによ
り、第２のコンタクト部１１７ｃ，２２４を形成する。
その後、レジストパターン２２２を除去する。
２００の主表面上全面に、たとえばシリコン酸化膜など
の絶縁層１１２ａを堆積する。次に、図６６を参照し
て、この絶縁層１１２ａ上に、所定領域に開口部を有す
るレジストパターン２２２を形成する。このレジストパ
ターン２２２をマスクとして用いて、ＲＩＥ法などによ
って絶縁層１１２ａにエッチング処理を施す。それによ
り、第２のコンタクト部１１７ｃ，２２４を形成する。
その後、レジストパターン２２２を除去する。
【００４０】次に、図６７を参照して、ｐ型半導体基板
２００の主表面上全面に、ＬＰＣＶＤ法を用いて、多結
晶シリコン層を堆積する。そして、この多結晶シリコン
層にヒ素（Ａｓ）を注入する。その後、ＲＴＡ（Rapid
Thermal Annealing ）処理を施すことによって、上記の
多結晶シリコン層内に導入されたヒ素（Ａｓ）を、ｎ型
エピタキシャル層２０５ｂ内に拡散させる。
２００の主表面上全面に、ＬＰＣＶＤ法を用いて、多結
晶シリコン層を堆積する。そして、この多結晶シリコン
層にヒ素（Ａｓ）を注入する。その後、ＲＴＡ（Rapid
Thermal Annealing ）処理を施すことによって、上記の
多結晶シリコン層内に導入されたヒ素（Ａｓ）を、ｎ型
エピタキシャル層２０５ｂ内に拡散させる。
【００４１】それにより、ｎ＋型のエミッタ領域２２５
が形成される。上記のＲＴＡ処理の条件は、好ましく
は、１０５０℃，３０秒程度である。なお、このとき、
ＲＴＡ処理に限らず通常の熱処理を行なうことによって
エミッタ領域２２５を形成してもよい。次に、異方性Ｒ
ＩＥ法などを用いて、多結晶シリコン層をパターニング
する。それにより、メモリセル部に第２ゲート１１５
ａ，１１５ｂ，１１５ｃが形成され、バイポーラ部にエ
ミッタ電極２２８が形成される。
が形成される。上記のＲＴＡ処理の条件は、好ましく
は、１０５０℃，３０秒程度である。なお、このとき、
ＲＴＡ処理に限らず通常の熱処理を行なうことによって
エミッタ領域２２５を形成してもよい。次に、異方性Ｒ
ＩＥ法などを用いて、多結晶シリコン層をパターニング
する。それにより、メモリセル部に第２ゲート１１５
ａ，１１５ｂ，１１５ｃが形成され、バイポーラ部にエ
ミッタ電極２２８が形成される。
【００４２】次に、図６８を参照して、ｐ型半導体基板
２００の主表面上全面に、シリコン酸化膜などからなる
絶縁層１１２ｂを形成する。そして、第３コンタクト部
１２３ａを形成する。次に絶縁層１１２ｂ上に、ＬＰＣ
ＶＤ法などを用いて、多結晶シリコン層を形成する。こ
の多結晶シリコン層をパターニングすることによって、
ＴＦＴのゲート電極１１９ａ，１１９ｂが形成される。
２００の主表面上全面に、シリコン酸化膜などからなる
絶縁層１１２ｂを形成する。そして、第３コンタクト部
１２３ａを形成する。次に絶縁層１１２ｂ上に、ＬＰＣ
ＶＤ法などを用いて、多結晶シリコン層を形成する。こ
の多結晶シリコン層をパターニングすることによって、
ＴＦＴのゲート電極１１９ａ，１１９ｂが形成される。
【００４３】次に、図６９を参照して、ｐ型半導体基板
２００の主表面上全面に、シリコン酸化膜などの絶縁層
１１２ｃを形成する。そして、この絶縁層１１２ｃ上
に、ＬＰＣＶＤ法などを用いて、多結晶シリコン層を形
成する。この多結晶シリコン層をパターニングする。そ
して、この多結晶シリコン層にｐ型の不純物を注入する
ことによって、ＴＦＴのチャネル領域およびソース／ド
レイン領域１２１ａ，１２１ｂが形成される。
２００の主表面上全面に、シリコン酸化膜などの絶縁層
１１２ｃを形成する。そして、この絶縁層１１２ｃ上
に、ＬＰＣＶＤ法などを用いて、多結晶シリコン層を形
成する。この多結晶シリコン層をパターニングする。そ
して、この多結晶シリコン層にｐ型の不純物を注入する
ことによって、ＴＦＴのチャネル領域およびソース／ド
レイン領域１２１ａ，１２１ｂが形成される。
【００４４】その後は、ｐ型半導体基板２００の主表面
上全面に、絶縁層１１２ｄを形成し、この絶縁層１１２
ｄの所定位置にコンタクトホールを形成する。そして、
コンタクトホール内にＡｌ，ＡｌＣｕ，Ｗなどからなる
金属電極１２７ａ，１２７ｂ，１２７ｃ，１２７ｄ，１
２７ｅ，１２７ｆをそれぞれ形成する。以上の工程を経
て、図５６に示される半導体装置が形成される。
上全面に、絶縁層１１２ｄを形成し、この絶縁層１１２
ｄの所定位置にコンタクトホールを形成する。そして、
コンタクトホール内にＡｌ，ＡｌＣｕ，Ｗなどからなる
金属電極１２７ａ，１２７ｂ，１２７ｃ，１２７ｄ，１
２７ｅ，１２７ｆをそれぞれ形成する。以上の工程を経
て、図５６に示される半導体装置が形成される。
【００４５】
【発明が解決しようとする課題】しかしながら、上述し
たＳＲＡＭには、次に説明するような問題点があった。
たＳＲＡＭには、次に説明するような問題点があった。
【００４６】その問題点について、図５１，図７０およ
び図７１を用いて説明する。図５１を参照して、従来の
ＳＲＡＭのメモリセル形成領域２５０においては、活性
領域１０９ａ，１０９ｂが屈曲した形状を有していた。
そのため、図５１における領域１１４内において、フィ
ールド酸化膜１０７に角部が形成されることになる。こ
のフィールド酸化膜１０７の角部は、ＳＲＡＭの記憶ノ
ード部近傍に形成される。このようにフィールド酸化膜
１０７が角部を有することによって、その部分に近接す
る活性領域１０９ａ，１０９ｂ内（特に記憶ノード部）
でリーク電流が発生しやすくなるといった問題点が生じ
る。
び図７１を用いて説明する。図５１を参照して、従来の
ＳＲＡＭのメモリセル形成領域２５０においては、活性
領域１０９ａ，１０９ｂが屈曲した形状を有していた。
そのため、図５１における領域１１４内において、フィ
ールド酸化膜１０７に角部が形成されることになる。こ
のフィールド酸化膜１０７の角部は、ＳＲＡＭの記憶ノ
ード部近傍に形成される。このようにフィールド酸化膜
１０７が角部を有することによって、その部分に近接す
る活性領域１０９ａ，１０９ｂ内（特に記憶ノード部）
でリーク電流が発生しやすくなるといった問題点が生じ
る。
【００４７】その理由について以下に説明する。フィー
ルド酸化膜形成時には、フィールド酸化膜の周囲に応力
が発生するが、特にフィールド酸化膜が角部を有する場
合にその角部で発生する応力が大きくなる。そのため、
フィールド酸化膜の角部近傍において、Ｓｉ結晶に転位
が発生しやすくなる。このように転位が発生することに
よって、その部分においてリーク電流が発生しやすくな
る。これに類似の現象が、J. Electrochem. Soc.：SOLI
D-STATE SCIENCE AND TECHNOLOGY, March,１９８１，p
p．６４５，Fig １などに開示されている。
ルド酸化膜形成時には、フィールド酸化膜の周囲に応力
が発生するが、特にフィールド酸化膜が角部を有する場
合にその角部で発生する応力が大きくなる。そのため、
フィールド酸化膜の角部近傍において、Ｓｉ結晶に転位
が発生しやすくなる。このように転位が発生することに
よって、その部分においてリーク電流が発生しやすくな
る。これに類似の現象が、J. Electrochem. Soc.：SOLI
D-STATE SCIENCE AND TECHNOLOGY, March,１９８１，p
p．６４５，Fig １などに開示されている。
【００４８】上記のようにフィールド酸化膜の角部の存
在に起因してＳＲＡＭの記憶ノード部あるいはその近傍
においてリーク電流が発生することによって、次のよう
な問題点が生じることとなる。図７１は、ＳＲＡＭのス
タンバイ時にリーク電流が発生している様子を示す等価
回路図である。図７１を参照して、記憶ノードＨ側の電
位がハイレベルであり、記憶ノードＬ側の電位がローレ
ベルであるものと仮定する。
在に起因してＳＲＡＭの記憶ノード部あるいはその近傍
においてリーク電流が発生することによって、次のよう
な問題点が生じることとなる。図７１は、ＳＲＡＭのス
タンバイ時にリーク電流が発生している様子を示す等価
回路図である。図７１を参照して、記憶ノードＨ側の電
位がハイレベルであり、記憶ノードＬ側の電位がローレ
ベルであるものと仮定する。
【００４９】このとき、図７１に示されるように、記憶
ノードＨにおいてリーク電流ｉが発生することによっ
て、記憶ノードＨ側の電位レベルを安定に保つことが困
難となる。また、上記のようなリーク電流ｉは、メモリ
セルの消費電流となるため、ＳＲＡＭの消費電流（スタ
ンバイ電流）を低減することが困難になるといった問題
も生じることとなる。
ノードＨにおいてリーク電流ｉが発生することによっ
て、記憶ノードＨ側の電位レベルを安定に保つことが困
難となる。また、上記のようなリーク電流ｉは、メモリ
セルの消費電流となるため、ＳＲＡＭの消費電流（スタ
ンバイ電流）を低減することが困難になるといった問題
も生じることとなる。
【００５０】以上説明した図５１に示される従来例の場
合は、活性領域１０９ａ，１０９ｂが屈曲した形状を有
するものとなっていた。そのため、メモリセル形成領域
２５０内には必然的にフィールド酸化膜１０７の角部が
形成されていたといえる。しかし、図５１に示される活
性領域１０９ａ，１０９ｂをストレートな形状とした場
合においても、従来のＳＲＡＭのメモリセルの構造で
は、メモリセル形成領域２５０内にフィールド酸化膜１
０７の角部が形成されてしまうことになる。
合は、活性領域１０９ａ，１０９ｂが屈曲した形状を有
するものとなっていた。そのため、メモリセル形成領域
２５０内には必然的にフィールド酸化膜１０７の角部が
形成されていたといえる。しかし、図５１に示される活
性領域１０９ａ，１０９ｂをストレートな形状とした場
合においても、従来のＳＲＡＭのメモリセルの構造で
は、メモリセル形成領域２５０内にフィールド酸化膜１
０７の角部が形成されてしまうことになる。
【００５１】以下のその理由について説明する。図７０
は、活性領域１０９ａをストレートな形状とした場合の
活性領域１０９ａ上に、第１ゲート１１１ａおよび１１
１ｄが形成されている様子を示す平面模式図である。図
７０を参照して、活性領域１０９ａと第１ゲート１１１
ａとの交差部には、アクセストランジスタＱ１が形成さ
れる。また、活性領域１０９ａと第１ゲート１１１ｄと
の交差部にはドライバトランジスタＱ３が形成される。
は、活性領域１０９ａをストレートな形状とした場合の
活性領域１０９ａ上に、第１ゲート１１１ａおよび１１
１ｄが形成されている様子を示す平面模式図である。図
７０を参照して、活性領域１０９ａと第１ゲート１１１
ａとの交差部には、アクセストランジスタＱ１が形成さ
れる。また、活性領域１０９ａと第１ゲート１１１ｄと
の交差部にはドライバトランジスタＱ３が形成される。
【００５２】図７０に示されるように、アクセストラン
ジスタＱ１のチャネル幅Ｗと、ドライバトランジスタＱ
３のチャネル幅Ｗ１とは異なるように設定されている。
より詳しくは、ドライバトランジスタＱ３のチャネル幅
Ｗ１がアクセストランジスタＱ１のチャネル幅より広く
なるように設定されている。その根拠について、以下に
説明する。
ジスタＱ１のチャネル幅Ｗと、ドライバトランジスタＱ
３のチャネル幅Ｗ１とは異なるように設定されている。
より詳しくは、ドライバトランジスタＱ３のチャネル幅
Ｗ１がアクセストランジスタＱ１のチャネル幅より広く
なるように設定されている。その根拠について、以下に
説明する。
【００５３】ＳＲＡＭのメモリセルの読出時の安定性を
示す指標としてセルレシオというものがある。これは一
般に、ドライバトランジスタに流れる電流量／アクセス
トランジスタに流れる電流量で示される。そして、一般
に、通常のＳＲＡＭのメモリセルの安定動作に必要なセ
ルレシオは３．５以上とされている。
示す指標としてセルレシオというものがある。これは一
般に、ドライバトランジスタに流れる電流量／アクセス
トランジスタに流れる電流量で示される。そして、一般
に、通常のＳＲＡＭのメモリセルの安定動作に必要なセ
ルレシオは３．５以上とされている。
【００５４】以上のようにセルレシオを確保するため、
従来から、アクセストランジスタＱ１のチャネル幅Ｗ
を、ドライバトランジスタＱ３のチャネル幅Ｗ１よりも
小さくする手法がとられてきた。図５１に示される従来
のＳＲＡＭにおいてもその手法が採られている。そのた
め、図７０に示されるように、活性領域１０９ａを屈曲
させずにストレートに形成したとしても、メモリセル形
成領域２５０内の領域１１４にはフィールド酸化膜１０
７の角部が形成されてしまう。そのため、やはり上述の
問題が発生することになる。
従来から、アクセストランジスタＱ１のチャネル幅Ｗ
を、ドライバトランジスタＱ３のチャネル幅Ｗ１よりも
小さくする手法がとられてきた。図５１に示される従来
のＳＲＡＭにおいてもその手法が採られている。そのた
め、図７０に示されるように、活性領域１０９ａを屈曲
させずにストレートに形成したとしても、メモリセル形
成領域２５０内の領域１１４にはフィールド酸化膜１０
７の角部が形成されてしまう。そのため、やはり上述の
問題が発生することになる。
【００５５】また、上記のフィールド酸化膜１０７の形
状自体も比較的複雑なものとなっている。そのため、フ
ィールド酸化膜１０７を形成するためのマスク層のパタ
ーニングに必要なフォトリソグラフィ工程あるいはエッ
チング工程などが困難になるといった問題も生じること
となる。
状自体も比較的複雑なものとなっている。そのため、フ
ィールド酸化膜１０７を形成するためのマスク層のパタ
ーニングに必要なフォトリソグラフィ工程あるいはエッ
チング工程などが困難になるといった問題も生じること
となる。
【００５６】また、従来のＢｉＣＭＯＳ型ＳＲＡＭで
は、ＴＦＴ負荷のメモリセルに４層の多結晶シリコン層
を使用していた。そして、この内の一層がバイポーラト
ランジスタのエミッタ電極として使用されていた。さら
に、より高性能なダブルポリシリコン型バイポーラトラ
ンジスタを使用するには、バイポーラトランジスタのベ
ース電極専用にさらにもう一層の多結晶シリコン層が必
要となる。その結果、５層もの多結晶シリコン層が必要
となる。
は、ＴＦＴ負荷のメモリセルに４層の多結晶シリコン層
を使用していた。そして、この内の一層がバイポーラト
ランジスタのエミッタ電極として使用されていた。さら
に、より高性能なダブルポリシリコン型バイポーラトラ
ンジスタを使用するには、バイポーラトランジスタのベ
ース電極専用にさらにもう一層の多結晶シリコン層が必
要となる。その結果、５層もの多結晶シリコン層が必要
となる。
【００５７】この発明は、上記のような課題を解決する
ためになされたものである。この発明の１つの目的は、
メモリセル領域内の記憶ノード部近傍でのリーク電流の
発生を抑制することが可能な信頼性の高いスタティック
型半導体記憶装置およびその製造方法を提供することに
ある。
ためになされたものである。この発明の１つの目的は、
メモリセル領域内の記憶ノード部近傍でのリーク電流の
発生を抑制することが可能な信頼性の高いスタティック
型半導体記憶装置およびその製造方法を提供することに
ある。
【００５８】この発明の他の目的は、信頼性を損うこと
なくかつセル面積を増大させることなくセルレシオを容
易に確保することが可能なスタティック型半導体記憶装
置およびその製造方法を提供することにある。
なくかつセル面積を増大させることなくセルレシオを容
易に確保することが可能なスタティック型半導体記憶装
置およびその製造方法を提供することにある。
【００５９】この発明のさらに他の目的は、素子分離領
域形成の際に、フォトリソグラフィ工程およびエッチン
グ工程を容易とすることが可能なスタティック型半導体
装置の製造方法を提供することにある。
域形成の際に、フォトリソグラフィ工程およびエッチン
グ工程を容易とすることが可能なスタティック型半導体
装置の製造方法を提供することにある。
【００６０】この発明のさらに他の目的は、高性能なダ
ブルポリシリコン型バイポーラトランジスタを有するＴ
ＦＴ負荷のＳＲＡＭを、堆積する多結晶シリコン層の層
数を少なく抑えて形成することにある。
ブルポリシリコン型バイポーラトランジスタを有するＴ
ＦＴ負荷のＳＲＡＭを、堆積する多結晶シリコン層の層
数を少なく抑えて形成することにある。
【００６１】
【課題を解決するための手段】この発明に従うスタティ
ック型半導体記憶装置は、主表面を有する半導体基板
と、記憶素子形成領域と、活性領域と、第１および第２
ゲートとを備える。記憶素子形成領域は、半導体基板の
主表面に設けられ、その内部には、１つの記憶素子が形
成される。活性領域は、記憶素子形成領域内に選択的に
形成される。第１ゲートは、活性領域内の第１の領域上
に絶縁層を介在して形成される。第２ゲートは、第１の
領域と所定間隔をあけた活性領域内の第２の領域上に、
絶縁層を介在して形成される。そして、上記の第１と第
２ゲート間に位置する活性領域の縁部が、直線状に延び
る。
ック型半導体記憶装置は、主表面を有する半導体基板
と、記憶素子形成領域と、活性領域と、第１および第２
ゲートとを備える。記憶素子形成領域は、半導体基板の
主表面に設けられ、その内部には、１つの記憶素子が形
成される。活性領域は、記憶素子形成領域内に選択的に
形成される。第１ゲートは、活性領域内の第１の領域上
に絶縁層を介在して形成される。第２ゲートは、第１の
領域と所定間隔をあけた活性領域内の第２の領域上に、
絶縁層を介在して形成される。そして、上記の第１と第
２ゲート間に位置する活性領域の縁部が、直線状に延び
る。
【００６２】この発明に従うスタティック型半導体記憶
装置は、他の局面では、第１と第２のドライバトランジ
スタと、アクセストランジスタとを有することを前提と
する。そして、この局面におけるスタティック型半導体
記憶装置は、主表面を有する第１導電型の半導体基板
と、記憶素子形成領域と、第１と第２の活性領域と、第
１ゲートと、第２ゲートと、第３ゲートとを備える。記
憶素子形成領域は、半導体基板の主表面に設けられ、そ
の内部に１つの記憶素子が形成される。第１と第２の活
性領域は、素子分離領域を挟むように記憶素子形成領域
内に選択的に形成される。第１ゲートは、第１の活性領
域内の第１の領域上に絶縁層を介在して形成され、アク
セストランジスタのゲート電極として機能する。第２ゲ
ートは、第１の領域と所定間隔をあけた第１の活性領域
内の第２の領域上に、絶縁層を介在して形成され、第１
のドライバトランジスタのゲート電極として機能する。
第３ゲートは、第１と第２ゲート間に位置する第１の活
性領域内の所定領域と電気的に接続され、第１の活性領
域上から第２の活性領域上に延在する。この第３ゲート
と第２の活性領域との交差部に第２のドライバトランジ
スタが形成される。そして、第１と第２ゲート間に位置
する第１の活性領域は、直線状に延びる１対の縁部を有
する。また、第３ゲート下に位置する第１の活性領域内
には、第１のドライバトランジスタに流れる電流量に対
するアクセストランジスタに流れる電流量の割合を所望
の値に調整するための抵抗部が設けられる。
装置は、他の局面では、第１と第２のドライバトランジ
スタと、アクセストランジスタとを有することを前提と
する。そして、この局面におけるスタティック型半導体
記憶装置は、主表面を有する第１導電型の半導体基板
と、記憶素子形成領域と、第１と第２の活性領域と、第
１ゲートと、第２ゲートと、第３ゲートとを備える。記
憶素子形成領域は、半導体基板の主表面に設けられ、そ
の内部に１つの記憶素子が形成される。第１と第２の活
性領域は、素子分離領域を挟むように記憶素子形成領域
内に選択的に形成される。第１ゲートは、第１の活性領
域内の第１の領域上に絶縁層を介在して形成され、アク
セストランジスタのゲート電極として機能する。第２ゲ
ートは、第１の領域と所定間隔をあけた第１の活性領域
内の第２の領域上に、絶縁層を介在して形成され、第１
のドライバトランジスタのゲート電極として機能する。
第３ゲートは、第１と第２ゲート間に位置する第１の活
性領域内の所定領域と電気的に接続され、第１の活性領
域上から第２の活性領域上に延在する。この第３ゲート
と第２の活性領域との交差部に第２のドライバトランジ
スタが形成される。そして、第１と第２ゲート間に位置
する第１の活性領域は、直線状に延びる１対の縁部を有
する。また、第３ゲート下に位置する第１の活性領域内
には、第１のドライバトランジスタに流れる電流量に対
するアクセストランジスタに流れる電流量の割合を所望
の値に調整するための抵抗部が設けられる。
【００６３】この発明に従うスタティック型半導体記憶
装置は、さらに他の局面では、メモリセルが形成される
メモリセル部と、バイポーラトランジスタが形成される
バイポーラ部と、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａ
ｎｓｉｓｔｏｒ）とを有することを前提とする。そし
て、この局面におけるスタティック型半導体記憶装置
は、主表面を有する第１導電型の半導体基板と、バイポ
ーラトランジスタと、ベース電極と、エミッタ電極と、
ドライバトランジスタと、ＴＦＴ層とを備える。バイポ
ーラトランジスタは、半導体基板の主表面におけるバイ
ポーラ部内に形成され、第２導電型のコレクタ領域とコ
レクタ領域表面に形成された第１導電型のベース領域と
ベース領域表面に形成された第２導電型のエミッタ領域
とを有する。ベース電極は、ベース領域表面上に形成さ
れる。エミッタ電極は、エミッタ領域表面上に形成され
る。ドライバトランジスタは、半導体基板の主表面にお
けるメモリセル部内に形成され、一対の第２導電型の不
純物領域とゲート電極とを有する。絶縁層は、ドライバ
トランジスタを覆うように形成される。ＴＦＴ層は、絶
縁層上に形成され、このＴＦＴ層内にはＴＦＴのソース
／ドレイン領域が形成される。そして、上記のエミッタ
電極とドライバトランジスタのゲート電極とは第１の導
電層をパターニングすることによって形成され、ベース
電極とＴＦＴ層とは第２の導電層をパターニングするこ
とによって形成される。
装置は、さらに他の局面では、メモリセルが形成される
メモリセル部と、バイポーラトランジスタが形成される
バイポーラ部と、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａ
ｎｓｉｓｔｏｒ）とを有することを前提とする。そし
て、この局面におけるスタティック型半導体記憶装置
は、主表面を有する第１導電型の半導体基板と、バイポ
ーラトランジスタと、ベース電極と、エミッタ電極と、
ドライバトランジスタと、ＴＦＴ層とを備える。バイポ
ーラトランジスタは、半導体基板の主表面におけるバイ
ポーラ部内に形成され、第２導電型のコレクタ領域とコ
レクタ領域表面に形成された第１導電型のベース領域と
ベース領域表面に形成された第２導電型のエミッタ領域
とを有する。ベース電極は、ベース領域表面上に形成さ
れる。エミッタ電極は、エミッタ領域表面上に形成され
る。ドライバトランジスタは、半導体基板の主表面にお
けるメモリセル部内に形成され、一対の第２導電型の不
純物領域とゲート電極とを有する。絶縁層は、ドライバ
トランジスタを覆うように形成される。ＴＦＴ層は、絶
縁層上に形成され、このＴＦＴ層内にはＴＦＴのソース
／ドレイン領域が形成される。そして、上記のエミッタ
電極とドライバトランジスタのゲート電極とは第１の導
電層をパターニングすることによって形成され、ベース
電極とＴＦＴ層とは第２の導電層をパターニングするこ
とによって形成される。
【００６４】この発明に従うスタティック型半導体記憶
装置の製造方法によれば、まず、第１導電型の半導体基
板の主表面に、互いに対向し直線状に延びる１対の縁部
を有する活性領域を規定するように、選択的に素子分離
絶縁層を形成する。そして、上記の１対の縁部と交差す
るように活性領域上に絶縁層を介在して、第１，第２お
よび第３ゲートをそれぞれ形成する。第３ゲートは、第
１と第２ゲート間に位置する活性領域内の所定領域と電
気的に接続されるように第１と第２ゲート間に形成され
る。そして、上記の第１，第２および第３ゲートをマス
クとして用いて活性領域内に第２導電型の不純物を導入
することによって、第１ゲートと活性領域との交差部に
アクセストランジスタを形成し、第２ゲートと活性領域
との交差部にドライバトランジスタを形成し、第３ゲー
ト下に位置する活性領域内にドライバトランジスタに流
れる電流量に対するアクセストランジスタに流れる電流
量の割合を所望の値に調整するための抵抗部として機能
する第１導電型の領域を形成する。
装置の製造方法によれば、まず、第１導電型の半導体基
板の主表面に、互いに対向し直線状に延びる１対の縁部
を有する活性領域を規定するように、選択的に素子分離
絶縁層を形成する。そして、上記の１対の縁部と交差す
るように活性領域上に絶縁層を介在して、第１，第２お
よび第３ゲートをそれぞれ形成する。第３ゲートは、第
１と第２ゲート間に位置する活性領域内の所定領域と電
気的に接続されるように第１と第２ゲート間に形成され
る。そして、上記の第１，第２および第３ゲートをマス
クとして用いて活性領域内に第２導電型の不純物を導入
することによって、第１ゲートと活性領域との交差部に
アクセストランジスタを形成し、第２ゲートと活性領域
との交差部にドライバトランジスタを形成し、第３ゲー
ト下に位置する活性領域内にドライバトランジスタに流
れる電流量に対するアクセストランジスタに流れる電流
量の割合を所望の値に調整するための抵抗部として機能
する第１導電型の領域を形成する。
【００６５】
【作用】この発明に従うスタティック型半導体記憶装置
によれば、１つの局面では、第１ゲートと第２ゲート間
に位置する活性領域の縁部が直線状に延びている。つま
り、第１ゲートと第２ゲート間において、活性領域を規
定する分離絶縁層（素子分離領域）の角部が存在しない
ことになる。それにより、従来例において問題とされて
いた、記憶素子形成領域内におけるリーク電流の発生、
特に記憶ノード部におけるリーク電流の発生を効果的に
抑制することが可能となる。その結果、信頼性の高いス
タティック型半導体記憶装置が得られる。
によれば、１つの局面では、第１ゲートと第２ゲート間
に位置する活性領域の縁部が直線状に延びている。つま
り、第１ゲートと第２ゲート間において、活性領域を規
定する分離絶縁層（素子分離領域）の角部が存在しない
ことになる。それにより、従来例において問題とされて
いた、記憶素子形成領域内におけるリーク電流の発生、
特に記憶ノード部におけるリーク電流の発生を効果的に
抑制することが可能となる。その結果、信頼性の高いス
タティック型半導体記憶装置が得られる。
【００６６】この発明に従うスタティック型半導体記憶
装置によれば、他の局面では、第３ゲート下に位置する
第１の活性領域内に、抵抗部が設けられている。この抵
抗部を設けることによってセルレシオを調整している。
そのため、従来例のように、アクセストランジスタとド
ライバトランジスタとが形成される領域における活性領
域幅を異なるものとする必要はなくなる。それにより、
メモリセル領域の面積を増大させることなくセルレシオ
を容易に確保することが可能となる。その根拠について
以下に説明する。従来例においてセルレシオを確保する
には、図５２に示されるように、アクセストランジスタ
Ｑ１，Ｑ２のチャネル幅を相対的に狭くし、ドライバト
ランジスタＱ３，Ｑ４のチャネル幅を相対的に広くする
必要がある。このとき、アクセストランジスタＱ１，Ｑ
２のチャネル幅を狭くするにしても、狭チャネル効果の
問題があるため限界がある。また、ドライバトランジス
タＱ３，Ｑ４のチャネル幅を広くするには、メモリセル
領域の面積の拡大が必要となる。以上のことより、従来
例のようなメモリセル構造では、メモリセル領域の面積
を増大させることなくセルレシオを確保することは困難
であったといえる。それに対し、この局面におけるスタ
ティック型半導体記憶装置では、抵抗部を設けることに
よってセルレシオを確保しようとしているので、メモリ
セル領域の面積を増大させることなくセルレシオを容易
に確保することが可能となる。
装置によれば、他の局面では、第３ゲート下に位置する
第１の活性領域内に、抵抗部が設けられている。この抵
抗部を設けることによってセルレシオを調整している。
そのため、従来例のように、アクセストランジスタとド
ライバトランジスタとが形成される領域における活性領
域幅を異なるものとする必要はなくなる。それにより、
メモリセル領域の面積を増大させることなくセルレシオ
を容易に確保することが可能となる。その根拠について
以下に説明する。従来例においてセルレシオを確保する
には、図５２に示されるように、アクセストランジスタ
Ｑ１，Ｑ２のチャネル幅を相対的に狭くし、ドライバト
ランジスタＱ３，Ｑ４のチャネル幅を相対的に広くする
必要がある。このとき、アクセストランジスタＱ１，Ｑ
２のチャネル幅を狭くするにしても、狭チャネル効果の
問題があるため限界がある。また、ドライバトランジス
タＱ３，Ｑ４のチャネル幅を広くするには、メモリセル
領域の面積の拡大が必要となる。以上のことより、従来
例のようなメモリセル構造では、メモリセル領域の面積
を増大させることなくセルレシオを確保することは困難
であったといえる。それに対し、この局面におけるスタ
ティック型半導体記憶装置では、抵抗部を設けることに
よってセルレシオを確保しようとしているので、メモリ
セル領域の面積を増大させることなくセルレシオを容易
に確保することが可能となる。
【００６７】この発明に従うスタティック型半導体記憶
装置によれば、さらに他の局面では、多結晶シリコンな
どからなる第１の導電層をパターニングすることによっ
てバイポーラトランジスタのエミッタ電極と、ドライバ
トランジスタのゲート電極とが形成され、多結晶シリコ
ンなどからなる第２の導電層をパターニングすることに
よって、バイポーラトランジスタのベース電極と、ＴＦ
Ｔ層とが形成される。それにより、堆積する多結晶シリ
コン層の層数を少なく抑えて、ダブルポリシリコン型バ
イポーラトランジスタを有する高性能なスタティック型
半導体記憶装置を形成することが可能となる。
装置によれば、さらに他の局面では、多結晶シリコンな
どからなる第１の導電層をパターニングすることによっ
てバイポーラトランジスタのエミッタ電極と、ドライバ
トランジスタのゲート電極とが形成され、多結晶シリコ
ンなどからなる第２の導電層をパターニングすることに
よって、バイポーラトランジスタのベース電極と、ＴＦ
Ｔ層とが形成される。それにより、堆積する多結晶シリ
コン層の層数を少なく抑えて、ダブルポリシリコン型バ
イポーラトランジスタを有する高性能なスタティック型
半導体記憶装置を形成することが可能となる。
【００６８】この発明に従うスタティック型半導体記憶
装置の製造方法によれば、直線状に延びる１対の縁部を
有する活性領域を規定するように、半導体基板の主表面
に選択的に素子分離絶縁層を形成している。それによ
り、この素子分離絶縁層の形成に際して、フォトリソグ
ラフィ工程およびエッチング工程が容易となる。また、
第１，第２および第ち３ゲートをマスクとして用いて活
性領域内に第２導電型の不純物を導入することによっ
て、抵抗部を形成することが可能となる。このとき、同
時に、アクセストランジスタとドライバトランジスタと
が形成される。つまり、アクセストランジスタおよびド
ライバトランジスタの形成工程と、同一工程で上記抵抗
部を形成することが可能となる。それにより、製造工程
を煩雑にすることなく、セルレシオを確保するための抵
抗部を形成することが可能となる。
装置の製造方法によれば、直線状に延びる１対の縁部を
有する活性領域を規定するように、半導体基板の主表面
に選択的に素子分離絶縁層を形成している。それによ
り、この素子分離絶縁層の形成に際して、フォトリソグ
ラフィ工程およびエッチング工程が容易となる。また、
第１，第２および第ち３ゲートをマスクとして用いて活
性領域内に第２導電型の不純物を導入することによっ
て、抵抗部を形成することが可能となる。このとき、同
時に、アクセストランジスタとドライバトランジスタと
が形成される。つまり、アクセストランジスタおよびド
ライバトランジスタの形成工程と、同一工程で上記抵抗
部を形成することが可能となる。それにより、製造工程
を煩雑にすることなく、セルレシオを確保するための抵
抗部を形成することが可能となる。
【００６９】
【実施例】以下、この発明に基づく実施例について、図
１〜図４９を用いて説明する。
１〜図４９を用いて説明する。
【００７０】（第１実施例）図１は、この発明に基づく
第１の実施例におけるＳＲＡＭの１つのメモリセルのレ
イアウトを示す斜視図である。なお、図１には、ＴＦＴ
のチャネル領域が形成される配線層までの配線層が示さ
れている。
第１の実施例におけるＳＲＡＭの１つのメモリセルのレ
イアウトを示す斜視図である。なお、図１には、ＴＦＴ
のチャネル領域が形成される配線層までの配線層が示さ
れている。
【００７１】図１を参照して、半導体基板の主表面に
は、フィールド酸化膜１を挟むように活性領域２が形成
されている。フィールド酸化膜１上から活性領域２上の
所定位置に延在するように、１本のアクセストランジス
タのゲート電極（ワード線ＷＬ）６が形成されている。
は、フィールド酸化膜１を挟むように活性領域２が形成
されている。フィールド酸化膜１上から活性領域２上の
所定位置に延在するように、１本のアクセストランジス
タのゲート電極（ワード線ＷＬ）６が形成されている。
【００７２】アクセストランジスタのゲート電極６上に
は、１対のドライバトランジスタのゲート電極３ａ，３
ｂがそれぞれ形成される。また、アクセストランジスタ
のゲート電極６上には、１対の接地線（ＧＮＤ線）４
ａ，４ｂも形成される。上記のドライバトランジスタの
ゲート電極３ａ，３ｂは、ＴＦＴのゲート電極としての
機能も有する。
は、１対のドライバトランジスタのゲート電極３ａ，３
ｂがそれぞれ形成される。また、アクセストランジスタ
のゲート電極６上には、１対の接地線（ＧＮＤ線）４
ａ，４ｂも形成される。上記のドライバトランジスタの
ゲート電極３ａ，３ｂは、ＴＦＴのゲート電極としての
機能も有する。
【００７３】このドライバトランジスタのゲート電極３
ａ，３ｂ上およびＧＮＤ線４ａ，４ｂ上には、ＴＦＴの
チャネル領域およびソース／ドレイン領域形成用の１対
の多結晶シリコン層７ａ，７ｂが形成される。
ａ，３ｂ上およびＧＮＤ線４ａ，４ｂ上には、ＴＦＴの
チャネル領域およびソース／ドレイン領域形成用の１対
の多結晶シリコン層７ａ，７ｂが形成される。
【００７４】次に、図２〜図６を用いて、図１に示され
るＳＲＡＭのメモリセルのレイアウトについてより詳し
く説明する。図２〜図６は、図１に示されるＳＲＡＭの
メモリセルのレイアウトを下層から段階的に示す平面図
である。
るＳＲＡＭのメモリセルのレイアウトについてより詳し
く説明する。図２〜図６は、図１に示されるＳＲＡＭの
メモリセルのレイアウトを下層から段階的に示す平面図
である。
【００７５】ます図２を参照して、ＳＲＡＭの１つのメ
モリセル形成領域（記憶素子形成領域）内においては、
所定方向にこのメモリセル形成領域を貫通するようにフ
ィールド酸化膜１が形成される。本実施例におけるフィ
ールド酸化膜１は、メモリセル形成領域内において、平
行でかつ真直ぐに延びる縁部形状を有している。そのた
め、メモリセル形成領域内において、フィールド酸化膜
１の角部は形成されない。それにより、フィールド酸化
膜１が角部を有することに起因してメモリセル形成領域
内（特に記憶ノード部）で発生していたリーク電流を効
果的に阻止することが可能となる。すなわち、メモリセ
ル内におけるリーク電流を低減することが可能となる。
その結果、ＳＲＡＭのスタンバイ時の電位レベルを安定
に保つことが可能となるとともに、ＳＲＡＭの消費電流
（スタンバイ電流）を低減することも可能となる。ま
た、フィールド酸化膜１に角部がないため、フィールド
酸化膜１の形成のためのリソグラフィ工程およびエッチ
ング工程が容易となる。メモリセル形成領域内において
は、図２に示されるように、フィールド酸化膜１を挟む
ように１対の活性領域２が形成される。そのため、この
活性領域２も、平行でかつ真直ぐに延びる線部形状を有
することとなる。
モリセル形成領域（記憶素子形成領域）内においては、
所定方向にこのメモリセル形成領域を貫通するようにフ
ィールド酸化膜１が形成される。本実施例におけるフィ
ールド酸化膜１は、メモリセル形成領域内において、平
行でかつ真直ぐに延びる縁部形状を有している。そのた
め、メモリセル形成領域内において、フィールド酸化膜
１の角部は形成されない。それにより、フィールド酸化
膜１が角部を有することに起因してメモリセル形成領域
内（特に記憶ノード部）で発生していたリーク電流を効
果的に阻止することが可能となる。すなわち、メモリセ
ル内におけるリーク電流を低減することが可能となる。
その結果、ＳＲＡＭのスタンバイ時の電位レベルを安定
に保つことが可能となるとともに、ＳＲＡＭの消費電流
（スタンバイ電流）を低減することも可能となる。ま
た、フィールド酸化膜１に角部がないため、フィールド
酸化膜１の形成のためのリソグラフィ工程およびエッチ
ング工程が容易となる。メモリセル形成領域内において
は、図２に示されるように、フィールド酸化膜１を挟む
ように１対の活性領域２が形成される。そのため、この
活性領域２も、平行でかつ真直ぐに延びる線部形状を有
することとなる。
【００７６】次に、図３を参照して、フィールド酸化膜
１上から１対の活性領域２上の所定領域にまで延在する
ように１本のワード線（ＷＬ）６が形成される。図３に
示されるように、このワード線６は、略平行な２つの直
線部分と、この２つの直線部分を接続する直線部分とを
有している。
１上から１対の活性領域２上の所定領域にまで延在する
ように１本のワード線（ＷＬ）６が形成される。図３に
示されるように、このワード線６は、略平行な２つの直
線部分と、この２つの直線部分を接続する直線部分とを
有している。
【００７７】１つのメモリセル形成領域内において、フ
ィールド酸化膜１を挟むように１対の活性領域２を設け
ることによって、上記のような形状のワード線６を形成
することが可能となる。このように、ワード線６を１本
の配線層によって構成することによって、従来例よりも
メモリセルの面積を縮小することが可能となる。このワ
ード線が第１層目の配線層となる。
ィールド酸化膜１を挟むように１対の活性領域２を設け
ることによって、上記のような形状のワード線６を形成
することが可能となる。このように、ワード線６を１本
の配線層によって構成することによって、従来例よりも
メモリセルの面積を縮小することが可能となる。このワ
ード線が第１層目の配線層となる。
【００７８】次に、図４を参照して、ワード線６上に
は、絶縁層（図示せず）を介在して、１対のドライバト
ランジスタのゲート電極３ａ，３ｂと、１対のＧＮＤ線
４ａ，４ｂがそれぞれ形成される。これらの配線層は、
同一の配線層材料をパターニングすることによって形成
される。図４に示されるように、ドライバトランジスタ
のゲート電極３ａ，３ｂとワード線６とを絶縁層を介在
して上下に配置することによって、従来例よりもメモリ
セルの面積を縮小することが可能となる。
は、絶縁層（図示せず）を介在して、１対のドライバト
ランジスタのゲート電極３ａ，３ｂと、１対のＧＮＤ線
４ａ，４ｂがそれぞれ形成される。これらの配線層は、
同一の配線層材料をパターニングすることによって形成
される。図４に示されるように、ドライバトランジスタ
のゲート電極３ａ，３ｂとワード線６とを絶縁層を介在
して上下に配置することによって、従来例よりもメモリ
セルの面積を縮小することが可能となる。
【００７９】図４を再び参照して、ドライバトランジス
タのゲート電極３ａ，３ｂは、コンタクト部５ａ，５ｂ
を介して活性領域２に電気的に接続される。ＧＮＤ線４
ａ，４ｂは、コンタクト部５ｃ，５ｄを介して活性領域
２に電気的に接続される。
タのゲート電極３ａ，３ｂは、コンタクト部５ａ，５ｂ
を介して活性領域２に電気的に接続される。ＧＮＤ線４
ａ，４ｂは、コンタクト部５ｃ，５ｄを介して活性領域
２に電気的に接続される。
【００８０】上記のドライバトランジスタのゲート電極
３ａ，３ｂおよびＧＮＤ線４ａ，４ｂによって第２層目
の配線層が構成されることになる。この第２層目の配線
層上には、図５に示されるように、絶縁層（図示せず）
を介在してＴＦＴのチャネル形成用配線層（多結晶シリ
コン層）７ａ，７ｂが所定位置に形成される。この配線
層が、第３層目の配線層となる。上記の配線層７ａ，７
ｂは、コンタクト部７ｃ，７ｄを介してドライバトラン
ジスタのゲート電極３ａ，３ｂと電気的に接続される。
次に、図６を参照して、上記のＴＦＴのチャネル形成用
配線層７ａ，７ｂ上には、Ａｌ，ＡｌＣｕ，Ｗなどから
なる金属配線５３ｆが形成される。この金属配線５３ｆ
がビット線となり、ビット線コンタクト９ａを介して所
定の拡散層に電気的に接続される。
３ａ，３ｂおよびＧＮＤ線４ａ，４ｂによって第２層目
の配線層が構成されることになる。この第２層目の配線
層上には、図５に示されるように、絶縁層（図示せず）
を介在してＴＦＴのチャネル形成用配線層（多結晶シリ
コン層）７ａ，７ｂが所定位置に形成される。この配線
層が、第３層目の配線層となる。上記の配線層７ａ，７
ｂは、コンタクト部７ｃ，７ｄを介してドライバトラン
ジスタのゲート電極３ａ，３ｂと電気的に接続される。
次に、図６を参照して、上記のＴＦＴのチャネル形成用
配線層７ａ，７ｂ上には、Ａｌ，ＡｌＣｕ，Ｗなどから
なる金属配線５３ｆが形成される。この金属配線５３ｆ
がビット線となり、ビット線コンタクト９ａを介して所
定の拡散層に電気的に接続される。
【００８１】以上説明したように、この発明によれば、
ＴＦＴのチャネル形成用の配線層の形成までに３層の配
線層が積層された構造となっている。従来例において
は、図４８に示されるように、ＴＦＴのチャネル形成用
の配線層形成までに４層の配線層が必要であった。それ
により、ＳＲＡＭを高さ方向に縮小することも可能とな
る。
ＴＦＴのチャネル形成用の配線層の形成までに３層の配
線層が積層された構造となっている。従来例において
は、図４８に示されるように、ＴＦＴのチャネル形成用
の配線層形成までに４層の配線層が必要であった。それ
により、ＳＲＡＭを高さ方向に縮小することも可能とな
る。
【００８２】次に、図７〜図９を用いて、配線層の積層
構造の変形例について説明する。図７〜図９は、この変
形例におけるＳＲＡＭのメモリセルのレイアウトを下層
から段階的に示す平面図である。
構造の変形例について説明する。図７〜図９は、この変
形例におけるＳＲＡＭのメモリセルのレイアウトを下層
から段階的に示す平面図である。
【００８３】まず図７を参照して、本変形例において
は、第１層目の配線層として、ドライバトランジスタの
ゲート電極３ａ，３ｂおよびＧＮＤ線４ａ，４ｂを形成
する。そして、図８に示されるように、上記の第１層目
の配線層（ドライバトランジスタのゲート電極３ａ，３
ｂおよびＧＮＤ線４ａ，４ｂ）上に絶縁層（図示せず）
を介在してワード線（ＷＬ）６が形成される。このワー
ド線６が第２層目の配線層となる。次に、図９を参照し
て、第３層目の配線層として、ワード線６上に絶縁層
（図示せず）を介在してＴＦＴのチャネル形成用配線層
７ａ，７ｂをそれぞれ形成する。この場合においても、
上記の場合と同様に、従来例よりもＳＲＡＭのメモリセ
ルを高さ方向に縮小することか可能となる。
は、第１層目の配線層として、ドライバトランジスタの
ゲート電極３ａ，３ｂおよびＧＮＤ線４ａ，４ｂを形成
する。そして、図８に示されるように、上記の第１層目
の配線層（ドライバトランジスタのゲート電極３ａ，３
ｂおよびＧＮＤ線４ａ，４ｂ）上に絶縁層（図示せず）
を介在してワード線（ＷＬ）６が形成される。このワー
ド線６が第２層目の配線層となる。次に、図９を参照し
て、第３層目の配線層として、ワード線６上に絶縁層
（図示せず）を介在してＴＦＴのチャネル形成用配線層
７ａ，７ｂをそれぞれ形成する。この場合においても、
上記の場合と同様に、従来例よりもＳＲＡＭのメモリセ
ルを高さ方向に縮小することか可能となる。
【００８４】次に、図１０〜図１３を用いて、本実施例
のさらなる特徴部分について説明する。
のさらなる特徴部分について説明する。
【００８５】図１０は、上記の特徴部分を説明するため
のメモリセルのレイアウト図および対応の等価回路図で
ある。図１０を参照して、本実施例においては、ドライ
バトランジスタのゲート電極３ａ，３ｂと活性領域２と
のコンタクト部５ａ，５ｂに隣接し、かつドライバトラ
ンジスタのゲート電極３ａ，３ｂ下に位置する活性領域
２内の領域に、オフセット領域８が設けられている。
のメモリセルのレイアウト図および対応の等価回路図で
ある。図１０を参照して、本実施例においては、ドライ
バトランジスタのゲート電極３ａ，３ｂと活性領域２と
のコンタクト部５ａ，５ｂに隣接し、かつドライバトラ
ンジスタのゲート電極３ａ，３ｂ下に位置する活性領域
２内の領域に、オフセット領域８が設けられている。
【００８６】このオフセット領域８は抵抗部として機能
する。このように抵抗部として機能するオフセット領域
８を有することによって、セルレシオを所望の値に調整
するようにしている。そのため、本実施例においては、
活性領域２が１つのメモリセル形成領域内において均等
な幅を有することとなる。その結果、活性領域２の形状
を規定するフィールド酸化膜１の縁部形状を平行でかつ
真直ぐに延びる形状とすることが可能となる。それによ
り、前述のように、メモリセル形成領域内（記憶ノード
部）におけるリーク電流の発生を阻止することが可能と
なる。
する。このように抵抗部として機能するオフセット領域
８を有することによって、セルレシオを所望の値に調整
するようにしている。そのため、本実施例においては、
活性領域２が１つのメモリセル形成領域内において均等
な幅を有することとなる。その結果、活性領域２の形状
を規定するフィールド酸化膜１の縁部形状を平行でかつ
真直ぐに延びる形状とすることが可能となる。それによ
り、前述のように、メモリセル形成領域内（記憶ノード
部）におけるリーク電流の発生を阻止することが可能と
なる。
【００８７】再び図１０を参照して、ワード線６と活性
領域２との交差部にアクセストランジスタＱ２が形成さ
れる。そして、アクセストランジスタＱ２の一方の不純
物領域が、抵抗Ｒを介してコンタクト部５ａに電気的に
接続される。この抵抗Ｒが上記のオフセット領域８に対
応する。そして、ドライバトランジスタのゲート電極３
ｂと活性領域２との交差部にはドライバトランジスタＱ
４が形成される。このドライバトランジスタＱ４の一方
の不純物領域とコンタクト部５ａとは電気的に接続され
る。
領域２との交差部にアクセストランジスタＱ２が形成さ
れる。そして、アクセストランジスタＱ２の一方の不純
物領域が、抵抗Ｒを介してコンタクト部５ａに電気的に
接続される。この抵抗Ｒが上記のオフセット領域８に対
応する。そして、ドライバトランジスタのゲート電極３
ｂと活性領域２との交差部にはドライバトランジスタＱ
４が形成される。このドライバトランジスタＱ４の一方
の不純物領域とコンタクト部５ａとは電気的に接続され
る。
【００８８】次に、図１１を用いて、上記のオフセット
領域８についてより詳しく説明する。図１１は、図１０
および図４におけるＸＩ−ＸＩ線に沿う断面図である。
図１１を参照して、ｐ型半導体基板１０の表面にはドラ
イバトランジスタＱ４の一方の不純物領域となるｎ型の
拡散層１１ｃと、アクセストランジスタＱ２の一方の不
純物領域となるｎ型の拡散層１１ａとがそれぞれ形成さ
れる。
領域８についてより詳しく説明する。図１１は、図１０
および図４におけるＸＩ−ＸＩ線に沿う断面図である。
図１１を参照して、ｐ型半導体基板１０の表面にはドラ
イバトランジスタＱ４の一方の不純物領域となるｎ型の
拡散層１１ｃと、アクセストランジスタＱ２の一方の不
純物領域となるｎ型の拡散層１１ａとがそれぞれ形成さ
れる。
【００８９】また、ｐ型半導体基板１０の主表面におい
て、ドライバトランジスタのゲート電極３ａとｐ型半導
体基板１０とのコンタクト部５ａには、ｎ型拡散層１１
が形成される。このｎ型拡散層１１ｂとｎ型拡散層１１
ｃとの間にオフセット領域８が形成される。
て、ドライバトランジスタのゲート電極３ａとｐ型半導
体基板１０とのコンタクト部５ａには、ｎ型拡散層１１
が形成される。このｎ型拡散層１１ｂとｎ型拡散層１１
ｃとの間にオフセット領域８が形成される。
【００９０】より具体的には、このオフセット領域８は
ｎ型不純物の未注入領域であるといえる。したがって、
このオフセット領域８の不純物濃度は、ｐ型半導体基板
１０の主表面の濃度とほぼ等しくなる。具体的には、
３．０Ｅ１６〜１．０Ｅ１７ｃｍ-3程度となる。そし
て、シート抵抗は、１．５ＫΩ／□である。
ｎ型不純物の未注入領域であるといえる。したがって、
このオフセット領域８の不純物濃度は、ｐ型半導体基板
１０の主表面の濃度とほぼ等しくなる。具体的には、
３．０Ｅ１６〜１．０Ｅ１７ｃｍ-3程度となる。そし
て、シート抵抗は、１．５ＫΩ／□である。
【００９１】そして、このオフセット領域８の長さ（オ
フセット量）ΔＬによって、図１０に示される抵抗Ｒの
値が調整される。なお、ｎ型拡散層１１ｂの横方向の拡
散量ΔＬ１はあまりないと考えられるので、オフセット
領域８はほぼ確実に形成することができる。なお、図１
１において、１２は絶縁層である。
フセット量）ΔＬによって、図１０に示される抵抗Ｒの
値が調整される。なお、ｎ型拡散層１１ｂの横方向の拡
散量ΔＬ１はあまりないと考えられるので、オフセット
領域８はほぼ確実に形成することができる。なお、図１
１において、１２は絶縁層である。
【００９２】次に、図１２および図１３を用いて、上記
のオフセット領域８のオフセット量ΔＬ（μｍ）と抵抗
値（Ω）との関係について説明する。図１２は、オフセ
ット領域８のオフセット量ΔＬと抵抗値との関係を示す
図である。図１３は、図１２のデータを得るための測定
方法を説明するための断面図である。
のオフセット領域８のオフセット量ΔＬ（μｍ）と抵抗
値（Ω）との関係について説明する。図１２は、オフセ
ット領域８のオフセット量ΔＬと抵抗値との関係を示す
図である。図１３は、図１２のデータを得るための測定
方法を説明するための断面図である。
【００９３】まず図１３を参照して、ｐ型半導体基板１
３の主表面にｎ型拡散層１４ａ，１４ｂ，１４ｃが形成
されている。そして、ｐ型半導体基板１３の主表面上に
は、ｎ型拡散層１４ｂと電気的に接続される第１の電極
１５と、ｎ型拡散層１４ｃと電気的に接続される第２の
電極１６とがそれぞれ形成される。そして、ｎ型拡散層
１４ｂとｎ型拡散層１４ｃとの間の未注入領域が、上記
のオフセット領域８に対応する。そして、第１および第
２の電極１５，１６の間に所定電位を印加し、オフセッ
ト量ΔＬとオフセット領域８の抵抗値との関係を測定す
る。なお、図１３において、１７は絶縁層である。
３の主表面にｎ型拡散層１４ａ，１４ｂ，１４ｃが形成
されている。そして、ｐ型半導体基板１３の主表面上に
は、ｎ型拡散層１４ｂと電気的に接続される第１の電極
１５と、ｎ型拡散層１４ｃと電気的に接続される第２の
電極１６とがそれぞれ形成される。そして、ｎ型拡散層
１４ｂとｎ型拡散層１４ｃとの間の未注入領域が、上記
のオフセット領域８に対応する。そして、第１および第
２の電極１５，１６の間に所定電位を印加し、オフセッ
ト量ΔＬとオフセット領域８の抵抗値との関係を測定す
る。なお、図１３において、１７は絶縁層である。
【００９４】その結果が図１２に示されている。図１２
を参照して、オフセット量ΔＬ（μｍ）が大きくなるほ
ど抵抗値が増加していることがわかる。すなわち、オフ
セット領域（未注入領域）８の領域が大きくなるほどそ
の抵抗値が増加するといえる。それにより、上記のオフ
セット領域８のオフセット量ΔＬを大きく確保するこに
とよって、読出し時に、アクセストランジスタにおける
ソース抵抗を増加させ、アクセストランジスタに流れる
電流量を減少させることが可能となる。それにより、セ
ルレシオを確保することが可能となる。
を参照して、オフセット量ΔＬ（μｍ）が大きくなるほ
ど抵抗値が増加していることがわかる。すなわち、オフ
セット領域（未注入領域）８の領域が大きくなるほどそ
の抵抗値が増加するといえる。それにより、上記のオフ
セット領域８のオフセット量ΔＬを大きく確保するこに
とよって、読出し時に、アクセストランジスタにおける
ソース抵抗を増加させ、アクセストランジスタに流れる
電流量を減少させることが可能となる。それにより、セ
ルレシオを確保することが可能となる。
【００９５】次に、図１８〜図３０を用いて、上記の構
造を有するＳＲＡＭの製造方法について説明する。な
お、以下の製造方法の説明においても、従来例の場合と
同様に、ＢｉＣＭＯＳ型ＳＲＡＭの製造方法について説
明することとする。
造を有するＳＲＡＭの製造方法について説明する。な
お、以下の製造方法の説明においても、従来例の場合と
同様に、ＢｉＣＭＯＳ型ＳＲＡＭの製造方法について説
明することとする。
【００９６】図１８は、ＢｉＣＭＯＳ型ＳＲＡＭの部分
断面図である。図１８を参照して、ｐ型半導体基板２０
の主表面には、ｐチャネルＭＯＳトランジスタ１８ａ
と、アクセストランジスタＱ２，ドライバトランジスタ
Ｑ４と、バイポーラトランジスタ１８ｄとが形成され
る。本実施例におけるＢｉＣＭＯＳ型ＳＲＡＭにおいて
は、従来例とは異なり、多結晶シリコンからなる外部ベ
ース電極５１ａ，５１ｂがＡｌ，ＡｌＣｕ，Ｗなどから
なる金属電極５３ｄ，５３ｅの下方に形成される。それ
により、従来例よりも、ベース／コレクタ間の容量の低
減した高性能なバイポーラトランジスタが得られる。ま
た、ＴＦＴのゲート電極が、ドライバトランジスタのゲ
ート電極３ｂを兼ねるように形成されている。それによ
り、ＴＦＴのゲート電極の形成工程を省略できる。
断面図である。図１８を参照して、ｐ型半導体基板２０
の主表面には、ｐチャネルＭＯＳトランジスタ１８ａ
と、アクセストランジスタＱ２，ドライバトランジスタ
Ｑ４と、バイポーラトランジスタ１８ｄとが形成され
る。本実施例におけるＢｉＣＭＯＳ型ＳＲＡＭにおいて
は、従来例とは異なり、多結晶シリコンからなる外部ベ
ース電極５１ａ，５１ｂがＡｌ，ＡｌＣｕ，Ｗなどから
なる金属電極５３ｄ，５３ｅの下方に形成される。それ
により、従来例よりも、ベース／コレクタ間の容量の低
減した高性能なバイポーラトランジスタが得られる。ま
た、ＴＦＴのゲート電極が、ドライバトランジスタのゲ
ート電極３ｂを兼ねるように形成されている。それによ
り、ＴＦＴのゲート電極の形成工程を省略できる。
【００９７】それ以外の構造に関しては従来例とほぼ同
様である。以下、図１９〜図３０を用いて、図１８に示
されるＳＲＡＭの製造方法について説明する。図１９〜
図２９は、図１８に示されるＳＲＡＭの製造工程の第１
工程〜第１１工程を示す断面図である。
様である。以下、図１９〜図３０を用いて、図１８に示
されるＳＲＡＭの製造方法について説明する。図１９〜
図２９は、図１８に示されるＳＲＡＭの製造工程の第１
工程〜第１１工程を示す断面図である。
【００９８】図１９を参照して、従来例と同様の工程を
経て、ｐ型半導体基板２０の主表面に、ｎ型ウェル領域
２５ａ，ｐ型ウェル領域２６，ｎ型拡散層２２，２３，
２８，ｎ型エピタキシャル層２５ｂ，フィールド酸化膜
２７をそれぞれ形成する。
経て、ｐ型半導体基板２０の主表面に、ｎ型ウェル領域
２５ａ，ｐ型ウェル領域２６，ｎ型拡散層２２，２３，
２８，ｎ型エピタキシャル層２５ｂ，フィールド酸化膜
２７をそれぞれ形成する。
【００９９】次に、図２０を参照して、ｐ型半導体基板
２０の主表面上全面に、熱酸化法などを用いてゲート酸
化膜９４を形成する。このゲート酸化膜９４上に、ＬＰ
ＣＶＤ法などを用いて、ｎ型の不純物を含む多結晶シリ
コン層９５，酸化膜９６を順次堆積する。そして、ゲー
ト酸化膜９４，多結晶シリコン層９５および酸化膜９６
をパターニングすることによって、ｐチャネルＭＯＳト
ランジスタのゲート電極９５と、アクセストランジスタ
Ｑ２のゲート電極６とを形成する。次に、ビット線コン
タクト部を露出させるレジストパターン１００ａを形成
し、このレジストパターン１００ａをマスクとして用い
てｐ型ウェル領域２６表面にｎ型不純物を注入する。そ
れによりｎ型拡散層９８ａを形成する。
２０の主表面上全面に、熱酸化法などを用いてゲート酸
化膜９４を形成する。このゲート酸化膜９４上に、ＬＰ
ＣＶＤ法などを用いて、ｎ型の不純物を含む多結晶シリ
コン層９５，酸化膜９６を順次堆積する。そして、ゲー
ト酸化膜９４，多結晶シリコン層９５および酸化膜９６
をパターニングすることによって、ｐチャネルＭＯＳト
ランジスタのゲート電極９５と、アクセストランジスタ
Ｑ２のゲート電極６とを形成する。次に、ビット線コン
タクト部を露出させるレジストパターン１００ａを形成
し、このレジストパターン１００ａをマスクとして用い
てｐ型ウェル領域２６表面にｎ型不純物を注入する。そ
れによりｎ型拡散層９８ａを形成する。
【０１００】次に、図２１を参照して、ｐ型半導体基板
２０の主表面上に、バイポーラトランジスタのベース領
域３８の形成領域を露出するレジストパターン１００ｂ
を形成する。このレジストパターン１００ｂをマスクと
して用いて、ボロン（Ｂ），ＢＦ2 などをｎ型エピタキ
シャル層２５ｂの表面に注入する。それにより、ベース
領域３８が形成される。
２０の主表面上に、バイポーラトランジスタのベース領
域３８の形成領域を露出するレジストパターン１００ｂ
を形成する。このレジストパターン１００ｂをマスクと
して用いて、ボロン（Ｂ），ＢＦ2 などをｎ型エピタキ
シャル層２５ｂの表面に注入する。それにより、ベース
領域３８が形成される。
【０１０１】次に、図２２を参照して、ｐ型半導体基板
２０の主表面に熱酸化処理を施すことによって、酸化膜
９７を形成する。この酸化膜９７において、コンタクト
部５ａ，５ｃ上に位置する部分と、エミッタ形成領域５
ｅ上に位置する部分に開口部を有するレジストパターン
１００ｃを形成する。このレジストパターン１００ｃを
マスクとして用いて、酸化膜９７に開口部を形成する。
このとき、上記の開口部を通して、ｎ型不純物を、ｐ型
ウェル領域２６表面とｎ型エピタキシャル層２５ｂ表面
とに注入してもよい。それにより、コンタクト抵抗を低
減することが可能となる。
２０の主表面に熱酸化処理を施すことによって、酸化膜
９７を形成する。この酸化膜９７において、コンタクト
部５ａ，５ｃ上に位置する部分と、エミッタ形成領域５
ｅ上に位置する部分に開口部を有するレジストパターン
１００ｃを形成する。このレジストパターン１００ｃを
マスクとして用いて、酸化膜９７に開口部を形成する。
このとき、上記の開口部を通して、ｎ型不純物を、ｐ型
ウェル領域２６表面とｎ型エピタキシャル層２５ｂ表面
とに注入してもよい。それにより、コンタクト抵抗を低
減することが可能となる。
【０１０２】次に、図２３を参照して、上記の酸化膜９
７上に、ＬＰＣＶＤ法を用いて、ｎ型不純物を含んだ多
結晶シリコン層を堆積する。この多結晶シリコン層をパ
ターニングすることによって、ＧＮＤ線４ａ，４ｂ，ド
ライバトランジスタのゲート電極３ａ，３ｂ，バイポー
ラトランジスタのエミッタ電極４ｃを形成する。
７上に、ＬＰＣＶＤ法を用いて、ｎ型不純物を含んだ多
結晶シリコン層を堆積する。この多結晶シリコン層をパ
ターニングすることによって、ＧＮＤ線４ａ，４ｂ，ド
ライバトランジスタのゲート電極３ａ，３ｂ，バイポー
ラトランジスタのエミッタ電極４ｃを形成する。
【０１０３】そして、図２４を参照して、ｐ型半導体基
板２０の主表面上に、再び、メモリセル部を露出させる
レジストパターン１００ｄを形成する。このレジストパ
ターン１００ｄをマスクとして用いて、ｐ型ウェル領域
２６の表面にｎ型の不純物を導入する。それにより、ｎ
型拡散層９８ａ，９８ｂ，９８ｃ，９８ｄ，９８ｅが形
成される。
板２０の主表面上に、再び、メモリセル部を露出させる
レジストパターン１００ｄを形成する。このレジストパ
ターン１００ｄをマスクとして用いて、ｐ型ウェル領域
２６の表面にｎ型の不純物を導入する。それにより、ｎ
型拡散層９８ａ，９８ｂ，９８ｃ，９８ｄ，９８ｅが形
成される。
【０１０４】次に、図２５を参照して、上記の各ゲート
電極の側壁上にサイドウォール絶縁層９９を形成する。
そして、メモリセル部を露出するレジストパターン１０
０ｅを形成する。このレジストパターン１００ｅをマス
クとして用いて、ｎ型不純物をｐ型ウェル領域２６の表
面に注入する。それにより、ｎ＋拡散層１０１が形成さ
れる。その結果、ＬＤＤ構造が形成される。このとき、
熱処理が施されることによって、ゲート電極に含まれる
ｎ型不純物が基板内に拡散し、ｎ型層１０２ａ，１０２
ｂ，１０２ｃが形成される。このｎ型層１０２ｃはバイ
ポーラトランジスタのエミッタ領域となる。
電極の側壁上にサイドウォール絶縁層９９を形成する。
そして、メモリセル部を露出するレジストパターン１０
０ｅを形成する。このレジストパターン１００ｅをマス
クとして用いて、ｎ型不純物をｐ型ウェル領域２６の表
面に注入する。それにより、ｎ＋拡散層１０１が形成さ
れる。その結果、ＬＤＤ構造が形成される。このとき、
熱処理が施されることによって、ゲート電極に含まれる
ｎ型不純物が基板内に拡散し、ｎ型層１０２ａ，１０２
ｂ，１０２ｃが形成される。このｎ型層１０２ｃはバイ
ポーラトランジスタのエミッタ領域となる。
【０１０５】次に、図２６を参照して、Ｐ型半導体基板
２０の主表面上に、ｐチャネルＭＯＳトランジスタ１８
ａの形成領域およびバイポーラトランジスタ１８ｄの形
成領域を露出させるレジストパターン１００ｆを形成す
る。そして、このレジストパターン１００ｆ，ゲート電
極９５およびエミッタ電極４ｃをマスクとして用いて、
ｎ型ウェル領域２５ａおよびｎ型エピタキシャル層２５
ｂの表面に、ｐ型の不純物を注入する。それにより、ｐ
チャネルＭＯＳトランジスタ１８ａのソース／ドレイン
領域となるｐ＋型拡散層３８ａ，３８ｂと、バイポーラ
トランジスタ１８ｄの外部ベース領域３７ａ，３７ｂが
それぞれ形成される。
２０の主表面上に、ｐチャネルＭＯＳトランジスタ１８
ａの形成領域およびバイポーラトランジスタ１８ｄの形
成領域を露出させるレジストパターン１００ｆを形成す
る。そして、このレジストパターン１００ｆ，ゲート電
極９５およびエミッタ電極４ｃをマスクとして用いて、
ｎ型ウェル領域２５ａおよびｎ型エピタキシャル層２５
ｂの表面に、ｐ型の不純物を注入する。それにより、ｐ
チャネルＭＯＳトランジスタ１８ａのソース／ドレイン
領域となるｐ＋型拡散層３８ａ，３８ｂと、バイポーラ
トランジスタ１８ｄの外部ベース領域３７ａ，３７ｂが
それぞれ形成される。
【０１０６】次に、図２７を参照して、ｐ型半導体基板
２０の主表面上全面に、ＬＰＣＶＤ法などを用いて、シ
リコン酸化膜などの絶縁層４１を形成する。そして、絶
縁層４１にエッチング処理を施すことによって、ゲート
電極３ａ上に開口部を形成し、外部ベース領域３７ａ，
３７ｂの一部表面を露出させるコンタクトホール４０
ａ，４０ｂを形成する。
２０の主表面上全面に、ＬＰＣＶＤ法などを用いて、シ
リコン酸化膜などの絶縁層４１を形成する。そして、絶
縁層４１にエッチング処理を施すことによって、ゲート
電極３ａ上に開口部を形成し、外部ベース領域３７ａ，
３７ｂの一部表面を露出させるコンタクトホール４０
ａ，４０ｂを形成する。
【０１０７】次に、図２８を参照して、ＬＰＣＶＤ法な
どを用いて、ｐ型半導体基板２０の主表面上全面に所定
の厚みの多結晶シリコン層（アモルファスシリコンでも
よい）を形成する。そして、この多結晶シリコン層をパ
ターニングした後、多結晶シリコン層上に、所定位置に
開口部を有するレジストパターン１００ｇを形成する。
このレジストパターン１００ｇをマスクとして用いて、
ｐ型の不純物を多結晶シリコン層内に導入する。それに
より、ＴＦＴのソース／ドレイン領域５０ａ，５０ｂ，
５０ｃと、外部ベース電極５１ａ，５１ｂとが同時に形
成される。
どを用いて、ｐ型半導体基板２０の主表面上全面に所定
の厚みの多結晶シリコン層（アモルファスシリコンでも
よい）を形成する。そして、この多結晶シリコン層をパ
ターニングした後、多結晶シリコン層上に、所定位置に
開口部を有するレジストパターン１００ｇを形成する。
このレジストパターン１００ｇをマスクとして用いて、
ｐ型の不純物を多結晶シリコン層内に導入する。それに
より、ＴＦＴのソース／ドレイン領域５０ａ，５０ｂ，
５０ｃと、外部ベース電極５１ａ，５１ｂとが同時に形
成される。
【０１０８】上述のように、外部ベース電極５１ａ，５
１ｂを形成することによって、いわゆる、ダブルポリシ
リコン型バイポーラトランジスタが形成されることにな
る。それにより、ベース／コレクタ間の容量が減るなど
バイポーラトランジスタの高速化が可能となる。このこ
とに関しては、IEEE SYMPOSIUM ON VLSI TECHNOLOGYDI
GEST OF TECHNICAL PAPERS JUNE2-4, 1992, P.34〜P.35
などに開示されている。
１ｂを形成することによって、いわゆる、ダブルポリシ
リコン型バイポーラトランジスタが形成されることにな
る。それにより、ベース／コレクタ間の容量が減るなど
バイポーラトランジスタの高速化が可能となる。このこ
とに関しては、IEEE SYMPOSIUM ON VLSI TECHNOLOGYDI
GEST OF TECHNICAL PAPERS JUNE2-4, 1992, P.34〜P.35
などに開示されている。
【０１０９】より高速なＳＲＡＭを実現するためには、
高性能なバイポーラトランジスタを用いることが要求さ
れる。このときに、上記のようなダブルポリシリコン型
バイポーラトランジスタを用いることは有効である。し
かし、従来例の構造においては、このようなダブルポリ
シリコン型バイポーラトランジスタを形成することは好
ましくないものであった。それは、従来例において、ダ
ブルポリシリコン型バイポーラトランジスタを形成しよ
うとした場合には、工程が煩雑となってしまうからであ
る。
高性能なバイポーラトランジスタを用いることが要求さ
れる。このときに、上記のようなダブルポリシリコン型
バイポーラトランジスタを用いることは有効である。し
かし、従来例の構造においては、このようなダブルポリ
シリコン型バイポーラトランジスタを形成することは好
ましくないものであった。それは、従来例において、ダ
ブルポリシリコン型バイポーラトランジスタを形成しよ
うとした場合には、工程が煩雑となってしまうからであ
る。
【０１１０】より具体的には、従来例においては、メモ
リセル内において、４層の多結晶シリコン層が形成され
ていたが、本実施例のような多結晶シリコン層からなる
外部ベース電極５１ａ，５１ｂを形成しようとした場合
にはさらにもう１層多結晶シリコン層を形成することが
必要となる。そこで、メモリセル内の多結晶シリコン層
と、外部ベース電極５１ａ，５１ｂとなる多結晶シリコ
ン層とを共用することが考えられる。この場合には、前
述の第１ゲートを構成する多結晶シリコン層を用いるこ
ととなる。しかし、メモリセル内の第１ゲートは、ｎ型
の不純物が導入されているのに対し、外部ベース電極５
１ａ，５１ｂ用の多結晶シリコン層はｐ型の不純物が導
入されなければならない。そのため、多結晶シリコン層
内に導入される不純物を打ち分ける必要がある。このた
め、結果として工程が煩雑になってしまう。
リセル内において、４層の多結晶シリコン層が形成され
ていたが、本実施例のような多結晶シリコン層からなる
外部ベース電極５１ａ，５１ｂを形成しようとした場合
にはさらにもう１層多結晶シリコン層を形成することが
必要となる。そこで、メモリセル内の多結晶シリコン層
と、外部ベース電極５１ａ，５１ｂとなる多結晶シリコ
ン層とを共用することが考えられる。この場合には、前
述の第１ゲートを構成する多結晶シリコン層を用いるこ
ととなる。しかし、メモリセル内の第１ゲートは、ｎ型
の不純物が導入されているのに対し、外部ベース電極５
１ａ，５１ｂ用の多結晶シリコン層はｐ型の不純物が導
入されなければならない。そのため、多結晶シリコン層
内に導入される不純物を打ち分ける必要がある。このた
め、結果として工程が煩雑になってしまう。
【０１１１】以上の内容に鑑み、従来例においては、ダ
ブルポリシリコン型バイポーラトランジスタを形成しな
かった。それに対し、本実施例においては、ＴＦＴのソ
ース／ドレイン領域が形成される多結晶シリコン層と、
外部ベース電極５１ａ，５１ｂとを同時に形成してい
る。それにより、製造工程を煩雑にすることなく、高性
能なＳＲＡＭが得られる。
ブルポリシリコン型バイポーラトランジスタを形成しな
かった。それに対し、本実施例においては、ＴＦＴのソ
ース／ドレイン領域が形成される多結晶シリコン層と、
外部ベース電極５１ａ，５１ｂとを同時に形成してい
る。それにより、製造工程を煩雑にすることなく、高性
能なＳＲＡＭが得られる。
【０１１２】次に、本発明において、上記のように、Ｔ
ＦＴのソース／ドレイン領域５０ａ，５０ｂ，５０ｃ
と、バイポーラトランジスタのベース引出し電極（外部
ベース電極５１ａ，５１ｂ）とを同一工程で形成するこ
とが可能となるに至った工夫点について以下に説明す
る。
ＦＴのソース／ドレイン領域５０ａ，５０ｂ，５０ｃ
と、バイポーラトランジスタのベース引出し電極（外部
ベース電極５１ａ，５１ｂ）とを同一工程で形成するこ
とが可能となるに至った工夫点について以下に説明す
る。
【０１１３】従来例において、ＴＦＴのチャネル領域が
形成される配線層とベース引出し電極とを同一工程で形
成しなかった理由は、上記の各層に要求される最適な厚
みが異なっていたからである。
形成される配線層とベース引出し電極とを同一工程で形
成しなかった理由は、上記の各層に要求される最適な厚
みが異なっていたからである。
【０１１４】より詳しくは、ＴＦＴのチャネル領域とソ
ース／ドレイン領域とが形成される配線層の厚みがベー
ス引出電極に要求される厚みに対して相対的に薄くする
方が好ましいとされてきたからであった。それは、ＴＦ
Ｔにおいてはリーク電流を低減させることが要求され、
ベース引出電極においてはその抵抗値を低減させること
が要求されるためであった。ＴＦＴのチャネル領域とソ
ース／ドレイン領域とが形成される配線層の厚みを厚く
形成した場合には、その厚みに比例して、リーク電流が
増大することが懸念される。そのためＴＦＴのチャネル
領域とソース／ドレイン領域とが形成される配線層の厚
みは厚くできなかった。
ース／ドレイン領域とが形成される配線層の厚みがベー
ス引出電極に要求される厚みに対して相対的に薄くする
方が好ましいとされてきたからであった。それは、ＴＦ
Ｔにおいてはリーク電流を低減させることが要求され、
ベース引出電極においてはその抵抗値を低減させること
が要求されるためであった。ＴＦＴのチャネル領域とソ
ース／ドレイン領域とが形成される配線層の厚みを厚く
形成した場合には、その厚みに比例して、リーク電流が
増大することが懸念される。そのためＴＦＴのチャネル
領域とソース／ドレイン領域とが形成される配線層の厚
みは厚くできなかった。
【０１１５】以上の内容に鑑み、従来は、ＴＦＴのチャ
ネル領域とソース／ドレイン領域とが形成される配線層
と、ベース電極とは同一工程で形成することができなか
った。しかし、近年の装置の改良、熱処理条件の最適化
などにより比較的厚い膜厚で多結晶シリコン層内に含ま
れるシリコンの粒径を拡大することが可能となった。
ネル領域とソース／ドレイン領域とが形成される配線層
と、ベース電極とは同一工程で形成することができなか
った。しかし、近年の装置の改良、熱処理条件の最適化
などにより比較的厚い膜厚で多結晶シリコン層内に含ま
れるシリコンの粒径を拡大することが可能となった。
【０１１６】図３０には、６００℃の熱処理を１２時間
程度行なった場合のアモルファスシリコンの膜厚と、ポ
リシリコンの結晶粒径との関係が示されている。図３０
に示されるように、アモルファスシリコンの厚みが１０
００Å以上となっても、安定して１μｍ以上の結晶粒径
が得られている。このように、粒径サイズを大きくする
ことによって、ＴＦＴのチャネル領域とソース／ドレイ
ン領域形成用の配線層として使用した場合においてもＴ
ＦＴのリーク電流を減少させるこが可能となる。
程度行なった場合のアモルファスシリコンの膜厚と、ポ
リシリコンの結晶粒径との関係が示されている。図３０
に示されるように、アモルファスシリコンの厚みが１０
００Å以上となっても、安定して１μｍ以上の結晶粒径
が得られている。このように、粒径サイズを大きくする
ことによって、ＴＦＴのチャネル領域とソース／ドレイ
ン領域形成用の配線層として使用した場合においてもＴ
ＦＴのリーク電流を減少させるこが可能となる。
【０１１７】以上のことより、ＴＦＴのチャネル領域と
ソース／ドレイン領域とが形成される配線層５０と、外
部ベース電極５１ａ，５１ｂとを形成するための多結晶
シリコン層の厚みを、１０００Å〜２０００Å程度以上
とし、かつ６００℃で１２時間程度の熱処理プロセスを
行なうことによって、ＴＦＴのチャネル領域とソース／
ドレイン領域とが形成される配線層５０と、外部ベース
電極５１ａ，５１ｂとを同一工程で形成することが可能
となった。それにより、製造工程をあまり増やすことな
く、かつ堆積する多結晶シリコン層数を３層と少なく抑
えて、性能の高いダブルポリシリコン型バイポーラトラ
ンジスタと、メモリセル部にＴＦＴとを有する、ＢｉＣ
ＭＯＳ型ＳＲＡＭを形成することが可能となる。
ソース／ドレイン領域とが形成される配線層５０と、外
部ベース電極５１ａ，５１ｂとを形成するための多結晶
シリコン層の厚みを、１０００Å〜２０００Å程度以上
とし、かつ６００℃で１２時間程度の熱処理プロセスを
行なうことによって、ＴＦＴのチャネル領域とソース／
ドレイン領域とが形成される配線層５０と、外部ベース
電極５１ａ，５１ｂとを同一工程で形成することが可能
となった。それにより、製造工程をあまり増やすことな
く、かつ堆積する多結晶シリコン層数を３層と少なく抑
えて、性能の高いダブルポリシリコン型バイポーラトラ
ンジスタと、メモリセル部にＴＦＴとを有する、ＢｉＣ
ＭＯＳ型ＳＲＡＭを形成することが可能となる。
【０１１８】それ以降は、従来例と同様の工程を経て、
図２９に示されるように、シリコン酸化膜などからなる
絶縁層５２を形成した後、コンタクトホール１０３ａ，
１０３ｂ，１０３ｃ，１０３ｄ，１０３ｅ，１０３ｆを
形成する。そして、Ａｌ，ＡｌＣｕ，Ｗなどからなる金
属電極５３ａ，５３ｂ，５３ｃ，５３ｄ，５３ｅ，５３
ｆをそれぞれ形成する。以上の工程を経て図１８に示さ
れるＢｉＣＭＯＳ型ＳＲＡＭが形成されることになる。
なお、上記の多結晶シリコン層の代わりに、ＷＳｉと多
結晶シリコンとの積層膜，ＴｉＳｉと多結晶シリコン層
との積層膜などのポリサイド膜を用いてもよい。それに
より、配線抵抗の低減が図れる。
図２９に示されるように、シリコン酸化膜などからなる
絶縁層５２を形成した後、コンタクトホール１０３ａ，
１０３ｂ，１０３ｃ，１０３ｄ，１０３ｅ，１０３ｆを
形成する。そして、Ａｌ，ＡｌＣｕ，Ｗなどからなる金
属電極５３ａ，５３ｂ，５３ｃ，５３ｄ，５３ｅ，５３
ｆをそれぞれ形成する。以上の工程を経て図１８に示さ
れるＢｉＣＭＯＳ型ＳＲＡＭが形成されることになる。
なお、上記の多結晶シリコン層の代わりに、ＷＳｉと多
結晶シリコンとの積層膜，ＴｉＳｉと多結晶シリコン層
との積層膜などのポリサイド膜を用いてもよい。それに
より、配線抵抗の低減が図れる。
【０１１９】＜製造方法の他の例＞次に、図３１〜図４
６を用いて、ＢｉＣＭＯＳ型ＳＲＡＭの製造方法の他の
例について説明する。図３１は、以下に説明する製造工
程を経て形成されるＢｉＣＭＯＳ型ＳＲＡＭの構造を示
す断面図である。なお、図３１に示される断面図におい
ては、図１８に示された場合と異なりｐチャネルＭＯＳ
トランジスタが図示されていない。また、図３１に示さ
れるＢｉＣＭＯＳ型ＳＲＡＭにおいては、フィールド酸
化膜にエッチング処理を施してその内部にバイポーラト
ランジスタが形成されている。それ以外の構造に関して
は、図１８に示されるＢｉＣＭＯＳ型ＳＲＡＭとほぼ同
様である。
６を用いて、ＢｉＣＭＯＳ型ＳＲＡＭの製造方法の他の
例について説明する。図３１は、以下に説明する製造工
程を経て形成されるＢｉＣＭＯＳ型ＳＲＡＭの構造を示
す断面図である。なお、図３１に示される断面図におい
ては、図１８に示された場合と異なりｐチャネルＭＯＳ
トランジスタが図示されていない。また、図３１に示さ
れるＢｉＣＭＯＳ型ＳＲＡＭにおいては、フィールド酸
化膜にエッチング処理を施してその内部にバイポーラト
ランジスタが形成されている。それ以外の構造に関して
は、図１８に示されるＢｉＣＭＯＳ型ＳＲＡＭとほぼ同
様である。
【０１２０】以下、図３２〜図４６を用いて、図３１に
示されるＢｉＣＭＯＳ型ＳＲＡＭの製造方法について説
明する。図３２〜図４６は、図３１に示されるＢｉＣＭ
ＯＳ型ＳＲＡＭの製造工程の第１工程〜第１５工程を示
す断面図である。
示されるＢｉＣＭＯＳ型ＳＲＡＭの製造方法について説
明する。図３２〜図４６は、図３１に示されるＢｉＣＭ
ＯＳ型ＳＲＡＭの製造工程の第１工程〜第１５工程を示
す断面図である。
【０１２１】まず図３２を参照して、従来例と同様の工
程を経て、ｐ型半導体基板６０の主表面に、ｐ型ウェル
領域６１，ｎ型エピタキシャル層６２，ｎ＋型拡散層６
３，フィールド酸化膜６６，ゲート酸化膜６７ａをそれ
ぞれ形成する。
程を経て、ｐ型半導体基板６０の主表面に、ｐ型ウェル
領域６１，ｎ型エピタキシャル層６２，ｎ＋型拡散層６
３，フィールド酸化膜６６，ゲート酸化膜６７ａをそれ
ぞれ形成する。
【０１２２】次に、図３３を参照して、ｐ型半導体基板
６０の主表面上全面に、ＣＶＤ法などを用いて、多結晶
シリコン層６８，ＷＳｉ層６９（ＴｉＳｉなどの他のシ
リサイド層であってもよい）およびＴＥＯＳ（Tetraeth
yl Orthosilicate）膜７０を順次形成する。そして、Ｔ
ＥＯＳ膜７０を所定形状にパターニングする。
６０の主表面上全面に、ＣＶＤ法などを用いて、多結晶
シリコン層６８，ＷＳｉ層６９（ＴｉＳｉなどの他のシ
リサイド層であってもよい）およびＴＥＯＳ（Tetraeth
yl Orthosilicate）膜７０を順次形成する。そして、Ｔ
ＥＯＳ膜７０を所定形状にパターニングする。
【０１２３】次に、図３４を参照して、上記のＴＥＯＳ
膜７０をマスクとして用いて、多結晶シリコン層６８お
よびＷＳｉ層６９をパターニングする。それにより、図
３に示されるワード線となるアクセストランジスタＱ２
のゲート電極６が形成される。つまり、第１層目の配線
層によってアクセストランジスタのゲート電極が形成さ
れることになる。次に、ｐ型半導体基板６０の主表面上
に、アクセストランジスタ形成領域を露出されるレジス
トパターン７１ａを形成する。このレジストパターン７
１ａおよびゲート電極６８，６９をマスクとして用い
て、ｐ型ウェル領域６１の表面にｎ型の不純物を注入す
る。それにより、ｎ−型拡散層７２ａ，７２ｂをそれぞ
れ形成する。これが、アクセストランジスタのソース／
ドレイン領域となる。
膜７０をマスクとして用いて、多結晶シリコン層６８お
よびＷＳｉ層６９をパターニングする。それにより、図
３に示されるワード線となるアクセストランジスタＱ２
のゲート電極６が形成される。つまり、第１層目の配線
層によってアクセストランジスタのゲート電極が形成さ
れることになる。次に、ｐ型半導体基板６０の主表面上
に、アクセストランジスタ形成領域を露出されるレジス
トパターン７１ａを形成する。このレジストパターン７
１ａおよびゲート電極６８，６９をマスクとして用い
て、ｐ型ウェル領域６１の表面にｎ型の不純物を注入す
る。それにより、ｎ−型拡散層７２ａ，７２ｂをそれぞ
れ形成する。これが、アクセストランジスタのソース／
ドレイン領域となる。
【０１２４】次に、図３５を参照して、上記のレジスト
パターン７１ａを除去した後、ｐ型半導体基板６０の主
表面上全面にシリコン酸化膜（図示せず）を堆積する。
このシリコン酸化膜に異方性エッチング処理を施す。そ
れにより、側壁酸化膜７４ａ，７４ｂを形成する。
パターン７１ａを除去した後、ｐ型半導体基板６０の主
表面上全面にシリコン酸化膜（図示せず）を堆積する。
このシリコン酸化膜に異方性エッチング処理を施す。そ
れにより、側壁酸化膜７４ａ，７４ｂを形成する。
【０１２５】そして、ｐ型半導体基板６０の主表面上
に、再びアクセストランジスタ形成領域を露出されるレ
ジストパターン７１ｂを形成する。このレジストパター
ン７１ｂ，アクセストランジスタのゲート電極６８，６
９および側壁酸化膜７４ａ，７４ｂをマスクとして用い
て、ｐ型ウェル領域６１の表面にｎ型の不純物を注入す
る。それにより、ｎ＋型拡散層７３ａ，７３ｂが形成さ
れる。それにより、ＬＤＤ構造が形成されることにな
る。
に、再びアクセストランジスタ形成領域を露出されるレ
ジストパターン７１ｂを形成する。このレジストパター
ン７１ｂ，アクセストランジスタのゲート電極６８，６
９および側壁酸化膜７４ａ，７４ｂをマスクとして用い
て、ｐ型ウェル領域６１の表面にｎ型の不純物を注入す
る。それにより、ｎ＋型拡散層７３ａ，７３ｂが形成さ
れる。それにより、ＬＤＤ構造が形成されることにな
る。
【０１２６】次に、図３６を参照して、フィールド酸化
膜６６の一部表面を露出させるレジストパターン７１ｃ
を、ｐ型半導体基板６０の主表面上に形成する。このレ
ジストパターン７１ｃをマスクとして用いて、フィール
ド酸化膜６６をエッチングする。それにより、ｎ型エピ
タキシャル層６２の一部表面を露出させる。その後、レ
ジストパターン７１ｃを除去する。
膜６６の一部表面を露出させるレジストパターン７１ｃ
を、ｐ型半導体基板６０の主表面上に形成する。このレ
ジストパターン７１ｃをマスクとして用いて、フィール
ド酸化膜６６をエッチングする。それにより、ｎ型エピ
タキシャル層６２の一部表面を露出させる。その後、レ
ジストパターン７１ｃを除去する。
【０１２７】次に、図３７を参照して、ｐ型半導体基板
６０の主表面上全面に、熱酸化法などを用いて、ドライ
バトランジスタ用のゲート酸化膜６７ｂを形成する。そ
して、ｐ型半導体基板６０の主表面上に、バイポーラト
ランジスタの形成領域に開口部を有するレジストパター
ン７１ｄを形成する。このレジストパターン７１ｄをマ
スクとして用いて、ｎ型エピタキシャル層６２の表面
に、ＢＦ2 などのｐ型の不純物を注入する。それによ
り、ベース領域７５を形成する。
６０の主表面上全面に、熱酸化法などを用いて、ドライ
バトランジスタ用のゲート酸化膜６７ｂを形成する。そ
して、ｐ型半導体基板６０の主表面上に、バイポーラト
ランジスタの形成領域に開口部を有するレジストパター
ン７１ｄを形成する。このレジストパターン７１ｄをマ
スクとして用いて、ｎ型エピタキシャル層６２の表面
に、ＢＦ2 などのｐ型の不純物を注入する。それによ
り、ベース領域７５を形成する。
【０１２８】次に、図３８を参照して、ｐ型半導体基板
６０の主表面上に、所定位置に開口部を有するレジスト
パターン７１ｅを形成する。このレジストパターン７１
ｅを用いて、選択的にゲート酸化膜６７ｂをエッチング
する。それにより、バイポーラトランジスタのエミッタ
領域表面，ドライバトランジスタのゲート電極と活性領
域とのコンタクト部５ａ，ＧＮＤ線と活性領域とのコン
タクト部５ｃ上に位置するゲート酸化膜６７ｂを選択的
に除去する。
６０の主表面上に、所定位置に開口部を有するレジスト
パターン７１ｅを形成する。このレジストパターン７１
ｅを用いて、選択的にゲート酸化膜６７ｂをエッチング
する。それにより、バイポーラトランジスタのエミッタ
領域表面，ドライバトランジスタのゲート電極と活性領
域とのコンタクト部５ａ，ＧＮＤ線と活性領域とのコン
タクト部５ｃ上に位置するゲート酸化膜６７ｂを選択的
に除去する。
【０１２９】そして、レジストパターン７１ｅをマスク
として用いて、Ａｓなどのｎ型不純物を、ベース領域７
５の一部表面およびｐ型ウェル領域６１の表面に注入す
る。それにより、エミッタ領域７６ａ，ｎ＋型拡散層７
６ｂ，７６ｃをそれぞれ形成する。その後、レジストパ
ターン７１ｅを除去する。
として用いて、Ａｓなどのｎ型不純物を、ベース領域７
５の一部表面およびｐ型ウェル領域６１の表面に注入す
る。それにより、エミッタ領域７６ａ，ｎ＋型拡散層７
６ｂ，７６ｃをそれぞれ形成する。その後、レジストパ
ターン７１ｅを除去する。
【０１３０】次に、図３９を参照して、ｐ型半導体基板
の主表面上全面に、ＬＰＣＶＤ法などを用いて、多結晶
シリコン層７７（高融点金属を含むシリサイド層でもよ
い）を形成する。そして、図４０を参照して、この多結
晶シリコン層７７上に、所定形状にパターニングされた
レジストパターン７１ｆを形成する。このレジストパタ
ーン７１ｆをマスクとして用いて、多結晶シリコン層７
７をパターニングする。それにより、エミッタ電極７７
ａ，ＧＮＤ線の直接コンタクト電極７７ｂ，ＴＦＴのゲ
ート電極を兼ねるドライバトランジスタの一方のゲート
電極７７ｃ，ドライバトランジスタの他方のゲート電極
と活性領域との直接コンタクト電極７７ｄおよびＧＮＤ
線７７ｅをそれぞれ形成する。つまり、第２層目の配線
層材料によって、上記の各配線層が同時に形成されるこ
とになる。
の主表面上全面に、ＬＰＣＶＤ法などを用いて、多結晶
シリコン層７７（高融点金属を含むシリサイド層でもよ
い）を形成する。そして、図４０を参照して、この多結
晶シリコン層７７上に、所定形状にパターニングされた
レジストパターン７１ｆを形成する。このレジストパタ
ーン７１ｆをマスクとして用いて、多結晶シリコン層７
７をパターニングする。それにより、エミッタ電極７７
ａ，ＧＮＤ線の直接コンタクト電極７７ｂ，ＴＦＴのゲ
ート電極を兼ねるドライバトランジスタの一方のゲート
電極７７ｃ，ドライバトランジスタの他方のゲート電極
と活性領域との直接コンタクト電極７７ｄおよびＧＮＤ
線７７ｅをそれぞれ形成する。つまり、第２層目の配線
層材料によって、上記の各配線層が同時に形成されるこ
とになる。
【０１３１】次に、図４１を参照して、レジストパター
ン７１ｆを除去した後、ｐ型半導体基板６０の主表面上
に、バイポーラトランジスタを覆うレジストパターン７
１ｇを形成する。そして、このレジストパターン７１ｇ
をマスクとして用いて、ｐ型ウェル領域６１の表面にｎ
型の不純物を注入する。それにより、ｎ−拡散層７２
ｃ，７２ｄ，７２ｅ，７２ｆをそれぞれ形成する。
ン７１ｆを除去した後、ｐ型半導体基板６０の主表面上
に、バイポーラトランジスタを覆うレジストパターン７
１ｇを形成する。そして、このレジストパターン７１ｇ
をマスクとして用いて、ｐ型ウェル領域６１の表面にｎ
型の不純物を注入する。それにより、ｎ−拡散層７２
ｃ，７２ｄ，７２ｅ，７２ｆをそれぞれ形成する。
【０１３２】次に、図４２を参照して、上記のレジスト
パターン７１ｇを除去した後、ｐ型半導体基板６０の主
表面上全面に、ＬＰＣＶＤ法などを用いて、シリコン酸
化膜（図示せず）を堆積する。そして、このシリコン酸
化膜にＲＩＥ法などによって異方性エッチング処理を施
す。それにより、側壁酸化膜７４ｃ，７４ｄ，７４ｅ，
７４ｆをそれぞれ形成する。そして、ｐ型半導体基板６
０の主表面上に、バイポーラトランジスタの形成領域を
覆うレジストパターン７１ｈを形成する。このレジスト
パターン７１ｈをマスクとして用いて、ｐ型ウェル領域
６１の表面に、ｎ型の不純物を注入する。それにより、
ｎ＋型拡散層７６ｄ，７６ｅ，７６ｆ，７６ｇをそれぞ
れ形成する。
パターン７１ｇを除去した後、ｐ型半導体基板６０の主
表面上全面に、ＬＰＣＶＤ法などを用いて、シリコン酸
化膜（図示せず）を堆積する。そして、このシリコン酸
化膜にＲＩＥ法などによって異方性エッチング処理を施
す。それにより、側壁酸化膜７４ｃ，７４ｄ，７４ｅ，
７４ｆをそれぞれ形成する。そして、ｐ型半導体基板６
０の主表面上に、バイポーラトランジスタの形成領域を
覆うレジストパターン７１ｈを形成する。このレジスト
パターン７１ｈをマスクとして用いて、ｐ型ウェル領域
６１の表面に、ｎ型の不純物を注入する。それにより、
ｎ＋型拡散層７６ｄ，７６ｅ，７６ｆ，７６ｇをそれぞ
れ形成する。
【０１３３】次に、図４３を参照して、所定位置に開口
部を有するレジストパターン７１ｉをｐ型半導体基板６
０の主表面上に形成する。このレジストパターン７１ｉ
をマスクとして用いてエッチングすることによって、開
口部７９ａ，７９ｂおよび７９ｃを形成する。この開口
部７９ａ，７９ｂは、バイポーラトランジスタのベース
引出し電極形成のための開口部となる。開口部７９ｃ
は、ＴＦＴのソース／ドレイン領域の一方と、ドライバ
トランジスタのゲート電極とのコンタクト部が形成され
る開口部となる。その後、レジストパターン７１ｉを除
去する。
部を有するレジストパターン７１ｉをｐ型半導体基板６
０の主表面上に形成する。このレジストパターン７１ｉ
をマスクとして用いてエッチングすることによって、開
口部７９ａ，７９ｂおよび７９ｃを形成する。この開口
部７９ａ，７９ｂは、バイポーラトランジスタのベース
引出し電極形成のための開口部となる。開口部７９ｃ
は、ＴＦＴのソース／ドレイン領域の一方と、ドライバ
トランジスタのゲート電極とのコンタクト部が形成され
る開口部となる。その後、レジストパターン７１ｉを除
去する。
【０１３４】次に、図４４を参照して、ＬＰＣＶＤ法な
どを用いて、約１０００Å〜約２０００Å以上の厚みを
有する多結晶シリコン層８０をｐ型半導体基板６０の主
表面上全面に形成する。そして、この多結晶シリコン層
に上記の製造方法の場合と同様の熱処理を施す。次に、
ＴＦＴのチャネル領域が形成される領域を覆うようにレ
ジストパターン７１ｊを形成する。このレジストパター
ン７１ｊをマスクとして用いて、多結晶シリコン層８０
にＢＦ2 などのｐ型の不純物を注入する。その後、レジ
ストパターン７１ｊを除去する。
どを用いて、約１０００Å〜約２０００Å以上の厚みを
有する多結晶シリコン層８０をｐ型半導体基板６０の主
表面上全面に形成する。そして、この多結晶シリコン層
に上記の製造方法の場合と同様の熱処理を施す。次に、
ＴＦＴのチャネル領域が形成される領域を覆うようにレ
ジストパターン７１ｊを形成する。このレジストパター
ン７１ｊをマスクとして用いて、多結晶シリコン層８０
にＢＦ2 などのｐ型の不純物を注入する。その後、レジ
ストパターン７１ｊを除去する。
【０１３５】次に、図４５を参照して、多結晶シリコン
層８０上に所定形状にパターニングされたレジストパタ
ーン７１ｋを形成する。このレジストパターン７１ｋを
マスクとして用いて、多結晶シリコン層８０をパターニ
ングする。それにより、ＴＦＴのチャネル領域およびソ
ース／ドレイン領域が形成される配線層８０ａ，バイポ
ーラトランジスタの外部ベース電極８０ｂをそれぞれ形
成する。つまり、第３層目の多結晶シリコン層によっ
て、ＴＦＴのチャネル領域およびソース／ドレイン領域
が形成される配線層８０ａと、バイポーラトランジスタ
の外部ベース電極８０ｂとが同時に形成されることにな
る。なお、多結晶シリコン層８０をパターニングした後
に、上記のｐ型不純物の注入を行なってもよい。
層８０上に所定形状にパターニングされたレジストパタ
ーン７１ｋを形成する。このレジストパターン７１ｋを
マスクとして用いて、多結晶シリコン層８０をパターニ
ングする。それにより、ＴＦＴのチャネル領域およびソ
ース／ドレイン領域が形成される配線層８０ａ，バイポ
ーラトランジスタの外部ベース電極８０ｂをそれぞれ形
成する。つまり、第３層目の多結晶シリコン層によっ
て、ＴＦＴのチャネル領域およびソース／ドレイン領域
が形成される配線層８０ａと、バイポーラトランジスタ
の外部ベース電極８０ｂとが同時に形成されることにな
る。なお、多結晶シリコン層８０をパターニングした後
に、上記のｐ型不純物の注入を行なってもよい。
【０１３６】次に、図４６を参照して、ｐ型半導体基板
６０の主表面上全面に、ＬＰＣＶＤ法などを用いて、酸
化膜８１を形成する。その後は、従来例と同様の工程を
経て、酸化膜８１の所定値にコンタクトホール８２ａ，
８２ｂ，８２ｃ，８２ｄをそれぞれ形成し、このコンタ
クトホール８２ａ〜８２ｄ内にＷプラグ８３ａ〜８３ｄ
およびＡｌ，ＡｌＣｕ，Ｗなどの金属配線８４ａ〜８４
ｄをそれぞれ形成する。なお、Ｗプラグの形成を省略し
てもよい。以上の工程を経て図３１に示されるＢｉＣＭ
ＯＳ型ＳＲＡＭが形成されることになる。なお、図７〜
図９に示されるメモリセルの製法も上記の場合と同様で
ある。
６０の主表面上全面に、ＬＰＣＶＤ法などを用いて、酸
化膜８１を形成する。その後は、従来例と同様の工程を
経て、酸化膜８１の所定値にコンタクトホール８２ａ，
８２ｂ，８２ｃ，８２ｄをそれぞれ形成し、このコンタ
クトホール８２ａ〜８２ｄ内にＷプラグ８３ａ〜８３ｄ
およびＡｌ，ＡｌＣｕ，Ｗなどの金属配線８４ａ〜８４
ｄをそれぞれ形成する。なお、Ｗプラグの形成を省略し
てもよい。以上の工程を経て図３１に示されるＢｉＣＭ
ＯＳ型ＳＲＡＭが形成されることになる。なお、図７〜
図９に示されるメモリセルの製法も上記の場合と同様で
ある。
【０１３７】次に、図１４を用いて、本実施例における
ＧＮＤ線４のコンタクト部５の配置について説明する。
図１４は、本実施例におけるＧＮＤ線４のコンタクト部
５の配置を示す平面図である。
ＧＮＤ線４のコンタクト部５の配置について説明する。
図１４は、本実施例におけるＧＮＤ線４のコンタクト部
５の配置を示す平面図である。
【０１３８】図１４を参照して、ＳＲＡＭのメモリセル
部内において、マトリクス状に配置された４個のメモリ
セル形成領域９０ａ，９０ｂ，９０ｃ，９０ｄに着目す
る。第１のメモリセル形成領域９０ａは第２のメモリセ
ル形成領域９０ｂと行方向に隣接している。第１のメモ
リセル形成領域９０ａと第３のメモリセル形成領域９０
ｃは列方向に隣接している。第４のメモリセル形成領域
９０ｄは第３のメモリセル形成領域９０ｃと行方向に隣
接している。
部内において、マトリクス状に配置された４個のメモリ
セル形成領域９０ａ，９０ｂ，９０ｃ，９０ｄに着目す
る。第１のメモリセル形成領域９０ａは第２のメモリセ
ル形成領域９０ｂと行方向に隣接している。第１のメモ
リセル形成領域９０ａと第３のメモリセル形成領域９０
ｃは列方向に隣接している。第４のメモリセル形成領域
９０ｄは第３のメモリセル形成領域９０ｃと行方向に隣
接している。
【０１３９】一方のワード線６は、第１および第２のメ
モリセル形成領域９０ａ，９０ｂ上を延在するように形
成される。また、他方のワード線６は、第３および第４
のメモリセル形成領域９０ｃ，９０ｄ上を延在するよう
に設けられる。各メモリセル形成領域には、ドライバト
ランジスタのゲート電極３ａ，３ｂ，３ｅ，３ｆ，３
ｇ，３ｈ，３ｉ，３ｊがそれぞれ形成される。また、各
メモリセル形成領域内の所定位置には、コンタクト部５
ａ，５ｂ，５ｅ，５ｆ，５ｇ，５ｈ，５ｉ，５ｊがそれ
ぞれ形成される。
モリセル形成領域９０ａ，９０ｂ上を延在するように形
成される。また、他方のワード線６は、第３および第４
のメモリセル形成領域９０ｃ，９０ｄ上を延在するよう
に設けられる。各メモリセル形成領域には、ドライバト
ランジスタのゲート電極３ａ，３ｂ，３ｅ，３ｆ，３
ｇ，３ｈ，３ｉ，３ｊがそれぞれ形成される。また、各
メモリセル形成領域内の所定位置には、コンタクト部５
ａ，５ｂ，５ｅ，５ｆ，５ｇ，５ｈ，５ｉ，５ｊがそれ
ぞれ形成される。
【０１４０】そして、上記の第１〜第４のメモリセル形
成領域９０ａ〜９０ｄによって構成される領域の中央部
近傍に、第１〜第４のドライバトランジスタＱ３ａ，Ｑ
３ｂ，Ｑ３ｃ，Ｑ３ｄがそれぞれ形成される。そして、
４つのメモリセル形成領域９０ａ〜９０ｄによって構成
される領域の中央部に、ＧＮＤ線４と、上記の第１〜第
４のドライバトランジスタＱ３ａ〜Ｑ３ｄの一方の不純
物領域とを電気的に接続するコンタクト部５が１つ形成
される。
成領域９０ａ〜９０ｄによって構成される領域の中央部
近傍に、第１〜第４のドライバトランジスタＱ３ａ，Ｑ
３ｂ，Ｑ３ｃ，Ｑ３ｄがそれぞれ形成される。そして、
４つのメモリセル形成領域９０ａ〜９０ｄによって構成
される領域の中央部に、ＧＮＤ線４と、上記の第１〜第
４のドライバトランジスタＱ３ａ〜Ｑ３ｄの一方の不純
物領域とを電気的に接続するコンタクト部５が１つ形成
される。
【０１４１】すなわち、４つのメモリセル形成領域９０
ａ〜９０ｄに対して１つのＧＮＤ線とのコンタクト部５
が形成されることになる。従来例においては、２つのメ
モリセル形成領域に対して１つのＧＮＤ線とのコンタク
ト部が形成されていたため、従来よりもＧＮＤ線とドラ
イバトランジスタの一方の不純物領域とのコンタクト部
の数を減少させることが可能となるそれにより、メモリ
セル形成領域の面積を縮小することが可能となる。
ａ〜９０ｄに対して１つのＧＮＤ線とのコンタクト部５
が形成されることになる。従来例においては、２つのメ
モリセル形成領域に対して１つのＧＮＤ線とのコンタク
ト部が形成されていたため、従来よりもＧＮＤ線とドラ
イバトランジスタの一方の不純物領域とのコンタクト部
の数を減少させることが可能となるそれにより、メモリ
セル形成領域の面積を縮小することが可能となる。
【０１４２】次に、図１５〜図１７を用いて、本実施例
におけるＳＲＡＭのメモリセル部内の特徴的な配線層の
接続構造について説明する。図１５は、本実施例におけ
る配線層の接続構造を示す部分断面図である。なお、図
１５に示される配線層構造は、図３１における領域９５
に対応する領域内の配線層構造に適用可能である。
におけるＳＲＡＭのメモリセル部内の特徴的な配線層の
接続構造について説明する。図１５は、本実施例におけ
る配線層の接続構造を示す部分断面図である。なお、図
１５に示される配線層構造は、図３１における領域９５
に対応する領域内の配線層構造に適用可能である。
【０１４３】図１５を参照して、ＴＦＴのソース／ドレ
イン領域およびチャネル領域が形成される配線層８０ａ
およびＴＦＴのゲート酸化膜７８を貫通するように１つ
のコンタクトホール９３ａが形成されている。このコン
タクトホール９３ａを介して、ＴＦＴのチャネル領域お
よびソース／ドレイン領域が形成される配線層８０ａ
と、コンタクト電極７７ｄとを電気的に接続するように
している。
イン領域およびチャネル領域が形成される配線層８０ａ
およびＴＦＴのゲート酸化膜７８を貫通するように１つ
のコンタクトホール９３ａが形成されている。このコン
タクトホール９３ａを介して、ＴＦＴのチャネル領域お
よびソース／ドレイン領域が形成される配線層８０ａ
と、コンタクト電極７７ｄとを電気的に接続するように
している。
【０１４４】しかし、図１６に示されるように、１つの
コンタクトホール９３ｂを形成するだけで３つの導電層
（配線層８０ａ，コンタクト電極（ゲート電極）７７ｄ
およびｎ＋拡散層７６ｃ）を電気的に接続することが可
能となる。なお、ｎ＋拡散層７６ｃは、コンタクトホー
ル９３ｂ形成時に不純物を注入して形成してもよい。従
来例においては、図７２に示されるように、第１ゲート
１１１ｂと第４ゲート１２１ｂとを電気的に接続する際
には、第１ゲート１１１ｂと第４ゲート１２１ｂとの間
に存在する２層の層間絶縁層１１２ｃ，１１２ｂにそれ
ぞれコンタクトホール１２４，１２６を形成していた。
したがって、その分だけ製造工程も煩雑になっていた。
しかし、本実施例によれば、１つのコンタクトホールを
形成するだけで３つの導電層を一度に接続するこができ
る。それにより、製造工程を大幅に簡略化することが可
能となる。なお、図７２は、図５５における領域１２０
を拡大した断面図である。
コンタクトホール９３ｂを形成するだけで３つの導電層
（配線層８０ａ，コンタクト電極（ゲート電極）７７ｄ
およびｎ＋拡散層７６ｃ）を電気的に接続することが可
能となる。なお、ｎ＋拡散層７６ｃは、コンタクトホー
ル９３ｂ形成時に不純物を注入して形成してもよい。従
来例においては、図７２に示されるように、第１ゲート
１１１ｂと第４ゲート１２１ｂとを電気的に接続する際
には、第１ゲート１１１ｂと第４ゲート１２１ｂとの間
に存在する２層の層間絶縁層１１２ｃ，１１２ｂにそれ
ぞれコンタクトホール１２４，１２６を形成していた。
したがって、その分だけ製造工程も煩雑になっていた。
しかし、本実施例によれば、１つのコンタクトホールを
形成するだけで３つの導電層を一度に接続するこができ
る。それにより、製造工程を大幅に簡略化することが可
能となる。なお、図７２は、図５５における領域１２０
を拡大した断面図である。
【０１４５】次に、図１７を用いて、図１６に示される
配線層の接続構造の変形例について説明する。図１７
は、図１６に示される配線層構造の変形例を示す部分拡
大断面図である。図１７を参照して、本変形例において
は、コンタクトホール９３ｂの側壁がテーパ形状となっ
ている。それにより、次のような作用効果を奏する。
配線層の接続構造の変形例について説明する。図１７
は、図１６に示される配線層構造の変形例を示す部分拡
大断面図である。図１７を参照して、本変形例において
は、コンタクトホール９３ｂの側壁がテーパ形状となっ
ている。それにより、次のような作用効果を奏する。
【０１４６】図１７を参照して、ゲート電極７７ｄの厚
みをｈとし、配線層８０ａとゲート電極７７ｄとの接触
幅をｈ′とする。そして、コンタクトホール９３ｂの側
壁が水平方向に対してθ（０＜θ＜９０）の角度を有す
るものとする。図１６におけるコンタクトホールの側壁
形状では、上記のｈ＝ｈ′となる。しかし、本変形例に
おいては、ｈ′＝ｈ／ｓｉｎθ（０＜θ＜９０）とな
る。したがって、ｈ′＞ｈとなる。それにより、配線層
８０ａとゲート電極７７ｄとの接触面積を増大させるこ
とが可能となる。それにより、ゲート電極７７ｄと配線
層８０ａとの接触抵抗を図１６に示される場合よりも低
減することが可能となる。
みをｈとし、配線層８０ａとゲート電極７７ｄとの接触
幅をｈ′とする。そして、コンタクトホール９３ｂの側
壁が水平方向に対してθ（０＜θ＜９０）の角度を有す
るものとする。図１６におけるコンタクトホールの側壁
形状では、上記のｈ＝ｈ′となる。しかし、本変形例に
おいては、ｈ′＝ｈ／ｓｉｎθ（０＜θ＜９０）とな
る。したがって、ｈ′＞ｈとなる。それにより、配線層
８０ａとゲート電極７７ｄとの接触面積を増大させるこ
とが可能となる。それにより、ゲート電極７７ｄと配線
層８０ａとの接触抵抗を図１６に示される場合よりも低
減することが可能となる。
【０１４７】（第２実施例）次に、図４７〜図４９を用
いて、この発明に基づく第２の実施例について説明す
る。図４７は、この発明に基づく第２の実施例における
ＳＲＡＭのメモリセルの平面図である。図４８は、図４
７におけるＹ−Ｙ線に沿う断面を拡大した断面図であ
る。図４９は、ＧＮＤ線の形成を省略する１手法を示す
断面図である。
いて、この発明に基づく第２の実施例について説明す
る。図４７は、この発明に基づく第２の実施例における
ＳＲＡＭのメモリセルの平面図である。図４８は、図４
７におけるＹ−Ｙ線に沿う断面を拡大した断面図であ
る。図４９は、ＧＮＤ線の形成を省略する１手法を示す
断面図である。
【０１４８】まず図４７を用いて、本実施例におけるＳ
ＲＡＭのメモリセルのレイアウトについて説明する。図
４７を参照して、本実施例においては、１つの記憶素子
形成領域内に、２本のワード線６ａ，６ｂが形成されて
いる。また、ＧＮＤ線４ａ，４ｂと、ワード線６ａ，６
ｂと、ドライバトランジスタのゲート電極３ａ，３ｂと
が重ならないように配置されている。また、上層には、
図５と同様のＴＦＴが形成される。
ＲＡＭのメモリセルのレイアウトについて説明する。図
４７を参照して、本実施例においては、１つの記憶素子
形成領域内に、２本のワード線６ａ，６ｂが形成されて
いる。また、ＧＮＤ線４ａ，４ｂと、ワード線６ａ，６
ｂと、ドライバトランジスタのゲート電極３ａ，３ｂと
が重ならないように配置されている。また、上層には、
図５と同様のＴＦＴが形成される。
【０１４９】それにより、これらの配線層を、同一の多
結晶シリコン層（ポリサイド層でもよい）をパターニン
グすることによって形成することが可能となる。すなわ
ち、３層の多結晶シリコン層によって、メモリセル内の
配線層が形成できる。それにより、製造コストを低減す
ることが可能となる。
結晶シリコン層（ポリサイド層でもよい）をパターニン
グすることによって形成することが可能となる。すなわ
ち、３層の多結晶シリコン層によって、メモリセル内の
配線層が形成できる。それにより、製造コストを低減す
ることが可能となる。
【０１５０】なお、図４７に示される活性領域２は、Ｇ
ＮＤ線４ａ，４ｂと活性領域２とのコンタクト部５ｃ，
５ｄ近傍において、角部を有している。そのため、この
ような角部近傍において、リーク電流が発生する可能性
はある。しかし、記憶ノード部近傍における活性領域２
の縁部には角部は形成されていない。そのため、従来例
よりはＳＲＡＭの信頼性を向上させることは可能とな
る。
ＮＤ線４ａ，４ｂと活性領域２とのコンタクト部５ｃ，
５ｄ近傍において、角部を有している。そのため、この
ような角部近傍において、リーク電流が発生する可能性
はある。しかし、記憶ノード部近傍における活性領域２
の縁部には角部は形成されていない。そのため、従来例
よりはＳＲＡＭの信頼性を向上させることは可能とな
る。
【０１５１】次に、図４８を参照して、第１層目の多結
晶シリコン層によって、ワード線６ａ，６ｂ，ドライバ
トランジスタのゲート電極３ａ，３ｂ，ＧＮＤ線４ａ，
４ｂが形成されている。これらの第１層目の多結晶シリ
コン層上の所定領域には、絶縁層４１を介在して、ＴＦ
Ｔのソース／ドレイン領域が形成される第２層目の多結
晶シリコン層７ａ，７ｂが形成される。この多結晶シリ
コン層７ａ，７ｂを覆うように絶縁層５２が形成され
る。絶縁層５２には所定位置にコンタクトホールが形成
されており、このコンタクトホール内と絶縁層５２上と
に、金属配線５３ｆが形成される。このように、金属配
線５３ｆを除いて、３層の多結晶シリコン層によってメ
モリセル内の配線層が構成されるので、ＳＲＡＭを上記
の第１の実施例の場合と同様に低くすることが可能とな
り、かつ製造コストをも低減することが可能となる。
晶シリコン層によって、ワード線６ａ，６ｂ，ドライバ
トランジスタのゲート電極３ａ，３ｂ，ＧＮＤ線４ａ，
４ｂが形成されている。これらの第１層目の多結晶シリ
コン層上の所定領域には、絶縁層４１を介在して、ＴＦ
Ｔのソース／ドレイン領域が形成される第２層目の多結
晶シリコン層７ａ，７ｂが形成される。この多結晶シリ
コン層７ａ，７ｂを覆うように絶縁層５２が形成され
る。絶縁層５２には所定位置にコンタクトホールが形成
されており、このコンタクトホール内と絶縁層５２上と
に、金属配線５３ｆが形成される。このように、金属配
線５３ｆを除いて、３層の多結晶シリコン層によってメ
モリセル内の配線層が構成されるので、ＳＲＡＭを上記
の第１の実施例の場合と同様に低くすることが可能とな
り、かつ製造コストをも低減することが可能となる。
【０１５２】次に、図４９を用いて、上記の第２の実施
例におけるＳＲＡＭの変形例について説明する。図４９
を参照して、図４７に示されるＳＲＡＭのメモリセルに
おいて、ＧＮＤ線４ａ，４ｂを取除くことも可能であ
る。それにより、メモリセルの面積をさらに縮小するこ
とができる。
例におけるＳＲＡＭの変形例について説明する。図４９
を参照して、図４７に示されるＳＲＡＭのメモリセルに
おいて、ＧＮＤ線４ａ，４ｂを取除くことも可能であ
る。それにより、メモリセルの面積をさらに縮小するこ
とができる。
【０１５３】図４９を参照して、図４７に示されるＧＮ
Ｄ線４ａ，４ｂと活性領域２とのコンタクト部４ｃ，４
ｄがある活性領域（ドライバトランジスタのソース領
域）に着目する。このコンタクト部４ｃ，４ｄに、高濃
度（１０21ｃｍ-3程度以上）のｎ型の不純物注入を行な
う。それにより、活性領域２内のソース領域とｐ型ウェ
ル領域２６とのｐｎ接合部分にジャンクションリーク
ｉ′を発生させる。
Ｄ線４ａ，４ｂと活性領域２とのコンタクト部４ｃ，４
ｄがある活性領域（ドライバトランジスタのソース領
域）に着目する。このコンタクト部４ｃ，４ｄに、高濃
度（１０21ｃｍ-3程度以上）のｎ型の不純物注入を行な
う。それにより、活性領域２内のソース領域とｐ型ウェ
ル領域２６とのｐｎ接合部分にジャンクションリーク
ｉ′を発生させる。
【０１５４】一方、ｐ型ウェル領域２６の主表面の所定
位置には、ｐ型の高濃度領域１０５を形成しておく。こ
のｐ型高濃度領域１０５は、接地される。そして、上記
のジャンクションリークに起因するリーク電流を利用し
て、活性領域２内のソース領域とｐ型高濃度領域１０５
との間に電流ｉを流す。それにより、活性領域２の所定
領域を接地することが可能となる。それにより、ＧＮＤ
線４ａ，４ｂの形成を省略することが可能となる。その
結果、ＴＦＴ負荷のメモリセルを２層の多結晶シリコン
層を堆積することによって形成することが可能となる。
それにより、製造コストを低減することが可能となる。
位置には、ｐ型の高濃度領域１０５を形成しておく。こ
のｐ型高濃度領域１０５は、接地される。そして、上記
のジャンクションリークに起因するリーク電流を利用し
て、活性領域２内のソース領域とｐ型高濃度領域１０５
との間に電流ｉを流す。それにより、活性領域２の所定
領域を接地することが可能となる。それにより、ＧＮＤ
線４ａ，４ｂの形成を省略することが可能となる。その
結果、ＴＦＴ負荷のメモリセルを２層の多結晶シリコン
層を堆積することによって形成することが可能となる。
それにより、製造コストを低減することが可能となる。
【０１５５】
【発明の効果】以上説明したように、この発明によれ
ば、１つのメモリセル形成領域（記憶素子形成領域）内
において活性領域（分離絶縁層）の角部が形成されなく
なる。それにより、メモリセル内でのリーク電流の発生
を抑制することが可能となる。その結果、信頼性が高く
かつ高性能なスタティック型半導体記憶装置が得られ
る。また、抵抗部を設けることによって、セルレシオを
容易に確保できる。また、高性能なダブルポリシリコン
型バイポーラトランジスタと、メモリセル部にＴＦＴと
を有するＢｉＣＭＯＳ型ＳＲＡＭを、３層の多結晶シリ
コンを堆積することによって実現できる。
ば、１つのメモリセル形成領域（記憶素子形成領域）内
において活性領域（分離絶縁層）の角部が形成されなく
なる。それにより、メモリセル内でのリーク電流の発生
を抑制することが可能となる。その結果、信頼性が高く
かつ高性能なスタティック型半導体記憶装置が得られ
る。また、抵抗部を設けることによって、セルレシオを
容易に確保できる。また、高性能なダブルポリシリコン
型バイポーラトランジスタと、メモリセル部にＴＦＴと
を有するＢｉＣＭＯＳ型ＳＲＡＭを、３層の多結晶シリ
コンを堆積することによって実現できる。
【０１５６】この発明に基づくＳＲＡＭの製造方法によ
れば、信頼性が高く高性能なＳＲＡＭを容易に形成する
ことが可能となる。また、製造コストをも低減すること
が可能となる。
れば、信頼性が高く高性能なＳＲＡＭを容易に形成する
ことが可能となる。また、製造コストをも低減すること
が可能となる。
【図１】 この発明に基づく第１の実施例におけるＳＲ
ＡＭのメモリセルの斜視図である。
ＡＭのメモリセルの斜視図である。
【図２】 １つの記憶素子形成領域内に形成されたフィ
ールド酸化膜と活性領域の形状を示す平面図である。
ールド酸化膜と活性領域の形状を示す平面図である。
【図３】 図２に示されるフィールド酸化膜および活性
領域上にワード線が形成された状態を示す平面図であ
る。
領域上にワード線が形成された状態を示す平面図であ
る。
【図４】 図３に示されるワード線上にドライバトラン
ジスタのゲート電極およびＧＮＤ線が形成された状態を
示す平面図である。
ジスタのゲート電極およびＧＮＤ線が形成された状態を
示す平面図である。
【図５】 図４に示されるドライバトランジスタのゲー
ト電極上にＴＦＴが形成された状態を示す平面図であ
る。
ト電極上にＴＦＴが形成された状態を示す平面図であ
る。
【図６】 図５に示されるＴＦＴの上にビット線が形成
された状態を示す平面図である。
された状態を示す平面図である。
【図７】 図２に示されるフィールド酸化膜および活性
領域上にドライバトランジスタのゲート電極およびＧＮ
Ｄ線が形成された状態を示す平面図である。
領域上にドライバトランジスタのゲート電極およびＧＮ
Ｄ線が形成された状態を示す平面図である。
【図８】 図７に示されるドライバトランジスタのゲー
ト電極およびＧＮＤ線上にワード線が形成された状態を
示す平面図である。
ト電極およびＧＮＤ線上にワード線が形成された状態を
示す平面図である。
【図９】 図８に示されるワード線上にＴＦＴのチャネ
ル領域が形成される配線層が形成された状態を示す平面
図である。
ル領域が形成される配線層が形成された状態を示す平面
図である。
【図１０】 活性領域内に抵抗部が形成された状態を示
す平面模式図および等価回路図である。
す平面模式図および等価回路図である。
【図１１】 図１０におけるＸＩ−ＸＩ線に沿う断面図
である。
である。
【図１２】 オフセット領域のオフセット量と抵抗値と
の関係を示す図である。
の関係を示す図である。
【図１３】 図１２に示されるデータの測定方法を説明
するための説明図である。
するための説明図である。
【図１４】 ＧＮＤ線のコンタクト部の配置を示す平面
図である。
図である。
【図１５】 配線層の接続構造を示す部分断面図であ
る。
る。
【図１６】 配線層の接続構造を示す部分断面図であ
る。
る。
【図１７】 図１６に示される配線層構造の変形例を示
す断面図である。
す断面図である。
【図１８】 ＢｉＣＭＯＳ型ＳＲＡＭを示す部分断面図
である。
である。
【図１９】 図１８に示されるＢｉＣＭＯＳ型ＳＲＡＭ
の製造工程の第１工程を示す断面図である。
の製造工程の第１工程を示す断面図である。
【図２０】 図１８に示されるＢｉＣＭＯＳ型ＳＲＡＭ
の製造工程の第２工程を示す断面図である。
の製造工程の第２工程を示す断面図である。
【図２１】 図１８に示されるＢｉＣＭＯＳ型ＳＲＡＭ
の製造工程の第３工程を示す断面図である。
の製造工程の第３工程を示す断面図である。
【図２２】 図１８に示されるＢｉＣＭＯＳ型ＳＲＡＭ
の製造工程の第４工程を示す断面図である。
の製造工程の第４工程を示す断面図である。
【図２３】 図１８に示されるＢｉＣＭＯＳ型ＳＲＡＭ
の製造工程の第５工程を示す断面図である。
の製造工程の第５工程を示す断面図である。
【図２４】 図１８に示されるＢｉＣＭＯＳ型ＳＲＡＭ
の製造工程の第６工程を示す断面図である。
の製造工程の第６工程を示す断面図である。
【図２５】 図１８に示されるＢｉＣＭＯＳ型ＳＲＡＭ
の製造工程の第７工程を示す断面図である。
の製造工程の第７工程を示す断面図である。
【図２６】 図１８に示されるＢｉＣＭＯＳ型ＳＲＡＭ
の製造工程の第８工程を示す断面図である。
の製造工程の第８工程を示す断面図である。
【図２７】 図１８に示されるＢｉＣＭＯＳ型ＳＲＡＭ
の製造工程の第９工程を示す断面図である。
の製造工程の第９工程を示す断面図である。
【図２８】 図１８に示されるＢｉＣＭＯＳ型ＳＲＡＭ
の製造工程の第１０工程を示す断面図である。
の製造工程の第１０工程を示す断面図である。
【図２９】 図１８に示されるＢｉＣＯＭＳ型ＳＲＡＭ
の製造工程の第１１工程を示す断面図である。
の製造工程の第１１工程を示す断面図である。
【図３０】 アモルファスシリコンの膜厚とポリシリコ
ンの結晶粒径との関係を示す図である。
ンの結晶粒径との関係を示す図である。
【図３１】 この発明に従う他の製造方法によって形成
されたＢｉＣＭＯＳ型ＳＲＡＭの部分断面図である。
されたＢｉＣＭＯＳ型ＳＲＡＭの部分断面図である。
【図３２】 図３１に示されるＢｉＣＭＯＳ型ＳＲＡＭ
の製造工程の第１工程を示す断面図である。
の製造工程の第１工程を示す断面図である。
【図３３】 図３１に示されるＢｉＣＭＯＳ型ＳＲＡＭ
の製造工程の第２工程を示す断面図である。
の製造工程の第２工程を示す断面図である。
【図３４】 図３１に示されるＢｉＣＭＯＳ型ＳＲＡＭ
の製造工程の第３工程を示す断面図である。
の製造工程の第３工程を示す断面図である。
【図３５】 図３１に示されるＢｉＣＭＯＳ型ＳＲＡＭ
の製造工程の第４工程を示す断面図である。
の製造工程の第４工程を示す断面図である。
【図３６】 図３１に示されるＢｉＣＭＯＳ型ＳＲＡＭ
の製造工程の第５工程を示す断面図である。
の製造工程の第５工程を示す断面図である。
【図３７】 図３１に示されるＢｉＣＭＯＳ型ＳＲＡＭ
の製造工程の第６工程を示す断面図である。
の製造工程の第６工程を示す断面図である。
【図３８】 図３１に示されるＢｉＣＭＯＳ型ＳＲＡＭ
の製造工程の第７工程を示す断面図である。
の製造工程の第７工程を示す断面図である。
【図３９】 図３１に示されるＢｉＣＭＯＳ型ＳＲＡＭ
の製造工程の第８工程を示す断面図である。
の製造工程の第８工程を示す断面図である。
【図４０】 図３１に示されるＢｉＣＭＯＳ型ＳＲＡＭ
の製造工程の第９工程を示す断面図である。
の製造工程の第９工程を示す断面図である。
【図４１】 図３１に示されるＢｉＣＭＯＳ型ＳＲＡＭ
の製造工程の第１０工程を示す断面図である。
の製造工程の第１０工程を示す断面図である。
【図４２】 図３１に示されるＢｉＣＭＯＳ型ＳＲＡＭ
の製造工程の第１１工程を示す断面図である。
の製造工程の第１１工程を示す断面図である。
【図４３】 図３１に示されるＢｉＣＭＯＳ型ＳＲＡＭ
の製造工程の第１２工程を示す断面図である。
の製造工程の第１２工程を示す断面図である。
【図４４】 図３１に示されるＢｉＣＭＯＳ型ＳＲＡＭ
の製造工程の第１３工程を示す断面図である。
の製造工程の第１３工程を示す断面図である。
【図４５】 図３１に示されるＢｉＣＭＯＳ型ＳＲＡＭ
の製造工程の第１４工程を示す断面図である。
の製造工程の第１４工程を示す断面図である。
【図４６】 図３１に示されるＢｉＣＭＯＳ型ＳＲＡＭ
の製造工程の第１５工程を示す断面図である。
の製造工程の第１５工程を示す断面図である。
【図４７】 この発明に基づく第２の実施例におけるＳ
ＲＡＭのメモリセルの平面図である。
ＲＡＭのメモリセルの平面図である。
【図４８】 図４７におけるＹ−Ｙ線に沿う拡大断面図
である。
である。
【図４９】 ＧＮＤ線の形成を省略する一手法を示す断
面図である。
面図である。
【図５０】 従来のＳＲＡＭの等価回路図である。
【図５１】 従来のＳＲＡＭにおける１つの記憶素子形
成領域内のフィールド酸化膜と活性領域との形状を示す
平面図である。
成領域内のフィールド酸化膜と活性領域との形状を示す
平面図である。
【図５２】 図５１に示されるフィールド酸化膜および
活性領域上にワード線，ＧＮＤ線およびドライバトラン
ジスタのゲート電極が形成された状態を示す平面図であ
る。
活性領域上にワード線，ＧＮＤ線およびドライバトラン
ジスタのゲート電極が形成された状態を示す平面図であ
る。
【図５３】 図５２に示される構造の上にＴＦＴが形成
された状態を示す平面図である。
された状態を示す平面図である。
【図５４】 図５３の上に示された構造の上にビット線
が形成された状態を示す平面図である。
が形成された状態を示す平面図である。
【図５５】 図５１〜図５４におけるＡ−Ａ線に対応す
る断面を示す図である。
る断面を示す図である。
【図５６】 従来のＢｉＣＭＯＳ型ＳＲＡＭを示す部分
断面図である。
断面図である。
【図５７】 図５６に示されるＢｉＣＭＯＳ型ＳＲＡＭ
の製造工程の第１工程を示す断面図である。
の製造工程の第１工程を示す断面図である。
【図５８】 図５６に示されるＢｉＣＭＯＳ型ＳＲＡＭ
の製造工程の第２工程を示す断面図である。
の製造工程の第２工程を示す断面図である。
【図５９】 図５６に示されるＢｉＣＭＯＳ型ＳＲＡＭ
の製造工程の第３工程を示す断面図である。
の製造工程の第３工程を示す断面図である。
【図６０】 図５６に示されるＢｉＣＭＯＳ型ＳＲＡＭ
の製造工程の第４工程を示す断面図である。
の製造工程の第４工程を示す断面図である。
【図６１】 図５６に示されるＢｉＣＭＯＳ型ＳＲＡＭ
の製造工程の第５工程を示す断面図である。
の製造工程の第５工程を示す断面図である。
【図６２】 図５６に示されるＢｉＣＭＯＳ型ＳＲＡＭ
の製造工程の第６工程を示す断面図である。
の製造工程の第６工程を示す断面図である。
【図６３】 図５６に示されるＢｉＣＭＯＳ型ＳＲＡＭ
の製造工程の第７工程を示す断面図である。
の製造工程の第７工程を示す断面図である。
【図６４】 図５６に示されるＢｉＣＭＯＳ型ＳＲＡＭ
の製造工程の第８工程を示す断面図である。
の製造工程の第８工程を示す断面図である。
【図６５】 図５６に示されるＢｉＣＭＯＳ型ＳＲＡＭ
の製造工程の第９工程を示す断面図である。
の製造工程の第９工程を示す断面図である。
【図６６】 図５６に示されるＢｉＣＭＯＳ型ＳＲＡＭ
の製造工程の第１０工程を示す断面図である。
の製造工程の第１０工程を示す断面図である。
【図６７】 図５６に示されるＢｉＣＭＯＳ型ＳＲＡＭ
の製造工程の第１１工程を示す断面図である。
の製造工程の第１１工程を示す断面図である。
【図６８】 図５６に示されるＢｉＣＭＯＳ型ＳＲＡＭ
の製造工程の第１２工程を示す断面図である。
の製造工程の第１２工程を示す断面図である。
【図６９】 図５６に示されるＢｉＣＭＯＳ型ＳＲＡＭ
の製造工程の第１３工程を示す断面図である。
の製造工程の第１３工程を示す断面図である。
【図７０】 従来の問題点を説明するための部分平面模
式図である。
式図である。
【図７１】 従来の問題点を示す等価回路図である。
【図７２】 図５５における領域１２０を拡大した断面
図である。
図である。
１ フィールド酸化膜、２ 活性領域、３ａ，３ｂ ド
ライバトランジスタのゲート電極、４ａ，４ｂ ＧＮＤ
線、６ アクセストランジスタのゲート電極、７ａ，７
ｂ ＴＦＴのチャネル形成用ポリシリコン（多結晶シリ
コン）層。
ライバトランジスタのゲート電極、４ａ，４ｂ ＧＮＤ
線、６ アクセストランジスタのゲート電極、７ａ，７
ｂ ＴＦＴのチャネル形成用ポリシリコン（多結晶シリ
コン）層。
Claims (10)
- 【請求項１】 主表面を有する半導体基板と、 前記半導体基板の主表面に設けられ、１つの記憶素子が
形成される記憶素子形成領域と、 前記記憶素子形成領域内に選択的に形成された活性領域
と、 前記活性領域内の第１の領域上に絶縁層を介在して形成
された第１ゲートと、 前記第１の領域と所定間隔をあけた前記活性領域内の第
２の領域上に絶縁層を介在して形成された第２ゲート
と、 を備え、 前記第１と第２ゲート間に位置する前記活性領域の縁部
が直線状に延びる、スタティック型半導体記憶装置。 - 【請求項２】 前記スタティック型半導体記憶装置は、
前記記憶素子形成領域内に、アクセストランジスタとド
ライバトランジスタとを有し、 前記第１ゲートは前記アクセストランジスタのゲート電
極として機能し、 前記第２ゲートは前記ドライバトランジスタのゲート電
極として機能する、請求項１に記載のスタティック型半
導体記憶装置。 - 【請求項３】 前記半導体基板の主表面には第１導電型
の不純物が導入され、 前記ドライバトランジスタは、前記活性領域内に、第１
の濃度以下の第２導電型の不純物を含むソース／ドレイ
ン領域を有し、 前記ソース領域内には、前記第１の濃度より高濃度の第
２導電型の不純物を含む高濃度領域が形成され、 前記半導体基板の主表面の所定領域には、前記高濃度領
域と前記半導体基板の主表面との接合部に生じる接合リ
ークを取出すことによって前記ソース領域を接地するた
めの第１導電型の不純物領域が形成される、請求項２に
記載のスタティック型半導体記憶装置。 - 【請求項４】 前記第１ゲートと前記第２ゲートとの間
に位置する前記活性領域には、前記ドライバトランジス
タに流れる電流量に対する前記アクセストランジスタに
流れる電流量の割合を所望の値に調整するための抵抗部
が設けられる、請求項２に記載のスタティック型半導体
記憶装置。 - 【請求項５】 前記半導体基板の主表面には第１導電型
の不純物が導入されており、 前記アクセストランジスタは、前記活性領域内に、前記
第１の領域を挟むように設けられた第２導電型の第１と
第２の不純物領域を有し、 前記ドライバトランジスタは、前記活性領域内に、前記
第２の領域を挟むように設けられた第２導電型の第３と
第４の不純物領域を有し、 前記第２の不純物領域は前記ドライバトランジスタ側に
位置し、前記第３の不純物領域は前記アクセストランジ
スタ側に位置し、 前記第２と第３の不純物領域の間には第１導電型の第３
の領域が設けられ、前記第３の領域が前記抵抗部として
機能する、請求項３に記載のスタティック型半導体記憶
装置。 - 【請求項６】 前記記憶素子形成領域内には、さらに、
第２のドライバトランジスタが形成され、 前記第２のドライバトランジスタのゲート電極として機
能する第３ゲートが、前記第１と第２ゲート間に位置す
る前記活性領域上に延在し、 前記第３ゲートは、前記第３の不純物領域と電気的に接
続され、 前記抵抗部として機能する前記第３の領域は、前記第３
ゲート下に位置する前記活性領域内に設けられる、請求
項４に記載のスタティック型半導体記憶装置。 - 【請求項７】 前記第１と第２ゲート間に位置する前記
活性領域は、対向する第１と第２の縁部を有し、 前記第１と第２の縁部は平行である、請求項１に記載の
スタティック型半導体記憶装置。 - 【請求項８】 第１と第２のドライバトランジスタと、
アクセストランジスタとを有するスタティック型半導体
記憶装置であって、 主表面を有する第１導電型の半導体基板と、 前記半導体基板の主表面に設けられ、１つの記憶素子が
形成される記憶素子形成領域と、 前記記憶素子形成領域内に、素子分離領域を挟むように
選択的に形成された第１と第２の活性領域と、 前記第１の活性領域内の第１の領域上に絶縁層を介在し
て形成され、前記アクセストランジスタのゲート電極と
して機能する第１ゲートと、 前記第１の領域と所定間隔をあけた、前記第１の活性領
域内の第２の領域上に、絶縁層を介在して形成され、前
記第１のドライバトランジスタのゲート電極として機能
する第２ゲートと、 前記第１と第２ゲート間に位置する前記第１の活性領域
内の所定領域と電気的に接続され、前記第１の活性領域
上から前記第２の活性領域上に延在し、前記第２の活性
領域との交差部に前記第２のドライバトランジスタが形
成される第３ゲートと、 を備え、 前記第１と第２ゲート間に位置する前記第１の活性領域
は直線状に延びる１対の縁部を有し、 前記第３ゲート下に位置する前記第１の活性領域内に
は、前記第１のドライバトランジスタに流れる電流量に
対する前記アクセストランジスタに流れる電流量の割合
を所望の値に調整するための抵抗部が設けられた、スタ
ティック型半導体記憶装置。 - 【請求項９】 メモリセルが形成されるメモリセル部
と、バイポーラトランジスタが形成されるバイポーラ部
と、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏ
ｒ）とを有するスタティック型半導体記憶装置であっ
て、 主表面を有する第１導電型の半導体基板と、 前記半導体基板の主表面における前記バイポーラ部内に
形成され、第２導電型のコレクタ領域と、前記コレクタ
領域の表面に形成された第１導電型のベース領域と、前
記ベース領域の表面に形成された第２導電型のエミッタ
領域とを有するバイポーラトランジスタと、 前記ベース領域表面上に形成されたベース電極と、 前記エミッタ領域表面上に形成されたエミッタ電極と、 前記半導体基板の主表面における前記メモリセル部内に
形成され、一対の第２導電型の不純物領域とゲート電極
とを有するドライバトランジスタと、 前記ドライバトランジスタを覆う絶縁層と、 前記絶縁層上に形成され、前記ＴＦＴのソース／ドレイ
ン領域が形成されるＴＦＴ層と、 を備え、 前記エミッタ電極と前記ドライバトランジスタのゲート
電極とは第１の導電層をパターニングすることによって
形成され、前記ベース電極と前記ＴＦＴ層とは第２の導
電層をパターニングすることによって形成される、スタ
ティック型半導体記憶装置。 - 【請求項１０】 第１導電型の半導体基板の主表面に、
互いに対向し直線状に延びる１対の縁部を有する活性領
域を規定するように、選択的に素子分離絶縁層を形成す
る工程と、 前記１対の縁部と交差するように前記活性領域上に絶縁
層を介在して、第１と第２ゲートと、前記第１と第２ゲ
ート間に配置され前記第１と第２ゲート間に位置する前
記活性領域内の所定領域と電気的に接続される第３ゲー
トとをそれぞれ形成する工程と、 前記第１，第２および第３ゲートをマスクとして用いて
前記活性領域内に第２導電型の不純物を導入することに
よって、前記第１ゲートと前記活性領域との交差部にア
クセストランジスタを形成し、前記第２ゲートと前記活
性領域との交差部にドライバトランジスタを形成し、前
記第３ゲート下に位置する前記活性領域内に前記ドライ
バトランジスタに流れる電流量に対する前記アクセスト
ランジスタに流れる電流量の割合を所望の値に調整する
ための抵抗部として機能する第１導電型の領域を形成す
る工程と、 を備えた、スタティック型半導体記憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6109954A JPH07235645A (ja) | 1993-12-29 | 1994-05-24 | スタティック型半導体記憶装置およびその製造方法 |
| KR1019940037889A KR0148514B1 (ko) | 1993-12-29 | 1994-12-28 | 스태틱 반도체기억장치 및 그 제조방법 |
| US08/668,526 US5717240A (en) | 1993-12-29 | 1996-06-28 | Static semiconductor memory device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-352917 | 1993-12-29 | ||
| JP35291793 | 1993-12-29 | ||
| JP6109954A JPH07235645A (ja) | 1993-12-29 | 1994-05-24 | スタティック型半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07235645A true JPH07235645A (ja) | 1995-09-05 |
Family
ID=26449661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6109954A Withdrawn JPH07235645A (ja) | 1993-12-29 | 1994-05-24 | スタティック型半導体記憶装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5717240A (ja) |
| JP (1) | JPH07235645A (ja) |
| KR (1) | KR0148514B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| TW333687B (en) * | 1997-04-02 | 1998-06-11 | United Microelectronics Corp | The method for forming poly-via in driver transistor |
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