JP5132755B2 - 表示装置 - Google Patents

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JP5132755B2
JP5132755B2 JP2010252596A JP2010252596A JP5132755B2 JP 5132755 B2 JP5132755 B2 JP 5132755B2 JP 2010252596 A JP2010252596 A JP 2010252596A JP 2010252596 A JP2010252596 A JP 2010252596A JP 5132755 B2 JP5132755 B2 JP 5132755B2
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Description

本願発明は半導体素子(半導体薄膜を用いた素子)を基板上に作り込んで形成されたE
L(エレクトロルミネッセンス)表示装置及びそのEL表示装置を表示ディスプレイとし
て有する電子装置(電子デバイス)に関する。
近年、基板上にTFTを形成する技術が大幅に進歩し、アクティブマトリクス型表示装
置への応用開発が進められている。特に、ポリシリコン膜を用いたTFTは、従来のアモ
ルファスシリコン膜を用いたTFTよりも電界効果移動度(モビリティともいう)が高い
ので、高速動作が可能である。そのため、従来、基板外の駆動回路で行っていた画素の制
御を、画素と同一の基板上に形成した駆動回路で行うことが可能となっている。
このようなアクティブマトリクス型表示装置は、同一基板上に様々な回路や素子を作り
込むことで製造コストの低減、表示装置の小型化、歩留まりの上昇、スループットの低減
など、様々な利点が得られるとして注目されている。
従来、アクティブマトリクス型EL表示装置の画素構造は図3に示すようなものが一般
的であった。図3において、301はスイッチング素子として機能するTFT(以下、ス
イッチング用TFTという)、302はEL素子303に供給する電流を制御するための
素子(電流制御素子)として機能するTFT(以下、電流制御用TFTという)、304
はコンデンサ(保持容量)である。スイッチング用TFT301はゲート配線305及び
ソース配線(データ配線)306に接続されている。また、電流制御用TFT302はの
ドレインはEL素子303に、ソースは電源供給線307に接続されている。
ゲート配線305が選択されるとスイッチング用TFT301のゲートが開き、ソース
配線306のデータ信号がコンデンサ304に蓄積され、電流制御用TFT302のゲー
トが開く。そして、スイッチング用TFT301のゲートが閉じた後、コンデンサ304
に蓄積された電荷によって電流制御用TFT302のゲートは開いたままとなり、その間
、EL素子303が発光する。このEL素子303の発光量は流れる電流量で変化する。
このとき、EL素子303に供給される電流量は電流制御用TFT302のゲート電圧
によって制御される。その様子を図4に示す。
図4(A)は電流制御用TFTのトランジスタ特性を示すグラフであり、401はId
−Vg特性(又はId−Vg曲線)と呼ばれている。ここでIdはドレイン電流であり、
Vgはゲート電圧である。このグラフにより任意のゲート電圧に対して流れる電流量を知
ることができる。
通常、EL素子を駆動するにあたって、上記Id−Vg特性の点線402で示した領域
を用いる。402で囲んだ領域の拡大図を図4(B)に示す。
図4(B)において、斜線で示す領域はサブスレッショルド領域と呼ばれている。実際
にはしきい値電圧(Vth)近傍又はそれ以下のゲート電圧である領域を指し、この領域
ではゲート電圧の変化に対して指数関数的にドレイン電流が変化する。この領域を使って
ゲート電圧による電流制御を行う。
スイッチング用TFT301が開いて画素内に入力されたデータ信号は、まずコンデン
サ304に蓄積され、そのデータ信号がそのまま電流制御用TFT302のゲート電圧と
なる。このとき、図4(A)に示したId−Vg特性に従ってゲート電圧に対してドレイ
ン電流が1対1で決まる。即ち、データ信号に対応して所定の電流がEL素子303を流
れ、その電流量に対応した発光量で前記EL素子303が発光する。
以上のように、データ信号によってEL素子の発光量が制御され、その発光量の制御に
よって階調表示がなされる。この方式はいわゆるアナログ階調と呼ばれる方式であり、信
号の振幅の変化で階調表示が行われる。
しかしながら、上記アナログ階調方式はTFTの特性バラツキに非常に弱いという欠点
がある。例えばスイッチング用TFTのId−Vg特性が同じ階調を表示する隣接画素の
スイッチング用TFTと異なる場合(全体的にプラス又はマイナス側へシフトした場合)
を想定する。
その場合、各スイッチング用TFTのドレイン電流はバラツキの程度にもよるが異なる
ものとなり、各画素の電流制御用TFTには異なるゲート電圧がかかることになる。即ち
、各EL素子に対して異なる電流が流れ、結果として異なる発光量となり、同じ階調表示
を行えなくなる。
また、仮に各画素の電流制御用TFTに等しいゲート電圧がかかったとしても、電流制
御用TFTのId−Vg特性にバラツキがあれば、同じドレイン電流を出力することはで
きない。さらに、図4(A)からも明らかなようにゲート電圧の変化に対して指数関数的
にドレイン電流が変化するような領域を使っているため、Id−Vg特性が僅かでもずれ
れば、等しいゲート電圧がかかっても出力される電流量は大きく異なるといった事態が生
じうる。こうなってしまうとEL素子の発光量が隣接画素で大きく異なってしまう。
実際には、スイッチング用TFTと電流制御用TFTとの、両者のバラツキの相乗効果
となるので条件的にはさらに厳しい。このように、アナログ階調方式はTFTの特性バラ
ツキに対して極めて敏感であり、その点が従来のアクティブマトリクス型EL表示装置の
多色カラー化における障害となっていた。
本願発明は上記問題点を鑑みてなされたものであり、鮮明な多階調カラー表示の可能な
アクティブマトリクス型EL表示装置を提供することを課題とする。そして、そのような
アクティブマトリクス型EL表示装置を表示用ディスプレイとして具備する高性能な電子
装置(電子デバイス)を提供することを課題とする。
本出願人はアナログ階調方式の問題はEL素子に流れる電流制御用TFTの特性バラツ
キ、特に電流制御用TFTのオン抵抗のバラツキに起因することを見いだした。なお、オ
ン抵抗とはTFTのドレイン電圧をその時に流れているドレイン電流で割った値である。
即ち、電流制御用TFTのオン抵抗がTFT間でばらつくために同一条件でも異なる電
流(ドレイン電流)が流れてしまい、その結果、所望の階調が得られないという不具合が
生じるのである。
そこで本願発明では、電流制御用TFTのドレインとEL素子との間に抵抗体(R)を
直列に接続し、その抵抗体によって電流制御用TFTからEL素子へ供給される電流量を
制御することを目的とする。このためには、電流制御用TFTのオン抵抗よりも十分に抵
抗の高い抵抗体を設ける必要がある。抵抗値としては1kΩ〜50MΩ(好ましくは10
kΩ〜10MΩ、さらに好ましくは50kΩ〜1MΩ)の範囲から選択すれば良い。
また、本願発明を実施する場合、EL素子に流れる電流量が抵抗体(R)の抵抗値で決
まり、供給される電流は常に一定となる。即ち、従来のような電流値を制御して階調表示
を行うアナログ階調方式は使えない。そこで本願発明では電流制御用TFTを単に電流供
給用のスイッチング素子として用いた時間分割方式の階調表示(以下、時分割階調という
)を用いることを特徴としている。
具体的には以下のようにして時分割階調表示を行う。ここでは8ビットデジタル駆動方
式により256階調(1677万色)のフルカラー表示を行う場合について説明する。
まず、画像1フレームを8つのサブフレームに分割する。なお、表示領域の全画素にデ
ータを入力する1周期を1フレームと呼び、通常のELディスプレイでは発振周波数は6
0Hz、即ち1秒間に60フレームが形成される。1秒間のフレーム数がこれ以下になる
と視覚的にフリッカ等の画像のちらつきが目立ち始める。なお、1フレームをさらに複数
に分割したフレームをサブフレームと呼ぶ。
1つのサブフレームはアドレス期間(Ta)とサステイン期間(Ts)とに分けられる。
アドレス期間とは、1サブフレーム期間中、全画素にデータを入力するのに要する時間全
体であり、サステイン期間(点灯期間と言っても良い)とは、EL素子を発光させている
期間を示している。(図10)
ここで1つ目のサブフレームをSF1と呼び、以下2つ目のサブフレームから8つ目の
サブフレームまでをSF2〜SF8と呼ぶ。また、アドレス期間(Ta)はSF1〜SF
8まで一定である。一方、SF1〜SF8のサステイン期間(Ts)をそれぞれTs1〜Ts
8とする。
この時、Ts1:Ts2:Ts3:Ts4:Ts5:Ts6:Ts7:Ts8=1:1/2:1/4:1
/8:1/16:1/32:1/64:1/128となるようにサステイン期間を設定す
る。但し、SF1〜SF8を出現させる順序はどのようにしても良い。このサステイン期
間の組み合わせで256階調のうち所望の階調表示を行うことができる。
まず、画素が有するEL素子の対向電極(TFTに接続されていない側の電極を指す。
通常は陰極となる。)に電圧を加えない(選択しない)状態としておき、EL素子を発光
させずに各画素にデータ信号を入力していく。この期間がアドレス期間となる。そして、
全ての画素にデータが入力されてアドレス期間が終了したら、対向電極に電圧を加えて(
選択して)一斉にEL素子を発光させる。この期間がサステイン期間となる。また、発光
させる(画素を点灯させる)期間はTs1〜Ts8までのいずれかの期間である。ここではT
s8の期間、所定の画素を点灯させたとする。
次に、再びアドレス期間に入り、全画素にデータ信号を入力したらサステイン期間に入
る。このときはTs1〜Ts7のいずれかの期間がサステイン期間となる。
ここではTs7の期間、所定の画素を点灯させたとする。
以下、残りの6つのサブフレームについて同様の動作を繰り返し、順次Ts6、Ts5…T
s1とサステイン期間を設定し、それぞれのサブフレームで所定の画素を点灯させたとする
8つのサブフレームが出現したら1フレームを終えたことになる。このとき、サステイ
ン期間の積算によってその画素の階調を制御する。例えば、Ts1とTs2を選択した場合に
は全灯を100%としたうちの75%の輝度を表現でき、Ts3とTs5とTs8を選択した場
合には16%の輝度を表現できる。
なお、以上は256階調の場合について説明したが、他の階調表示を行うことも可能で
ある。
nビット(nは2以上の整数)の階調(2n階調)の表示を行う場合には、まず1フレ
ームをnビットの階調に対応させてn枚のサブフレーム(SF1、SF2、SF3…SF(n-
1)、SF(n)と表す)に分割する。階調が多くなるにつれて1フレームの分割数も増え、
駆動回路を高い周波数で駆動しなければならない。
さらに、これらn枚の各サブフレームはアドレス期間(Ta)及びサステイン期間(Ts
)に分離される。即ち、全てのEL素子に共通な対向電極に対して電圧を加えるか加えな
いかを選択することによってアドレス期間とサステイン期間を選択する。
そして、n枚の各サブフレームのサステイン期間(但し、SF1、SF2、SF3…SF(
n-1)、SF(n)に対応するサステイン期間を各々Ts1、Ts2、Ts3…Ts(n-1)、Ts(n)と
表す)をTs1:Ts2:Ts3:…:Ts(n-1):Ts(n)=20:2-1:2-2:…:2-(n-2)
-(n-1)となるように処理する。
この状態で、任意の1サブフレームでは順次画素が選択され(厳密には各画素のスイッ
チング用TFTが選択され)、電流制御用TFTのゲート電極に所定のゲート電圧(デー
タ信号に対応する)が加わる。このとき、電流制御用TFTが導通状態になるようなデー
タ信号が入力された画素のEL素子は、アドレス期間終了後、そのサブフレームに割り当
てられたサステイン期間だけ発光する、即ち所定の画素が点灯する。
この動作をn枚のサブフレーム全てにおいて繰り返し、そのサステイン期間の積算によ
って各画素の階調が制御される。従って、任意の一画素に注目すると、その画素が各サブ
フレームでどれだけの期間点灯したか(どれだけのサステイン期間を経由したか)によっ
て、その一画素の階調が制御される。
以上のように、アクティブマトリクス型EL表示装置において、電流制御用TFTのド
レインとEL素子との間に抵抗体(R)を設け、EL素子を流れる電流を常に一定とした
上で、時分割階調表示を行う点が本願発明の特徴である。この構成によりTFTの特性バ
ラツキによる階調不良を防ぐことができる。
本願発明を実施することで、TFTの特性バラツキに影響されない鮮明な多階調カラー
表示が可能なアクティブマトリクス型EL表示装置を得ることができる。具体的には、画
素部に設ける電流制御用TFTとEL素子との間に抵抗体を設け、その抵抗体の抵抗値に
よって電流値を決定する。その上でデジタル信号により時分割階調表示を行い、電流制御
用TFTの特性バラツキによる階調不良のない、色再現性の良い高精細な画像を得る。
また、基板上に形成されるTFT自体も各回路又は素子が必要とする性能に併せて最適
な構造のTFTを配置することで、信頼性の高いアクティブマトリクス型EL表示装置を
実現している。
そして、そのようなアクティブマトリクス型EL表示装置を表示ディスプレイとして具
備することで、画像品質が良く、信頼性の高い高性能な電子装置を生産することが可能と
なる。
EL表示装置の構成を示す図。 EL表示装置の断面構造を示す図。 従来のEL表示装置における画素部の構成を示す図。 アナログ階調方式で利用するTFT特性を説明する図。 EL表示装置の作製工程を示す図。 EL表示装置の作製工程を示す図。 EL表示装置の作製工程を示す図。 EL表示装置の作製工程を示す図。 EL表示装置の画素部を拡大した図。 時分割階調方式の動作モードを説明する図。 ELモジュールの外観を示す図。 ELモジュールの外観を示す図。 コンタクト構造の作製工程を示す図。 EL表示装置の画素部の構成を示す図。 EL表示装置の断面構造を示す図。 EL表示装置の画素部の上面構造を示す図。 EL表示装置の画素部の上面構造を示す図。 電子装置の具体例を示す図。 ポリシリコン膜の電子線回折像を示す図面代用写真。 EL表示装置の回路構成を示す図。 EL表示装置の回路構成を示す図。 EL表示装置の回路構成を示す図。 EL素子の電気特性を示す図。
まず、本願発明のアクティブマトリクス型EL表示装置の回路構成を図1(A)に示す
。図1(A)のアクティブマトリクス型EL表示装置は、基板上に形成されたTFTによ
って画素部101、画素部の周辺に配置されたデータ信号側駆動回路102及びゲート信
号側駆動回路103が形成される。なお、データ側信号側駆動回路とゲート信号側駆動回
路はどちらも画素部を挟んで1対で設けても構わない。
データ信号側駆動回路102は基本的にシフトレジスタ102a、ラッチ(A)102b
、ラッチ(B)102cを含む。また、シフトレジスタ102aにはクロックパルス(CK
)及びスタートパルス(SP)が入力され、ラッチ(A)102bにはデジタルデータ信
号(Digital Data Signals)が入力され、ラッチ(B)102cにはラッチ信号(Latch S
ignals)が入力される。
本願発明では画素部に入力されるデータ信号がデジタル信号であり、また液晶表示装置
と異なり電圧階調表示ではないので、「0」または「1」の情報を有するデジタルデータ
信号がそのまま画素部へと入力される。
画素部101にはマトリクス状に複数の画素104が配列される。画素104の拡大図
を図1(B)に示す。図1(B)において、105はスイッチング用TFTであり、ゲー
ト信号を入力するゲート配線106とデータ信号を入力するデータ配線(ソース配線とも
いう)107に接続されている。
また、108は電流制御用TFTであり、そのゲートはスイッチング用TFT105の
ドレインに接続される。そして、電流制御用TFT108のドレインは抵抗体109を介
してEL素子110に接続され、ソースは電源供給線111に接続される。EL素子11
0は電流制御用TFT108に接続された陽極(画素電極)と、EL層を挟んで陽極に対
向して設けられた陰極(対向電極)とでなり、陰極は所定の電源112に接続されている
なお、抵抗体109は電流制御用TFT108のオン抵抗よりも十分に大きい抵抗値を
示す素子であれば良いため構造等に限定はない。抵抗値の高い半導体層を用いると形成が
容易であり好ましい。
また、スイッチング用TFT105が非選択状態(オフ状態)にある時、電流制御用T
FT108のゲート電圧を保持するためにコンデンサ113が設けられる。このコンデン
サ113はスイッチング用TFT105のドレインと電源供給線111とに接続されてい
る。
以上のような画素部に入力されるデジタルデータ信号は、時分割階調データ信号発生回
路114にて形成される。この回路ではアナログ信号又はデジタル信号でなるビデオ信号
(画像情報を含む信号)を、時分割階調を行うためのデジタルデータ信号に変換すると共
に、時分割階調表示を行うために必要なタイミングパルス等を発生させる回路である。
典型的には、時分割階調データ信号発生回路114には、1フレームをnビット(nは
2以上の整数)の階調に対応した複数のサブフレームに分割する手段と、それら複数のサ
ブフレームにおいてアドレス期間及びサステイン期間を選択する手段と、そのサステイン
期間をTs1:Ts2:Ts3:…:Ts(n-1):Ts(n)=20:2-1:2-2:…:2-(n-2):2-
(n-1)となるように設定する手段とが含まれる。
この時分割階調データ信号発生回路114は、本願発明のEL表示装置の外部に設けら
れても良い。その場合、そこで形成されたデジタルデータ信号が本願発明のEL表示装置
に入力される構成となる。この場合、本願発明のEL表示装置をディスプレイとして有す
る電子装置は、本願発明のEL表示装置と時分割階調データ信号発生回路を別の部品とし
て含むことになる。
また、時分割階調データ信号発生回路114をICチップなどの形で本願発明のEL表
示装置に実装しても良い。その場合、そのICチップで形成されたデジタルデータ信号が
本願発明のEL表示装置に入力される構成となる。この場合、本願発明のEL表示装置を
ディスプレイとして有する電子装置は、時分割階調データ信号発生回路を含むICチップ
を実装した本願発明のEL表示装置を部品として含むことになる。
また最終的には、時分割階調データ信号発生回路114を画素部104、データ信号側
駆動回路102及びゲート信号側駆動回路と同一の基板上にTFTでもって形成しうる。
この場合、EL表示装置に画像情報を含むビデオ信号を入力すれば全て基板上で処理する
ことができる。勿論、この場合の時分割階調データ信号発生回路は本願発明で用いるポリ
シリコン膜を活性層とするTFTで形成することが望ましい。また、この場合、本願発明
のEL表示装置をディスプレイとして有する電子装置は、時分割階調データ信号発生回路
がEL表示装置自体に内蔵されており、電子装置の小型化を図ることが可能である。
次に、本願発明のアクティブマトリクス型EL表示装置について、断面構造の概略を図
2に示す。
図2において、11は基板、12は下地となる絶縁膜(以下、下地膜という)
である。基板11としては透光性基板、代表的にはガラス基板、石英基板、ガラスセラミ
ックス基板、又は結晶化ガラス基板を用いることができる。但し、作製プロセス中の最高
処理温度に耐えるものでなくてはならない。
また、下地膜12は特に可動イオンを含む基板や導電性を有する基板を用いる場合に有
効であるが、石英基板には設けなくても構わない。下地膜12としては、珪素(シリコン
)を含む絶縁膜を用いれば良い。なお、本明細書において「珪素を含む絶縁膜」とは、具
体的には酸化珪素膜、窒化珪素膜若しくは窒化酸化珪素膜(SiOxNy:x、yは任意
の整数、で示される)など珪素に対して酸素若しくは窒素を所定の割合で含ませた絶縁膜
を指す。
201はスイッチング用TFT、202は電流制御用TFTであり、どちらもnチャネ
ル型TFTで形成されている。nチャネル型TFTの電界効果移動度はpチャネル型TF
Tの電界効果移動度よりも大きいため、動作速度が早く大電流を流しやすい。また、同じ
電流量を流すにもTFTサイズはnチャネル型TFTの方が小さくできる。そのため、n
チャネル型TFTを電流制御用TFTとして用いた方が画像表示部の有効発光面積が広く
なるので好ましい。
ただし、本願発明において、スイッチング用TFTと電流制御用TFTをnチャネル型
TFTに限定する必要はなく、両方又はどちらか片方にpチャネル型TFTを用いること
も可能である。
スイッチング用TFT201は、ソース領域13、ドレイン領域14、LDD領域15
a〜15d、分離領域16及びチャネル形成領域17a、17bを含む活性層、ゲート絶縁膜
18、ゲート電極19a、19b、第1層間絶縁膜20、ソース配線21並びにドレイン配
線22を有して形成される。なお、ゲート絶縁膜18又は第1層間絶縁膜20は基板上の
全TFTに共通であっても良いし、回路又は素子に応じて異ならせても良い。
また、図2に示すスイッチング用TFT201はゲート電極19a、19bが電気的に接
続されており、いわゆるダブルゲート構造となっている。勿論、ダブルゲート構造だけで
なく、トリプルゲート構造などいわゆるマルチゲート構造(直列に接続された二つ以上の
チャネル形成領域を有する活性層を含む構造)であっても良い。
マルチゲート構造はオフ電流を低減する上で極めて有効であり、スイッチング用TFT
のオフ電流を十分に低くすれば、それだけ図1(B)に示すコンデンサ112に必要な容
量を小さくすることができる。即ち、コンデンサ112の専有面積を小さくすることがで
きるので、マルチゲート構造とすることはEL素子109の有効発光面積を広げる上でも
有効である。
さらに、スイッチング用TFT201においては、LDD領域15a〜15dは、ゲート
絶縁膜18を介してゲート電極17a、17bと重ならないように設ける。このような構造
はオフ電流を低減する上で非常に効果的である。また、LDD領域15a〜15dの長さ(
幅)は0.5〜3.5μm、代表的には2.0〜2.5μmとすれば良い。
なお、チャネル形成領域とLDD領域との間にオフセット領域(チャネル形成領域と同
一組成の半導体層でなり、ゲート電圧が印加されない領域)を設けることはオフ電流を下
げる上でさらに好ましい。また、二つ以上のゲート電極を有するマルチゲート構造の場合
、チャネル形成領域の間に設けられた分離領域16(ソース領域又はドレイン領域と同一
の濃度で同一の不純物元素が添加された領域)がオフ電流の低減に効果的である。
次に、電流制御用TFT202は、ソース領域26、ドレイン領域27、LDD領域2
8及びチャネル形成領域29を含む活性層、ゲート絶縁膜18、ゲート電極30、第1層
間絶縁膜20、ソース配線31並びにドレイン配線32を有して形成される。但し、図2
の場合はドレイン領域27とドレイン配線32との間に抵抗体33、接続領域34とが設
けられている。
抵抗体33は図1(B)の抵抗体109に相当し、接続領域34は抵抗体33とドレイ
ン配線32とを電気的に接続するための高濃度不純物領域(ドレイン領域27と同じ組成
の不純物領域)である。なお、ここでは電流制御用TFT202の活性層を延長させて同
TFTと抵抗体33とを電気的に接続しているが、電気的な接続方法はこの構造に限定す
る必要はない。
なお、55で示される薄膜は抵抗体33を形成する際にドーピングマスクとして用いる
薄膜(以下、マスク膜という)であり、ここではゲート電極30と同時に形成される。図
2の場合、マスク膜55はゲート電極30と同一材料でなる導電膜だが電気的に孤立させ
ておけば良い。
図2の構造とする場合、抵抗体33はLDD領域28と同一組成の不純物領域で形成さ
れる。そして、抵抗体の長さと断面積で抵抗値が決定される。何も不純物を添加しない真
性な半導体層で形成することも可能であるが、抵抗値の制御が困難になるので、不純物を
添加して制御する方が好ましい。
なお、上記のように抵抗体33を半導体層で形成する場合、EL素子から発した光が抵
抗体に当たると抵抗値が変化する可能性がある。従って、図2のように遮光性を有するマ
スク膜を設けておいて遮光膜として用いることは、抵抗値の変化を防ぐという意味で有効
である。
また、図1(B)に示すように、スイッチング用TFTのドレインは電流制御用TFT
のゲートに接続されている。具体的には電流制御用TFT202のゲート電極30はスイ
ッチング用TFT201のドレイン領域14とドレイン配線(接続配線とも言える)22
を介して電気的に接続されている。なお、ゲート電極30はシングルゲート構造となって
いるが、マルチゲート構造であっても良い。
また、ソース配線31は図1(B)の電源供給線110に接続される。
電流制御用TFT202はEL素子に注入される電流量を制御するための素子であり、
比較的多くの電流が流れる。そのため、チャネル幅(W)はスイッチング用TFTのチャ
ネル幅よりも大きく設計することが好ましい。また、電流制御用TFT202に過剰な電
流が流れないように、チャネル長(L)は長めに設計することが好ましい。望ましくは一
画素あたり0.5〜2μA(好ましくは1〜1.5μA)となるようにする。
以上のことを踏まえると、図9に示すようにスイッチング用TFTのチャネル長をL1
(但しL1=L1a+L1b)、チャネル幅をW1とし、電流制御用TFTのチャネル長を
L2、チャネル幅をW2とした時、W1は0.1〜5μm(代表的には1〜3μm)、W2
は0.5〜30μm(代表的には2〜10μm)とするのが好ましい。また、L1は0.2
〜18μm(代表的には2〜15μm)、L2は0.1〜50μm(代表的には1〜20μm
)とするのが好ましい。但し、以上の数値に限定する必要はない。なお、図9に記載され
たL3は抵抗体の長さ、W3は抵抗体の幅である。
また、図2に示したEL表示装置は、電流制御用TFT202において、ドレイン領域
27とチャネル形成領域29との間にLDD領域28が設けられ、且つ、LDD領域28
がゲート絶縁膜18を介してゲート電極30に重なっている領域と重なっていない領域と
を有する点にも特徴がある。
電流制御用TFT202は、EL素子203を発光させるために比較的多くの電流を流
すため、ホットキャリア注入による劣化対策を講じておくことが望ましい。また、黒色を
表示する際は、電流制御用TFT202をオフ状態にしておくが、その際、オフ電流が高
いときれいな黒色表示ができなくなり、コントラストの低下等を招く。従って、オフ電流
も抑える必要がある。
ホットキャリア注入による劣化に関しては、ゲート電極に対してLDD領域が重なった
構造が非常に効果的であることが知られている。しかしながら、LDD領域全体を重ねて
しまうとオフ電流が増加してしまうため、本出願人は上記構造に加えてゲート電極に重な
らないLDD領域を直列に設けるという新規な構造によって、ホットキャリア対策とオフ
電流対策とを同時に解決している。
この時、ゲート電極に重なったLDD領域の長さは0.1〜3μm(好ましくは0.3
〜1.5μm)にすれば良い。長すぎては寄生容量を大きくしてしまい、短すぎてはホッ
トキャリアを防止する効果が弱くなってしまう。また、ゲート電極に重ならないLDD領
域の長さは1.0〜3.5μm(好ましくは1.5〜2.0μm)にすれば良い。長すぎ
ると十分な電流を流せなくなり、短すぎるとオフ電流を低減する効果が弱くなる。
また、上記構造においてゲート電極とLDD領域とが重なった領域では寄生容量が形成
されてしまうため、ソース領域26とチャネル形成領域29との間には設けない方が好ま
しい。電流制御用TFTはキャリア(ここでは電子)の流れる方向が常に同一であるので
、ドレイン領域側のみにLDD領域を設けておけば十分である。
また、流しうる電流量を多くするという観点から見れば、電流制御用TFT202の活
性層(特にチャネル形成領域)の膜厚を厚くする(好ましくは50〜100nm、さらに
好ましくは60〜80nm)ことも有効である。逆に、スイッチング用TFT201の場
合はオフ電流を小さくするという観点から見れば、活性層(特にチャネル形成領域)の膜
厚を薄くする(好ましくは20〜50nm、さらに好ましくは25〜40nm)ことも有
効である。
以上は画素内に設けられたTFTの構造について説明したが、このとき同時に駆動回路
も形成される。図2には駆動回路を形成する基本単位となるCMOS回路が図示されてい
る。
図2においては極力動作速度を落とさないようにしつつホットキャリア注入を低減させ
る構造を有するTFTをCMOS回路のnチャネル型TFT204として用いる。なお、
ここでいう駆動回路としては、図1に示したデータ信号駆動回路102、ゲート信号駆動
回路103を指す。勿論、他の論理回路(レベルシフタ、A/Dコンバータ、信号分割回
路等)を形成することも可能である。
nチャネル型205の活性層は、ソース領域35、ドレイン領域36、LDD領域37
及びチャネル形成領域38を含み、LDD領域37はゲート絶縁膜18を介してゲート電
極39と重なっている。
ドレイン領域側のみにLDD領域を形成しているのは、動作速度を落とさないための配
慮である。また、このnチャネル型TFT205はオフ電流値をあまり気にする必要はな
く、それよりも動作速度を重視した方が良い。従って、LDD領域37は完全にゲート電
極に重ねてしまい、極力抵抗成分を少なくすることが望ましい。即ち、いわゆるオフセッ
トはなくした方がよい。
また、CMOS回路のpチャネル型TFT205は、ホットキャリア注入による劣化が
殆ど気にならないので、特にLDD領域を設けなくても良い。従って活性層はソース領域
40、ドレイン領域41及びチャネル形成領域42を含み、その上にはゲート絶縁膜18
とゲート電極43が設けられる。勿論、nチャネル型TFT204と同様にLDD領域を
設け、ホットキャリア対策を講じることも可能である。
また、nチャネル型TFT204及びpチャネル型TFT205はそれぞれ第1層間絶
縁膜20に覆われ、ソース配線44、45が形成される。また、ドレイン配線46によっ
て両者は電気的に接続される。
次に、47は第1パッシベーション膜であり、膜厚は10nm〜1μm(好ましくは2
00〜500nm)とすれば良い。材料としては、珪素を含む絶縁膜(特に窒化酸化珪素
膜又は窒化珪素膜が好ましい)を用いることができる。このパッシベーション膜47は形
成されたTFTをアルカリ金属や水分から保護する役割をもつ。最終的にTFTの上方に
設けられるEL層にはナトリウム等のアルカリ金属が含まれている。即ち、第1パッシベ
ーション膜47はこれらのアルカリ金属(可動イオン)をTFT側に侵入させない保護層
としても働く。
また、48は第2層間絶縁膜であり、TFTによってできる段差の平坦化を行う平坦化
膜としての機能を有する。第2層間絶縁膜48としては、有機樹脂膜が好ましく、ポリイ
ミド、ポリアミド、アクリル、BCB(ベンゾシクロブテン)
等を用いると良い。これらの有機樹脂膜は良好な平坦面を形成しやすく、比誘電率が低い
という利点を有する。EL層は凹凸に非常に敏感であるため、TFTによる段差は第2層
間絶縁膜で殆ど吸収してしまうことが望ましい。また、ゲート配線やデータ配線とEL素
子の陰極との間に形成される寄生容量を低減する上で、比誘電率の低い材料を厚く設けて
おくことが望ましい。従って、膜厚は0.5〜5μm(好ましくは1.5〜2.5μm)が
好ましい。
また、49は透明導電膜でなる画素電極(EL素子の陽極)であり、第2層間絶縁膜4
8及び第1パッシベーション膜47にコンタクトホール(開孔)を開けた後、形成された
開孔部において電流制御用TFT202のドレイン配線32に接続されるように形成され
る。なお、図2のように画素電極49とドレイン領域27とが直接接続されないようにし
ておくと、EL層のアルカリ金属が画素電極を経由して活性層へ侵入することを防ぐこと
ができる。
画素電極49の上には酸化珪素膜、窒化酸化珪素膜または有機樹脂膜でなる第3層間絶
縁膜50が0.3〜1μmの厚さに設けられる。この第3層間絶縁膜50は画素電極49
の上にエッチングにより開口部が設けられ、その開口部の縁はテーパー形状となるように
エッチングする。テーパーの角度は10〜60°(好ましくは30〜50°)とすると良
い。
第3層間絶縁膜50の上にはEL層51が設けられる。EL層51は単層又は積層構造
で用いられるが、積層構造で用いた方が発光効率は良い。一般的には画素電極上に正孔注
入層/正孔輸送層/発光層/電子輸送層の順に形成されるが、正孔輸送層/発光層/電子
輸送層、または正孔注入層/正孔輸送層/発光層/電子輸送層/電子注入層のような構造
でも良い。本願発明では公知のいずれの構造を用いても良いし、EL層に対して蛍光性色
素等をドーピングしても良い。
有機EL材料としては、例えば、以下の米国特許又は公開公報に開示された材料を用い
ることができる。米国特許第4,356,429号、 米国特許第4,539,507号
、 米国特許第4,720,432号、 米国特許第4,769,292号、 米国特許
第4,885,211号、 米国特許第4,950,950号、 米国特許第5,059
,861号、 米国特許第5,047,687号、 米国特許第5,073,446号、
米国特許第5,059,862号、 米国特許第5,061,617号、 米国特許第
5,151,629号、 米国特許第5,294,869号、 米国特許第5,294,
870号、特開平10−189525号公報、特開平8−241048号公報、特開平8
−78159号公報。
なお、EL表示装置には大きく分けて四つのカラー化表示方式があり、R(赤)G(緑
)B(青)に対応した三種類のEL素子を形成する方式、白色発光のEL素子とカラーフ
ィルターを組み合わせた方式、青色又は青緑発光のEL素子と蛍光体(蛍光性の色変換層
:CCM)とを組み合わせた方式、陰極(対向電極)
に透明電極を使用してRGBに対応したEL素子を重ねる方式、がある。
図2の構造はRGBに対応した三種類のEL素子を形成する方式を用いた場合の例であ
る。なお、図2には一つの画素しか図示していないが、同一構造の画素が赤、緑又は青の
それぞれの色に対応して形成され、これによりカラー表示を行うことができる。
本願発明は発光方式に関わらず実施することが可能であり、上記四つの全ての方式を本
願発明に用いることができる。しかし、蛍光体はELに比べて応答速度が遅く残光が問題
となりうるので、蛍光体を用いない方式が望ましい。また、発光輝度を落とす要因となる
カラーフィルターもなるべく使わない方が望ましいと言える。
EL層51の上にはEL素子の陰極52が設けられる。陰極52としては、仕事関数の
小さいマグネシウム(Mg)、リチウム(Li)若しくはカルシウム(Ca)を含む材料
を用いる。好ましくはMgAg(MgとAgをMg:Ag=10:1で混合した材料)で
なる電極を用いれば良い。他にもMgAgAl電極、LiAl電極、また、LiFAl電
極が挙げられる。
陰極52はEL層51を形成した後、大気解放しないで連続的に形成することが望まし
い。陰極52とEL層51との界面状態はEL素子の発光効率に大きく影響するからであ
る。なお、本明細書中では、画素電極(陽極)、EL層及び陰極で形成される発光素子を
EL素子と呼ぶ。
EL層51と陰極52とでなる積層体は、各画素で個別に形成する必要があるが、EL
層51は水分に極めて弱いため、通常のフォトリソグラフィ技術を用いることができない
。従って、メタルマスク等の物理的なマスク材を用い、真空蒸着法、スパッタ法、プラズ
マCVD法等の気相法で選択的に形成することが好ましい。
なお、EL層を選択的に形成する方法として、インクジェット法、スクリーン印刷法又
はスピンコート法等を用いることも可能であるが、これらは現状では陰極の連続形成がで
きないので、上述の方法の方が好ましいと言える。
また、53は保護電極であり、陰極52を外部の水分等から保護すると同時に、各画素
の陰極52を接続するための電極である。保護電極53としては、アルミニウム(Al)
、銅(Cu)若しくは銀(Ag)を含む低抵抗な材料を用いることが好ましい。この保護
電極53にはEL層の発熱を緩和する放熱効果も期待できる。また、上記EL層51、陰
極52を形成した後、大気解放しないで連続的に保護電極53まで形成することも有効で
ある。
また、54は第2パッシベーション膜であり、膜厚は10nm〜1μm(好ましくは2
00〜500nm)とすれば良い。第2パッシベーション膜54を設ける目的は、EL層
51を水分から保護する目的が主であるが、放熱効果をもたせることも有効である。但し
、上述のようにEL層は熱に弱いので、なるべく低温(好ましくは室温から120℃まで
の温度範囲)で成膜するのが望ましい。従って、プラズマCVD法、スパッタ法、真空蒸
着法、イオンプレーティング法又は溶液塗布法(スピンコーティング法)が望ましい成膜
方法と言える。
なお、図2に図示されたTFTは全て、本願発明で用いるポリシリコン膜を活性層とし
て有することは言うまでもない。
本願発明の主旨は、TFTの活性層として結晶粒界の連続性が高く、結晶方位の揃った
特異な結晶構造でなるポリシリコン膜を用いることで高い動作速度を示すTFTを形成し
、それにより駆動回路一体型のアクティブマトリクス型EL表示装置の時分割階調表示が
可能となるというものである。従って、図2のEL表示装置の構造に限定されるものでは
なく、図2の構造は本願発明を実施する上での好ましい形態の一つに過ぎない。
上記ポリシリコン膜を用いたTFTは、高い動作速度を示すが故にホットキャリア注入
などの劣化も起こりやすい。そのため、図2のように、画素内において機能に応じて構造
の異なるTFT(オフ電流の十分に低いスイッチング用TFTと、ホットキャリア注入に
強い電流制御用TFT)を形成することは、高い信頼性を有し、且つ、良好な画像表示が
可能な(動作性能の高い)EL表示装置を作製する上で非常に有効である。
本発明の実施例について図5〜図8を用いて説明する。ここでは、画素部とその周辺に
設けられる駆動回路部のTFTを同時に作製する方法について説明する。但し、説明を簡
単にするために、駆動回路に関しては基本単位であるCMOS回路を図示することとする
まず、図5(A)に示すように、下地膜(図示せず)を表面に設けた基板501を用意
する。本実施例では結晶化ガラス上に下地膜として100nm厚の窒化酸化珪素膜を20
0nm厚の窒化酸化珪素膜とを積層して用いる。この時、結晶化ガラス基板に接する方の
窒素濃度を10〜25wt%としておくと良い。勿論、下地膜を設けずに石英基板上に直
接素子を形成しても良い。
次に基板501の上に45nmの厚さのアモルファスシリコン膜502を公知の成膜法
で形成する。なお、アモルファスシリコン膜に限定する必要はなく、非晶質構造を含む半
導体膜(微結晶半導体膜を含む)であれば良い。さらに非晶質シリコンゲルマニウム膜な
どの非晶質構造を含む化合物半導体膜でも良い。
ここから図5(C)までの工程は本出願人による特開平10−247735号公報を完
全に引用することができる。同公報ではNi等の元素を触媒として用いた半導体膜の結晶
化方法に関する技術を開示している。
まず、開口部503a、503bを有する保護膜504を形成する。本実施例では150
nm厚の酸化珪素膜を用いる。そして、保護膜504の上にスピンコート法によりニッケ
ル(Ni)を含有する層(Ni含有層)505を形成する。このNi含有層の形成に関し
ては、前記公報を参考にすれば良い。
次に、図5(B)に示すように、不活性雰囲気中で570℃14時間の加熱処理を加え
、アモルファスシリコン膜502を結晶化する。この際、Niが接した領域(以下、Ni
添加領域という)506a、506bを起点として、基板と概略平行に結晶化が進行し、棒
状結晶が集まって並んだ結晶構造でなるポリシリコン膜507が形成される。この時点に
おいて、電子線回折写真には図12(A)に示したような{110}配向に対応する回折
斑点が観測されることが判っている。
次に、図5(C)に示すように、保護膜505をそのままマスクとして15族に属する
元素(好ましくはリン)をNi添加領域506a、506bに添加する。
こうして高濃度にリンが添加された領域(以下、リン添加領域という)508a、508b
が形成される。
次に、図5(C)に示すように、不活性雰囲気中で600℃12時間の加熱処理を加え
る。この熱処理によりポリシリコン膜507中に存在するNiは移動し、最終的には殆ど
全て矢印が示すようにリン添加領域508a、508bに捕獲されてしまう。これはリンに
よる金属元素(本実施例ではNi)のゲッタリング効果による現象であると考えられる。
この工程によりポリシリコン膜509中に残るNiの濃度はSIMS(質量二次イオン
分析)による測定値で少なくとも2×1017atoms/cm3にまで低減される。Niは半導体
にとってライフタイムキラーであるが、この程度まで低減されるとTFT特性には何ら悪
影響を与えることはない。また、この濃度は殆ど現状のSIMS分析の測定限界であるの
で、実際にはさらに低い濃度(2×1017atoms/cm3以下)であると考えられる。
こうして触媒を用いた結晶化され、且つ、その触媒がTFTの動作に支障を与えないレ
ベルにまで低減されたポリシリコン膜509が得られる。その後、このポリシリコン膜5
09のみを用いた活性層510〜513をパターニング工程により形成する。なお、活性
層513の一部は後に抵抗体となる半導体層も含まれる。また、この時、後のパターニン
グにおいてマスク合わせを行うためのマーカーを、上記ポリシリコン膜を用いて形成する
と良い。(図5(D))
次に、図5(E)に示すように、50nm厚の窒化酸化シリコン膜をプラズマCVD法
により形成し、その上で酸化雰囲気中で950℃1時間の加熱処理を加え、熱酸化工程を
行う。なお、酸化雰囲気は酸素雰囲気でも良いし、ハロゲン元素を添加した酸素雰囲気で
も良い。
この熱酸化工程では活性層と上記窒化酸化シリコン膜との界面で酸化が進行し、約15
nm厚のポリシリコン膜が酸化されて約30nm厚の酸化シリコン膜が形成される。即ち
、30nm厚の酸化シリコン膜と50nm厚の窒化酸化シリコン膜が積層されてなる80
nm厚のゲート絶縁膜514が形成される。また、活性層510〜513の膜厚はこの熱
酸化工程によって30nmとなる。
次に、図6(A)に示すように、レジストマスク515を形成し、ゲート絶縁膜514
を介してp型を付与する不純物元素(以下、p型不純物元素という)を添加する。p型不
純物元素としては、代表的には13族に属する元素、典型的にはボロンまたはガリウムを
用いることができる。この工程(チャネルドープ工程という)はTFTのしきい値電圧を
制御するための工程である。
なお、本実施例ではジボラン(B26)を質量分離しないでプラズマ励起したイオンド
ープ法でボロンを添加する。勿論、質量分離を行うイオンインプランテーション法を用い
ても良い。この工程により1×1015〜1×1018atoms/cm3(代表的には5×1016
5×1017atoms/cm3)の濃度でボロンを含む不純物領域516〜518が形成される。
次に、図6(B)に示すように、レジストマスク519a、519bを形成し、ゲート絶
縁膜514を介してn型を付与する不純物元素(以下、n型不純物元素という)を添加す
る。なお、n型不純物元素としては、代表的には15族に属する元素、典型的にはリン又
は砒素を用いることができる。なお、本実施例ではフォスフィン(PH3)を質量分離し
ないでプラズマ励起したプラズマドーピング法を用い、リンを1×1018atoms/cm3の濃
度で添加する。勿論、質量分離を行うイオンインプランテーション法を用いても良い。
この工程により形成されるn型不純物領域520、521には、n型不純物元素が2×
1016〜5×1019atoms/cm3(代表的には5×1017〜5×1018atoms/cm3)の濃度で
含まれるようにドーズ量を調節する。
次に、図6(C)に示すように、添加されたn型不純物元素及びp型不純物元素の活性
化工程を行う。活性化手段を限定する必要はないが、ゲート絶縁膜514が設けられてい
るので電熱炉を用いたファーネスアニール処理が好ましい。また、図6(A)の工程でチ
ャネル形成領域となる部分の活性層/ゲート絶縁膜界面にダメージを与えてしまっている
可能性があるため、なるべく高い温度で加熱処理を行うことが望ましい。
本実施例の場合には耐熱性の高い結晶化ガラスを用いているので、活性化工程を800
℃1時間のファーネスアニール処理により行う。なお、処理雰囲気を酸化性雰囲気にして
熱酸化を行っても良いし、不活性雰囲気で加熱処理を行っても良い。
この工程によりn型不純物領域520、521の端部、即ち、n型不純物領域520、
521の周囲に存在するn型不純物元素を添加していない領域(図6(A)の工程で形成
されたp型不純物領域)との境界部(接合部)が明確になる。
このことは、後にTFTが完成した時点において、LDD領域とチャネル形成領域とが非
常に良好な接合部を形成しうることを意味する。
次に、200〜400nm厚の導電膜を形成し、パターニングしてゲート電極522〜
525及び抵抗体を形成するためのマスク膜526を形成する。このゲート電極522〜
525の線幅によって各TFTのチャネル長の長さが決定する。また、マスク膜526の
線幅によって抵抗体の抵抗値が決定する。
なお、ゲート電極は単層の導電膜で形成しても良いが、必要に応じて二層、三層といっ
た積層膜とすることが好ましい。ゲート電極の材料としては公知の導電膜を用いることが
できる。具体的には、タンタル(Ta)、チタン(Ti)、モリブデン(Mo)、タング
ステン(W)、クロム(Cr)、シリコン(Si)から選ばれた元素でなる膜、または前
記元素の窒化物でなる膜(代表的には窒化タンタル膜、窒化タングステン膜、窒化チタン
膜)、または前記元素を組み合わせた合金膜(代表的にはMo−W合金、Mo−Ta合金
)、または前記元素のシリサイド膜(代表的にはタングステンシリサイド膜、チタンシリ
サイド膜)を用いることができる。勿論、単層で用いても積層して用いても良い。
本実施例では、50nm厚の窒化タングステン(WN)膜と、350nm厚のタングス
テン(W)膜とでなる積層膜を用いる。これはスパッタ法で形成すれば良い。また、スパ
ッタガスとしてキセノン(Xe)、ネオン(Ne)等の不活性ガスを添加すると応力によ
る膜はがれを防止することができる。
またこの時、ゲート電極523、525はそれぞれn型不純物領域520、521の一
部とゲート絶縁膜514を介して重なるように形成する。この重なった部分が後にゲート
電極と重なったLDD領域となる。なお、ゲート電極524a、524bは断面では二つに
見えるが、実際は電気的に接続されている。
次に、図7(A)に示すように、ゲート電極522〜525及びマスク膜526をマス
クとして自己整合的にn型不純物元素(本実施例ではリン)を添加する。こうして形成さ
れる不純物領域527〜533にはn型不純物領域520、521の1/2〜1/10(
代表的には1/3〜1/4)の濃度でリンが添加されるように調節する。具体的には、1
×1016〜5×1018atoms/cm3(典型的には3×1017〜3×1018atoms/cm3)の濃度
が好ましい。
次に、図7(B)に示すように、ゲート電極等を覆う形でレジストマスク534a〜5
34dを形成し、n型不純物元素(本実施例ではリン)を添加して高濃度にリンを含む不
純物領域535〜542を形成する。ここでもフォスフィン(PH3)を用いたイオンド
ープ法で行い、この領域のリンの濃度は1×1020〜1×1021atoms/cm3(代表的には
2×1020〜5×1021atoms/cm3)となるように調節する。
この工程によってnチャネル型TFTのソース領域若しくはドレイン領域が形成される
が、スイッチング用TFTは、図7(A)の工程で形成したn型不純物領域530〜53
2の一部を残す。この残された領域が、図2におけるスイッチング用TFTのLDD領域
15a〜15dに対応する。
次に、図7(C)に示すように、レジストマスク534a〜534cを除去し、新たにレ
ジストマスク543を形成する。そして、p型不純物元素(本実施例ではボロン)を添加
し、高濃度にボロンを含む不純物領域544、545を形成する。ここではジボラン(B
26)を用いたイオンドープ法により3×1020〜3×1021atoms/cm3(代表的には5
×1020〜1×1021atoms/cm3ノ)濃度となるようにボロンを添加する。
なお、不純物領域544、545には既に1×1020〜1×1021atoms/cm3の濃度で
リンが添加されているが、ここで添加されるボロンはその少なくとも3倍以上の濃度で添
加される。そのため、予め形成されていたn型の不純物領域は完全にP型に反転し、P型
の不純物領域として機能する。
次に、図7(D)に示すように、レジストマスク543を除去した後、第1層間絶縁膜
546を形成する。第1層間絶縁膜546としては、珪素を含む絶縁膜を単層で用いるか
、その中で組み合わせた積層膜を用いれば良い。また、膜厚は400nm〜1.5μmと
すれば良い。本実施例では、200nm厚の窒化酸化珪素膜の上に800nm厚の酸化珪
素膜を積層した構造とする。
その後、それぞれの濃度で添加されたn型またはp型不純物元素を活性化する。活性化
手段としては、ファーネスアニール法が好ましい。本実施例では電熱炉において窒素雰囲
気中、550℃、4時間の熱処理を行う。
さらに、3〜100%の水素を含む雰囲気中で、300〜450℃で1〜12時間の熱
処理を行い水素化処理を行う。この工程は熱的に励起された水素により半導体膜の不対結
合手を水素終端する工程である。水素化の他の手段として、プラズマ水素化(プラズマに
より励起された水素を用いる)を行っても良い。
なお、水素化処理は第1層間絶縁膜546を形成する間に入れても良い。即ち、200
nm厚の窒化酸化珪素膜を形成した後で上記のように水素化処理を行い、その後で残り8
00nm厚の酸化珪素膜を形成しても構わない。
次に、図8(A)に示すように、第1層間絶縁膜546に対してコンタクトホールを形
成し、ソース配線547〜550と、ドレイン配線551〜553を形成する。なお、本
実施例ではこの電極を、Ti膜を100nm、Tiを含むアルミニウム膜を300nm、
Ti膜150nmをスパッタ法で連続形成した3層構造の積層膜とする。勿論、他の導電
膜でも良い。
次に、50〜500nm(代表的には200〜300nm)の厚さで第1パッシベーシ
ョン膜554を形成する。本実施例では第1パッシベーション膜554として300nm
厚の窒化酸化シリコン膜を用いる。これは窒化シリコン膜で代用しても良い。
この時、窒化酸化シリコン膜の形成に先立ってH2、NH3等水素を含むガスを用いてプ
ラズマ処理を行うことは有効である。この前処理により励起された水素が第1層間絶縁膜
546に供給され、熱処理を行うことで、第1パッシベーション膜554の膜質が改善さ
れる。それと同時に、第1層間絶縁膜546に添加された水素が下層側に拡散するため、
効果的に活性層を水素化することができる。
次に、図8(B)に示すように、有機樹脂からなる第2層間絶縁膜555を形成する。
有機樹脂としてはポリイミド、アクリル、BCB(ベンゾシクロブテン)等を使用するこ
とができる。特に、第2層間絶縁膜555はTFTが形成する段差を平坦化する必要があ
るので、平坦性に優れたアクリル膜が好ましい。本実施例では2.5μmの厚さでアクリ
ル膜を形成する。
次に、第2層間絶縁膜555、第1パッシベーション膜554にドレイン配線553に
達するコンタクトホールを形成し、画素電極(陽極)556を形成する。本実施例では酸
化インジウム・スズ(ITO)膜を110nmの厚さに形成し、パターニングを行って画
素電極とする。また、酸化インジウムに2〜20%の酸化亜鉛(ZnO)を混合した透明
導電膜を用いても良い。この画素電極がEL素子の陽極となる。
次に、珪素を含む絶縁膜(本実施例では酸化珪素膜)を500nmの厚さに形成し、画
素電極556に対応する位置に開口部を形成して第3層間絶縁膜557を形成する。開口
部を形成する際、ウェットエッチング法を用いることで容易にテーパー形状の側壁とする
ことができる。開口部の側壁が十分になだらかでないと段差に起因するEL層の劣化が顕
著な問題となってしまう。
次に、EL層558及び陰極(MgAg電極)559を、真空蒸着法を用いて大気解放
しないで連続形成する。 なお、EL層558の膜厚は800〜200nm(典型的には
100〜120nm)、陰極559の厚さは180〜300nm(典型的には200〜2
50nm)とすれば良い。
この工程では、赤色に対応する画素、緑色に対応する画素及び青色に対応する画素に対
して順次EL層及び陰極を形成する。但し、EL層は溶液に対する耐性に乏しいためフォ
トリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスク
を用いて所望の画素以外を隠し、必要箇所だけ選択的にEL層及び陰極を形成するのが好
ましい。
即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて
赤色発光のEL層及び陰極を選択的に形成する。次いで、緑色に対応する画素以外を全て
隠すマスクをセットし、そのマスクを用いて緑色発光のEL層及び陰極を選択的に形成す
る。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを
用いて青色発光のEL層及び陰極を選択的に形成する。なお、ここでは全て異なるマスク
を用いるように記載しているが、同じマスクを使いまわしても構わない。また、全画素に
EL層及び陰極を形成するまで真空を破らずに処理することが好ましい。
なお、EL層558としては公知の材料を用いることができる。公知の材料としては、
駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層、
発光層及び電子注入層でなる4層構造をEL層とすれば良い。
また、本実施例ではEL素子の陰極としてMgAg電極を用いた例を示すが、公知の他の
材料であっても良い。
また、保護電極560としてはアルミニウムを主成分とする導電膜を用いれば良い。保
護電極560はEL層及び陰極を形成した時とは異なるマスクを用いて真空蒸着法で形成
すれば良い。また、EL層及び陰極を形成した後で大気解放しないで連続的に形成するこ
とが好ましい。
最後に、窒化珪素膜でなる第2パッシベーション膜561を300nmの厚さに形成す
る。実際には保護電極560がEL層を水分等から保護する役割を果たすが、さらに第2
パッシベーション膜561を形成しておくことで、EL素子の信頼性をさらに高めること
ができる。
こうして図8(C)に示すような構造のアクティブマトリクス型EL表示装置が完成す
る。なお、実際には、図8(C)まで完成したら、さらに外気に曝されないように気密性
の高い保護フィルム(ラミネートフィルム、紫外線硬化樹脂フィルム等)やセラミックス
製シーリングカンなどのハウジング材でパッケージング(封入)することが好ましい。そ
の際、ハウジング材の内部を不活性雰囲気にしたり、内部に吸湿性材料(例えば酸化バリ
ウム)を配置することでEL層の信頼性(寿命)が向上する。
また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は
回路から引き回された端子と外部信号端子とを接続するためのコネクター(フレキシブル
プリントサーキット:FPC)を取り付けて製品として完成する。このような出荷できる
状態にまでしたEL表示装置を本明細書中ではELモジュールという。
ここで本実施例のアクティブマトリクス型EL表示装置の構成を図11の斜視図を用い
て説明する。本実施例のアクティブマトリクス型EL表示装置は、ガラス基板601上に
形成された、画素部602と、ゲート側駆動回路603と、ソース側駆動回路604で構
成される。画素部のスイッチング用TFT605はnチャネル型TFTであり、ゲート側
駆動回路603に接続されたゲート配線606、ソース側駆動回路604に接続されたソ
ース配線607の交点に配置されている。また、スイッチング用TFT605のドレイン
は電流制御用TFT608のゲートに接続されている。
さらに、電流制御用TFT606のソース側は電源供給線609に接続される。本実施
例のような構造では、電源供給線609には接地電位(アース電位)が与えられている。
また、電流制御用TFT608のドレインには抵抗体610を介してEL素子611が接
続されている。また、このEL素子611のカソードには所定の電圧(本実施例では10
〜12V)が加えられる。
そして、外部入出力端子となるFPC612には駆動回路まで信号を伝達するための入
出力配線(接続配線)613、614、及び電源供給線609に接続された入出力配線6
15が設けられている。
さらに、ハウジング材をも含めた本実施例のELモジュールについて図12(A)、(
B)を用いて説明する。なお、必要に応じて図11で用いた符号を引用することにする。
基板1200上には画素部1201、データ信号側駆動回路1202、ゲート信号側駆
動回路1203が形成されている。それぞれの駆動回路からの各種配線は、入出力配線6
13〜615を経てFPC612に至り外部機器へと接続される。
このとき少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてハウジン
グ材1204を設ける。なお、ハウジング材1204はEL素子の外寸よりも内寸が大き
い凹部を有する形状又はシート形状であり、接着剤1205によって、基板1200と共
同して密閉空間を形成するようにして基板1200に固着される。このとき、EL素子は
完全に前記密閉空間に封入された状態となり、外気から完全に遮断される。なお、ハウジ
ング材1204は複数設けても構わない。
また、ハウジング材1204の材質はガラス、ポリマー等の絶縁性物質が好ましい。例
えば、非晶質ガラス(硼硅酸塩ガラス、石英等)、結晶化ガラス、セラミックスガラス、
有機系樹脂(アクリル系樹脂、スチレン系樹脂、ポリカーボネート系樹脂、エポキシ系樹
脂等)、シリコーン系樹脂が挙げられる。また、セラミックスを用いても良い。また、接
着剤1205が絶縁性物質であるならステンレス合金等の金属材料を用いることも可能で
ある。
また、接着剤1205の材質は、エポキシ系樹脂、アクリレート系樹脂等の接着剤を用
いることが可能である。さらに、熱硬化性樹脂や光硬化性樹脂を接着剤として用いること
もできる。但し、可能な限り酸素、水分を透過しない材質であることが必要である。
さらに、ハウジング材と基板1200との間の空隙1206は不活性ガス(アルゴン、
ヘリウム、窒素等)を充填しておくことが望ましい。また、ガスに限らず不活性液体(パ
ーフルオロアルカンに代表されるの液状フッ素化炭素等)を用いることも可能である。不
活性液体に関しては特開平8−78519号で用いられているような材料で良い。
また、空隙1206に乾燥剤を設けておくことも有効である。乾燥剤としては特開平9
−148066号公報に記載されているような材料を用いることができる。典型的には酸
化バリウムを用いれば良い。
また、図12(B)に示すように、画素部には個々に孤立したEL素子を有する複数の
画素が設けられ、それらは全て保護電極1207を共通電極として有している。本実施例
では、EL層、陰極(MgAg電極)及び保護電極を大気解放しないで連続形成すること
が好ましいとしたが、EL層と陰極とを同じマスク材を用いて形成し、保護電極だけ別の
マスク材で形成すれば図12(B)の構造を実現することができる。
このとき、EL層と陰極は画素部のみ設ければよく、駆動回路の上に設ける必要はない
。勿論、駆動回路上に設けられていても問題とはならないが、EL層にアルカリ金属が含
まれていることを考慮すると設けない方が好ましい。
なお、保護電極1207は1208で示される領域において、画素電極と同一材料でな
る接続配線1209を介して入出力配線1210に接続される。入出力配線1210は保
護電極1207に所定の電圧(本実施例では接地電位、具体的には0V)を与えるための
電源供給線であり、導電性ペースト材料1211を介してFPC611に接続される。
ここで領域1208におけるコンタクト構造を実現するための作製工程について図13
を用いて説明する。
まず、本実施例の工程に従って図8(A)の状態を得る。このとき、基板端部(図12
(B)において1208で示される領域)において第1層間絶縁膜544及びゲート絶縁
膜514を除去し、その上に入出力配線1210を形成する。
勿論、図8(A)のソース配線及びドレイン配線と同時に形成される。(図13(A))
次に、図8(B)において第2層間絶縁膜553及び第1パッシベーション膜552を
エッチングする際に、1301で示される領域を除去し、且つ開孔部1802を形成する
。そして、開孔部1302を覆うようにして接続配線1209を形成する。勿論、この接
続配線1209は図8(B)において画素電極554と同時に形成される。(図13(B
))
この状態で画素部ではEL素子の形成工程(第3層間絶縁膜、EL層及び陰極の形成工
程)が行われる。この際、図13に示される領域ではマスク等を用いて第3層間絶縁膜や
EL素子が形成されないようにする。そして、陰極557を形成した後、別のマスクを用
いて保護電極558を形成する。これにより保護電極558と入出力配線1210とが接
続配線1209を介して電気的に接続される。さらに、第2パッシベーション膜559を
設けて図13(C)の状態を得る。
以上の工程により図12(B)の1208で示される領域のコンタクト構造が実現され
る。そして、入出力配線1210はハウジング材1204と基板1200との間を隙間(
但し接着剤1205で充填されている。即ち、接着剤1205は入出力配線の段差を十分
に平坦化しうる厚さが必要である。)を通ってFPC611に接続される。なお、ここで
は入出力配線1210について説明したが、他の出力配線612〜614も同様にしてハ
ウジング材1204の下を通ってFPC611に接続される。
本実施例では、画素の構成を図1(B)に示した構成と異なるものとした例を図14に
示す。
本実施例では、図1(B)に示した二つの画素を、接地電位を与えるための電源供給線
111について対称となるように配置する。即ち、図14に示すように、電源供給線11
1を隣接する二つの画素間で共通化することで必要とする配線の本数を低減する。なお、
画素内に配置されるTFT構造等はそのままで良い。
このような構成とすれば、より高精細な画素部を作製することが可能となり、画像の品
質が向上する。
また、電源供給線111を共通化することで、電源供給線111の線幅のマージンが広
がり、画像の明るさを落とすことなく電源供給線111の線幅を広げることができる。そ
れにより電源供給線111の電圧降下の影響を低減することができ、画素の位置によって
電源供給線111から供給される電圧が異なるようなことを防ぐことが可能である。
なお、本実施例の構成は実施例1の作製工程に従って容易に実現することが可能である
本実施例では、図1と異なる構造の画素部を形成する場合について図15を用いて説明
する。なお、第2層間絶縁膜48を形成する工程までは実施例1に従えば良い。また、第
2層間絶縁膜48で覆われたスイッチング用TFT201、電流制御用TFT202は図
1と同じ構造であるので、ここでの説明は省略する。
本実施例の場合、第2層間絶縁膜48及び第1パッシベーション膜47に対してコンタ
クトホールを形成したら、画素電極61を形成する。本実施例では画素電極61として、
200nm厚のアルミニウム合金膜(1wt%のチタンを含有したアルミニウム膜)を設け
る。なお、画素電極の材料としては金属材料であれば如何なる材料でも良いが、反射率の
高い材料であることが好ましい。
そして、その上に酸化珪素膜でなる第3層間絶縁膜62を300nmの厚さに形成し、
陰極63として230nm厚のMgAg電極、EL層64として下から電子輸送層20n
m、発光層40nm、正孔輸送層30nmを形成する。但し、EL層64は陰極63より
も若干大きいパターンとなるように形成しておく必要がある。こうすることで陰極63が
後に形成する陽極65と短絡することを防ぐことができる。
このとき、陰極63とEL層64はマルチチャンバー方式(クラスターツール方式とも
いう)の真空蒸着機を用いて大気解放しないで連続的に形成するが、まず第1マスクで全
画素に陰極63を形成し、次いで第2マスクで赤色発光のEL層を形成する。そして、第
2マスクを精密に制御しながらずらして順次緑色発光のEL層、青色発光のEL層を形成
する。
なお、RGBに対応する画素がストライプ状に並んでいる時は上記のような方法で第2
マスクをずらすだけで良いが、いわゆるデルタ配置と呼ばれる画素構造を実現するには、
緑色発光のEL層用に第3マスク、青色発光のEL層用に第4マスクを別途用いても構わ
ない。
こうしてEL層65まで形成したら、その上に透明導電膜(本実施例ではITO膜に1
0wt%の酸化亜鉛を含有させた薄膜)でなる陽極65を110nmの厚さに形成する。こ
うしてEL素子206が形成され、実施例1に示した材料でもって第2パッシベーション
膜66を形成すれば図15に示すような構造の画素が完成する。なお、この場合、図1と
は陰極及び陽極の位置が逆になるため、電流制御用TFT202のソース配線に接続され
る電源供給線には10〜12Vの電圧が与えられ、陽極65に接続される電源には0V(
接地電位)が与えられる。
本実施例の構造とした場合、各画素で生成された赤色、緑色又は青色の光はTFTが形
成された基板とは反対側に放射される。そのため、画素内のほぼ全域、即ちTFTが形成
された領域をも有効な発光領域として用いることができる。その結果、画素の有効発光面
積が大幅に向上し、画像の明るさやコントラスト比(明暗の比)が向上する。
なお、本実施例の構成は、実施例1、2のいずれの構成とも自由に組み合わせることが
可能である。
本実施例では、実施例1によって作製されたアクティブマトリクス型EL表示装置の画
素構造の一例を説明する。説明には図16を用いる。なお、図16において図1又は図2
と対応する部分には適宜、図1又は図2の符号を引用する。
図16において、201はスイッチング用TFTであり、ソース領域13、ドレイン領
域14、ゲート配線(ゲート配線を兼ねる)106を含む。また、202は電流制御用T
FTであり、ソース領域26、ドレイン領域27、ゲート電極30を含む。また、電流制
御用TFT202のドレインは抵抗体33(但し、図16においてマスク膜55の下に存
在する半導体層を指す)、接続領域34及びドレイン配線32を介して画素電極49と電
気的に接続される。なお、51,52で示される点線はEL層51と陰極52の形成位置
を示し、画素電極49、EL層51及び陰極52でEL素子203を形成している。
このとき、スイッチング用TFT201のドレイン配線22はコンタクト部1601に
て電流制御用TFT202のゲート電極30に電気的に接続される。また、そのゲート電
極30は電流制御用TFT202のソース配線31と重なる部分において保持容量113
を形成する。このソース配線31は接地電位を与える電源供給線111と電気的に接続さ
れている。
なお、本実施例において図16に示した画素構造は本願発明を何ら限定するものではな
く、好ましい一例に過ぎない。スイッチング用TFT、電流制御用TFT又は保持容量を
どのような位置に形成するかは実施者が適宜設計すれば良い。
本実施例は、実施例1〜3のいずれの構成とも自由に組み合わせて実施することが可能で
ある。
本実施例では、アクティブマトリクス型EL表示装置の画素構造を実施例4とは異なる
構造とした場合の一例を説明する。具体的には、図16に示した画素構造において、ゲー
ト配線の材料を異なるものとした例を図17に示す。なお、図17は図16のゲート配線
の構成のみが異なるだけでその他は同じであるので、特に詳細な説明は省略する。
図17において、71a、71bは実施例1のゲート電極と同様に窒化タングステン膜と
タングステン膜の積層膜で形成されたゲート電極である。これらは図17に示すように各
々孤立したパターンとしても良いし、各々電気的に接続されたパターンとしても良いが、
形成された時点では電気的にフローティング状態にある。
ゲート電極71a、71bとしては窒化タンタル膜とタンタル膜の積層膜やモリブデンと
タングステンの合金膜など他の導電膜を用いても良い。しかしながら、3μm以下(好ま
しくは2μm以下)の微細な線幅を形成しうる加工性に優れた膜であることが望ましい。
また、ゲート絶縁膜を拡散して活性層中へ侵入するような元素を含む膜でないことが望ま
しい。
これに対して、ゲート配線72としてゲート電極71a、71bよりも低抵抗な導電膜、
代表的にはアルミニウムを主成分とする合金膜や銅を主成分とする合金膜を用いる。ゲー
ト配線72には特に微細な加工性は要求されない。また、活性層と重なることもないので
絶縁膜中を拡散しやすいアルミニウムや銅を含んでいても問題とはならない。
本実施例の構造とする場合、実施例1の図7(D)の工程において第1層間絶縁膜54
4を形成する前に活性化工程を行えば良い。この場合、ゲート電極71a、71bが露呈し
た状態で熱処理を加えることになるが、十分に不活性な雰囲気、好ましくは酸素濃度が1
ppm以下である不活性雰囲気で熱処理を行う分にはゲート電極71a、71bが酸化される
ことはない。即ち、酸化により抵抗値が増加することもないし、除去の困難は絶縁膜(酸
化膜)で覆われてしまうようなこともない。
そして、活性化工程が終了したら、アルミニウム又は銅を主成分とする導電膜を形成し
、パターニングによりゲート配線72を形成すればよい。この時点でゲート電極71a、
71bとゲート配線72との接触する部分では良好なオーミックコンタクトが確保され、
ゲート電極71a、71bに所定のゲート電圧を加えることが可能となる。
本実施例の構造は、特に画像表示領域の面積が大きくなった場合において有効である。
その理由を以下に説明する。
本願発明のEL表示装置は1フレームを複数のサブフレームに分割して駆動するため、
画素部を駆動する駆動回路にかかる負担は大きい。これを低減するには画素部が有する負
荷(配線抵抗、寄生容量またはTFTの書き込み容量など)を可能な限り低減することが
好ましい。
TFTの書き込み容量は本願発明で用いるポリシリコン膜によって非常に動作性能の高
いTFTが実現できるためさほど問題とはならない。また、データ配線やゲート配線に付
加される寄生容量は大部分がそれら配線の上に形成されたEL素子の陰極(または保護電
極)との間で形成されるが、この点については第2層間絶縁膜として比誘電率の低い有機
樹脂膜を1.5〜2.5μmという厚さで形成するので寄生容量は殆ど無視できる。
このことより本願発明を画素部の面積の大きいEL表示装置に実施する上で最も障害と
なるのはデータ配線やゲート配線の配線抵抗となる。勿論、データ信号側駆動回路を複数
に分割して並列処理をさせたり、画素部を挟んでデータ信号側駆動回路やゲート信号側駆
動回路を設けて双方向から信号を送り、実質的に駆動回路の動作周波数を落とすようなこ
とも可能である。但し、その場合は駆動回路の専有面積が大きくなるなど別の問題が生じ
てしまう。
従って、本実施例のような構造によってゲート配線の配線抵抗を極力低減することは、
本願発明を実施する上で非常に有効である。なお、本実施例において図17に示した画素
構造は本願発明を何ら限定するものではなく、好ましい一例に過ぎない。また、本実施例
は、実施例1〜3のいずれの構成とも自由に組み合わせて実施することが可能である。
本願発明のように1フレームを複数のサブフレームに分割する時分割階調を行うには極
めて高速に駆動するデータ信号側駆動回路が必要となる。即ち、非常に動作速度(応答速
度)の速いTFTを用いることが好ましい。本実施例では、非常に高速で駆動することの
できるTFTを作製する上で極めて適したシリコン膜を活性層として用いる例を示す。
実施例1に従って図5(E)の工程まで行うと、特異な結晶構造でなるシリコン膜(実
施例1ではポリシリコン膜)が得られる。このシリコン膜は結晶粒界の連続性が高く、且
つ結晶方位が揃っており、TFTの活性層とすることで非常に高い動作速度を示すTFT
が得られる。本明細書中では本実施例で説明するシリコン膜を連続粒界結晶シリコン膜と
呼ぶことにする。以下に、上記連続粒界結晶シリコン膜を試作して観察した結果について
説明する。
連続粒界結晶シリコン膜は、微視的に見れば複数の針状又は棒状の結晶(以下、棒状結
晶という)が集まって並んだ結晶構造を有する。このことはTEM(透過型電子顕微鏡法
)による観察で容易に確認できた。
また、連続粒界結晶シリコン膜についてスポット径1.35μmの電子線回折像を詳細
に観察した結果、僅かなゆらぎはあるものの{110}面に対応する回折斑点がきれいに
現れており、結晶軸に多少のずれが含まれているものの主たる配向面として{110}面
を有することが確認できた。
図19(A)は連続粒界結晶シリコン膜にスポット径1.35μmの電子線を照射して
得た電子線回折像である。一方、図19(B)は従来のポリシリコン膜に同条件で電子線
を照射して得た電子線回折像である。なお、いずれも写真中央が電子線の照射された位置
(電子線の照射点)である。
図19(A)の方は{110}面に対応する回折斑点が比較的きれいに現れているのに
対し、図19(B)の方はまるで不規則であり、配向面がばらばらであることが一目瞭然
である。このように連続粒界結晶シリコン膜は電子線回折写真を見れば、ただちに従来の
半導体膜と区別することができる。
なお、図19(A)の電子線回折像において{110}面に対応する回折斑点が現れて
いることは、{110}配向の単結晶シリコンウェハの電子線回折像と比較すれば明らか
である。また、単結晶シリコンウェハの回折斑点は鋭い点で見えるのに対し、連続粒界結
晶シリコン膜の回折斑点は電子線の照射点を中心とした同心円上に広がりを有する。
これは連続粒界結晶シリコン膜の特徴でもある。各結晶粒は個々に{110}面を配向
面としているため、一つの結晶粒について見れば単結晶シリコンと同様の回折斑点が得ら
れると予想される。しかし、実際には複数の結晶粒の集合体であるため、各結晶粒は{1
10}面を配向面としているものの、それぞれが結晶軸周りに僅かな回転を含み、それぞ
れの結晶粒に対応する回折点が同心円上に複数個現れる。それらが重なって広がりを見せ
るのである。
但し、個々の結晶粒は後述するように極めて整合性の良い結晶粒界を形成するため、結
晶軸周りの僅かな回転は結晶性を損なう要因とはならない。従って、連続粒界結晶シリコ
ン膜の電子線回折像は、実質的には{110}配向の単結晶シリコンウェハの電子線回折
像と差異はないと言える。
以上のことから、本実施例においてTFTの活性層として用いるシリコン膜は、{11
0}配向に対応する電子線回折像を示すシリコン膜であると言って差し支えないと考える
次に、連続粒界結晶シリコン膜の結晶粒界について述べる。なお、説明の便宜上、結晶
粒界と呼んでいるが、ある結晶粒とそこから派生した(枝分かれした)
別の結晶粒との界面とも考えられる。いずれにしても、本明細書中では前述のような界面
をも含めて結晶粒界と呼ぶ。
本出願人は個々の棒状結晶が接して形成する結晶粒界をHR−TEM(高分解能透過型
電子顕微鏡法)により観察し、結晶粒界において結晶格子に連続性があることを確認した
。これは観察される格子縞が結晶粒界において連続的に繋がっていることから容易に確認
できた。
なお、結晶粒界における結晶格子の連続性は、その結晶粒界が「平面状粒界」と呼ばれ
る粒界であることに起因する。本明細書における平面状粒界の定義は、「Characterizati
on of High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement ;Ryuichi Sh
imokawa and Yutaka Hayashi,Japanese Journal of Applied Physics vol.27,No.5,pp
.751-758,1988」に記載された「Planar boundary 」である。
上記論文によれば、平面状粒界には双晶粒界、特殊な積層欠陥、特殊なtwist 粒界など
が含まれる。この平面状粒界は電気的に不活性であるという特徴を持つ。即ち、結晶粒界
でありながらキャリアの移動を阻害するトラップとして機能しないため、実質的に存在し
ないと見なすことができる。
特に結晶軸(結晶面に垂直な軸)が〈110〉軸である場合、{211}双晶粒界や{
111}双晶粒界はΣ3の対応粒界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す
指針となるパラメータであり、Σ値が小さいほど整合性の良い粒界であることが知られて
いる。
連続粒界結晶シリコン膜をTEM観察した結果、結晶粒界の殆どがΣ3の対応粒界であ
ることが判明した。これは、二つの結晶粒の間に形成された結晶粒界において、両方の結
晶粒の面方位が{110}である場合、{111}面に対応する格子縞がなす角をθとす
ると、θ=70.5°の時にΣ3の対応粒界となることから判断した。
なお、θ=38.9°の時にはΣ9の対応粒界となるが、この様な他の結晶粒界も存在
した。
この様な対応粒界は、同一面方位の結晶粒間にしか形成されない。即ち、連続粒界結晶
シリコン膜は面方位が概略{110}で揃っているからこそ、広範囲に渡ってこの様な対
応粒界を形成し得たと言える。
この様な結晶構造(正確には結晶粒界の構造)は、結晶粒界において異なる二つの結晶
粒が極めて整合性よく接合していることを示している。即ち、結晶粒界において結晶格子
が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となって
いる。従って、この様な結晶構造を有する半導体薄膜は実質的に結晶粒界が存在しない見
なすことができる。
またさらに、連続粒界結晶シリコン膜を形成する際に700〜1150℃の加熱処理を
工程途中で行うことによって、結晶粒内に存在する欠陥(積層欠陥等)
が殆ど消滅することがTEM観察によって確認されている。これはこの熱処理工程の前後
で欠陥数が大幅に低減されていることからも明らかである。
この欠陥数の差は電子スピン共鳴分析(Electron Spin Resonance :ESR)
によってスピン密度の差となって現れる。現状では連続粒界結晶シリコン膜のスピン密度
は少なくとも 5×1017spins/cm3以下(好ましくは 3×1017spins/cm3以下)であることが
判明している。ただし、この測定値は現存する測定装置の検出限界に近いので、実際のス
ピン密度はさらに低いと予想される。
なお、連続粒界結晶シリコン膜についてのさらに詳細な説明は、本出願人による特願平
10−044659号出願明細書、特願平10−152316号出願明細書、特願平10
−152308号出願明細書または特願平10−152305号出願明細書を参照すれば
良い。
また、連続粒界結晶シリコン膜を活性層として試作したTFTは、MOSFETに匹敵
する電気特性を示した。本出願人が試作したTFT(但し、活性層の膜厚は30nm、ゲ
ート絶縁膜の膜厚は100nm)からは次に示す様なデータが得られている。
(1)スイッチング性能(オン/オフ動作切り換えの俊敏性)の指標となるサブスレッ
ショルド係数が、Nチャネル型TFTおよびPチャネル型TFTともに60〜100mV/decade
(代表的には60〜85mV/decade )と小さい。
(2)TFTの動作速度の指標となる電界効果移動度(μFE)が、Nチャネル型TFT
で 200〜650cm2/Vs (代表的には 300〜500cm2/Vs )、Pチャネル型TFTで100〜300cm
2/Vs(代表的には 150〜200cm2/Vs)と大きい。
(3)TFTの駆動電圧の指標となるしきい値電圧(Vth)が、Nチャネル型TFTで
-0.5〜1.5 V、Pチャネル型TFTで-1.5〜0.5 Vと小さい。
以上の様に、極めて優れたスイッチング特性および高速動作特性が実現可能であること
が確認されている。さらに、上記TFTを用いて試作したリングオシレータでは最大で約
1GHzの発振周波数を得ることができた。なお、試作したリングオシレータの構成は次
の様になっている。
段数:9段 TFTのゲート絶縁膜の膜厚:30nm及び50nm TFTのゲート長
(チャネル長):0.6μm
また、実際にシフトレジスタを試作して動作周波数を確認した。その結果、ゲート絶縁
膜の膜厚30nm、ゲート長0.6μm、電源電圧5V、段数50段のシフトレジスタに
おいて動作周波数100MHzの出力パルスが得られた。
以上の様なリングシレータおよびシフトレジスタの驚異的なデータは、連続粒界結晶シ
リコン膜を活性層とするTFTが、単結晶シリコンを用いたMOSFETに匹敵する、若
しくは凌駕する動作性能をもつことを示唆する。
以上のように、連続粒界結晶シリコン膜を用いることで極めて動作速度の速いTFTが
形成され、そのTFTで駆動回路を形成することで高速動作の可能な駆動回路を実現する
ことができる。即ち、以上のようなTFTを、本願発明を実施する上で用いることは極め
て有効である。
また、連続粒界結晶シリコン膜を用いたTFTは駆動回路に限らず、画素部に配置する
スイッチング用TFTや電流制御用TFTに用いることも有効である。
動作速度が速くなることで保持容量への書き込み時間も短縮され、EL素子を発光させる
応答速度も速くなるため、より明るく鮮明な画像を提供しうる。
実施例6では非常に高速で駆動しうるTFTを用いて駆動回路を形成する例を示したが
、本実施例では、本願発明を実施する上で有効な画素部の駆動方法について説明する。説
明には図20を用いる。
本実施例では、画素部80を二つの画素部80a、80bに分け、画素部80aをデータ
信号側駆動回路81a及びゲート信号側駆動回路82aで駆動し、画素部80bをデータ信
号側駆動回路81b及びゲート信号側駆動回路82bで駆動する。
この場合、画素部80a、80bを同時に同じ周波数で駆動すれば、データ信号側駆動回
路81a、81b及びゲート信号側駆動回路82a、82bの動作周波数を半分に落とすこと
ができる。そのため、動作マージンが広がり、信頼性が高く、消費電力の少ないEL表示
装置を得ることができる。
さらに、動作周波数を変えなければアドレス期間を半分にすることができるため、その
分だけサステイン期間を長めにとることができる。即ち、発光時間をより長く確保するこ
とができるため、画像の明るさを向上させることができる。
また、画素部80aと80bとを併せて1画像を表示することもできるし、画素部80a
と80bとで各々異なる画像を表示させても良い。例えば、どちらか片方が静止画で他方
が動画という場合もありうる。即ち、画素部80に動画と静止画が混在するような場合が
あっても良い。
なお、本実施例では画素部を二つに分けているがさらに複数の画素部に分割することも
可能である。また、本実施例の構成は、実施例1〜6のいずれの構成とも自由に組み合わ
せて実施することが可能である。
本実施例では、本願発明を実施する上で有効な画素部の駆動方法について、実施例7と
は異なる駆動方法とした場合を示す。説明には図21を用いる。
本実施例では、画素部83を四つの画素部83a〜83dに分け、画素部83a〜83dを
各々データ信号側駆動回路84a〜84d及びゲート信号側駆動回路85a〜85dで駆動す
る。
この場合、画素部83a〜83dを同時に同じ周波数で駆動することでデータ信号側駆動
回路84a〜84d及びゲート信号側駆動回路85a〜85dの動作周波数を各々1/4に落
とすことができる。そのため、実施例7の場合よりも動作マージンが広がり、信頼性が高
く、消費電力の少ないEL表示装置を得ることができる。
さらに、動作周波数を変えなければアドレス期間を1/4にすることができるため、そ
の分だけサステイン期間を長めにとることができる。即ち、発光時間をより長く確保する
ことができるため、画像の明るさを向上させることができる。
また、画素部83a〜83d全てを併せて1画像を表示することができる。さらに画素部
83a、83bで1画像を表示し、画素部83c、83dで1画像を表示し、結果的に異なる
2枚の画像を同時に表示することも可能である。さらに画素部83a、83bでなる画像を
静止画とし、画素部83c、83dでなる画像を動画とすることも可能である。即ち、画素
部83に動画と静止画とが混在するような場合があっても良い。
なお、本実施例では画素部を四つに分けているがさらに複数の画素部に分割することも
可能である。また、本実施例の構成は、実施例1〜6のいずれの構成とも自由に組み合わ
せて実施することが可能である。
本実施例では、本願発明を実施する上で有効な画素部の駆動方法について、実施例8と
は異なる駆動方法とした場合を示す。説明には図22を用いる。
本実施例では、画素部86を四つの画素部86a〜86dに分け、画素部86aをデータ
信号側駆動回路87a及びゲート信号側駆動回路88aで駆動し、画素部86bをデータ信
号側駆動回路87b及びゲート信号側駆動回路88aで駆動する。同様に、画素部86cを
データ信号側駆動回路87c及びゲート信号側駆動回路88bで駆動し、画素部86dをデ
ータ信号側駆動回路87d及びゲート信号側駆動回路88bで駆動する。
この場合、画素部86a〜86dを同時に同じ周波数で駆動することでデータ信号側駆動
回路87a〜87dの動作周波数を各々1/4に落とすことができ、ゲート信号側駆動回路
88a、88bの動作周波数を各々1/2に落とすことができる。そのため、実施例7の場
合よりも動作マージンが広がり、信頼性が高く、消費電力の少ないEL表示装置を得るこ
とができる。
さらに、動作周波数を変えなければアドレス期間を1/4にすることができるため、そ
の分だけサステイン期間を長めにとることができる。即ち、発光時間をより長く確保する
ことができるため、画像の明るさを向上させることができる。
また、画素部86a〜86d全てを併せて1画像を表示することもできるし、画素部86
a〜86dにおいて各々異なる画像を表示させても良い。勿論、86a〜86cで1画像を表
示し、画素部86dのみ異なる画像とすることも可能である。
また、画素部86に動画と静止画とが混在する場合があっても良い。
なお、本実施例の構成は、実施例1〜6のいずれの構成とも自由に組み合わせて実施す
ることが可能である。
実施例1の図2に示した構造において、活性層と基板11との間に設けられる下地膜1
2として、放熱効果の高い材料を用いることは有効である。特に電流制御用TFTは長時
間に渡って比較的多くの電流を流すことになるため発熱しやすく、自己発熱による劣化が
問題となりうる。そのような場合に、本実施例のように下地膜が放熱効果を有することで
TFTの熱劣化を抑制することができる。
放熱効果をもつ透光性材料としては、B(ホウ素)、C(炭素)、N(窒素)
から選ばれた少なくとも一つの元素と、Al(アルミニウム)、Si(珪素)、P(リン
)から選ばれた少なくとも一つの元素とを含む絶縁膜が挙げられる。
例えば、窒化アルミニウム(AlxNy)に代表されるアルミニウムの窒化物、炭化珪
素(SixCy)に代表される珪素の炭化物、窒化珪素(SixNy)
に代表される珪素の窒化物、窒化ホウ素(BxNy)に代表されるホウ素の窒化物、リン
化ホウ素(BxPy)に代表されるホウ素のリン化物を用いることが可能である。また、
酸化アルミニウム(AlxOy)に代表されるアルミニウムの酸化物は透光性に優れ、熱
伝導率が20Wm-1-1であり、好ましい材料の一つと言える。なお、上記透光性材料に
おいて、x、yは任意の整数である。
また、上記化合物に他の元素を組み合わせることもできる。例えば、酸化アルミニウム
に窒素を添加して、AlNxOyで示される窒化酸化アルミニウムを用いることも可能で
ある。この材料にも放熱効果だけでなく、水分やアルカリ金属等の侵入を防ぐ効果がある
。なお、上記窒化酸化アルミニウムにおいて、x、yは任意の整数である。
また、特開昭62−90260号公報に記載された材料を用いることができる。即ち、
Si、Al、N、O、Mを含む絶縁膜(但し、Mは希土類元素の少なくとも一種、好まし
くはCe(セリウム),Yb(イッテルビウム),Sm(サマリウム),Er(エルビウ
ム),Y(イットリウム)、La(ランタン)、Gd(ガドリニウム)、Dy(ジスプロ
シウム)、Nd(ネオジウム)から選ばれた少なくとも一つの元素)を用いることもでき
る。これらの材料にも放熱効果だけでなく、水分やアルカリ金属等の侵入を防ぐ効果があ
る。
また、少なくともダイヤモンド薄膜又はアモルファスカーボン膜(特にダイヤモンドに
特性の近いもの、ダイヤモンドライクカーボン等と呼ばれる。)を含む炭素膜を用いるこ
ともできる。これらは非常に熱伝導率が高く、放熱層として極めて有効である。但し、膜
厚が厚くなると褐色を帯びて透過率が低下するため、なるべく薄い膜厚(好ましくは5〜
100nm)で用いることが好ましい。
また、上記放熱効果をもつ材料からなる薄膜を単体で用いることもできるが、これらの
薄膜と、珪素を含む絶縁膜とを積層して用いても良い。
なお、本実施例の構成は、実施例1〜9のいずれの構成とも自由に組み合わせて実施す
ることが可能である。
実施例1ではEL層として有機EL材料を用いることが好ましいとしたが、本願発明は
無機EL材料を用いても実施できる。但し、現在の無機EL材料は非常に駆動電圧が高い
ため、そのような駆動電圧に耐えうる耐圧特性を有するTFTを用いなければならない。
または、将来的にさらに駆動電圧の低い無機EL材料が開発されれば、本願発明に適用
することは可能である。
また、本実施例の構成は、実施例1〜10のいずれの構成とも自由に組み合わせること
が可能である。
本願発明を実施して形成されたアクティブマトリクス型EL表示装置(ELモジュール
)は、自発光型であるため液晶表示装置に比べて明るい場所での視認性に優れている。そ
のため本願発明は直視型のELディスプレイ(ELモジュールを組み込んだ表示ディスプ
レイを指す)に対して実施することが可能である。ELディスプレイとしてはパソコンモ
ニタ、TV放送受信用モニタ、広告表示モニタ等が挙げられる。
また、本願発明は上述のELディスプレイも含めて、表示ディスプレイを部品として含
むあらゆる電子装置に対して実施することが可能である。
そのような電子装置としては、ELディスプレイ、ビデオカメラ、デジタルカメラ、頭部取り付け型ディスプレイ(ヘッドマウントディスプレイ等)、カーナビゲーション、パーソナルコンピュータ、携帯情報端末(モバイルコンピュータ、携帯電話または電子書籍等)、記録媒体を備えた画像再生装置(具体的にはコンパクトディスク(CD)、レーザーディスク(登録商標)(LD)又はデジタルビデオディスク(DVD)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。それら電子装置の例を図18に示す。
図18(A)はパーソナルコンピュータであり、本体2001、筐体2002、表示装
置2003、キーボード2004等を含む。本願発明は表示装置2003に用いることが
できる。
図18(B)はビデオカメラであり、本体2101、表示装置2102、音声入力部2
103、操作スイッチ2104、バッテリー2105、受像部2106等を含む。本願発
明を表示装置2102に用いることができる。
図18(C)は頭部取り付け型のELディスプレイの一部(右片側)であり、本体23
01、信号ケーブル2302、頭部固定バンド2303、表示モニタ2304、光学系2
305、表示装置2306等を含む。本発明は表示装置2306に用いることができる。
図18(D)は記録媒体を備えた画像再生装置(具体的にはDVD再生装置)
であり、本体2401、記録媒体(CD、LDまたはDVD等)2402、操作スイッチ
2403、表示装置(a)2404、表示装置(b)2405等を含む。表示装置(a)
は主として画像情報を表示し、表示装置(b)は主として文字情報を表示するが、本発明
はこれら表示装置(a)、(b)に用いることができる。なお、記録媒体を備えた画像再
生装置としては、CD再生装置、ゲーム機器などに本発明を用いることができる。
図18(E)は携帯型(モバイル)コンピュータであり、本体2501、カメラ部25
02、受像部2503、操作スイッチ2504、表示装置2505等を含む。本発明は表
示装置2505に用いることができる。
また、将来的にEL材料の発光輝度が高くなれば、フロント型若しくはリア型のプロジ
ェクターに用いることも可能となる。
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用するこ
とが可能である。また、本実施例の電子機器は実施例1〜11のどのような組み合わせか
らなる構成を用いても実現することができる。
本実施例では、実際のEL表示装置(但しモノクロ表示)の仕様に沿って電流制御用T
FTとEL素子との間に設ける抵抗体の抵抗値を決めた例を示す。
まずEL層として用いるEL材料を決定する。本実施例では、ITOでなる陽極上に、
正孔輸送層として50nm厚のTPD、EL層として50nm厚のAlqを形成し、その
上にMgAgでなる陰極を設けた構造のEL素子を作製した。
但し、ストライプ状のITOパターン(2mm幅)上にEL層を全面蒸着し、ITOパタ
ーンと直交するようにストライプ状のMgAg電極(2mm幅)を形成した。
このとき作製したEL素子の駆動電圧(Voltage)と電流密度(Current Density)の関
係を図23(A)に示す。また、電流密度と発光の輝度(Luminance)
の関係を図23(B)に示す。なお、本実施例のEL素子は524nm付近の波長に発光
ピークをもち、色度座標はx=0.30、y=0.57であった。
図23(B)によれば5000cd/m2の輝度を出すためには約100mA/cm2
電流密度が必要となる。そこで一辺約156μmの正方形の画素をマトリクス状に備えた
対角5インチの画素部を有するEL表示装置を考えると、一画素あたりに必要な電流は約
24μAとなる。
図23(A)に示すように、本実施例で用いるEL材料は10V加えた時に100mA
/cm2の電流密度で電流が流れるので、10Vを加えた時に約24μAの電流を安定に
流すためには約420kΩの抵抗が必要となる。
従って、図1(B)に示す抵抗体109として420kΩの抵抗体を設ければEL素子
110には常に約24μAという定電流を安定して供給することができる。その結果、発
光輝度を約5000cd/m2として明るい画像を表示することが可能である。
勿論、EL層の寿命を延ばすには、抵抗体の抵抗値をさらに高めてEL素子に流れる電
流を抑えれば良い。その代わり、発光輝度はやや落ちることになる。例えば1000cd
/m2程度の輝度で十分であれば必要な電流密度は30mA/cm2程度、EL素子の駆動
電圧は約6Vであるので、一画素あたり7.3μAの電流が流れれば良い。従って、約8
20kΩの抵抗体が必要となる。
このように、EL表示装置の各パラメータを用いれば本願発明に必要な抵抗体の抵抗値
を容易に導くことができる。

Claims (2)

  1. ガラス基板の上方に半導体層を有し、
    前記半導体層の上方に第1の絶縁層を有し、
    前記第1の絶縁層の上方に第1の導電層を有し、
    前記第1の絶縁層の上方に第2の導電層を有し、
    前記第1の導電層の上方及び前記第2の導電層の上方に第2の絶縁層を有し、
    前記第2の絶縁層の上方に第3の導電層を有し、
    前記第2の絶縁層の上方に第4の導電層を有し、
    前記第3の導電層の上方及び前記第4の導電層の上方に第3の絶縁層を有し、
    前記第3の絶縁層の上方に第5の導電層を有し、
    前記第5の導電層の上方にEL層を有し、
    前記EL層の上方に第6の導電層を有し、
    前記半導体層は、第1の領域と第2の領域と第3の領域と第4の領域と第5の領域とを有し、
    前記第1の領域は、前記第2の領域を介して前記第3の領域と電気的に接続されており、
    前記第2の領域は、前記第3の領域を介して前記第4の領域と電気的に接続されており、
    前記第3の領域は、前記第4の領域を介して前記第5の領域と電気的に接続されており、
    前記第1の導電層は、前記第2の領域と重なる領域を有し、
    前記第1の導電層は、トランジスタのゲート電極となることができる機能を有し、
    前記第2の導電層は、前記第4の領域と重なる領域を有し、
    前記第2の導電層は、前記第1の導電層と電気的に分離されており、
    前記第2の導電層は、前記第3の導電層と電気的に分離されており、
    前記第2の導電層は、前記第4の導電層と電気的に分離されており、
    前記第2の導電層は、前記第5の導電層と電気的に分離されており、
    前記第2の導電層は、前記第6の導電層と電気的に分離されており、
    前記第2の導電層は、前記第1の導電層と同一材料を有し、
    前記第2の導電層は、遮光性を有し、
    前記第3の導電層は、前記第1の領域と電気的に接続されており、
    前記第4の導電層は、前記第5の領域と電気的に接続されており、
    前記第5の導電層は、前記第4の導電層と電気的に接続されており、
    前記第1の領域は、前記トランジスタのソース領域又はドレイン領域の一方として機能することができる領域であり、
    前記第2の領域は、前記トランジスタのチャネル形成領域として機能することができる領域であり、
    前記第3の領域は、前記トランジスタのソース領域又はドレイン領域の他方として機能することができる領域であり、
    前記第4の領域は、第1の抵抗値を有し、
    前記第2の領域は、前記第1の領域と前記第3の領域との間に電流が流れているときに第2の抵抗値を有し、
    前記第1の抵抗値は、前記第2の抵抗値よりも大きいことを特徴とする表示装置。
  2. 請求項1において、
    前記ガラス基板と前記半導体層の間に下地膜を有することを特徴とする表示装置。
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JPH02280379A (ja) * 1989-04-21 1990-11-16 Hitachi Ltd 半導体装置およびその製造方法
JPH0758635B2 (ja) * 1989-11-24 1995-06-21 富士ゼロックス株式会社 El駆動回路
JP3281848B2 (ja) * 1996-11-29 2002-05-13 三洋電機株式会社 表示装置
JPH10214060A (ja) * 1997-01-28 1998-08-11 Casio Comput Co Ltd 電界発光表示装置およびその駆動方法
JP4401448B2 (ja) * 1997-02-24 2010-01-20 株式会社半導体エネルギー研究所 半導体装置の作製方法

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