JPH05291517A - 高精度高抵抗の抵抗体構造とその製造方法 - Google Patents
高精度高抵抗の抵抗体構造とその製造方法Info
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- JPH05291517A JPH05291517A JP4350167A JP35016792A JPH05291517A JP H05291517 A JPH05291517 A JP H05291517A JP 4350167 A JP4350167 A JP 4350167A JP 35016792 A JP35016792 A JP 35016792A JP H05291517 A JPH05291517 A JP H05291517A
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
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Abstract
(57)【要約】 （修正有）
【目的】 新規のマスク構造と処理段階数を増さずに、
高度なＣＭＯＳ及びＢｉＣＭＯＳ集積回路内に、新規の
構造を作成するための新規のマスキング、エッチング、
注入及び酸化処理手順を提供する。 【構成】 抵抗Ｐウェルの良好に規定された抵抗領域６
に高速で拡散するＮ型リン原子をＮ-濃度に浅く注入
し、抵抗接触領域８に低速拡散するＮ型ヒ素原子をＮ+
濃度に浅く注入して抵抗Ｐウェル内に高抵抗の抵抗体構
造２が形成される。抵抗ＰウェルはＣＭＯＳＴ構造Ｐウ
ェルと同時に形成され、抵抗領域６はＭＯＳ装置のＬＤ
Ｄ領域と同時に注入され、抵抗接触領域８はＣＭＯＳＴ
構造のＳ・Ｄ領域と同時に注入される。ＣＭＯＳＴ構造
マスクは改良され、抵抗Ｐウェル、抵抗領域、抵抗接触
領域及び抵抗接触それぞれの規定開口部が形成される。
高度なＣＭＯＳ及びＢｉＣＭＯＳ集積回路内に、新規の
構造を作成するための新規のマスキング、エッチング、
注入及び酸化処理手順を提供する。 【構成】 抵抗Ｐウェルの良好に規定された抵抗領域６
に高速で拡散するＮ型リン原子をＮ-濃度に浅く注入
し、抵抗接触領域８に低速拡散するＮ型ヒ素原子をＮ+
濃度に浅く注入して抵抗Ｐウェル内に高抵抗の抵抗体構
造２が形成される。抵抗ＰウェルはＣＭＯＳＴ構造Ｐウ
ェルと同時に形成され、抵抗領域６はＭＯＳ装置のＬＤ
Ｄ領域と同時に注入され、抵抗接触領域８はＣＭＯＳＴ
構造のＳ・Ｄ領域と同時に注入される。ＣＭＯＳＴ構造
マスクは改良され、抵抗Ｐウェル、抵抗領域、抵抗接触
領域及び抵抗接触それぞれの規定開口部が形成される。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路構造に結合す
ることのできる新規の高精度高抵抗の抵抗体構造に関す
る。さらに詳しくは、本発明はＣＭＯＳおよびＢＩＣＭ
ＯＳトランジスタ構造に適用することができ、新規の抵
抗体構造を備える新規のＣＭＯＳおよびＢＩＣＭＯＳ集
積回路構造の新規の作成方法に関する。本発明は、ＣＭ
ＯＳトランジスタ構造作成段階から選択されたマスク手
順を、本発明によりマスクに改造を加えて用いて、新規
の抵抗体構造を形成する。
ることのできる新規の高精度高抵抗の抵抗体構造に関す
る。さらに詳しくは、本発明はＣＭＯＳおよびＢＩＣＭ
ＯＳトランジスタ構造に適用することができ、新規の抵
抗体構造を備える新規のＣＭＯＳおよびＢＩＣＭＯＳ集
積回路構造の新規の作成方法に関する。本発明は、ＣＭ
ＯＳトランジスタ構造作成段階から選択されたマスク手
順を、本発明によりマスクに改造を加えて用いて、新規
の抵抗体構造を形成する。
【０００２】
【従来の技術】ＢＩＣＭＯＳ構造を含む高度なＣＭＯＳ
トランジスタ構造の作成においては、対応するソースお
よびドレーンの自己整合にそれぞれのゲートが使用され
る。これらの構造の寸法を精密に制御して、できるだけ
寸法を小さく抑えることが目的である。さらに、構造の
表面またはその付近に能動素子を配置することが目的で
ある。多くの場合、集積回路構造に抵抗体を接続して利
用して、回路の設計機能性を高めることが望ましい。
トランジスタ構造の作成においては、対応するソースお
よびドレーンの自己整合にそれぞれのゲートが使用され
る。これらの構造の寸法を精密に制御して、できるだけ
寸法を小さく抑えることが目的である。さらに、構造の
表面またはその付近に能動素子を配置することが目的で
ある。多くの場合、集積回路構造に抵抗体を接続して利
用して、回路の設計機能性を高めることが望ましい。
【０００３】従来の技術のＣＭＯＳトランジスタ構造
は、相補型ＮＭＯＳおよびＰＭＯＳトランジスタ構造を
組み合わせたもので、たとえば半導体材料のＰ型基板上
に、従来のマスクキング，エッチングおよび注入手順を
用いてＰウェルとＮウェルとをまず形成することにより
作成される。Ｎ+濃度の比較的高速で拡散するＮ型原子
を注入して、Ｎウェルの「下地(bed)」を形成し、Ｐ+濃
度の比較的高速で拡散するＰ型原子を注入してＰウェル
の「下地」を形成する。
は、相補型ＮＭＯＳおよびＰＭＯＳトランジスタ構造を
組み合わせたもので、たとえば半導体材料のＰ型基板上
に、従来のマスクキング，エッチングおよび注入手順を
用いてＰウェルとＮウェルとをまず形成することにより
作成される。Ｎ+濃度の比較的高速で拡散するＮ型原子
を注入して、Ｎウェルの「下地(bed)」を形成し、Ｐ+濃
度の比較的高速で拡散するＰ型原子を注入してＰウェル
の「下地」を形成する。
【０００４】次に単結晶Ｎ型半導体材料の形のエピタキ
シャル層をＮウェルとＰウェルの両方の上に付着する。
次に、従来の拡散処理手段により、両ウェルをエピタキ
シャル層まで退行拡散（retrograde-diffuse)させる。
従来のマスキング，エッチングおよび形成手順により、
分離酸化層がＣＭＯＳトランジスタ構造の周辺に形成さ
れ、ＣＭＯＳを隣接の構造から分離する。トランジスタ
構造は、フィールド酸化領域規定マスクを用いて分離領
域の上面に形成されたフィールド酸化領域によっても囲
まれる。Ｐウェルと同時に形成されたＰ型チャンネル・
ストップ層が分離酸化領域の下にあり、ＮウェルとＰウ
ェルの両方と接触している。チャンネル・ストップ領域
は、隣接の構造により起こる寄生ＭＯＳ効果からウェル
群を分離するように機能する。
シャル層をＮウェルとＰウェルの両方の上に付着する。
次に、従来の拡散処理手段により、両ウェルをエピタキ
シャル層まで退行拡散（retrograde-diffuse)させる。
従来のマスキング，エッチングおよび形成手順により、
分離酸化層がＣＭＯＳトランジスタ構造の周辺に形成さ
れ、ＣＭＯＳを隣接の構造から分離する。トランジスタ
構造は、フィールド酸化領域規定マスクを用いて分離領
域の上面に形成されたフィールド酸化領域によっても囲
まれる。Ｐウェルと同時に形成されたＰ型チャンネル・
ストップ層が分離酸化領域の下にあり、ＮウェルとＰウ
ェルの両方と接触している。チャンネル・ストップ領域
は、隣接の構造により起こる寄生ＭＯＳ効果からウェル
群を分離するように機能する。
【０００５】完成したＣＭＯＳトランジスタ構造の形成
には、ゲート，ソースおよびドレーンを相補型トランジ
スタ構造のＮＭＯＳおよびＰＭＯＳ素子に導入すること
が必要である。ゲートは、従来のマスキング，エッチン
グおよび付着手順を用いて半導体材料の多結晶層で形成
することができる。これらのポリ・ゲートは、各ウェル
のソース，ドレーンおよびチャンネル領域上に位置す
る。ポリ・ゲートはゲート酸化層により、チャンネル領
域から分離されている。ゲートは多結晶シリコンから形
成されるが、その理由はこの材料が摂氏１０００ないし
１１００度のオーダーになるその後のアニーリング温度
に耐えることができ、そのために、このゲートを用いて
トランジスタのソースおよびドレーンの接触を正確に整
合することができるからである。
には、ゲート，ソースおよびドレーンを相補型トランジ
スタ構造のＮＭＯＳおよびＰＭＯＳ素子に導入すること
が必要である。ゲートは、従来のマスキング，エッチン
グおよび付着手順を用いて半導体材料の多結晶層で形成
することができる。これらのポリ・ゲートは、各ウェル
のソース，ドレーンおよびチャンネル領域上に位置す
る。ポリ・ゲートはゲート酸化層により、チャンネル領
域から分離されている。ゲートは多結晶シリコンから形
成されるが、その理由はこの材料が摂氏１０００ないし
１１００度のオーダーになるその後のアニーリング温度
に耐えることができ、そのために、このゲートを用いて
トランジスタのソースおよびドレーンの接触を正確に整
合することができるからである。
【０００６】従来のマスキング，エッチングおよび注入
手順を用いて比較的高速で拡散するＮ型原子をまず注入
することにより、ソースおよびドレーン領域があらかじ
め形成および規定される。多結晶層内のゲート規定マス
ク開口部は、浅いソースおよびドレーン領域の位置を決
定し、これらはＭＯＳゲート・チャンネルにより隔てら
れている。領域が浅いために、回路の速度と信頼性が向
上する。この第１回目の注入は２つの働きをする。すな
わち：１）低線量ドレーン（ＬＤＤ）領域として機能
し、熱電子効果（hot electron effects）を最小限に抑
える；２）ソースとドレーンとの位置規定を開始する。
比較的低速で拡散するＮ型原子の第２の注入により、ソ
ースおよびドレーンの接触領域がさらに規定される。接
触領域は、従来のマスキング，エッチングおよび注入手
順により形成される。
手順を用いて比較的高速で拡散するＮ型原子をまず注入
することにより、ソースおよびドレーン領域があらかじ
め形成および規定される。多結晶層内のゲート規定マス
ク開口部は、浅いソースおよびドレーン領域の位置を決
定し、これらはＭＯＳゲート・チャンネルにより隔てら
れている。領域が浅いために、回路の速度と信頼性が向
上する。この第１回目の注入は２つの働きをする。すな
わち：１）低線量ドレーン（ＬＤＤ）領域として機能
し、熱電子効果（hot electron effects）を最小限に抑
える；２）ソースとドレーンとの位置規定を開始する。
比較的低速で拡散するＮ型原子の第２の注入により、ソ
ースおよびドレーンの接触領域がさらに規定される。接
触領域は、従来のマスキング，エッチングおよび注入手
順により形成される。
【０００７】前述のように、回路設計により集積回路構
造に結合する抵抗体を提供することが望ましい。一般的
に従来の技術による抵抗体構造は、ＣＭＯＳトランジス
タ構造作成過程とは別の異なる工程で作成されるので、
これらの構造はＣＭＯＳまたはＢＩＣＭＯＳ作成段階の
統合された部品ではなく、むしろ「付加装置(add-on)」
である。また、このような従来の技術による抵抗体は、
空間的にはあまり高精度に規定されていない。ベース抵
抗などの従来の抵抗体の面積抵抗は、通常約５００ない
し７００オーム／ｓｑで、ある回路抵抗体に望まれる通
常の値である２０００ないし３０００オームの抵抗より
も低い。そのために回路の設計者は、抵抗体の寸法を大
きくしなければならない。また、埋込層抵抗体やピンチ
層抵抗体（pinched layer resistor）などの従来の抵抗
体は、構造の表面下まで抵抗体のウェルが食い込む段階
を含む方法により作成される。深い抵抗体は、特に新型
のより高速の高度なＣＭＯＳ装置では望ましくない。こ
れは、できあがった抵抗体の有効動作温度範囲が回路全
体の望ましい動作範囲よりも狭くなるためである。ＣＭ
ＯＳトランジスタ構造の作成技術における進歩の結果、
このような構造のより著しい小型化とより高い性能とが
もたらされた。特にＣＭＯＳの作成が、ＢＩＣＭＯＳ
（集積型バイポーラ・トランジスタおよびＣＭＯＳトラ
ンジスタ）作成の一部であるときにこれは顕著である。
従来の構造は、公称２．５ミクロンのスケールで作成さ
れてきた。すなわち、有効ゲート・チャンネル長Ｌeff
（外形のチャンネル長Ｌではなく）が名目上２．５ミク
ロンである。さらなる小型化を取り入れた高度な装置で
は、Ｌeffは名目１．０ミクロン未満まで小さくなっ
た。この小型化における進歩により新しい問題が起こっ
ている。
造に結合する抵抗体を提供することが望ましい。一般的
に従来の技術による抵抗体構造は、ＣＭＯＳトランジス
タ構造作成過程とは別の異なる工程で作成されるので、
これらの構造はＣＭＯＳまたはＢＩＣＭＯＳ作成段階の
統合された部品ではなく、むしろ「付加装置(add-on)」
である。また、このような従来の技術による抵抗体は、
空間的にはあまり高精度に規定されていない。ベース抵
抗などの従来の抵抗体の面積抵抗は、通常約５００ない
し７００オーム／ｓｑで、ある回路抵抗体に望まれる通
常の値である２０００ないし３０００オームの抵抗より
も低い。そのために回路の設計者は、抵抗体の寸法を大
きくしなければならない。また、埋込層抵抗体やピンチ
層抵抗体（pinched layer resistor）などの従来の抵抗
体は、構造の表面下まで抵抗体のウェルが食い込む段階
を含む方法により作成される。深い抵抗体は、特に新型
のより高速の高度なＣＭＯＳ装置では望ましくない。こ
れは、できあがった抵抗体の有効動作温度範囲が回路全
体の望ましい動作範囲よりも狭くなるためである。ＣＭ
ＯＳトランジスタ構造の作成技術における進歩の結果、
このような構造のより著しい小型化とより高い性能とが
もたらされた。特にＣＭＯＳの作成が、ＢＩＣＭＯＳ
（集積型バイポーラ・トランジスタおよびＣＭＯＳトラ
ンジスタ）作成の一部であるときにこれは顕著である。
従来の構造は、公称２．５ミクロンのスケールで作成さ
れてきた。すなわち、有効ゲート・チャンネル長Ｌeff
（外形のチャンネル長Ｌではなく）が名目上２．５ミク
ロンである。さらなる小型化を取り入れた高度な装置で
は、Ｌeffは名目１．０ミクロン未満まで小さくなっ
た。この小型化における進歩により新しい問題が起こっ
ている。
【０００８】主な問題の１つは、ゲート・チャンネル内
の熱電子効果により障害が増えることである。この効果
はおもに、ソースからドレーンに流れる電子の「トラッ
ピング(trapping)」によるもので、このために電子は充
分な高エネルギ状態になり、チャンネルから飛び出して
トランジスタのゲートとそのチャンネルとの間にある誘
電性バリアに入ってしまう。時間が経過するにつれ、ま
すます多くの電子が誘電体に入ってトランジスタの閾値
電圧レベルが上がるために、トランジスタの動作特性が
低下する。チャンネル長が小さくなると、この電子のト
ラッピングの劣化効果が増大することはよく知られてい
る。チャンネル長はより小さいことが望ましいのに、熱
電子効果によりソース−ドレーン電位差が小さくなる。
この電位差の減少により、Ｌeffは大きくなり、回路の
効果的な小型化が無効になる。そのため、１．０ミクロ
ンの技術においては、このような熱電子効果は２．５ミ
クロンの技術の場合よりもはるかに問題となる。特に電
源電圧を小さくすることが望まれない場合は問題であ
る。
の熱電子効果により障害が増えることである。この効果
はおもに、ソースからドレーンに流れる電子の「トラッ
ピング(trapping)」によるもので、このために電子は充
分な高エネルギ状態になり、チャンネルから飛び出して
トランジスタのゲートとそのチャンネルとの間にある誘
電性バリアに入ってしまう。時間が経過するにつれ、ま
すます多くの電子が誘電体に入ってトランジスタの閾値
電圧レベルが上がるために、トランジスタの動作特性が
低下する。チャンネル長が小さくなると、この電子のト
ラッピングの劣化効果が増大することはよく知られてい
る。チャンネル長はより小さいことが望ましいのに、熱
電子効果によりソース−ドレーン電位差が小さくなる。
この電位差の減少により、Ｌeffは大きくなり、回路の
効果的な小型化が無効になる。そのため、１．０ミクロ
ンの技術においては、このような熱電子効果は２．５ミ
クロンの技術の場合よりもはるかに問題となる。特に電
源電圧を小さくすることが望まれない場合は問題であ
る。
【０００９】Ｌeffをさらに小さくすることにより起こ
る熱電子効果を克服することのできる方法はいくつかあ
る。可能な方法はすべて、チャンネル内の電界強度の横
方向の成分を小さくして、ソースおよびドレーン領域の
作成を改善するものである。両方の側面に直接関わる手
段の１つは、比較的低速で拡散する原子を利用してソー
スおよびドレーン領域を形成することである。低速で拡
散する原子と、より高速で拡散する原子とを組み合わせ
ることにより、ソースまたはドレーンからチャンネル領
域に対する移行をさらに漸進的なものとすることができ
る。この組合せ法には、非常に精密な作成段階が必要と
される。別の技術である低線量ドレーンすなわちＬＤＤ
構造の挿入でも、基本的には同様に２段階の注入が必要
であるが、第１回目の注入線量の大きさを小さくして、
ソースおよびドレーン領域を規定するマスキングおよび
エッチング手順を利用することにより、漸進的な移行が
達成される。
る熱電子効果を克服することのできる方法はいくつかあ
る。可能な方法はすべて、チャンネル内の電界強度の横
方向の成分を小さくして、ソースおよびドレーン領域の
作成を改善するものである。両方の側面に直接関わる手
段の１つは、比較的低速で拡散する原子を利用してソー
スおよびドレーン領域を形成することである。低速で拡
散する原子と、より高速で拡散する原子とを組み合わせ
ることにより、ソースまたはドレーンからチャンネル領
域に対する移行をさらに漸進的なものとすることができ
る。この組合せ法には、非常に精密な作成段階が必要と
される。別の技術である低線量ドレーンすなわちＬＤＤ
構造の挿入でも、基本的には同様に２段階の注入が必要
であるが、第１回目の注入線量の大きさを小さくして、
ソースおよびドレーン領域を規定するマスキングおよび
エッチング手順を利用することにより、漸進的な移行が
達成される。
【００１０】ゲートを利用してソースおよびドレーン領
域を自己整合し、ゲートに関してソースおよびドレーン
を整合することにより、これらの領域を良好に規定する
ことができる。チャンネル寸法が小さくなると、これは
特に重要な段階となる。現在の高度な作成段階では、Ｃ
ＭＯＳトランジスタ構造の自己整合された領域は良好に
規定される。しかし、たとえば抵抗体構造を作成するた
めに用いられる作成技術は、高度なＣＭＯＳ構造に必要
とされる高品質の要件を前提としていない。このため小
型化された、浅い、良好に規定された高度な集積回路構
造が、ピンチ層抵抗体などのあまり良好に規定されてい
ない、より深い構造と接続されると、高度な構造の潜在
的な機能が充分に実現されない。それは埋込構造パラメ
ータにより制限される。
域を自己整合し、ゲートに関してソースおよびドレーン
を整合することにより、これらの領域を良好に規定する
ことができる。チャンネル寸法が小さくなると、これは
特に重要な段階となる。現在の高度な作成段階では、Ｃ
ＭＯＳトランジスタ構造の自己整合された領域は良好に
規定される。しかし、たとえば抵抗体構造を作成するた
めに用いられる作成技術は、高度なＣＭＯＳ構造に必要
とされる高品質の要件を前提としていない。このため小
型化された、浅い、良好に規定された高度な集積回路構
造が、ピンチ層抵抗体などのあまり良好に規定されてい
ない、より深い構造と接続されると、高度な構造の潜在
的な機能が充分に実現されない。それは埋込構造パラメ
ータにより制限される。
【００１１】そのため必要とされるのは、集積回路構造
に結合することのできる高度な抵抗体構造である。さら
に必要とされるのは、集積回路に結合することができ、
抵抗体が高精度に規定され、高い抵抗値を持つ、高度な
抵抗体構造である。さらに必要とされるのは、広い温度
範囲で動作する高精度に規定された高い抵抗値を持つ抵
抗体構造である。またさらに必要とされるのは、作成段
階を高度なＣＭＯＳおよびＢＩＣＭＯＳトランジスタ構
造の作成手順と一体化することにより形成することので
きる高度な抵抗体構造である。
に結合することのできる高度な抵抗体構造である。さら
に必要とされるのは、集積回路に結合することができ、
抵抗体が高精度に規定され、高い抵抗値を持つ、高度な
抵抗体構造である。さらに必要とされるのは、広い温度
範囲で動作する高精度に規定された高い抵抗値を持つ抵
抗体構造である。またさらに必要とされるのは、作成段
階を高度なＣＭＯＳおよびＢＩＣＭＯＳトランジスタ構
造の作成手順と一体化することにより形成することので
きる高度な抵抗体構造である。
【００１２】
【発明が解決しようとする課題】本発明の課題は、抵抗
体が高精度に規定され、高い抵抗値を持ち、広い温度範
囲で動作する、高度な集積回路構造に結合することがで
きる高度な抵抗体構造を提供することである。
体が高精度に規定され、高い抵抗値を持ち、広い温度範
囲で動作する、高度な集積回路構造に結合することがで
きる高度な抵抗体構造を提供することである。
【００１３】本発明の他の課題は、高度なＣＭＯＳまた
は高度なＢＩＣＭＯＳトランジスタ構造を含む集積回路
構造に結合することのできる新規の抵抗体構造を提供す
ることである。
は高度なＢＩＣＭＯＳトランジスタ構造を含む集積回路
構造に結合することのできる新規の抵抗体構造を提供す
ることである。
【００１４】本発明のさらに他の課題は、高精度高抵抗
の抵抗体の作成を、高度なＣＭＯＳおよび高度なＢＩＣ
ＭＯＳ集積回路の作成に利用される手順に組み込むこと
である。
の抵抗体の作成を、高度なＣＭＯＳおよび高度なＢＩＣ
ＭＯＳ集積回路の作成に利用される手順に組み込むこと
である。
【００１５】また、本発明の課題は、高精度に定義され
高い抵抗値を持つ抵抗体の作成を、新規の抵抗体構造を
作成するために改良されたＣＭＯＳおよびＢＩＣＭＯＳ
手順を用いて、高度なＣＭＯＳおよび高度なＢＩＣＭＯ
Ｓ集積回路の作成手順に組み込むことである。それゆ
え、本発明の目的は、新規のマスク構造と、処理段階の
数を増やさずに高度なＣＭＯＳおよびＢＩＣＭＯＳ集積
回路内に新規の構造を作成するための新規のマスクキン
グ，エッチング，注入および酸化処理手順を提供するこ
とである。
高い抵抗値を持つ抵抗体の作成を、新規の抵抗体構造を
作成するために改良されたＣＭＯＳおよびＢＩＣＭＯＳ
手順を用いて、高度なＣＭＯＳおよび高度なＢＩＣＭＯ
Ｓ集積回路の作成手順に組み込むことである。それゆ
え、本発明の目的は、新規のマスク構造と、処理段階の
数を増やさずに高度なＣＭＯＳおよびＢＩＣＭＯＳ集積
回路内に新規の構造を作成するための新規のマスクキン
グ，エッチング，注入および酸化処理手順を提供するこ
とである。
【００１６】
【課題を解決するための手段】上記の課題を解決するた
めに本発明は、高度なＣＭＯＳおよびＢＩＣＭＯＳトラ
ンジスタ構造の形成に関わる作成段階を利用して形成さ
れる、浅い、高精度高抵抗の抵抗体構造を提供する。こ
の高精度の抵抗体構造は、第１型の半導体材料を形成す
る比較的高速で拡散する原子を、第２型の半導体材料の
抵抗ウェル内に注入して構成し、この原子はＮ型であり
抵抗ウェルはＰ型である。抵抗体の端部にある浅い接触
領域は、比較的低速で拡散するＮ型原子をＮ+濃度に注
入することにより形成される。本発明の好適な実施例に
おいては、この比較的高速で拡散するＮ型原子は、Ｐウ
ェルの表面でＮ濃度に注入されたリン原子であり、比較
的低速で拡散する原子はヒ素原子である。好適な実施例
においては、新規の抵抗体構造は、２．０ミクロン以下
の幅を有する。
めに本発明は、高度なＣＭＯＳおよびＢＩＣＭＯＳトラ
ンジスタ構造の形成に関わる作成段階を利用して形成さ
れる、浅い、高精度高抵抗の抵抗体構造を提供する。こ
の高精度の抵抗体構造は、第１型の半導体材料を形成す
る比較的高速で拡散する原子を、第２型の半導体材料の
抵抗ウェル内に注入して構成し、この原子はＮ型であり
抵抗ウェルはＰ型である。抵抗体の端部にある浅い接触
領域は、比較的低速で拡散するＮ型原子をＮ+濃度に注
入することにより形成される。本発明の好適な実施例に
おいては、この比較的高速で拡散するＮ型原子は、Ｐウ
ェルの表面でＮ濃度に注入されたリン原子であり、比較
的低速で拡散する原子はヒ素原子である。好適な実施例
においては、新規の抵抗体構造は、２．０ミクロン以下
の幅を有する。
【００１７】本発明は、抵抗体構造の作成を、高度なＣ
ＭＯＳおよびＢＩＣＭＯＳ集積回路の作成手順に組み込
む。トランジスタ作成段階において、ＣＭＯＳトランジ
スタ構造のＰウェルは、Ｐ+濃度の比較的高速で拡散す
る原子をＰ型半導体材料の基板内に注入することにより
形成される。基板と、原子のＰ型「下地」とＮ型原子の
相補型「下地」との上にＮ型半導体材料のエピタキシャ
ル層が成長した後、選択的マスキング，エッチングおよ
び拡散手順により、Ｐ型およびＮ型原子の退行拡散が行
われ、ＣＭＯＳトランジスタのＰウェルとＮウェルとが
形成される。
ＭＯＳおよびＢＩＣＭＯＳ集積回路の作成手順に組み込
む。トランジスタ作成段階において、ＣＭＯＳトランジ
スタ構造のＰウェルは、Ｐ+濃度の比較的高速で拡散す
る原子をＰ型半導体材料の基板内に注入することにより
形成される。基板と、原子のＰ型「下地」とＮ型原子の
相補型「下地」との上にＮ型半導体材料のエピタキシャ
ル層が成長した後、選択的マスキング，エッチングおよ
び拡散手順により、Ｐ型およびＮ型原子の退行拡散が行
われ、ＣＭＯＳトランジスタのＰウェルとＮウェルとが
形成される。
【００１８】本発明は、ＣＭＯＳ Ｐウェル・マスクを
改良して、ＣＭＯＳのＰウェル・マスク内に抵抗Ｐウェ
ル規定開口部を含めるようにしたことにより、原子の抵
抗Ｐウェル「下地」を同時に形成することができる。次
に、ＣＭＯＳトランジスタＰウェルに用いられたのと同
じマスキング，エッチングおよび拡散手順を通じて、抵
抗Ｐウェルが形成される。ウェルの退行拡散に続き、構
造周辺に分離酸化領域が形成される。
改良して、ＣＭＯＳのＰウェル・マスク内に抵抗Ｐウェ
ル規定開口部を含めるようにしたことにより、原子の抵
抗Ｐウェル「下地」を同時に形成することができる。次
に、ＣＭＯＳトランジスタＰウェルに用いられたのと同
じマスキング，エッチングおよび拡散手順を通じて、抵
抗Ｐウェルが形成される。ウェルの退行拡散に続き、構
造周辺に分離酸化領域が形成される。
【００１９】前述のように、高度なＣＭＯＳトランジス
タ構造における熱電子効果を最小限に抑える方法の１つ
は、Ｎ型原子で構造を低濃度にドーピングして、ＬＤＤ
領域を形成することである。現在の高度なＣＭＯＳおよ
びＢＩＣＭＯＳ処理においては、自己整合された空間的
に高精度に規定された方向に、ＮウェルとＰウェルの両
方の上面にＮ型原子を注入することにより実行される。
これは、そのＭＯＳのソースおよびドレーン領域の形成
に先立ち行われる。この低濃度のドーピング注入すなわ
ちＬＤＤ注入は、ＭＯＳゲートの形成に続き進められ
る。
タ構造における熱電子効果を最小限に抑える方法の１つ
は、Ｎ型原子で構造を低濃度にドーピングして、ＬＤＤ
領域を形成することである。現在の高度なＣＭＯＳおよ
びＢＩＣＭＯＳ処理においては、自己整合された空間的
に高精度に規定された方向に、ＮウェルとＰウェルの両
方の上面にＮ型原子を注入することにより実行される。
これは、そのＭＯＳのソースおよびドレーン領域の形成
に先立ち行われる。この低濃度のドーピング注入すなわ
ちＬＤＤ注入は、ＭＯＳゲートの形成に続き進められ
る。
【００２０】本発明においては、両ＭＯＳ構造のゲート
は、ポリ・ゲートと呼ばれるが、これは多結晶半導体材
料の層から形成されるためである。多結晶層はまずエピ
タキシャル層の全面と、構造のインターフェースに位置
する分離酸化領域およびフィールド酸化領域上にブラン
ケット状に付着（blanket deposit）される。特に、ポ
リ・ゲートは、高度なトランジスタ構造の自己整合され
たソースおよびドレーン領域を明確に規定するマスキン
グおよびエッチング手順により形成される。本発明の好
適な実施例においては、高度なＣＭＯＳおよびＢＩＣＭ
ＯＳの作成において達成可能な有効ゲート・チャンネル
長Ｌeffは、約０．５ないし０．８ミクロンである。こ
のゲートは、浅いＬＤＤ領域を形成するために用いられ
るＮ型原子の注入中はマスクとして機能する。この「ゲ
ート・マスク」が下のエピタキシャル層のソース，ドレ
ーンおよびチャンネル領域と、ＬＤＤ注入物とを自己整
合し、高精度に規定する。
は、ポリ・ゲートと呼ばれるが、これは多結晶半導体材
料の層から形成されるためである。多結晶層はまずエピ
タキシャル層の全面と、構造のインターフェースに位置
する分離酸化領域およびフィールド酸化領域上にブラン
ケット状に付着（blanket deposit）される。特に、ポ
リ・ゲートは、高度なトランジスタ構造の自己整合され
たソースおよびドレーン領域を明確に規定するマスキン
グおよびエッチング手順により形成される。本発明の好
適な実施例においては、高度なＣＭＯＳおよびＢＩＣＭ
ＯＳの作成において達成可能な有効ゲート・チャンネル
長Ｌeffは、約０．５ないし０．８ミクロンである。こ
のゲートは、浅いＬＤＤ領域を形成するために用いられ
るＮ型原子の注入中はマスクとして機能する。この「ゲ
ート・マスク」が下のエピタキシャル層のソース，ドレ
ーンおよびチャンネル領域と、ＬＤＤ注入物とを自己整
合し、高精度に規定する。
【００２１】本発明は、ＣＭＯＳポリ・ゲート・マスク
を改良して、抵抗Ｐウェル上のＣＭＯＳポリ・ゲート・
マスク内に高精度に規定され自己整合された抵抗開口部
を作ることにより高度な抵抗体の作成を行う。抵抗体
は、浅いＬＤＤ領域の形成に用いられたとの同じ注入手
順により作成される。本発明では、ＬＤＤ領域を形成す
るために用いられたのと同じ段階を利用する。しかしＣ
ＭＯＳポリ・ゲート・マスク内の高精度に規定された抵
抗開口部は、通常ゲートが位置するポリをマスキングす
ることはない。その代わり、抵抗Ｐウェルのエピタキシ
ャル層内でゲート・チャンネル領域として通常機能する
部分が開口され、浅い高精度に規定されたＬＤＤを形成
するために用いられるＮ型原子の注入が行われる。抵抗
Ｐウェルの全面に延在するこの新規の構造の、浅い、低
濃度にドーピングされた領域が、新規の高精度高抵抗の
抵抗体となる。
を改良して、抵抗Ｐウェル上のＣＭＯＳポリ・ゲート・
マスク内に高精度に規定され自己整合された抵抗開口部
を作ることにより高度な抵抗体の作成を行う。抵抗体
は、浅いＬＤＤ領域の形成に用いられたとの同じ注入手
順により作成される。本発明では、ＬＤＤ領域を形成す
るために用いられたのと同じ段階を利用する。しかしＣ
ＭＯＳポリ・ゲート・マスク内の高精度に規定された抵
抗開口部は、通常ゲートが位置するポリをマスキングす
ることはない。その代わり、抵抗Ｐウェルのエピタキシ
ャル層内でゲート・チャンネル領域として通常機能する
部分が開口され、浅い高精度に規定されたＬＤＤを形成
するために用いられるＮ型原子の注入が行われる。抵抗
Ｐウェルの全面に延在するこの新規の構造の、浅い、低
濃度にドーピングされた領域が、新規の高精度高抵抗の
抵抗体となる。
【００２２】高精度高抵抗の抵抗体構造の作成は、抵抗
接触の形成により完成する。抵抗接触は、ＮＭＯＳソー
スおよびドレーン領域の形成のためのマスクキング，エ
ッチングおよび注入手順で利用されたものと同じ、Ｎ+
濃度の比較的低速で拡散するＮ型原子を注入することに
より形成される。Ｎ+ソース／ドレーンＮＭＯＳマスク
はさらに改良されて、抵抗接触領域規定開口部を持つ。
接触およびメタライゼーション・マスクも改良されて、
抵抗接触とメタライゼーション規定開口部とを持つ。
接触の形成により完成する。抵抗接触は、ＮＭＯＳソー
スおよびドレーン領域の形成のためのマスクキング，エ
ッチングおよび注入手順で利用されたものと同じ、Ｎ+
濃度の比較的低速で拡散するＮ型原子を注入することに
より形成される。Ｎ+ソース／ドレーンＮＭＯＳマスク
はさらに改良されて、抵抗接触領域規定開口部を持つ。
接触およびメタライゼーション・マスクも改良されて、
抵抗接触とメタライゼーション規定開口部とを持つ。
【００２３】新規の高精度高抵抗の抵抗体構造と新規の
ＣＭＯＳおよびＢＩＣＭＯＳ作成過程に加えて、本発明
は新規のＣＭＯＳおよびＢＩＣＭＯＳ集積回路光規定
（photodefinition）マスクをも提供する。これは、抵
抗Ｐウェル規定マスクをも形成する新規のＰウェル規定
マスクと、抵抗規定マスクをも形成する新規のポリ・ゲ
ート規定マスクと、高濃度にドーピングされた抵抗領域
規定マスクをも形成する新規のＮＭＯＳソース／ドレー
ン規定マスクと、抵抗接触領域をも形成する新規のＣＭ
ＯＳ接触規定マスクと、新規の抵抗金属１接触規定マス
クをも形成する新規の金属１規定マスクとを含む。
ＣＭＯＳおよびＢＩＣＭＯＳ作成過程に加えて、本発明
は新規のＣＭＯＳおよびＢＩＣＭＯＳ集積回路光規定
（photodefinition）マスクをも提供する。これは、抵
抗Ｐウェル規定マスクをも形成する新規のＰウェル規定
マスクと、抵抗規定マスクをも形成する新規のポリ・ゲ
ート規定マスクと、高濃度にドーピングされた抵抗領域
規定マスクをも形成する新規のＮＭＯＳソース／ドレー
ン規定マスクと、抵抗接触領域をも形成する新規のＣＭ
ＯＳ接触規定マスクと、新規の抵抗金属１接触規定マス
クをも形成する新規の金属１規定マスクとを含む。
【００２４】
【実施例】図１に本発明による新規のＭＯＳトランジス
タおよび抵抗体構造１を示す。前記トランジスタおよび
抵抗体構造には、高度なＣＭＯＳトランジスタ構造３の
入力または出力に結合することのできる新規の抵抗体構
造２が含まれ、前記ＣＭＯＳトランジスタ構造３は、Ｐ
ＭＯＳトランジスタ４とＮＭＯＳトランジスタ５とを含
む相補対をなすトランジスタ群である。前記抵抗体構造
２の浅い、自己整合され高精度に定義された抵抗領域６
は、Ｎ型原子、好ましくはリンで形成され、約１６００
ohms/sqの面積抵抗を有する。前記抵抗体構造２には、
抵抗領域６と、退行抵抗Ｐウェル領域７と、抵抗接触領
域８とが含まれる。前記抵抗体構造の面積抵抗は、類似
の従来技術による抵抗体の面積抵抗を２ないし３倍越え
るが、それは前記抵抗領域６を形成するために用いられ
る前記Ｎ型原子の濃度が通常用いられる濃度の約１／３
に過ぎないためである。
タおよび抵抗体構造１を示す。前記トランジスタおよび
抵抗体構造には、高度なＣＭＯＳトランジスタ構造３の
入力または出力に結合することのできる新規の抵抗体構
造２が含まれ、前記ＣＭＯＳトランジスタ構造３は、Ｐ
ＭＯＳトランジスタ４とＮＭＯＳトランジスタ５とを含
む相補対をなすトランジスタ群である。前記抵抗体構造
２の浅い、自己整合され高精度に定義された抵抗領域６
は、Ｎ型原子、好ましくはリンで形成され、約１６００
ohms/sqの面積抵抗を有する。前記抵抗体構造２には、
抵抗領域６と、退行抵抗Ｐウェル領域７と、抵抗接触領
域８とが含まれる。前記抵抗体構造の面積抵抗は、類似
の従来技術による抵抗体の面積抵抗を２ないし３倍越え
るが、それは前記抵抗領域６を形成するために用いられ
る前記Ｎ型原子の濃度が通常用いられる濃度の約１／３
に過ぎないためである。
【００２５】前記抵抗体構造２を形成するために用いら
れる作成過程は、新規のＢＩＣＭＯＳ作成過程のＣＭＯ
Ｓ作成段階に、新しい段階を加えることなく組み込まれ
ている。新規のＣＭＯＳ作成過程が以下に説明され、前
記抵抗体構造２の作成に関わる段階を図２ないし図１２
に図示している。新規のＣＭＯＳマスク構造もこれらの
図面に図示される。ＣＭＯＳトランジスタ構造マスク手
順全体は、以下のように要約することができる： マスク番号 マスク機能 ２．０ 退行Ｎウェル規定マスク ３．０ 退行Ｐウェル／チャンネル・ストップ規定マスク ４．０ 分離酸化物規定マスク ５．０ 分離酸化物ゲッタリング・マスク ６．０ ＣＭＯＳ能動領域規定マスク ７．０ 能動ストリップ・マスク ８．０ ポリ・ゲート規定マスク １２．０ Ｐ+ソース／ドレーン規定マスク（ＰＭＯＳ） １３．０ Ｎ+ソース／ドレーン規定マスク（ＮＭＯＳ） １４．０ ＣＭＯＳ接触規定マスク １５．０ 金属１（Ｍ１）規定マスク １７．０ 金属２（Ｍ２）規定マスク １８．０ パッシベーション規定マスク 本発明の前記ＭＯＳトランジスタおよび抵抗体構造１を
形成するために用いられる作成手順の前に、初期酸化層
９が、Ｐ型半導体材料の基板１０から、約４０００オン
グストロームの深さまで成長する。次に前記初期酸化層
９の上に、酸化フォトレジスト層が付着され、２．０マ
スク（図示せず）を形成する。２．０マスキング，エッ
チングおよび注入手順を用いて、退行Ｎウェル領域１６
が形成される。図２では、３．０マスキング，エッチン
グおよび注入手順を用いて、前記ＣＭＯＳトランジスタ
構造３の退行Ｐウェル領域１２と、他の能動構造（図示
せず）に隣接するチャンネル・ストップ領域１３とが規
定および注入される。本発明の好適な実施例において
は、３．０マスクが改良されて、前記抵抗退行Ｐウェル
領域７を注入するための抵抗Ｐウェル規定開口部５０が
できる。前記退行Ｐウェル領域１２と、前記チャンネル
・ストップ領域１３と、前記抵抗退行Ｐウェル領域７と
の中に、ホウ素原子がＰ+濃度まで注入される。ホウ素
の注入は、１．１５ｘ１０14イオン／ｃｍ2 ＠ １２
０Ｋｅｖで行われるのが好ましい。次に、Ｎ-シリコン
の単結晶エピタキシャル層１５が第１集積回路構造表面
１４の上に、均一にブランケット状にエピタキシャル付
着される。前記エピタキシャル層１５の形成の熱サイク
ルにおいては、前記退行Ｎウェル領域１６と、前記退行
Ｐウェル領域１２と、前記抵抗Ｐウェル領域７とは、図
３に示されるように上方拡散（up-diffuse）する。
れる作成過程は、新規のＢＩＣＭＯＳ作成過程のＣＭＯ
Ｓ作成段階に、新しい段階を加えることなく組み込まれ
ている。新規のＣＭＯＳ作成過程が以下に説明され、前
記抵抗体構造２の作成に関わる段階を図２ないし図１２
に図示している。新規のＣＭＯＳマスク構造もこれらの
図面に図示される。ＣＭＯＳトランジスタ構造マスク手
順全体は、以下のように要約することができる： マスク番号 マスク機能 ２．０ 退行Ｎウェル規定マスク ３．０ 退行Ｐウェル／チャンネル・ストップ規定マスク ４．０ 分離酸化物規定マスク ５．０ 分離酸化物ゲッタリング・マスク ６．０ ＣＭＯＳ能動領域規定マスク ７．０ 能動ストリップ・マスク ８．０ ポリ・ゲート規定マスク １２．０ Ｐ+ソース／ドレーン規定マスク（ＰＭＯＳ） １３．０ Ｎ+ソース／ドレーン規定マスク（ＮＭＯＳ） １４．０ ＣＭＯＳ接触規定マスク １５．０ 金属１（Ｍ１）規定マスク １７．０ 金属２（Ｍ２）規定マスク １８．０ パッシベーション規定マスク 本発明の前記ＭＯＳトランジスタおよび抵抗体構造１を
形成するために用いられる作成手順の前に、初期酸化層
９が、Ｐ型半導体材料の基板１０から、約４０００オン
グストロームの深さまで成長する。次に前記初期酸化層
９の上に、酸化フォトレジスト層が付着され、２．０マ
スク（図示せず）を形成する。２．０マスキング，エッ
チングおよび注入手順を用いて、退行Ｎウェル領域１６
が形成される。図２では、３．０マスキング，エッチン
グおよび注入手順を用いて、前記ＣＭＯＳトランジスタ
構造３の退行Ｐウェル領域１２と、他の能動構造（図示
せず）に隣接するチャンネル・ストップ領域１３とが規
定および注入される。本発明の好適な実施例において
は、３．０マスクが改良されて、前記抵抗退行Ｐウェル
領域７を注入するための抵抗Ｐウェル規定開口部５０が
できる。前記退行Ｐウェル領域１２と、前記チャンネル
・ストップ領域１３と、前記抵抗退行Ｐウェル領域７と
の中に、ホウ素原子がＰ+濃度まで注入される。ホウ素
の注入は、１．１５ｘ１０14イオン／ｃｍ2 ＠ １２
０Ｋｅｖで行われるのが好ましい。次に、Ｎ-シリコン
の単結晶エピタキシャル層１５が第１集積回路構造表面
１４の上に、均一にブランケット状にエピタキシャル付
着される。前記エピタキシャル層１５の形成の熱サイク
ルにおいては、前記退行Ｎウェル領域１６と、前記退行
Ｐウェル領域１２と、前記抵抗Ｐウェル領域７とは、図
３に示されるように上方拡散（up-diffuse）する。
【００２６】４．０マスキング，エッチングおよび酸化
成長手順を用いて、前記ＣＭＯＳトランジスタ構造３
と、前記抵抗体構造２との周囲に、分離酸化領域１７が
形成される。前記分離酸化領域１７は、拡散して前記チ
ャンネル・ストップ領域１３に接し、その位置で潜在的
なチャンネルを作り出す。この酸化過程により、さらに
前記退行Ｎウェル１６と、前記退行Ｐウェル１２と前記
抵抗Ｐウェル７とは上方に拡散する。特に５．０マスク
を用いて、前記分離酸化領域１７にＮ+濃度のリン原子
をゲッタリング剤として注入する。第２集積回路構造表
面１４ａ全体に、均一の窒化物層１８がブランケット化
学蒸着法で付着される。このとき薄いエピタキシャル層
１５ａも形成される。
成長手順を用いて、前記ＣＭＯＳトランジスタ構造３
と、前記抵抗体構造２との周囲に、分離酸化領域１７が
形成される。前記分離酸化領域１７は、拡散して前記チ
ャンネル・ストップ領域１３に接し、その位置で潜在的
なチャンネルを作り出す。この酸化過程により、さらに
前記退行Ｎウェル１６と、前記退行Ｐウェル１２と前記
抵抗Ｐウェル７とは上方に拡散する。特に５．０マスク
を用いて、前記分離酸化領域１７にＮ+濃度のリン原子
をゲッタリング剤として注入する。第２集積回路構造表
面１４ａ全体に、均一の窒化物層１８がブランケット化
学蒸着法で付着される。このとき薄いエピタキシャル層
１５ａも形成される。
【００２７】図４では、６．０能動マスクが形成され、
前記窒化物層１８をエッチングして、前記ＣＭＯＳトラ
ンジスタ構造３と前記抵抗体構造２の能動領域１９を規
定する。６．０マスク内の開口部２０により、次の酸化
段階中に、前記ＣＭＯＳトランジスタ構造３と前記抵抗
体構造２とを囲む第１フィールド酸化領域２１が規定さ
れる。図５Ａに示されるように、前記フィールド酸化領
域２１は、前記分離酸化領域１７の厚みに約１０００オ
ングストロームを追加するが、この領域２１が前記ＰＭ
ＯＳトランジスタ４を前記ＮＭＯＳトランジスタ５から
分離する。第２フィールド酸化領域４２は、前記ＣＭＯ
Ｓトランジスタ構造３を、前記抵抗体構造２から分離し
て、前記抵抗体構造２の周囲に第２フレームを形成す
る。
前記窒化物層１８をエッチングして、前記ＣＭＯＳトラ
ンジスタ構造３と前記抵抗体構造２の能動領域１９を規
定する。６．０マスク内の開口部２０により、次の酸化
段階中に、前記ＣＭＯＳトランジスタ構造３と前記抵抗
体構造２とを囲む第１フィールド酸化領域２１が規定さ
れる。図５Ａに示されるように、前記フィールド酸化領
域２１は、前記分離酸化領域１７の厚みに約１０００オ
ングストロームを追加するが、この領域２１が前記ＰＭ
ＯＳトランジスタ４を前記ＮＭＯＳトランジスタ５から
分離する。第２フィールド酸化領域４２は、前記ＣＭＯ
Ｓトランジスタ構造３を、前記抵抗体構造２から分離し
て、前記抵抗体構造２の周囲に第２フレームを形成す
る。
【００２８】７．０能動ストリップ・マスキングおよび
エッチング段階において、図５では、前記窒化物層１８
が全表面から除去されて、ＣＭＯＳトランジスタ能動領
域１９ａが開口され、前記エピタキシャル酸化層１５ａ
を露出させる。前記エピタキシャル酸化層１５ａは、酸
化段階で消費され、前記トランジスタ能動領域１９ａ内
に薄いゲート酸化層２２を形成する。その後、図６に示
されるように、多結晶シリコン（ポリ）のブランケット
層２３が約３５００オングストロームの深さまでＣＭＯ
Ｓトランジスタ／抵抗表面２４上で化学蒸着されるが、
このとき前記ＣＭＯＳトランジスタ構造３に関して閾値
電圧を調整するために必要なドーピングが行われる。
エッチング段階において、図５では、前記窒化物層１８
が全表面から除去されて、ＣＭＯＳトランジスタ能動領
域１９ａが開口され、前記エピタキシャル酸化層１５ａ
を露出させる。前記エピタキシャル酸化層１５ａは、酸
化段階で消費され、前記トランジスタ能動領域１９ａ内
に薄いゲート酸化層２２を形成する。その後、図６に示
されるように、多結晶シリコン（ポリ）のブランケット
層２３が約３５００オングストロームの深さまでＣＭＯ
Ｓトランジスタ／抵抗表面２４上で化学蒸着されるが、
このとき前記ＣＭＯＳトランジスタ構造３に関して閾値
電圧を調整するために必要なドーピングが行われる。
【００２９】図７および図８では、８．０ポリ・ゲート
規定マスキングおよびエッチング段階により、前記第１
フィールド酸化領域群２１の間で、前記ＣＭＯＳトラン
ジスタ構造３のＮウェル・ポリ・ゲート２５と、Ｐウェ
ル・ポリ・ゲート２６とが規定される。８．０ポリ・ゲ
ート規定マスキング段階では、フォトレジスト層とフォ
トリソグラフィック・ステッパ（photolithographic st
epper）とを用いて両ポリ・ゲート２５，２６が規定さ
れ、この後、前記ポリ層２３がエッチングされ、前記Ｃ
ＭＯＳトランジスタ構造３の前記ゲート酸化層２２上に
前記ポリ・ゲート２５，２６が残される。高度なＢＩＣ
ＭＯＳの作成においては、８．０ゲート規定マスクは、
前記第１フィールド酸化領域群２１の間の低密度ドレー
ン（ＬＤＤ）規定開口部２７の寸法を厳密に制御するよ
うに設計される。このマスクは、前記ポリ・ゲート２
５，２６の自己整合も行う。本発明の好適な実施例にお
いては、８．０マスクが改良され、前記抵抗領域６を注
入し、前記抵抗Ｐウェル７の表面に形成された前記ゲー
ト酸化層２２をエッチングするための抵抗領域開口部５
３ができる。前記抵抗領域開口部５３により、高精度に
規定されたポリ・フレーム４０が形成され、前記抵抗Ｐ
ウェル領域７の前記抵抗領域６と前記抵抗接触８の寸法
が設定される。前記抵抗領域開口部５３は完全に開口し
ており、前記抵抗Ｐウェル７に関してゲートとはならな
い。
規定マスキングおよびエッチング段階により、前記第１
フィールド酸化領域群２１の間で、前記ＣＭＯＳトラン
ジスタ構造３のＮウェル・ポリ・ゲート２５と、Ｐウェ
ル・ポリ・ゲート２６とが規定される。８．０ポリ・ゲ
ート規定マスキング段階では、フォトレジスト層とフォ
トリソグラフィック・ステッパ（photolithographic st
epper）とを用いて両ポリ・ゲート２５，２６が規定さ
れ、この後、前記ポリ層２３がエッチングされ、前記Ｃ
ＭＯＳトランジスタ構造３の前記ゲート酸化層２２上に
前記ポリ・ゲート２５，２６が残される。高度なＢＩＣ
ＭＯＳの作成においては、８．０ゲート規定マスクは、
前記第１フィールド酸化領域群２１の間の低密度ドレー
ン（ＬＤＤ）規定開口部２７の寸法を厳密に制御するよ
うに設計される。このマスクは、前記ポリ・ゲート２
５，２６の自己整合も行う。本発明の好適な実施例にお
いては、８．０マスクが改良され、前記抵抗領域６を注
入し、前記抵抗Ｐウェル７の表面に形成された前記ゲー
ト酸化層２２をエッチングするための抵抗領域開口部５
３ができる。前記抵抗領域開口部５３により、高精度に
規定されたポリ・フレーム４０が形成され、前記抵抗Ｐ
ウェル領域７の前記抵抗領域６と前記抵抗接触８の寸法
が設定される。前記抵抗領域開口部５３は完全に開口し
ており、前記抵抗Ｐウェル７に関してゲートとはならな
い。
【００３０】ゲート・シール酸化層２８が前記ゲート酸
化層２２と前記ポリ・ゲート２５，２６との上に成長
し、このとき前記ゲート・シール酸化層２８は前記ポリ
・ゲート２５，２６の下にあるトランジスタ・チャンネ
ル２９のための絶縁体（standoff）またはスペーサとし
て機能する。前記ゲート酸化シール層２８は、前記ポリ
・ゲート２５，２６上で、摂氏約９００度の温度で、約
４００オングストロームの厚みまで成長することが好ま
しく、これによって約２．０ミクロンの長さ寸法Ｌを持
つ高精度に規定されたゲートができる。これは０．５な
いし０．８ミクロンの範囲の有効チャンネル長Ｌeffに
相当する。前記抵抗領域開口部５３は、前記トランジス
タ・チャンネル２９と同じ寸法を持つ前記抵抗領域６を
設け、８．０マスクを用いて前記抵抗領域６をマスキン
グし、その領域内に前記ゲート・シール酸化層２８が形
成されるのを防ぐ。
化層２２と前記ポリ・ゲート２５，２６との上に成長
し、このとき前記ゲート・シール酸化層２８は前記ポリ
・ゲート２５，２６の下にあるトランジスタ・チャンネ
ル２９のための絶縁体（standoff）またはスペーサとし
て機能する。前記ゲート酸化シール層２８は、前記ポリ
・ゲート２５，２６上で、摂氏約９００度の温度で、約
４００オングストロームの厚みまで成長することが好ま
しく、これによって約２．０ミクロンの長さ寸法Ｌを持
つ高精度に規定されたゲートができる。これは０．５な
いし０．８ミクロンの範囲の有効チャンネル長Ｌeffに
相当する。前記抵抗領域開口部５３は、前記トランジス
タ・チャンネル２９と同じ寸法を持つ前記抵抗領域６を
設け、８．０マスクを用いて前記抵抗領域６をマスキン
グし、その領域内に前記ゲート・シール酸化層２８が形
成されるのを防ぐ。
【００３１】図９では、８．０ポリ・ゲート規定マスキ
ング，エッチングおよび注入手順をも用いて、前記ＬＤ
Ｄ規定開口部２７内に低密度ドレーン（ＬＤＤ）領域３
０が規定および注入され、このとき前記ＬＤＤ領域３０
を用いて熱電子効果を小さくしている。特に前記第１フ
ィールド酸化領域２１と、ゲート酸化物シール層２８を
もつ前記ポリ・ゲート２５，２６とが前記ＬＤＤ領域３
０の位置を規定する。比較的高速で拡散するリン原子
が、前記ポリ・ゲート２５，２６によりマスキングされ
ていない前記トランジスタ能動領域１９ａの部分内に、
Ｎ-濃度まで注入される。ＬＤＤリン注入は、１．３ｘ
１０13イオン／ｃｍ2 ＠ ６０Ｋｅｖのレベルで実行
されるのが好ましい。この注入は２つの角度、すなわち
前記ＣＭＯＳトランジスタ構造３の表面平面に対して垂
直な面から約＋７度の角度と、同垂直面から約−７度の
角度で実行される。前記ゲート酸化層２２を通り、前記
エピタキシャル層１５内に対して行われる前記ＬＤＤ３
０の注入は、１つの角度と２倍の線量とで行われ、シー
ルされたポリ・ゲート２５，２６により起こる遮光（sh
adowing）効果をなくする。この方法では、前記トラン
ジスタ能動領域１９ａの一部が低濃度にドーピングさ
れ、それによってポリ・ゲート・ソース領域３３，３５
からゲート・チャンネル領域３１を通り、ドレーン領域
３４，３６内までの漸進的な移行を行い、さらに熱電子
効果を小さくする。本発明の好適な実施例においては、
ＬＤＤリンも改良された８．０マスクの前記抵抗領域開
口部５３を通じて注入され、それによって前記抵抗Ｐウ
ェル７の抵抗能動領域１９ｂを浅くドーピングして、前
記抵抗領域６を形成し、前記抵抗接触８を初期規定す
る。
ング，エッチングおよび注入手順をも用いて、前記ＬＤ
Ｄ規定開口部２７内に低密度ドレーン（ＬＤＤ）領域３
０が規定および注入され、このとき前記ＬＤＤ領域３０
を用いて熱電子効果を小さくしている。特に前記第１フ
ィールド酸化領域２１と、ゲート酸化物シール層２８を
もつ前記ポリ・ゲート２５，２６とが前記ＬＤＤ領域３
０の位置を規定する。比較的高速で拡散するリン原子
が、前記ポリ・ゲート２５，２６によりマスキングされ
ていない前記トランジスタ能動領域１９ａの部分内に、
Ｎ-濃度まで注入される。ＬＤＤリン注入は、１．３ｘ
１０13イオン／ｃｍ2 ＠ ６０Ｋｅｖのレベルで実行
されるのが好ましい。この注入は２つの角度、すなわち
前記ＣＭＯＳトランジスタ構造３の表面平面に対して垂
直な面から約＋７度の角度と、同垂直面から約−７度の
角度で実行される。前記ゲート酸化層２２を通り、前記
エピタキシャル層１５内に対して行われる前記ＬＤＤ３
０の注入は、１つの角度と２倍の線量とで行われ、シー
ルされたポリ・ゲート２５，２６により起こる遮光（sh
adowing）効果をなくする。この方法では、前記トラン
ジスタ能動領域１９ａの一部が低濃度にドーピングさ
れ、それによってポリ・ゲート・ソース領域３３，３５
からゲート・チャンネル領域３１を通り、ドレーン領域
３４，３６内までの漸進的な移行を行い、さらに熱電子
効果を小さくする。本発明の好適な実施例においては、
ＬＤＤリンも改良された８．０マスクの前記抵抗領域開
口部５３を通じて注入され、それによって前記抵抗Ｐウ
ェル７の抵抗能動領域１９ｂを浅くドーピングして、前
記抵抗領域６を形成し、前記抵抗接触８を初期規定す
る。
【００３２】摂氏約１０００度で行われるその後のアニ
ーリングにより、低線量のリン注入物は、前記能動領域
１９ａ，１９ｂ内の前記エピタキシャル層１５内に約１
５００ないし２０００オングストロームの深さまで注入
される。この注入は比較的深いが、それでも従来の技術
による抵抗体よりは、はるかに浅い抵抗体が得られる。
さらに、前記抵抗領域６の面積抵抗は、従来の技術によ
る構造よりはるかに高い。これは前記ＬＤＤ領域３０が
従来の技術によるＬＤＤ注入物より約１／３低い濃度で
ドーピングされるためである。このように、非常に低い
ドーピング・レベルで、厳密に制御された８．０マスク
が利用され、高精度に定義されているばかりでなく抵抗
値の高い面積抵抗を持つ前記抵抗領域６が形成される。
ーリングにより、低線量のリン注入物は、前記能動領域
１９ａ，１９ｂ内の前記エピタキシャル層１５内に約１
５００ないし２０００オングストロームの深さまで注入
される。この注入は比較的深いが、それでも従来の技術
による抵抗体よりは、はるかに浅い抵抗体が得られる。
さらに、前記抵抗領域６の面積抵抗は、従来の技術によ
る構造よりはるかに高い。これは前記ＬＤＤ領域３０が
従来の技術によるＬＤＤ注入物より約１／３低い濃度で
ドーピングされるためである。このように、非常に低い
ドーピング・レベルで、厳密に制御された８．０マスク
が利用され、高精度に定義されているばかりでなく抵抗
値の高い面積抵抗を持つ前記抵抗領域６が形成される。
【００３３】１２．０マスキング，エッチングおよび注
入手順を用いて、前記ＰＭＯＳトランジスタ４のＰ+
ＰＭＯＳソース領域３５と、Ｐ+ ＰＭＯＳドレーン領
域３６とが規定される。本発明の好適な実施例において
は、二フッ化ホウ素（ＢＦ2）分子が、１２．０マスク
を通じて、３．０ｘ１０15イオン／ｃｍ2 ＠ ６５Ｋ
ｅｖの濃度で注入される。図１０および図１１では、１
３．マスキング，エッチングおよび注入手順を用いて、
前記ＮＭＯＳトランジスタ５のＮ+ ＮＭＯＳソース領
域３３と、Ｎ+ ＮＭＯＳドレーン領域３４とが規定お
よび注入されている。本発明の好適な実施例において
は、ヒ素原子が、１３．０マスクを通じて、７．０ｘ１
０15イオン／ｃｍ2 ＠ １００Ｋｅｖの濃度で注入さ
れる。本発明の好適な実施例においては、１３．０マス
クが改良されて、前記抵抗接触８を注入するための抵抗
接触開口部５４ができる。前記抵抗接触開口部５４によ
り、いずれも良好に規定されている前記ＮＭＯＳソース
領域３３と前記ＮＭＯＳドレーン領域３４と同じ寸法を
持つ前記抵抗接触が設けられる。前記抵抗接触８は、前
記ＮＭＯＳソース領域３３および前記ＮＭＯＳドレーン
領域３４の形成に用いられたのと同じ注入段階を利用し
ている。
入手順を用いて、前記ＰＭＯＳトランジスタ４のＰ+
ＰＭＯＳソース領域３５と、Ｐ+ ＰＭＯＳドレーン領
域３６とが規定される。本発明の好適な実施例において
は、二フッ化ホウ素（ＢＦ2）分子が、１２．０マスク
を通じて、３．０ｘ１０15イオン／ｃｍ2 ＠ ６５Ｋ
ｅｖの濃度で注入される。図１０および図１１では、１
３．マスキング，エッチングおよび注入手順を用いて、
前記ＮＭＯＳトランジスタ５のＮ+ ＮＭＯＳソース領
域３３と、Ｎ+ ＮＭＯＳドレーン領域３４とが規定お
よび注入されている。本発明の好適な実施例において
は、ヒ素原子が、１３．０マスクを通じて、７．０ｘ１
０15イオン／ｃｍ2 ＠ １００Ｋｅｖの濃度で注入さ
れる。本発明の好適な実施例においては、１３．０マス
クが改良されて、前記抵抗接触８を注入するための抵抗
接触開口部５４ができる。前記抵抗接触開口部５４によ
り、いずれも良好に規定されている前記ＮＭＯＳソース
領域３３と前記ＮＭＯＳドレーン領域３４と同じ寸法を
持つ前記抵抗接触が設けられる。前記抵抗接触８は、前
記ＮＭＯＳソース領域３３および前記ＮＭＯＳドレーン
領域３４の形成に用いられたのと同じ注入段階を利用し
ている。
【００３４】前記ＣＭＯＳトランジスタ構造３の前記Ｐ
ＭＯＳトランジスタ４と前記ＮＭＯＳトランジスタ５お
よび前記抵抗体構造２のためのソースおよびドレーンの
マスキング，エッチングおよび注入手順の後で、ブラン
ケット低温酸化層（ＬＴＯ）３９が、前記ポリ・フレー
ム４０を含む前記ＣＭＯＳトランジスタ／抵抗表面２４
上にブランケット状に付着される。図１２では、１４．
０ＣＭＯＳ接触規定マスキングおよびエッチング手順に
より、前記ソース領域３３，３５および前記ドレーン領
域３４，３６に対応するＣＭＯＳ金属接触部４１上の前
記ＬＴＯ３９が除去される。本発明の好適な実施例にお
いては、１４．０マスクが改良され、抵抗接触形成領域
５５ができて、金属１の付着に備える。前記ＣＭＯＳ金
属接触部４１と前記抵抗接触形成領域５５とは、プラチ
ナ付着段階により形成されることが好ましい。その後の
マスキング段階で、金属１マスキングおよび付着段階を
用いて第１金属層４３が付着され、その後で１７．０金
属２マスキングおよび付着段階を用いて第２金属層が付
着される。１５．０金属１付着マスクが改良され、抵抗
金属１接触５８を付着するための抵抗金属１規定開口部
５７ができる。
ＭＯＳトランジスタ４と前記ＮＭＯＳトランジスタ５お
よび前記抵抗体構造２のためのソースおよびドレーンの
マスキング，エッチングおよび注入手順の後で、ブラン
ケット低温酸化層（ＬＴＯ）３９が、前記ポリ・フレー
ム４０を含む前記ＣＭＯＳトランジスタ／抵抗表面２４
上にブランケット状に付着される。図１２では、１４．
０ＣＭＯＳ接触規定マスキングおよびエッチング手順に
より、前記ソース領域３３，３５および前記ドレーン領
域３４，３６に対応するＣＭＯＳ金属接触部４１上の前
記ＬＴＯ３９が除去される。本発明の好適な実施例にお
いては、１４．０マスクが改良され、抵抗接触形成領域
５５ができて、金属１の付着に備える。前記ＣＭＯＳ金
属接触部４１と前記抵抗接触形成領域５５とは、プラチ
ナ付着段階により形成されることが好ましい。その後の
マスキング段階で、金属１マスキングおよび付着段階を
用いて第１金属層４３が付着され、その後で１７．０金
属２マスキングおよび付着段階を用いて第２金属層が付
着される。１５．０金属１付着マスクが改良され、抵抗
金属１接触５８を付着するための抵抗金属１規定開口部
５７ができる。
【００３５】本発明は、特定の実施例に関して説明され
たが、添付の請求項の範囲に入るすべての改良点および
同等のものを包括するものである。
たが、添付の請求項の範囲に入るすべての改良点および
同等のものを包括するものである。
【図１】本発明の高精度高抵抗の抵抗体構造と、付属の
ＣＭＯＳトランジスタ構造の簡略化された正面図であ
る。
ＣＭＯＳトランジスタ構造の簡略化された正面図であ
る。
【図２】ＣＭＯＳ作成過程のための３．０マスキング，
エッチングおよび注入手順の簡略化された正面図で、抵
抗体構造のためのＣＭＯＳ ＮウェルおよびＰウェル規
定開口部と新規の抵抗Ｐウェル規定開口部とを持つ新規
の３．０Ｐウェル規定マスクを示す。
エッチングおよび注入手順の簡略化された正面図で、抵
抗体構造のためのＣＭＯＳ ＮウェルおよびＰウェル規
定開口部と新規の抵抗Ｐウェル規定開口部とを持つ新規
の３．０Ｐウェル規定マスクを示す。
【図３】３．０マスク・エピタキシャル成長段階の簡略
化された正面図で、ＣＭＯＳトランジスタ構造の退行Ｎ
ウェルおよび退行Ｐウェルと、新規の抵抗Ｐウェル構造
と、すべてのウェルに隣接するチャンネル・ストップ領
域とを示す。
化された正面図で、ＣＭＯＳトランジスタ構造の退行Ｎ
ウェルおよび退行Ｐウェルと、新規の抵抗Ｐウェル構造
と、すべてのウェルに隣接するチャンネル・ストップ領
域とを示す。
【図４】６．０マスキング，エッチングおよび分離酸化
段階の簡略化された正面図で、ＣＭＯＳトランジスタ構
造の被拡散ＮウェルおよびＰウェルと、新規の抵抗体構
造の被拡散抵抗Ｐウェルとを示す。
段階の簡略化された正面図で、ＣＭＯＳトランジスタ構
造の被拡散ＮウェルおよびＰウェルと、新規の抵抗体構
造の被拡散抵抗Ｐウェルとを示す。
【図５】６．０マスク・フィールド酸化段階の簡略化さ
れた正面図で、ＣＭＯＳトランジスタ構造と抵抗体構造
を囲むフィールド酸化領域を示す。
れた正面図で、ＣＭＯＳトランジスタ構造と抵抗体構造
を囲むフィールド酸化領域を示す。
【図６】７．０ポリ・マスクのブランケット状付着段階
の簡略化された正面図で、ＣＭＯＳトランジスタ構造の
ＮウェルおよびＰウェルの上と、抵抗Ｐウェルの上とに
付着された多結晶シリコン層を示す。
の簡略化された正面図で、ＣＭＯＳトランジスタ構造の
ＮウェルおよびＰウェルの上と、抵抗Ｐウェルの上とに
付着された多結晶シリコン層を示す。
【図７】８．０マスキングおよびエッチング段階の簡略
化された正面図で、ＣＭＯＳトランジスタ構造のＬＤＤ
規定開口部を持つ新規の８．０ゲート規定マスクであ
り、新規の抵抗体構造のための抵抗体規定開口部をもつ
抵抗体構造規定マスクとしても機能するマスクを示す。
化された正面図で、ＣＭＯＳトランジスタ構造のＬＤＤ
規定開口部を持つ新規の８．０ゲート規定マスクであ
り、新規の抵抗体構造のための抵抗体規定開口部をもつ
抵抗体構造規定マスクとしても機能するマスクを示す。
【図８】図７の新規の８．０ゲート規定マスクの簡単な
断面平面図である。
断面平面図である。
【図９】８．０マスキング，エッチングおよび注入段階
の簡略化された正面図であり、新規のゲート規定マスク
のＬＤＤ規定開口部を通じたＮ型原子の注入と、新規の
８．０ゲート規定マスクの抵抗体構造規定開口部を通じ
た同じＮ型原子の注入とを示す。
の簡略化された正面図であり、新規のゲート規定マスク
のＬＤＤ規定開口部を通じたＮ型原子の注入と、新規の
８．０ゲート規定マスクの抵抗体構造規定開口部を通じ
た同じＮ型原子の注入とを示す。
【図１０】１３．０マスキング，エッチングおよび注入
段階の簡略化された正面図であり、ＮＭＯＳトランジス
タ構造のためのソース／ドレーン規定開口部を持つ新規
の１３．０ＮＭＯＳソース／ドレーン規定マスクであ
り、抵抗体構造のための抵抗接触領域規定開口部を持つ
抵抗接触規定マスクとしても機能するマスクを示す。
段階の簡略化された正面図であり、ＮＭＯＳトランジス
タ構造のためのソース／ドレーン規定開口部を持つ新規
の１３．０ＮＭＯＳソース／ドレーン規定マスクであ
り、抵抗体構造のための抵抗接触領域規定開口部を持つ
抵抗接触規定マスクとしても機能するマスクを示す。
【図１１】１３．０マスキング，エッチングおよび注入
段階の簡単な断面平面図であり、図１０の新規の１３．
０ＮＭＯＳソース／ドレーン規定マスクを示す。
段階の簡単な断面平面図であり、図１０の新規の１３．
０ＮＭＯＳソース／ドレーン規定マスクを示す。
【図１２】１４．０接触規定マスキング，エッチングお
よび付着段階の簡略化された正面図であり、金属１付着
規定開口部を持つ新規の金属１規定マスクであって、金
属１規定マスクとして低温酸化物を用いて抵抗体構造の
ための抵抗金属１規定開口部を持つ抵抗体金属１接触規
定マスクとしても機能する新規の金属１規定マスクを示
す。
よび付着段階の簡略化された正面図であり、金属１付着
規定開口部を持つ新規の金属１規定マスクであって、金
属１規定マスクとして低温酸化物を用いて抵抗体構造の
ための抵抗金属１規定開口部を持つ抵抗体金属１接触規
定マスクとしても機能する新規の金属１規定マスクを示
す。
１ ＭＯＳトランジスタおよび抵抗体構造 ２ 抵抗体構造 ３ ＣＭＯＳトランジスタ構造 ４ ＰＭＯＳトランジスタ ５ ＮＭＯＳトランジスタ ６ 抵抗領域 ７ 退行抵抗Ｐウェル領域 ８ 抵抗接触領域 １０ 基板 １２ 退行Ｐウェル領域 １３ チャンネル・ストップ領域 １６ 退行Ｎウェル領域 ２１ フィールド酸化領域 ２５ ポリ・ゲート ２６ ポリ・ゲート ３９ 低温酸化層（ＬＴＯ） ４３ 金属層 ５８ 接触
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クリストファー・シー・ジョイス アメリカ合衆国メーン州ゴーハム、チャー チ・ストリート23
Claims (24)
- 【請求項１】 高精度高抵抗の抵抗体構造を作成しつ
つ、ＣＭＯＳトランジスタ構造をも作成する方法であっ
て、前記ＣＭＯＳトランジスタ構造は、Ｐ型基板上に付
着されたＮ型半導体材料のエピタキシャル層内に形成さ
れたＰＭＯＳトランジスタとＮＭＯＳトランジスタとを
備え、前記ＰＭＯＳトランジスタおよび前記ＮＭＯＳト
ランジスタは、ソース領域と、ドレーン領域と、前記ソ
ース領域と前記ドレーン領域との間にあるトランジスタ
・チャンネル領域とをそれぞれ有し、前記ＮＭＯＳトラ
ンジスタは、ＮＭＯＳチャンネル上に形成され前記ＮＭ
ＯＳチャンネル領域からゲート酸化層により隔てられて
いるＮＭＯＳゲートを有し、前記ＰＭＯＳトランジスタ
は、ＰＭＯＳチャンネル領域上に形成され前記ゲート酸
化層により隔てられているＰＭＯＳゲートを有し、前記
ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタと
は、第１フィールド酸化領域により囲まれているＣＭＯ
Ｓトランジスタ構造であって、前記高精度高抵抗の抵抗
体は、抵抗領域と、Ｎ型半導体材料の前記エピタキシャ
ル層内に形成された自己整合された抵抗接触群と、前記
抵抗領域および前記抵抗接触の下にある抵抗Ｐウェルと
を備え、前記抵抗体構造が第２フィールド酸化領域によ
り囲まれている前記ＣＭＯＳトランジスタ構造を作成す
る方法であって： Ａ） Ｐウェル規定マスキングおよびエッチング手順を
用い、比較的高速で拡散するＰ型原子を前記Ｐウェル規
定マスク内のＰウェル規定開口部を通じて注入して、前
記Ｐ型基板内に前記ＣＭＯＳトランジスタのＰウェルを
形成する段階； Ｂ） 前記ＣＭＯＳトランジスタのＮウェルと前記Ｐウ
ェルとの上に前記Ｎ型エピタキシャル層を付着する段
階； Ｃ） 前記ＣＭＯＳトランジスタ構造と前記第１フィー
ルド酸化領域との上に、半導体材料の多結晶層を付着す
る段階； Ｄ） ポリ・ゲート規定マスキングおよびエッチング手
順を用いて、前記多結晶層から前記ＰＭＯＳゲートと前
記ＮＭＯＳゲートとを形成する段階； Ｅ） 前記ポリ・ゲート規定マスクを用いて前記ＰＭＯ
Ｓトランジスタと前記ＮＭＯＳトランジスタとの中にＬ
ＤＤ領域を形成し、比較的高速で拡散するＮ型原子を前
記ポリ・ゲート規定マスクのＬＤＤ領域規定開口部を通
じて、前記ゲート酸化層を通り前記Ｎウェルおよび前記
Ｐウェル内に浅く注入する段階であって、このとき前記
ＮＭＯＳゲートと前記ＰＭＯＳゲートとが、前記の比較
的高速で拡散するＮ型原子の前記ＮＭＯＳチャンネル領
域および前記ＰＭＯＳチャンネル領域に対する注入をそ
れぞれマスキングする段階； Ｆ） ＮＭＯＳソースおよびドレーン・マスキングおよ
びエッチング手順を用い、比較的低速で拡散するＮ+型
原子を前記ＮＭＯＳトランジスタの前記ＬＤＤ内に、前
記ソースおよびドレーン規定マスクのＮＭＯＳソースお
よびドレーン領域規定開口部を通じて注入し、ＮＭＯＳ
ソースおよびドレーン領域を形成する段階； Ｇ） ＣＭＯＳソースおよびドレーン接触規定マスキン
グ，エッチングおよび付着手順を用いて、前記ＰＭＯＳ
ソースおよびドレーン領域のＣＭＯＳソースと、ＮＭＯ
Ｓソースおよびドレーン領域との自己整合されている接
触を形成する段階；並びに Ｈ） 前記ＣＭＯＳトランジスタ構造の前記ＣＭＯＳソ
ースおよびドレーン接触上に屈折金属を付着する段階で
あって、前記屈折金属が金属１接触規定マスキング，エ
ッチングおよび付着手順により付着される段階； によって構成されることを特徴とする方法であって、そ
の改善点が： ａ） 前記Ｐウェルを形成する段階を改良して、前記の
比較的高速で拡散するＰ型原子を前記Ｐウェル規定マス
ク内の抵抗Ｐウェル規定開口部を通じて前記基板内に同
時に注入することにより抵抗Ｐウェルを形成する段階； ｂ） 前記ＣＭＯＳトランジスタ構造と前記第１フィー
ルド酸化領域との上に半導体材料の前記多結晶層を付着
する段階を改良して、前記抵抗Ｐウェルと前記第２フィ
ールド酸化領域との上に前記多結晶層をブランケット状
に付着する段階； ｃ） 前記ＬＤＤ領域を形成する段階を改良して、前記
の比較的高速で拡散するＮ型原子を、前記ポリ・ゲート
規定マスク内の抵抗領域規定開口部を通じて、前記抵抗
Ｐウェル内に同時に浅く注入することにより、前記抵抗
領域を形成する段階； ｄ） 前記ＮＭＯＳソースおよびドレーン領域を形成す
る段階を改良して、前記の比較的低速で拡散するＮ+型
原子を、前記のＣＭＯＳソースおよびドレーン規定マス
クの抵抗接触領域規定開口部を通じて同時に注入するこ
とにより、抵抗接触領域を形成する段階； ｅ） 前記の自己整合されたＣＭＯＳソースおよびドレ
ーンの接触を形成する段階を改良して、前記のＣＭＯＳ
ソースおよびドレーン接触規定マスクを改良して自己整
合された抵抗接触規定開口部を設けることにより、前記
の自己整合された抵抗接触を形成する段階；および ｆ） 前記ＣＭＯＳソースおよびドレーン接触領域上に
屈折金属を付着させる段階を改良して、前記金属１接触
規定マスクを改良して抵抗接触金属１規定開口部を設け
ることにより、前記の自己整合された抵抗接触上に前記
屈折金属を付着させる段階； によって構成されることをことを特徴とする改善点を有
する方法。 - 【請求項２】 エピタキシャル層内の半導体材料の低濃
度にドーピングされた浅い表面領域で形成される抵抗領
域を備える高精度高抵抗の抵抗体。 - 【請求項３】 前記抵抗領域が第２型の半導体材料のウ
ェル内に第１型の半導体材料で形成される請求項２の高
精度高抵抗の抵抗体。 - 【請求項４】 前記第１型の半導体材料が、低濃度の比
較的高速で拡散するＮ型原子により構成されることを特
徴とする請求項３の高精度高抵抗の抵抗体。 - 【請求項５】 前記抵抗領域を形成するために用いられ
る前記の比較的高速で拡散するＮ型原子がリン原子であ
る請求項４の高精度高抵抗の抵抗体。 - 【請求項６】 前記高精度高抵抗の抵抗体が集積回路構
造に結合されている請求項２の高精度高抵抗の抵抗体。 - 【請求項７】 高精度高抵抗の抵抗体であって： Ａ） 第２型の半導体材料のウェル内にある、第１型の
半導体材料の浅い抵抗領域； Ｂ） 前記の第１型の半導体材料を高濃度にドーピング
することにより形成された抵抗接触領域であって、第１
型の半導体材料の前記抵抗領域が前記抵抗接触領域群間
にある前記抵抗領域；並びに Ｃ） 前記抵抗接触領域に付属された自己整合された抵
抗接触であって、前記の自己整合された抵抗接触が屈折
金属で形成されている前記抵抗接触； によって構成されることを特徴とする高精度高抵抗の抵
抗体。 - 【請求項８】 前記２つの抵抗接触領域が、前記第１型
の半導体材料の上にある比較的低速で拡散するＮ型原子
のＮ+濃度領域によって構成されることを特徴とする請
求項７の高精度高抵抗の抵抗体。 - 【請求項９】 前記の比較的低速で拡散するＮ型原子が
ヒ素原子である請求項８の高精度高抵抗の抵抗体。 - 【請求項１０】 集積回路に結合された高精度高抵抗の
抵抗体であって、前記集積回路はＭＯＳトランジスタ構
造を備え、前記ＭＯＳトランジスタ構造は、前記第２型
の半導体材料のＭＯＳウェル内に形成された浅い低密度
ドレーン（ＬＤＤ）領域で構成され、前記ＬＤＤ領域と
前記抵抗領域の両方が前記の第１型の半導体材料で形成
されている請求項７の高精度高抵抗の抵抗体。 - 【請求項１１】 集積回路に結合された高精度高抵抗の
抵抗体であって、前記集積回路はＣＭＯＳトランジスタ
構造により構成され、前記ＣＭＯＳトランジスタ構造は
Ｐ型基板上に付着されたＮ型半導体材料のエピタキシャ
ル層内に形成されたＰＭＯＳトランジスタとＮＭＯＳト
ランジスタとを備え、前記ＰＭＯＳトランジスタおよび
前記ＮＭＯＳトランジスタは、ソース領域と、ドレーン
領域と、前記ソース領域と前記ドレーン領域との間に位
置するトランジスタ・チャンネル領域と、低密度ドレー
ン（ＬＤＤ）領域とをそれぞれ有し、前記ＮＭＯＳトラ
ンジスタは、ＮＭＯＳチャンネル領域上に形成され、ゲ
ート酸化層によって前記ＮＭＯＳチャンネル領域から隔
てられているＮＭＯＳゲートを有し、前記ＰＭＯＳトラ
ンジスタは、ＰＭＯＳチャンネル領域上に形成され、前
記ゲート酸化層によって前記ＰＭＯＳチャンネル領域か
ら隔てられているＰＭＯＳゲートを有し、前記ＮＭＯＳ
トランジスタと前記ＰＭＯＳトランジスタとは、第１フ
ィールド酸化領域により囲まれており、前記ＮＭＯＳト
ランジスタおよび前記ＰＭＯＳトランジスタの前記ソー
スおよびドレーン領域が、ソースおよびドレーン接触に
よって構成されているＣＭＯＳトランジスタ構造であ
り、前記高精度高抵抗の抵抗体は、抵抗領域と、抵抗接
触領域と、前記抵抗接触領域に付属された自己整合され
た抵抗接触とがすべてＮ型半導体材料の前記エピタキシ
ャル層内に形成されて構成されており、前記抵抗領域と
前記の自己整合された抵抗接触の下にはＰ型半導体材料
の抵抗Ｐウェルがあり、前記の抵抗体構造は、前記の抵
抗体構造と隣接の構造との間にある第２フィールド酸化
領域により囲まれている高精度高抵抗の抵抗体。 - 【請求項１２】 前記ＣＭＯＳトランジスタ構造の前記
ＬＤＤ領域と、前記高精度高抵抗の抵抗体構造の前記抵
抗領域とが、Ｎ-濃度の比較的高速で拡散するＮ型原子
を前記ＰＭＯＳトランジスタおよび前記ＮＭＯＳトラン
ジスタの能動領域内と、前記抵抗Ｐウェル内とに同時に
浅く注入することにより形成される請求項１１の高精度
高抵抗の抵抗体構造。 - 【請求項１３】 前記の比較的高速で拡散するＮ型原子
が、１．３ｘ１０13イオン／ｃｍ2 ＠ ６０Ｋｅｖで
注入されるリン原子である請求項１２の高精度高抵抗の
抵抗体構造。 - 【請求項１４】 高精度高抵抗の抵抗体構造を作成する
方法であって、前記高精度高抵抗の抵抗体構造は、抵抗
領域と、抵抗接触領域と、前記抵抗接触領域に付属され
た自己整合された抵抗接触とがすべてＰ型材料の基板上
のＮ型半導体材料のエピタキシャル層内に形成され、前
記抵抗領域と前記の自己整合された抵抗接触の下にある
Ｐ型半導体材料の抵抗Ｐウェルをさらに備えて構成さ
れ、前記抵抗体構造は、前記抵抗体構造と隣接の構造と
の間に位置するフィールド酸化領域により囲まれている
高精度高抵抗の抵抗体構造を作成する方法であって： Ａ） 比較的高速で拡散するＰ型原子を、Ｐウェル規定
マスク内の抵抗Ｐウェル規定開口部を通じて前記基板内
に注入することにより形成する段階； Ｂ） 前記ＭＯＳトランジスタと、前記抵抗Ｐウェル
と、前記フィールド酸化領域との上に半導体材料の多結
晶層を付着させる段階； Ｃ） 前記の比較的高速で拡散するＮ型原子を、ＭＯＳ
ポリ・ゲート規定マスク内の抵抗領域規定開口部を通じ
て、前記抵抗Ｐウェル内に浅く注入することにより、前
記抵抗領域を形成する段階； Ｄ） 比較的低速で拡散するＮ+型原子を、ＭＯＳソー
スおよびドレーン規定マスクの抵抗接触領域規定開口部
を通じて浅く注入することにより前記抵抗接触領域を形
成する段階； Ｅ） ＭＯＳソースおよびドレーン接触規定マスキン
グ，エッチングおよび付着手順を用いて、前記の自己整
合された抵抗接触を形成する段階；並びに Ｆ） 金属１接触規定マスキング，エッチングおよび付
着手順を用いて、前記の自己整合された抵抗接触上に屈
折金属を付着する段階； によって構成されることを特徴とする高精度高抵抗の抵
抗体構造を作成する方法。 - 【請求項１５】 前記の比較的高速で拡散するＮ型原子
が、１．３ｘ１０13イオン／ｃｍ2 ＠ ６０Ｋｅｖで
注入されるリン原子であり、前記の比較的低速で拡散さ
れるＮ+型原子がヒ素原子である請求項１４の高精度高
抵抗の抵抗体構造を作成する方法。 - 【請求項１６】 集積回路に結合される高精度高抵抗の
抵抗体構造を作成する集積回路作成方法であって、前記
集積回路は、ＣＭＯＳトランジスタ構造によって構成さ
れ、前記ＣＭＯＳトランジスタ構造は、Ｐ型基板上に付
着されたＮ型半導体材料のエピタキシャル層内に形成さ
れたＰＭＯＳトランジスタとＮＭＯＳトランジスタとを
備え、前記ＰＭＯＳトランジスタおよび前記ＮＭＯＳト
ランジスタは、ソース領域と、ドレーン領域と、前記ソ
ース領域と前記ドレーン領域との間にあるトランジスタ
・チャンネル領域とをそれぞれ有し、前記ＮＭＯＳトラ
ンジスタは、ＮＭＯＳチャンネル領域上に形成され、前
記ＮＭＯＳチャンネル領域から、ゲート酸化層により隔
てられているＮＭＯＳゲートを有し、前記ＰＭＯＳトラ
ンジスタは、ＰＭＯＳチャンネル領域上に形成され、前
記ＰＭＯＳチャンネル領域から前記ゲート酸化層によっ
て隔てられているＰＭＯＳゲートを有し、前記ＮＭＯＳ
トランジスタと前記ＰＭＯＳトランジスタとは、第１フ
ィールド酸化領域により囲まれているＣＭＯＳトランジ
スタ構造であって、前記高精度高抵抗の抵抗体構造は、
Ｎ型半導体材料の前記エピタキシャル層内に形成された
抵抗領域および自己整合された抵抗接触とを備え、前記
抵抗領域と前記抵抗接触との下には抵抗Ｐウェルを備
え、前記抵抗体構造は第２フィールド酸化領域により囲
まれている高精度高抵抗の抵抗体構造において、前記Ｃ
ＭＯＳトランジスタ構造を作成する方法であって： Ａ） Ｐウェル規定マスキングおよびエッチング手順を
用い、比較的高速で拡散するＰ型原子を、前記Ｐウェル
規定マスク内のＰウェル規定開口部を通じて注入して、
前記Ｐ型基板内に前記ＣＭＯＳトランジスタ構造のＣＭ
ＯＳ Ｐウェルを形成する段階； Ｂ） 前記Ｎ型エピタキシャル層を、前記ＣＭＯＳトラ
ンジスタ構造のＮウェルと前記Ｐウェルとの上に付着す
る段階； Ｃ） 前記ＣＭＯＳトランジスタ構造と前記第１フィー
ルド酸化領域との上に、半導体材料の多結晶層を付着す
る段階； Ｄ） ポリ・ゲート規定マスキングおよびエッチング手
順を用いて、前記多結晶層から前記ＰＭＯＳゲートおよ
び前記ＮＭＯＳゲートを形成する段階； Ｅ） 前記ポリ・ゲート規定マスクを用いて、前記ＰＭ
ＯＳトランジスタと前記ＮＭＯＳトランジスタとの中に
低密度ドレーン（ＬＤＤ）領域を形成して、比較的高速
で拡散するＮ型原子を、前記ポリ・ゲート規定マスクの
ＬＤＤ領域規定開口部を通じ、前記ゲート酸化層を通っ
て前記Ｎウェルおよび前記Ｐウェル内に浅く注入する段
階であって、前記ＮＭＯＳゲートおよび前記ＰＭＯＳゲ
ートが、前記の比較的高速で拡散するＮ型原子の、前記
ＮＭＯＳチャンネル領域と前記ＰＭＯＳチャンネル領域
とに対する注入をそれぞれマスキングする段階； Ｆ） ＮＭＯＳソースおよびドレーン・マスクキングお
よびエッチング手順を用い、比較的低速で拡散するＮ+
型原子を、前記ＮＭＯＳトランジスタの前記ＬＤＤ領域
に対して、前記ＮＭＯＳソースおよびドレーン規定マス
クのＮＭＯＳソースおよびドレーン領域規定開口部を通
じて注入して、ＮＭＯＳソースおよびドレーン領域を形
成する段階； Ｇ） ＣＭＯＳソースおよびドレーン接触規定マスクキ
ング，エッチングおよび付着手順を用いて、前記ＰＭＯ
Ｓソースおよびドレーン領域とＮＭＯＳソースおよびド
レーン領域との自己整合されたＣＭＯＳソースおよびド
レーン接触を形成する段階； Ｈ） 前記ＣＭＯＳトランジスタ構造の前記ＣＭＯＳソ
ースおよびドレーン接触上に屈折金属を付着する段階で
あって、前記屈折金属は、金属１接触規定マスキング，
エッチングおよび付着手順により付着される段階；並び
に Ｉ） 前記Ｐウェル規定マスクと、前記ポリ・ゲート規
定マスクと、前記ＮＭＯＳソースおよびドレーン・マス
クと、前記ＣＭＯＳソースおよびドレーン接触規定マス
クとを改良して、前記抵抗Ｐウェルと、前記抵抗領域
と、前記の自己整合された抵抗接触とを、ＣＭＯＳの作
成の一部として形成する段階； によって構成されることを特徴とする集積回路作成方
法。 - 【請求項１７】 高精度高抵抗の抵抗体構造を作成しつ
つ、同時にＣＭＯＳトランジスタ構造をも作成するＣＭ
ＯＳ集積回路光規定マスク手段であって、前記ＣＭＯＳ
トランジスタ構造は、Ｐ型基板上に付着されたＮ型半導
体材料のエピタキシャル層内に形成されたＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタとを備え、前記ＰＭＯ
Ｓトランジスタおよび前記ＮＭＯＳトランジスタは、ソ
ース領域と、ドレーン領域と、前記ソース領域と前記ソ
ース領域との間にあるトランジスタ・チャンネル領域と
をそれぞれ有し、前記ＮＭＯＳトランジスタは、ＮＭＯ
Ｓチャンネル領域上に形成され、ゲート酸化層によって
前記ＮＭＯＳチャンネル領域から隔てられているＮＭＯ
Ｓゲートを有し、前記ＰＭＯＳトランジスタは、ＰＭＯ
Ｓチャンネル領域上に形成され、前記ゲート酸化層によ
って前記ＰＭＯＳチャンネル領域から隔てられているＰ
ＭＯＳゲートを有し、前記ＮＭＯＳトランジスタおよび
前記ＰＭＯＳトランジスタは、第１フィールド酸化領域
により囲まれているＣＭＯＳトランジスタ構造であっ
て、前記高精度高抵抗の抵抗体構造は、Ｎ型半導体材料
の前記エピタキシャル層内に形成された抵抗領域と自己
整合された抵抗接触とを備え、前記抵抗領域および前記
抵抗接触の下にある抵抗Ｐウェルをさらに備え、前記抵
抗体構造は、第２フィールド酸化領域によって囲まれて
いる高精度高抵抗の抵抗体構造を作成する前記光規定マ
スク手段であって： Ａ） Ｐウェル規定開口部と抵抗Ｐウェル規定開口部と
を備え、ＣＭＯＳＰウェルと前記抵抗Ｐウェルとを前記
基板内に同時に注入する、退行Ｐウェル規定マスク； Ｂ） ＬＤＤ領域規定開口部と抵抗領域規定開口部とを
備え、１）前記ＮＭＯＳトランジスタおよび前記ＰＭＯ
Ｓトランジスタの能動領域内にＬＤＤ領域を、２）前記
抵抗Ｐウェル内に前記抵抗領域を同時に注入するポリ・
ゲート規定マスク； Ｃ） ＮＭＯＳソースおよびドレーン領域規定開口部
と、抵抗接触領域規定開口部とを備え、前記ＮＭＯＳト
ランジスタのソースおよびドレーン領域と、前記抵抗体
構造の前記抵抗接触領域とを同時に注入するＮＭＯＳソ
ースおよびドレーン・マスク； Ｄ） ＣＭＯＳソースおよびドレーン接触規定開口部
と、抵抗接触規定開口部とを備え、ＣＭＯＳ接触と抵抗
接触とを同時に注入するＣＭＯＳソースおよびドレーン
接触規定マスク；および Ｅ） ＣＭＯＳ金属１接触規定開口部と、抵抗金属１接
触規定開口部とを備え、金属１接触を、前記ＣＭＯＳト
ランジスタ構造および前記抵抗体構造の上に付着する金
属１接触規定マスク； によって構成されることを特徴とする光規定マスク手
段。 - 【請求項１８】 高精度高抵抗の抵抗体構造を作成する
方法であって、前記抵抗体構造は、抵抗領域と、抵抗接
触領域と、前記抵抗接触領域に付属した抵抗接触とを備
えている抵抗体構造を作成する方法であって： Ａ） 第１導電型の比較的高速で拡散する原子を、抵抗
ウェル規定マスクを通じて、半導体基板内に導入し、前
記抵抗ウェルを前記半導体基板の他の能動領域から、Ｃ
ＭＯＳ能動領域規定マスクを用いてフィールド酸化領域
により隔てることにより抵抗ウェルを形成する段階； Ｂ） 前記抵抗ウェルおよび前記フィールド酸化領域の
上に半導体材料の多結晶層を付着する段階； Ｃ） 第２導電型の比較的高速で拡散する原子の浅い層
を、ＣＭＯＳポリ・ゲート規定マスクの抵抗領域規定開
口部を通じて前記抵抗領域内に導入することにより、前
記抵抗領域を形成する段階； Ｄ） 第２導電型の比較的低速で拡散する原子の浅い層
を、ＣＭＯＳソースおよびドレーン規定マスクを通じて
前記抵抗領域内に導入することにより、前記抵抗接触領
域を形成する段階； Ｅ） ＣＭＯＳソースおよびドレーン接触規定マスキン
グ，エッチングおよび付着手順を用いて、前記抵抗接触
領域上に前記抵抗接触を形成する段階；並びにＦ） 金
属１接触規定マスキング，エッチングおよび付着手順を
用いて前記抵抗接触上に屈折金属を付着する段階； によって構成されることを特徴とする、高精度高抵抗の
抵抗体構造を作成する方法。 - 【請求項１９】 前記半導体基板がＮ型半導体材料であ
る請求項１８の高精度高抵抗の抵抗体構造を作成する方
法。 - 【請求項２０】 前記半導体基板がＰ型半導体材料であ
る請求項１８の高精度高抵抗の抵抗体構造を作成する方
法。 - 【請求項２１】 前記の比較的高速で拡散する原子がＰ
型原子である請求項１８の高精度高抵抗の抵抗体構造を
作成する方法。 - 【請求項２２】 前記抵抗ウェルを形成する段階が、第
１導電型の前記の比較的高速で拡散する原子を前記半導
体基板内に注入する段階により構成されることを特徴と
する請求項１８の高精度高抵抗の抵抗体構造を作成する
方法。 - 【請求項２３】 前記抵抗領域を形成する段階が、第２
導電型の前記の比較的高速で拡散する原子を、前記抵抗
ウェル内に注入する段階により構成されることを特徴と
する請求項１８の高精度高抵抗の抵抗体構造を作成する
方法。 - 【請求項２４】 前記抵抗接触領域を形成する段階が、
第２導電型の前記の低速で拡散する原子を、前記抵抗領
域内に注入する段階により構成されることを特徴とする
請求項１８の高精度高抵抗の抵抗体構造を作成する方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US802878 | 1985-11-29 | ||
| US80287891A | 1991-12-06 | 1991-12-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291517A true JPH05291517A (ja) | 1993-11-05 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4350167A Pending JPH05291517A (ja) | 1991-12-06 | 1992-12-04 | 高精度高抵抗の抵抗体構造とその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0545363A1 (ja) |
| JP (1) | JPH05291517A (ja) |
| KR (1) | KR930014958A (ja) |
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1992
- 1992-12-01 EP EP92120493A patent/EP0545363A1/en not_active Withdrawn
- 1992-12-03 KR KR1019920023177A patent/KR930014958A/ko not_active Application Discontinuation
- 1992-12-04 JP JP4350167A patent/JPH05291517A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001005426A (ja) * | 1999-06-23 | 2001-01-12 | Semiconductor Energy Lab Co Ltd | Ｅｌ表示装置及び電子装置 |
| JP4627822B2 (ja) * | 1999-06-23 | 2011-02-09 | 株式会社半導体エネルギー研究所 | 表示装置 |
| US7982222B2 (en) | 1999-06-23 | 2011-07-19 | Semiconductor Energy Laboratory Co., Ltd. | EL display device and electronic device |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0545363A1 (en) | 1993-06-09 |
| KR930014958A (ko) | 1993-07-23 |
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