JP2011119512A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】チャネル層の厚みのバラツキを抑制できるＪＦＥＴ、ＭＯＳＦＥＴもしくはＭＥＳＦＥＴを備えた半導体装置およびその製造方法を提供する。
【解決手段】ｎ+型層３に対して異方性エッチングを行うことによって凹部４を形成したのち、この凹部４内にエピタキシャル成長させることによってｎ型チャネル層５を形成する。これにより、ｎ型チャネル層５を一定の膜厚かつ一定の濃度で形成することが可能となる。このため、従来の構造と異なり、ｎ型チャネル層５の膜厚が一定なバラツキのない構造とすることが可能となる。したがって、ＪＦＥＴの特性も一定とすることが可能となる。
【選択図】図１

Description

本発明は、ＪＦＥＴ、ＭＯＳＦＥＴもしくはＭＥＳＦＥＴを備えた半導体装置およびその製造方法に関するもので、ワイドバンドギャップ半導体、特に炭化珪素（以下、ＳｉＣという）を用いたＳｉＣ半導体装置に適用すると好ましい。
従来、特許文献１において、高周波かつ高耐圧に適したＳｉＣにて構成されるＪＦＥＴが提案されている。図１３は、このＪＦＥＴの断面図である。この図に示されるように、ＳｉＣで構成された基板Ｊ１上に、ｐ-型バッファ層Ｊ２とｎ-型チャネル層Ｊ３およびｎ+型層Ｊ４を順に積層したのち、ｎ+型層Ｊ４の表面からｎ-型チャネル層Ｊ３に達する凹部Ｊ５をエッチングにて形成している。そして、凹部Ｊ５内にｐ-型層Ｊ６を介してｐ+型ゲート領域Ｊ７を構成すると共に、ｐ+型ゲート領域Ｊ７から離間するように、金属層Ｊ８を介してソース電極Ｊ９およびドレイン電極Ｊ１０が形成されることにより、特許文献１に示されたＪＦＥＴが構成されている。
米国特許第７５６０３２５号明細書
特許文献１に示したＪＦＥＴでは、ｎ+型層Ｊ４をエッチングして凹部Ｊ５を形成しているが、エッチングストッパが無いため、単にエッチング時間の制御によってｎ+型層Ｊ４のエッチングを停止させることになる。このとき、ｎ+型層Ｊ４が部分的にでも残っているとスイッチング特性が大幅に変わるため、確実にｎ-型チャネル層Ｊ３まで達するように凹部Ｊ５を形成する際のエッチング時間が決められることになる。このため、ｎ+型層Ｊ４をエッチングする際にｎ-型チャネル層Ｊ３までオーバエッチングされてしまい、ｎ-型チャネル層Ｊ３の厚みにバラツキが発生して、ＪＦＥＴの特性にバラツキを発生させるという問題がある。
なお、ここではＪＦＥＴについて説明したが、チャネル層の厚みのバラツキという意味では、ＭＯＳＦＥＴやＭＥＳＦＥＴに関しても同様のことが言える。
本発明は上記点に鑑みて、チャネル層の厚みのバラツキを抑制できるＪＦＥＴ、ＭＯＳＦＥＴもしくはＭＥＳＦＥＴを備えた半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するため、請求項１に記載の発明では、基板（１）の主表面の上にエピタキシャル成長によって形成された第１導電型の半導体からなる第１導電型層（３）に対して凹部（４）を形成することで第１導電型層（３）をソース領域（３ａ）とドレイン領域（３ｂ）とに分離し、この凹部（４）内において、該凹部（４）の底面上および側面上へのエピタキシャル成長によって、第１導電型層（３）よりも低不純物濃度とされた第１導電型のチャネル層（５）を形成している。そして、このチャネル層（５）の表面に、チャネル層（５）によってソース領域（３ａ）およびドレイン領域（３ｂ）から離間して配置されるように第２導電型のゲート領域（６）をエピタキシャル成長により形成し、さらにこのゲート領域（６）の表面にゲート電極（７）を形成した構造とすることで、ＪＦＥＴを構成することを特徴としている。
このようなＪＦＥＴでは、チャネル領域を形成するためのチャネル層（５）を凹部（４）内にエピタキシャル成長させることによって形成している。このため、従来の構造と異なり、チャネル層（５）の膜厚が一定なバラツキのない構造とすることが可能となる。したがって、ＪＦＥＴの特性も一定とすることが可能となる。
請求項２に記載の発明は、請求項１と同様のチャネル層（５）を有し、チャネル層（５）の表面にショットキー電極にて構成されるゲート電極（７）を備えた構造とし、チャネル層（５）によってソース領域（３ａ）およびドレイン領域（３ｂ）からゲート電極（７）が離間して配置されるようにしたＭＥＳＦＥＴを構成することを特徴としている。
このようなＭＥＳＦＥＴでは、チャネル領域を形成するためのチャネル層（５）を凹部（４）内にエピタキシャル成長させることによって形成している。このため、従来の構造と異なり、チャネル層（５）の膜厚が一定なバラツキのない構造とすることが可能となる。したがって、ＭＥＳＦＥＴの特性も一定とすることが可能となる。
請求項３に記載の発明では、請求項１と同様のチャネル層（５）を有し、チャネル層（５）の表面にゲート絶縁膜（３０）を形成し、さらにこのゲート絶縁膜（３０）の上にゲート電極（７）を備えた構造とすることで、ＭＯＳＦＥＴを構成することを特徴としている。
このようなＭＯＳＦＥＴでは、チャネル領域を形成するためのチャネル層（５）を凹部（４）内にエピタキシャル成長させることによって形成している。このため、従来の構造と異なり、チャネル層（５）の膜厚が一定なバラツキのない構造とすることが可能となる。したがって、ＭＯＳＦＥＴの特性も一定とすることが可能となる。
これら請求項１ないし３に記載のＪＦＥＴ、ＭＥＳＦＥＴもしくはＭＯＳＦＥＴを備えた構造は、請求項４に記載したように、半導体材料として、ワイドバンドギャップ半導体が用いられる半導体装置に適用すると好適である。
請求項５に記載したように、ワイドバンドギャップ半導体としてＳｉＣを用いる場合には、基板として、主表面がＣ面であるＳｉＣ基板（１）を用い、第１導電型をｎ型、第２導電型をｐ型として用いることができる。この場合、凹部（４）は、底面がＣ面、側面がａ面で構成され、チャネル層（５）は、凹部（４）の底面上に形成された第１領域（５ａ）の方が凹部（４）の側面上に形成された第２領域（５ｂ）よりも高不純物濃度で構成されることになる。
このように、チャネル層（５）のうち主としてチャネル長を規定する第１領域（５ａ）の方が第２領域（５ｂ）よりも濃度が濃くなるようにでき、チャネル抵抗を低減することができると共に、第２領域（５ｂ）の濃度を薄くすることができるため、ゲート−ソース間およびゲート−ドレイン間のキャパシタンスを低減することが可能となる。
具体的には、請求項６に記載したように、第１領域（５ａ）は、第２領域（５ｂ）の２倍〜１０倍の不純物濃度で構成される。そして、例えば、請求項７に記載したように、第１領域（５ａ）の不純物濃度を１×１０16〜１×１０18ｃｍ-3とすることができる。
また、請求項８に記載したように、ワイドバンドギャップ半導体としてＳｉＣを用いる場合には、基板として、主表面がＳｉ面であるＳｉＣ基板（１）を用い、第１導電型をｎ型、第２導電型をｐ型とすることもできる。この場合、凹部（４）は、底面がＳｉ面、側面がａ面で構成され、チャネル層（５）は、凹部（４）の底面上に形成された第１領域（５ａ）よりも凹部（４）の側面上に形成された第２領域（５ｂ）の方が高不純物濃度で構成されることになる。
このように、第１領域（５ａ）よりも第２領域（５ｂ）の方が高不純物濃度で構成されることで、最大周波数ｆｍａｘを高くすることが可能となる。
具体的には、請求項９に記載したように、第２領域（５ｂ）は、第１領域（５ａ）の１．５倍〜３倍の不純物濃度で構成される。そして、例えば、請求項１０に記載したように、第１領域（５ａ）の不純物濃度を１×１０16〜１×１０18ｃｍ-3とすることができる。
また、チャネル層（５）については、例えば、請求項１１に記載したように、厚さ０．１〜１．０μｍとすることができる。
請求項１２に記載の発明では、ゲート領域（６）の不純物濃度が５×１０18〜５×１０19ｃｍ-3であることを特徴としている。
このように、チャネル層（５）の表面に直接形成されるゲート領域（６）の不純物濃度を高濃度にできる。つまり、凹部（４）内に形成されたチャネル層（５）を介してゲート領域（６）を形成できるため、第１導電型層（３）とゲート領域（６）との間にさらにゲート領域（６）よりも低濃度の第２導電型層が必要とされない。このため、チャネル層（５）に直接接触している高濃度のゲート領域（６）によって、チャネル層（５）内に伸びる空乏層幅を制御できる。したがって、第１導電型層（３）とゲート領域（６）との間にさらに低濃度の第２導電型層が備えられる場合と比較して、高速スイッチングが可能なＪＦＥＴにでき、より高周波に適したＳｉＣ半導体装置とすることが可能となる。
また、ＳｉＣ基板（１）に関しては、請求項１３に記載したように、抵抗率が１×１０10〜１×１０11Ω・ｃｍである半絶縁性のＳｉＣにて構成することができる。このような半絶縁性のＳｉＣにて構成することで、ＪＦＥＴ作動時に発生する電波を吸収することが可能であるため、高周波に適したＳｉＣ半導体装置とすることができる。
請求項１４に記載の発明では、ＳｉＣ基板（１）と第１導電型層（３）およびチャネル層（５）との間にゲート領域（６）よりも低不純物濃度で構成された第２導電型バッファ層（２）が備えられていることを特徴としている。
このように、ＳｉＣ基板（１）と第１導電型層（３）およびチャネル層（５）との間にゲート領域（６）よりも低不純物濃度で構成された第２導電型バッファ層（２）を備えることにより、耐圧を向上させることが可能となる。
また、ＳｉＣ基板（１）に関しては、請求項１５に記載したように、第１導電型基板を用いることもできる。この場合には、ＳｉＣ基板（１）と第１導電型層（３）およびチャネル層（５）との間にゲート領域（６）よりも低不純物濃度で構成された第２導電型バッファ層（２）が備えられるようにすることで、耐圧向上に加え、第１導電型層（３）と第１導電型基板で構成されるＳｉＣ基板（１）との電気的分離も行うことが可能となる。
請求項１６に記載の発明では、ＳｉＣ基板（１）の表層部には、第２導電型バッファ層（２）に接触させられ、かつ、第２導電型バッファ層（２）よりも高濃度とされた第２導電型コンタクト領域（１０）が備えられ、ソース電極（８）がソース領域（３ａ）および第２導電型バッファ層（２）を貫通する凹部（１１）内にも形成されることで、第２導電型コンタクト領域（１０）を介して第２導電型バッファ層（２）とソース電極（８）とが電気的に接続されていることを特徴としている。
このように、第２導電型コンタクト領域（１０）をソース電極（８）に接触させることにより、第２導電型バッファ層（２）をソース電極（８）に電気的に接続させられ、グランド接続することが可能である。
請求項１７に記載の発明では、ＳｉＣ基板（１）と第２導電型バッファ層（２）との間に、ｉ型バッファ層（２０）が備えられていることを特徴としている。
このように、ｉ型バッファ層（２０）を備えることで、ｉ型バッファ層（２０）によってＪＦＥＴ作動時に発生する電波を吸収することが可能となるため、ＳｉＣ基板（１）に第１導電型基板を用いたとしても、より高周波に適したＳｉＣ半導体装置とすることが可能となる。
例えば、請求項１８に記載したように、ｉ型バッファ層（２０）を厚さ１．０〜１５μｍとすることができる。
請求項１９に記載の発明では、ＪＦＥＴが備えられる半導体装置の製造方法として、主表面を有する半導体材料で構成された基板（１）を用意し、主表面の上にエピタキシャル成長によって第１導電型の半導体にて構成される第１導電型層（３）を形成する工程と、第１導電型層（３）の表面から異方性エッチングを行うことにより、第１導電型層（３）を貫通して該第１導電型層（３）をソース領域（３ａ）とドレイン領域（３ｂ）とに分離する凹部（４）を形成する工程と、凹部（４）の底面上および側面上にエピタキシャル成長によって第１導電型層（３）よりも低不純物濃度となる第１導電型のチャネル層（５）を形成する工程と、チャネル層（５）の表面にエピタキシャル成長を行うことにより、チャネル層（５）によってソース領域（３ａ）およびドレイン領域（３ｂ）から離間させられる第２導電型のゲート領域（６）を形成する工程と、ゲート領域（６）に電気的に接続されるゲート電極（７）を形成する工程と、ソース領域（３ａ）に対して電気的に接続されるソース電極（８）を形成する工程と、ドレイン領域（３ｂ）に対して電気的に接続されるドレイン電極（９）を形成する工程とを行うことを特徴としている。
このように、第１導電型層（３）に対して異方性エッチングを行うことで凹部（４）を形成したのち、この凹部（４）内に第１導電型のチャネル層（５）をエピタキシャル成長させることで、チャネル層（５）を一定の膜厚かつ一定の濃度で形成することが可能となる。このため、従来の構造と異なり、チャネル層（５）の膜厚が一定なバラツキのない構造とすることが可能となる。したがって、ＪＦＥＴの特性も一定とすることが可能となる。
請求項２０に記載の発明では、ゲート電極（７）を形成する工程において、ゲート電極（７）の少なくとも一部の層をパターニングしたのち、該パターニングされたゲート電極（７）の少なくとも一部の層をマスクとして、ゲート領域（６）およびチャネル層（５）をエッチングすることにより、ゲート領域（６）およびチャネル層（５）のパターニングを行うことを特徴としている。
このように、ゲート電極（７）をマスクとしてゲート領域（６）およびチャネル層（５）をパターニングしているため、これらをセルフアライン（自己整合）で形成することが可能となる。ゲート領域（６）をパターニングしてからゲート電極（７）を形成する場合には、小さくなったゲート領域（６）の上にゲート電極（７）を形成しなければならないため、マスクズレなどからゲート電極（７）の形成が難しくなる。しかしながら、このようにゲート電極（７）をマスクとしてゲート領域（６）およびチャネル層（５）を形成することで、これらの形成を容易にすることが可能となる。そして、ゲート電極（７）とゲート領域（６）とを広い面積で確実に電気的に接続できることから、ゲート抵抗も低くなり、高速スイッチングが可能なＪＦＥＴとすることが可能となる。
請求項２１に記載の発明では、チャネル層（５）の表面にショットキー電極にて構成されるゲート電極（７）を備えた構造とし、チャネル層（５）によってソース領域（３ａ）およびドレイン領域（３ｂ）から離間してゲート電極（７）が配置されるようにしたＭＥＳＦＥＴについて、請求項１９と同様の製造方法を適用していることを特徴としている。
このような製造方法では、凹部（４）内に第１導電型のチャネル層（５）をエピタキシャル成長させているため、チャネル層（５）を一定の膜厚かつ一定の濃度で形成することが可能となる。このため、従来の構造と異なり、チャネル層（５）の膜厚が一定なバラツキのない構造とすることが可能となる。したがって、ＭＥＳＦＥＴの特性も一定とすることが可能となる。
請求項２２に記載の発明では、チャネル層（５）の表面に、ゲート絶縁膜（３０）を形成し、ゲート絶縁膜（３０）を介してチャネル層（５）の上にゲート電極（７）を形成するＭＯＳＦＥＴについて、請求項１９と同様の製造方法を適用していることを特徴としている。
このような製造方法でも、凹部（４）内に第１導電型のチャネル層（５）をエピタキシャル成長させているため、チャネル層（５）を一定の膜厚かつ一定の濃度で形成することが可能となる。このため、従来の構造と異なり、チャネル層（５）の膜厚が一定なバラツキのない構造とすることが可能となる。したがって、ＭＯＳＦＥＴの特性も一定とすることが可能となる。
請求項２３に記載の発明では、ゲート電極（７）を形成する工程において、ゲート電極（７）の少なくとも一部の層をパターニングしたのち、該パターニングされたゲート電極（７）の少なくとも一部の層をマスクとして、チャネル層（５）をエッチングすることにより、チャネル層（５）のパターニングを行うことを特徴としている。
このように、ゲート電極（７）をマスクとしてチャネル層（５）をパターニングしているため、チャネル層（５）をセルフアライン（自己整合）で形成することが可能となる。チャネル層（５）をパターニングしてからゲート電極（７）を形成する場合には、小さくなったチャネル層（５）の上にゲート電極（７）を形成しなければならないため、マスクズレなどからゲート電極（７）の形成が難しくなる。しかしながら、このようにゲート電極（７）をマスクとしてチャネル層（５）を形成することで、これらの形成を容易にすることが可能となる。
請求項２４に記載の発明では、凹部（４）を形成する工程では、第１導電型層（３）の表面に、凹部（４）の形成予定領域が開口するフォトレジストまたはシリコン酸化膜にて構成されたマスクを配置したのち、該マスクを用いた異方性エッチングを行うことにより、凹部（４）を該凹部（４）の側面が底面に対して８５〜８６°の傾斜角度となるように形成することを特徴としている。
このように、フォトレジストまたはシリコン酸化膜にて構成されたマスクを用いた異方性エッチングを行うことにより、凹部（４）を形成することができる。このように形成される凹部（４）は、側面が底面に対して８５〜８６°の傾斜角度となる。
請求項２５に記載の発明では、凹部（４）を形成する工程では、第１導電型層（３）の表面に、凹部（４）の形成予定領域が開口するメタルマスクを配置したのち、該メタルマスクを用いた異方性エッチングを行うことにより、凹部（４）を該凹部（４）の側面が底面に対して８９〜９０°の傾斜角度となるように形成することを特徴としている。
このように、メタルマスクを用いた異方性エッチングを行うことにより、凹部（４）を形成することができる。このように形成される凹部（４）は、側面が底面に対して８９〜９０°の傾斜角度となる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
本発明の第１実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。 ｐ-型バッファ層２をソース電極８に電気的に接続する場合の一例を示した断面図である。 図２に示したＪＦＥＴを備えたＳｉＣ半導体装置の製造工程を示した断面図である。 図３に続くＪＦＥＴを備えたＳｉＣ半導体装置の製造工程を示した断面図である。 本発明の第２実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。 本発明の第３実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。 本発明の第４実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。 本発明の第５実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。 本発明の第６実施形態にかかるＭＥＳＦＥＴを備えたＳｉＣ半導体装置の断面図である。 本発明の第７実施形態にかかるＭＥＳＦＥＴを備えたＳｉＣ半導体装置の断面図である。 本発明の第８実施形態にかかるＭＯＳＦＥＴを備えたＳｉＣ半導体装置の断面図である。 本発明の第９実施形態にかかるＭＯＳＦＥＴを備えたＳｉＣ半導体装置の断面図である。 従来のＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態に係るＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。以下、この図を参照して、ＳｉＣ半導体装置に備えられたＪＦＥＴの構造について説明する。
図１に示されるＳｉＣ半導体装置は、主表面がＣ面（（０００−１）Ｃ面）とされた半絶縁性（Semi-insulating）のＳｉＣ基板１を用いて形成されている。半絶縁性とは、ノンドープの半導体材料などにより構成され、半導体材料で構成されているものの絶縁材料に近い抵抗率（もしくは導電率）を有するものを意味する。例えば、本実施形態で用いている半絶縁性のＳｉＣ基板１は、抵抗率が１×１０10〜１×１０11Ω・ｃｍ、厚さ５０〜４００μｍ（例えば３５０μｍ）とされている。このＳｉＣ基板１の表面には、ｐ-型バッファ層２が成膜されている。このｐ-型バッファ層２は、より高耐圧を得るために設けられたものであり、ｐ型不純物濃度が１×１０16〜１×１０17ｃｍ-3（例えば１×１０16ｃｍ-3）、厚さ０．２〜２．０μｍ（例えば０．４μｍ）とされている。
ｐ-型バッファ層２の表面には、ｎ+型層３が形成されている。ｎ+型層３は、凹部４によって紙面左右に分離されており、紙面左側のものがｎ+型ソース領域３ａ、紙面右側のものがｎ+型ドレイン領域３ｂを構成する。これらｎ+型ソース領域３ａおよびｎ+型ドレイン領域３ｂは、ｎ型不純物濃度が５×１０18〜１×１０20ｃｍ-3（例えば２×１０19ｃｍ-3）、厚さ０．１〜１．０μｍ（例えば０．４μｍ）とされている。
凹部４は、ｎ+型層３の表面からｐ-型バッファ層２に達するように、つまりｎ+型層３を貫通するように設けられている。この凹部４は、側面が基板垂直方向に平行となるように形成されていても良いし、基板垂直方向に対して若干傾斜して形成されていても良いが、凹部４の側面はほぼａ面と平行となる。
凹部４内には、当該凹部４の底面および側面を覆うように、ｎ型チャネル層５が形成されている。このｎ型チャネル層５は、凹部４の底面、つまりＣ面上に形成された領域５ａと凹部４の側面、つまりａ面上に形成された領域５ｂとで不純物濃度が変わっている。これら領域５ａ、５ｂの不純物濃度は、ｎ型チャネル層５をエピタキシャル成長にて形成する際の面方位依存性によって決まり、本実施形態の場合には、領域５ａの方が領域５ｂよりも不純物濃度が高くなっている。ｎ型チャネル層５は、例えばＣ面である凹部４の底面上に形成された領域５ａのｎ型不純物濃度が１×１０16〜１×１０18ｃｍ-3（例えば１×１０17ｃｍ-3）、この領域５ａがａ面である凹部４の側面上に形成された領域５ｂの２倍〜１０倍程度のｎ型不純物濃度、厚さ０．１〜１．０μｍ（例えば０．２μｍ）とされている。
ｎ型チャネル層５の表面には、ｐ-型バッファ層２よりも高濃度となるｐ+型ゲート領域６が形成されている。ｐ+型ゲート領域６は、ｎ型チャネル層５によってｎ+型ソース領域３ａおよびｎ+型ドレイン領域３ｂから離間して配置された状態となっている。このｐ+型ゲート領域６は、ｐ型不純物濃度が５×１０18〜５×１０19ｃｍ-3（例えば１×１０19ｃｍ-3）、厚さ０．１〜０．５μｍ（例えば０．４μｍ）とされている。
ｐ+型ゲート領域６の表面には、ゲート電極７が形成されている。ゲート電極７の端面（側壁面）は、ｐ+型ゲート領域６やｎ型チャネル層５の端面（側壁面）と面一となっている。このゲート電極７は、複数の金属層の積層構造にて構成されており、例えばｐ+型ゲート領域６に対してオーミック接触させられるＮｉＳｉ2等のＮｉ系金属層、Ｔｉ系金属層、さらにはＡｌ配線もしくは外部との電気的接続を行うためのワイヤとの接合性を考慮したＡｕ層が順に形成されることで構成される。Ｎｉ系金属層は、０．１〜０．５μｍ（例えば０．２μｍ）、Ｔｉ系金属層は、０．１〜０．５μｍ（例えば０．１μｍ）、ＡｌもしくはＡｕ層は、１．０〜５．０μｍ（例えば３．０μｍ）とされている。なお、図１中では、ゲート電極７にｐ+型ゲート領域６の表面の凹みが受け継がれた形状として記載してあるが、ゲート電極７の表面が平坦になるまで埋め尽くされていても構わない。
また、ｎ+型ソース領域３ａの上にはソース電極８が形成され、ｎ+型ドレイン領域３ｂの上にはドレイン電極９が形成されている。これらソース電極８およびドレイン電極９も、例えばゲート電極７と同材料で構成されている。
このような構造によってＪＦＥＴが構成されている。そして、図示しないがシリコン酸化膜やシリコン窒化膜などで構成される層間絶縁膜や保護膜等によって、各電極間が電気的に分離されることで、本実施形態のＳｉＣ半導体装置が構成されている。
このように構成されるＳｉＣ半導体装置に備えられたＪＦＥＴは、ゲート電極７に対してゲート電圧を印加していないときには、ｐ+型ゲート領域６からｎ型チャネル層５側に伸びる空乏層（およびｐ-型バッファ層２からｎ型チャネル層５側に伸びる空乏層）によってｎ型チャネル層５がピンチオフされている。そして、この状態からゲート電極７に対してゲート電圧を印加すると、ｐ+型ゲート領域６から伸びる空乏層が縮小される。これにより、ｎ型チャネル層５内にチャネル領域が形成され、チャネル領域を介してソース電極８とドレイン電極９との間に電流が流れる。このように、本実施形態のＪＦＥＴは、ノーマリオフ型の素子として機能することができる。
このようなＪＦＥＴでは、チャネル領域を形成するためのｎ型チャネル層５を凹部４内にエピタキシャル成長させることによって形成している。このため、従来の構造と異なり、ｎ型チャネル層５の膜厚が一定なバラツキのない構造とすることが可能となる。したがって、ＪＦＥＴの特性も一定とすることが可能となる。
また、凹部４内に形成されたｎ型チャネル層５を介してｐ+型ゲート領域６を形成できるため、ｎ+型層３とｐ+型ゲート領域６との間にさらにｐ+型ゲート領域６よりも低濃度のｐ-型層が必要とされない。このため、ｎ型チャネル層５に直接接触している高濃度のｐ+型ゲート領域６によって、ｎ型チャネル層５内に伸びる空乏層幅を制御できる。したがって、ｎ+型層３とｐ+型ゲート領域６との間にさらにｐ-型層が備えられる場合と比較して、ゲート印加電圧が高電圧になることを抑制することができる。また、高速スイッチングが可能なＪＦＥＴにでき、より高周波に適したＳｉＣ半導体装置とすることが可能となる。
さらに、ＳｉＣ基板１を半絶縁性のもので構成することにより、ＪＦＥＴ作動時に発生する電波を吸収することが可能であるため、より高周波に適したＳｉＣ半導体装置とすることができる。
次に、このような構成とされるＪＦＥＴを備えたＳｉＣ半導体装置の具体的な適用形態について説明する。本実施形態のＪＦＥＴでは、ｐ-型バッファ層２が備えられていることから、このｐ-型バッファ層２をソース電極８に電気的に接続することで、グランド接続することが可能である。図２は、ｐ-型バッファ層２をソース電極８に電気的に接続する場合の一例を示した断面図である。
この図に示されるようにソース電極８と電気的に接続する場所において、ＳｉＣ基板１の表層部のうちｐ-型バッファ層２と接する部位に、ｐ+型コンタクト領域１０が備えられるようにしている。そして、このｐ+型コンタクト領域１０に達するように、ｎ+型ソース領域３ａの表面からｎ+型ソース領域３ａおよびｐ-型バッファ層２を貫通する凹部１１が形成されている。この凹部１１内にソース電極８が入り込むように形成されることにより、ｐ-型バッファ層２をソース電極８に電気的に接続している。そして、層間絶縁膜１２を介して、ソース電極８がゲート電極７やドレイン電極９と電気的に分離された構造とされることで、図２に示すＪＦＥＴが構成されている。このように、ｐ-型バッファ層２をソース電極８に電気的に接続することで、ｐ-型バッファ層２をグランドに固定することが可能となる。
なお、この図では、ゲート電極７とソース電極８およびドレイン電極９をそれぞれＮｉ系金属層で構成される第１層７ａ、８ａ、９ａと、Ｔｉ系金属で形成される第２層７ｂ、８ｂ、９ｂ、およびＡｌまたはＡｕなどで構成される第３層７ｃ、８ｃ、９ｃの三層構造で構成した場合として記載している。
続いて、このような構成とされるＪＦＥＴを備えたＳｉＣ半導体装置の製造方法について説明する。図３および図４は、図２に示したＪＦＥＴを備えたＳｉＣ半導体装置の製造工程を示した断面図である。これらの図を参照して、図２に示すＪＦＥＴを備えた半導体装置の製造方法について説明する。
〔図３（ａ）の工程〕
主表面がＣ面とされた半絶縁性のＳｉＣ基板１を用意し、そのＳｉＣ基板１の主表面にｐ型不純物のイオン注入を行ったのち、活性化の熱処理を行うことなどによって、ｐ+型コンタクト領域１０を形成しておく。そして、ＳｉＣ基板１の主表面上に、ｐ型不純物濃度が１×１０16〜１×１０17ｃｍ-3（例えば１×１０16ｃｍ-3）、厚さ０．２〜２．０μｍ（例えば０．４μｍ）のｐ-型バッファ層２をエピタキシャル成長させたのち、ｎ型不純物濃度が５×１０18〜１×１０20ｃｍ-3（例えば２×１０19ｃｍ-3）、厚さ０．１〜１．０μｍ（例えば０．４μｍ）のｎ+型層３をエピタキシャル成長させる。
〔図３（ｂ）の工程〕
ｎ+型層３を部分的にエッチングすることにより、ｐ-型バッファ層２に達する凹部４を形成する。具体的には、図示しないメタルマスクにて、もしくは、フォトリソグラフィ工程を経てＳｉＯ2等のエッチングマスクでｎ+型層３のうち凹部４の形成領域以外の部分を覆ったのち、ＲＩＥ等の異方性エッチングを行うことで凹部４を形成する。例えば、メタルマスクを用いる場合には、凹部４の側面の傾斜角度が８９〜９０°となり、ＳｉＯ2等のエッチングマスクを用いる場合には、凹部４の側面の底面に対する傾斜角度が８５〜８６°となるが、いずれの場合も凹部４の側面はほぼａ面と平行になると言える。
〔図３（ｃ）の工程〕
ｎ+型層３の表面および凹部４内に厚さ０．１〜１．０μｍ（例えば０．２μｍ）のｎ型チャネル層５をエピタキシャル成長させる。このとき、ｎ型チャネル層５のうち凹部４の底面上に成長する部分の成長条件がｎ型不純物濃度が１×１０16〜１×１０18ｃｍ-3（例えば１×１０17ｃｍ-3）となるようにエピタキシャル成長を行う。これにより、ｎ型チャネル層５のうち凹部４の底面上に形成された領域５ａと凹部４の側面上に形成された領域５ｂとで不純物濃度が変わり、領域５ａのｎ型不純物濃度が１×１０16〜１×１０18ｃｍ-3（例えば１×１０17ｃｍ-3）、領域５ａが領域５ｂの２倍〜１０倍程度のｎ型不純物濃度となる。このように形成されたｎ型チャネル層５は、成膜条件を調整するだけで容易に一定の膜厚かつ一定の濃度となる。
その後、ｎ型チャネル層５の表面に、ｐ型不純物濃度が５×１０18〜５×１０19ｃｍ-3（例えば１×１０19ｃｍ-3）、厚さ０．１〜０．５μｍ（例えば０．４μｍ）となるｐ+型ゲート領域６をエピタキシャル成長させる。
〔図３（ｄ）の工程〕
ｐ+型ゲート領域６の表面のうち凹部１１の形成予定領域以外を図示しないマスクにて覆った後、ＲＩＥ等の異方性エッチングを行うことで凹部１１を形成する。また、図２中には記載していないが、このとき同時に、ＪＦＥＴと他の素子との電気的な分離を図る凹部１３等も形成しても良い。
〔図３（ｅ）の工程〕
凹部１１内を含めてｐ+型ゲート領域６の表面のうちゲート電極７の形成予定領域以外の領域を覆うように、メタルマスクもしくはシリコン酸化膜等で構成される図示しないマスクを配置したのち、ゲート電極７のうちの第１層７ａを構成するＮｉ系金属層を成膜する。そして、マスクを除去することで、リフトオフにより、ゲート電極７の形成予定領域にのみ第１層７ａを残す。
〔図３（ｆ）の工程〕
ゲート電極７の少なくとも一部である第１層７ａをマスクとして異方性エッチングを行う。これにより、第１層７ａが形成された領域以外が所定厚さだけエッチングされ、ｐ+型ゲート領域６およびｎ型チャネル層５がパターニングされると共に、凹部１１がｐ+型コンタクト領域１０に達した状態になる。このような形成方法によってｐ+型ゲート領域６およびｎ型チャネル層５を形成することにより、ゲート電極７の端面（側壁面）とｐ+型ゲート領域６やｎ型チャネル層５の端面（側壁面）とが面一となる。
〔図４（ａ）の工程〕
ソース電極８およびドレイン電極９の形成予定領域以外の領域を覆うように、メタルマスクもしくはシリコン酸化膜等で構成される図示しないマスクを配置したのち、ソース電極８およびドレイン電極９のうちの第１層８ａ、９ａを構成するＮｉ系金属層を成膜する。そして、マスクを除去することで、リフトオフにより、ソース電極８およびドレイン電極９の形成予定領域にのみ第１層８ａ、９ａを残す。
〔図４（ｂ）の工程〕
凹部１１内を含めてゲート電極７の形成予定領域以外の領域を覆うように、メタルマスクもしくはシリコン酸化膜等で構成される図示しないマスクを配置したのち、ゲート電極７のうちの第２層７ｂを構成するＴｉ系金属層を成膜する。そして、マスクを除去することで、リフトオフにより、ゲート電極７の形成予定領域にのみ第２層７ｂを残す。
〔図４（ｃ）の工程〕
ソース電極８およびドレイン電極９の形成予定領域以外の領域を覆うように、メタルマスクもしくはシリコン酸化膜等で構成される図示しないマスクを配置したのち、ソース電極８およびドレイン電極９のうちの第２層８ｂ、９ｂを構成するＴｉ系金属層を成膜する。そして、マスクを除去することで、リフトオフにより、ソース電極８およびドレイン電極９の形成予定領域にのみ第２層８ｂ、９ｂを残す。
〔図４（ｄ）の工程〕
基板表面全面に層間絶縁膜１２を配置した後、パターニングしてゲート電極７の第２層７ｂやソース電極８およびドレイン電極９の第２層８ｂ、９ｂを部分的に露出させるためのコンタクトホールを形成する。
〔図４（ｅ）の工程〕
Ａｌ層を成膜したのちパターニングしたり、もしくはＡｕのメッキ処理などにより、ゲート電極７とソース電極８およびドレイン電極９の第２層７ｂ、８ｂ、９ｂの上に第３層７ｃ、８ｃ、９ｃを形成する。このようにして、図２に示すＪＦＥＴを備えたＳｉＣ半導体装置を製造することができる。
このような製造方法によれば、凹部４内にエピタキシャル成長させることによってｎ型チャネル層５を形成しているため、ｎ型チャネル層５を一定の膜厚かつ一定の濃度で形成することが可能となる。このため、従来の構造と異なり、ｎ型チャネル層５の膜厚が一定なバラツキのない構造とすることが可能となる。したがって、ＪＦＥＴの特性も一定とすることが可能となる。
また、ｎ型チャネル層５を形成するに際し、凹部４の底面と側面での面方位の相違に基づく不純物濃度の面方位依存性により、領域５ａと領域５ｂの濃度を変えることができる。そして、本実施形態の場合には、ｎ型チャネル層５のうち主としてチャネル長を規定する領域５ａの方が領域５ｂよりも濃度が濃くなるようにできるため、チャネル抵抗を低減することができると共に、領域５ｂの濃度を薄くすることができるため、ゲート−ソース間およびゲート−ドレイン間のキャパシタンスを低減することが可能となる。
また、ゲート電極７をマスクとしてｐ+型ゲート領域６およびｎ型チャネル層５をパターニングしているため、これらをセルフアライン（自己整合）で形成することが可能となる。ｐ+型ゲート領域６をパターニングしてからゲート電極７を形成する場合には、小さくなったｐ+型ゲート領域６の上にゲート電極７を形成しなければならないため、マスクズレなどからゲート電極７の形成が難しくなる。しかしながら、本実施形態のようにゲート電極７をマスクとしてｐ+型ゲート領域６およびｎ型チャネル層５を形成することで、これらの形成を容易にすることが可能となる。そして、ゲート電極７とｐ+型ゲート領域６とを広い面積で確実に電気的に接続できることから、ゲート抵抗も低くなり、高速スイッチングが可能なＪＦＥＴとすることが可能となる。
さらに、ｎ+型ソース領域３ａやｎ+型ドレイン領域３ｂ、ｎ型チャネル層５およびｐ+型ゲート領域６をすべてエピタキシャル成長によって形成した構造としており、イオン注入により構成した部分が無いため、ゲートリーク電流を低減することもできる。
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してＳｉＣ基板１の主表面の面方位を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図５は、本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示されるように、本実施形態では、主表面がＳｉ面（（０００１）Ｓｉ面）とされた半絶縁性のＳｉＣ基板１を用いている。そして、このＳｉＣ基板１を用いて、第１実施形態と同様の構造のＪＦＥＴを形成している。
このようにＳｉＣ基板１として、主表面がＳｉ面であるものを用いる場合、凹部４内の面方位は、凹部４の底面がＳｉ面、側面がａ面となる。このため、凹部４内にエピタキシャル成長にて形成したｎ型チャネル層５は、底面上に形成された領域５ａよりも側面上に形成された領域５ｂの方が高濃度となり、例えば領域５ａのｎ型不純物濃度が１×１０16〜１×１０18ｃｍ-3（例えば１×１０17ｃｍ-3）、領域５ｂが領域５ａの１．５倍〜３倍程度のｎ型不純物濃度となる。
このような構造のＪＦＥＴを備えたＳｉＣ半導体装置は、第１実施形態に対してＳｉＣ基板１の面方位を変更するだけであり、第１実施形態と同様の製造方法によって製造できる。また、第１実施形態のＳｉＣ半導体装置とほぼ同様の構造となることから、基本的には第１実施形態と同様の効果を得ることができる。ただし、領域５ａと領域５ｂとの不純物濃度の濃さの関係が第１実施形態とは逆になるため、ゲート−ソース間やゲート−ドレイン間のキャパシタンスの低減効果や、チャネル抵抗低減の効果については、第１実施形態よりも効果が小さくなる。なお、領域５ａの不純物濃度はカットオフ周波数ｆｔに関係するが、領域５ｂの不純物濃度は最大周波数ｆｍａｘに関係する。このため、領域５ｂを第１実施形態と比較して高濃度にできることから、最大周波数ｆｍａｘを高くすることが可能となる。
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してｐ-型バッファ層２を無くしたものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図６は、本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示されるように、本実施形態では、第１実施形態と同様に主表面がＣ面とされたＳｉＣ基板１が用いられているが、ＳｉＣ基板１の主表面の上にｐ-型バッファ層２を形成することなくｎ+型層３を直接形成した構造としている。凹部４は、ＳｉＣ基板１に達するように形成されており、ｎ型チャネル層５は、ＳｉＣ基板１の主表面に直接形成された構造となっている。
このような構造とされていても、基本的には第１実施形態と同様の効果を得ることができる。ただし、第１実施形態に対してｐ-型バッファ層２が無くされているため、第１実施形態と比較すると耐圧が低くなる。なお、このような構造のＳｉＣ半導体装置も、基本的には第１実施形態のＳｉＣ半導体装置と同様の製造方法によって製造できるが、第１実施形態と異なり、ｐ-型バッファ層２が無くなることから、ｐ-型バッファ層２の製造工程やソース電極８とｐ-型バッファ層２との電気的接続を図るための凹部１１の形成工程等が図３および図４に示した製造工程から省かれることになる。
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してＳｉＣ基板１を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図７は、本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示されるように、本実施形態では、第１実施形態と同様に主表面がＣ面とされたＳｉＣ基板１が用いられているが、ＳｉＣ基板１としてｎ+型基板が用いられている。このＳｉＣ基板１は、不純物濃度が１×１０18〜１×１０19ｃｍ-3、厚さ５０〜４００μｍ（例えば３５０μｍ）とされている。
このように、ＳｉＣ基板１としてｎ+型基板を用いても、ｐ-型バッファ層２が備えられることで、ＳｉＣ基板１がｎ+型ソース領域３ａおよびｎ+型ドレイン領域３ｂと電気的に分離された構造となることから、第１実施形態と同様の動作を行うようにできる。したがって、ＳｉＣ基板１としてｎ+型基板を用いても第１実施形態と同様の効果を得ることができる。
なお、ここでは、Ｃ面のｎ+型基板をＳｉＣ基板１として用いる場合について説明したが、Ｓｉ面のｎ+型基板をＳｉＣ基板１として用いるようにしても良い。また、本実施形態でも、ｐ-型バッファ層２を備えた構造とされることから、凹部１１およびｐ+型コンタクト領域１０を形成することで、ｐ-型バッファ層２をソース電極８と電気的に接続した構造としても良い。
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してＳｉＣ基板１の構成を変更すると共に、ＳｉＣ基板１とｐ-型バッファ層２の間にもう一層設けたものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図８は、本実施形態にかかるＪＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示されるように、本実施形態では、第４実施形態と同様に主表面がＣ面とされたｎ+型基板で構成されるＳｉＣ基板１を用いると共に、ＳｉＣ基板１とｐ-型バッファ層２との間にｉ型ＳｉＣで構成されたｉ型バッファ層２０を備えた構造としてある。このｉ型バッファ層２０は、不純物濃度が１×１０10〜１×１０14ｃｍ-3（例えば１×１０12ｃｍ-3）、厚さ０．２〜２．０μｍ（例えば０．４μｍ）とされている。
第１〜第３実施形態で示したように、ＳｉＣ基板１を半絶縁性のもので構成する場合、ＪＦＥＴ作動時に発生する電波を吸収することが可能であるため、高周波に適したＳｉＣ半導体装置とすることができる。しかしながら、ＳｉＣ基板１としてｎ+型基板を用いる場合、ＪＦＥＴ作動時に発生する電波を十分に吸収することができないため、ＳｉＣ半導体装置に適用できる高周波に限界がある。これに対し、本実施形態のようにｉ型バッファ層２０を備えると、ｉ型バッファ層２０によってＪＦＥＴ作動時に発生する電波を吸収することが可能となるため、ＳｉＣ基板１にｎ+型基板を用いたとしても、より高周波に適したＳｉＣ半導体装置とすることが可能となる。
なお、ここでは、Ｃ面のｎ+型基板をＳｉＣ基板１として用いる場合について説明したが、Ｓｉ面のｎ+型基板をＳｉＣ基板１として用いるようにしても良い。また、本実施形態でも、ｐ-型バッファ層２を備えた構造とされることから、凹部１１およびｐ+型コンタクト領域１０を形成することで、ｐ-型バッファ層２をソース電極８と電気的に接続した構造としても良い。ただし、本実施形態の場合、ＳｉＣ基板１とｐ-型バッファ層２との間にｉ型バッファ層２０が備えられた構造となることから、ｉ型バッファ層２０の表層部において、ｐ-型バッファ層２０と電気的に接続されるようにｐ+型コンタクト領域１０を形成するか、もしくはｐ-型バッファ層２に対して直接イオン注入を行うことでｐ+型コンタクト領域１０を形成することになる。
（第６実施形態）
本発明の第６実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態の構造をＪＦＥＴではなくＭＥＳＦＥＴに適用したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図９は、本実施形態にかかるＭＥＳＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示されるように、本実施形態では、Ｃ面の半絶縁性のＳｉＣ基板１を用いて第１実施形態と同様の構造を構成しているが、ｐ+型ゲート領域６をなくして、ｎ型チャネル層５の表面に直接ゲート電極７を形成した構造としてある。ゲート電極７は、ショットキー電極とされており、ｎ型ＳｉＣに対してショットキー接触させられる金属にて構成され、厚さ０．１〜１．０μｍ（例えば０．２μｍ）で構成されている。
このように構成されるＳｉＣ半導体装置に備えられたＭＥＳＦＥＴは、ショットキー電極とされたゲート電極７に対してゲート電圧を印加していないときには、ゲート電極７からｎ型チャネル層５に対して仕事関数差に基づいて伸びる空乏層によってｎ型チャネル層５がピンチオフされる。そして、ショットキー障壁を超えるゲート電圧を印加すると、ｎ型チャネル層５内にチャネル領域が形成され、ソース電極８とドレイン電極９との間に電流が流れる。このように、本実施形態のＭＥＳＦＥＴも、ノーマリオフ型の素子として機能することができる。
このように、ＭＥＳＦＥＴについても、第１実施形態と同様の構造とすることにより、従来の構造と異なり、ｎ型チャネル層５の膜厚が一定なバラツキのない構造とすることが可能となる。したがって、ＭＥＳＦＥＴの特性も一定とすることが可能となる等、第１実施形態と同様の効果を得ることができる。
このようなＭＥＳＦＥＴの製造方法は、図３および図４に示したＪＦＥＴの製造方法のうち、ｐ+型ゲート領域の製造工程を無くせば良い。このような製造方法においても、凹部４内にｎ型チャネル層５をエピタキシャル成長させているため、ｎ型チャネル層５を一定の膜厚かつ一定の濃度で形成することが可能となる。このため、従来の構造と異なり、ｎ型チャネル層５の膜厚が一定なバラツキのない構造とすることが可能となる。したがって、ＭＥＳＦＥＴの特性も一定とすることが可能となる。また、ゲート電極７をマスクとしてｎ型チャネル層５をパターニングしているため、ｎ型チャネル層５をセルフアライン（自己整合）で形成することが可能となるし、小さいｎ型チャネル層５の上に後でゲート電極７を形成することもないため、ｎ型チャネル層５およびゲート電極７の形成を容易にすることが可能となる。
なお、ここでは、Ｃ面の半絶縁性のＳｉＣ基板１を用いる場合について説明したが、第２実施形態で説明したようにＳｉＣ基板１としてＳｉ面の半絶縁性のものを用いても良いし、第４実施形態で説明したようにＣ面のｎ+型基板を用いても良く、Ｓｉ面のｎ+型基板を用いても良い。
（第７実施形態）
本発明の第７実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第６実施形態に対してｐ-型バッファ層２を無くしたものであり、その他に関しては第６実施形態と同様であるため、第６実施形態と異なる部分についてのみ説明する。
図１０は、本実施形態にかかるＭＥＳＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示されるように、本実施形態では、第６実施形態と同様に主表面がＣ面とされたＳｉＣ基板１が用いられているが、ＳｉＣ基板１の主表面の上にｐ-型バッファ層２を形成することなくｎ+型層３を直接形成した構造としている。凹部４は、ＳｉＣ基板１に達するように形成されており、ｎ型チャネル層５は、ＳｉＣ基板１の主表面に直接形成された構造となっている。
このような構造とされていても、基本的には第６実施形態と同様の効果を得ることができる。ただし、第６実施形態に対してｐ-型バッファ層２が無くされているため、第６実施形態と比較すると耐圧が低くなる。なお、このような構造のＳｉＣ半導体装置も、基本的には第６実施形態のＳｉＣ半導体装置と同様の製造方法によって製造できるが、第６実施形態と異なり、ｐ-型バッファ層２が無くなることから、第６実施形態のＳｉＣ半導体装置の製造方法に対してｐ-型バッファ層２の製造工程が省かれることになる。
なお、ここでは、Ｃ面の半絶縁性のＳｉＣ基板１を用いる場合について説明したが、第２実施形態で説明したようにＳｉＣ基板１としてＳｉ面の半絶縁性のものを用いても良い。
（第８実施形態）
本発明の第８実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態の構造をＪＦＥＴではなくＭＯＳＦＥＴに適用したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
図１１は、本実施形態にかかるＭＯＳＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示されるように、本実施形態では、Ｃ面の半絶縁性のＳｉＣ基板１を用いて第１実施形態と同様の構造を構成しているが、ｐ+型ゲート領域６をなくして、ｎ型チャネル層５の表面にゲート絶縁膜３０を介してゲート電極７を形成した構造としてある。ゲート絶縁膜３０は、例えばシリコン酸化膜（ＳｉＯ2膜）にて構成され、０．０１〜０．１μｍ（例えば０．０２μｍ）の厚さとされている。
このように構成されるＳｉＣ半導体装置に備えられたＭＯＳＦＥＴは、ゲート電極７に対してゲート電圧を印加していないときには、ゲート絶縁膜３０からｎ型チャネル層５に対して仕事関数差に基づいて伸びる空乏層によってｎ型チャネル層５がピンチオフされる。そして、ゲート電極７にゲート電圧を印加すると、ｎ型チャネル層５内に蓄積型チャネルが形成され、ソース電極８とドレイン電極９との間に電流が流れる。このように、本実施形態のＭＯＳＦＥＴも、ノーマリオフ型の素子として機能することができる。
このように、ＭＯＳＦＥＴについても、第１実施形態と同様の構造とすることにより、従来の構造と異なり、ｎ型チャネル層５の膜厚が一定なバラツキのない構造とすることが可能となる。したがって、ＭＥＳＦＥＴの特性も一定とすることが可能となる等、第１実施形態と同様の効果を得ることができる。
このようなＭＯＳＦＥＴの製造方法は、図３および図４に示したＪＦＥＴの製造方法のうち、ｐ+型ゲート領域の製造工程を無くすと共に、熱酸化等によるゲート絶縁膜３０の形成工程を追加すれば良い。そして、このような製造方法においても、凹部４内にｎ型チャネル層５をエピタキシャル成長させているため、ｎ型チャネル層５を一定の膜厚かつ一定の濃度で形成することが可能となる。このため、従来の構造と異なり、ｎ型チャネル層５の膜厚が一定なバラツキのない構造とすることが可能となる。したがって、ＭＯＳＦＥＴの特性も一定とすることが可能となる。また、ゲート電極７をマスクとしてｎ型チャネル層５をパターニングしているため、ｎ型チャネル層５をセルフアライン（自己整合）で形成することが可能となるし、小さいｎ型チャネル層５の上に後でゲート電極７を形成することもないため、ｎ型チャネル層５およびゲート電極７の形成を容易にすることが可能となる。
なお、ここでは、Ｃ面の半絶縁性のＳｉＣ基板１を用いる場合について説明したが、第２実施形態で説明したようにＳｉＣ基板１としてＳｉ面の半絶縁性のものを用いても良いし、第４実施形態で説明したようにＣ面のｎ+型基板を用いても良く、Ｓｉ面のｎ+型基板を用いても良い。
（第９実施形態）
本発明の第９実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第８実施形態に対してｐ-型バッファ層２を無くしたものであり、その他に関しては第８実施形態と同様であるため、第８実施形態と異なる部分についてのみ説明する。
図１２は、本実施形態にかかるＭＯＳＦＥＴを備えたＳｉＣ半導体装置の断面図である。この図に示されるように、本実施形態では、第８実施形態と同様に主表面がＣ面とされたＳｉＣ基板１が用いられているが、ＳｉＣ基板１の主表面の上にｐ-型バッファ層２を形成することなくｎ+型層３を直接形成した構造としている。凹部４は、ＳｉＣ基板１に達するように形成されており、ｎ型チャネル層５は、ＳｉＣ基板１の主表面に直接形成された構造となっている。
このような構造とされていても、基本的には第８実施形態と同様の効果を得ることができる。ただし、第８実施形態と比較して、ｐ-型バッファ層２が無くされているため、第８実施形態と比較すると耐圧が低くなる。なお、このような構造のＳｉＣ半導体装置も、基本的には第８実施形態のＳｉＣ半導体装置と同様の製造方法によって製造できるが、第８実施形態と異なり、ｐ-型バッファ層２が無くなることから、第８実施形態のＳｉＣ半導体装置の製造方法に対してｐ-型バッファ層２の製造工程が省かれることになる。
なお、ここでは、Ｃ面の半絶縁性のＳｉＣ基板１を用いる場合について説明したが、第２実施形態で説明したようにＳｉＣ基板１としてＳｉ面の半絶縁性のものを用いても良い。
（他の実施形態）
上記各実施形態では、ｎ型チャネル層５をチャネルとするｎチャネルタイプのＪＦＥＴ、ＭＥＳＦＥＴおよびＭＯＳＦＥＴを例に挙げて説明したが、上記各実施形態で示したｎ型とｐ型を反転させたｐチャネルタイプのＪＦＥＴ、ＭＥＳＦＥＴおよびＭＯＳＦＥＴに対して本発明を適用しても良い。
また、ゲート電極７、ソース電極８およびドレイン電極９の構造を三層構造とし、Ｎｉ系金属層、Ｔｉ系金属層、ＡｌまたはＡｕからなる金属層を例に挙げた。しかしながら、これらは単なる一例を示したものであり、例えば下層から順にＮｉ／Ｔｉ／Ｍｏ／Ａｕ、Ｔｉ／Ｍｏ／Ｎｉ／Ａｕ、Ｎｉ／Ｍｏ／Ｔｉ、Ｔｉ／Ｍｏ／Ｎｉ、Ｔｉ／Ｍｏ、Ｎｉ／Ｍｏとされる積層構造であっても良いし、ＴｉまたはＮｉのみの単層構造としても構わない。
また、上記実施形態では半導体装置としてＳｉＣ半導体装置を例に挙げて説明したが、Ｓｉを用いた半導体装置に対しても本発明を適用できるし、他のワイドバンドギャップ半導体装置、例えばＧａＮ、ダイヤモンド、ＡｌＮなどを用いた半導体装置に対しても本発明を適用することもできる。
１ ＳｉＣ基板
２ ｐ-型バッファ層
３ ｎ+型層
３ａ ｎ+型ソース領域
３ｂ ｎ+型ドレイン領域
４ 凹部
５ ｎ型チャネル層
６ ゲート領域
７ ゲート電極
８ ソース電極
９ ドレイン電極
１０ ｐ+型コンタクト領域
１１ 凹部
１２ 層間絶縁膜
２０ ｉ型バッファ層
３０ ゲート絶縁膜

Claims (25)

  1. 主表面を有する半導体材料で構成された基板（１）と、
    前記基板（１）の前記主表面の上にエピタキシャル成長にて第１導電型の半導体により形成された第１導電型層（３）と、
    前記第１導電型層（３）を貫通するように設けられ、前記第１導電型層（３）をソース領域（３ａ）とドレイン領域（３ｂ）とに分離する凹部（４）と、
    前記凹部（４）内において、該凹部（４）の底面上および側面上へのエピタキシャル成長によって形成され、前記第１導電型層（３）よりも低不純物濃度とされた第１導電型のチャネル層（５）と、
    前記チャネル層（５）の表面にエピタキシャル成長により形成され、前記チャネル層（５）によって前記ソース領域（３ａ）および前記ドレイン領域（３ｂ）から離間して配置された第２導電型のゲート領域（６）と、
    前記ゲート領域（６）に電気的に接続されたゲート電極（７）と、
    前記ソース領域（３ａ）に対して電気的に接続されたソース電極（８）と、
    前記ドレイン領域（３ｂ）に対して電気的に接続されたドレイン電極（９）と、を有したＪＦＥＴが備えられていることを特徴とする半導体装置。
  2. 主表面を有する半導体材料で構成された基板（１）と、
    前記基板（１）の前記主表面の上にエピタキシャル成長にて第１導電型の半導体により形成された第１導電型層（３）と、
    前記第１導電型層（３）を貫通するように設けられ、前記第１導電型層（３）をソース領域（３ａ）とドレイン領域（３ｂ）とに分離する凹部（４）と、
    前記凹部（４）内において、該凹部（４）の底面上および側面上へのエピタキシャル成長によって形成され、前記第１導電型層（３）よりも低不純物濃度とされた第１導電型のチャネル層（５）と、
    前記チャネル層（５）の表面に形成され、前記チャネル層（５）によって前記ソース領域（３ａ）および前記ドレイン領域（３ｂ）から離間して配置されると共に、ショットキー電極にて構成されたゲート電極（７）と、
    前記ソース領域（３ａ）に対して電気的に接続されたソース電極（８）と、
    前記ドレイン領域（３ｂ）に対して電気的に接続されたドレイン電極（９）と、を有したＭＥＳＦＥＴが備えられていることを特徴とする半導体装置。
  3. 主表面を有する半導体材料で構成された基板（１）と、
    前記基板（１）の前記主表面の上にエピタキシャル成長にて第１導電型の半導体により形成された第１導電型層（３）と、
    前記第１導電型層（３）を貫通するように設けられ、前記第１導電型層（３）をソース領域（３ａ）とドレイン領域（３ｂ）とに分離する凹部（４）と、
    前記凹部（４）内において、該凹部（４）の底面上および側面上へのエピタキシャル成長によって形成され、前記第１導電型層（３）よりも低不純物濃度とされた第１導電型のチャネル層（５）と、
    前記チャネル層（５）の表面に形成されたゲート絶縁膜（３０）と、
    前記ゲート絶縁膜（３０）を介して前記チャネル層（５）の表面に形成されたゲート電極（７）と、
    前記ソース領域（３ａ）に対して電気的に接続されたソース電極（８）と、
    前記ドレイン領域（３ｂ）に対して電気的に接続されたドレイン電極（９）と、を有した蓄積型のＭＯＳＦＥＴが備えられていることを特徴とする半導体装置。
  4. 前記半導体材料として、ワイドバンドギャップ半導体が用いられていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
  5. 前記ワイドバンドギャップ半導体は炭化珪素であって、前記基板として、前記主表面がＣ面である炭化珪素基板（１）が用いられており、
    前記第１導電型はｎ型、前記第２導電型はｐ型とされ、
    前記凹部（４）は、底面がＣ面、側面がａ面で構成され、
    前記チャネル層（５）は、前記凹部（４）の底面上に形成された第１領域（５ａ）の方が前記凹部（４）の側面上に形成された第２領域（５ｂ）よりも高不純物濃度で構成されていることを特徴とする請求項４に記載の半導体装置。
  6. 前記第１領域（５ａ）は、前記第２領域（５ｂ）の２倍〜１０倍の不純物濃度で構成されていることを特徴とする請求項５に記載の半導体装置。
  7. 前記第１領域（５ａ）の不純物濃度が１×１０16〜１×１０18ｃｍ-3であることを特徴とする請求項６に記載の半導体装置。
  8. 前記ワイドバンドギャップ半導体は炭化珪素であって、前記基板として、前記主表面がＳｉ面である炭化珪素基板（１）が用いられており、
    前記第１導電型はｎ型、前記第２導電型はｐ型とされ、
    前記凹部（４）は、底面がＳｉ面、側面がａ面で構成され、
    前記チャネル層（５）は、前記凹部（４）の底面上に形成された第１領域（５ａ）よりも前記凹部（４）の側面上に形成された第２領域（５ｂ）の方が高不純物濃度で構成されていることを特徴とする請求項４に記載の半導体装置。
  9. 前記第２領域（５ｂ）は、前記第１領域（５ａ）の１．５倍〜３倍の不純物濃度で構成されていることを特徴とする請求項８に記載の半導体装置。
  10. 前記第１領域（５ａ）の不純物濃度が１×１０16〜１×１０18ｃｍ-3であることを特徴とする請求項９に記載の半導体装置。
  11. 前記チャネル層（５）は、厚さ０．１〜１．０μｍとされていることを特徴とする請求項５ないし１０のいずれか１つに記載の半導体装置。
  12. 前記ゲート領域（６）の不純物濃度が５×１０18〜５×１０19ｃｍ-3であることを特徴とする請求項５ないし１１のいずれか１つに記載の半導体装置。
  13. 前記炭化珪素基板（１）は抵抗率が１×１０10〜１×１０11Ω・ｃｍである半絶縁性の炭化珪素にて構成されていることを特徴とする請求項５ないし１２のいずれか１つに記載の半導体装置。
  14. 前記炭化珪素基板（１）と前記第１導電型層（３）および前記チャネル層（５）との間に前記ゲート領域（６）よりも低不純物濃度で構成された第２導電型バッファ層（２）が備えられていることを特徴とする請求項５ないし１３のいずれか１つに記載の半導体装置。
  15. 前記炭化珪素基板（１）は第１導電型基板であり、
    前記炭化珪素基板（１）と前記第１導電型層（３）および前記チャネル層（５）との間に前記ゲート領域（６）よりも低不純物濃度で構成された第２導電型バッファ層（２）が備えられていることを特徴とする請求項５ないし１２のいずれか１つに記載の半導体装置。
  16. 前記炭化珪素基板（１）の表層部には、前記第２導電型バッファ層（２）に接触させられ、かつ、前記第２導電型バッファ層（２）よりも高濃度とされた第２導電型コンタクト領域（１０）が備えられ、
    前記ソース電極（８）が前記ソース領域（３ａ）および前記第２導電型バッファ層（２）を貫通する凹部（１１）内にも形成されることで、前記第２導電型コンタクト領域（１０）を介して前記第２導電型バッファ層（２）と前記ソース電極（８）とが電気的に接続されていることを特徴とする請求項１４または１５に記載の半導体装置。
  17. 前記炭化珪素基板（１）と前記第２導電型バッファ層（２）との間に、ｉ型バッファ層（２０）が備えられていることを特徴とする請求項１５に記載の半導体装置。
  18. 前記ｉ型バッファ層（２０）は、厚さ１．０〜１５μｍとされていることを特徴とする請求項１７に記載の半導体装置。
  19. 主表面を有する半導体材料で構成された基板（１）を用意し、前記主表面の上にエピタキシャル成長によって第１導電型の半導体にて構成される第１導電型層（３）を形成する工程と、
    前記第１導電型層（３）の表面から異方性エッチングを行うことにより、前記第１導電型層（３）を貫通して該第１導電型層（３）をソース領域（３ａ）とドレイン領域（３ｂ）とに分離する凹部（４）を形成する工程と、
    前記凹部（４）の底面上および側面上にエピタキシャル成長によって前記第１導電型層（３）よりも低不純物濃度となる第１導電型のチャネル層（５）を形成する工程と、
    前記チャネル層（５）の表面にエピタキシャル成長を行うことにより、前記チャネル層（５）によって前記ソース領域（３ａ）および前記ドレイン領域（３ｂ）から離間させられる第２導電型のゲート領域（６）を形成する工程と、
    前記ゲート領域（６）に電気的に接続されるゲート電極（７）を形成する工程と、
    前記ソース領域（３ａ）に対して電気的に接続されるソース電極（８）を形成する工程と、
    前記ドレイン領域（３ｂ）に対して電気的に接続されるドレイン電極（９）を形成する工程と、を有したＪＦＥＴが備えられる半導体装置の製造方法。
  20. 前記ゲート電極（７）を形成する工程において、前記ゲート電極（７）の少なくとも一部の層をパターニングしたのち、該パターニングされた前記ゲート電極（７）の少なくとも一部の層をマスクとして、前記ゲート領域（６）および前記チャネル層（５）をエッチングすることにより、前記ゲート領域（６）および前記チャネル層（５）のパターニングを行うことを特徴とする請求項１９に記載の半導体装置の製造方法。
  21. 主表面を有する半導体材料で構成された基板（１）を用意し、前記主表面の上にエピタキシャル成長によって第１導電型の半導体にて構成される第１導電型層（３）を形成する工程と、
    前記第１導電型層（３）の表面から異方性エッチングを行うことにより、前記第１導電型層（３）を貫通して該第１導電型層（３）をソース領域（３ａ）とドレイン領域（３ｂ）とに分離する凹部（４）を形成する工程と、
    前記凹部（４）の底面上および側面上にエピタキシャル成長によって前記第１導電型層（３）よりも低不純物濃度となる第１導電型のチャネル層（５）を形成する工程と、
    前記チャネル層（５）の表面に、前記チャネル層（５）によって前記ソース領域（３ａ）および前記ドレイン領域（３ｂ）から離間させられるショットキー電極にて構成されたゲート電極（７）を形成する工程と、
    前記ソース領域（３ａ）に対して電気的に接続されるソース電極（８）を形成する工程と、
    前記ドレイン領域（３ｂ）に対して電気的に接続されるドレイン電極（９）を形成する工程と、を有したＭＥＳＦＥＴが備えられる半導体装置の製造方法。
  22. 主表面を有する半導体材料で構成された基板（１）を用意し、前記主表面の上にエピタキシャル成長によって第１導電型の半導体にて構成される第１導電型層（３）を形成する工程と、
    前記第１導電型層（３）の表面から異方性エッチングを行うことにより、前記第１導電型層（３）を貫通して該第１導電型層（３）をソース領域（３ａ）とドレイン領域（３ｂ）とに分離する凹部（４）を形成する工程と、
    前記凹部（４）の底面上および側面上にエピタキシャル成長によって前記第１導電型層（３）よりも低不純物濃度となる第１導電型のチャネル層（５）を形成する工程と、
    前記チャネル層（５）の表面に、ゲート絶縁膜（３０）を形成する工程と、
    前記ゲート絶縁膜（３０）の上に、ゲート電極（７）を形成する工程と、
    前記チャネル層（５）によって前記ソース領域（３ａ）および前記ドレイン領域（３ｂ）から離間させられるショットキー電極にて構成されたゲート電極（７）を形成する工程と、
    前記ソース領域（３ａ）に対して電気的に接続されるソース電極（８）を形成する工程と、
    前記ドレイン領域（３ｂ）に対して電気的に接続されるドレイン電極（９）を形成する工程と、を有したＭＯＳＦＥＴが備えられる半導体装置の製造方法。
  23. 前記ゲート電極（７）を形成する工程において、前記ゲート電極（７）の少なくとも一部の層をパターニングしたのち、該パターニングされた前記ゲート電極（７）の少なくとも一部の層をマスクとして、前記チャネル層（５）をエッチングすることにより、前記チャネル層（５）のパターニングを行うことを特徴とする請求項２１または２２に記載の半導体装置の製造方法。
  24. 前記凹部（４）を形成する工程では、前記第１導電型層（３）の表面に、前記凹部（４）の形成予定領域が開口する前記フォトレジストまたはシリコン酸化膜にて構成されたマスクを配置したのち、該マスクを用いた異方性エッチングを行うことにより、前記凹部（４）を該凹部（４）の側面が底面に対して８５〜８６°の傾斜角度となるように形成することを特徴とする請求項１９ないし２３のいずれか１つに記載の半導体装置の製造方法。
  25. 前記凹部（４）を形成する工程では、前記第１導電型層（３）の表面に、前記凹部（４）の形成予定領域が開口するメタルマスクを配置したのち、該メタルマスクを用いた異方性エッチングを行うことにより、前記凹部（４）を該凹部（４）の側面が底面に対して８９〜９０°の傾斜角度となるように形成することを特徴とする請求項１９ないし２３のいずれか１つに記載の半導体装置の製造方法。
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