JPH02280379A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は半導体装置およびその製造方法に係り、特に高
信頼度化に好適な絶縁ゲート型（以下ＭＩＳ型と略す）
′Ｉｉ界効果トランジスタを有する半導体装とおよびそ
の製造方法に関する。

【従来の技術】

従来、ＭＩＳ型電界効果トランジスタの高信頼度化を実
現する構造としては１例えば特開昭５４−４４４８２に
記載されるように、そのソース、ドレインを低濃度不純
物領域とゲートから雌れだ高濃度不純物からなる低濃度
ドレイン、いわゆるＬＤＤ　（ライトリ　ドープト　ド
レイン：Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構
造とし、これを絶縁膜の異方性エツチング時にゲート側
壁に残るサイドウオールスペーサ絶ｍｌを用いて自己整
合で形成していた。

【発明が解決しようとする課題】 上記従来技術において、より一層の高信頼度化を達成す
るためには、その低濃度不純物領域の長さを長くするた
めにサイドウオールスペーサ長を長くする必要がある。 しかし、素子の高集積化に伴い配線の線幅と線間隔が縮
小される場合に、微細なゲートＴＬ極間に長いサイドウ
オールスペーサを形成することは逆にメモリセル面積の
増大を招いてしまう。特にスタチックランダムアクセス
メモリ（ＳＲＡＭ）のようなメモリにおいてチップ面積
の増大は大きな問題となり、電源電圧を下げるしかなか
った。 本発明の目的は、素子面積の増大が少なく容易かつ制御
性の良いプロセスで形成できる高信頼度のＭＩＳ型電界
効果トランジスタあるいはそれを含む半導体’！Ａ置お
よびその製造方法を提供することにある。 ［課題を解決するための手段１ 上記目的を達成するために本発明においては、ＭＩＳ型
電界効果トランジスタのソース、ドレイン少なくとも一
方の外側直列に高抵抗領域を付加し、あるいは、ソース
、ドレインに接続される配線の一部を高抵抗化、もしく
は、ＭＩＳ型電界効果トランジスタのソース、ドレイン
自身の少なくとも一方を高抵抗化したものである。 （作用］ 上記ソース、ドレインへ付加した高抵抗領域により、Ｍ
ＩＳ型電界効果トランジスタのソース、ドレインへ外部
から印加される電圧を分圧することができる。その結果
、その素子の信頼性を高めることができる。これを第２
図を用いて説明する。 第２図（ａ）のごとく通常のＬＤＤ構造のｎチャネルＭ
ＩＳ型電界効果トランジスタにおいて、そのドレインの
外側に抵抗Ｒ４を付加した場合のソース、ドレイン間の
ブレイクダウン耐圧と抵抗Ｒとの関係を同図（ｂ）に示
す。これは代表的な素子としてチャネル長が０．５μｍ
の素子について示したものである。Ｒが大きくなると耐
圧は大きく向上していることが分かる。このとき、図中
のブレイクダウン耐圧だけでなく、ホットキャリア効果
も低減され長期的動作信頼性も向上する。 ［実施例１ 〈実施例１〉 以下に本発明の第一の実施例を第１，２図を用いて説明
する。 第１図（、）に示した構造は、シングルドレイン構造の
ＭＩＳ型電界効果トランジスタのドレイン側高濃度不純
物層３内に低濃度不純物領域４を設けたものである。図
中の１がシリコン基板、２がゲート電極、５が層間絶紳
膜、そして６がアルミニウム配線である。また、同図（
ｂ）は本構造の等何回路を示したものである。直列に抵
抗を付加する本方式ならばその抵抗値を充分に大きくす
ることにより、ＭＩＳ型電界効果トランジスタとしては
シングルドレイン構造をそのまま用いることができる。 また、本構造形成はマスクを用いてソース、ドレインと
は逆の導電型の不純物をイオン打ち込みすることにより
形成でき、特に複雑なプロセスは必要としない。 また、第２図に示した構造はＭＩＳ型電界効果トランジ
スタとしてＬ　Ｄ　Ｄ　Ｎｌ造に応用した実施例である
。図中の７が低濃度不純物領域である。同図（ａ）はド
レインのみに、また、同図（Ｑ）はソース、ドレイン両
方に抵抗を形成したものである。ドレイン側のみに形成
した場合の効果は第１図の場合と同じであるが、ソース
側にも付加した場合にはソース、ドレイン間のみならず
、ソース、ゲート間電圧をも降圧できるため、より一層
の高イａ頻度化が実現できる。本実施例における抵抗値
は、例えばｎチャネルで１００〜２００Ω、ｎチャネル
で２００〜４００Ωあれば、チャネル長が０．５μｍの
素子でも５Ｖｉｌ源を使用することができる。 〈実施例２〉 次に第二の実施例を第３．４図を用いて説明する。 第一の実施例では付加抵抗を高濃度不純物領域内の一部
に形成したが１本手法ではマスクが一つ増大することに
なる。ところが、第３図（ａ）のごとく高濃度不純物層
３と配線６との間の接続部に高抵抗ＷＪ９を形成すると
マスクの増大もなく自己整合で抵抗を付加することがで
きる。ただし、この場合には上記配線との接続用コンタ
クト孔の形成の仕方で耐圧が変化するため、設計者への
負担が多少増大する。 しかしながら、同図（ｂ）のどと（ＭＩＳ型電界効果ト
ランジスタを直列に２つ以上並べる場合には、各トラン
ジスタ間には通常コンタクト孔は形成しない。これはＮ
ＡＮＤ、ＮＯＲゲート等において良く使用されている。 この場合、上記付加抵抗は各トランジスタのソース、ド
レインの一方にしかつかないが、トランジスタが直列に
２つ以上あればトランジスタ自身で電圧を分圧するため
に、各トランジス、り毎に抵抗を付加する必要はない。 このことは逆に、抵抗付加方式ならば直列トランジスタ
の接続部に余分な抵抗がつかず、高速動作をすることに
なる。 このことを同図（ｃ）、（ｄ）に示したＣＭＯ８のイン
バータとＮＡＮＤゲートの回路図で説明する。図中のｒ
が付加抵抗である。同図（ｃ）のごとく単純なインバー
タの場合には各トランジスタのソース、ドレイン両側に
抵抗ｒが付くが、同図（ｄ）のノードＡには抵抗は付か
ない。このため高速化が可能となる。なお、第３図に示
した高膜等を埋め込むことにより形成できる。高抵抗膜
であればなんでも良い。また、上記コンタクト孔を高抵
抗層あるいは高抵抗層と低抵抗層との多層膜で完全に埋
め込めば、配線層とコンタクト孔との合わせ余裕を減ら
すことができる。 なお、本手法の良い実施例の一つとして、高不純物濃度
の多結晶シリコン膜をコンタクト孔内に埋め込み、その
後酸素を例えば１０１４〜１０”ｃｍ＋２８度イオン打
ち込みすることによっても形成できる。本手法はｎｒＰ
チャネル共に同時に形成できマスクが不要である。また
、上記埋め込み層と配ｗＡｙ！Ｊとの接触抵抗は、高抵
抗層を埋め込み層の中間に形成することにより小さくで
き、全抵抗の制御性が良い。 第４図を用いて上記コンタクト部の抵抗を増加させる方
法として他の実施例を示す。まず、同図（ａ）は配線層
自体を多層膜化し、そのうちの少なくとも一層に高抵抗
膜１０を形成するもので、第３図の４１１！造よりも容
易なプロセスで形成できる。 くする方法でも良い。図中の３が高濃度不純物領域で、
５が眉間絶縁膜、そして６がアルミニウム配線である。 この場合、１０は高抵抗膜として多結晶シリコン膜を用
いた。 さらに第４図中の（ｂ）〜（ｅ）は配線と高濃度不純物
層との接触抵抗を高めた実施例である。 通常全屈と半導体との接触部にはショットキー接合が形
成されるが、半導体の不純物濃度が十分に高ければ接合
はトンネル性となりオーミック接合となる。このため、
逆に半導体側の表面の不純物濃度を低下させることによ
り、ショットキー接合ではあるがコンタクト抵抗の高い
接続部が形成できる。 同図（ｂ）はコンタクト孔を開口した後高濃度層３とは
逆の導電型の不純物をイオン打ち込みしたもので、容易
に形成できる。また、同図（ｃ）は同図（ｂ）において
さらにコンタクト孔形成後に配線層とシリコン基板とが
短絡しないようにやや高エネルギーで高濃度層３と同じ
導電型の不純物を基板深くにイオン打ち込みしたもので
ある。 これらの深さ方向不純物分布例を同図（ｆ）に示す。１
４が始めにあった高濃度不純物層３で、１５がカウンタ
ーのイオン打ち込みで表面１度を低下させたもので、さ
らに１６が配線との短絡を防ぐ高濃度不純物層１２であ
る。また、１５の分布形状は高。３度不純物層形成時の
打ち込みエネルギーを高めにすることによっても形成可
能である。 シリコン法板上の全てのコンタクト部に抵抗を付加する
場合には後者でよいが、選択的に抵抗を付加する場合に
は前者の方式でマスクを用いれば良い。このように、選
択的に抵抗を付加する場合には、抵抗値のことなるコン
タクト抵抗部を同一チップ上に二種類以上形成すること
もでき、必要に応じてこれを定めれば良い。 また、さらに同図（ｄ）のごとくコンタクト孔形成時に
シリコン箔板を多少エツチングし、基板の表面濃度の低
い部分で配ｖＡ層と接続させても良い。また、同図（ｅ
）は同図（ｄ）に配線層と基板との短絡防止層を追加し
たものである。 これまで述べてきた実施例は全て付加抵抗をトランジス
タの外部に付けていたが、本実施例ではトランジスタの
ソース、ドレイン自身を高抵抗化した実施例について第
５図を用いて説明する。 一般にトランジスタのソース、ドレイン自身を高抵抗化
するにはＬＤＤ構造において、前述のように低不純物濃
度領域の長さを長くするか、低濃度不純物領域内にさら
に低濃度の不純物領域を形成すれば良い。ただし、ＬＤ
Ｄ構造の場合低濃度不純物領域の内、ゲート電極直下に
達する部分とサイドウオールスペーサ下部でもゲートＭ
１極近傍部分をあまり低濃度にするとホットキャリア効
果が増長され逆に信頼性の低下を招く。このため、この
部分の低濃度化には下限が有り、これは一般にＩ　Ｘ　
１０”ａｍ、’程度とされている。故に、ＬＤＤ構造の
場合には上記ゲート電極直下に達する部分とサイドウオ
ールスペーサ下部でもゲートＱ近傍部分はＩ　Ｘ　１０
”ｃｍ＋”程度とし、そこと高濃度不純物領域間により
低濃度の領域を設ければ良上記の実施例が第５図（ａ）
に示した構造である。これはゲート電極形成後、第一の
低濃度不純物層７を形成し、第一のサイドウオールスペ
ーサ８を形成後逆導電型の不純物を導入し第一の低濃度
不純物層よりも低濃度の不純物層１８を形成し、さらに
第二のサイドウオールスペーサ１７を形成後高濃度不純
物層３を形成したものである。本方式は第一のサイドウ
オールスペーサ８形成後二重拡散によっても形成できる
が、前述のととくスケーリングが進み、線幅と共に線間
隔も小さくなると特に、単一のスペーサでは形成困難と
なる。本実施例では自己整合で制御性良く抵抗付きＭＩ
Ｓ型電界効果トランジスタを形成できる９また、同図（
ｄ）に示したものは第一のサイドウオールスペーサ形成
後にシリコン基板をもエツチングしてから、前記の図（
ａ）と同様に第二の低濃度層等を形成したものである。 本実施例ではソース、ドレインを立体化することにより
さらに制御性が高められている。 第５図（ｂ）に示した構造は、ソース、ドレインの上部
へ多結晶シリコン膜２０を積石させ、その積層膜の一部
に低不純物濃度の高抵抗層１９を設けたものである。こ
の場合基板内には高不純物濃度層を設けてない。これは
付加したい抵抗値で定めれば良く高濃度不純物層が有っ
てもよい。また、同図（ｃ）は上記積層膜内ではなく積
層膜と基板との接触部基板内に低濃度層１８を形成した
ものである。本実施例では図（ｂ）、（ｃ）ともに自己
整合でかつソース、ドレインと配線とのコンタクト孔と
、ゲート電極との合わせ余裕を小さくできる。 また、これまで述べてきた方法以外に高濃度不純物領域
自身の不純物濃度を少し低下させる方法も良い。ただし
、この場合には高濃度不純物領域のパターン設計時に注
意せねば、必要以上に抵抗が付く可能性がある。特に、
スタティックメモリのメモリセルのように複雑な形状の
パターンの場合にはより問題となる。 〈実施例４〉 さらに本発明の構造をスタティックランダムアクセスメ
モリ（ＳＲＡＭ）等の回路へ応用した実施例を第６図を
用いて説明する。 第６図（ａ）（ｂ）に示した回路図はそれぞれＳＲＡＭ
の高抵抗負荷型メモリセルと完全ＣＭＯ８型メモリセル
内に付加抵抗「を付けた例である。 本実施例ではどちらも各トランジスタのドレイン側のみ
にしか抵抗を付けていないが、ソース、ドレイン両側に
あっても良く、また、図中のトランスファーゲート用ト
ランジスタのソース、ドレインにあっても良い。これに
より、メモリセル内加する電圧を低下させる必要がなく
なる。このため、メモリにおいて単一電源でメモリセル
と周辺回路を動作させることができる。一般にメモリで
はメモリセルはチップ面積に大きく効くためその時のリ
ソグラフィーで定まる最小寸法で作られるが１周辺回路
は余裕がある。このため、周辺回路は従来の５■電源用
にスケーリングを緩め、かつメモリセルには電源電圧を
低下させて最小寸法を用いられることがよくある。本実
施例の構造を少なくともメモリセル内に用いると、メモ
リセル内も周辺回路と同一の電源電圧で動作させること
ができ、たとえば５ｖの単一電源化が実現できる。 また、さらに微細化が進んだ場合、電源電圧の低下は必
須となる。このとき、例えばＳＲＡＭではメモリセル内
のフリップフロップのハイレベルノード電圧も低下し、
閾値電圧があまり低下できないためメモリの動作マージ
ンがなくなってしまう。また、メモリセル内のみを降圧
する方法はなおさら厳しくなる。このとき、本発明の構
造をメモリセル内のみに用いる場合、付加する抵抗値を
大きくすれば周辺回路よりも大きな電圧で動作させるこ
とができ、低電源電圧化でも動作マージンの大きなメモ
リを構築することができる。第６図（Ｃ）がその回路構
成例である。図中のＶｃが周辺回路へ給電する電源電圧
であり、Ｖｍがメモリセルアレーへ給電する電源電圧で
ある。この場合Ｖ　ｃ　＜　Ｖ　ｍとなっている。この
各電源は両方共チップ外部から給電しても、一方をチッ
プ内部で昇圧、あるいは降圧しても良い。また、将来益
々高集積化が進むと、消費電流も増大する傾向にあり、
特に高速化を狙ったメモリ等においては顕著となる。こ
の場合にはパッケージ等の制約から消費電流に上限がで
き、この場合チップへの供給電源は低下せざるをえない
。故に、今後はチップ内部での周辺回路において低電源
電圧を適用し、メモリセルには本発明の半導体装置を用
いて内部昇圧された電源を用いるのが最も良い。 （発明の効果１ 本発明によれば、電源電圧を低下させることなく微細な
Ｍ　Ｉ　Ｓ型電界効果トランジスタを用いることができ
るため、サブミクロン技術を用いたＵＬ　Ｓ　Ｔ　（Ｕ
ｌｔｒａ　Ｌａｒｇｅ　５ｃａｌｅ　Ｉｎｔｅｇｒａｔ
ｉｏｎ）　、特にＳＲＡＭ等のメモリの横築に有効であ
る。

【図面の簡単な説明】

第１図は本発明の一実施例の半導体装置の１９１面図と
等価回路図、第２図は本発明をＬ　Ｄ　Ｄ構造に応用し
た実施例の素子断面図とソース、ドレイン間耐圧の直列
抵抗依存性を示す特性図、第３図は本発明をＣＭＯＳイ
ンバータとＮＡＮＤゲートに応用した実施例の素子断面
図と回路図、第４図は本発明をコンタクト部に応用した
実施例の素子断面図と不純物濃度分布図、第５図は本発
明をＳＲＡＭに応用した実施例の素子断面図、第６図は
本発明のさらに他の実施例の半導体装置の回路図および
回路ブロック図である。 符号の説明 １・・半導体基板、２・・・ゲート電極、３，１２・・
・高濃度不純物領域、４・・・高抵抗領域、５・・層間
絶縁膜、６・・アルミニウム配線、７，１１，１８．２
１・・・低濃度不純物領域、８．１７・・・サイドウオ
ールスペーサ絶縁膜、９．１０・・・高抵抗膜、１３・
・・コンタクト部孔、１４，１５．１６・・・不純物分
布、１９・・・積層高抵抗膜、２０・・・積層低抵抗膜
ＲＣＱ） ３　敵淳贋村朗ｉ 乙　　７−レＳ＝り４商を呼水 乙　　了Φミ・ツ４ｉ己和４ ３　＆　ン１／ＩＪ　５Ｅｊジノ、；−／／惧４ Ｖ酬、メξグ響し用！シｉｖ斤

Claims (1)

1. 【特許請求の範囲】 １、半導体基板に設けられたソース領域とドレイン領域
   とその間に形成されたチャネルと、該チャネルに電界効
   果を及ぼすゲート電極とを持つ絶縁ゲート型電界効果ト
   ランジスタを有する半導体装置において、該ソース、ド
   レインの少なくとも一方の外部直列に高抵抗領域を有す
   ることを特徴とする半導体装置。 ２、上記高抵抗領域が該トランジスタのソース、ドレイ
   ンを構成する高濃度不純物領域内にあることを特徴とす
   る請求項１記載の半導体装置。 ３、上記高抵抗領域が該トランジスタのソース、ドレイ
   ンを構成する高濃度不純物領域と外部低抵抗配線層との
   接触部、あるいは該配線層の一部にあることを特徴とす
   る請求項１記載の半導体装置。 ４、上記接触部界面における高濃度不純物領域の不純物
   濃度が、他の高濃度不純物領域よりも低いことを特徴と
   する請求項３記載の半導体装置。 ５、上記配線層の高抵抗領域の少なくとも一部が上記ト
   ランジスタと低抵抗配線層間の層間絶縁膜に開口した孔
   内にあることを特徴とする請求項３記載の半導体装置。 ６、上記孔内の高抵抗部が低不純物濃度の多結晶シリコ
   ン膜、あるいは酸素を含む高不純物濃度の多結晶シリコ
   ン膜であることを特徴とする請求項５記載の半導体装置
   。 ７、上記トランジスタのソース、ドレインの少なくとも
   一方が、該トランジスタのゲート電極から離れた高濃度
   不純物領域と、該高濃度不純物領域と該ゲート電極直下
   との間に存在する第１の低濃度不純物領域からなること
   を特徴とする請求項１記載の半導体装置。 ８、上記第１の低濃度不純物領域と該高濃度不純物領域
   との間に第１の低濃度不純物領域よりも低濃度の第２の
   低濃度不純物領域のあることを特徴とする請求項４記載
   の半導体装置。 ９、上記トランジスタのソース、ドレインを構成する高
   濃度不純物領域と外部低抵抗配線層との接触部に該高抵
   抗領域を形成する方法において、該高濃度不純物領域上
   の絶縁膜に該配線層との接触孔を開口後に、該高濃度不
   純物領域とは逆の導電型の不純物を導入する工程を具備
   することを特徴とする請求項３記載の半導体装置の製造
   方法。 １０、上記トランジスタのソース、ドレインを構成する
   高濃度不純物領域と外部低抵抗配線層との接触部に該高
   抵抗領域を形成する方法において、該配線層を多層膜に
   し、該多層膜の少なくとも一層に高抵抗膜を被膜する工
   程を具備することを特徴とする請求項３記載の半導体装
   置の製造方法。 １１、上記トランジスタのソース、ドレインを構成する
   高濃度不純物領域と外部低抵抗配線層との接触部に該高
   抵抗領域を形成する方法において、該高濃度不純物領域
   上の絶縁膜に該配線層との接触孔を開口後に、該孔内に
   多結晶シリコン膜を埋め込む工程と、該埋め込み多結晶
   シリコン膜に低濃度の不純物を導入する工程を具備する
   ことを特徴とする請求項３記載の半導体装置の製造方法
   。 １２、上記トランジスタのソース、ドレインを構成する
   高濃度不純物領域と外部低抵抗配線層との接触部に該高
   抵抗領域を形成する方法において、該高濃度不純物領域
   上の絶縁膜に該配線層との接触孔を開口後に、該孔内に
   多結晶シリコン膜を埋め込む工程と、該埋め込み多結晶
   シリコン膜に高濃度の不純物を導入する工程と、該多結
   晶シリコン膜内に低濃度の酸素をイオン打ち込みする工
   程とを具備することを特徴とする請求項３記載の半導体
   装置の製造方法。 １３、半導体基板に設けられた複数の半導体装置群にお
   いて、該半導体装置群の少なくとも一つが請求項１記載
   の半導体装置を含むことを特徴とする半導体装置。 １４、上記半導体装置群の少なくとも一つがスタティッ
   クあるいはダイナミックな記憶装置のメモリセル群であ
   ることを特徴とする請求項１３記載の半導体装置。 １５、二種類以上の電源電圧で動作する二種類以上の回
   路群を有する半導体装置において、各回路群を構成する
   トランジスタに電源電圧に応じた付加抵抗がついている
   ことを特徴とする半導体装置。 １６、上記半導体装置が、スタティックあるいはダイナ
   ミックな記憶装置であることを特徴とする請求項１５記
   載の半導体装置。 １７、スタティックあるいはダイナミックな記憶装置を
   有する半導体装置において、該記憶装置のメモリセル群
   の電源電圧が、周辺回路群の電源電圧よりも高いことを
   特徴とする半導体装置。 １８、上記半導体装置において、該記憶装置のメモリセ
   ル群の少なくとも一部が請求項１記載の半導体装置から
   なることを特徴とする請求項１７記載の半導体装置。