TWI582747B - 液晶畫素單元 - Google Patents

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吳佳恩
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Description

液晶畫素單元
本發明係提供一種液晶畫素單元，特別是一種用於維持液晶電壓的液晶畫素單元。
隨著顯示技術的發展，顯示器製造商除了開發出具有液晶元件的液晶顯示裝置、具有自發光元件的發光裝置、場致發射的顯示器(FED)外，顯示器製造商亦逐漸重視對液晶顯示器顯示品質的要求，如顯示器的解析度、對比度、視角、灰階反轉以及色飽和度的規格。此外，液晶顯示器的回應時間亦是現在顯示器製造商爭相研究的項目之一。現行具有高速回應特性的液晶模式，例如鐵電液晶(Ferroelectric Liquid Crystal，FLC)模式、光學補償彎曲(Optical Compensated Birefringence，OCB)模式，以及藍相液晶(Blue Phase Liquid Crystal，BPLC)模式。
然而，雖然藍相液晶、鐵電液晶或其他具有高速回應特性的液晶有著較傳統液晶快10倍以上的反應速度，但這些具有高速回應特性的液晶或其他部分種類的液晶卻具有隨著充放電的頻率而改變介電常數的特性。因著這些液晶具有介電常數會改變的特性，進而導致液晶電容的電壓會有不符合資料訊號電壓的不準確問題。當液晶電容的電壓不準確時，液晶顯示器顯示的灰 階值就會不正確，因而造成液晶顯示器顯示的畫面失真。
本發明在於提供一種液晶畫素單元，藉以解決液晶改變介電常數而導致液晶電容的電壓不準確問題。
本發明所揭露的液晶畫素單元，具有儲存電容、液晶電容、資料寫入電路及源極隨耦器(source follower)。儲存電容具有第一電極與第二電極，第二電極用以接收第一參考電壓。液晶電容具有第三電極與第四電極，第四電極用以接收第二參考電壓。資料寫入電路分別電性連接第一電極與第三電極。資料寫入電路受控於控制信號，以將資料電壓儲存於液晶電容與儲存電容。源極隨耦器具有輸入端與輸出端。輸入端電性連接至第一電極。輸出端電性連接至第三電極。
根據上述本發明所揭露的液晶畫素單元，藉由設置源極隨耦器於儲存電容的第一電極及液晶電容的第三電極之間，以補償液晶電容在充放電頻率改變時，因電容值改變而造成的電壓誤差，使得液晶電容的電壓值能不受到充放電頻率的影響，而閂鎖在一個固定範圍內，從而解決液晶電容的電壓不準確問題。
以上之關於本揭露內容之說明及以下之實施方式之說明係用以示範與解釋本發明之精神與原理，並且提供本發明之專利申請範圍更進一步之解釋。
10、30、50‧‧‧液晶畫素單元
111、311、511‧‧‧第一電極
113、313、513‧‧‧第二電極
131、331、531‧‧‧第三電極
133、333、533‧‧‧第四電極
15、35、55‧‧‧資料寫入電路
151、351、551‧‧‧第一端
152、352、552‧‧‧第二端
153、353、553‧‧‧第一控制端
154、354、554‧‧‧第三端
155、355、555‧‧‧第四端
156、356、556‧‧‧第二控制端
17、37、57‧‧‧源極隨耦器
171、371、571‧‧‧輸入端
172、372、572‧‧‧輸出端
173、373、573‧‧‧第一端
174、374、574‧‧‧第二端
175、375、575‧‧‧第一控制端
176、376、576‧‧‧第三端
177、377、577‧‧‧第四端
178、378、578‧‧‧第二控制端
CST1、CST2、CST3‧‧‧儲存電容
CLC1、CLC2、CLC3‧‧‧液晶電容
VGND‧‧‧第一參考電壓
VCOM‧‧‧第二參考電壓
VDATA‧‧‧資料電壓
VDD‧‧‧第一供應電壓
VSS‧‧‧第二供應電壓
G(n)‧‧‧控制信號
M1、N1、P1‧‧‧第一電晶體開關
M2、N2、P2‧‧‧第二電晶體開關
M3、N3、P3‧‧‧第三電晶體開關
M4、N4、P4‧‧‧第四電晶體開關
P1‧‧‧第一時間區間
P2‧‧‧第二時間區間
P3‧‧‧第三時間區間
P4‧‧‧第四時間區間
A、B‧‧‧節點
VA、VB‧‧‧電壓
L1‧‧‧第一電流路徑
L2‧‧‧第二電流路徑
Vth3、Vth4‧‧‧臨界電壓
T1‧‧‧第一時間點
T2‧‧‧第二時間點
第1圖係依據本發明一實施例的液晶畫素單元的電路示意圖。
第2圖係依據第1圖的液晶畫素單元所繪示的一實施例的電壓時序圖。
第3圖係依據第1圖的液晶畫素單元所繪示的第一電流路徑的示意圖。
第4圖係依據第1圖的液晶畫素單元所繪示的另一實施例的電壓時序圖。
第5圖係依據第1圖的液晶畫素單元所繪示的第二電流路徑的示意圖。
第6圖係依據本揭露另一實施例之液晶畫素單元的電路示意圖。
第7圖係依據本揭露再一實施例之液晶畫素單元的電路示意圖。
以下在實施方式中詳細敘述本發明之詳細特徵以及優點，其內容足以使任何熟習相關技藝者了解本發明之技術內容並據以實施，且根據本說明書所揭露之內容、申請專利範圍及圖式，任何熟習相關技藝者可輕易地理解本發明相關之目的及優點。以下之實施例係進一步詳細說明本發明之觀點，但非以任何觀點限制本發明之範疇。
請參照第1圖，第1圖係依據本揭露一實施例之液 晶畫素單元的功能方塊圖。如第1圖所示，液晶畫素單元10具有儲存電容CST1、液晶電容CLC1、資料寫入電路15及源極隨耦器(source follower)17。儲存電容CST1具有第一電極111與第二電極113，第二電極113用以接收第一參考電壓VGND，第一參考電壓VGND為直流位準。液晶電容CLC1具有第三電極131與第四電極133，第四電極133用以接收第二參考電壓VCOM，第二參考電壓VCOM的電壓位準可以大於或等於第一參考電壓VGND為電壓位準。資料寫入電路15分別電性連接第一電極111與第三電極131。資料寫入電路15受控於控制信號G(n)，以將資料電壓VDATA儲存於液晶電容CLC1與儲存電容CST1。源極隨耦器17具有輸入端171與輸出端172。輸入端171電性連接至第一電極111。輸出端172電性連接至第三電極131。
於一個實施例中，資料寫入電路15具有第一電晶體開關M1、第二電晶體開關M2。第一電晶體開關M1具有第一端151、第二端152與第一控制端153。第一端151用以接收資料電壓VDATA，第二端152電性連接至儲存電容CST1的第一電極111，第一控制端153用以接收控制信號G(n)，以決定第一電晶體開關M1的第一端151與第二端152之間是否導通。第二電晶體開關M2具有第三端154、第四端155與第二控制端156。第三端154用以接收資料電壓VDATA，第四端155電性連接至液晶電容CLC1的第三電極131，第二控制端156用以接收控制信號G(n)，以決定第二電晶體開關M2的第三端154與第四端155之 間是否導通。由上可知，第二電晶體開關M2的第二控制端156與第一電晶體開關M1的第一控制端153接收來自同一個控制信號源之控制信號G(n)，且第一電晶體開關M1的第一端151與第二電晶體開關M2的第三端154接收來自同一個資料電壓源之資料電壓VDATA。
源極隨耦器17具有第三電晶體開關M3、第四電晶體開關M4。第三電晶體開關M3具有第一端173、第二端174與第一控制端175。第四電晶體開關M4具有第三端176、第四端177與第二控制端178。第三電晶體開關M3的第一端173用以接收第一供應電壓VDD。第三電晶體開關M3的第一控制端175電性連接第四電晶體開關M4的第二控制端178，以做為源極隨耦器17的輸入端171，並電性連接至儲存電容CST1的第一電極111。第三電晶體開關M3的第二端174電性連接第四電晶體開關M4的第三端176，以做為源極隨耦器17的輸出端172，並電性連接至液晶電容CLC1的第三電極131。此外，第四電晶體開關M4的第二端177用以接收第二供應電壓VSS。其中，第一供應電壓VDD大於第二供應電壓VSS，且第一供應電壓VDD與第二供應電壓VSS可選擇性地相同或不同。
為了說明液晶畫素單元10的作動，以下請一併參照第1圖、第2圖及第3圖，第2圖係依據第1圖的液晶畫素單元所繪示的一實施例的電壓時序圖，第3圖係依據第1圖的液晶畫素單元所繪示的第一電流路徑的示意圖。如圖所示，於第一時間 區間P1中，控制信號G(n)電壓位準提升，第一電晶體開關M1的第一端151與第二端152導通，資料電壓VDATA經由第一電晶體開關M1儲存於儲存電容CST1，並使節點A的電壓VA提升至資料電壓VDATA的電壓位準。同理地，第二電晶體開關M2的第三端154與第四端155導通，資料電壓VDATA經由第二電晶體開關M2儲存於液晶電容CLC1，並使節點B的電壓VB提升至資料電壓VDATA的電壓位準。換言之，第一時間區間P1係為資料電壓輸入階段，且於此資料電壓輸入階段中，資料寫入電路15將資料電壓VDATA輸入於儲存電容CST1的第一電極111和液晶電容CLC1的第三電極131，使得液晶電容CLC1的第三電極131及第四電極133夾設的液晶層產生旋轉，而使液晶光閘產生向對應之穿透度。液晶層的材料例如係藍相液晶(Blue Phase Liquid Crystal,BPLC)、鐵電液晶(Ferroelectric Liquid Crystal，FLC)或其他適合的材料，本實施例不予限制。於一個實施例中，液晶層的介電常數關聯於施加於液晶電容CLC1的電信號頻率。以本實施例來說，由於控制信號G(n)導通的時間很短，對於液晶電容CLC1而言，相當於是被一個高頻率的電信號寫入，本實施例中高頻率之頻率範圍約為大於240赫茲(Hz)。因此於第一時間區間P1中，當液晶電容CLC1儲存高頻率的資料電壓VDATA時，液晶電容CLC1具有第一電容值。
於第二時間區間P2中，控制信號G(n)電壓位準下降，第一電晶體開關M1及第二電晶體開關M2不導通，儲存電 容CST1及液晶電容CLC1不繼續儲存高頻率的資料電壓VDATA。此時，液晶電容CLC1未被一個高頻率的電信號寫入，而是低幅度變化地維持在資料電壓VDATA的電壓位準，對於液晶電容CLC1而言，相當於是被一個低頻率的電信號寫入，故於第二時間區間P2中，液晶電容CLC1具有第二電容值，且第二電容值大於第一電容值，換言之，液晶電容CLC1的等效電容回復至第一時間區間P1之前的等效電容。此時，液晶電容CLC1的第一電極131及第二電極133之間的電位差下降，從而使節點B的電壓VB變小。當節點B的電壓VB減少到與節點A的電位差大於第三電晶體開關M3的臨界電壓(threshold voltage)Vth3時，如第2圖所示的第一時間點T1開始，第三電晶體開關M3導通，第三電晶體開關M3將第一端所接收的第一供應電壓VDD透過第一電流路徑L1對液晶電容CLC1充電，如第3圖所示，直到節點B的電壓位準提升至使與節點A的電位差等於第三電晶體開關M3的臨界電壓Vth3，而使第三電晶體開關M3截止，且第一供應電壓VDD不再透過第一電流路徑L1對液晶電容CLC1充電，此外，本實施例中高頻率之頻率範圍約為大於240赫茲(Hz)，低頻率之頻率範圍約為60至120赫茲(Hz)。
更詳細來說，液晶電容CLC1於第二時間區間P2時的等效電容大於於第一時間區間P1時的等效電容。資料電壓VDATA係於第一時間區間P1對較小等效電容的液晶電容CLC1充電，當液晶電容CLC1於第二時間區間P2的等效電容變大後， 在液晶電容CLC1儲存的電荷不變下，液晶電容CLC1的第一電極131及第二電極133之間的電位差變小。於本實施例中，由於液晶電容CLC1係處於正極性之下，也就是說，液晶電容CLC1的第四電極133係接收比資料電壓VDATA較低電壓位準的第二參考電壓VCOM，因此在液晶電容CLC1的第一電極131及第二電極133之間的電位差變小，且第二參考電壓VCOM不變下，節點B的電壓VB變小，進而使節點A與節點B具有電位差。
另一方面來看，由於源極隨耦器17的輸入端171等位於節點A，而源極隨耦器17的輸出端172等位於節點B。因此，節點A與節點B具有電位差，也就是源極隨耦器17的輸入端171與輸出端172具有電位差，且輸入端171的電壓位準高於輸出端172的電壓位準，使得源極隨耦器17的第三電晶體開關M3導通，而輸入第一供應電壓VDD對液晶電容CLC1充電，直到輸入端171與輸出端172的電位差小於第三電晶體開關M3的臨界電壓Vth3。
於另一電壓時序中，請一併參照第1圖、第4圖及第5圖，第4圖係依據第1圖的液晶畫素單元所繪示的另一實施例的電壓時序圖，第5圖係依據第1圖的液晶畫素單元所繪示的第二電流路徑的示意圖。如圖所示，第三時間區間P3相同於第2圖所示的第一時間區間P1，於第三時間區間P3中，控制信號G(n)電壓位準提升，資料電壓VDATA經由第一電晶體開關M1及第二電晶體開關M2輸入並儲存於儲存電容CST1及液晶電容CLC1， 使液晶電容CLC1的等效電容下降，且節點A的電壓VA及節點B的電壓VB提升至資料電壓VDATA的電壓位準。
於第四時間區間P4中，控制信號G(n)電壓位準下降，第一電晶體開關M1及第二電晶體開關M2不導通，儲存電容CST1及液晶電容CLC1不繼續儲存高頻率的資料電壓VDATA，液晶電容CLC1的等效電容回復。在液晶電容CLC1儲存的電荷不變下，液晶電容CLC1的第一電極131及第二電極133之間的電位差變小。於本實施例中，由於液晶電容CLC1的第四電極133係接收比資料電壓VDATA較高電壓位準的第二參考電壓VCOM，而令液晶電容CLC1處於負極性。因此，當液晶電容CLC1的第一電極131及第二電極133之間的電位差變小時，節點B的電壓VB變大，進而使節點A與節點B具有電位差，且節點B的電壓位準高於節點A的電壓位準，而使得源極隨耦器17的第四電晶體開關M4導通，液晶電容CLC1以第二電流路徑L2開始放電，直到節點B的電壓位準實質上等於節點A的電壓位準，第四電晶體開關M4截止，液晶電容CLC1不再經由第二電流路徑L2放電，如第5圖所示。
於實務上來說，當節點A與節點B的電位差大於第四電晶體開關M4的臨界電壓Vth4時，如第4圖所示的第二時間點T2開始，第四電晶體開關M4導通，使得液晶電容CLC1開始放電，節點B的電壓位準開始降低。當節點A與節點B的電位差小於第四電晶體開關M4的臨界電壓Vth4時，第四電晶體開關 M4截止，液晶電容CLC1不再繼續放電。總合第2圖與第4圖的電壓時序圖來說，液晶電容CLC1的電壓位準將會閂鎖於資料電壓VDATA減去第三電晶體開關M3的臨界電壓Vth3與資料電壓VDATA加上第四電晶體開關M4的臨界電壓Vth4之間，藉以解決液晶電容CLC1因操作頻率改變的電容值而造成液晶電容CLC1儲存資料電壓VDATA的誤差問題，進而增強液晶畫素驅動電路之穩定性。
於一個實施例中，資料寫入電路15中的多個電晶體開關的通道長度小於源極隨耦器17中的多個電晶體開關的通道長度。換言之，第一電晶體開關M1及第二電晶體開關M2的通道長度小於第三電晶體開關M3及第四電晶體開關M4的通道長度。藉此，第三電晶體開關M3及第四電晶體開關M4的臨界電壓Vth3及臨界電壓Vth4的值較小，而令液晶電容CLC1的電壓位準閂鎖於更小的電壓範圍內。於其他實施例中，亦可以設計資料寫入電路15中的多個電晶體開關的通道寬長比(W/L ratio)大於源極隨耦器17中的多個電晶體開關的通道寬長比，本實施例不予限制。本發明所定義之通道長度關聯於電晶體開關中從源極流至汲極的電子流，本發明所定義之通道寬度關聯於電晶體開關中由源極面積所提供的電子量。
此外，於一個實施例中，儲存電容CST1的電容值小於液晶電容CLC1的電容值。舉例來說，由於儲存電容CST1係令節點A的電壓位準提升至資料電壓VDATA的電壓位準，並且 讓節點A的電壓位準不要變化太大。又，藉由源極隨耦器17設置於儲存電容CST1與液晶電容CLC1之間，可令儲存電容CST1與液晶電容CLC1不容易受到彼此的影響，因此，儲存電容CST1的電容值可以小於液晶電容CLC1的電容值，儲存電容CST1所佔據的面積亦可以較小，而令顯示器的開口率提高。
請參照第6圖，第6圖係依據本揭露另一實施例之液晶畫素單元的電路示意圖。如第6圖所示，液晶畫素單元30具有儲存電容CST2、液晶電容CLC2、資料寫入電路35及源極隨耦器37。儲存電容CST1具有第一電極311與第二電極313，第二電極313用以接收第一參考電壓VGND，第一參考電壓為直流位準。液晶電容CLC1具有第三電極331與第四電極333，第四電極333用以接收第二參考電壓VCOM。
資料寫入電路35具有第一電晶體開關N1、第二電晶體開關N2。第一電晶體開關N1具有第一端351、第二端352與第一控制端353。第一電晶體開關N1的第一端351用以接收資料電壓VDATA，第二端352電性連接至儲存電容CST2的第一電極311，第一控制端353用以接收控制信號G(n)，以決定第一電晶體開關N1的第一端351與該第二端352之間是否導通。第二電晶體開關N2具有第三端354、第四端355與第二控制端356。第三端354電性連接儲存電容CST2的第一電極311與第一電晶體開關N1的第二端352，用以於第一電晶體開關N1導通時，接收資料電壓VDATA。第二電晶體開關N2的第四端355電性連接 至液晶電容CLC2的第三電極331，第二控制端356用以接收控制信號G(n)，以決定第二電晶體開關N2的第三端354與第四端355之間是否導通。由上可知，第二電晶體開關N2的第二控制端356與第一電晶體開關N1的第一控制端353接收來自同一個控制信號源之控制信號G(n)。本實施例中，第一電晶體開關N1、第二電晶體開關N2和第三電晶體開關N3為N型電晶體開關，第四電晶體開關N4為P型電晶體開關。
源極隨耦器37具有輸入端371與輸出端372。輸入端371電性連接至儲存電容CST2的第一電極311。輸出端372電性連接至液晶電容CLC2的第三電極331。於本實施例中，液晶畫素單元30的作動可參考前一個實施例中液晶畫素單元10的作動說明與第2圖及第4圖所示的時序圖，在此不予贅述。
請參照第7圖，第7圖係依據本揭露又一實施例之液晶畫素單元的電路示意圖。如第7圖所示，液晶畫素單元5具有儲存電容CST3、液晶電容CLC3、資料寫入電路55及源極隨耦器57，其中儲存電容CST3、液晶電容CLC3及源極隨耦器57與第6圖所示的儲存電容CST2、液晶電容CLC2及源極隨耦器37大致上相同，不再加以贅述。與第6圖所示的實施例不同的是，資料寫入電路55具有第一電晶體開關P1、第二電晶體開關P2。第一電晶體開關P1具有第一端551、第二端552與第一控制端553。第一電晶體開關P1的第一端551電性連接液晶電容CST3的第三電極531，用以於第二電晶體開關P2導通時，接收資料電 壓VDATA。第一電晶體開關P1的第二端552電性連接至儲存電容CST3的第一電極511，第一控制端553用以接收控制信號G(n)，以決定第一電晶體開關P1的第一端551與第二端552之間是否導通。第二電晶體開關P2具有第三端554、第四端555與第二控制端556。第二電晶體開關P2的第三端554用以接收資料電壓VDATA。第二電晶體開關P2的第四端555電性連接至液晶電容CLC3的第三電極531與第一電晶體開關P1的第一端551，第二控制端556用以接收控制信號G(n)，以決定第二電晶體開關P2的第三端554與第四端555之間是否導通。由上可知，第二電晶體開關P2的第二控制端556與第一電晶體開關P1的第一控制端553接收來自同一個控制信號源之控制信號G(n)。本實施例中，第一電晶體開關P1、第二電晶體開關P2和第三電晶體開關P3為N型電晶體開關，第四電晶體開關P4為P型電晶體開關。
綜合以上所述，本發明所揭露的液晶畫素單元，藉由設置源極隨耦器於儲存電容的第一電極及液晶電容的第三電極之間，以補償液晶電容在充放電頻率改變時，因電容值改變而造成的電壓誤差，使得液晶電容的電壓值能不受到充放電頻率的影響，而閂鎖在一個固定範圍內，從而解決液晶電容的電壓不準確問題。
雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明。在不脫離本發明之精神和範圍內，所為之更動與潤飾，均屬本發明之專利保護範圍。關於本發明所界定之保護範 圍請參考所附之申請專利範圍。
10‧‧‧液晶畫素單元
111‧‧‧第一電極
113‧‧‧第二電極
131‧‧‧第三電極
133‧‧‧第四電極
15‧‧‧資料寫入電路
151‧‧‧第一端
152‧‧‧第二端
153‧‧‧第一控制端
154‧‧‧第三端
155‧‧‧第四端
156‧‧‧第二控制端
17‧‧‧源極隨耦器
171‧‧‧輸入端
172‧‧‧輸出端
173‧‧‧第一端
174‧‧‧第二端
175‧‧‧第一控制端
176‧‧‧第三端
177‧‧‧第四端
178‧‧‧第二控制端
CST1‧‧‧儲存電容
CLC1‧‧‧液晶電容
VGND‧‧‧第一參考電壓
VCOM‧‧‧第二參考電壓
VDATA‧‧‧資料電壓
VDD‧‧‧第一供應電壓
VSS‧‧‧第二供應電壓
G(n)‧‧‧控制信號
M1‧‧‧第一電晶體開關
M2‧‧‧第二電晶體開關
M3‧‧‧第三電晶體開關
M4‧‧‧第四電晶體開關
A、B‧‧‧節點

Claims (8)

  1. 一種液晶畫素單元，包含：一儲存電容，具有一第一電極與一第二電極，該二電極用以接收一第一參考電壓；一液晶電容，具有一第三電極與一第四電極，該第四電極用以接收一第二參考電壓；一資料寫入電路，包含：一第一電晶體開關，具有一第一端、一第二端與一第一控制端，該第一端用以接收一資料電壓，該第二端電性連接至該第一電極，該第一控制端用以接收一控制信號，以決定該第一端與該第二端之間是否導通；以及一第二電晶體開關，具有一第三端、一第四端與一第二控制端，該第三端用以接收該資料電壓，該第四端電性連接至該第三電極，該第二控制端用以接收該控制信號，以決定該第三端與該第四端之間是否導通，以將一資料電壓儲存於該液晶電容與該儲存電容；以及一源極隨耦器，具有一輸入端與一輸出端，該輸入端電性連接至該第一電極，該輸出端電性連接至該第三電極。
  2. 一種液晶畫素單元，包含：一儲存電容，具有一第一電極與一第二電極，該二電極用以接收一第一參考電壓； 一液晶電容，具有一第三電極與一第四電極，該第四電極用以接收一第二參考電壓；一資料寫入電路，包含：一第一電晶體開關，具有一第一端、一第二端與一第一控制端，該第一端電性連接至該第三電極，該第二端電性連接至該第一電極，該第一控制端用以接收該控制信號，以決定該第一端與該第二端之間是否導通；以及一第二電晶體開關，具有一第三端、一第四端與一第二控制端，該第三端用以接收該資料電壓，該第四端電性連接至該第三電極，該第二控制端用以接收該控制信號，以決定該第三端與該第四端之間是否導通，以將一資料電壓儲存於該液晶電容與該儲存電容；以及一源極隨耦器，具有一輸入端與一輸出端，該輸入端電性連接至該第一電極，該輸出端電性連接至該第三電極。
  3. 如請求項1或2所述的液晶畫素單元，其中該液晶電容更具有一液晶層，該液晶層夾設於該第三電極與該第四電極之間。
  4. 如請求項3所述的液晶畫素單元，其中該液晶層的介電常數係關聯於施加於該液晶電容的電信號的頻率。
  5. 如請求項4所述的液晶畫素單元，其中該液晶層的材料係藍相液晶(Blue Phase Liquid Crystal,BPLC)。
  6. 如請求項1或2所述的液晶畫素單元，其中該資料寫入電路中的多個電晶體開關的通道長度小於該源極隨耦器中的多個電晶體開關的通道長度。
  7. 如請求項1或2所述的液晶畫素單元，其中該資料寫入電路中的多個電晶體開關的通道寬長比(W/L ratio)大於該源極隨耦器中的多個電晶體開關的通道寬長比。
  8. 如請求項1或2所述的液晶畫素單元，其中該儲存電容的電容值小於該液晶電容的電容值。
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