JP2000315945A - デジタル位相ロックループ回路 - Google Patents

デジタル位相ロックループ回路

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JP2000315945A
JP2000315945A JP11124839A JP12483999A JP2000315945A JP 2000315945 A JP2000315945 A JP 2000315945A JP 11124839 A JP11124839 A JP 11124839A JP 12483999 A JP12483999 A JP 12483999A JP 2000315945 A JP2000315945 A JP 2000315945A
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frequency
output
signal
difference
oscillator
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JP11124839A
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Seiji Fukunaga
誠二 福永
Yasuhiro Sato
康弘 佐藤
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NEC Corp
NEC Miyagi Ltd
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NEC Corp
NEC Miyagi Ltd
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
    • H03L7/146—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted by using digital means for generating the oscillator control signal
    • H—ELECTRICITY
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    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【課題】 電源電圧や周囲温度が変化した場合において
も高精度なＨＯＬＤ ＯＶＥＲ機能を長期実現する。 【解決手段】 加算器２２及び微分器１７において、固
定周波数発振器１０から出力された信号の周波数と出力
周波数との差を算出し、算出された差を記憶回路１９に
記憶し、加算器３２において、固定周波数発振器１０か
ら出力された信号の周波数と現在の出力周波数との差
と、記憶回路１９に記憶された差とを比較し、該比較結
果によって電圧制御発振器から出力される信号の周波数
を制御する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、デジタル位相ロッ
クループ回路に関し、特に、複数のループを有するデジ
タル位相ロックループ回路に関する。
【０００２】
【従来の技術】図２は、従来のデジタル位相ロックルー
プ回路の一構成例を示すブロック図である。
【０００３】本従来例は図２に示すように、出力信号を
分周する分周器１と、入力信号から分周器１にて分周さ
れた信号を減算し、定常位相誤差として出力する加算器
２と、加算器２から出力された定常位相誤差に定数Ｋ１
を乗算する定数乗算器３と、定数乗算器３にて定数Ｋ１
が乗算された定常位相誤差に定数Ｋ２を乗算する定数乗
算器１３と、定数乗算器１３にて定数Ｋ２を乗算された
定常位相誤差を積算していく積分器４と、定数乗算器３
にて定数Ｋ１が乗算された定常位相誤差と積分器４にて
積算された定常位相誤差とを加算して出力する加算器４
２と、加算器４２から出力された信号をアナログ信号に
変換するアナログ変換器５と、アナログ変換器５にてア
ナログ信号に変換された信号に基づいた周波数を有する
信号を出力信号として出力する電圧制御発振器６とから
構成されており、電圧制御発振器６から出力された出力
信号が分周器１にて分周される。なお、分周器１、加算
器２、定数乗算器３、加算器４２、アナログ変換器５及
び電圧制御発振器６から１次系のループが形成されてお
り、分周器１、加算器２、定数乗算器３、加算器４２、
定数乗算器１３、積分器４、加算器４２、アナログ変換
器５及び電圧制御発振器６から２次系のループが形成さ
れている。
【０００４】以下に、上記のように構成されたデジタル
位相ロックループ回路の動作について説明する。
【０００５】電圧制御発振器６から出力信号として出力
された信号は、分周器１にて１／Ｎに分周され加算器１
に入力される。
【０００６】加算器２においては、分周器１にて分周さ
れた信号が入力信号から減算され、定常位相誤差として
出力される。すなわち、入力信号の周波数と電圧制御発
振器６の自走周波数の差に相当する位相誤差が加算器１
から定常位相誤差として出力される。
【０００７】次に、定数乗算器３において、加算器１か
ら出力された定数位相誤差に定数Ｋ１が乗算され、定数
Ｋ１が乗算された定常位相誤差は定数乗算器１３及び加
算器４２に入力される。
【０００８】定数乗算器１３においては、定数乗算器３
にて定数Ｋ１が乗算された定常位相誤差に定数Ｋ２が乗
算され、定数Ｋ２が乗算された定常位相誤差は積分器４
に入力される。
【０００９】積分器４においては、定数乗算器２にて定
数Ｋ２が乗算された定常位相誤差が積算されていく。
【００１０】加算器４２においては、定数乗算器３にて
定数Ｋ１が乗算された定常位相誤差と積分器４にて積算
された定常位相誤差とが加算され、出力される。
【００１１】加算器４２から出力された信号は、アナロ
グ変換器５に入力され、アナログ変換器５においてアナ
ログ信号に変換され、電圧制御発振器６に対して出力さ
れる。
【００１２】すると、電圧制御発振器６において、アナ
ログ変換器５から出力された信号に基づいた周波数を有
する信号が出力信号として出力される。
【００１３】上述した一連のフィードバック動作によっ
て、入力信号の周波数と電圧制御発振器６の自走周波数
の差に相当する位相誤差、すなわち、加算器１から出力
される定常位相誤差が、前回のフィードバック動作にて
加算器１から出力された定常位相誤差と等しくなった場
合にループの引き込みが完了する。
【００１４】ここで、伝送装置、特に、ＳＤＨ（Synchr
onous Digital Hierarchy）と呼ばれる同期多重化装置
においては、同期すべきクロック源が失われた場合に、
同期していたクロック周波数を記憶しておき、その周波
数を長時間にわたり保持する（ＨＯＬＤ ＯＶＥＲ機能
と呼ばれる）ことが要求されている。
【００１５】そこで、本従来例においては、同期すべき
クロック源が失われた場合、定数乗算器３からの出力を
強制的にゼロにし、それにより、１次系及び２次系のル
ープを切断し、積分器４にて積算されている入力信号の
周波数と電圧制御発振器６の自走発振周波数との差を一
定とし、それを用いて加算器４２とアナログ変換器５を
介して電圧制御発振器６から出力される信号の周波数を
一定に制御して、ＨＯＬＤ ＯＶＥＲ機能を実現してい
る。
【００１６】
【発明が解決しようとする課題】しかしながら、同期す
べきクロック源が失われた場合に上述したようにＨＯＬ
Ｄ ＯＶＥＲ機能を実現した場合、アナログ変換器５か
ら出力されるアナログ電圧や電圧制御発振器６の自走周
波数は電源電圧の変動や周囲温度の変化により大きく変
化するため、ＨＯＬＤ ＯＶＥＲ機能の長期安定度を実
現するには、それら全てのアナログ回路の電源電圧変動
誤差や周囲温度変動誤差を極めて小さなものにする必要
があり、コストアップが生じてしまうという問題点があ
る。
【００１７】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、電源電圧や
周囲温度が変化した場合においても高精度なＨＯＬＤ
ＯＶＥＲ機能を長期実現することができるデジタル位相
ロックループ回路を提供することを目的とする。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に本発明は、位相のフィードバックを行うことにより入
力周波数と出力周波数とを一致させる第１及び第２のル
ープを有し、同期すべきクロック源が失われた場合に同
期していたクロック周波数を記憶しておき該周波数を長
期保持するデジタル位相ロックループ回路において、予
め決められた周波数と前記出力周波数とを比較し、該比
較結果を前記第１及び第２のループにおけるフィードバ
ックに用いる第３のループを有することを特徴とする。
【００１９】また、前記第３のループは、予め決められ
た周波数を有する信号を出力する固定周波数発振器と、
該固定周波数発振器から出力された信号の周波数と前記
出力周波数との差を算出する算出手段と、該算出手段に
て算出された差を記憶する記憶手段と、前記固定周波数
発振器から出力された信号の周波数と現在の出力周波数
との差と、前記記憶手段に記憶された差とを比較する比
較手段と、該比較手段における比較結果に基づいた周波
数を有する信号を出力する電圧制御発振器とを有し、前
記固定周波数発振器から出力された信号の周波数と現在
の出力周波数との差と、前記記憶手段に記憶された差と
が等しくなるような制御を行うことを特徴とする。
【００２０】また、前記算出手段には、前記固定周波数
発振器から出力された信号を分周した信号と前記出力周
波数が分周された信号とが入力され、該入力に基づい
て、前記固定周波数発振器から出力された信号の周波数
と前記出力周波数との差を算との差が算出されることを
特徴とする。
【００２１】また、前記算出手段は、前記出力周波数か
ら前記固定周波数発振器から出力された信号の周波数を
減算出する加算器と、該加算器から出力された信号を微
分することにより前記出力周波数と前記固定周波数発振
器から出力された信号の周波数との差を算出する微分器
とからなることを特徴とする。
【００２２】また、前記第３のループは、前記微分器に
て算出された周波数の差の平均値を算出する平均値算出
手段を有し、前記記憶手段には、前記平均値算出手段に
て算出された平均値が記憶され、前記比較手段は、前記
固定周波数発振器から出力された信号の周波数と現在の
出力周波数との差の平均値と、前記記憶手段に記憶され
た平均値とを比較することを特徴とする。
【００２３】また、前記平均値算出手段は、ローパスフ
ィルタであることを特徴とする。
【００２４】（作用）上記のように構成された本発明に
おいては、第３のループ内の算出手段において、固定周
波数発振器から出力された信号の周波数と出力周波数と
の差が算出され、算出された差が記憶手段に記憶され、
比較手段において、固定周波数発振器から出力された信
号の周波数と現在の出力周波数との差と、記憶手段に記
憶された差とが比較され、該比較結果に基づいた周波数
を有する信号が電圧制御発振器から出力され、それによ
り、固定周波数発振器から出力された信号の周波数と現
在の出力周波数との差と、記憶手段に記憶された差とが
等しくなるように制御される。
【００２５】このように、ＨＯＬＤ ＯＶＥＲ遷移時に
動作する第３のループを新たに設けることで、ＨＯＬＤ
ＯＶＥＲ動作の長期安定度の向上が図られる。
【００２６】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
【００２７】図１は、本発明のデジタル位相ロックルー
プ回路の実施の一形態を示すブロック図である。
【００２８】本形態は図１に示すように、出力信号を分
周する分周器１，１１と、入力信号から分周器１にて分
周された信号を減算し、定常位相誤差として出力する加
算器２と、加算器２から出力された定常位相誤差に定数
Ｋ１を乗算する定数乗算器３と、定数乗算器３にて定数
Ｋ１が乗算された定常位相誤差に定数Ｋ２を乗算する定
数乗算器１３と、定数乗算器１３にて定数Ｋ２を乗算さ
れた定常位相誤差を積算していく積分器４と、予め決め
られた周波数を有する信号を出力する固定周波数発振器
１０と、固定周波数発振器１０から出力された信号を分
周する分周器２１と、分周器１１にて分周された信号か
ら分周器２１にて分周された信号を減算して出力する算
出手段である加算器２２と、加算器２２から出力された
信号を微分することにより出力信号の周波数と固定周波
数発振器１０から出力された信号の周波数との差を算出
する、加算器２２とともに算出手段となる微分器１７
と、微分器１７にて算出された周波数の差の平均値を算
出する平均値算出手段であるローパスフィルタ１８と、
ローパスフィルタ１８にて算出された平均値をラッチ出
力する記憶回路１９と、記憶回路１９からラッチ出力さ
れた信号からローパスフィルタから出力された信号を減
算して出力する比較手段である加算器３２と、加算器３
２から出力された信号に定数Ｋ３を乗算する定数乗算器
２３と、定数乗算器２３にて定数Ｋ３が乗算された信号
を積算していく積分器１４と、定数乗算器３にて定数Ｋ
１が乗算された定常位相誤差と積分器４にて積算された
定常位相誤差と積分器１４にて積算された信号とを加算
して出力する加算器１２と、加算器１２から出力された
信号をアナログ信号に変換するアナログ変換器５と、ア
ナログ変換器５にてアナログ信号に変換された信号に基
づいた周波数を有する信号を出力信号として出力する電
圧制御発振器６とから構成されており、電圧制御発振器
６から出力された出力信号が分周器１，１１にて分周さ
れる。なお、分周器１、加算器２、定数乗算器３、加算
器１２、アナログ変換器５及び電圧制御発振器６から１
次系のループが形成されており、分周器１、加算器２、
定数乗算器３、加算器１２、定数乗算器１３、積分器
４、加算器１２、アナログ変換器５及び電圧制御発振器
６から２次系のループが形成されており、分周器１１，
２１、固定周波数発振器１０、加算器２２、微分器１
７、ローパスフィルタ１８、記憶回路１９、加算器３
２、定数乗算器２３、積分器１４、加算器１２、アナロ
グ変換器５及び電圧制御発振器６から３次系のループが
形成されている。
【００２９】以下に、上記のように構成されたデジタル
位相ロックループ回路の動作について説明する。
【００３０】電圧制御発振器６から出力信号として出力
された信号は、分周器１にて１／Ｎに分周され加算器１
に入力される。
【００３１】加算器２においては、分周器１にて分周さ
れた信号が入力信号から減算され、定常位相誤差として
出力される。すなわち、入力信号の周波数と電圧制御発
振器６の自走周波数の差に相当する位相誤差が加算器１
から定常位相誤差として出力される。
【００３２】次に、定数乗算器３において、加算器１か
ら出力された定数位相誤差に定数Ｋ１が乗算され、定数
Ｋ１が乗算された定常位相誤差は定数乗算器１３及び加
算器１２に入力される。
【００３３】定数乗算器１３においては、定数乗算器３
にて定数Ｋ１が乗算された定常位相誤差に定数Ｋ２が乗
算され、定数Ｋ２が乗算された定常位相誤差は積分器４
に入力される。
【００３４】積分器４においては、定数乗算器２にて定
数Ｋ２が乗算された定常位相誤差が積算されていく。
【００３５】また、電圧制御発振器６から出力信号とし
て出力された信号は、分周器１１にも入力され、分周器
１１にて１／Ｍに分周され加算器２２に入力される。
【００３６】また、固定周波数発振器１０から出力され
た信号は、分周器２１にて１／Ｋに分周され加算器２２
に入力される。
【００３７】加算器２２においては、分周器２２にて分
周された信号から分周器２１にて分周された信号が減算
され、減算結果が出力される。
【００３８】加算器２２における減算結果は微分器１７
に入力され、微分器１７において微分される。ここで、
微分器１７における微分結果は、出力信号の周波数と固
定周波数発振器１０から出力された信号の周波数との差
となる。
【００３９】微分器１７における微分結果はローパスフ
ィルタ１８に入力され、ローパスフィルタ１８におい
て、出力信号の周波数と固定周波数発振器１０から出力
された信号の周波数との差の平均値が算出される。
【００４０】ローパスフィルタ１８にて算出された平均
値は記憶回路１９及び加算器３２に入力され、記憶回路
１９において、入力された平均値が一時記憶される。
【００４１】その後、加算器３２において、記憶回路１
９にて一時記憶された平均値からローパスフィルタ１８
から出力された平均値が減算され、減算結果が出力され
る。
【００４２】加算器３２における減算結果は、定数乗算
器２３に入力され、定数乗算器２３において、定数Ｋ３
が乗算される。
【００４３】定数乗算器２３にて定数Ｋ３が乗算された
信号は積分器１４に入力され、積分器１４にて積算され
ていく。
【００４４】加算器１２においては、定数乗算器３にて
定数Ｋ１が乗算された定常位相誤差と積分器４にて積算
された定常位相誤差と積分器１４にて積算された信号が
加算され、出力される。
【００４５】加算器１２から出力された信号は、アナロ
グ変換器５に入力され、アナログ変換器５においてアナ
ログ信号に変換され、電圧制御発振器６に対して出力さ
れる。
【００４６】すると、電圧制御発振器６において、アナ
ログ変換器５から出力された信号に基づいた周波数を有
する信号が出力信号として出力される。
【００４７】上述した一連のフィードバック動作によっ
て、入力信号の周波数と電圧制御発振器６の自走周波数
の差に相当する位相誤差、すなわち、加算器１から出力
される定常位相誤差が、前回のフィードバック動作にて
加算器１から出力された定常位相誤差と等しくなった場
合にループの引き込みが完了する。
【００４８】ここで、ＨＯＬＤ ＯＶＥＲに遷移した場
合、定数乗算器３からの出力をゼロに強制的に固定する
ことで、第１のループと第２のループは切断され、それ
により、積分器４にて積算された入力信号の周波数と電
圧制御発振器６の自走発振周波数との差が一定となり、
ＨＯＬＤ ＯＶＥＲ時の初期周波数安定が図れる。
【００４９】一方、記憶回路１９において、ローパスフ
ィルタ１８から出力された信号の記憶を停止することに
より、ＨＯＬＤ ＯＶＥＲに遷移する直前における出力
信号の周波数と固定周波数発振器１０から出力される信
号の周波数との差が記憶回路１９に記憶される。これに
より、新たに第３のループが発生する。
【００５０】第３のループを形成する加算器３２におい
ては、ローパスフィルタ１８にて算出された周波数差の
平均値と記憶回路１９に記憶されているＨＯＬＤ ＯＶ
ＥＲに遷移する直前の周波数差とが比較される。
【００５１】加算器３２の出力は、ＨＯＬＤ ＯＶＥＲ
遷移前の出力信号と遷移後の出力信号との周波数差とな
って現れ、その周波数差が定数乗算器３において定数Ｋ
３と乗算され、積分器１４にて積算されていく。
【００５２】積分器１４にて積算された周波数差は、加
算器１２において積分器４にて積算された信号と加算さ
れ、アナログ変換器５にてアナログ電圧に変換される。
【００５３】その後、電圧制御発振器６において、アナ
ログ変換器５にてアナログ電圧に変換された信号に基づ
いて、記憶回路１９に記憶されているＨＯＬＤ ＯＶＥ
Ｒ前の出力信号の周波数と固定周波数発振器１０から出
力された信号の周波数の差に出力信号の周波数を合わせ
るように制御が行われる。
【００５４】
【発明の効果】以上説明したように本発明においては、
第３のループにおいて、ＨＯＬＤ ＯＶＥＲ遷移後の出
力信号と固定周波数発振器の周波数差が、記憶手段に記
憶されたＨＯＬＤ ＯＶＥＲ遷移前の出力信号と固定周
波数発振器の周波数差と同じになるように制御されるた
め、ＨＯＬＤ ＯＶＥＲに遷移した時に、第３のループ
により出力信号の周波数を制御することができる。
【００５５】それにより、固定周波数発振器を高安定な
ものにするだけで、容易に電源電圧変動や周囲温度の変
化による電圧制御発振器の自走周波数の変化等の回路の
誤差に影響されることなく、高精度なＨＯＬＤ ＯＶＥ
Ｒ長期安定度を実現することができる。
【図面の簡単な説明】
【図１】本発明のデジタル位相ロックループ回路の実施
の一形態を示すブロック図である。
【図２】従来のデジタル位相ロックループ回路の一構成
例を示すブロック図である。
【符号の説明】
１，１１，２１ 分周器 ２，１２，２２，３２ 加算器 ３，１３，２３ 定数乗算器 ４，１４ 積分器 ５ アナログ変換器 ６ 電圧制御発振器 １０ 固定周波数発振器 １７ 微分器 １８ ローパスフィルタ １９ 記憶回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 康弘 宮城県黒川郡大和町吉岡字雷神２番地 宮 城日本電気株式会社内 Ｆターム(参考） 5J106 AA05 CC01 CC15 CC38 CC46 CC52 DD02 DD03 DD12 DD13 DD33 DD35 FF09 KK05 KK13 KK14

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 位相のフィードバックを行うことにより
    入力周波数と出力周波数とを一致させる第１及び第２の
    ループを有し、同期すべきクロック源が失われた場合に
    同期していたクロック周波数を記憶しておき該周波数を
    長期保持するデジタル位相ロックループ回路において、 予め決められた周波数と前記出力周波数とを比較し、該
    比較結果を前記第１及び第２のループにおけるフィード
    バックに用いる第３のループを有することを特徴とする
    デジタル位相ロックループ回路。
  2. 【請求項２】 請求項１に記載のデジタル位相ロックル
    ープ回路において、 前記第３のループは、 予め決められた周波数を有する信号を出力する固定周波
    数発振器と、 該固定周波数発振器から出力された信号の周波数と前記
    出力周波数との差を算出する算出手段と、 該算出手段にて算出された差を記憶する記憶手段と、 前記固定周波数発振器から出力された信号の周波数と現
    在の出力周波数との差と、前記記憶手段に記憶された差
    とを比較する比較手段と、 該比較手段における比較結果に基づいた周波数を有する
    信号を出力する電圧制御発振器とを有し、 前記固定周波数発振器から出力された信号の周波数と現
    在の出力周波数との差と、前記記憶手段に記憶された差
    とが等しくなるような制御を行うことを特徴とするデジ
    タル位相ロックループ回路。
  3. 【請求項３】 請求項２に記載の位相ロックループ回路
    において、 前記算出手段には、前記固定周波数発振器から出力され
    た信号を分周した信号と前記出力周波数が分周された信
    号とが入力され、該入力に基づいて、前記固定周波数発
    振器から出力された信号の周波数と前記出力周波数との
    差を算との差が算出されることを特徴とするデジタル位
    相ロックループ回路。
  4. 【請求項４】 請求項３に記載の位相ロックループ回路
    において、 前記算出手段は、 前記出力周波数から前記固定周波数発振器から出力され
    た信号の周波数を減算出する加算器と、 該加算器から出力された信号を微分することにより前記
    出力周波数と前記固定周波数発振器から出力された信号
    の周波数との差を算出する微分器とからなることを特徴
    とするデジタル位相ロックループ回路。
  5. 【請求項５】 請求項４に記載のデジタル位相ロックル
    ープ回路において、 前記第３のループは、 前記微分器にて算出された周波数の差の平均値を算出す
    る平均値算出手段を有し、 前記記憶手段には、前記平均値算出手段にて算出された
    平均値が記憶され、 前記比較手段は、前記固定周波数発振器から出力された
    信号の周波数と現在の出力周波数との差の平均値と、前
    記記憶手段に記憶された平均値とを比較することを特徴
    とするデジタル位相ロックループ回路。
  6. 【請求項６】 請求項５に記載のデジタル位相ロックル
    ープ回路において、 前記平均値算出手段は、ローパスフィルタであることを
    特徴とするデジタル位相ロックループ回路。
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