JP4094851B2 - Pll回路 - Google Patents
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Description
閉ループゲイン=Φout/Φin
=Kph・Ipmp・F(s)・Kv/{s+Kph・IpmpF(s)Kv}
・・・(2)
但し、Kphは位相比較器利得であり、例えば、パルス幅/位相差(s/rad)、Ipmpはチャージポンプ電流振幅値(A)、F(s)はLPF伝達関数であり、例えば、電圧/電流値(Ω)、KvはVCO利得であり、周波数/電圧(Hz/V)である。
完全2次型ループフィルタをPLL回路に使用した場合の開ループゲイン、閉ループゲインは、式(3)を式(1),(2)にそれぞれ代入すると、式(4),(5)となる。
・・・(4)
閉ループゲイン={Kph・Ipmp・Kv・(1+sC1R1)}
/{s2C1+Kph・Ipmp・Kv・(1+sC1・R1)}
・・・(5)
図19及び図20は、式(4),(5)で示されるPLL回路の周波数特性を示す図である。図19及び図20において、上段が開ループゲインのゲイン特性及び位相特性、下段が閉ループゲインを表している。図19は、ループ利得が大きい場合、図20は、ループ利得が小さい場合をそれぞれ示している。
・・・(6)
尚、式(6)では、1≪R1C1としている。
図2は、本発明の第1実施形態によるPLL回路の構成図であり、図16中の構成要素と実質的に同一の構成要素には同一の符号を付している。図2に示すPLL回路は光通信のクロック抽出回路等に使用されるものである。このPLL回路は、位相比較器2、チャージポンプ30、LPF6、VCO8、ロック検出回路32及びVCO利得補償回路34を具備する。
=(f2−f1)/ΔV ・・・(7)
式(7)中で、f2はVCO8の電圧(V+ΔV)での出力周波数であることが望ましいが、VCO8がロックしている間はVCO8の出力周波数を変更できない。そこで、VCO8と同じ特性を有するダミーVCOを用いて、出力周波数f2を測定する。このとき、ダミーVCOも動作環境の変化により利得が変動するが、VCO8と動作環境が同じなので、変動した利得もまたVCO8と同一であると推定される。そのため、VCO8の利得Kvが検出される。
位相比較器2には、光通信等の入力データであるNRZデータ及びVCO8の出力クロックが入力される。位相比較器2は、NRZデータとVCO8の出力クロックの位相を比較して、位相差をパルス幅で示すパルス信号及びNRZデータに対する出力クロックの位相の進み/遅れを示すUP/DOWN信号からなる位相差信号をチャージポンプ30に出力する。VCO利得補償回路34は、ロック検出信号がPLL回路がロックしていないことを示す場合は、上記目標値C÷(標準的な動作環境で予測されるVCO8の利得Kv)がチャージポンプ30の利得となるように制御する。チャージポンプ30は、VCO利得補償回路34により制御される電流振幅Ipmpの出力電流をLPF6に出力する。
ロック検出回路32は、NRZデータとVCO8の位相を比較して、その位相が一致するか否かを検出することにより、PLL回路がロックしているか否かを示すロック検出信号をVCO利得補償回路34に出力する。
VCO利得補償回路34中のオフセット回路36は、LPF6の出力電圧Vにオフセット電圧ΔVを加算して、電圧(V+ΔV)をダミーVCO38に出力する。周波数差検出回路40中のカウンタ50は、VCO8の出力クロックをカウントして、固定値N1になるとリセット信号を出力する。リセット信号は、カウンタ50を0に、カウンタ52を−N1にリセットする。カウンタ52は、ダミーVCO38の出力クロックをカウントして、リセット信号により−N1にリセットされる。ホールド回路54は、リセットがかかる直前のカウンタ52のカウンタ値N2=((f2−f1)/f1)×N1を次のリセットまで保持する。ダミーVCO38は、電圧(V+ΔV)に従って、発振周波数f2の出力クロックを出力する。図3中の制御回路42は、ロック検出信号がPLL回路のロックを示すとき、周波数差検出回路40から出力されるN2=((f2−f1)/f1)×N1から周波数差(f2−f1)を取り出す。VCO8の利得Kv=(f2−f1)/ΔVを計算する。
制御回路42は、チャージポンプ30の利得Ipmp=(上記目標値C÷検出された利得Kv)を計算する。計算された利得Ipmpとなるようにチャージポンプ30の定電流源回路を制御する。チャージポンプ30は、制御回路42の制御に従って、利得Ipmpの電流振幅の出力電流をLPF6に出力する。この結果、VCO8の利得が温度変化や電源電圧の変動により変化しても、PLL回路のループ利得が一定になり、PLL回路がジッタトランスファの仕様を満足する。しかも、PLL回路が動作中にロックを外すことなくPLL回路のループ利得が一定とるように制御できる。
図5は、本発明の第2実施形態によるPLL回路の構成図であり、図2中の構成要素と実質的に同一の構成要素には同一の符号を附している。図5に示すように、PLL回路は、位相比較器2、チャージポンプ30、LPF6、VCO8、ロック検出回路32及びVCO利得補償回路60を具備する。
制御回路80は、チャージポンプ30の利得Ipmp=(上記目標値C÷式(8)により検出された利得KV)を計算する。計算された利得Ipmpとなるようにチャージポンプ30の定電流源回路を制御する。ロック検出回路82は、分周回路68,76の出力クロックを比較して、PLL周波数シンセサイザ回路64がロックしたか否かを検出して、ロック検出信号を出力する。
ロック検出回路32は、NRZデータとVCO8の位相を比較して、その位相が一致するか否かを検出して、ロック検出信号をVCO利得補償回路34に出力する。一方、ロック検出回路82は、分周回路68,76の出力クロックを比較して、PLL周波数シンセサイザ回路64がロックしたか否かを検出して、ロック検出信号を出力する。
VCO利得補償回路60中の基準周波発振回路62は、周波数数f2のクロック信号を出力する。分周回路66は、基準周波数f3の基準クロックを分周比1/N1に分周して、周波数f3/N1のクロックを出力する。位相比較器68は、分周回路66の出力クロックと分周回路76の出力クロックの位相差を検出して、位相差をパルス幅で示すパルス信号及び位相の遅れ/進みを示すUP/DOWN信号からなる位相差信号を出力する。チャージポンプ70は、パルス信号を出力電流Ipmp又は−Ipmpに変換して、LPF72に出力する。LPF72は、チャージポンプ70の出力電流を平滑化して、平滑化電圧V2を出力する。
制御回路80は、チャージポンプ30の利得Ipmp=(上記目標値C÷式(8)により検出された利得Kv)を計算する。チャージポンプ30は、制御回路80の制御に従って、利得Ipmpの電流振幅の電流をLPF6に出力する。この結果、VCO8の利得が温度変化や電源電圧の変動により変化しても、PLL回路のループ利得が一定になり、PLL回路がジッタトランスファの仕様を満足する。
図7は、本発明の第3実施形態によるPLL回路の構成図であり、図5及び図6中の構成要素と実質的に同一の構成要素には同一の符号を附している。VCO利得補償回路84中の分周回路86の入力クロックをVCO8の出力クロックとしたことが、図6中のVCO利得補償回路60と異なる。PLLシンセサイザ回路85中の分周回路86,88の分周比N3,N4は、PLL回路がロックしたときのVCO8の発振周波数f1、ダミーVCO74の発振周波数f2=(f1×N4)/N3としたとき、VCO8の利得Kvが精度良く測定できる値としている。図7のPLL回路の動作は、分周回路86にVCO8の出力クロックが入力される点を除いて、図6のPLL回路と同様なので説明を省略する。
図8は、本発明の第4実施形態によるPLL回路の構成図であり、図2中と実質的に同一の構成要素には同一の符号を附している。図5に示すように、PLL回路は、位相比較器2、チャージポンプ4、LPF6、VCO8、ロック検出回路32、位相利得補償回路90及びVCO利得補償回路92を具備する。
但し、KvminはVCO8の動作環境等により予測される最小利得、KvはVCO8の利得である。位相比較器2の利得を制御する周期をTとすると、N=T/f1である。f1はNRZデータのビットレートに等しい周波数である。
VCO利得補償回路92は、第1〜第3実施形態と同様にして、VCO8の利得Kvを検出する。そして、式(9)で表される値Mを計算して、図9中のメモリ98に書き込む。
カウンタ96は、ロック検出信号がPLL回路のロックを示すとき、VCO8の出力クロックをカウントして、カウント値=Nになると、カウント値=0にリセットされる。尚、ロック検出信号がPLL回路のロックを示さないときは、カウント値=0であり、カウント動作が停止している。比較回路100は、カウンタ96のカウント値とメモリ98の記憶値Mを比較し、カウント値がMより小さいとき’L’、大きいとき’H’を出力する。マスク回路102は、図10に示すように、比較回路100の出力が’L’の間は位相比較器2の出力をそのまま出力し、’H’になると、マスクする。この結果、比較回路100の出力は、各N/f1周期(f1はVCO8の出力クロック周波数)毎に、(N−M)/f1の期間が’H’、M/f1の期間が’L’となるので、位相比較器2のパルス信号は、(N−M)/Nの確率でマスクされる。これにより、マスク回路102よりマスクされた位相比較器2のパルス信号については、利得Kph1が概略、Kph×M/N=Kph×(Kvmin/Kv)に一致する。Kph1×Kv=C2となり、エッジ率及びVCO8の利得が変動しても、PLL回路のループ利得が概略一定となる。
図11は、本発明の第5実施形態によるPLL回路の構成図であり、図2中と実質的に同一の構成要素には同一の符号を附している。図11に示すように、PLL回路は、位相比較器2、チャージポンプ4、フィルタ112、ロック検出回路32、VCO120及びVCO利得補償回路122を具備する。
VCO利得補償回路112は、第1〜第3実施形態と同様にして、VCO8の利得Kvを検出する。
VCO利得補償回路112は、ロック検出回路32のロック検出信号がPLL回路のロックを示しているとき、R1=(上記C3÷検出したVCO8の利得Kv)を計算する。そして、LPF112の抵抗が計算した抵抗値R1となるように制御する。これにより、PLL回路のループ利得が一定となる。
図12は、本発明の第6実施形態によるPLL回路の構成図であり、図2中と実質的に同一の構成要素には同一の符号を附している。図12に示すように、PLL回路は、位相比較器2、チャージポンプ4、LPF6、ロック検出回路32、VCO120及びVCO利得補償回路122を具備する。VCO利得補償回路122は、第1〜第3実施形態と同様にして、VCO120の利得を検出して、PLL回路のループ利得が一定となるように、VCO120の利得を制御する。VCO120は、VCO利得補償回路122により、その利得が制御されるものである。VCO120としては、例えば、リング発振回路である。この場合、リング発振回路を構成するインバータの各遅延時間によりVCO120の利得が決定されるので、その遅延時間が所望の利得となるように制御される。
VCO利得補償回路122は、第1〜第3実施形態と同様にして、VCO120の利得Kvを検出する。
VCO利得補償回路122は、ロック検出回路32のロック検出信号がPLL回路のロックを示しているとき、VCO120の利得が一定となるように、VCO120を制御する。これにより、PLL回路のループ利得が一定となる。
図13は、本発明の第7実施形態によるPLL回路の構成図であり、図2中と実質的に同一の構成要素には同一の符号を附している。図13に示すように、PLL回路は、位相比較器2、チャージポンプ30、LPF6、VCO8、ロック検出回路32、位相比較利得検出回路132、VCO利得検出回路134及び利得制御回路136を具備する。
VCO利得補償回路122は、第1〜第3実施形態と同様にして、VCO8の利得Kvを検出して、利得制御回路136に出力する。
位相比較利得検出回路132中のFF140は、VCO8の出力クロックのエッジにおいて、NRZデータをラッチする。FF142は、VCO8の出力クロックのエッジにおいて、FF140の出力をラッチする。EX−ORゲート146は、FF140,142の出力が一致するとき'L'、一致しないとき'H'を出力する。この結果、XORゲート146の出力は、NRZデータのエッジが来たとき'H'、エッジが来ないとき'L'になる。LPF146は、EX−ORゲート144の出力Vcを平均化して、利得制御回路136に出力する。
利得制御回路136は、K=上記C4÷(検出された利得Kv×電圧Vc/電圧Vi×エッジ率100%のときの位相利得Kph)を計算する。そして、利得IpmpがKに等しくなるようにチャージポンプ30を制御する。
Claims (6)
- 利得制御機能を有するPLL回路であって、
第1入力信号と第2入力信号の位相差を示す第1位相差信号を出力する第1位相比較器と、
前記第1位相差信号に基づく信号を平滑化して、第1制御電圧を出力する第1ループフィルタと、
前記第1制御電圧に基づく周波数で発振して、第1クロックを出力するVCO(電圧制御発振回路)と、
第2制御電圧に基づく周波数で発振して、第2クロックを出力する前記VCOと同一特性のダミーVCOと、
前記第1及び第2クロックの周波数差と前記第1及び第2制御電圧の電圧差とに基いて、前記VCOの利得を検出するVCO利得検出回路と、
前記VCO利得検出回路が検出した前記VCOの利得に基いて、ループ利得が一定になるように制御する利得制御回路と、
前記第1制御電圧にオフセット電圧を加算して、加算された電圧を前記第2制御電圧として前記ダミーVCOに出力するオフセット回路とを具備し、
前記第2入力信号は、前記第1クロックに基く信号であることを特徴とする利得制御機能を有するPLL回路。 - 前記第1入力信号及び前記第2入力信号の位相が合致しているかを検出して、前記PLL回路がロックしたか否かを検出するロック検出回路を更に具備し、
前記利得制御回路は、前記ロック検出回路がPLL回路のロックを検出したとき、前記ループ利得が一定になるよう制御する請求項1記載の利得制御機能を有するPLL回路。 - 前記第1位相差信号は位相差がパルス幅で表される信号であり、前記第1位相差信号を電流に変換して、振幅電流Ipmpの出力電流を前記第1ループフィルタに出力するチャージポンプを更に具備し、前記利得制御回路は、前記VCOの利得と前記振幅電流との積が一定となるよう前記チャージポンプの振幅電流を制御することを特徴とする請求項1記載の利得制御機能を有するPLL回路。
- 利得制御機能を有するPLL回路であって、
第1入力信号と第2入力信号の位相差を示す第1位相差信号を出力する第1位相比較器と、
前記第1位相差信号に基づく信号を平滑化して、第1制御電圧を出力する第1ループフィルタと、
前記第1制御電圧に基づく周波数で発振して、第1クロックを出力するVCO(電圧制御発振回路)と、
第2制御電圧に基づく周波数で発振して、第2クロックを出力する前記VCOと同一特性のダミーVCOと、
前記第1及び第2クロックの周波数差と前記第1及び第2制御電圧の電圧差とに基いて、前記VCOの利得を検出するVCO利得検出回路と、
前記VCO利得検出回路が検出した前記VCOの利得に基いて、ループ利得が一定になるように制御する利得制御回路とを具備し、
前記第1位相差信号は位相差がパルス幅で表される信号であり、前記第1位相差信号を電流に変換して、振幅電流I pmp の出力電流を前記第1ループフィルタに出力するチャージポンプを更に具備し、前記利得制御回路は、前記VCOの利得と前記振幅電流との積が一定となるよう前記チャージポンプの振幅電流を制御し、
前記利得制御回路は、α=(前記VCOの最小利得/前記VCO利得検出回路により検出された利得)(0≦α≦1)を計算して、前記第1位相差信号を(1−α)の確率でマスクして、前記チャージポンプに出力し、
前記第2入力信号は、前記第1クロックに基く信号であることを特徴とする利得制御機能を有するPLL回路。 - 前記利得制御回路は、M=N×α(Nは自然数)を記憶するメモリと、第5クロックに基いて0からNまでカウントするカウンタと、前記Mと前記カウンタのカウンタ値とを比較する比較器と、前記比較器の比較結果に基いて前記第1位相差信号をマスクして、前記チャージポンプに出力するマスク回路とを含む請求項4記載の利得制御機能を有するPLL回路。
- 利得制御機能を有するPLL回路であって、
第1入力信号と第2入力信号の位相差を示す第1位相差信号を出力する第1位相比較器と、
前記第1位相差信号に基づく信号を平滑化して、第1制御電圧を出力する第1ループフィルタと、
前記第1制御電圧に基づく周波数で発振して、第1クロックを出力するVCO(電圧制御発振回路)と、
第2制御電圧に基づく周波数で発振して、第2クロックを出力する前記VCOと同一特性のダミーVCOと、
前記第1及び第2クロックの周波数差と前記第1及び第2制御電圧の電圧差とに基いて、前記VCOの利得を検出するVCO利得検出回路と、
前記VCO利得検出回路が検出した前記VCOの利得に基いて、ループ利得が一定になるように制御する利得制御回路とを具備し、
前記第2入力信号は、前記第1クロックに基く信号であり、
前記VCO利得検出回路は、前記第1クロックに基いて0からN1までを繰り返してカウントして、前記N1をカウントするとリセット信号を出力して、0にリセットされる第1カウンタと、前記第2クロックに基いてカウントして、前記リセット信号に基いて−N1にリセットされる第2カウンタと、前記第2カウンタがリセットされる直前の前記第2カウンタのカウンタ値を保持するホールド回路とを含み、該ホールド回路が保持した値に基いて前記周波数差を算出する利得制御機能を有するPLL回路。
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