JP2616701B2 - クロック従属同期装置の高速引込み制御回路 - Google Patents
クロック従属同期装置の高速引込み制御回路Info
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- 230000001419 dependent effect Effects 0.000 title claims description 9
- 230000008859 change Effects 0.000 claims description 23
- 230000010355 oscillation Effects 0.000 claims description 8
- 230000002194 synthesizing effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 9
- 238000001514 detection method Methods 0.000 description 8
- 239000000872 buffer Substances 0.000 description 6
- 238000005070 sampling Methods 0.000 description 6
- 230000010354 integration Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 238000013139 quantization Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L3/00—Starting of generators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L1/00—Stabilisation of generator output against variations of physical values, e.g. power supply
- H03L1/02—Stabilisation of generator output against variations of physical values, e.g. power supply against variations of temperature only
- H03L1/022—Stabilisation of generator output against variations of physical values, e.g. power supply against variations of temperature only by indirect stabilisation, i.e. by generating an electrical correction signal which is a function of the temperature
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
- H03L7/146—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted by using digital means for generating the oscillator control signal
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明はクロック従属同期装置の
高速引込み制御回路に関し、特にネットワーク内のマス
タノードのクロック供給装置から供給されるクロックに
端末ノード内のクロックを同期させるためのクロック従
属同期装置における高速引込み制御回路に関するもので
ある。
高速引込み制御回路に関し、特にネットワーク内のマス
タノードのクロック供給装置から供給されるクロックに
端末ノード内のクロックを同期させるためのクロック従
属同期装置における高速引込み制御回路に関するもので
ある。
【０００２】
【従来の技術】従来のこの種のクロック従属同期のため
の回路構成は図５に示される様な構成となっている。す
なわち、入力クロックｆinとＶＣＯ（電圧制御発振器）
５の発振クロックを分周器６で分周したクロックＳ６と
を位相比較器１にて位相比較し、この位相比較器１より
位相差量Ｓ１を生成してこれをディジタルフィルタ２を
介して周波数位相制御回路３へ入力し、ＶＣＯ５に対し
て当該位相差量Ｓ１に応じた制御電圧Ｓ３を供給するこ
とにより、入力クロックｆinに周波数及び位相が合致し
た出力クロックｆout を生成する様になっている。
の回路構成は図５に示される様な構成となっている。す
なわち、入力クロックｆinとＶＣＯ（電圧制御発振器）
５の発振クロックを分周器６で分周したクロックＳ６と
を位相比較器１にて位相比較し、この位相比較器１より
位相差量Ｓ１を生成してこれをディジタルフィルタ２を
介して周波数位相制御回路３へ入力し、ＶＣＯ５に対し
て当該位相差量Ｓ１に応じた制御電圧Ｓ３を供給するこ
とにより、入力クロックｆinに周波数及び位相が合致し
た出力クロックｆout を生成する様になっている。
【０００３】この場合、ＶＣＯ５の温度による周波数変
動を防止するために、温度補償回路４を設け、ＶＣＯ５
の周波数対温度特性を良好とする制御を周波数位相制御
回路３に対して行うようになっている。
動を防止するために、温度補償回路４を設け、ＶＣＯ５
の周波数対温度特性を良好とする制御を周波数位相制御
回路３に対して行うようになっている。
【０００４】また、入力クロックｆinの入力断障害を断
検出回路７にて検出し、周波数位相制御回路３に対して
入力断直前の周波数位相情報を保持する様に制御してい
る。
検出回路７にて検出し、周波数位相制御回路３に対して
入力断直前の周波数位相情報を保持する様に制御してい
る。
【０００５】図６は周波数位相制御回路３及び温度補償
回路４の内部構成を示すブロック図である。同図におい
て、３１，３５は入力信号に基づき所定の制御量を出力
するバッファ、３２，３６は加算器、３３，３４は所定
周期のサンプリング信号に基づき入力信号をサンプリン
グするフリップフロップ、３７はディジタル入力信号を
アナログ信号に変換するＡ／Ｄ変換器である。
回路４の内部構成を示すブロック図である。同図におい
て、３１，３５は入力信号に基づき所定の制御量を出力
するバッファ、３２，３６は加算器、３３，３４は所定
周期のサンプリング信号に基づき入力信号をサンプリン
グするフリップフロップ、３７はディジタル入力信号を
アナログ信号に変換するＡ／Ｄ変換器である。
【０００６】いま、位相差信号Ｓ２が入力された場合、
周波数引込み制御としてバッファ３１により位相差信号
Ｓ２に応じた所定の制御量Ａが加算器３２へ出力され
る。すなわち、位相差信号Ｓ２の「０／１」に応じて制
御量±Ａが出力される。
周波数引込み制御としてバッファ３１により位相差信号
Ｓ２に応じた所定の制御量Ａが加算器３２へ出力され
る。すなわち、位相差信号Ｓ２の「０／１」に応じて制
御量±Ａが出力される。
【０００７】このバッファ３１の出力Ｓ３１は、加算器
３２でフリップフロップ３３からのフィードバック信号
（Ｓ３３）と加算され（Ｓ３２）、フリップフロップ３
３で所定のサンプル周期ａ毎にサンプリングされて（Ｓ
３３）加算器３６へ更新出力される。すなわち、新しい
制御量Ａ（Ｓ３１）は前回制御量Ｓ３３と加算されるの
で、周波数が保持される制御となるのである。
３２でフリップフロップ３３からのフィードバック信号
（Ｓ３３）と加算され（Ｓ３２）、フリップフロップ３
３で所定のサンプル周期ａ毎にサンプリングされて（Ｓ
３３）加算器３６へ更新出力される。すなわち、新しい
制御量Ａ（Ｓ３１）は前回制御量Ｓ３３と加算されるの
で、周波数が保持される制御となるのである。
【０００８】このような周波数引込み制御により、位相
差が大きい場合には、入出力クロック信号間の周波数制
御として、制御量Ａにより効率よく制御される。
差が大きい場合には、入出力クロック信号間の周波数制
御として、制御量Ａにより効率よく制御される。
【０００９】一方、位相差信号Ｓ２は位相引込み制御と
してフリップフロップ３４で所定のサンプル周期ｂ毎に
サンプリングされ（Ｓ３４）、これに応じてバッファ３
５から所定の制御量Ｂが加算器３６へ出力される。すな
わち信号Ｓ３４の「０／１」に応じて±Ｂが出力され
る。
してフリップフロップ３４で所定のサンプル周期ｂ毎に
サンプリングされ（Ｓ３４）、これに応じてバッファ３
５から所定の制御量Ｂが加算器３６へ出力される。すな
わち信号Ｓ３４の「０／１」に応じて±Ｂが出力され
る。
【００１０】このような位相引込み制御により、位相差
が小さい場合には、入出力クロック間の位相制御として
制御量Ｂにより微妙に制御される。
が小さい場合には、入出力クロック間の位相制御として
制御量Ｂにより微妙に制御される。
【００１１】また、温度補償回路４は現在の温度に基づ
き電圧制御発振器５に対する温度補償信号Ｓ４を出力す
る。
き電圧制御発振器５に対する温度補償信号Ｓ４を出力す
る。
【００１２】図６において、４１は測定温度に応じた電
圧信号Ｓ４１を出力するＴ／Ｖ（温度／電圧）変換器、
４２はＴ／Ｖ変換器からの電圧信号Ｓ４１と現在出力し
ている温度補償信号Ｓ４とを比較し制御信号Ｓ４２を出
力する比較器、４３は加算器、４４はサンプル周期ｃ毎
に加算器４３の出力信号Ｓ４３をサンプリングするフリ
ップフロップである。
圧信号Ｓ４１を出力するＴ／Ｖ（温度／電圧）変換器、
４２はＴ／Ｖ変換器からの電圧信号Ｓ４１と現在出力し
ている温度補償信号Ｓ４とを比較し制御信号Ｓ４２を出
力する比較器、４３は加算器、４４はサンプル周期ｃ毎
に加算器４３の出力信号Ｓ４３をサンプリングするフリ
ップフロップである。
【００１３】従って、Ｔ／Ｖ変換器４１で検出された信
号Ｓ４１は、比較器４２で現在出力されている温度補償
信号Ｓ４と比較され、加算器４３で温度補修信号Ｓ４と
加算され、サンプル周期ｃ毎にフリップフロップ４４か
ら加算器３６へ更新出力される。
号Ｓ４１は、比較器４２で現在出力されている温度補償
信号Ｓ４と比較され、加算器４３で温度補修信号Ｓ４と
加算され、サンプル周期ｃ毎にフリップフロップ４４か
ら加算器３６へ更新出力される。
【００１４】これにより、ＶＣＯ５の周波数−温度特性
が外部より任意に滑らかな補償可能となり、出力クロッ
ク信号の突発的な位相ズレが抑止される。
が外部より任意に滑らかな補償可能となり、出力クロッ
ク信号の突発的な位相ズレが抑止される。
【００１５】加算器３６では、周波数引込み制御に基づ
く制御信号Ｓ３３、位相引込み制御に基づく制御信号Ｓ
３５及び温度補償信号Ｓ４が夫々加算され（Ｓ３６）、
Ｄ／Ａ変換器３７を介して電圧制御信号Ｓ３として出力
される。ＶＣＯ５はこの電圧制御信号Ｓ３に応じて内部
発振周波数を調整し安定した出力クロック信号ｆoutを
出力する。
く制御信号Ｓ３３、位相引込み制御に基づく制御信号Ｓ
３５及び温度補償信号Ｓ４が夫々加算され（Ｓ３６）、
Ｄ／Ａ変換器３７を介して電圧制御信号Ｓ３として出力
される。ＶＣＯ５はこの電圧制御信号Ｓ３に応じて内部
発振周波数を調整し安定した出力クロック信号ｆoutを
出力する。
【００１６】また、断検出回路７により入力クロック信
号ｆinに信号断が検出された場合には、断検出信号Ｓ７
がバッファ３１，３５に夫々入力される。バッファ３
１，３５は断検出信号Ｓ７に基づき出力する制御量を夫
々「０」に固定する。
号ｆinに信号断が検出された場合には、断検出信号Ｓ７
がバッファ３１，３５に夫々入力される。バッファ３
１，３５は断検出信号Ｓ７に基づき出力する制御量を夫
々「０」に固定する。
【００１７】これにより、周波数引込み制御においては
加算器３２の出力が信号断直前の値に保持されると共
に、位相引込み制御においては出力が「０」となり、周
波数位相制御回路３から出力される電圧制御信号Ｓ３は
入力クロック信号ｆinが断する直前の値に保持されるた
め、信号断が発生した場合でもＶＣＯ５から出力される
出力クロック信号ｆout は変動しない。
加算器３２の出力が信号断直前の値に保持されると共
に、位相引込み制御においては出力が「０」となり、周
波数位相制御回路３から出力される電圧制御信号Ｓ３は
入力クロック信号ｆinが断する直前の値に保持されるた
め、信号断が発生した場合でもＶＣＯ５から出力される
出力クロック信号ｆout は変動しない。
【００１８】
【発明が解決しようとする課題】この様な従来のクロッ
ク従属同期装置においては、回路のパワーオンセット
時、すなわち動作開始時に入力クロックｆinの周波数が
ＶＣＯ５のセンタ周波数から大きくずれていると、周波
数位相制御回路３に設定されている制御量（Ａ，Ｂ）で
徐々に入力クロックｆinに引込む動作を行う。この制御
量は、一般に、後段のシステムにエラーを発生させない
程度の制御量に予め選定されており、よって、パワーオ
ンリセットから長時間かかって引込みが終了することに
なる。
ク従属同期装置においては、回路のパワーオンセット
時、すなわち動作開始時に入力クロックｆinの周波数が
ＶＣＯ５のセンタ周波数から大きくずれていると、周波
数位相制御回路３に設定されている制御量（Ａ，Ｂ）で
徐々に入力クロックｆinに引込む動作を行う。この制御
量は、一般に、後段のシステムにエラーを発生させない
程度の制御量に予め選定されており、よって、パワーオ
ンリセットから長時間かかって引込みが終了することに
なる。
【００１９】この引込み時間が長いために、出力クロッ
クｆout により同期網を形成する従属装置が安定に動作
するまでの時間が長くなるという問題がある。
クｆout により同期網を形成する従属装置が安定に動作
するまでの時間が長くなるという問題がある。
【００２０】本発明の目的は、パワーオンリセット時に
おけるクロック同期引込み動作時間を短くすることがで
きるクロック従属同期装置の高速引込み制御回路を提供
することである。
おけるクロック同期引込み動作時間を短くすることがで
きるクロック従属同期装置の高速引込み制御回路を提供
することである。
【００２１】
【課題を解決するための手段】本発明によれば、入力ク
ロックと内部発振器の発振クロックとの位相差を位相比
較器にて検出してこの位相差に応じた周波数位相制御信
号を生成し、最新の周波数位相制御信号を加算器の一入
力としこの加算結果を保持した保持器の保持出力を前記
加算器の他入力とし、前記加算結果により前記発振クロ
ックの周波数及び位相制御を行うクロック従属同期装置
における高速引込み制御回路であって、前記位相差の極
性の変化点とそれに続く次の変化点との間の期間である
第１の期間において所定量の高速引込み用制御信号を生
成し、以後の各期間毎に直前期間の１／２の量の高速引
込み用制御信号を、予め定められた最小量の高速引込み
用制御信号になるまで順次生成する制御信号生成手段
と、前記各期間毎に前記高速引込み用制御信号の積分量
を算出してこの積分量に応じた値を補正信号として生成
する補正信号生成手段と、前記各期間毎に前記高速引込
み用制御信号に前記補正信号を合成して補正しこの補正
後の高速引込み用制御信号を、パワーオンリセット時に
前記位相比較器からの周波数位相制御信号に代えて加算
して前記発振クロックの周波数及び位相制御をなす手段
とを含むことを特徴とするクロック従属同期装置の高速
引込み制御回路が得られる。
ロックと内部発振器の発振クロックとの位相差を位相比
較器にて検出してこの位相差に応じた周波数位相制御信
号を生成し、最新の周波数位相制御信号を加算器の一入
力としこの加算結果を保持した保持器の保持出力を前記
加算器の他入力とし、前記加算結果により前記発振クロ
ックの周波数及び位相制御を行うクロック従属同期装置
における高速引込み制御回路であって、前記位相差の極
性の変化点とそれに続く次の変化点との間の期間である
第１の期間において所定量の高速引込み用制御信号を生
成し、以後の各期間毎に直前期間の１／２の量の高速引
込み用制御信号を、予め定められた最小量の高速引込み
用制御信号になるまで順次生成する制御信号生成手段
と、前記各期間毎に前記高速引込み用制御信号の積分量
を算出してこの積分量に応じた値を補正信号として生成
する補正信号生成手段と、前記各期間毎に前記高速引込
み用制御信号に前記補正信号を合成して補正しこの補正
後の高速引込み用制御信号を、パワーオンリセット時に
前記位相比較器からの周波数位相制御信号に代えて加算
して前記発振クロックの周波数及び位相制御をなす手段
とを含むことを特徴とするクロック従属同期装置の高速
引込み制御回路が得られる。
【００２２】
【作用】パワーオンリセット時に、入出力クロック間の
位相差を検出し、この位相差の極性変化毎に、制御量
Ｘ，Ｘ／２，Ｘ／４，……となる様に順次前の制御量の
半分とし、かつ各制御量の和の１／２を逆極性として制
御量に加算して制御量の補正を行うことで、より高速な
パワーオンリセット時の引込みを可能とするものであ
る。
位相差を検出し、この位相差の極性変化毎に、制御量
Ｘ，Ｘ／２，Ｘ／４，……となる様に順次前の制御量の
半分とし、かつ各制御量の和の１／２を逆極性として制
御量に加算して制御量の補正を行うことで、より高速な
パワーオンリセット時の引込みを可能とするものであ
る。
【００２３】
【実施例】以下、図面を用いて本発明の実施例について
説明する。
説明する。
【００２４】図１は本発明の実施例のブロック図であ
り、図５と同等部分は同一符号により示されている。高
速引込み回路８を図５の従来例に付加して、位相比較器
１からの位相差情報Ｓ８に応じて高速引込み制御信号Ｓ
９と終了信号Ｓ１１とを生成し、周波数位相制御回路３
へ供給するようにしている。
り、図５と同等部分は同一符号により示されている。高
速引込み回路８を図５の従来例に付加して、位相比較器
１からの位相差情報Ｓ８に応じて高速引込み制御信号Ｓ
９と終了信号Ｓ１１とを生成し、周波数位相制御回路３
へ供給するようにしている。
【００２５】周波数位相制御回路３では、パワーオンリ
セット信号Ｓ１０の生成に応答して、ディジタルフィル
タ２の出力である本来の位相制御のための制御信号Ｓ２
に代えて、高速引込み回路８からの高速引込み制御信号
Ｓ９を用いてＶＣＯ５の制御信号Ｓ３が生成されるので
ある。そして、終了信号Ｓ１１が生成されると、ディジ
タルフィルタ２の出力である本来の位相制御のための制
御信号Ｓ２が用いられることになる。
セット信号Ｓ１０の生成に応答して、ディジタルフィル
タ２の出力である本来の位相制御のための制御信号Ｓ２
に代えて、高速引込み回路８からの高速引込み制御信号
Ｓ９を用いてＶＣＯ５の制御信号Ｓ３が生成されるので
ある。そして、終了信号Ｓ１１が生成されると、ディジ
タルフィルタ２の出力である本来の位相制御のための制
御信号Ｓ２が用いられることになる。
【００２６】図２は高速引込み回路８の具体例を示すブ
ロック図である。微分回路９は位相比較器１からの位相
差情報Ｓ８の変化点を検出して変化点検出毎に検出タイ
ミング信号を生成してセレクタ１０及び積分回路１２へ
夫々出力する。
ロック図である。微分回路９は位相比較器１からの位相
差情報Ｓ８の変化点を検出して変化点検出毎に検出タイ
ミング信号を生成してセレクタ１０及び積分回路１２へ
夫々出力する。
【００２７】この位相差情報Ｓ８について説明すると、
位相比較器１は入力クロックinと分周クロックＳ６との
位相を比較してその位相差の絶対値に応じた位相差電圧
と、当該位相差の極性（正や負）を示す極性情報とを生
成するようになっている。そこで、微分回路９ではこの
極性情報Ｓ８を入力としてその変化点を検出するもので
ある。
位相比較器１は入力クロックinと分周クロックＳ６との
位相を比較してその位相差の絶対値に応じた位相差電圧
と、当該位相差の極性（正や負）を示す極性情報とを生
成するようになっている。そこで、微分回路９ではこの
極性情報Ｓ８を入力としてその変化点を検出するもので
ある。
【００２８】この極性情報Ｓ８は位相差の極性である
正，負に応じて「１」，「０」となっているので、微分
回路９では、「１→０」，「０→１」の各変化点を捕ら
えて引込み周波数の変動状況をみきわめるものである
（図４に、パワーオンリセット時における入力クロック
ｆinに対する分周クロックＳ６の周波数と位相との関係
の変化例を示している）。
正，負に応じて「１」，「０」となっているので、微分
回路９では、「１→０」，「０→１」の各変化点を捕ら
えて引込み周波数の変動状況をみきわめるものである
（図４に、パワーオンリセット時における入力クロック
ｆinに対する分周クロックＳ６の周波数と位相との関係
の変化例を示している）。
【００２９】すなわち、入力クロックｆinの位相を中心
に分周クロックＳ６の位相が行ったりきたりする状況
を、入力クロックｆinの位相の中心を通り過ぎる時に変
化する極性情報Ｓ８の変化点で判断するようにしてい
る。この変化点検出信号は、セレクタ１０の各入力に予
め設定されている制御量±Ｘ，±Ｘ／２，±Ｘ／４，
…，±１の各ディジタル量を夫々選択するための選択信
号となる。
に分周クロックＳ６の位相が行ったりきたりする状況
を、入力クロックｆinの位相の中心を通り過ぎる時に変
化する極性情報Ｓ８の変化点で判断するようにしてい
る。この変化点検出信号は、セレクタ１０の各入力に予
め設定されている制御量±Ｘ，±Ｘ／２，±Ｘ／４，
…，±１の各ディジタル量を夫々選択するための選択信
号となる。
【００３０】例えば図４に示す例では、最初の変化点か
ら次に続く変化点までの第１の期間Ｔ１の間は、制御量
±Ｘ、Ｔ２では制御量±Ｘ／２を選択し、第３の期間Ｔ
３では制御量±Ｘ／４を選択するという具合に、前期間
の半分の制御量を順次選択し、制御量が最終的に±１と
なるまで繰返される。
ら次に続く変化点までの第１の期間Ｔ１の間は、制御量
±Ｘ、Ｔ２では制御量±Ｘ／２を選択し、第３の期間Ｔ
３では制御量±Ｘ／４を選択するという具合に、前期間
の半分の制御量を順次選択し、制御量が最終的に±１と
なるまで繰返される。
【００３１】この場合、各期間Ｔi （ｉ＝１，２，３，
…）においては、図４に示す如くサンプル周期ｄでもっ
てフリップフロップ１１にて制御量はサンプリングさ
れ、加算器１３へ入力されるようになっている。
…）においては、図４に示す如くサンプル周期ｄでもっ
てフリップフロップ１１にて制御量はサンプリングさ
れ、加算器１３へ入力されるようになっている。
【００３２】この制御量は、周波数，位相引込み回路部
分の後段にあるＤ／Ａコンバータ（図３では３７のブロ
ック）の量子化ステップ数に対応して定まるものであ
り、最終的な最小の制御量±１の値がＤ／Ａコンバータ
３７の量子化ステップ相当量となり、一例としては、約
９１．５５μＶ／ステップとされる。更に、Ｄ／Ａコン
バータ３７の後段にあるＶＣＯ５の電圧周波数変換特性
は約２５ｐｐｍ／Ｖとされる。
分の後段にあるＤ／Ａコンバータ（図３では３７のブロ
ック）の量子化ステップ数に対応して定まるものであ
り、最終的な最小の制御量±１の値がＤ／Ａコンバータ
３７の量子化ステップ相当量となり、一例としては、約
９１．５５μＶ／ステップとされる。更に、Ｄ／Ａコン
バータ３７の後段にあるＶＣＯ５の電圧周波数変換特性
は約２５ｐｐｍ／Ｖとされる。
【００３３】従って、１ステップで何ＨZ の周波数制御
が可能かというと、ＶＣＯ５の周波数を１２．９６ＭＨ
Z とした場合、これを位相量に換算すると、約１．８×
１０-7ｎｓとなる。よって、これ等各値から初期制御量
±Ｘの値を決定することができる。尚、上記数値例にお
けるフリップフロップ１１のサンプル周期ｄは５ｍｓと
することができる。
が可能かというと、ＶＣＯ５の周波数を１２．９６ＭＨ
Z とした場合、これを位相量に換算すると、約１．８×
１０-7ｎｓとなる。よって、これ等各値から初期制御量
±Ｘの値を決定することができる。尚、上記数値例にお
けるフリップフロップ１１のサンプル周期ｄは５ｍｓと
することができる。
【００３４】パワーオンリセット時においては、後述す
るが、図３の周波数位相制御回路３において、本来の制
御量Ａ，Ｂを「０」にして、この高速引込み回路８から
の高速引込み制御信号Ｓ９を加算器３２へ入力し、周波
数保持信号Ｓ３３として加算器３２へ入力されている前
回の高速引込み制御信号に加算され、周波数保持の制御
がなされることになる。
るが、図３の周波数位相制御回路３において、本来の制
御量Ａ，Ｂを「０」にして、この高速引込み回路８から
の高速引込み制御信号Ｓ９を加算器３２へ入力し、周波
数保持信号Ｓ３３として加算器３２へ入力されている前
回の高速引込み制御信号に加算され、周波数保持の制御
がなされることになる。
【００３５】この場合、各期間Ｔ１，Ｔ２，…で制御量
を段階的に変化させつつ制御信号Ｓ９を加算器３２で加
算しているが、周波数引込みと位相引込みとには差が生
じており、図４に示す如く、周波数が一致したときには
位相は最大離れた状態にあり、また位相が一致したとき
には周波数が最大離れた状態になる。この従属クロック
同期方式では、位相比較によりＶＣＯ制御を行っている
ので、位相の変化点を検出したときには、周波数が最大
ずれているときでもあるため、その変化点で制御量を逆
極性方向にかけても、周波数が最大にずれたところから
引込みを始めるので、時間的にロスが大となってしま
う。
を段階的に変化させつつ制御信号Ｓ９を加算器３２で加
算しているが、周波数引込みと位相引込みとには差が生
じており、図４に示す如く、周波数が一致したときには
位相は最大離れた状態にあり、また位相が一致したとき
には周波数が最大離れた状態になる。この従属クロック
同期方式では、位相比較によりＶＣＯ制御を行っている
ので、位相の変化点を検出したときには、周波数が最大
ずれているときでもあるため、その変化点で制御量を逆
極性方向にかけても、周波数が最大にずれたところから
引込みを始めるので、時間的にロスが大となってしま
う。
【００３６】いま、ある変化点を検出したときその直前
の変化点を検出した時点からの制御量、つまりその間の
期間（Ｔ１やＴ２等）にサンプル周期ｄで制御量±Ｘを
α回加算したとすると、その間の総制御量Ｚ＝±αＸと
なる。しかし、この期間の当該総制御量Ｚは、前述した
如く、位相の変化点を検出したときには、必要な制御量
の２倍となっていることになる（図４参照）。
の変化点を検出した時点からの制御量、つまりその間の
期間（Ｔ１やＴ２等）にサンプル周期ｄで制御量±Ｘを
α回加算したとすると、その間の総制御量Ｚ＝±αＸと
なる。しかし、この期間の当該総制御量Ｚは、前述した
如く、位相の変化点を検出したときには、必要な制御量
の２倍となっていることになる（図４参照）。
【００３７】従って、変化点を検出したときに、その前
の変化点からの総制御量の１／２を逆極性で加算器１３
にて加算して補正を行うことにより、位相，周波数の変
動幅が抑圧された制御としてある程度の高速引込みを可
能としており、そのために、積分回路１２を用いてい
る。
の変化点からの総制御量の１／２を逆極性で加算器１３
にて加算して補正を行うことにより、位相，周波数の変
動幅が抑圧された制御としてある程度の高速引込みを可
能としており、そのために、積分回路１２を用いてい
る。
【００３８】すなわち、ある変化点から次の変化点の期
間内にサンプル周期ｄでセレクタ１０の選択制御量が何
回サンプリングされたかをカウントし、その積算を行っ
て総制御量Ｚを得、その１／２の値を逆極性として加算
器１３へ供給して補正を行っているのである。
間内にサンプル周期ｄでセレクタ１０の選択制御量が何
回サンプリングされたかをカウントし、その積算を行っ
て総制御量Ｚを得、その１／２の値を逆極性として加算
器１３へ供給して補正を行っているのである。
【００３９】尚、位相差の変化点が検出されたときに、
分周回路６の分周用カウンタをリセットして入力クロッ
クｆinと同位相で動作する様に制御を行うもので（特
に、図にはこのリセットは示していないが、パワーオン
リセット時の高速引込み期間中のみ、変化点毎にリセッ
トがなされるものとする）、従って、補正量をかけるこ
とにより、周波数を入力クロックｆinのそれに近づける
と共に、位相がずれてしまうのをカウンタリセットによ
り一致を図ることが可能となる。
分周回路６の分周用カウンタをリセットして入力クロッ
クｆinと同位相で動作する様に制御を行うもので（特
に、図にはこのリセットは示していないが、パワーオン
リセット時の高速引込み期間中のみ、変化点毎にリセッ
トがなされるものとする）、従って、補正量をかけるこ
とにより、周波数を入力クロックｆinのそれに近づける
と共に、位相がずれてしまうのをカウンタリセットによ
り一致を図ることが可能となる。
【００４０】図３は周波数位相制御回路３の具体例のブ
ロック図であり、図６と同等部分は同一符号にて示して
いる。図３においては、図６の構成に２：１セレクタ２
０〜２３を付加したものである。
ロック図であり、図６と同等部分は同一符号にて示して
いる。図３においては、図６の構成に２：１セレクタ２
０〜２３を付加したものである。
【００４１】高速引込み終了信号Ｓ１１（図２のセレク
タ１０において、最小制御量±１が選択されたタイミン
グで生成される）が生成されるまでの間、セレクタ２
０，２１は高速引込み回路８からの高速引込み制御量Ｓ
９，パワーオンリセット信号Ｓ１０を夫々選択する。
タ１０において、最小制御量±１が選択されたタイミン
グで生成される）が生成されるまでの間、セレクタ２
０，２１は高速引込み回路８からの高速引込み制御量Ｓ
９，パワーオンリセット信号Ｓ１０を夫々選択する。
【００４２】セレクタ２１のパワーオンリセット信号出
力はセレクタ２２，２３の選択入力となり、周波数及び
位相引込み制御用バッファ３１，３５の各出力を断とす
る。従って、加算器３２へはセレクタ２０を介して高速
引込み回路８からの高速引込み制御量Ｓ９が供給され
て、高速引込み制御がなされる。
力はセレクタ２２，２３の選択入力となり、周波数及び
位相引込み制御用バッファ３１，３５の各出力を断とす
る。従って、加算器３２へはセレクタ２０を介して高速
引込み回路８からの高速引込み制御量Ｓ９が供給され
て、高速引込み制御がなされる。
【００４３】そして、セレクタ１０から高速引込み終了
信号Ｓ１１が発生されると、セレクタ２２，２３は通常
時の引込み制御量Ａ，Ｂを選択するので、通常動作へ戻
ることになる。
信号Ｓ１１が発生されると、セレクタ２２，２３は通常
時の引込み制御量Ａ，Ｂを選択するので、通常動作へ戻
ることになる。
【００４４】
【発明の効果】以上述べた如く、本発明によれば、高速
引込み制御量を予め生成してパワーオンリセット時にこ
の制御量をＶＣＯへ供給するようにしたので、システム
立上げ時におけるクロック従属同期装置の安定化への時
間がより短くなるという効果がある。
引込み制御量を予め生成してパワーオンリセット時にこ
の制御量をＶＣＯへ供給するようにしたので、システム
立上げ時におけるクロック従属同期装置の安定化への時
間がより短くなるという効果がある。
【図１】本発明の実施例のブロック図である。
【図２】図１のブロックの高速引込み回路８の具体例を
示す図である。
示す図である。
【図３】図１のブロックの周波数位相制御回路３の具体
例を示す図である。
例を示す図である。
【図４】図１の回路の動作例を示すタイムチャートであ
る。
る。
【図５】従来のクロック従属同期装置のブロック図であ
る。
る。
【図６】図５のブロックの一部具体例を示す図である。
１ 位相比較器 ２ ディジタルフィルタ ３ 周波数位相制御回路 ４ 温度補償回路 ５ ＶＣＯ ６ 分周回路 ７ 断検出回路 ８ 高速引込み回路 ９ 微分回路 １０ セレクタ １１ フリップフロップ １２ 積分回路 １３ 加算器
Claims (4)
- 【請求項１】 入力クロックと内部発振器の発振クロッ
クとの位相差を位相比較器にて検出してこの位相差に応
じた周波数位相制御信号を生成し、最新の周波数位相制
御信号を加算器の一入力としこの加算結果を保持した保
持器の保持出力を前記加算器の他入力とし、前記加算結
果により前記発振クロックの周波数及び位相制御を行う
クロック従属同期装置における高速引込み制御回路であ
って、前記位相差の極性の変化点とそれに続く次の変化
点との間の期間である第１の期間において所定量の高速
引込み用制御信号を生成し、以後の各期間毎に直前期間
の１／２の量の高速引込み用制御信号を、予め定められ
た最小量の高速引込み用制御信号になるまで順次生成す
る制御信号生成手段と、前記各期間毎に前記高速引込み
用制御信号の積分量を算出してこの積分量に応じた値を
補正信号として生成する補正信号生成手段と、前記各期
間毎に前記高速引込み用制御信号に前記補正信号を合成
して補正しこの補正後の高速引込み用制御信号を、パワ
ーオンリセット時に前記位相比較器からの周波数位相制
御信号に代えて加算して前記発振クロックの周波数及び
位相制御をなす手段とを含むことを特徴とするクロック
従属同期装置の高速引込み制御回路。 - 【請求項２】 前記各期間毎の高速引込み用制御信号は
各期間において所定周期で生成される所定量の高速引込
み用制御信号であり、前記補正信号生成手段は、前記各
期間毎に前記高速引込み用制御信号を積分する積分手段
を有することを特徴とする請求項１記載のクロック従属
同期装置の高速引込み制御回路。 - 【請求項３】 前記内部発振器の温度による発振周波数
の変動を抑止する温度補償手段を更に含むことを特徴と
する請求項１または２記載のクロック従属同期装置の高
速引込み制御回路。 - 【請求項４】 前記入力クロック断時にその直前の周波
数位相差情報を保持しつつ前記内部発振器の制御をなす
手段を更に含むことを特徴とする請求項１〜３いずれか
記載のクロック従属同期装置の高速引込み制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6147379A JP2616701B2 (ja) | 1994-06-29 | 1994-06-29 | クロック従属同期装置の高速引込み制御回路 |
| US08/495,973 US5537449A (en) | 1994-06-29 | 1995-06-28 | Clock synchronizing circuitry having a fast tuning circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6147379A JP2616701B2 (ja) | 1994-06-29 | 1994-06-29 | クロック従属同期装置の高速引込み制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0818446A JPH0818446A (ja) | 1996-01-19 |
| JP2616701B2 true JP2616701B2 (ja) | 1997-06-04 |
Family
ID=15428916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6147379A Expired - Lifetime JP2616701B2 (ja) | 1994-06-29 | 1994-06-29 | クロック従属同期装置の高速引込み制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5537449A (ja) |
| JP (1) | JP2616701B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6300838B1 (en) | 1999-12-22 | 2001-10-09 | International Business Machines Corporation | Method and apparatus for derivative controlled phase locked loop systems |
| US6763474B1 (en) | 2000-08-03 | 2004-07-13 | International Business Machines Corporation | System for synchronizing nodes in a heterogeneous computer system by using multistage frequency synthesizer to dynamically adjust clock frequency of the nodes |
| JP3365409B2 (ja) | 2000-11-08 | 2003-01-14 | 日本電気株式会社 | 反射板並びに反射型液晶表示装置及びその製造方法 |
| JP4395460B2 (ja) | 2005-05-18 | 2010-01-06 | 三菱重工業株式会社 | 高周波周波数同調装置、電子加速装置、放射線治療装置及び高周波周波数同調方法 |
| JP4713525B2 (ja) * | 2006-03-31 | 2011-06-29 | 日本電波工業株式会社 | 周波数シンセサイザ |
| EP2003781B1 (en) | 2006-03-31 | 2013-01-23 | Nihon Dempa Kogyo Co., Ltd. | Frequency synthesizer |
| JP5066466B2 (ja) * | 2008-03-12 | 2012-11-07 | 日本電波工業株式会社 | 周波数シンセサイザ |
| JP4929387B2 (ja) | 2009-11-09 | 2012-05-09 | 株式会社東芝 | デジタルｐｌｌ回路とその制御方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4215430A (en) * | 1978-09-26 | 1980-07-29 | Control Data Corporation | Fast synchronization circuit for phase locked looped decoder |
| JPS5665530A (en) * | 1979-10-31 | 1981-06-03 | Sony Corp | Pll circuit |
| US5375148A (en) * | 1993-03-01 | 1994-12-20 | Motorola, Inc. | VCO bias generator in a phase lock loop |
| US5469478A (en) * | 1994-07-15 | 1995-11-21 | National Semiconductor Corporation | Digital phase lock loop for jitter filtering and frequency offset compensation |
-
1994
- 1994-06-29 JP JP6147379A patent/JP2616701B2/ja not_active Expired - Lifetime
-
1995
- 1995-06-28 US US08/495,973 patent/US5537449A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0818446A (ja) | 1996-01-19 |
| US5537449A (en) | 1996-07-16 |
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