JP2776725B2 - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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Description
【０００１】
【産業上の利用分野】本発明は、周波数切り替え速度が
速く、かつ切り替え後の位相雑音の少ない周波数シンセ
サイザに関する。
速く、かつ切り替え後の位相雑音の少ない周波数シンセ
サイザに関する。
【０００２】
【従来の技術】従来の周波数シンセサイザでは、基準信
号位相と電圧制御発振器位相の時々刻々変化する位相差
を検出し、位相信号を負帰還制御して、位相を同期する
ことにより、周波数切り替え動作を行っていた。以下図
２を用いて動作を説明する。
号位相と電圧制御発振器位相の時々刻々変化する位相差
を検出し、位相信号を負帰還制御して、位相を同期する
ことにより、周波数切り替え動作を行っていた。以下図
２を用いて動作を説明する。
【０００３】カウンタＡ１１は基準信号を入力として値
を連続的に変え、カウンタＢ１２は電圧制御発振器１５
の出力を入力として値を連続的に変える。両カウンタの
値は分周された信号位相に対応する。位相比較器１５
は、カウンタＡ１１の出力信号位相とカウンタＢ１２の
出力信号位相の差に比例した信号を出力し、この信号は
帯域制限回路１４を通過した後、電圧制御発振器１５に
制御信号として入力される。電圧制御発振器１５は制御
信号をもとに信号を出力し、この信号はカウンタＢ１２
に入力される。
を連続的に変え、カウンタＢ１２は電圧制御発振器１５
の出力を入力として値を連続的に変える。両カウンタの
値は分周された信号位相に対応する。位相比較器１５
は、カウンタＡ１１の出力信号位相とカウンタＢ１２の
出力信号位相の差に比例した信号を出力し、この信号は
帯域制限回路１４を通過した後、電圧制御発振器１５に
制御信号として入力される。電圧制御発振器１５は制御
信号をもとに信号を出力し、この信号はカウンタＢ１２
に入力される。
【０００４】以上の操作を繰り返すことにより、位相の
同期を行い、同時に周波数の切り替えを行う。この時の
フィードバックループは、電圧制御発振器出力の位相信
号に関する２次ＰＬＬを構成している。
同期を行い、同時に周波数の切り替えを行う。この時の
フィードバックループは、電圧制御発振器出力の位相信
号に関する２次ＰＬＬを構成している。
【０００５】このような回路で高速周波数引き込みを実
現するには帯域制限回路の帯域を広げる必要がある。し
かし、この場合、位相雑音の劣化が生じ、変調回路等に
用いた場合、伝送特性の劣化を引き起こすという問題点
がある。
現するには帯域制限回路の帯域を広げる必要がある。し
かし、この場合、位相雑音の劣化が生じ、変調回路等に
用いた場合、伝送特性の劣化を引き起こすという問題点
がある。
【０００６】一方、高速周波数切り替えを目的として改
良された回路構成（例えば、１９９２年電子情報通信学
会秋季大会予稿集第２分冊２５５頁に記載されている回
路）について図３を用いて説明する。この回路の動作に
ついて以下説明する。
良された回路構成（例えば、１９９２年電子情報通信学
会秋季大会予稿集第２分冊２５５頁に記載されている回
路）について図３を用いて説明する。この回路の動作に
ついて以下説明する。
【０００７】数値制御発振器３１は基準信号をクロック
として、チャネル設定と予測器３５出力により値を設定
し、カウンタ３２は電圧制御発振器１５出力を入力とし
て値を設定する。数値制御発振器３１の値とカウンタ３
２の値は位相比較器１３で比較され、位相比較出力はＤ
Ａコンバータ３３でアナログ変換された後、帯域制限回
路１４を通して電圧制御発振器１５に入力される。引き
込み終了後、平均化回路３４は位相比較器１３の出力を
平均化し、予測器３５は、平均化回路３４の出力と次チ
ャネル指示により、次に切り替える周波数を電圧制御発
振器１５が出力するような制御信号を発生するような数
値制御発振器３１の予測値を出力する。周波数切り替え
時には、カウンタ３２の入力を切断し、これをリセット
すると同時に、数値制御発振器３１の動作を停止して予
測値を数値制御発振器３１に設定することにより、帯域
制限回路に対し周波数プリセットを行う。その後、数値
制御発振器３１の動作及びカウンタ３１の入力を開始
し、通常の２次ＰＬＬの引き込み動作を行う。
として、チャネル設定と予測器３５出力により値を設定
し、カウンタ３２は電圧制御発振器１５出力を入力とし
て値を設定する。数値制御発振器３１の値とカウンタ３
２の値は位相比較器１３で比較され、位相比較出力はＤ
Ａコンバータ３３でアナログ変換された後、帯域制限回
路１４を通して電圧制御発振器１５に入力される。引き
込み終了後、平均化回路３４は位相比較器１３の出力を
平均化し、予測器３５は、平均化回路３４の出力と次チ
ャネル指示により、次に切り替える周波数を電圧制御発
振器１５が出力するような制御信号を発生するような数
値制御発振器３１の予測値を出力する。周波数切り替え
時には、カウンタ３２の入力を切断し、これをリセット
すると同時に、数値制御発振器３１の動作を停止して予
測値を数値制御発振器３１に設定することにより、帯域
制限回路に対し周波数プリセットを行う。その後、数値
制御発振器３１の動作及びカウンタ３１の入力を開始
し、通常の２次ＰＬＬの引き込み動作を行う。
【０００８】図３のような回路の場合、数ＧＨｚという
ような高い周波数に対して±２〜３ｋＨｚの安定度を得
ようとするとカウンタのビット数が多くなってしまう。
また、電圧制御発振器の電圧−周波数特性にばらつきが
ある場合には、高精度なプリセットが困難となる。
ような高い周波数に対して±２〜３ｋＨｚの安定度を得
ようとするとカウンタのビット数が多くなってしまう。
また、電圧制御発振器の電圧−周波数特性にばらつきが
ある場合には、高精度なプリセットが困難となる。
【０００９】以上のように従来の周波数シンセサイザに
おいては、電圧制御発振器の電圧−周波数特性にばらつ
きを許した条件で、低位相雑音と高精度かつ高速周波数
切り替えを安定して実現することは困難である。
おいては、電圧制御発振器の電圧−周波数特性にばらつ
きを許した条件で、低位相雑音と高精度かつ高速周波数
切り替えを安定して実現することは困難である。
【００１０】
【課題を解決するための手段】係る問題を解決する手段
として本発明が提供する周波数シンセサイザは、周波数
制御信号を発生する周波数制御信号発生回路と、前記周
波数制御信号の周波数帯域制限を付加し、帯域制限周波
数制御信号を生成する帯域制限回路と、前記帯域制限周
波数制御信号の電圧に応じた周波数の周波数信号を出力
する電圧制御発振器とから構成され、前記周波数制御信
号発生回路は基準発振周波数発生部と第１カウンタと第
２カウンタとリセット信号発生回路とスイッチとモード
切り替え信号発生回路と位相比較器とから構成され、前
記基準発振周波数発生部は内設された水晶振動子等を用
いて自励的に基準周波数発振信号を生成し、前記第１カ
ウンタは前記基準周波数発振信号を分周し、前記第２カ
ウンタは前記周波数信号を分周し、前記リセット信号発
生回路は前記第２カウンタの出力の最も遅い周期よりも
長い周期で前記位相比較器において位相比較動作を行っ
た後に前記第１カウンタと前記第２カウンタの分周出力
をゼロにするリセット信号を発生し、前記モード切り替
え信号発生回路は周波数引き込みモードと位相同期モー
ドの切り替えを制御するためのリセットスイッチ開閉制
御信号を発生し、前記スイッチは前記リセットスイッチ
開閉制御信号が周波数引き込みモードの場合、前記第１
カウンタと前記第２カウンタに前記リセット信号を送
り、前記位相比較器は、前記周波数引き込みモードの場
合、前記第１カウンタの出力と前記第２カウンタの出力
を受けて前記第１カウンタの出力と前記第２カウンタの
出力との周波数の比較を行い、両者の周波数差に基づく
電圧信号によって前記周波数制御信号を生成し、前記位
相同期モードの場合、前記第１カウンタの出力と前記第
２カウンタの出力を受けて前記第１カウンタの出力と前
記第２カウンタの出力との位相比較を行い、両者の位相
差に基づく電圧信号によって前記周波数制御信号を生成
することを特徴とする。
として本発明が提供する周波数シンセサイザは、周波数
制御信号を発生する周波数制御信号発生回路と、前記周
波数制御信号の周波数帯域制限を付加し、帯域制限周波
数制御信号を生成する帯域制限回路と、前記帯域制限周
波数制御信号の電圧に応じた周波数の周波数信号を出力
する電圧制御発振器とから構成され、前記周波数制御信
号発生回路は基準発振周波数発生部と第１カウンタと第
２カウンタとリセット信号発生回路とスイッチとモード
切り替え信号発生回路と位相比較器とから構成され、前
記基準発振周波数発生部は内設された水晶振動子等を用
いて自励的に基準周波数発振信号を生成し、前記第１カ
ウンタは前記基準周波数発振信号を分周し、前記第２カ
ウンタは前記周波数信号を分周し、前記リセット信号発
生回路は前記第２カウンタの出力の最も遅い周期よりも
長い周期で前記位相比較器において位相比較動作を行っ
た後に前記第１カウンタと前記第２カウンタの分周出力
をゼロにするリセット信号を発生し、前記モード切り替
え信号発生回路は周波数引き込みモードと位相同期モー
ドの切り替えを制御するためのリセットスイッチ開閉制
御信号を発生し、前記スイッチは前記リセットスイッチ
開閉制御信号が周波数引き込みモードの場合、前記第１
カウンタと前記第２カウンタに前記リセット信号を送
り、前記位相比較器は、前記周波数引き込みモードの場
合、前記第１カウンタの出力と前記第２カウンタの出力
を受けて前記第１カウンタの出力と前記第２カウンタの
出力との周波数の比較を行い、両者の周波数差に基づく
電圧信号によって前記周波数制御信号を生成し、前記位
相同期モードの場合、前記第１カウンタの出力と前記第
２カウンタの出力を受けて前記第１カウンタの出力と前
記第２カウンタの出力との位相比較を行い、両者の位相
差に基づく電圧信号によって前記周波数制御信号を生成
することを特徴とする。
【００１１】
【作用】本発明は、過渡応答の速度が優れている１次ル
ープのフィードバック回路を用いている。カウンタを位
相比較の度に一旦リセットしてカウンタの位相をそろえ
ることにより、一定時間後の位相差が周波数に比例する
ようになる。
ープのフィードバック回路を用いている。カウンタを位
相比較の度に一旦リセットしてカウンタの位相をそろえ
ることにより、一定時間後の位相差が周波数に比例する
ようになる。
【００１２】このような動作を行わせると周波数に関し
て１次のループを構成でき、高速な周波数引き込みが可
能となる。この際、位相の同期を行わないため得られる
信号のスペクトルが広がってしまうという問題がある
が、周波数を引き込んだ後にカウンタのリセットを停止
し、時々刻々変化する電圧制御発振器出力の位相を基準
信号位相に追従させる位相同期を行うことにより高発振
精度かつ純度の高い信号を得られる。
て１次のループを構成でき、高速な周波数引き込みが可
能となる。この際、位相の同期を行わないため得られる
信号のスペクトルが広がってしまうという問題がある
が、周波数を引き込んだ後にカウンタのリセットを停止
し、時々刻々変化する電圧制御発振器出力の位相を基準
信号位相に追従させる位相同期を行うことにより高発振
精度かつ純度の高い信号を得られる。
【００１３】すなわち、カウンタのリセットのＯＮ・Ｏ
ＦＦで周波数を引き込むモードと位相同期モードを切り
替えることにより、高速、高精度かつ低位相雑音の周波
数切り替えが同時に実現できる。
ＦＦで周波数を引き込むモードと位相同期モードを切り
替えることにより、高速、高精度かつ低位相雑音の周波
数切り替えが同時に実現できる。
【００１４】
【実施例】本発明について、図面を参照して説明する。
【００１５】図１は本発明を説明するためのブロック図
である。
である。
【００１６】カウンタＡ１１は基準信号を入力として値
を変え、カウンタＢ１２は電圧制御発振器１５の出力を
入力として値を変える。
を変え、カウンタＢ１２は電圧制御発振器１５の出力を
入力として値を変える。
【００１７】位相比較器１３は、カウンタＡ１１の分周
された出力信号の値とカウンタＢ１２の分周された出力
信号位相の値の差に比例した信号を出力し、この信号は
回路を安定して動作させる帯域制限回路１４を通過した
後、電圧制御発振器１５に制御信号として入力される。
された出力信号の値とカウンタＢ１２の分周された出力
信号位相の値の差に比例した信号を出力し、この信号は
回路を安定して動作させる帯域制限回路１４を通過した
後、電圧制御発振器１５に制御信号として入力される。
【００１８】電圧制御発振器１５は制御信号をもとに信
号を出力し、この信号はカウンタＢ１２に入力される。
これは通常のシンセサイザと同じ動作である。
号を出力し、この信号はカウンタＢ１２に入力される。
これは通常のシンセサイザと同じ動作である。
【００１９】本発明では、高速に周波数を引き込むモー
ドと位相同期を行うモードを切り替えるために、その切
り替えの制御信号を出力するモード切り替え信号発生回
路１６と、この制御信号によりモードの切り替えを行う
スイッチ１７と、周波数引き込みモードを実現するため
にカウンタＡ１１及びカウンタＢ１２のリセットを制御
する信号を出力するリセット信号発生回路１８が備えら
れている。
ドと位相同期を行うモードを切り替えるために、その切
り替えの制御信号を出力するモード切り替え信号発生回
路１６と、この制御信号によりモードの切り替えを行う
スイッチ１７と、周波数引き込みモードを実現するため
にカウンタＡ１１及びカウンタＢ１２のリセットを制御
する信号を出力するリセット信号発生回路１８が備えら
れている。
【００２０】例えば位相比較器１３としてチャージポン
プ型位相比較器、カウンタＡ１１及びカウンタＢ１２と
して通常の分周カウンタ、帯域制限回路１４としてロー
パスフィルタ或いはラグリードフィルタを用いて回路を
構成できる。
プ型位相比較器、カウンタＡ１１及びカウンタＢ１２と
して通常の分周カウンタ、帯域制限回路１４としてロー
パスフィルタ或いはラグリードフィルタを用いて回路を
構成できる。
【００２１】カウンタＢ１２の分周数を変えると、カウ
ンタＡ１１とカウンタＢ１２の位相がずれる。これによ
り、モード切り替え信号発生回路１６はスイッチ１７を
ＯＮとするような信号を発生し、周波数引き込みモード
となる。
ンタＡ１１とカウンタＢ１２の位相がずれる。これによ
り、モード切り替え信号発生回路１６はスイッチ１７を
ＯＮとするような信号を発生し、周波数引き込みモード
となる。
【００２２】リセット信号発生回路１８は、カウンタＡ
１１の値が２πとなったΔＴ後にリセット信号を出力
し、これがスイッチ１７を介してカウンタＡ１１及びカ
ウンタＢ１２をリセットする。基準信号の周期をＴとす
るとＴ＋ΔＴは、カウンタＢ出力の最も遅い周期よりも
長い値とする。カウンタＡ１１及びＢ１２のリセットは
Ｔ＋△Ｔ周期で毎回行われる。また、カウンタＡ１１に
入力する信号とカウンタＢ１２に入力する信号の周波数
差の検出にカウンタＡ１１が２πに達する時刻とカウン
タＢ１２が２πに達する時刻の差を用いる。そのため、
カウンタＡ１１及びカウンタＢ１２が共に一度２πに達
した後、次にカウンタＡ１１またはカウンタＢ１２のど
ちらかが２πとなるまでの間にカウンタＡ１１及びＢ１
２のリセットを行うよう△Ｔの値を設定する必要があ
る。従って、Ｔ＋△ＴはカウンタＢ１２の出力の最も遅
い周期及びカウンタＡ１１の出力の周期よりも長い値と
なる。
１１の値が２πとなったΔＴ後にリセット信号を出力
し、これがスイッチ１７を介してカウンタＡ１１及びカ
ウンタＢ１２をリセットする。基準信号の周期をＴとす
るとＴ＋ΔＴは、カウンタＢ出力の最も遅い周期よりも
長い値とする。カウンタＡ１１及びＢ１２のリセットは
Ｔ＋△Ｔ周期で毎回行われる。また、カウンタＡ１１に
入力する信号とカウンタＢ１２に入力する信号の周波数
差の検出にカウンタＡ１１が２πに達する時刻とカウン
タＢ１２が２πに達する時刻の差を用いる。そのため、
カウンタＡ１１及びカウンタＢ１２が共に一度２πに達
した後、次にカウンタＡ１１またはカウンタＢ１２のど
ちらかが２πとなるまでの間にカウンタＡ１１及びＢ１
２のリセットを行うよう△Ｔの値を設定する必要があ
る。従って、Ｔ＋△ＴはカウンタＢ１２の出力の最も遅
い周期及びカウンタＡ１１の出力の周期よりも長い値と
なる。
【００２３】例えば、デジタルコードレスの場合、最も
高い周波数と最も低い周波数の差が最も低い周波数の３
％であるので、リセット信号（ａ）の周期を、カウンタ
Ａ１１に入力される基準信号の周期の１．０５倍程度に
設定する。
高い周波数と最も低い周波数の差が最も低い周波数の３
％であるので、リセット信号（ａ）の周期を、カウンタ
Ａ１１に入力される基準信号の周期の１．０５倍程度に
設定する。
【００２４】位相比較器１３はカウンタＡ１１とカウン
タＢ１２の値の差に比例した電圧を出力する。この時の
カウンタＡ１１、カウンタＢ１２及び位相比較器１３の
動作を図４を用いて説明する。
タＢ１２の値の差に比例した電圧を出力する。この時の
カウンタＡ１１、カウンタＢ１２及び位相比較器１３の
動作を図４を用いて説明する。
【００２５】カウンタＡ１１及びカウンタＢ１２は、時
刻０にリセットされ分周を開始する。Ｔ後にカウンタＡ
１１から分周された基準パルスが出力され、カウンタＢ
１２からはカウンタの値に応じて、時刻Ｔの前後にパル
スを出力する。両カウンタが時刻０にリセットされてい
るため、両パルスの発生する時間差に相当する位相比較
パルスの長さは、この時刻での周波数差に等しい。
刻０にリセットされ分周を開始する。Ｔ後にカウンタＡ
１１から分周された基準パルスが出力され、カウンタＢ
１２からはカウンタの値に応じて、時刻Ｔの前後にパル
スを出力する。両カウンタが時刻０にリセットされてい
るため、両パルスの発生する時間差に相当する位相比較
パルスの長さは、この時刻での周波数差に等しい。
【００２６】位相比較パルス（ｆ）は、カウンタＡ１１
に入力される信号の周波数がカウンタＢ１２に入力され
る信号の周波数より高いとき、カウンタＡの出力パルス
（ｃ）の立ち上がりで立ち上がりカウンタＢの出力パル
ス（ｅ）の立ち上がりで立ち下がる正のパルスとなる。
また、カウンタＡ１１に入力される信号の周波数がカウ
ンタＢ１２に入力される信号の周波数より低いとき、カ
ウンタＢの出力パルス（ｅ）の立ち上がりで立ち下がり
カウンタＡの出力パルス（ｃ）の立ち上がりで立ち上が
る負のパルスとなる。
に入力される信号の周波数がカウンタＢ１２に入力され
る信号の周波数より高いとき、カウンタＡの出力パルス
（ｃ）の立ち上がりで立ち上がりカウンタＢの出力パル
ス（ｅ）の立ち上がりで立ち下がる正のパルスとなる。
また、カウンタＡ１１に入力される信号の周波数がカウ
ンタＢ１２に入力される信号の周波数より低いとき、カ
ウンタＢの出力パルス（ｅ）の立ち上がりで立ち下がり
カウンタＡの出力パルス（ｃ）の立ち上がりで立ち上が
る負のパルスとなる。
【００２７】制御電圧の値（ｇ）は、位相比較パルス
（ｆ）が正の時増加し、負の時減少する。位相比較パル
ス（ｆ）の長さはカウンタＡ１１に入力される信号とカ
ウンタＢ１２に入力される信号の周波数差に比例するた
め、位相の同期は取らず、周波数の引き込みのみを行う
ことになる。このとき、ループの帯域制限要素は帯域制
限回路１４のみであり、この帯域制限回路１４をローパ
スフィルタまたはラグリードフィルタとすると、この回
路は周波数に関して１次のループを構成することにな
り、高速に周波数の引き込みを行える。
（ｆ）が正の時増加し、負の時減少する。位相比較パル
ス（ｆ）の長さはカウンタＡ１１に入力される信号とカ
ウンタＢ１２に入力される信号の周波数差に比例するた
め、位相の同期は取らず、周波数の引き込みのみを行う
ことになる。このとき、ループの帯域制限要素は帯域制
限回路１４のみであり、この帯域制限回路１４をローパ
スフィルタまたはラグリードフィルタとすると、この回
路は周波数に関して１次のループを構成することにな
り、高速に周波数の引き込みを行える。
【００２８】カウンタＡ１１に入力される信号とカウン
タＢ１２に入力される信号の周波数差が小さくなると、
あるいは零になると、モード切り替え信号発生回路１６
はスイッチ１７をＯＦＦとするような信号を発生し、位
相同期モードへ移行する。この動作は、位相比較パルス
（ｆ）を観測することで容易に判定できる。
タＢ１２に入力される信号の周波数差が小さくなると、
あるいは零になると、モード切り替え信号発生回路１６
はスイッチ１７をＯＦＦとするような信号を発生し、位
相同期モードへ移行する。この動作は、位相比較パルス
（ｆ）を観測することで容易に判定できる。
【００２９】位相同期モードへ移行すると、リセット信
号発生回路１８とカウンタＡ１１、カウンタＢ１２との
接続は切り離される。従って、カウンタＡ１１及びカウ
ンタＢ１２のリセット動作は解除となり、カウンタＡ１
１とカウンタＢ１２の分周された出力信号位相の差は連
続的に変化することになる。
号発生回路１８とカウンタＡ１１、カウンタＢ１２との
接続は切り離される。従って、カウンタＡ１１及びカウ
ンタＢ１２のリセット動作は解除となり、カウンタＡ１
１とカウンタＢ１２の分周された出力信号位相の差は連
続的に変化することになる。
【００３０】位相比較器１３はカウンタＡ１１とカウン
タＢ１２の出力の時々刻々と変化する位相差に比例した
電圧を出力する。この時のカウンタＡ１１、カウンタＢ
１２、及び位相比較器１３の動作を図４を用いて説明す
る。
タＢ１２の出力の時々刻々と変化する位相差に比例した
電圧を出力する。この時のカウンタＡ１１、カウンタＢ
１２、及び位相比較器１３の動作を図４を用いて説明す
る。
【００３１】位相同期モードでは、カウンタＡ１１の値
（ｂ）及びカウンタＢ１２の値（ｄ）の相対的差が連続
的に変化するため、カウンタＡ１１の値（ｂ）が２πと
なったときに立ち上がるカウンタＡ１１の出力パルス
（ｃ）と、カウンタＢ１２の値（ｄ）が２πとなったと
きに立ち上がるカウンタＢ１２の出力パルス（ｅ）の立
ち上がり時間の差は、その比較時刻におけるカウンタＡ
１１に入力される信号とカウンタＢ１２に入力される信
号の瞬時位相差に比例する。
（ｂ）及びカウンタＢ１２の値（ｄ）の相対的差が連続
的に変化するため、カウンタＡ１１の値（ｂ）が２πと
なったときに立ち上がるカウンタＡ１１の出力パルス
（ｃ）と、カウンタＢ１２の値（ｄ）が２πとなったと
きに立ち上がるカウンタＢ１２の出力パルス（ｅ）の立
ち上がり時間の差は、その比較時刻におけるカウンタＡ
１１に入力される信号とカウンタＢ１２に入力される信
号の瞬時位相差に比例する。
【００３２】位相比較パルス（ｆ）は、カウンタＡ１１
に入力される信号の位相がカウンタＢ１２に入力される
信号の位相より早いとき、カウンタＡの出力パルス
（ｃ）の立ち上がりで立ち上がりカウンタＢの出力パル
ス（ｅ）の立ち上がりで立ち下がる正のパルスとなる。
に入力される信号の位相がカウンタＢ１２に入力される
信号の位相より早いとき、カウンタＡの出力パルス
（ｃ）の立ち上がりで立ち上がりカウンタＢの出力パル
ス（ｅ）の立ち上がりで立ち下がる正のパルスとなる。
【００３３】また、カウンタＡ１１に入力される信号の
位相がカウンタＢ１２に入力される信号の位相より遅い
とき、カウンタＢの出力パルス（ｅ）の立ち上がりで立
ち下がりカウンタＡの出力パルス（ｃ）の立ち上がりで
立ち上がる負のパルスとなる。
位相がカウンタＢ１２に入力される信号の位相より遅い
とき、カウンタＢの出力パルス（ｅ）の立ち上がりで立
ち下がりカウンタＡの出力パルス（ｃ）の立ち上がりで
立ち上がる負のパルスとなる。
【００３４】制御電圧の値（ｇ）は、位相比較パルス
（ｆ）が正の時増加し、負の時減少する。位相比較パル
ス（ｆ）の長さはカウンタＡ１１に入力される信号とカ
ウンタＢ１２に入力される信号の瞬時位相差に比例する
ため、周波数の微調整を行いながら位相の同期をとるこ
とになる。このとき、この回路は２次のループを構成す
ることになり、安定した動作及び高精度な信号を得るこ
とができる。
（ｆ）が正の時増加し、負の時減少する。位相比較パル
ス（ｆ）の長さはカウンタＡ１１に入力される信号とカ
ウンタＢ１２に入力される信号の瞬時位相差に比例する
ため、周波数の微調整を行いながら位相の同期をとるこ
とになる。このとき、この回路は２次のループを構成す
ることになり、安定した動作及び高精度な信号を得るこ
とができる。
【００３５】以上のように、カウンタのリセットのＯＮ
・ＯＦＦで周波数引き込みモードと位相引き込みモード
を切り替えることにより、フィルタの切り替えを行うこ
となく、１次ループと２次ループの切り替えが行える。
・ＯＦＦで周波数引き込みモードと位相引き込みモード
を切り替えることにより、フィルタの切り替えを行うこ
となく、１次ループと２次ループの切り替えが行える。
【００３６】
【発明の効果】このように、周波数引き込みモードで電
圧制御発振器の発振周波数を高速に切り替え、その後に
位相同期モードに移行することによって、周波数の精度
及び安定度を上げかつ位相雑音を低減することが可能と
なる。このような切り替え動作は、ループフィルタの切
り替えを行うことなく引き込み、過渡応答のスピードが
切り替えられるという優れた効果を持つ。
圧制御発振器の発振周波数を高速に切り替え、その後に
位相同期モードに移行することによって、周波数の精度
及び安定度を上げかつ位相雑音を低減することが可能と
なる。このような切り替え動作は、ループフィルタの切
り替えを行うことなく引き込み、過渡応答のスピードが
切り替えられるという優れた効果を持つ。
【００３７】更に、カウンタのリセット動作により１次
のループを構成し、高速に周波数の引き込みを行い、そ
の後、リセット動作を解除することにより２次のループ
を構成し、位相同期モードへと移行し、安定した動作及
び高精度の信号を得ることができる。
のループを構成し、高速に周波数の引き込みを行い、そ
の後、リセット動作を解除することにより２次のループ
を構成し、位相同期モードへと移行し、安定した動作及
び高精度の信号を得ることができる。
【図１】本発明で提案する周波数シンセサイザの構成図
である。
である。
【図２】従来のの周波数シンセサイザの構成図である。
【図３】位相・周波数プリセットを用いた周波数シンセ
サイザの構成図である。
サイザの構成図である。
【図４】本実施例における（ａ）カウンタリセットパル
ス、（ｂ）カウンタＡ１１の値、（ｃ）カウンタＡ１１
の出力パルス、（ｄ）カウンタＢ１２の値、（ｅ）カウ
ンタＢ１２の出力パルス、（ｆ）位相比較パルス、及び
（ｇ）位相比較器出力電圧を示す図である。
ス、（ｂ）カウンタＡ１１の値、（ｃ）カウンタＡ１１
の出力パルス、（ｄ）カウンタＢ１２の値、（ｅ）カウ
ンタＢ１２の出力パルス、（ｆ）位相比較パルス、及び
（ｇ）位相比較器出力電圧を示す図である。
１１ カウンタＡ １２ カウンタＢ １３ 位相比較器 １４ 帯域制限回路 １５ 電圧制御発振器 １６ モード切り替え信号発生回路 １７ スイッチ １８ リセット信号発生回路 ３１ 数値制御発振器 ３２ カウンタ ３３ ＤＡコンバータ ３４ 平均化回路 ３５ 予測器
Claims (3)
- 【請求項１】周波数制御信号を発生する周波数制御信号
発生回路と、 前記周波数制御信号の周波数帯域制限を付加し、帯域制
限周波数制御信号を生成する帯域制限回路と、 前記帯域制限周波数制御信号の電圧に応じた周波数の周
波数信号を出力する電圧制御発振器とから構成され、 前記周波数制御信号発生回路は基準発振周波数発生部と
第１カウンタと第２カウンタとリセット信号発生回路と
スイッチとモード切り替え信号発生回路と位相比較器と
から構成され、 前記基準発振周波数発生部は内設された水晶振動子等を
用いて自励的に基準周波数発振信号を生成し、 前記第１カウンタは前記基準周波数発振信号を分周し、 前記第２カウンタは前記周波数信号を分周し、 前記リセット信号発生回路は前記第２カウンタの出力の
最も遅い周期よりも長い周期で前記位相比較器において
位相比較動作を行った後に前記第１カウンタと前記第２
カウンタの分周出力をゼロにするリセット信号を発生
し、 前記モード切り替え信号発生回路は周波数引き込みモー
ドと位相同期モードの切り替えを制御するためのリセッ
トスイッチ開閉制御信号を発生し、 前記スイッチは前記リセットスイッチ開閉制御信号が周
波数引き込みモードの場合、前記第１カウンタと前記第
２カウンタに前記リセット信号を送り、 前記位相比較器は、前記周波数引き込みモードの場合、
前記第１カウンタの出力と前記第２カウンタの出力を受
けて前記第１カウンタの出力と前記第２カウンタの出力
との周波数の比較を行い、両者の周波数差に基づく電圧
信号によって前記周波数制御信号を生成し、前記位相同
期モードの場合、前記第１カウンタの出力と前記第２カ
ウンタの出力を受けて前記第１カウンタの出力と前記第
２カウンタの出力との位相比較を行い、両者の位相差に
基づく電圧信号によって前記周波数制御信号を生成する
ことを特徴とする周波数シンセサイザ。 - 【請求項２】帯域制限回路をローパスフィルタで構成す
ることを特徴とする請求項１に記載の周波数シンセサイ
ザ。 - 【請求項３】帯域制限回路をラグリードフィルタで構成
することを特徴とする請求項２に記載の周波数シンセサ
イザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5167779A JP2776725B2 (ja) | 1993-07-07 | 1993-07-07 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5167779A JP2776725B2 (ja) | 1993-07-07 | 1993-07-07 | 周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0730418A JPH0730418A (ja) | 1995-01-31 |
| JP2776725B2 true JP2776725B2 (ja) | 1998-07-16 |
Family
ID=15855957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5167779A Expired - Fee Related JP2776725B2 (ja) | 1993-07-07 | 1993-07-07 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2776725B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006196986A (ja) * | 2005-01-11 | 2006-07-27 | Sharp Corp | ゲンロック装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100348358B1 (ko) * | 2000-08-21 | 2002-08-09 | 웰링크 주식회사 | 주파수 안정도가 양호한 디지털 ｐｌｌ 회로 |
| GB2388978B (en) * | 2002-05-14 | 2004-12-15 | Synad Technologies Ltd | A phase locking loop frequency synthesiser |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60189326A (ja) * | 1984-03-08 | 1985-09-26 | Mitsubishi Electric Corp | 位相同期回路 |
-
1993
- 1993-07-07 JP JP5167779A patent/JP2776725B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006196986A (ja) * | 2005-01-11 | 2006-07-27 | Sharp Corp | ゲンロック装置 |
| JP4646637B2 (ja) * | 2005-01-11 | 2011-03-09 | シャープ株式会社 | ゲンロック装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0730418A (ja) | 1995-01-31 |
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