JP3212942B2 - Ｐｌｌ（位相ロックループ）回路 - Google Patents
Ｐｌｌ（位相ロックループ）回路Info
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- 238000010586 diagram Methods 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 3
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- 230000005540 biological transmission Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
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- H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ（Phase Lo
ck Loop ：位相ロックループ）回路に関し、特に２次側
ループ（loop）と呼ばれる周波数差記憶部分を有するＰ
ＬＬ回路に関するものである。
ck Loop ：位相ロックループ）回路に関し、特に２次側
ループ（loop）と呼ばれる周波数差記憶部分を有するＰ
ＬＬ回路に関するものである。
【０００２】
【従来の技術】ＰＬＬ回路は入力周波数の位相と、ＶＣ
Ｏ（Voltage ControlledOscillator：電圧制御発振器）
の出力周波数の位相との位相差を誤差信号とし、この誤
差信号を０とする方向にＶＣＯの発振周波数をフィード
バック制御する回路である。フィードバック制御の特性
を向上させるため、いわゆるＰＩ（Proportional and I
ntegral ）制御や、ＰＤＩ（Proportional,Differentia
l，and Integral）制御が行われているが、ＰＬＬ回路
にはＰＩ制御が行われており、誤差信号に比例する電圧
と、誤差信号の時間積分値に比例する電圧の和でＶＣＯ
の発振周波数を制御している。
Ｏ（Voltage ControlledOscillator：電圧制御発振器）
の出力周波数の位相との位相差を誤差信号とし、この誤
差信号を０とする方向にＶＣＯの発振周波数をフィード
バック制御する回路である。フィードバック制御の特性
を向上させるため、いわゆるＰＩ（Proportional and I
ntegral ）制御や、ＰＤＩ（Proportional,Differentia
l，and Integral）制御が行われているが、ＰＬＬ回路
にはＰＩ制御が行われており、誤差信号に比例する電圧
と、誤差信号の時間積分値に比例する電圧の和でＶＣＯ
の発振周波数を制御している。
【０００３】図２は従来のＰＬＬ回路の構成を示すブロ
ック図で、図２において、１は入力信号周波数の位相、
２は出力周波数の位相を示し、この２つの位相の位相差
は、位相差検出器を構成する第１の加算器１１により誤
差信号電圧に変換される。この誤差信号電圧に第１の定
数乗算器２１により、定数Ｋ１が乗算されて誤差信号に
比例する電圧として第３の加算器１３に入力される。第
１の定数乗算器２１の出力は第２の定数乗算器２２で更
に定数Ｋ２が乗算され、第１の積分器３１で時間積分さ
れて誤差信号の時間積分値に比例する電圧として第３の
加算器１３に入力され、第３の加算器１３の出力でＶＣ
Ｏ４の発振周波数を制御し、周波数の時間積分の形とし
て出力位相２が出力される。
ック図で、図２において、１は入力信号周波数の位相、
２は出力周波数の位相を示し、この２つの位相の位相差
は、位相差検出器を構成する第１の加算器１１により誤
差信号電圧に変換される。この誤差信号電圧に第１の定
数乗算器２１により、定数Ｋ１が乗算されて誤差信号に
比例する電圧として第３の加算器１３に入力される。第
１の定数乗算器２１の出力は第２の定数乗算器２２で更
に定数Ｋ２が乗算され、第１の積分器３１で時間積分さ
れて誤差信号の時間積分値に比例する電圧として第３の
加算器１３に入力され、第３の加算器１３の出力でＶＣ
Ｏ４の発振周波数を制御し、周波数の時間積分の形とし
て出力位相２が出力される。
【０００４】ＰＬＬ回路におけるフィードバック制御に
は誤差信号に比例する電圧だけでＶＣＯの発振周波数を
制御する場合も多いので、第２の定数乗算回路２２と第
１の積分器３１の回路を特に２次側ループと称している
が、入力位相１が失われるようなことが発生する機会が
ある場合には、積分器１の出力電圧がＶＣＯ４の自走
（self running）周波数と入力信号周波数との差に相当
する制御電圧を記憶してＶＣＯの制御を継続するので、
このような場合は２次側ループを欠くことができない。
は誤差信号に比例する電圧だけでＶＣＯの発振周波数を
制御する場合も多いので、第２の定数乗算回路２２と第
１の積分器３１の回路を特に２次側ループと称している
が、入力位相１が失われるようなことが発生する機会が
ある場合には、積分器１の出力電圧がＶＣＯ４の自走
（self running）周波数と入力信号周波数との差に相当
する制御電圧を記憶してＶＣＯの制御を継続するので、
このような場合は２次側ループを欠くことができない。
【０００５】ところで、伝送装置に関連してＰＬＬ回路
が使用される場合は、特にＳＤＨと呼ばれている同期多
重化装置内でＰＬＬ回路が使用されるような場合、ＰＬ
Ｌ回路に要求される性能として、引き込み（pull in ）
時間を短くすることと、同期すべきクロック源（入力信
号周波数の位相）が失われた時に入力信号周波数とＶＣ
Ｏ４の自走周波数との周波数差に相当する制御電圧を積
分器３１の出力電圧として記憶しておいて、同期すべき
クロック源が存在しない状態でもＶＣＯ４の出力周波数
を正確に保つこと（Hold Over 動作と呼ばれる）であ
る。
が使用される場合は、特にＳＤＨと呼ばれている同期多
重化装置内でＰＬＬ回路が使用されるような場合、ＰＬ
Ｌ回路に要求される性能として、引き込み（pull in ）
時間を短くすることと、同期すべきクロック源（入力信
号周波数の位相）が失われた時に入力信号周波数とＶＣ
Ｏ４の自走周波数との周波数差に相当する制御電圧を積
分器３１の出力電圧として記憶しておいて、同期すべき
クロック源が存在しない状態でもＶＣＯ４の出力周波数
を正確に保つこと（Hold Over 動作と呼ばれる）であ
る。
【０００６】引き込み時間はループゲイン（loop gain
）の逆数で定められ、図２の第１の定数乗算器２１、
第２の定数乗算器２２、第１の積分器３１、ＶＣＯ４の
ループゲインがＫ１×Ｋ２×Ａである場合、９０％引き
込みに要する時間Ｔ１は Ｔ１＝２．３／｛Ｋ１×Ｋ２×Ａ｝ ・・・ （１）で
表すことができ、この時間の後、第１の加算器１１の出
力はほぼ０になる。
）の逆数で定められ、図２の第１の定数乗算器２１、
第２の定数乗算器２２、第１の積分器３１、ＶＣＯ４の
ループゲインがＫ１×Ｋ２×Ａである場合、９０％引き
込みに要する時間Ｔ１は Ｔ１＝２．３／｛Ｋ１×Ｋ２×Ａ｝ ・・・ （１）で
表すことができ、この時間の後、第１の加算器１１の出
力はほぼ０になる。
【０００７】
【発明が解決しようとする課題】引き込み時間Ｔ１を短
くするためには定数Ｋ２を大きくしてループゲインを大
きくすればよいが、そうして短時間の間に、第１の積分
器３１の出力が積分最終値に到達するようにしたので
は、この積分最終値は入力信号の短時間的変動に左右さ
れ易くなり、Hold Over 性能の安定度が劣化するという
問題がある。この問題を除去するためには積分器３１の
積分値がその最終値に達する時間を長くし入力信号周波
数の長い時間の平均値によって積分器３１の積分値の最
終値が決定されるようにしなければならないが、こうす
ると引き込み時間が長くなるという問題がある。
くするためには定数Ｋ２を大きくしてループゲインを大
きくすればよいが、そうして短時間の間に、第１の積分
器３１の出力が積分最終値に到達するようにしたので
は、この積分最終値は入力信号の短時間的変動に左右さ
れ易くなり、Hold Over 性能の安定度が劣化するという
問題がある。この問題を除去するためには積分器３１の
積分値がその最終値に達する時間を長くし入力信号周波
数の長い時間の平均値によって積分器３１の積分値の最
終値が決定されるようにしなければならないが、こうす
ると引き込み時間が長くなるという問題がある。
【０００８】本発明はかかる問題点を解決するためにな
されたものであり、引き込み時間を短く保ちながら、Ho
ld Over の性能を向上することのできるＰＬＬ回路を提
供することである。
されたものであり、引き込み時間を短く保ちながら、Ho
ld Over の性能を向上することのできるＰＬＬ回路を提
供することである。
【０００９】
【課題を解決するための手段】この発明のＰＬＬ回路で
は誤差の時間積分に比例する電圧を第１の電圧及び第２
の電圧に分け、第１の電圧は短時間でその最終値に到達
し、その最終値から漸次減少して０に戻り、第２の電圧
は比較的長い時間の間に入力信号周波数とＶＣＯの自走
周波数との差に相当する制御電圧を蓄積して記憶するよ
うにした。すなわち、本発明のＰＬＬ回路は、入力周波
数信号の位相とＶＣＯの出力周波数の位相との位相差に
比例する電圧を検出する第１の加算器、この第１の加算
器の出力に定数Ｋ１を乗算する第１の定数乗算器、この
第１の乗算器の出力に定数Ｋ２を乗算する第２の定数乗
算器、この第２の乗算器の出力が加算される第２の加算
器、この第２の加算器の出力電圧を時間積分する第１の
積分器、この第１の積分器の出力に定数Ｋ３を乗算する
第３の定数乗算器、この第３の乗算器の出力電圧が前記
第２の加算器で減算される負帰還回路、この第３の乗算
器の出力電圧を積分する第２の積分器、第１の定数乗算
器の出力、第１の積分器の出力、及び第２の積分器の出
力の和の電圧を加算する第３の加算器、この第３の加算
器の出力電圧で前記ＶＣＯの発振周波数を制御する手
段、を備えて構成される。
は誤差の時間積分に比例する電圧を第１の電圧及び第２
の電圧に分け、第１の電圧は短時間でその最終値に到達
し、その最終値から漸次減少して０に戻り、第２の電圧
は比較的長い時間の間に入力信号周波数とＶＣＯの自走
周波数との差に相当する制御電圧を蓄積して記憶するよ
うにした。すなわち、本発明のＰＬＬ回路は、入力周波
数信号の位相とＶＣＯの出力周波数の位相との位相差に
比例する電圧を検出する第１の加算器、この第１の加算
器の出力に定数Ｋ１を乗算する第１の定数乗算器、この
第１の乗算器の出力に定数Ｋ２を乗算する第２の定数乗
算器、この第２の乗算器の出力が加算される第２の加算
器、この第２の加算器の出力電圧を時間積分する第１の
積分器、この第１の積分器の出力に定数Ｋ３を乗算する
第３の定数乗算器、この第３の乗算器の出力電圧が前記
第２の加算器で減算される負帰還回路、この第３の乗算
器の出力電圧を積分する第２の積分器、第１の定数乗算
器の出力、第１の積分器の出力、及び第２の積分器の出
力の和の電圧を加算する第３の加算器、この第３の加算
器の出力電圧で前記ＶＣＯの発振周波数を制御する手
段、を備えて構成される。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は本発明のＰＬＬ回路の実施
形態の一例を示すブロック図である。図１において、図
２と同一符号は同一又は相当部分を示し、その動作につ
いては、図２について説明した通りであるので、重複し
た説明は省略する。
を参照して説明する。図１は本発明のＰＬＬ回路の実施
形態の一例を示すブロック図である。図１において、図
２と同一符号は同一又は相当部分を示し、その動作につ
いては、図２について説明した通りであるので、重複し
た説明は省略する。
【００１１】図１において、図２の回路に追加される回
路は、第１の積分器３１の出力に定数Ｋ３を乗算する第
３の定数乗算器２３、この第３の定数乗算器２３の出力
を積分する第２の積分器３２、この第３の定数乗算器２
３の出力が第２の定数乗算器２２の出力から減算される
第２の加算器１２である。第２の加算器１２の出力が第
１の積分器３１で積分され、また、第３の加算器１３
は、第１の定数乗算器２１の出力（誤差信号に比例する
電圧）、第１の積分器３１の出力（第１の電圧）、第２
の積分器３２の出力（第２の電圧）の和によってＶＣＯ
４の発振周波数を制御する。
路は、第１の積分器３１の出力に定数Ｋ３を乗算する第
３の定数乗算器２３、この第３の定数乗算器２３の出力
を積分する第２の積分器３２、この第３の定数乗算器２
３の出力が第２の定数乗算器２２の出力から減算される
第２の加算器１２である。第２の加算器１２の出力が第
１の積分器３１で積分され、また、第３の加算器１３
は、第１の定数乗算器２１の出力（誤差信号に比例する
電圧）、第１の積分器３１の出力（第１の電圧）、第２
の積分器３２の出力（第２の電圧）の和によってＶＣＯ
４の発振周波数を制御する。
【００１２】図１の第１の積分器３１の出力を図２の第
１の積分器３１の出力と比較すると、第３の定数乗算器
２３の出力の時間積分量だけ図１の第１の積分器３１の
出力の方が小さい。然しこの第３の定数乗算器２３の出
力の時間積分量と同じ時間積分量が第２の積分器３２の
出力から第３の加算器１３に加えられるので、第３の加
算器１３の出力は図１と図２で全く同じになる。従っ
て、図１の回路のループゲインは図２の回路のループゲ
インと同じであり、引き込み時間も式（１）で表される
同じＴ１になる。
１の積分器３１の出力と比較すると、第３の定数乗算器
２３の出力の時間積分量だけ図１の第１の積分器３１の
出力の方が小さい。然しこの第３の定数乗算器２３の出
力の時間積分量と同じ時間積分量が第２の積分器３２の
出力から第３の加算器１３に加えられるので、第３の加
算器１３の出力は図１と図２で全く同じになる。従っ
て、図１の回路のループゲインは図２の回路のループゲ
インと同じであり、引き込み時間も式（１）で表される
同じＴ１になる。
【００１３】ただ、図１の回路では第１の積分器３１の
出力の増加は第３の定数乗算器２３を介しての負帰還の
ために漸次減少し、その減少分だけ第２の積分器３２の
出力増加となる。第１の加算器１１の出力である誤差信
号の値が減少すると、第２の加算器１２の出力の極性が
反転し、第１の積分器３１の出力が漸次減少して漸近的
に０になり、Hold Over に必要な電圧は専ら第２の積分
器３２の出力から供給される状態になる。
出力の増加は第３の定数乗算器２３を介しての負帰還の
ために漸次減少し、その減少分だけ第２の積分器３２の
出力増加となる。第１の加算器１１の出力である誤差信
号の値が減少すると、第２の加算器１２の出力の極性が
反転し、第１の積分器３１の出力が漸次減少して漸近的
に０になり、Hold Over に必要な電圧は専ら第２の積分
器３２の出力から供給される状態になる。
【００１４】第２の積分器３２を含むフィードバック回
路のループゲインはＫ１×Ｋ２×Ｋ３×Ａとなり、従っ
て第２の積分器３２に、入力信号の周波数とＶＣＯ４の
自走周波数との周波数差に相当する電圧を蓄積するのに
要する時間Ｔ２は、 Ｔ２＝２．３／｛Ｋ１×Ｋ２×Ｋ３×Ａ｝ ・・・
（２）となり、定数Ｋ３を小さくすることで、必要な長
さの時間とし、入力信号周波数の短時間的な変動の影響
を除去することができる。
路のループゲインはＫ１×Ｋ２×Ｋ３×Ａとなり、従っ
て第２の積分器３２に、入力信号の周波数とＶＣＯ４の
自走周波数との周波数差に相当する電圧を蓄積するのに
要する時間Ｔ２は、 Ｔ２＝２．３／｛Ｋ１×Ｋ２×Ｋ３×Ａ｝ ・・・
（２）となり、定数Ｋ３を小さくすることで、必要な長
さの時間とし、入力信号周波数の短時間的な変動の影響
を除去することができる。
【００１５】以上は一つの実施形態について本発明を説
明したが、本発明の範囲内において幾多の変形があり得
ることは言うまでもない。例えば、図１に示す実施形態
では第２の積分器３２は第１の積分器３１への負帰還量
である第３の定数乗算器２３の出力を積分したが、これ
に代わり、第２の定数乗算器２２の出力に定数Ｋ４を乗
算する第４の定数乗算器を設け、この第４の定数乗算器
の出力を第２の積分器３２で積分しても、定数Ｋ４を小
さくしておけば同様の効果が得られることは明らかであ
る。なお、図１の構成部分の全部又は一部をディジタル
演算回路で構成できることは言うまでもない。
明したが、本発明の範囲内において幾多の変形があり得
ることは言うまでもない。例えば、図１に示す実施形態
では第２の積分器３２は第１の積分器３１への負帰還量
である第３の定数乗算器２３の出力を積分したが、これ
に代わり、第２の定数乗算器２２の出力に定数Ｋ４を乗
算する第４の定数乗算器を設け、この第４の定数乗算器
の出力を第２の積分器３２で積分しても、定数Ｋ４を小
さくしておけば同様の効果が得られることは明らかであ
る。なお、図１の構成部分の全部又は一部をディジタル
演算回路で構成できることは言うまでもない。
【００１６】
【発明の効果】以上説明したように本発明のＰＬＬ回路
では、第１の積分器３１の出力を含むフィードバック回
路のループゲインを充分に大きくすることにより同期へ
の引き込み時間Ｔ１を短くすることが出来ると共に、第
２の積分器３２の出力を含むフィードバック回路のルー
プゲインを適当に小さくすることにより、入力信号周波
数の時間的変動の影響を受けることなくHold Over 動作
を安定化することができる等の効果がある。
では、第１の積分器３１の出力を含むフィードバック回
路のループゲインを充分に大きくすることにより同期へ
の引き込み時間Ｔ１を短くすることが出来ると共に、第
２の積分器３２の出力を含むフィードバック回路のルー
プゲインを適当に小さくすることにより、入力信号周波
数の時間的変動の影響を受けることなくHold Over 動作
を安定化することができる等の効果がある。
【図１】本発明のＰＬＬ回路の一実施形態を示すブロッ
ク図である。
ク図である。
【図２】従来のＰＬＬ回路の構成の一例を示すブロック
図である。
図である。
１ 入力 ２ 出力 ４ ＶＣＯ １１ 第１の加算器 １２ 第２の加算器 １３ 第３の加算器 ２１ 第１の定数乗算器 ２２ 第２の定数乗算器 ２３ 第３の定数乗算器 ３１ 第１の積分器 ３２ 第２の積分器
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−185120（ＪＰ，Ａ) 特開 平２−128521（ＪＰ，Ａ) 特開 昭64−39829（ＪＰ，Ａ) 特開 平５−183432（ＪＰ，Ａ) 実開 昭58−73652（ＪＰ，Ｕ) ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＣＯＭＭＵＮＩＣＡＴＩＯＮ Ｓ．，ＣＯＭ−22［６］（1974−６) ｐ．751−764 (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/113 ＥＰＡＴ（ＱＵＥＳＴＥＬ) ＷＰＩ／Ｌ（ＱＵＥＳＴＥＬ)
Claims (3)
- 【請求項１】 入力周波数信号の位相と、ＶＣＯ（電圧
制御発振器）の出力周波数の位相との位相差を誤差信号
とし、この誤差信号に比例する電圧と、この誤差信号の
時間積分に比例する電圧との和の電圧により前記ＶＣＯ
の発振周波数をフィードバック（feedback）制御するＰ
ＬＬ（位相ロックループ）回路において、 前記誤差信号の時間積分に比例する電圧は、第１の積分
器の出力電圧と第２の積分器の出力電圧との和で構成さ
れ、 前記第１の積分器は、前記誤差信号に比例する電圧に定
数Ｋ２を乗算する第２の定数乗算器の出力電圧と、前記
第１の積分器の出力電圧に定数Ｋ３を乗算する第３の定
数乗算器の出力であるフィードバック電圧との差電圧を
積分し、 前記第２の積分器は、前記第３の定数乗算器の出力であ
るフィードバック電圧を積分し、 前記第 １の積分器を含むフィードバックループのループ
ゲインを大きくして同期引き込み時間を短縮し、前記第
２の積分器を含むフィードバックループのループゲイン
を小さくして前記入力周波数信号の周波数と前記ＶＣＯ
の自走周波数との周波数差の比較的長い時間の平均値に
相当する積分電圧を保持させることを特徴とするＰＬＬ
回路。 - 【請求項２】 入力周波数信号の位相と、ＶＣＯ（電圧
制御発振器）の出力周波数の位相との位相差を誤差信号
とし、この誤差信号に比例する電圧と、この誤差信号の
時間積分に比例する電圧との和の電圧により前記ＶＣＯ
の発振周波数をフィードバック（feedback）制御するＰ
ＬＬ（位相ロックループ）回路であって、 入力周波数信号の位相とＶＣＯの出力周波数の位相との
位相差に比例する電圧を検出する第１の加算器、 この第１の加算器の出力に定数Ｋ１を乗算する第１の定
数乗算器、 この第１の乗算器の出力に定数Ｋ２を乗算する第２の定
数乗算器、 この第２の乗算器の出力が加算される第２の加算器、 この第２の加算器の出力電圧を時間積分する第１の積分
器、 この第１の積分器の出力に定数Ｋ３を乗算する第３の定
数乗算器、 この第３の乗算器の出力電圧が前記第２の加算器で減算
される負帰還回路、 この第３の乗算器の出力電圧を積分する第２の積分器、 前記第１の定数乗算器の出力、前記第１の積分器の出
力、及び前記第２の積分器の出力の和の電圧を加算する
第３の加算器、 この第３の加算器の出力電圧で前記ＶＣＯの発振周波数
を制御する手段、 を備えた ＰＬＬ回路。 - 【請求項３】 請求項２記載のＰＬＬ回路において、回
路構成部分の一部又は全部がディジタル演算回路で構成
されることを特徴とするＰＬＬ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12969898A JP3212942B2 (ja) | 1998-04-24 | 1998-04-24 | Ｐｌｌ（位相ロックループ）回路 |
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