JPH0795053A - 周波数同期回路 - Google Patents
周波数同期回路Info
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- JPH0795053A JPH0795053A JP5233766A JP23376693A JPH0795053A JP H0795053 A JPH0795053 A JP H0795053A JP 5233766 A JP5233766 A JP 5233766A JP 23376693 A JP23376693 A JP 23376693A JP H0795053 A JPH0795053 A JP H0795053A
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- 230000001360 synchronised effect Effects 0.000 claims abstract description 18
- 238000006243 chemical reaction Methods 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 230000002159 abnormal effect Effects 0.000 description 3
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- 238000005070 sampling Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/097—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a comparator for comparing the voltages obtained from two frequency to voltage converters
-
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/113—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using frequency discriminator
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J2203/00—Aspects of optical multiplex systems other than those covered by H04J14/05 and H04J14/07
- H04J2203/0001—Provisions for broadband connections in integrated services digital network using frames of the Optical Transport Network [OTN] or using synchronous transfer mode [STM], e.g. SONET, SDH
- H04J2203/0057—Operations, administration and maintenance [OAM]
- H04J2203/006—Fault tolerance and recovery
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 通信におけるディジタル同期網に使用される
周波数同期回路に関し、雑音を取り除いて本来のクロッ
クを抽出および供給し、且つ、電源投入時等においても
短時間でリファレンス信号に追従せさることを目的とす
る。 【構成】 第１のサンプル信号Ｔ1 と、該第１のサンプ
ル信号よりも時間の短い第２のサンプル信号Ｔ2 との一
方を選択する第１の選択手段９と、外部から供給される
リファレンス信号ｆを前記第１の選択手段の出力により
カウントする第１のカウント手段１と、出力される同期
クロック信号ｆ' を前記第１の選択手段の出力によりカ
ウントする第２のカウント手段２と、前記第１のカウン
ト手段の出力を記憶および平均化する記憶・平均化手段
３と、前記記憶・平均化手段の出力と前記第２のカウン
ト手段の出力とを比較する比較手段４とを具備し、該比
較手段の出力に応じて周波数同期した同期クロック信号
を出力するように構成する。
周波数同期回路に関し、雑音を取り除いて本来のクロッ
クを抽出および供給し、且つ、電源投入時等においても
短時間でリファレンス信号に追従せさることを目的とす
る。 【構成】 第１のサンプル信号Ｔ1 と、該第１のサンプ
ル信号よりも時間の短い第２のサンプル信号Ｔ2 との一
方を選択する第１の選択手段９と、外部から供給される
リファレンス信号ｆを前記第１の選択手段の出力により
カウントする第１のカウント手段１と、出力される同期
クロック信号ｆ' を前記第１の選択手段の出力によりカ
ウントする第２のカウント手段２と、前記第１のカウン
ト手段の出力を記憶および平均化する記憶・平均化手段
３と、前記記憶・平均化手段の出力と前記第２のカウン
ト手段の出力とを比較する比較手段４とを具備し、該比
較手段の出力に応じて周波数同期した同期クロック信号
を出力するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は周波数同期回路に関し、
特に、通信におけるディジタル同期網に使用される周波
数同期回路に関する。近年、通信におけるディジタル同
期網化の要求に伴って、高安定なクロック（リファレン
ス信号）の伝達が要求されている。そして、伝送路に様
々な要因で発生する雑音を取り除いて、本来のクロック
を抽出および供給することができ、しかも、電源投入時
等のリファレンス信号に追従していない状態から追従す
るまでの時間の短い周波数同期回路の提供が要望されて
いる。
特に、通信におけるディジタル同期網に使用される周波
数同期回路に関する。近年、通信におけるディジタル同
期網化の要求に伴って、高安定なクロック（リファレン
ス信号）の伝達が要求されている。そして、伝送路に様
々な要因で発生する雑音を取り除いて、本来のクロック
を抽出および供給することができ、しかも、電源投入時
等のリファレンス信号に追従していない状態から追従す
るまでの時間の短い周波数同期回路の提供が要望されて
いる。
【０００２】
【従来の技術】従来、通信のディジタル同期網において
は、高安定なクロックを伝達するために、高安定なＶＣ
ＸＯ（Voltage-Controlled Crystal (X-tal) Oscillato
r:電圧制御水晶発振器）を用いたＰＬＬ(Phase Locked
Loop) 回路が使用されている。しかしながら、この従来
のＰＬＬ回路では、例えば、温度変化や電源変動等の様
々な要因によって、伝送路に発生するジッタおよびワン
ダー（１０Ｈｚ以下のジッタ）に対して、特に、ワンダ
ーに対してはＰＬＬが追従してしまうことになってい
る。
は、高安定なクロックを伝達するために、高安定なＶＣ
ＸＯ（Voltage-Controlled Crystal (X-tal) Oscillato
r:電圧制御水晶発振器）を用いたＰＬＬ(Phase Locked
Loop) 回路が使用されている。しかしながら、この従来
のＰＬＬ回路では、例えば、温度変化や電源変動等の様
々な要因によって、伝送路に発生するジッタおよびワン
ダー（１０Ｈｚ以下のジッタ）に対して、特に、ワンダ
ーに対してはＰＬＬが追従してしまうことになってい
る。
【０００３】そこで、従来の周波数同期回路（ＰＬＬ回
路）は、ＰＬＬのカットオフ周波数を低くしてジッタお
よびワンダーに対する耐力を強化している。
路）は、ＰＬＬのカットオフ周波数を低くしてジッタお
よびワンダーに対する耐力を強化している。
【０００４】
【発明が解決しようとする課題】上述したように、従来
のＰＬＬ回路（周波数同期回路）では、ＰＬＬのカット
オフ周波数を低くすることによりジッタおよびワンダー
に対する耐力を強化するようになっている。しかしなが
ら、カットオフ周波数を低く設定すると、ＰＬＬの応答
が遅くなり、電源投入時等のようなリファレンス信号に
追従してない状態から追従するまでの時間が長くなって
いた。すなわち、同期網を構成している装置においてマ
スタークロックとして動作している従来のワンダー耐力
のあるＰＬＬ回路では、応答が遅いために同期網を確立
するのに時間が掛かり過ぎるという問題があった。
のＰＬＬ回路（周波数同期回路）では、ＰＬＬのカット
オフ周波数を低くすることによりジッタおよびワンダー
に対する耐力を強化するようになっている。しかしなが
ら、カットオフ周波数を低く設定すると、ＰＬＬの応答
が遅くなり、電源投入時等のようなリファレンス信号に
追従してない状態から追従するまでの時間が長くなって
いた。すなわち、同期網を構成している装置においてマ
スタークロックとして動作している従来のワンダー耐力
のあるＰＬＬ回路では、応答が遅いために同期網を確立
するのに時間が掛かり過ぎるという問題があった。
【０００５】さらに、従来のＰＬＬ回路はメモリを使用
しており、そのメモリ内にデータが取り込まれるまで
は、異常な周波数を出力してしまうという問題もあっ
た。本発明は、上述した従来の周波数同期回路（ＰＬＬ
回路）が有する課題に鑑み、伝送路に様々な要因で発生
する雑音を取り除いて、本来のクロックを抽出および供
給し、且つ、電源投入時等のリファレンス信号に追従し
ていない状態から追従するまでの時間を短縮することを
目的とする。
しており、そのメモリ内にデータが取り込まれるまで
は、異常な周波数を出力してしまうという問題もあっ
た。本発明は、上述した従来の周波数同期回路（ＰＬＬ
回路）が有する課題に鑑み、伝送路に様々な要因で発生
する雑音を取り除いて、本来のクロックを抽出および供
給し、且つ、電源投入時等のリファレンス信号に追従し
ていない状態から追従するまでの時間を短縮することを
目的とする。
【０００６】
【課題を解決するための手段】本発明によれば、第１の
サンプル信号Ｔ1 と、該第１のサンプル信号Ｔ1 よりも
短いサンプル時間を有する第２のサンプル信号Ｔ2 との
一方を選択する第１の選択手段９と、外部から供給され
るリファレンス信号ｆを前記第１の選択手段９の出力に
よりカウントする第１のカウント手段１と、出力される
同期クロック信号ｆ' を前記第１の選択手段の出力によ
りカウントする第２のカウント手段２と、前記第１のカ
ウント手段１の出力を記憶および平均化する記憶・平均
化手段３と、前記記憶・平均化手段３の出力と前記第２
のカウント手段２の出力とを比較する比較手段４とを具
備し、該比較手段４の出力に応じて周波数同期した同期
クロック信号ｆ' を出力するようにしたことを特徴とす
る周波数同期回路が提供される。
サンプル信号Ｔ1 と、該第１のサンプル信号Ｔ1 よりも
短いサンプル時間を有する第２のサンプル信号Ｔ2 との
一方を選択する第１の選択手段９と、外部から供給され
るリファレンス信号ｆを前記第１の選択手段９の出力に
よりカウントする第１のカウント手段１と、出力される
同期クロック信号ｆ' を前記第１の選択手段の出力によ
りカウントする第２のカウント手段２と、前記第１のカ
ウント手段１の出力を記憶および平均化する記憶・平均
化手段３と、前記記憶・平均化手段３の出力と前記第２
のカウント手段２の出力とを比較する比較手段４とを具
備し、該比較手段４の出力に応じて周波数同期した同期
クロック信号ｆ' を出力するようにしたことを特徴とす
る周波数同期回路が提供される。
【０００７】
【作用】本発明の周波数同期回路によれば、第１の選択
手段９により第１のサンプル信号Ｔ1 および第２のサン
プル信号Ｔ2 の一方が選択され、この第１の選択手段９
の出力により、外部から供給されるリファレンス信号ｆ
が第１のカウント手段１でカウントされる。さらに、出
力される同期クロック信号ｆ' も、第１の選択手段９の
出力によりカウントする第２のカウント手段２でカウン
トされる。さらに、第１のカウント手段１の出力は、記
憶・平均化手段３により記憶および平均化されて比較手
段４に供給され、第２のカウント手段２の出力と比較さ
れる。そして、比較手段４の出力に対応する周波数で同
期した同期クロック信号ｆ' が出力される。
手段９により第１のサンプル信号Ｔ1 および第２のサン
プル信号Ｔ2 の一方が選択され、この第１の選択手段９
の出力により、外部から供給されるリファレンス信号ｆ
が第１のカウント手段１でカウントされる。さらに、出
力される同期クロック信号ｆ' も、第１の選択手段９の
出力によりカウントする第２のカウント手段２でカウン
トされる。さらに、第１のカウント手段１の出力は、記
憶・平均化手段３により記憶および平均化されて比較手
段４に供給され、第２のカウント手段２の出力と比較さ
れる。そして、比較手段４の出力に対応する周波数で同
期した同期クロック信号ｆ' が出力される。
【０００８】ここで、第２のサンプル信号Ｔ2 のサンプ
ル時間（Ｔ2)は、第１のサンプル信号Ｔ1 のサンプル時
間（Ｔ1)よりも短く設定されていて、例えば、電源投入
時には、第１の選択手段９が短いサンプル時間を有する
第２のサンプル信号Ｔ2 を選択し、定常時には、長いサ
ンプル時間を有する第１のサンプル信号Ｔ1 を選択する
ようになっている。これにより、電源投入時における同
期処理に要する時間を低減し、短時間で同期クロック
ｆ' を出力できるようになっている。尚、サンプル時間
の短い第２のサンプル信号Ｔ2 を使用した場合には、ワ
ンダー等の低周波成分のノイズを除去する機能は多少と
も低下するが、電源投入時等のリファレンス信号に追従
していない状態から追従するまでの時間を短縮すること
ができる。また、定常時においては、サンプル時間の長
い第１のサンプル信号Ｔ1 を使用することによりワンダ
ー等の低周波成分のノイズを十分に取り除くようになっ
ている。
ル時間（Ｔ2)は、第１のサンプル信号Ｔ1 のサンプル時
間（Ｔ1)よりも短く設定されていて、例えば、電源投入
時には、第１の選択手段９が短いサンプル時間を有する
第２のサンプル信号Ｔ2 を選択し、定常時には、長いサ
ンプル時間を有する第１のサンプル信号Ｔ1 を選択する
ようになっている。これにより、電源投入時における同
期処理に要する時間を低減し、短時間で同期クロック
ｆ' を出力できるようになっている。尚、サンプル時間
の短い第２のサンプル信号Ｔ2 を使用した場合には、ワ
ンダー等の低周波成分のノイズを除去する機能は多少と
も低下するが、電源投入時等のリファレンス信号に追従
していない状態から追従するまでの時間を短縮すること
ができる。また、定常時においては、サンプル時間の長
い第１のサンプル信号Ｔ1 を使用することによりワンダ
ー等の低周波成分のノイズを十分に取り除くようになっ
ている。
【０００９】
【実施例】以下、図面を参照して本発明に係る周波数同
期回路の実施例を説明する。図１は本発明に係る周波数
同期回路の第１の実施例を示すブロック図である。図１
において、参照符号１はリファレンス信号ｆを測定する
カウンタ部（第１の周波数カウンタ）、２は分周器８の
出力信号（同期クロック信号）ｆ' の周波数を測定する
カウンタ部（第２の周波数カウンタ）、そして、３は第
１の周波数カウンタ１で測定した周波数を一定時間蓄積
し, その間の平均値を算出するメモリ・平均化部を示し
ている。また、図１において、参照符号４はメモリ・平
均化部３からの平均周波数と第２の周波数カウンタ２か
らの周波数とを比較する周波数比較部、５は周波数比較
部４による周波数比較結果を電圧値データに変換するデ
ータ変換部、６はデータ変換部５による電圧値データを
アナログ電圧に変換するＤ／Ａコンバータ、７はＶＣＸ
Ｏ（電圧制御水晶発振器）、８は分周器、そして、９は
第１のサンプル信号Ｔ1 と、該第１のサンプル信号Ｔ1
よりも時間の短い第２のサンプル信号Ｔ2 との一方を選
択する第１のセレクタを示している。ここで、第１のサ
ンプル信号Ｔ1 は、例えば、１０秒のサンプル時間を有
する信号であり、また、第２のサンプル信号Ｔ2 は、例
えば、１秒のサンプル時間を有する信号である。
期回路の実施例を説明する。図１は本発明に係る周波数
同期回路の第１の実施例を示すブロック図である。図１
において、参照符号１はリファレンス信号ｆを測定する
カウンタ部（第１の周波数カウンタ）、２は分周器８の
出力信号（同期クロック信号）ｆ' の周波数を測定する
カウンタ部（第２の周波数カウンタ）、そして、３は第
１の周波数カウンタ１で測定した周波数を一定時間蓄積
し, その間の平均値を算出するメモリ・平均化部を示し
ている。また、図１において、参照符号４はメモリ・平
均化部３からの平均周波数と第２の周波数カウンタ２か
らの周波数とを比較する周波数比較部、５は周波数比較
部４による周波数比較結果を電圧値データに変換するデ
ータ変換部、６はデータ変換部５による電圧値データを
アナログ電圧に変換するＤ／Ａコンバータ、７はＶＣＸ
Ｏ（電圧制御水晶発振器）、８は分周器、そして、９は
第１のサンプル信号Ｔ1 と、該第１のサンプル信号Ｔ1
よりも時間の短い第２のサンプル信号Ｔ2 との一方を選
択する第１のセレクタを示している。ここで、第１のサ
ンプル信号Ｔ1 は、例えば、１０秒のサンプル時間を有
する信号であり、また、第２のサンプル信号Ｔ2 は、例
えば、１秒のサンプル時間を有する信号である。
【００１０】図１に示されるように、本第１実施例で
は、第１のセレクタ９により選択される第１のサンプル
信号Ｔ1(例えば、１０sec.) または第２のサンプル信号
Ｔ2(例えば、１sec.) により、第１の周波数カウンタ１
がリファレンス信号ｆの周波数をカウントし、また、第
２の周波数カウンタ２が同期クロック信号ｆ'(分周器８
の出力信号）をカウントするようになっている。第１の
周波数カウンタ１でカウントされたリファレンス信号ｆ
のクロック数は、ディジタル値としてメモリ・平均化部
３へ供給され、同様に、第２の周波数カウンタ２カウン
トされた同期クロック信号ｆ' のクロック数は、ディジ
タル値として周波数比較部４へ供給されている。
は、第１のセレクタ９により選択される第１のサンプル
信号Ｔ1(例えば、１０sec.) または第２のサンプル信号
Ｔ2(例えば、１sec.) により、第１の周波数カウンタ１
がリファレンス信号ｆの周波数をカウントし、また、第
２の周波数カウンタ２が同期クロック信号ｆ'(分周器８
の出力信号）をカウントするようになっている。第１の
周波数カウンタ１でカウントされたリファレンス信号ｆ
のクロック数は、ディジタル値としてメモリ・平均化部
３へ供給され、同様に、第２の周波数カウンタ２カウン
トされた同期クロック信号ｆ' のクロック数は、ディジ
タル値として周波数比較部４へ供給されている。
【００１１】メモリ・平均化部３は、Ｍ段のメモリを有
し、Ｍ段分の平均値（つまり、Ｍ×Ｔ秒間の平均周波
数）を算出する。これにより、１/(Ｍ×Ｔ）Ｈz 以上の
周波数（ジッタおよびワンダー等のノイズ成分）を取り
除くようになっている。周波数比較部４は、メモリ・平
均化部３からのデータ（平均値データ）と第２の周波数
カウンタ２からのデータを比較し、その結果をデータ変
換部５に供給する。すなわち、周波数比較部４は、メモ
リ・平均化部３からの平均値データと第２の周波数カウ
ンタ２からのデータの差を検出し、該検出された差の値
を基にしてデータ変換部５に出力するデータを修正する
ようになっている。
し、Ｍ段分の平均値（つまり、Ｍ×Ｔ秒間の平均周波
数）を算出する。これにより、１/(Ｍ×Ｔ）Ｈz 以上の
周波数（ジッタおよびワンダー等のノイズ成分）を取り
除くようになっている。周波数比較部４は、メモリ・平
均化部３からのデータ（平均値データ）と第２の周波数
カウンタ２からのデータを比較し、その結果をデータ変
換部５に供給する。すなわち、周波数比較部４は、メモ
リ・平均化部３からの平均値データと第２の周波数カウ
ンタ２からのデータの差を検出し、該検出された差の値
を基にしてデータ変換部５に出力するデータを修正する
ようになっている。
【００１２】データ変換部５は、ＲＯＭ等のテーブルを
利用して周波数比較部４の出力に対応する電圧値のデー
タに変換するものであり、また、Ｄ／Ａコンバータ６
は、データ変換部５から出力された電圧値データをアナ
ログ電圧に変換するものである。Ｄ／Ａコンバータ６か
ら出力されるアナログ電圧は、ＶＣＸＯ７の制御電圧と
して使用され、該ＶＣＸＯ７はその電圧に対応する周波
数（Ｎ×ｆ')を発振する。そして、分周回路８は、ＶＣ
ＸＯ７で発振された周波数（Ｎ×ｆ')を１／Ｎ分周し、
この分周回路８の出力（同期クロック信号ｆ')が第２の
周波数カウンタ２へ供給されるようになっている。
利用して周波数比較部４の出力に対応する電圧値のデー
タに変換するものであり、また、Ｄ／Ａコンバータ６
は、データ変換部５から出力された電圧値データをアナ
ログ電圧に変換するものである。Ｄ／Ａコンバータ６か
ら出力されるアナログ電圧は、ＶＣＸＯ７の制御電圧と
して使用され、該ＶＣＸＯ７はその電圧に対応する周波
数（Ｎ×ｆ')を発振する。そして、分周回路８は、ＶＣ
ＸＯ７で発振された周波数（Ｎ×ｆ')を１／Ｎ分周し、
この分周回路８の出力（同期クロック信号ｆ')が第２の
周波数カウンタ２へ供給されるようになっている。
【００１３】以上において、サンプリング信号（サンプ
ル時間）Ｔ（Ｔ1,Ｔ2)およびメモリ・平均化部３のメモ
リの段数Ｍを大きくすれば大きくする程、低周波雑音を
抑圧することができるが、周波数同期回路の応答が遅く
なりリファレンス信号に追従するのに時間が掛かること
になる。そこで、本発明の第１実施例においては、第１
のセレクタ９により、サンプル時間の異なる２つのサン
プル信号（第１のサンプル信号Ｔ1 および第２のサンプ
ル信号Ｔ2)を選択するが、低周波雑音の抑圧よりも短時
間でのリファレンス信号への追従が要求される場合（例
えば、電源投入時等）には、短いサンプル時間（例え
ば、１sec.) を有する第２のサンプル信号Ｔ2 を選択す
るようになっている。尚、この第２のサンプル信号Ｔ2
を選択する場合でも、低周波雑音の抑圧効果が大幅に低
下する訳ではない。そして、一旦、リファレンス信号に
追従した後（定常時）では、長いサンプル時間（例え
ば、１０sec.) の第１のサンプル信号Ｔ 1 を使用して、
リファレンス信号に含まれるワンダー等の低周波成分の
ノイズを十分に取り除いて周波数同期回路を働かせるよ
うになっている。
ル時間）Ｔ（Ｔ1,Ｔ2)およびメモリ・平均化部３のメモ
リの段数Ｍを大きくすれば大きくする程、低周波雑音を
抑圧することができるが、周波数同期回路の応答が遅く
なりリファレンス信号に追従するのに時間が掛かること
になる。そこで、本発明の第１実施例においては、第１
のセレクタ９により、サンプル時間の異なる２つのサン
プル信号（第１のサンプル信号Ｔ1 および第２のサンプ
ル信号Ｔ2)を選択するが、低周波雑音の抑圧よりも短時
間でのリファレンス信号への追従が要求される場合（例
えば、電源投入時等）には、短いサンプル時間（例え
ば、１sec.) を有する第２のサンプル信号Ｔ2 を選択す
るようになっている。尚、この第２のサンプル信号Ｔ2
を選択する場合でも、低周波雑音の抑圧効果が大幅に低
下する訳ではない。そして、一旦、リファレンス信号に
追従した後（定常時）では、長いサンプル時間（例え
ば、１０sec.) の第１のサンプル信号Ｔ 1 を使用して、
リファレンス信号に含まれるワンダー等の低周波成分の
ノイズを十分に取り除いて周波数同期回路を働かせるよ
うになっている。
【００１４】上述した第１実施例において、メモリ・平
均化部３に対して初期値を与えることにより、電源投入
時の周波数ずれを抑えることができる。すなわち、基本
的動作は、上述した第１の実施例と同様であるが、メモ
リ・平均化部３に対して、電源投入時の初期値としてリ
ファレンス信号の周波数ｆの中心周波数ｆ0 の値を入れ
ておくことにより平均化の誤差を少なくし、電源投入時
の異常な周波数ずれを少なくすることができる。
均化部３に対して初期値を与えることにより、電源投入
時の周波数ずれを抑えることができる。すなわち、基本
的動作は、上述した第１の実施例と同様であるが、メモ
リ・平均化部３に対して、電源投入時の初期値としてリ
ファレンス信号の周波数ｆの中心周波数ｆ0 の値を入れ
ておくことにより平均化の誤差を少なくし、電源投入時
の異常な周波数ずれを少なくすることができる。
【００１５】図２は本発明の周波数同期回路の第２の実
施例を示すブロック図である。同図において、参照符号
10は、第２のセレクタを示している。第２のセレクタ10
は、第１の周波数カウンター１から直接出力されるデー
タＡと、メモリ・平均化部３により平均化されたデータ
Ｂとの一方を選択するものである。本第２実施例におけ
る基本動作は、前述した第１実施例と同様であるが、電
源投入時には、第２のセレクタ10がデータＡを選択し、
所定時間が経過（定常時）してメモリ・平均化部３のメ
モリ内に完全にデータが取り込まれた後に、データＢに
切り替えるというものである。これにより、電源投入時
におけるメモリ・平均化部３（メモリ内）の不定なデー
タを平均化したデータを使用することなく、直ちに周波
数同期回路を動作させることができ、定常時には、メモ
リ・平均化部３の出力（データＢ）を使用することによ
りワンダー等の低周波成分のノイズを十分に除去するよ
うになっている。
施例を示すブロック図である。同図において、参照符号
10は、第２のセレクタを示している。第２のセレクタ10
は、第１の周波数カウンター１から直接出力されるデー
タＡと、メモリ・平均化部３により平均化されたデータ
Ｂとの一方を選択するものである。本第２実施例におけ
る基本動作は、前述した第１実施例と同様であるが、電
源投入時には、第２のセレクタ10がデータＡを選択し、
所定時間が経過（定常時）してメモリ・平均化部３のメ
モリ内に完全にデータが取り込まれた後に、データＢに
切り替えるというものである。これにより、電源投入時
におけるメモリ・平均化部３（メモリ内）の不定なデー
タを平均化したデータを使用することなく、直ちに周波
数同期回路を動作させることができ、定常時には、メモ
リ・平均化部３の出力（データＢ）を使用することによ
りワンダー等の低周波成分のノイズを十分に除去するよ
うになっている。
【００１６】図３は本発明の周波数同期回路の第３の実
施例を示すブロック図である。同図において、参照符号
11は第１の減算処理部を示し、12は第２の減算処理部を
示している。図３に示されるように、本発明の周波数同
期回路の第３の実施例は、第１の周波数カウンタ１とメ
モリ・平均化部３との間に第１の減算処理部11を挿入
し、また、第２の周波数カウンタ２と周波数比較部４と
の間に第２の減算処理部12を挿入するようにしたもので
ある。ここで、第１の減算処理部11は、第１の周波数カ
ウンタ１の出力（ｆ）から所定の値（ｆ0)を減算（Δｆ
＝ｆ−ｆ0)するものであり、また、第２の減算処理部12
は、第２の周波数カウンタ２の出力（ｆ')から上記所定
の値（ｆ0)を減算する（Δｆ' ＝ｆ' −ｆ0)ものであ
る。また、上記所定の値ｆ0 は、リファレンス信号ｆの
中心周波数として規定することができる。
施例を示すブロック図である。同図において、参照符号
11は第１の減算処理部を示し、12は第２の減算処理部を
示している。図３に示されるように、本発明の周波数同
期回路の第３の実施例は、第１の周波数カウンタ１とメ
モリ・平均化部３との間に第１の減算処理部11を挿入
し、また、第２の周波数カウンタ２と周波数比較部４と
の間に第２の減算処理部12を挿入するようにしたもので
ある。ここで、第１の減算処理部11は、第１の周波数カ
ウンタ１の出力（ｆ）から所定の値（ｆ0)を減算（Δｆ
＝ｆ−ｆ0)するものであり、また、第２の減算処理部12
は、第２の周波数カウンタ２の出力（ｆ')から上記所定
の値（ｆ0)を減算する（Δｆ' ＝ｆ' −ｆ0)ものであ
る。また、上記所定の値ｆ0 は、リファレンス信号ｆの
中心周波数として規定することができる。
【００１７】第１の減算処理部11の出力（Δｆ）は、メ
モリ・平均化部３を介して周波数比較部４に供給され、
減算処理部12の出力（Δｆ')と比較される。すなわち、
周波数比較部４では、実際のリファレンス信号ｆおよび
リファレンス信号の中心周波数ｆ0 の差分と、出力する
同期クロック（分周器８の出力）ｆ' およびリファレン
ス信号の中心周波数ｆ0 の差分とが比較されることにな
る。後は、前述した第１実施例と同様である。
モリ・平均化部３を介して周波数比較部４に供給され、
減算処理部12の出力（Δｆ')と比較される。すなわち、
周波数比較部４では、実際のリファレンス信号ｆおよび
リファレンス信号の中心周波数ｆ0 の差分と、出力する
同期クロック（分周器８の出力）ｆ' およびリファレン
ス信号の中心周波数ｆ0 の差分とが比較されることにな
る。後は、前述した第１実施例と同様である。
【００１８】従って、リファレンス信号の中心周波数
（ｆ0)と実際のリファレンス信号の周波数（ｆ）が一致
していればメモリ・平均化部（メモリ内）３のデータは
０となる。これにより、メモリ・平均化部３のメモリ内
のデータを電源投入時の初期値としてオール０を与えて
やることにより、電源投入時の異常な周波数ずれを少な
くすることができる。さらに、メモリ・平均化部３およ
び周波数比較部４において処理するビット数を減少する
ことができるため、回路規模を軽減することが可能とな
る。
（ｆ0)と実際のリファレンス信号の周波数（ｆ）が一致
していればメモリ・平均化部（メモリ内）３のデータは
０となる。これにより、メモリ・平均化部３のメモリ内
のデータを電源投入時の初期値としてオール０を与えて
やることにより、電源投入時の異常な周波数ずれを少な
くすることができる。さらに、メモリ・平均化部３およ
び周波数比較部４において処理するビット数を減少する
ことができるため、回路規模を軽減することが可能とな
る。
【００１９】
【発明の効果】以上、詳述したように、本発明の周波数
同期回路によれば、同期網において、様々な要因により
雑音（例えば、ワンダー）が付加されたクロックから雑
音成分を除いた本来のクロックを抽出および供給し、し
かも、短時間で電源投入時等のリファレンス信号に追従
していない状態から追従させることができる。その結
果、通信の同期網の信頼度および安定度を一層向上させ
ることができる。
同期回路によれば、同期網において、様々な要因により
雑音（例えば、ワンダー）が付加されたクロックから雑
音成分を除いた本来のクロックを抽出および供給し、し
かも、短時間で電源投入時等のリファレンス信号に追従
していない状態から追従させることができる。その結
果、通信の同期網の信頼度および安定度を一層向上させ
ることができる。
【図１】本発明に係る周波数同期回路の第１の実施例を
示すブロック図である。
示すブロック図である。
【図２】本発明の周波数同期回路の第２の実施例を示す
ブロック図である。
ブロック図である。
【図３】本発明の周波数同期回路の第３の実施例を示す
ブロック図である。
ブロック図である。
１…第１のカウント手段（第１の周波数カウンタ） ２…第２のカウント手段（第２の周波数カウンタ） ３…記憶・平均化手段（メモリおよび平均化部） ４…比較手段（周波数比較部） ５…データ変換手段（データ変換部） ６…ディジタル／アナログ変換手段（Ｄ／Ａコンバー
タ） ７…電圧制御発振手段（ＶＣＸＯ：電圧制御水晶発振
器） ８…分周手段（分周器） ９…第１の選択手段（第１のセレクタ） １０…第２の選択手段（第２のセレクタ） １１……第１の減算処理手段（第１の減算処理部） １２…第２の減算処理手段（第２の減算処理部） ｆ…外部から供給されるリファレンス信号 ｆ' …周波数同期回路から出力される同期クロック信号 Ｔ1 …第１のサンプル信号 Ｔ2 …第２のサンプル信号
タ） ７…電圧制御発振手段（ＶＣＸＯ：電圧制御水晶発振
器） ８…分周手段（分周器） ９…第１の選択手段（第１のセレクタ） １０…第２の選択手段（第２のセレクタ） １１……第１の減算処理手段（第１の減算処理部） １２…第２の減算処理手段（第２の減算処理部） ｆ…外部から供給されるリファレンス信号 ｆ' …周波数同期回路から出力される同期クロック信号 Ｔ1 …第１のサンプル信号 Ｔ2 …第２のサンプル信号
Claims (7)
- 【請求項１】 第１のサンプル信号（Ｔ1)と、該第１の
サンプル信号（Ｔ1)よりも短いサンプル時間を有する第
２のサンプル信号（Ｔ2)との一方を選択する第１の選択
手段（９）と、 外部から供給されるリファレンス信号（ｆ）を前記第１
の選択手段（９）の出力によりカウントする第１のカウ
ント手段（１）と、 出力される同期クロック信号（ｆ')を前記第１の選択手
段の出力によりカウントする第２のカウント手段（２）
と、 前記第１のカウント手段（１）の出力を記憶および平均
化する記憶・平均化手段（３）と、 前記記憶・平均化手段（３）の出力と前記第２のカウン
ト手段（２）の出力とを比較する比較手段（４）とを具
備し、該比較手段（４）の出力に応じて周波数同期した
同期クロック信号（ｆ')を出力するようにしたことを特
徴とする周波数同期回路。 - 【請求項２】 前記周波数同期回路は、さらに、 前記比較手段（４）の出力を受け取り、該比較手段の出
力に対応した電圧値のデータに変換するデータ変換手段
（５）と、 該データ変換手段（５）からのディジタルの電圧値デー
タをアナログ電圧に変換するＤ／Ａ変換手段（６）と、 該Ｄ／Ａ変換手段（６）から出力されるアナログ電圧に
対応した周波数を発振する電圧制御発振手段（７）と、 該電圧制御発振手段（７）の出力を分周して前記同期ク
ロック信号（ｆ')を出力する分周手段（８）とを具備す
ることを特徴とする請求項１の周波数同期回路。 - 【請求項３】 前記第１の選択手段（９）は、電源投入
時においては前記第２のサンプル信号（Ｔ2)を選択し、
定常時においては前記第１のサンプル信号（Ｔ1)を選択
するようになっていることを特徴とする請求項１の周波
数同期回路。 - 【請求項４】 前記記憶・平均化手段（３）には初期値
が設定され、前記周波数同期回路の電源投入時において
は該初期値により同期クロック信号を規定するようにな
っていることを特徴とする請求項１の周波数同期回路。 - 【請求項５】 前記周波数同期回路は、さらに、 前記第１のカウント手段（１）の出力と、前記記憶・平
均化手段（３）の出力との一方を選択して、前記比較手
段（４）に供給する第２の選択手段（10）を具備するこ
とを特徴とする請求項１の周波数同期回路。 - 【請求項６】 前記周波数同期回路は、さらに、前記第
１のカウント手段（１）の出力から所定の値（ｆ0)を減
算して前記記憶・平均化手段（３）へ供給する第１の減
算処理手段（11）と、前記第２のカウント手段（２）の
出力から前記所定の値（ｆ0)を減算して前記比較手段
（４）へ供給する第２の減算処理手段（12）とを具備す
ることを特徴とする請求項１の周波数同期回路。 - 【請求項７】 前記所定の値（ｆ0)を、リファレンス信
号ｆの中心周波数として規定するようにしたことを特徴
とする請求項６の周波数同期回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233766A JPH0795053A (ja) | 1993-09-20 | 1993-09-20 | 周波数同期回路 |
| US08/187,699 US5461345A (en) | 1993-09-20 | 1994-01-27 | Frequency synchronous circuit for reducing transition period from power on state to stable state |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233766A JPH0795053A (ja) | 1993-09-20 | 1993-09-20 | 周波数同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0795053A true JPH0795053A (ja) | 1995-04-07 |
Family
ID=16960240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5233766A Pending JPH0795053A (ja) | 1993-09-20 | 1993-09-20 | 周波数同期回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5461345A (ja) |
| JP (1) | JPH0795053A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1309170C (zh) * | 1995-09-19 | 2007-04-04 | 富士通株式会社 | 相位控制电路及pll电路 |
| JP2009253979A (ja) * | 2008-04-03 | 2009-10-29 | Tektronix Inc | アナログ位相拘束ループ装置 |
| US8075752B2 (en) * | 2005-02-15 | 2011-12-13 | Perkinelmer Health Sciences, Inc. | Method and apparatus for providing an electrochemical sensor at an elevated temperature |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100209595B1 (ko) * | 1997-01-16 | 1999-07-15 | 구본준 | 인터럽트 발생장치 및 발생방법 |
| US6105139A (en) * | 1998-06-03 | 2000-08-15 | Nec Usa, Inc. | Controller-based power management for low-power sequential circuits |
| JP4297552B2 (ja) * | 1998-07-06 | 2009-07-15 | 富士通マイクロエレクトロニクス株式会社 | セルフ・タイミング制御回路 |
| US6172538B1 (en) * | 1999-01-06 | 2001-01-09 | Chips & Technologies, L.L.C. | Universal pulse synchronizer |
| US7471126B2 (en) * | 2006-10-18 | 2008-12-30 | Faraday Technology Corp. | Phase locked loop utilizing frequency folding |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3676793A (en) * | 1971-04-19 | 1972-07-11 | Us Navy | Digital frequency lock generator |
| US3893040A (en) * | 1974-03-27 | 1975-07-01 | Gte Automatic Electric Lab Inc | Digital automatic frequency control system |
| US4716575A (en) * | 1982-03-25 | 1987-12-29 | Apollo Computer, Inc. | Adaptively synchronized ring network for data communication |
-
1993
- 1993-09-20 JP JP5233766A patent/JPH0795053A/ja active Pending
-
1994
- 1994-01-27 US US08/187,699 patent/US5461345A/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1309170C (zh) * | 1995-09-19 | 2007-04-04 | 富士通株式会社 | 相位控制电路及pll电路 |
| US8075752B2 (en) * | 2005-02-15 | 2011-12-13 | Perkinelmer Health Sciences, Inc. | Method and apparatus for providing an electrochemical sensor at an elevated temperature |
| JP2009253979A (ja) * | 2008-04-03 | 2009-10-29 | Tektronix Inc | アナログ位相拘束ループ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5461345A (en) | 1995-10-24 |
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