JP4546343B2

JP4546343B2 - デジタルｐｌｌ回路およびその同期制御方法

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Publication number: JP4546343B2
Application number: JP2005202466A
Authority: JP
Inventors: 義人古山; 浩志中牟田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2005-07-12
Filing date: 2005-07-12
Publication date: 2010-09-15
Anticipated expiration: 2025-07-12
Also published as: JP2007027809A

Description

本発明は，デジタル同期網内の伝送装置（光伝送装置，移動通信装置など）における基準クロック源を生成するＳｙｎｃユニットのデジタルＰＬＬ回路に関する。

デジタル同期網の最上位には，基準となるクロック源があり，これには一般的に１次標準器のセシウム原子発振器が使用される。同期網内の各伝送装置は，この基準クロック源から分配されるクロックをもとに，装置内で使用するクロックを生成するＳｙｎｃユニットを持つ。このＳｙｎｃユニットが生成するクロックの特性は，ＩＴＵ８１０，ＧＲ−１２４４（ベルコア）で同期網における従属階層レベル（Stratum ）ごとに細かく規定されている。本発明は，多数ある基準ノード（基準クロック）を選択し，瞬時に位相同期を確立することを目的とするデジタルＰＬＬ（ＤＰＬＬ）回路に関するものである。

まず，ＤＰＬＬ（Digital Phase Locked Loop ）回路について簡単に説明する。

図７に，従来のＤＰＬＬ回路ブロック図を示す。図７に示すＤＰＬＬ回路は，デジタル位相比較器（ＤＰＤ：Digital Phase Detector）１０１，位相差カウントクロックを生成するための内部高精度発振器１０２，アナログＰＬＬ回路１０３，ＤＳＰ等の演算装置で構成されるデジタルループフィルタ（ＤＬＦ：Digital Loop Filter ）１０４，デジタル／アナログ（Ｄ／Ａ）変換器１０５，スレーブ発振器である電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator ）１０６，出力周波数を分周して入力周波数に変換する１／Ｎ分周器１０７からなる。

デジタル位相比較器１０１は，入力された基準クロック信号 REF＿CLK と帰還クロック信号FB＿CLK との位相差を，内部高精度発振器１０２とアナログＰＬＬ回路１０３により生成した高速な位相差カウントクロック信号によりカウントし，２入力の位相差をカウント値として出力する。このデジタル位相比較器１０１で検出した位相差をもとに生成した誤差信号をデジタルループフィルタ１０４で平均化する。これをＤ／Ａ変換器１０５によりデジタル／アナログ変換してスレーブ発振器である電圧制御発振器１０６の制御電圧にフィードバックする。この出力信号が１／Ｎ分周器１０７を介して帰還クロック信号FB＿CLK としてデジタル位相比較器１０１に入力されることで，スレーブ発振器である電圧制御発振器１０６の出力周波数が基準クロック信号 REF＿CLK に同期するように制御される。

図８は，スレーブ発振器に直接周波数合成器（ＤＤＳ：Direct Digital Synthesizer）を用いた従来のＤＰＬＬ回路ブロック図である。基本的な動作は，図７に示すＤＰＬＬ回路と同様であるが，スレーブ発振器として，電圧制御発振器の代わりに直接周波数合成器２０５が用いられている。直接周波数合成器２０５は，固定発振器である内部高精度発振器２０２のクロックを源振として，出力する発振波形をデジタルデータによって合成して作り出す回路である。ここで，デジタルループフィルタ２０４からのフィードバック値がデジタルデータに相当する。出力周波数の設定分解能は，フィードバック値や直接周波数合成器２０５のビット幅に依存し，図９のように離散的な変化をするが，平均的な周波数偏差としては，±０に近い値になる。

従来技術では，ＤＰＬＬ回路において，基準クロック信号 REF＿CLK と帰還クロック信号FB＿CLK の位相差が，固定値になるように設定されており，引込み当初は，最大基準クロック信号 REF＿CLK または帰還クロック信号FB＿CLK の周波数周期分の位相差が生じる。そのため，位相を一致させるために，その位相差分周波数誤差が発生し，位相を合わせるための位相引込みに時間が掛かる。

この時間を短縮するため，Phase Build Out 機能により，図中の出力周波数のクロックにて，１／Ｎの分周期の出力位相を調整（リセット）し，最大の位相差を出力クロックの周期分の範囲まで短縮することを行っている。しかしながら，このPhase Build Out による位相差短縮でも，位相差は比較的大きく，高精度を求められるＤＰＬＬ回路では，その位相誤差による周波数変動が問題であった。

一方，周波数誤差を小さくする手段として，ハード的に位相を跳ばす方法以外に，デジタル位相比較器（ＤＰＤ）での位相収束点を，補正する方法が考えられるが，従来のＤＰＬＬ方式では，補正数が整数であるため，ＤＰＬＬ特有の量子誤差分が残り，高速引込みにも課題が残った。

下記の特許文献１（位相同期ループ回路）には，周波数比較回路を有するＰＬＬ回路のＰＬＬ起動特性を改善し，ＰＬＬの収束性の向上，高速追従性，収束動作の安全性を図るため，周波数同期ループから周波数ロック信号を発生させ，位相誤差信号出力を零にプリセットし，分周回路の内容および位相基準生成回路の出力位相を互いに関連する所定の値にプリセットすることにより，ＰＬＬ起動直後の位相比較結果を特定の値に固定するようにした技術が記載されている。しかし，この特許文献１に記載されている方法を用いても，上述したようなＤＰＬＬ特有の量子誤差分が残り，また，位相収束点を目的とする最終位相収束点に合わせることができないという問題がある。
特開平６−１５２４０３号公報

従来の技術では，基準クロック信号と帰還クロック信号との位相差の検出精度が，ＤＰＬＬ特有の量子誤差により十分ではないため，高速引込みが困難であり，出力信号の周波数と位相を精度よく安定に維持するのが難しいという問題があった。

また，ＤＰＬＬ回路のアプリケーションによっては，最終位相収束点を基準クロック信号を基準にして一定にする必要がある場合がある。すなわち，基準クロック信号とＤＰＬＬ回路の出力信号との位相差を，所定の目標値（最終位相収束点）に固定する必要があるアプリケーションがある。しかし，特許文献１に記載されているような従来の技術では，この位相差を目標値に設定することができなかった。

本発明は，上記の問題点の解決を図り，瞬時に位相同期を確立し，高精度で周波数変動が少ないＤＰＬＬ回路を実現することを目的とする。

本発明のＤＰＬＬ回路は，上記課題を解決するため，まず入力基準信号と出力信号の帰還信号との位相差をＭ回測定し，その位相差測定により得られた値を仮の位相収束点として周波数同期をとり，周波数同期完了を確認した後に，仮の位相収束点を徐々に与えられた最終位相収束点に近づけていくことを第１の特徴とする。

また，本発明の第２の特徴は以下のとおりである。入力基準信号と出力信号の帰還信号との位相差の測定では，位相差カウントクロックを入力基準信号の周波数ｆの整数倍の周波数ｎｆとして測定するのではなく，（ｎｆ＋Δｆ）の周波数としてΔｆ分のオフセットを持たせて測定する。Δｆは，０＜｜Δｆ｜＜ｆの所定値である。そして，位相差の検出をＭ回（Ｍ≧２）行い，１／Ｍの精度で位相差を検出する。入力基準信号の周波数ｆとＭとの関係が，Ｍ＝ｆ／Δｆであることが望ましい。入力基準信号の周波数ｆとＭとの関係がＭ＝ｆ／Δｆであれば，入力基準信号の立ち上がりから位相差カウントクロックによりクロック数のカウントを開始するときの入力基準信号と位相差カウントクロックとの位相差が各測定ごとに少しずつずれていくことになり，Ｍ回でちょうど１クロック分ずれることになる。したがって，初回測定時の位相のずれがいくらであってもＭ回の測定結果に位相ずれの影響がなくなり，Ｍ回の測定結果を平均化することにより，位相差カウントクロックが入力基準信号のちょうど整数倍の周波数のときよりも高精度で入力基準信号と出力信号の帰還信号との位相差を測定できることになる。

本発明によれば，高精度な位相制御が可能になり，高速に精度よく周波数同期をとり，目的とする最終位相収束点に位相が合った出力信号を得ることができる。

図１は，本発明に係るＤＰＬＬ回路の構成例を示す図である。図１において，１はデジタル信号プロセッサ（ＤＳＰ）等によって構成されるデジタルフィルタ演算部，２は位相差カウントクロック信号生成部，３はデジタル位相比較器（ＤＰＤ），４はスレーブ発振器，５は１／Ｎ分周器である。

位相差カウントクロック信号生成部２は，図７および図８で説明した内部高精度発振器１０２，２０２およびアナログＰＬＬ回路１０３，２０３に相当する機能を持つ。ただし，生成する位相差カウントクロック信号の周波数は，入力基準信号の周波数ｆの整数倍の周波数ｎｆにΔｆ（ただし，０＜｜Δｆ｜＜ｆ）のオフセットを有する（ｎｆ＋Δｆ）の周波数となっている。

スレーブ発振器４は，図７に示すＤ／Ａ変換器１０５および電圧制御発振器１０６，または図８に示す直接周波数合成器２０５と同様なものである。また，１／Ｎ分周器５も，図７および図８に示す１／Ｎ分周器１０７，２０６と同様な回路で構成される。

本発明では，デジタルフィルタ演算部１が，図７および図８に示すデジタルループフィルタ（ＤＬＦ）１０４，２０４と異なる。本構成例では，デジタルフィルタ演算部１は，デジタル位相比較器３により測定した基準クロック信号 REF＿CLK と帰還クロック信号FB＿CLK とのＭ回分の位相差を積算する位相差積算部１１，積算した位相差をもとに仮の位相収束点を決める位相収束点設定部１２，基準クロック信号 REF＿CLK の位相と帰還クロック信号FB＿CLK の位相収束点との差を算出する収束点との位相差算出部１３，スレーブ発振器４に対する制御信号を出力するスレーブ発振器制御部１４を備える。

また，スレーブ発振器制御部１４は，仮の位相収束点のもとで周波数同期完了を確認する同期確認部１５と，周波数同期完了の確認の後に仮の位相収束点をあらかじめ設定された目的とする最終位相収束点に徐々に近づける位相収束点変更部１６とを備える。

図２は，図１に示すＤＰＬＬ回路の動作フローを示す。図２に従って，図１に示すＤＰＬＬ回路の同期制御方法を説明する。

〔ステップＳ１〕：引込みの際，Phase Build Out 処理により，スレーブ発振器４の出力クロックの周期に位相を合わせる。すなわち，基準クロック信号 REF＿CLK をトリガにし，１／Ｎ分周器５が出力する帰還クロック信号FB＿CLK の出力位相を，基準クロック信号 REF＿CLK の基準位相にできるだけ近い位置に設定する。

〔ステップＳ２〕：次に，Phase Build Out 後の位相で，基準クロック信号 REF＿CLK と帰還クロック信号FB＿CLK との位相差を，位相差カウントクロック信号生成部２が生成した位相差カウントクロック信号によって，デジタル位相比較器３がカウントすることにより測定する。測定はＭ回行い，位相差積算部１１でＭ回分の位相差を積算する。これにより，１／Ｍの精度で位相差を検出できるようにする。

〔ステップＳ３〕：位相収束点設定部１２は，ＤＰＬＬ回路出力の仮の位相収束点を，ステップＳ２で測定した数値として設定する。これにより，収束点との位相差算出部１３の出力は一時的に０になる。このため，瞬時に位相引込みが完了する。

〔ステップＳ４，Ｓ５〕：この時点では，位相は確立しているものの，基準クロック信号 REF＿CLK と帰還クロック信号FB＿CLK との周波数は一致していないため，収束点との位相差算出部１３によって周波数誤差分の誤差信号が検出され，スレーブ発振器制御部１４によって周波数制御が行われる。制御されるスレーブ発振器４のＶＣＯ周波数やＤＤＳの設定値の誤差にもよるが，この周波数制御による周波数同期に掛かる時間は，周波数誤差の大きさに応じて異なる。同期確認部１５によって，周波数同期が完了したことを確認したならば，次のステップＳ６へ進む。

〔ステップＳ６〕：周波数同期が完了したことを確認した後，位相収束点変更部１６は，位相収束点の補正数を所定のステップで減らしていくことにより，位相収束点設定部１２が設定した仮の位相収束点を，目的とする最終位相収束点に徐々に近づける。この補正数を変化させる方法は，デジタルフィルタ演算部１のファームウェアによって任意に設定することができる。

〔ステップＳ７，Ｓ８〕：仮の位相収束点が最終位相収束点になったならば，位相収束点変更部１６による位相収束点の変更処理を中止し，以後，通常のＤＰＬＬ制御による周波数位相同期制御を続ける。

ステップＳ５において，周波数同期が完了したことを確認する方法として，例えば以下の方法のいずれかを用いることができる。
（１）デジタル位相比較器３による位相差カウント結果から判定する方法。
（２）スレーブ発振器４として電圧制御発振器（ＶＣＯ）を用いたＤＰＬＬ方式の場合，ＶＣＯの制御電圧から判定する方法。
（３）スレーブ発振器４として直接周波数合成器（ＤＤＳ）を用いたＤＰＬＬ方式の場合，ＤＤＳの制御信号から判定する方法。
（４）あらかじめ使用条件を想定し，周波数同期確立までに必要な時間を算出し，その時間分だけ待って，位相収束点の補正過程へ移行する方法。

図３は，本発明の一実施例を示すＤＰＬＬ回路ブロック図である。このＤＰＬＬ回路では，スレーブ発振器として直接周波数合成器（ＤＤＳ）４０を用いているが，図７に示すように，Ｄ／Ａ変換器１０５と電圧制御発振器（ＶＣＯ）１０６を用いることもできる。

入力される基準クロック信号 REF＿CLK の周波数は８ＫＨｚ，直接周波数合成器４０の出力信号は３．２４ＭＨｚである。１／Ｎ分周器５は，３．２４ＭＨｚの出力信号を，８ＫＨｚの帰還クロック信号FB＿CLK に分周する。

内部高精度発振器２０およびアナログＰＬＬ回路２１によって生成する位相差カウントクロック信号の周波数は，７７．７６ＭＨｚに２５０Ｈｚのオフセットを加えた７７．７６ＭＨｚ＋２５０Ｈｚである。すなわち，このＤＰＬＬ回路では，デジタル位相比較器３に入力する位相差カウントクロック信号のクロック周波数が，基準クロック信号 REF＿CLK の周波数の整数倍に対して，わずかに所望の値にオフセットしている。このクロック周波数のオフセットとデジタルフィルタ演算部１での平均化処理により，基準クロック信号 REF＿CLK と帰還クロック信号FB＿CLK との位相差精度を数倍に向上させることが可能になっている。すなわち，デジタル位相比較器３による一回の測定結果は整数であるが，Ｍ回の測定による平均化処理により精度が１／Ｍとなる。

Ｍ回の位相差の平均化処理の結果，デジタルフィルタ演算部１による位相差の検出結果は整数ではなく，小数で表せるため，位相同期の収束点を小数精度で処理・制御可能である。このため，基準クロック信号 REF＿CLK と帰還クロック信号FB＿CLK の入力クロックを瞬時に位相差カウントクロック信号周期×１／Ｍの分解能で，一致させることが可能となる。

なお，本実施例のデジタルフィルタ演算部１では，Ｍ回の測定結果をＭで割って，実際に位相差の平均値を求めて位相合わせを行うのではなく，Ｍで割る平均化処理を省略し，Ｍ回分の積算値のまま位相収束点に位相を合わせる処理を行うが，処理結果は，実質的に小数精度の平均化処理を行った結果と同じになる。

ＤＰＬＬの引込み時間を検討すると，図３に記入した周波数関係の設計となった場合，少なくともPhase Build Out の段階では，最大位相差が１／３．２４ＭＨｚで，位相差の時間はプラス・マイナスを考慮すると，±１／（３．２４ＭＨｚ×２）≒±１５４．３２ｎｓｅｃであったが，位相差カウントクロック信号の周波数７７．７６ＭＨｚ＋Δｆ（２５０Ｈｚ）の３２倍の平均化処理により，１／（７７．７６ＭＨｚ×２）≒±０．２ｎｓｅｃとなり，位相誤差を約１／７７０に短縮できることになる。これにより引込み時間が小さくできることと，誤差が小さいことにより周波数誤差を圧縮できることが明らかである。

また，ＤＰＬＬのアプリケーションとして，最終位相収束点を，基準クロック信号 REF＿CLK を基準にして，一定にする必要がある場合がある。図４に，本実施例における最終位相収束点の例を示す。

本実施例における８ＫＨｚの基準クロック信号 REF＿CLK を，約７７．７６ＭＨｚの位相差カウントクロック信号でカウントすると，７７．７６ＭＨｚ／８ＫＨｚ＝９７２０であるので，図４に示すように１周期は９７２０カウントの長さとなり，基準クロック信号 REF＿CLK に対する帰還クロック信号FB＿CLK の目的とする位相差（位相収束点）は，０〜９７２０の範囲で任意に定めることができる。本実施例では，このＤＰＬＬ回路の設計時に定められた最終的に目標とする帰還クロック信号FB＿CLK の基準クロック信号 REF＿CLK に対する最終位相収束点が８１９２であるものとする。

最初に，基準クロック信号 REF＿CLK と帰還クロック信号FB＿CLK との位相差が大きい状態で，位相差が最終位相収束点になるように，位相と周波数の同期制御を行うと，位相引込みに時間がかかることになる。そこで本実施例では，最初に計測された位相差を仮の位相収束点として位相収束点の補正を行い，仮の位相収束点に一旦高速に位相を引き込んだ後に，通常のＤＰＬＬ動作で周波数引込みを行う。この周波数引込みが完了したことを確認した後，ゆっくりと位相収束点の補正値を０「ゼロ」に近づけることで，極小の位相ステップで目的とする最終位相収束点への位相同期を完了することが可能となる。このゆっくりの程度はアプリケーションによって，ファームウェア処理内で任意に決めることができるが，最小位相ステップによる周波数誤差は，ＤＰＬＬの最小制御量でもあるので，システム上問題にはならない。

本実施例におけるデジタルフィルタ演算部１の動作をさらに詳しく説明する。本ＤＰＬＬ回路の周波数関係は，図３に示したように，基準クロック信号 REF＿CLK および帰還クロック信号FB＿CLK が８ＫＨｚ，直接周波数合成器４０の出力が３．２４ＭＨｚ，位相差カウントクロック信号の周波数が７７．７６ＭＨｚ＋２５０Ｈｚであるとする。また，基準クロック信号 REF＿CLK と帰還クロック信号FB＿CLK との位相合わせの位置である最終位相収束点は，図４に示したように，８１９２カウントであるとする。

（１）ＤＰＬＬ回路に基準クロックが印加された場合，ＤＰＬＬとして，クロック検出・クロック周波数の確認を行う。この動作については従来技術と同様であり，本発明には関係しない。

（２）まず，Phase Build Out を実行する。すなわち，基準クロック信号 REF＿CLK をトリガにし，１／Ｎ分周回路５の出力する帰還クロック信号FB＿CLK の出力位相を，基準クロック信号 REF＿CLK の基準位相関係に近くする。

１／Ｎ分周器５の入力周波数は３．２４ＭＨｚであるので，Phase Build Out の実行により，基準クロック信号 REF＿CLK と帰還クロック信号FB＿CLK との位相のずれは，最大で１／３．２４ＭＨｚ（秒）であり，プラス・マイナスを考えると，この位相のずれの範囲は，±１／（３．２４ＭＨｚ×２）＝±１５４．３ｎｓｅｃとなる。

（３）デジタルフィルタ演算部１は，基準クロック信号 REF＿CLK と帰還クロック信号FB＿CLK の位相関係を，デジタル位相比較器３からＭ個入手する。位相差カウントクロック信号のΔｆオフセットは２５０Ｈｚであり，８ＫＨｚ／２５０Ｈｚ＝３２であるので，この例ではＭ＝３２である。

図４に示したように，８ＫＨｚを位相差カウントクロック信号でカウントすると，９７２０カウントであり，デジタル位相比較器３から出力されるデータｘ₁，ｘ₂，…，ｘ₃₂は，それぞれ０〜９７２０の数値の整数であるが，上記（２）のPhase Build Out の実行によって，基準クロック信号 REF＿CLK と帰還クロック信号FB＿CLK との位相のずれの範囲は，上述のように±１５４．３ｎｓｅｃになるので，カウント数は，１回分の位相データについて８１９２±１２の範囲となる。

（４）デジタル位相比較器３の出力データｘ_i（ｉ＝１〜３２）の平均値（ｘ_ave）を，デジタルフィルタ演算部１にて演算し算出する。その平均値をＤＰＬＬの仮の位相収束点とし，ＤＰＬＬの周波数位相同期を行う。ここでは計算処理の簡易化のために，実際に平均値を算出する代わりに，３２倍の積算値で処理を進めるものとする。平均値で演算処理しても，積算値で演算処理しても，本発明の原理に変わりがあるわけではない。むしろ，積算値のまま演算したほうが高速処理が可能であり好ましい。

図５は，仮位相収束点を説明するための図である。図５に示すように，仮位相収束点は，最終位相収束点に対して±１２カウントの位置に定められることになる。

（５）ＤＰＬＬの周波数位相同期は，通常のＤＰＬＬ動作である。本発明のＤＰＬＬ動作では，一度検出した位相差が位相収束点になっているので，位相はほぼ一致済みとなる。位相が合った時点で，周波数誤差分が，段々とデジタル位相比較器３の位相データとして表れ，周波数が一致するよう，ＤＰＬＬの制御が行われる。このＤＰＬＬの動作により，基準クロック信号 REF＿CLK と帰還クロック信号FB＿CLK との位相関係が，補正した位相関係となり，同期が確立する。

（６）次に，この仮位相収束点を徐々に当初の位相基準点である最終位相収束点に変更していく。今回の周波数関係では，±１２の補正値があり，ステップ値は１／３２となるので，３２個の積算値では±３８４であり，この±３８４を段階的に０に近づけることを行う。この補正値が０になると，周波数がほとんど変わらない状態で最終位相収束点への位相同期が完了することになる。

図６はデジタルフィルタ演算部１の構成例を示す図である。本実施例において，位相収束点設定部１２は，位相収束点の補正値を記憶する位相収束点補正値記憶部１２１，あらかじめ設定された目的とする位相収束点の最終位相収束点情報を記憶する最終位相収束点情報記憶部１２２，および加算器１２３から構成される。収束点との位相差算出部１３は，位相差積算部１１の出力値と位相収束点設定部１２のマイナス出力値とを加算する加算器によって構成される。

与えられた最終位相収束点の値は８１９２であり，３２個の積算値では８１９２×３２となる。この値は，あらかじめ最終位相収束点情報記憶部１２２に記憶される。位相差積算部１１は，デジタル位相比較器３の３２個の出力データｘ_i（ｉ＝１〜３２）を積算する。この積算値Ｓ（＝Σ_i=1 ³²ｘ_i）を位相収束点補正値記憶部１２１へ送る。位相収束点補正値記憶部１２１は，最終位相収束点情報（８１９２×３２）から積算値Ｓを引いた値Ｃを補正値として記憶する。補正値Ｃは，±３８４の範囲の値となる。

加算器１２３により，最終位相収束点情報（８１９２×３２）から補正値Ｃが減算され，その結果が収束点との位相差算出部１３へ送られる。収束点との位相差算出部１３では，積算値Ｓから加算器１２３の出力を減算する処理を行う。この出力がスレーブ発振器制御部１４へ送られ，スレーブ発振器４に対する制御信号が生成される。

この状態で周波数同期が確定すると，位相収束点変更部１６は，位相収束点補正値記憶部１２１に記憶された補正値Ｃを，ｙステップごとに補正し０に近づける。更新するステップ値ｙは，システムのアプリケーション上，あらかじめ任意に決めることができる。最終位相までに到達する時間を早くしたい場合には，ｙを大きく設定し，ステップによる周波数変動を抑えたい場合には，ｙを小さい値に設定すればよい。

補正された収束点のもとでの周波数同期完了を確認する方法として，位相差カウント処理結果から判断する方法，またはスレーブ発振器４に対する制御信号の変動から判断する方法，または所定の時間が経過したときに周波数同期が完了したと判断する方法などを用いることができる。

本発明に係るＤＰＬＬ回路の構成例を示す図である。本発明に係るＤＰＬＬ回路の動作フローを示す図である。本発明の一実施例を示すＤＰＬＬ回路ブロック図である。本実施例における最終位相収束点の例を示す図である。仮位相収束点を説明するための図である。デジタルフィルタ演算部１の構成例を示す図である。従来のＤＰＬＬ回路ブロック図である。従来の他のＤＰＬＬ回路ブロック図である。ＤＰＬＬ回路の出力周波数の例を示す図である。

符号の説明

１デジタルフィルタ演算部
２位相差カウントクロック信号生成部
３デジタル位相比較器
４スレーブ発振器
５１／Ｎ分周器
１１位相差積算部
１２位相収束点設定部
１３収束点との位相差算出部
１４スレーブ発振器制御部
１５同期確認部
１６位相収束点変更部
２０内部高精度発振器
２１アナログＰＬＬ回路
４０直接周波数合成器

Claims

スレーブ発振器を含む位相同期ループにより周波数と位相とが入力基準信号に同期した出力信号を生成するデジタルＰＬＬ回路において，
入力基準信号と出力信号の帰還信号との位相差を，前記入力基準信号の周波数ｆの整数倍の周波数ｎｆにΔｆ（ただし，０＜｜Δｆ｜＜ｆ）のオフセットを有する（ｎｆ＋Δｆ）の周波数を持つ位相差カウントクロック信号によって測定し，その測定した位相差をＭ回分（Ｍ≧２）積算する位相差積算手段と，
前記位相差積算手段により積算した位相差をもとに，測定された位相差を仮の位相収束点として設定する位相収束点設定手段と，
前記積算した位相差と前記設定された仮の位相収束点とをもとに，前記スレーブ発振器に対する周波数同期制御の制御信号を出力する制御手段とを備える
ことを特徴とするデジタルＰＬＬ回路。
請求項１記載のデジタルＰＬＬ回路において，
前記設定された仮の位相収束点のもとで周波数同期完了を確認する同期確認手段と，
周波数同期完了を確認した後に，前記設定された仮の位相収束点を，あらかじめ設定された目的とする最終位相収束点に段階的に近づける位相収束点変更手段とを備える
ことを特徴とするデジタルＰＬＬ回路。
請求項２記載のデジタルＰＬＬ回路において，
前記同期確認手段は，入力基準信号と出力信号の帰還信号との位相差カウント処理結果，またはスレーブ発振器に対する制御信号，または所定の時間が経過したか否かによって，周波数同期完了を判断する
ことを特徴とするデジタルＰＬＬ回路。
スレーブ発振器を含む位相同期ループにより周波数と位相とが入力基準信号に同期した出力信号を生成するデジタルＰＬＬ回路の同期制御方法において，
入力基準信号と出力信号の帰還信号との位相差を，前記入力基準信号の周波数ｆの整数倍の周波数ｎｆにΔｆ（ただし，０＜｜Δｆ｜＜ｆ）のオフセットを有する（ｎｆ＋Δｆ）の周波数を持つ位相差カウントクロック信号によって測定し，その測定した位相差をＭ回分（Ｍ≧２）積算する過程と，
前記積算した位相差をもとに，測定された位相差を仮の位相収束点として設定する過程と，
前記積算した位相差と前記設定された仮の位相収束点とをもとに，前記スレーブ発振器に対する周波数同期制御の制御信号を出力する過程と，
前記設定された仮の位相収束点のもとで周波数同期完了を確認する過程と，
周波数同期完了を確認した後に，前記設定された仮の位相収束点を，あらかじめ設定された目的とする最終位相収束点に段階的に近づける過程とを有する
ことを特徴とするデジタルＰＬＬ回路の同期制御方法。