JPH06132819A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【目的】 基準クロック信号が断となった場合でも、設
計時に想定されていた状態での運用の保持を可能にし、
同期クロック信号の周波数の変動を防ぐ。 【構成】 クロック選択回路１０２は、断検出回路１０
１の制御で基準クロック信号または同期クロック信号を
分周対象クロック信号として選択する。微分回路１０４
は、分周対象クロック信号が分周された第１分周クロッ
ク信号に対する微分パルス信号を出力する。第２の分周
回路１０５は、微分パルス信号で分周のためのカウント
の初期化を行って同期クロック信号を分周し第２分周ク
ロック信号を出力する。フィルタ回路１０６は、第２分
周クロック信号のデューティ比の５０％からのずれを電
圧値で示す直流電圧信号を出力する。電圧制御発振器１
０７は、直流電圧信号の電圧値に基づき、分周対象クロ
ック信号の周波数に追従するように同期クロック信号の
周波数を変化させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、伝送装置等に用いられ
るＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路
に関する。

【０００２】

【従来の技術】従来、この種のＰＬＬ回路は、図２
（ａ）に示すように、基準クロック信号を入力信号とす
る第３の分周回路２０１と、同期クロック信号を入力信
号とする第４の分周回路２０２と、位相比較回路２０３
と、フィルタ回路２０４と、電圧制御発振器２０５とを
含んで構成されていた。なお、位相比較回路２０３は、
図２（ｂ）に示す排他的論理和回路等によって実現され
ていた。

【０００３】このように構成された従来のＰＬＬ回路
は、次のような動作を行っていた。なお、ここでは、図
２（ａ）中の信号Ａ〜Ｆが図５に示すようなものである
場合の動作について説明する。なお、図５は、同期クロ
ック信号（信号Ｂ）が基準クロック信号（信号Ａ）に同
期している状態での信号Ａ〜Ｆを示す図である。

【０００４】第３の分周回路２０１は、基準クロック信
号（信号Ａ）を所定の分周比（あらかじめ定められた分
周比。ここでは４倍であるものとする）で分周したクロ
ック信号（信号Ｃ）を出力する。

【０００５】第４の分周回路２０２は、電圧制御発振器
２０５の出力信号である同期クロック信号（信号Ｂ）を
第３の分周回路２０１の分周比と同一の分周比で分周し
たクロック信号（信号Ｄ）を出力する（図５に示すよう
に、基準クロック信号と同期クロック信号とが同期して
いる状態では、信号Ｃと信号Ｄとは１／４周期だけずれ
ている）。

【０００６】位相比較回路２０３は、第３の分周回路２
０１によって出力されたクロック信号（信号Ｃ）と第４
の分周回路２０２によって出力されたクロック信号（信
号Ｄ）とを比較し、両者の周波数の差を出力信号（信号
Ｅ）のデューティ比における５０％からのずれに反映さ
せる。図５に示す状態では基準クロック信号と同期クロ
ック信号とが同期しているので、信号Ｅのデューティ比
は５０％になっている（信号ＥのＨレベルの電圧値は５
Ｖであるものとする）。

【０００７】フィルタ回路２０４は、位相比較回路２０
３の出力信号を入力し、その電圧値の平均値を示す直流
電圧信号（信号Ｆ）を出力する。直流電圧信号は、位相
比較回路２０３の出力信号のデューティ比が５０％であ
るときには中心電圧である２．５Ｖを示しており、中心
電圧からのずれによって位相比較回路２０３の出力信号
のデューティ比における５０％からのずれ（すなわち、
同期クロック信号の周波数における基準クロック信号の
周波数からのずれ）を示している。

【０００８】電圧制御発振器２０５は、直流電圧信号を
入力し、その電圧値に基づいて同期クロック信号の周波
数を変化させ（基準クロック信号の周波数に追従するよ
うに変化させる）、基準クロック信号に同期した同期ク
ロック信号を出力するように働く。

【０００９】このような従来のＰＬＬ回路の定常状態
（基準クロック信号と同期クロック信号とが同期してい
る状態）において基準クロック信号が断となった場合に
は、第３の分周回路２０１によって出力されるクロック
信号が変化しなくなり（クロック信号でなくなり）、位
相比較回路２０３の出力信号（フィルタ回路２０４の入
力信号）のクロック幅（パルス幅）が大きく変化するこ
とになっていた（例えば、図５の状態で基準クロック信
号（信号Ａ）が断となると信号Ｅのクロック幅は２倍に
なる）。

【００１０】また、基準クロック信号が断となった場合
には、過渡的には（位相比較回路２０３の出力信号（フ
ィルタ回路２０４の入力信号）のクロック幅が変化して
いる際には）、その信号（図５中の信号Ｅ）のデューテ
ィ比が５０％からずれることになっていた。

【００１１】

【発明が解決しようとする課題】上述した従来のＰＬＬ
回路では、基準クロック信号が断となった場合に、フィ
ルタ回路（図２（ａ）ではフィルタ回路２０４）の入力
信号のクロック幅が大きく変化するので、当該ＰＬＬ回
路の設計時に想定されていた状態で当該ＰＬＬ回路を運
用することができなくなり、それに起因して同期クロッ
ク信号の定常位相誤差が大きくなる等の不都合が生じる
という欠点があった。

【００１２】また、基準クロック信号が断となった直後
の過渡状態においては、フィルタ回路の入力信号のデュ
ーティ比が５０％からずれることになるので、同期クロ
ック信号の周波数が大きく変動して基準クロック信号と
同期しなくなるという欠点があった。

【００１３】本発明の目的は、上述の点に鑑み、基準ク
ロック信号が断となった場合でも、フィルタ回路の入力
信号のクロック幅の変化を回避することができ、設計時
に想定されていた状態での運用を保持することができ、
同期クロック信号の周波数の変動を防ぐことが可能にな
るＰＬＬ回路を提供することにある。

【００１４】

【課題を解決するための手段】本発明のＰＬＬ回路は、
基準クロック信号が断であるか否かを検出する断検出回
路と、この断検出回路の検出に基づいて基準クロック信
号および同期クロック信号のいずれかを分周対象クロッ
ク信号として選択するクロック選択回路と、このクロッ
ク選択回路により選択された分周対象クロック信号の分
周を行い第１分周クロック信号を出力する第１の分周回
路と、この第１の分周回路により出力された第１分周ク
ロック信号に対する微分パルス信号を出力する微分回路
と、この微分回路によって出力された微分パルス信号に
よって分周のためのカウントの初期化を行って前記第１
の分周回路と同一の分周比で同期クロック信号の分周を
行い第２分周クロック信号を出力する第２の分周回路
と、この第２の分周回路により出力された第２分周クロ
ック信号のデューティ比が５０％からどれだけずれてい
るかを電圧値で示す直流電圧信号を出力するフィルタ回
路と、このフィルタ回路によって出力された直流電圧信
号の電圧値に基づいて分周対象クロック信号の周波数に
追従するように同期クロック信号の周波数を変化させる
電圧制御発振器とを有する。

【００１５】

【作用】本発明のＰＬＬ回路では、断検出回路が基準ク
ロック信号が断であるか否かを検出し、クロック選択回
路が断検出回路の検出に基づいて基準クロック信号およ
び同期クロック信号のいずれかを分周対象クロック信号
として選択し、第１の分周回路がクロック選択回路によ
り選択された分周対象クロック信号の分周を行い第１分
周クロック信号を出力し、微分回路が第１の分周回路に
より出力された第１分周クロック信号に対する微分パル
ス信号を出力し、第２の分周回路が微分回路によって出
力された微分パルス信号によって分周のためのカウント
の初期化を行って第１の分周回路と同一の分周比で同期
クロック信号の分周を行い第２分周クロック信号を出力
し、フィルタ回路が第２の分周回路により出力された第
２分周クロック信号のデューティ比が５０％からどれだ
けずれているかを電圧値で示す直流電圧信号を出力し、
電圧制御発振器がフィルタ回路によって出力された直流
電圧信号の電圧値に基づいて分周対象クロック信号の周
波数に追従するように同期クロック信号の周波数を変化
させる。

【００１６】

【実施例】次に、本発明について図面を参照して詳細に
説明する。

【００１７】図１（ａ）は、本発明のＰＬＬ回路の一実
施例の構成を示すブロック図である。

【００１８】本実施例のＰＬＬ回路は、断検出回路１０
１と、クロック選択回路１０２と、第１の分周回路１０
３と、微分回路１０４と、第２の分周回路１０５と、フ
ィルタ回路１０６と、電圧制御発振器１０７とを含んで
構成されている。このＰＬＬ回路は、基準クロック信号
を入力して基準クロック信号の周波数に同期した同期ク
ロック信号を出力する。

【００１９】第２の分周回路１０５は、図１（ｂ）に示
すような回路（「７４ＬＳ１６１」というＩＣ（Ｉｎｔ
ｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ））等によって実現さ
れる。ここで、第２の分周回路１０５は、リセット信号
端子（図２（ｂ）中ではＣＬ（ＣＬｅａｒ）端子）とク
ロック信号端子（図２（ｂ）中ではＣＫ（ＣｌｏｃＫ）
端子）とを有している。

【００２０】図３は、同期クロック信号が基準クロック
信号に同期している状態での本実施例のＰＬＬ回路中の
各部の信号（信号〜）を示す図である。

【００２１】図４は、同期クロック信号が基準クロック
信号に同期していない状態（基準クロック信号の周波数
が同期クロック信号の周波数よりも高い状態）での本実
施例のＰＬＬ回路中の各部の信号（信号〜）を示す
図である。

【００２２】次に、このように構成された本実施例のＰ
ＬＬ回路の動作について説明する。なお、ここでは、適
宜、図３および図４を参照しながら説明を行う。

【００２３】第１に、基準クロック信号が断となってい
ない場合（正常な場合）の動作について説明する。

【００２４】この場合には、断検出回路１０１は、基準
クロック信号（信号）が断でないこと（正常であるこ
と）を検出し、その旨をクロック選択回路１０２に通知
する。

【００２５】クロック選択回路１０２は、断検出回路１
０１の制御（上述の「断でない旨」を示す通知）に基づ
いて、基準クロック信号を分周対象クロック信号（信号
）として選択して第１の分周回路１０３に対して出力
する。

【００２６】第１の分周回路１０３は、分周対象クロッ
ク信号の分周を行い、微分回路１０４に対して分周結果
である第１分周クロック信号（信号）を出力する。な
お、図３および図４の例では、４倍の分周比で分周が行
われている。

【００２７】微分回路１０４は、第１分周クロック信号
の変化点（この場合には、立ち上がり点）における微分
パルス信号（信号）を生成し（第１分周クロック信号
の微分を行い）、その微分パルス信号を第２の分周回路
１０５のリセット信号端子に対して出力する。

【００２８】第２の分周回路１０５は、微分パルス信号
をリセット信号端子に入力し、同期クロック信号（信号
）をクロック信号端子に入力し、微分パルス信号によ
って分周のためのカウントの初期化を行って第１の分周
回路１０２と同一の分周比で同期クロック信号の分周を
行い、フィルタ回路１０６に対して分周結果である第２
分周クロック信号（信号）を出力する（図３および図
４中の信号のＨレベルの電圧値は５Ｖであるものとす
る）。この第２分周クロック信号は、分周対象クロック
信号（信号）と同期クロック信号（信号）との周波
数の差をデューティ比に反映した信号となる。すなわ
ち、第２分周クロック信号のデューティ比における５０
％からのずれは、分周対象クロック信号（基準クロック
信号が断でない場合には基準クロック信号であり、基準
クロック信号が断である場合には同期クロック信号であ
る）の周波数と同期クロック信号の周波数との差を示し
ている。

【００２９】フィルタ回路１０６は、第２分周クロック
信号を入力し、その第２分周クロック信号の電圧値の平
均値を示す直流電圧信号（信号）を電圧制御発振器１
０７に対して出力する。この直流電圧信号は、第２分周
クロック信号（信号）のデューティ比が５０％である
場合には中心電圧である２．５Ｖを示しており、中心電
圧からのずれによって第２分周クロック信号のデューテ
ィ比が５０％からどれだけずれているか（すなわち、同
期クロック信号の周波数が分周対象クロック信号の周波
数からどれだけずれているか）を示している。

【００３０】電圧制御発振器１０７は、直流電圧信号を
入力し、その直流電圧信号の電圧値に基づいて同期クロ
ック信号の周波数を変化させ（分周対象クロック信号、
すなわちこの場合には基準クロック信号の周波数に追従
するように変化させる）、基準クロック信号に同期した
同期クロック信号を出力するように働く。

【００３１】以上の動作において、基準クロック信号と
同期クロック信号とが同期している状態においては、図
３に示すように、第２分周クロック信号（信号）のデ
ューティ比は５０％となり、直流電圧信号（信号）の
電圧値は中心電圧である２．５Ｖとなる。すなわち、こ
の状態で安定して、同期状態が保持される。

【００３２】また、基準クロック信号と同期クロック信
号とが同期していない状態（同期状態に引き込まれるま
での過渡的な状態）においては、図４に示すように、第
２分周クロック信号（信号）のデューティ比が５０％
からずれることになり、直流電圧信号（信号）の電圧
値は中心電圧の２．５Ｖからずれることになる。したが
って、電圧制御発振器１０７は、出力信号である同期ク
ロック信号の周波数を分周対象クロック信号、すなわち
基準クロック信号の周波数に追従するように変化させ
（この場合には同期クロック信号の周波数を高くす
る）、同期クロック信号の周波数を同期状態に引き込ん
でいく。

【００３３】このようにして、基準クロック信号に対し
て同期（周波数同期）がとれた同期クロック信号を定常
的に得ることができる。

【００３４】第２に、基準クロック信号が断となった場
合（図３に示すような同期状態において基準クロック信
号が断となった場合）の動作について説明する。

【００３５】この場合には、断検出回路１０１は、基準
クロック信号（信号）が断であることを検出し、その
旨を示す信号をクロック選択回路１０２に対して出力す
る。

【００３６】クロック選択回路１０２は、断検出回路１
０１の制御（上述の「断の検出」を示す信号）に基づ
き、基準クロック信号ではなく同期クロック信号（信号
）を分周対象クロック信号（信号）として選択し、
その分周対象クロック信号を第１の分周回路１０３に対
して出力する。

【００３７】これにより、第１の分周回路１０３は同期
クロック信号を分周した第１分周クロック信号（信号
）を微分回路１０４に対して出力し、微分回路１０４
はその第１分周クロック信号に基づく微分パルス信号
（信号）を第２の分周回路１０５のリセット信号端子
に対して出力する。

【００３８】第２の分周回路１０５は、微分パルス信号
をリセット信号端子に入力し、同期クロック信号（信号
）をクロック信号端子に入力し、微分パルス信号によ
って分周のためのカウントの初期化を行って同期クロッ
ク信号の分周を行い、第２分周クロック信号（信号）
を出力する。

【００３９】この場合に、微分パルス信号は同期クロッ
ク信号に基づいて生成されており、第１の分周回路１０
３の分周比と第２の分周回路１０５の分周比とは等しく
設定されているので、第２分周クロック信号のデューテ
ィ比は５０％となる。

【００４０】したがって、基準クロック信号の断が発生
しても、第２分周クロック信号（信号）は当該断の発
生以前とほとんど変化しないことになる。すなわち、フ
ィルタ回路１０６の入力信号（第２分周クロック信号）
のクロック幅に変動が生ずることなく、本実施例のＰＬ
Ｌ回路の設計時に想定されていた状態で当該ＰＬＬ回路
を運用することができる。

【００４１】フィルタ回路１０６は、この第２分周クロ
ック信号に基づいて直流電圧信号（信号。中心電圧
（２．５Ｖ）の電圧値を持つ信号）を生成し、その直流
電圧信号を電圧制御発振器１０７に対して出力する。

【００４２】電圧制御発振器１０７は、この直流電圧信
号に基づき、安定した同期クロック信号（基準クロック
信号が断となる前とほぼ同一の周波数のクロック信号）
を出力する。

【００４３】以上のようにして、図３に示す同期状態で
基準クロック信号の断が発生しても基準クロック信号と
同期クロック信号との同期状態が安定に保持される。

【００４４】

【発明の効果】以上説明したように本発明は、断検出回
路，クロック選択回路，第１の分周回路，微分回路，第
２の分周回路，フィルタ回路および電圧制御発振器を設
けることにより、基準クロック信号と同期クロック信号
とが同期している状態で基準クロック信号が断となった
場合に、フィルタ回路の入力信号のクロック幅が変化し
ないようにすることができ、当該ＰＬＬ回路の設計時に
想定されていた状態での当該ＰＬＬ回路の運用を保持す
ることが可能になり（これによって、同期クロック信号
の定常位相誤差が大きくなる等の不都合の発生を回避す
ることができる）、過渡的にも同期クロック信号の周波
数が変動する（同期クロック信号が基準クロック信号と
同期しなくなる）ことがないようにすることができ、安
定した同期クロック信号を出力することが可能になると
いう効果がある。

【図面の簡単な説明】

【図１】（ａ）は本発明のＰＬＬ回路の一実施例の構成
を示すブロック図であり、（ｂ）は（ａ）中の第２の分
周回路の一例を示す図である。

【図２】（ａ）は従来のＰＬＬ回路の一例の構成を示す
ブロック図であり、（ｂ）は（ａ）中の位相比較回路の
一例を示す図である。

【図３】図１（ａ）に示すＰＬＬ回路の具体的な動作を
説明するための図（基準クロック信号と同期クロック信
号とが同期している状態での当該ＰＬＬ回路中の各部の
信号を示す図）である。

【図４】図１（ａ）に示すＰＬＬ回路の具体的な動作を
説明するための図（基準クロック信号と同期クロック信
号とが同期していない状態での当該ＰＬＬ回路中の各部
の信号を示す図）である。

【図５】図２（ａ）に示すＰＬＬ回路の具体的な動作を
説明するための図である。

【符号の説明】

１０１ 断検出回路 １０２ クロック選択回路 １０３ 第１の分周回路 １０４ 微分回路 １０５ 第２の分周回路 １０６ フィルタ回路 １０７ 電圧制御発振器

Claims (1)

【特許請求の範囲】
1. 【請求項１】 基準クロック信号が断であるか否かを検
   出する断検出回路と、 この断検出回路の検出に基づいて基準クロック信号およ
   び同期クロック信号のいずれかを分周対象クロック信号
   として選択するクロック選択回路と、 このクロック選択回路により選択された分周対象クロッ
   ク信号の分周を行い第１分周クロック信号を出力する第
   １の分周回路と、 この第１の分周回路により出力された第１分周クロック
   信号に対する微分パルス信号を出力する微分回路と、 この微分回路によって出力された微分パルス信号によっ
   て分周のためのカウントの初期化を行って前記第１の分
   周回路と同一の分周比で同期クロック信号の分周を行い
   第２分周クロック信号を出力する第２の分周回路と、 この第２の分周回路により出力された第２分周クロック
   信号のデューティ比が５０％からどれだけずれているか
   を電圧値で示す直流電圧信号を出力するフィルタ回路
   と、 このフィルタ回路によって出力された直流電圧信号の電
   圧値に基づいて分周対象クロック信号の周波数に追従す
   るように同期クロック信号の周波数を変化させる電圧制
   御発振器とを有することを特徴とするＰＬＬ回路。