JP2000241524A

JP2000241524A - デジタルプロセッシングｐｌｌ

Info

Publication number: JP2000241524A
Application number: JP11039153A
Authority: JP
Inventors: Takashi Umeda; 孝志梅田
Original assignee: Toyo Communication Equipment Co Ltd
Current assignee: Toyo Communication Equipment Co Ltd
Priority date: 1999-02-17
Filing date: 1999-02-17
Publication date: 2000-09-08

Abstract

(57)【要約】【課題】ＳＡの影響を除去しながら同期するまでの時
間が短く且つセシウム発振器と同等な周波数安定度を有
する安価で保守作業が少ない標準信号発振器を提供す
る。【解決手段】電圧制御発振器（ＶＣＯ）７の出力信号
とＧＰＳからの基準入力信号とを比較し、両方の位相が
一致するようにＰＬＬ制御部３を用いてＶＣＯ７を制御
するデジタルプロセッシングＰＬＬにおいて、ＰＬＬ制
御部３は、制御開始から所定時間が経過するまでＶＣＯ
制御電圧が変化する量を予めＶＣＯ個別に計測された制
御電圧−周波数特性データと比較して演算することによ
り、目的とする周波数を発生させるＶＣＯ制御電圧を得
る高速引き込み制御手段２２を備えることを特徴とする
デジタルプロセッシングＰＬＬ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電圧制御発振器の
発振周波数の制御を行うデジタルプロセッシングＰＬＬ
（フェーズ・ロックド・ループ：位相同期ループ）に関
し、更に詳しくは、電圧制御型水晶発振器（ＶＣＸＯ）
の出力信号の位相を、ＧＰＳ（グローバル・ポジショニ
ング・システム：全地球測位システム）からの基準入力
信号の位相と比較し、両方の信号の位相が一致するよう
にＰＬＬ制御部を用いてＶＣＸＯの制御を行うデジタル
プロセッシングＰＬＬに関する。

【０００２】

【従来の技術】近年、高度情報化社会の進歩に伴い、情
報通信網における基準周波数に対する要求精度は高くな
っている。特に、デジタル有線通信網、及び、移動体通
信網では、基準周波数に高い精度を要求している。現
在、高精度の網同期を必要とする通信システムにおいて
は、標準発振器として、セシウム発振器（原子周波数標
準信号発振器）が利用されている。しかし、セシウム発
振器は高価であり、かつ、定期的に調整や保守作業が必
要であるという問題を有している。また、セシウム発振
器をマスタ発振器とすると共に高安定な水晶発振器を従
属発振器として基準周波数を発生及び分配させる通信シ
ステムでは、情報量の増加による高周波化に伴い、従属
発振器の周波数精度が不十分になる問題が発生してい
る。これは、例えば、従来の通信システムでは周波数の
同期のずれに対応するためにデータのバッファメモリを
設置しているが、高周波化により単位時間当たりに伝送
される情報量が増加すると、通信システム中に非常に多
くのバッファメモリが必要とされることによる。また、
通信周波数の高周波化により情報が高速且つ大量に通信
されるようになると、バッファメモリにデータを一時的
に蓄えること自体が高速通信を阻害する要因となる場合
があるため、バッファメモリを使用しない通信システム
が要望されている。そのため、高周波を使用する通信シ
ステムの従属発振器においては、セシウム発振器に比べ
ると比較的安価なルビジウム原子周波数標準信号発振器
を用いて、バッファメモリを不要にしている。しかし、
ルビジウム原子周波数標準信号発振器も、水晶発振器に
比べれば高価であり、精度を維持するためには、ランプ
交換やガスセル交換等を数年毎に行うこと等の定期的な
保守作業が必要であるという問題を有している。そこ
で、安価な通信システムを実現するためにＧＰＳのタイ
ミング信号を基準信号とした標準発振器が用いられるよ
うになった。即ち、電圧制御水晶発振器（ＶＣＸＯ）の
出力信号と、ＧＰＳから供給されるタイミング信号の位
相を比較して両者の位相差が零となるように、前記ＶＣ
ＸＯを制御する位相同期ループ（ＰＬＬ）を用いて標準
信号を得るものである。

【０００３】以下に、従来のＰＬＬによる標準発振器の
一例として、デジタルプロセッシングＰＬＬ（ＤＰＰＬ
Ｌ）を用いた場合の標準発振器について説明する。図４
は、ＤＰＰＬＬを用いた場合の標準発振器の構成ブロッ
ク図である。図４において、位相比較器１は、一方の入
力端より入力されるＧＰＳのタイミング信号である基準
入力信号の位相と、他方の入力端より入力される後述す
る分周器９の出力信号の位相とを比較し、両者の位相差
量に応じた信号を出力する。ＰＬＬ制御部３は、位相比
較器１からの位相差量を示す信号に応じて制御信号を生
成するものであり、後述するＶＣＸＯ７の出力信号を分
周した信号の位相が前記ＧＰＳからの基準入力信号の位
相に近づくように、ＶＣＸＯ７の制御信号をデジタル信
号で出力する。Ｄ／Ａ（デジタル／アナログ）変換器５
では、ＰＬＬ制御部３から出力されたデジタル制御信号
をアナログの制御電圧Ｖｃｏｎｔに変換して出力する。
ＶＣＸＯ７は、制御電圧Ｖｃｏｎｔに応じた発振周波数
にて発振する水晶発振器であり、その出力周波数の一部
は、後述する分周器９に送出される。分周器９は、所定
の分周比にて前記ＶＣＸＯ７の出力信号を分周して位相
比較器１へ出力するものである。図４に示した標準発振
器の動作を以下に説明する。ＧＰＳ衛星から受信した１
秒毎のＧＰＳタイミング信号は、基準入力信号として位
相比較器１の一方の入力端に入力される。位相比較器１
は、他方の入力端から入力される分周器９の出力信号と
基準入力信号の位相とを比較して両者の位相差に対応し
た信号を生成してＰＬＬ制御部３に出力する。ＰＬＬ制
御部３は、入力した信号からＶＣＸＯ７を制御するため
のデジタル信号を生成してＤ／Ａ変換器５に出力する。
Ｄ／Ａ変換器５は、デジタル信号をアナログの制御電圧
Ｖｃｏｎｔに変換して出力する。ＶＣＸＯ７は、入力
した制御電圧Ｖｃｏｎｔに対応した周波数（例えば、５
ＭＨｚ等）を生成して外部回路に供給すると共にその一
部を分周器９に出力する。分周器９は、ＶＣＸＯ７から
入力した周波数を分周（例えば、５ＭＨｚの周波数なら
１／５００００００）して１Ｈｚ（１秒間に１周期）の
信号として位相比較器１の他方の入力端に出力する。以
下、上述した動作が繰り返される。この動作の繰り返し
により、次第にＧＰＳタイミング信号とＶＣＸＯ７の出
力は同期する。

【０００４】図５は、図４中のＰＬＬ制御部３内をさら
に詳しく示したブロック図である。図５のＰＬＬ制御部
３は、標準発振器内部で生成された１秒毎にスイッチン
グ動作するスイッチ１１と、入力信号を平均化処理して
出力する第１の平均化処理部１２と、第１の平均化処理
部１２により平均化された出力を積分する積分演算部１
３と、第１の平均化処理部１２の出力と積分演算部１３
の出力を加算して出力する加算部１４と、加算部１４の
出力に水晶振動素子の感度定数Ａを乗算する乗算部１５
とを有している。また、積分演算部１３と加算部１４と
乗算部１５により完全積分型のループフィルター（特性
上は低域通過フィルタ）１６を構成しており、直流成分
に対しては大きな利得を持つようになっている。水晶振
動素子の感度定数Ａと積分定数Ｂの各定数により、ルー
プフィルタ１６の周波数特性（カットオフ周波数等）を
変えることができる。水晶の感度定数Ａ（比例定数）と
は、ループフィルター１６の出力が１ビットである時
に、ＶＣＸＯ７の周波数可変範囲を制御するためにＤ／
Ａ変換器５に入力するビット数を何ビット分にするかを
決める係数である。積分定数Ｂとは、ループフィルタ１
６により除去したい雑音の周波数を決定するための係数
である。図５に示したＰＬＬ制御部３の動作を以下に説
明する。位相比較器１からの信号は、スイッチ１１によ
り内部で生成された１秒毎の信号になって第１の平均化
処理部１２に入力される。第１の平均化処理部１２で
は、白色雑音を抑圧するためおよびサンプリング誤差を
キャンセルするために位相比較器１からの位相差を１０
秒分だけ平均化してループフィルタ１６に出力する。ル
ープフィルタ１６では、入力信号に対して適切な比例演
算と積分演算を行いＶＣＸＯ７を制御するためのデジタ
ル信号を出力する。上記したＰＬＬ制御を用いることに
より、位相比較器１からの位相差量の出力が徐々に小さ
な値となり、ＧＰＳのタイミング信号と同等の発振精度
を得ることができる。

【０００５】

【発明が解決しようとする課題】しかしながら、周知の
ようにＧＰＳタイミング信号にはＳＡ（セレクティブ・
アベーラビリティ）が加えられているため、ＧＰＳのタ
イミング信号を基準信号として利用したＰＬＬにより標
準信号を得る標準発振器では、周波数確度はセシウム発
振器を基準信号としたものに比べて劣化したものとな
る。尚、ＳＡとは、ＧＰＳのタイミング信号に重畳され
て加えられた意図的な位相ずれであって、専用（軍事
用）受信機においてはこのＳＡを利用して同期ずれを低
減し、測位精度を高める効果を奏するが、汎用受信機で
受信した場合には、むしろ周波数安定度の低下をもたら
すことになる。ＳＡは１周期が数十時間とゆっくりした
位相変動であり、従来のＤＰＰＬＬでは入力と出力の位
相差が０に近づくにつれて周波数も同期することから、
ＳＡを抑圧するためのＤＰＰＬＬ（ループフィルタ１
６）の比例定数及び積分定数を設定した場合には、１ｐ
ｐｓ（パルス／秒）に同期するまでに非常に長い時間が
必要になる。図６は、従来のＤＰＰＬＬにより周波数が
目的とする周波数に収束するまでの周波数応答（ｂ）及
び位相差が無くなるまでの位相応答（ａ）とを対比させ
て示したグラフであり、図６（ａ）の位相応答のグラフ
中で位相差が０と見なせるのは１４３０（Ｋｓｅｃ）以
上である（１４３０×１０００（秒）≒１６．５５
日）。従って、従来のＤＰＰＬＬによりＳＡを抑圧して
目的の周波数を得ようとするとする場合には、約１６．
５５日を要することとなる。このように、ＧＰＳのタイ
ミング信号を基準信号として利用してＤＰＰＬＬによっ
て標準信号を得る標準発振器では、セシウム発振器相当
の精度を得るために非常に長い時間が必要であるという
問題がある。本発明は、ＧＰＳから供給されるタイミン
グ信号を基準信号とするＤＰＰＬＬにおける上記問題を
解決するためになされたものであって、ＳＡの影響を除
去しながら同期するまでの時間が短く且つセシウム発振
器と同等な周波数安定度を有する安価で保守作業が少な
い標準信号発振器を提供することを目的とする。

【０００６】

【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載の本発明のデジタルプロセッシング
ＰＬＬは、電圧制御発振器（ＶＣＯ）の出力信号とＧＰ
Ｓからの基準入力信号とを比較し、両方の位相が一致す
るようにＰＬＬ制御部を用いて前記ＶＣＯを制御すると
共に、完全積分型のループフィルタを用いてセレクティ
ブ・アベーラビリティの影響を除去するデジタルプロセ
ッシングＰＬＬにおいて、前記ＰＬＬ制御部は、制御開
始から所定時間が経過するまでのＶＣＯ制御電圧が変化
する量を予めＶＣＯ個別に計測された制御電圧−周波数
特性データと比較して演算することにより、目的とする
周波数を発生させるＶＣＯ制御電圧を得る高速引き込み
制御手段を備えることを特徴とする。請求項２の本発明
は、請求項１に記載のデジタルプロセッシングＰＬＬに
おいて、前記ＶＣＯ制御電圧の変化量は、前記ＶＣＯに
入力する信号を生成するＤ／Ａコンバータの制御信号を
平均化して得ることを特徴とする。請求項３の本発明
は、請求項１または２に記載のデジタルプロセッシング
ＰＬＬにおいて、前記ループフィルタは、前記高速引き
込み制御手段が目的とする周波数を発生させるＶＣＯ制
御電圧を得た際に、ループフィルタ内の積分値を０にす
ることを特徴とする。

【０００７】

【発明の実施の形態】以下に本発明の実施形態を示した
図を用いて説明する。図６（ａ）の位相応答のグラフと
図６（ｂ）の周波数応答のグラフとを対比させると、位
相応答の最初のピーク点が現れる時点で周波数偏差が０
になっている。また、位相応答は、ループフィルタ１６
からの出力される制御値に対応して変化する。本発明で
は、上記に基づいて、ＶＣＸＯ７毎に位相応答の最初の
ピーク点に至る特性を制御値との関係を含めて予め検出
しておき、位相応答の最初のピーク点が現れる途中まで
の特性からその位相応答の最初のピーク点を予測し、予
想したピーク点における制御値をＰＬＬ制御部３からＤ
／Ａコンバータ５に出力し、その際に積分演算部１３の
積分値を０にして再度ＰＬＬ動作を始めることにより、
従来の方法より早く同期状態を得て、ＳＡの影響を除去
しながらセシウム発振器と同等な周波数安定度を有する
標準信号発振器を得る。図１は、本発明の一実施形態の
標準信号発振器の構成を示すブロック図である。尚、従
来技術を示した図５で用いた構成と同様な構成について
は、図１においても図５と同じ番号を付してその説明は
省略する。図１における第２の平均化処理部１９は、高
速引き込み制御部２２を構成するものであって、ループ
フィルタ１６から出力されるＤ／Ａ変換器５の制御値を
平均化して出力する。周波数オフセット制御部２０は、
第２の平均化処理装置１９と共に高速引き込み制御部２
２を構成するものであって、ＶＣＸＯ７毎に位相応答の
最初のピーク点に至る特性を制御値の変化に対応させて
予め検出し、例えばテーブル形式の制御値データとして
記憶している。周波数オフセット手段２０は、制御値の
変化により、位相応答における最初のピーク点が現れる
途中までの特性データを検出し、その制御値の変化した
データと予め記憶したテーブル形式の制御値データを比
較することによりそのピーク点を予測することにより、
位相応答のピーク点における制御値を算出する。そし
て、該制御値とループフィルタ１６から出力される制御
値との差分を出力する。第２の加算機２１は、ループフ
ィルタ１６から出力される制御値と周波数オフセット制
御部２０から出力される制御値との和、即ち位相応答の
ピーク点における制御値をＤ／Ａ変換器５に出力する。
ここで、周波数オフセット制御部２０における予測値の
設定方法について説明する。例えば、図２は、基準入力
信号と分周器９の出力信号との周波数偏差が１×１０−
９の時にループフィルタ１６から出力される制御値（制
御ビット数）と、その制御ビット数を第２の平均化処理
装置１９で平均化した値を示す図である。尚、同図はル
ープフィルタ１６の出力信号のみがＤ／Ａ変換器５に供
給されているものとする。図２に示すように、１×１０
^-9の周波数偏差をＤ／Ａ変換器５は（１×１０^-9）／
（６×１０^-13）≒１６３８（ビット）の制御ビット数
で制御するように設定されている。尚、この式における
６×１０^-13は、Ｄ／Ａ変換器５の制御ビット数１ビッ
ト当たりで制御可能なＶＣＸＯ７の発振周波数である。
この例においては、処理開始から１日後のＤ／Ａの制御
ビット数の平均値は８６４であり、この時の周波数偏差
ΔＦは、１．６７×１０^-10（ビット数で２７８ビッ
ト）である。ここで、８６４（制御ビットの平均値）／
２７８（周波数偏差）≒３．１の数式から予測のための
定数３．１が得られる。即ち、予め、この定数を求めて
おくことにより、制御ビットの平均値を定数にて除算す
れば、その時点における周波数偏差を推定することがで
きるのである。

【０００８】次に、本実施形態における周波数偏差の影
響をキャンセルして高速に同期する動作について説明す
る。ループフィルタ１６から出力される制御値には完全
積分型のループフィルター１６により抑圧できなかった
ＳＡの変動分が含まれるため、第２の平均化処理部１９
は、その制御値中に残った変動分を除去するべく、ルー
プフィルタ１６から出力されるＤ／Ａ変換器５の制御値
を平均化して出力する。周波数オフセット制御部２０に
おいて、図２におけるの１日目の制御ビット数の平均値
（８６４ビット）を３．１で除する事により周波数偏差
ΔＦに相当する制御ビット数（２７８ビット）を求め、
求めた周波数偏差ΔＦに相当する制御ビット数（２７８
ビット）とＤ／Ａ変換器５の制御ビット数（１３６０ビ
ット）を加算して第２の加算機２１に出力する。第２の
加算機２１からは、その加算された制御ビットを出力す
る。このようにして、Ｄ／Ａ変換器５に出力する制御ビ
ット数を、周波数偏差が「０」となるよう設定すること
ができる。上述したようにして、周波数偏差が「０」の
Ｄ／Ａ制御ビット数を出力できるまでの時間を短縮する
ことができても、ループフィルタ１６内の積分演算部１
３には積分値が残っているので、位相応答のピーク点か
ら位相応答が「０」になるまでの時間が必要になる。こ
の時間を短縮するために積分演算部１３に残っている積
分値を「０」にリセットして、再度、ＰＬＬ制御部３の
動作を開始する。このようにして、本実施形態の標準信
号発振器では、１日の平均化処理部１９の平均化結果を
用いて、ＳＡの影響を除去すると共に周波数偏差が
「０」の制御値を演算により出力することができること
から、ＰＬＬ回路による収束を待つ従来の方法よりも高
速に周波数偏差を「０」にすることができる。また、そ
の際に、積分演算部１３に残っている積分値を一旦
「０」にして、再度、ＰＬＬ制御部３をスタートさせる
ことにより、位相応答のピーク点から位相応答が「０」
になるまでの時間を短縮することができる。

【０００９】本発明の発明者が上述した実施形態を検証
するために行った実験によると、実際のＧＰＳ信号に重
畳されるＳＡの周波数特性は、１日〜２日周期の位相変
動を含んでおり、変動量は最大で±３００ｎｓｅｃ程度
であった。その実際のＳＡのＰＬＬ制御部３への入力信
号における位相変動と、本実施形態のＰＬＬ制御部３を
用いてＳＡを抑圧したＶＣＸＯ７の出力信号における位
相変動とを１ヶ月分記録したデータを図３に示す。図３
において、ＧＰＳから供給される基準入力信号の位相変
動は、上記したように最大±３００ｎｓｅｃ程度である
が、ＶＣＸＯ７の出力信号における最大位相変動は、±
５０ｎｓｅｃ程度以内におさまっている。従って、本実
施形態のＰＬＬ制御部３を用いてＳＡを抑制したＶＣＸ
Ｏ７の出力信号は、標準信号発振器として十分な特性を
得ていると判断できる。尚、本実施形態で利用したＶＣ
ＸＯ７の安定度は、１０秒間（１０Ｓ）で、ドリフト量
は３×１０^-13程度とセシウム発振器に匹敵する値が得
られた。また、本実施形態で用いた発振器のコストはＧ
ＰＳ受信部を含めてもセシウム発振器の１／４程度であ
った。本発明は、上記の如くＰＬＬ制御部３に高速引き
込み制御部２２を設けることにより、ＳＡの影響を除去
しながら高速に周波数を同期させて、標準信号発振器並
に安定したＶＣＸＯ７の出力を得ることができる。従っ
て、本発明を用いることにより、安価で保守作業が少な
いＧＰＳ信タイミング信号と水晶発振器を用いた発振器
であっても、高価で定期的な保守作業が必要であるセシ
ウム発振による標準信号発振器と同等な高精度の標準信
号発振器を提供することができる。また、ループフィル
タにより抑圧できなかったＳＡの変動分を抑圧でき、周
波数を高速に同期させるだけでなく、位相についても高
速に同期させることができる。

【００１０】

【発明の効果】上記のように請求項１の本発明は、保守
作業が少なく安価なＧＰＳタイミング信号と水晶発振器
を用いた発振器であっても、高速引き込み制御部を備え
たことにより高速に周波数を同期させることができるこ
とから、ＳＡの影響を除去しながら同期するまでの時間
が短く且つ保守作業が必要で高価なセシウム発振器と同
等な周波数安定度を有することができる。請求項２の本
発明では、ＶＣＯ制御電圧の変化量は、ＶＣＯに入力す
る信号を生成するＤ／Ａコンバータの制御信号を平均化
して得ることから、ループフィルタにより抑圧できなか
ったＳＡの変動分を抑圧できる。請求項３の本発明で
は、ループフィルタは、高速引き込み制御手段が目的と
する周波数を発生させるＶＣＯ制御電圧を得た際に、ル
ープフィルタ内の積分値を０にすることから、周波数を
高速に同期させるだけでなく、位相についても高速に同
期させることができる。

【図面の簡単な説明】

【図１】本発明の一実施形態の構成を示すブロック図で
ある。

【図２】入力と出力の周波数偏差が１×１０^-9の時のＤ
／Ａ変換器の制御値（制御ビット数）と、その制御ビッ
ト数を平均化した値を示す図である。

【図３】実際のＳＡのＰＬＬ制御部への入力信号におけ
る位相変動と、本実施形態のＰＬＬ制御部を用いてＳＡ
を抑圧したＶＣＸＯ７の出力信号における位相変動とを
１ヶ月分記録したデータを示す図である。

【図４】ＤＰＰＬＬを用いた場合の標準発振器の構成ブ
ロック図である。

【図５】図４中のＰＬＬ制御部３内をさらに詳しく示し
たブロック図である。

【図６】従来のＤＰＰＬＬにより周波数が目的とする周
波数に収束するまでの周波数応答（ｂ）及び位相差が無
くなるまでの位相応答（ａ）とを対比させてグラフで示
した図である。

【符号の説明】

１・・・位相比較器、３・・・ＰＬＬ制御部、５・・・
Ｄ／Ａ変換器、７・・・電圧制御型水晶発振器、９・・
・分周器、１１・・・スイッチング部、１２・・・第１
の平均化処理部、１３・・・積分演算部、１４・・・第
１の加算器、１５・・・乗算器、１６・・・ループフィ
ルタ、１９・・・第２の平均化処理部、２０・・・周波
数オフセット制御部、２１・・・第２の加算器、２２・
・・高速引き込み制御部、Ａ・・・水晶の感度定数（比
例定数）、Ｂ・・・積分定数

Claims

【特許請求の範囲】

【請求項１】電圧制御発振器（ＶＣＯ）の出力信号と
ＧＰＳからの基準入力信号とを比較し、両方の位相が一
致するようにＰＬＬ制御部を用いて前記ＶＣＯを制御す
ると共に、完全積分型のループフィルタを用いてセレク
ティブ・アベーラビリティの影響を除去するデジタルプ
ロセッシングＰＬＬにおいて、前記ＰＬＬ制御部は、制御開始から所定時間が経過する
までのＶＣＯ制御電圧が変化する量を予めＶＣＯ個別に
計測された制御電圧−周波数特性データと比較して演算
することにより、目的とする周波数を発生させるＶＣＯ
制御電圧を得る高速引き込み制御手段を備えることを特
徴とするデジタルプロセッシングＰＬＬ。
【請求項２】前記ＶＣＯ制御電圧の変化量は、前記Ｖ
ＣＯに入力する信号を生成するＤ／Ａコンバータの制御
信号を平均化して得ることを特徴とする請求項１に記載
のデジタルプロセッシングＰＬＬ。
【請求項３】前記ループフィルタは、前記高速引き込
み制御手段が目的とする周波数を発生させるＶＣＯ制御
電圧を得た際に、ループフィルタ内の積分値を０にする
ことを特徴とする請求項１または２に記載のデジタルプ
ロセッシングＰＬＬ。