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Die
Erfindung betrifft einen digitalen Phasenregelkreis zur Erzeugung
einer Ausgangsfrequenz mit Hilfe eines digital gesteuerten Oszillators.
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Digitale
Phasenregelschleifen, sogenannte PLL (Phase-Locked Loop) kommen
in einer Vielzahl von integrierten Schaltungen zum Einsatz. PLL
dienen als Takt- und Frequenzsynthesizer, -Generatoren und -Multiplizierer,
sie kommen in Zeit-, Daten- und
Taktrückgewinnungsschaltungen
zum Einsatz und werden ferner in Empfangs- und Sendeschaltkreisen
von phasen- oder frequenzmodulierten Systemen verwendet.
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Bisherige
Anwendungen verwenden zumeist analoge PLL, welche einen Phasen/Frequenz-Detektor
(PFD: Phase/Frequency Detector) umfassen, der die Ausgangsfrequenz
eines spannungsgesteuerten Oszillators (VCO: Voltage Controlled
Oscillator) mit einer Referenzfrequenz vergleicht und als Ausgangssignal
eine Spannung erzeugt, welche die Information der Phasen- und Frequenzdifferenz
zwischen der Ausgangsfrequenz des spannungsgesteuerten Oszillators
und der Referenzfrequenz enthält.
Das Spannungssignal wird einer Ladungspumpe (CP: Charge Pump) zugeführt, welche
das Spannungssignal in ein entsprechendes Stromsignal umsetzt. Dieses
Stromsignal wird einem Schleifenfilter (LF: Loop Filter) zugeführt, dessen
Ausgangssignal den spannungsgesteuerten Oszillator ansteuert. Im
Rückkopplungspfad
zwischen dem spannungsgesteuerten Oszillator und dem Phasen/Frequenz-Detektor kann
ein Frequenzteiler mit einem Teilerfaktor N angeordnet sein. Im
eingeregelten Zustand der PLL entspricht die Ausgangsfrequenz des
spannungsgesteuerten Oszillators der N-fachen Referenzfrequenz.
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In
jüngster
Zeit wird der Entwurf und die Implementierung von vollständig integrierten
PLL angestrebt. Dabei liegen bei der Verwendung moderner CMOS Technologien
Bedingungen (beispielsweise verminderte Spannungs- und Leistungsversorgung, Gate-Leckströme, reduziertes
gm·r
Produkt (Verstärkung))
vor, die für
analoge Schaltungskreise weniger günstig als für digitale Schaltkreise sind.
Zukünftige CMOS
Technologien werden schnellere nMOS und pMOS Transistoren zur Verfügung stellen,
die für
digitale Schaltkreise exzellent geeignet sind. Darüber hinaus
werden mehr als acht Metall-Lagen realisierbar sein, die spiralförmige Induktor-Strukturen
ermöglichen,
und es besteht die Möglichkeit,
MOS-Varaktor-Felder zu realisieren. Dadurch wird die Realisierung
von digital gesteuerten VCO, sogenannte DCO (Digital Controlled
Oscillator) im Vergleich zu analogen Oszillatoren begünstigt.
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Aus
der den nächstliegenden
Stand der Technik darstellenden Patentschrift
DE 100 22 486 C1 ist eine
digitale Phasenregelschleife bekannt, welche in integrierter Form
realisierbar ist. Die Phasendetektoreinrichtung dieser Schaltung
umfasst einen im Wesentlichen analogen Phasen/Frequenz-Detektor.
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In
der Schrift
US 6,580,376
B2 ist ein Phasenregelkreis beschrieben, in welchem ein
digitales Phasenfehlersignal durch einen digitalen Integrationsblock
integriert und anschließend
in ein analoges Signal gewandelt wird. Das integrierte analoge Signal
wird einem spannungsgesteuerten Oszillator als Steuersignal zugeleitet.
Die Integrationslänge
des Integrationsblocks kann durch eine Erhöhung oder Verringerung der
Bit-Auflösung
von Schaltungen innerhalb des Integrationsblocks variiert werden.
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Die
Schrift
US 6,429,693
B1 offenbart eine weitere digitale PLL, welche kompatibel
mit modernen Sub-μ-CMOS
Technologien ist. Der digitale Phasen/Frequenz-Detektor umfasst
einen Zeit-zu-Digital-Wandler, dessen Auflösung durch die Schaltverzögerung eines
im CMOS Prozess realisierten Inverters gegeben ist.
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Bei
solchen digitalen Phasen/Frequenz-Detektoren wird ein Digitalwort,
das die Referenzfrequenz repräsentiert,
von einem Digitalwort, welches die (gegebenenfalls geteilte) Ausgangsfrequenz
des digital gesteuerten Oszillators betrifft, subtrahiert, um den
Phasen/Frequenz-Fehlerwert zu erzeugen, welcher dem Ausgangssignal
eines analogen Phasen/Frequenz-Detektors
entspricht. Der hauptsächliche
Nachteil dieser Vorgehensweise besteht im dem Auftreten von nicht
kontrollierbaren Störfrequenzen (spurious
frequencies), welche aufgrund der endlichen Wortlänge der
voneinander zu subtrahierenden Digitalwörter entstehen.
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In
der Veröffentlichung "Delta-Sigma Modulation
in Fractional-N Frequency Synthesis", T.A. Riley, M.A. Copeland und T.A.
Kwasniewski, Journal of Solid-State Circuits (JSSC), Band 28, Nr.
5, Seiten 553 bis 559, Mai 1993, ist die Verwendung eines Delta-Sigma
Modulators für
das einen Frequenzteiler ansteuernde Signal beschrieben. Der Frequenzteiler ist
als Zwei-Modulus-Teiler realisiert. Durch die Delta-Sigma Modulation
wird der Einfluss von Störfrequenzen
im Vergleich zu bekannten Fraktional-N-Teilern in Phasenregelschleifen
verringert.
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In
der Veröffentlichung "An Oversampling Delta-Sigma
Frequency Discriminator",
R.D. Beards, M.A. Copeland, IEEE Transactions on Circuits and Systems-II.:
Analog and Digital Signal Processing, Band 41, Nr. 1, Seiten 26
bis 32, Januar 1994, ist eine Frequenzentscheider-Schaltung angegeben,
die aus einem Zwei-Modulus Frequenzteiler und einem dem Frequenzteiler
nachgeschalteten Phasenkomparator besteht. Der Implementierungsvorteil
dieser Schaltung besteht darin, dass Zwei-Modulus Frequenzteiler relativ einfache
digitale Schaltkreise sind, die bei niedriger Leistungsaufnahme
mit hoher Frequenz (mehreren Gigahertz) betrieben werden können. Der Frequenzentscheider
wird im Frontend eines Zwischenfrequenz-Heterodyn-Empfängers eingesetzt.
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US 5,266,907 offenbart eine
Phasenregelschleife, bei der ein Delta-Sigma-Frequenzdetektor vorgesehen
ist.
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US 5,781,044 offenbart einen
Delta-Sigma-Frequenzsynthesizer, bei dem ein Delta-Sigma-Frequenzdiskriminator
und ein Schleifenfilter vorgesehen sind.
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Der
Erfindung liegt die Aufgabe zugrunde, einen digitalen Phasenregelkreis
anzugeben, der einen hohen Digitalisierungs grad aufweist und (dennoch)
exzellente PLL-Eigenschaften unter verschiedenen Bedingungen (Herstellungs-
und/oder Betriebsbedingungen) ermöglicht. Insbesondere sollen möglichst
keine Störfrequenzen
auftreten und PLL-Eigenschaften wie beispielsweise Jitter (Phasenrauschen),
Jittertoleranz, Bandbreite im eingeschwungenen Zustand, Frequenzauflösung, Phasen/Frequenz-Modulation
usw. über
geeignete Design-Parameter einfach und dem jeweiligen Einsatzbereich
entsprechend kontrolliert bzw. eingestellt werden können.
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Die
der Erfindung zugrunde liegende Aufgabenstellung wird durch die
Merkmale des Anspruchs 1 gelöst.
Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind
in den Unteransprüchen angegeben.
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Gemäß Anspruch
1 weist der erfindungsgemäße digitale
Regelkreis einen digital gesteuerten Oszillator zur Erzeugung einer
Ausgangsfrequenz auf. Ferner umfasst der digitale Regelkreis eine
Phasendetektoreinrichtung zum Erfassen der Phasendifferenz zwischen
einer Referenzfrequenz und einer von der Ausgangsfrequenz des Oszillators
abhängigen
Frequenz, und zum Umsetzen der Phasendifferenz in ein digitales
Steuersignal. Mittels eines digitalen Schleifenfilters wird das
digitale Steuersignal oder ein von dem digitalen Steuersignal abgeleitetes digitales
Signal dem digital gesteuerten Oszillator zur Einstellung der Ausgangsfrequenz
zugeleitet. Erfindungsgemäß kennzeichnet
sich der digitale Phasenregelkreis dadurch, dass die Phasendetektoreinrichtung
einen Delta-Sigma Frequenzentscheider umfasst.
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Durch
die Verwendung eines Delta-Sigma Frequenzentscheiders in der Phasendetektoreinrichtung
weist diese einen einfachen und für die Integration in Sub-μ-CMOS Prozesse
geeigneten Aufbau auf. Ein weiterer wesentlicher Vorteil besteht
darin, dass das durch die Frequenzquantisierung erzeugte Rauschen
in höhere
Frequenzbereich – oberhalb
der Übertragungsbandbreitengrenze
der eingeschwungenen PLL – verschoben
wird. Dadurch wird die Unterdrückung
von Störfrequenzen
entscheidend verbessert. Ein weiterer Vorteil der erfindungsgemäßen PLL
besteht darin, dass infolge des Delta-Sigma Frequenzentscheiders
auf einen Ladungspumpen-Schaltkreis im Signalweg hinter dem Frequenzentscheider
verzichtet werden kann. Infolgedessen kann erreicht werden, dass
der gesamte digitale Phasenregelkreis keinerlei integrierte oder
diskrete Kondensatoren um fasst. Darüber hinaus kann der erfindungsgemäße digitale
Phasenregelkreis ausgezeichnete Eigenschaften in Bezug auf Jitter
und Einschwingverhalten aufweisen.
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Gemäß einer
vorteilhaften Ausgestaltung ist dem Delta-Sigma Frequenzentscheider
eine digitale Frequenzsteuereinrichtung zur Erzeugung eines Frequenzwerte
enthaltenden digitalen Signals zur Ansteuerung des Schleifenfilters
nachgeschaltet. Diese Frequenzsteuereinrichtung kann durch einen
einfachen Zwei-Wege-Multiplexer realisiert sein.
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Nach
einer besonders bevorzugten Ausgestaltung der Erfindung ist das
digitale Schleifenfilter von dritter oder höherer Ordnung. Durch ein Schleifenfilter
dritter Ordnung wird eine Dämpfung
von –60 dB/Dekade
erreicht, wodurch das Frequenzquantisierungsrauschen ausreichend
weggefiltert wird.
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Das
digitale Schleifenfilter ist vorzugsweise vom Butterworth-, Bessel-,
Chebyshev- oder Cauer-Typ, wobei die beiden zuletzt genannten Filtertypen
aufgrund ihrer steilen Abschneidecharakteristik besonders bevorzugt
sind.
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Eine
weitere vorteilhafte Ausgestaltung der Erfindung kennzeichnet sich
dadurch, ein Wellendigitalfilter als digitales Schleifenfilter zu
wählen.
Wellendigitalfilter kommen mit einer geringeren Wortlänge der
Filterkoeffizienten und der internen Zustandsvariablen aus. Ferner
benötigen
Wellendigitalfilter eine geringere Leistungsaufnahme als übliche Digitalfilter. Ein
weiterer Vorteil bei der Verwendung von Wellendigitalfiltern besteht
darin, dass sie nach einem Überlaufen,
wie es beispielsweise von einem Rauschimpuls hervorgerufen werden
kann, ein exzellentes Wiederherstellungsverhalten zeigen. Aufgrund
der inhärenten
Passivität
eines Wellendigitalfilters sollte die Filterantwort auf einen Eingangs-Rauschimpuls vollständig verschwinden.
Wellendigitalfilter sind der Veröffentlichung "Explicit Formulas
for Lattice Wave Digital Filters",
L. Gazsi, IEEE Transactions on Circuits and Sys tems, Band 32, Nr.
1, Seiten 68 bis 88, Januar 1985, zu entnehmen.
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Eine
weitere vorteilhafte Ausgestaltung der Erfindung kennzeichnet sich
dadurch, dass zwischen der digitalen Frequenzsteuereinrichtung und
dem Schleifenfilter ein Integrator angeordnet ist. Der digitale
Integrator hat die Aufgabe, Frequenzinformation in Phaseninformation
umzusetzen. Obgleich der digitale Integrator auch an anderer Position
im Signalpfad, z.B. hinter dem Schleifenfilter oder zwischen einer
(im Folgenden noch näher
beschriebenen) Abtastraten-Umwandlungsschaltung und einem Noise-Shaper
(Rauschformungsstufe) vorgesehen sein kann, liegt seine optimale
Position zwischen der digitalen Frequenzsteuereinrichtung und dem
Schleifenfilter, da in dieser Position ein optimaler dynamischer Aussteuerbereich
und eine geringe Leistungsaufnahme gegeben sind.
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Eine
weitere vorteilhafte Weiterbildung der Erfindung kennzeichnet sich
dadurch, dass im Signalpfad hinter dem Schleifenfilter ein Quantisierer
angeordnet ist, welcher eine Neu-Quantisierung
von Eingangswerten auf Ausgangswerte mit reduzierter Wortbreite
vornimmt. Durch den Quantisierer kann einerseits die in der Regel
größere Wortbreite
im digitalen Schleifenfilter an die kleinere Wortbreite des Eingangs
des digital gesteuerten Oszillators angepasst werden. Zum anderen
kann – gemäß einer
besonders bevorzugten Ausgestaltung des Quantisierers – durch
eine Erhöhung
der Abtastrate im Quantisierer das durch den Quantisierungsfehler
verursachte Phasenrauschen (Jitter) zu höheren Frequenzen verschoben
werden. Dies ist insbesondere dann von Vorteil, wenn der Quantisierer
zusätzlich
einen Noise-Shaper umfasst, da dieser zwar das Phasenrauschen bei
niedrigen Frequenzen verringert, jedoch bei hohen Frequenzen verstärkt.
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Die
Erfindung wird nachfolgend anhand eines Ausführungsbeispiels und Varianten
desselben unter Bezugnahme auf die Zeichnungen erläutert; in diesen
zeigt:
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1 die
Architektur einer erfindungsgemäßen digitalen
PLL unter Verwendung eines digital gesteuerten Oszillators;
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2 den
Aufbau des in 1 gezeigten digitalen Prozessors;
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3 ein
Schaltbild des in 2 dargestellten überabtastenden
Delta-Sigma Frequenzentscheiders;
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4 ein
Schaltbild der in 2 gezeigten Frequenzsteuereinheit;
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5 ein
Schaltbild der in 2 dargestellten Quantisierungs-
und Ratenwandlungseinheit;
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6 eine
erste Variante der in 2 dargestellten Quantisierungs-
und Ratenwandlungseinheit;
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7 eine
zweite Variante der in 2 dargestellten Quantisierungs-
und Ratenwandlungseinheit;
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8 zwei
Schaubilder, in denen das Phasenrauschen bzw. das akkumulierte Phasenrauschen
(absoluter Jitter) über
der Frequenz dargestellt sind;
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9 ein
Schaubild, in welchem ein simuliertes Ausgangssignal des digital
gesteuerten Oszillators über
der Zeit dargestellt ist; und
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10 ein
Schaubild, in welchem das der 9 entsprechende
digitale Eingangssignal des digital gesteuerten Oszillators über der
Zeit dargestellt ist.
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1 zeigt
den generellen Aufbau einer erfindungsgemäßen digitalen PLL. Die digitale
PLL umfasst einen digitalen Pro zessor 1, welcher über einen digitalen
Steuerbus 2 mit dem Eingang 3 eines digital gesteuerten
Oszillators (DCO) 4 in Verbindung steht. Am Ausgang 5 des
digital gesteuerten Oszillators wird ein analoges Frequenzsignal
ausgegeben. Dieses wird über
eine elektrische Verbindung 6 einem ersten Eingang 7 des
digitalen Prozessors 1 zugeleitet. An einem zweiten Eingang 8 des
digitalen Prozessors 1 liegt eine Referenzfrequenz bzw.
ein Referenztakt Fref an.
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Die
in 1 dargestellte Schaltung kann in einem einzigen
integrierten Schaltkreis in vollständig integrierter Form ausgeführt sein.
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2 zeigt
ein Blockschaltbild des digitalen Prozessors 1. Dieser
umfasst ein Delta-Sigma Frequenzentscheider 11, eine digitale
Frequenzsteuereinheit 12, einen digitalen Integrierer 13,
ein digitales Schleifenfilter 14 sowie eine digitale Quantisierungs- und
Ratenumwandlungseinheit 15.
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Die
Referenzfrequenz Fref sowie das Ausgangssignal des digital gesteuerten
Oszillators 4 werden dem Delta-Sigma Frequenzentscheider 11 zugeleitet.
Die digitale Frequenzsteuereinheit 12 empfängt über einen
Eingang 16 Frequenzsynthese-Parameter. Filterparameter und gegebenenfalls auch
Zustandswerte können
dem digitalen Schleifenfilter 14 über einen Eingang 17 zugeleitet
werden. Der Aufbau der einzelnen Blöcke sowie die Funktionsweise
der in 2 dargestellten Schaltung werden im Folgenden
anhand der 3 bis 7 näher erläutert.
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3 zeigt
den Schaltungsaufbau des Delta-Sigma Frequenzentscheiders 11.
Das analoge Ausgangssignal des digital gesteuerten Oszillators 4 wird
dem Eingang einer Zwei-Modulus-Teilerschaltung 20 mit
geeignet gewählten
Teilerfaktoren N und N – L
zugeleitet. Das frequenzgeteilte Ausgangssignal Fdif der Zwei-Modulus
Frequenzteilerschaltung 20 steht einerseits mit dem Takteingang
eines Phasenvergleichers 21 in Verbindung und gibt andererseits
den Takt eines Verzögerungsgliedes 22 vor, über welches
ein Ausgangssignal F_digital des Phasenvergleichers 21 an
den Eingang 23 der Zwei-Modulus-Teilerschaltung 20 zur Auswahl
des Teilerfaktors angelegt ist. Der Frequenzvergleicher 21 ist
beispielsweise als einfaches D-Flipflop ausgeführt, wobei die Referenzfrequenz
Fref dem D-Eingang 8 des Flipflops 21 zugeleitet
wird.
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Der
Delta-Sigma Frequenzentscheider 11 (erster Ordnung) dient
dazu, die Frequenz/Phaseninformation des digital gesteuerten Oszillators 4 in
den digitalen Bereich umzuwandeln. In dem Delta-Sigma Frequenzentscheider 11 wird
eine grobe Quantisierung der Frequenzabweichung zwischen der Referenzfrequenz
Fref und der Ausgangsfrequenz des digital gesteuerten Oszillators 4 mit
einer 1-Bit Genauigkeit realisiert. Darüber hinaus wird der (binäre) Ausgangs-Bitstrom
F_digital Rauschumgeformt, d.h. das durch die Frequenzquantisierung
hervorgerufene Rauschen wird in einen höheren Frequenzbereich verschoben.
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Die
Funktionsweise des in 3 dargestellten Delta-Sigma
Frequenzentscheiders 11 ist im Stand der Technik bekannt
und beispielsweise in dem eingangs erwähnten Artikel "An Oversampling Delta-Sigma
Frequency Discriminator" von
R.D. Beards und A. Copeland, detailliert beschrieben. In diesem
Artikel wird gezeigt, dass die in 3 dargestellte
Schaltung die gleichen Eigenschaften wie ein klassischer Delta-Sigma Modulator erster
Ordnung aufweist, d.h. das Quantisierungsrauschen im Ausgang mittels
Hochpassfilterung unterdrückt.
Das Ausgangssignal (Bitstrom) F_digital des Flipflops 21 kann
dabei als das Vorzeichen der Phasendifferenz zwischen der Referenzfrequenz
Fref und dem Ausgangs-Frequenzsignal des digital gesteuerten Oszillators 4 betrachtet
werden, d.h. das Flipflop 21 wirkt als Phasenquantisierer
(Phasen-Entscheider) welcher eine 1-Bit Approximation dieser Phasendifferenz erzeugt.
Es wird ferner darauf hingewiesen, dass die Taktfrequenz Fdiv, mit
welcher das Flipflop 21 sowie das Verzöge rungsglied 22 getaktet
werden, und welche die Abtastrate des digitalen (binären) Ausgangs-Bitstroms
F_digital des Flipflops 21 darstellt, im eingeschwungenen
Zustand der PLL näherungsweise
der Referenzfrequenz Fref entspricht. Ferner wird darauf hingewiesen,
dass der Phasenvergleicher 21 in der Realität komplexer
aufgebaut sein kann und zusätzlich
zu dem D-Flipflop einen Phasen/Frequenz-Detektor aufweist, um im
Einschwingvorgang die Regelschleife in den eingeschwungenen Zustand
zu überführen.
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Der
Bitstrom F_digital wird der Frequenzsteuereinheit 12 zugeleitet.
Diese ist in 4 näher dargestellt. Ihre Aufgabe
besteht darin, die Ausgangsfrequenz des digital gesteuerten Oszillators 4 festzulegen.
Die Frequenzsteuereinheit 12 besteht im Wesentlichen aus
einem Zwei-Wege-Multiplexer MUX 30, dem zwei unterschiedliche
Frequenz-Steuerparameter vx und vy an seinen Multiplexer-Eingängen zugeleitet
werden. Der Multiplexer-Eingang 0 (d.h. der Frequenz-Steuerparameter
vy) wird gewählt,
wenn das Steuersignal F_digital den logischen Zustand 0 aufweist.
Andernfalls, d.h. wenn der logische Zustand des Steuersignals F_digital
1 beträgt, wird
der Multiplexer-Eingang
1 (d.h. der Frequenz-Steuerparameter vx) gewählt. Der jeweils gewählte Frequenz-Steuerparameter
vx bzw. vy ist als Digitalwort (mit beispielsweise einer Wortlänge 20) dargestellt
und bildet das Ausgangssignal F_synt der Frequenzsteuereinheit 12.
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Eine
Zusammenschau der 3 und 4 lässt erkennen,
dass der Ausgangs-Bitstrom F_digital des Delta-Sigma Frequenzentscheiders 11 sowohl
die Zwei-Modulus Frequenzteilerschaltung 20 als auch den
Multiplexer 30 steuert: Falls F_digital gleich 0 ist, beträgt der Teilerfaktor
der Zwei-Modulus-Teilerschaltung 20 zum
nächstfolgenden
Abtastzeitpunkt den Wert N und der Ausgangswert des Multiplexers 30 ist
der konstante Wert vy. Weist F_digital den Wert 1 auf, wird die
Zwei-Modulus-Teilerschaltung 20 im darauf folgenden Ab tastzeitpunkt
den Teilerwert N-L verwenden und der Wert von F_synt beträgt vx.
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Die
Werte von vy und vx sind konstant. Sie können vorausberechnet und in
einem ROM, RAM oder einem Flash-Speicherbaustein abgelegt sein.
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Der
nutzbare Frequenzbereich des digital steuerbaren Oszillators 4 hängt von
den zulässigen maximalen
und minimalen Werten ab, die über
den digitalen Steuerbus 2 vom Prozessor 1 zu dem
Oszillator 4 übertragen
werden können.
Es ist allgemein bekannt, dass durch eine Mittelung im Zeitbereich
die Frequenzauflösung
des Ausgangssignals des digital steuerbaren Oszillators 4 sehr
fein eingestellt werden kann und praktisch allein von der Bit-Genauigkeit
des digitalen Prozessors 1 abhängig ist. Wenn die PLL als
Frequenzsynthesizer betrieben wird, ergibt sich die synthetisierte
Ausgangsfrequenz des Oszillators 4 zu Fgoal = n·Fref, (1)wobei n eine
beliebige reelle Zahl und Fgoal die gewünschte Ausgangsfrequenz des
Oszillators 4 ist.
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Auf
diese Weise ist eine kontinuierliche Frequenzabstimmung möglich. Hierfür müssen Werte von
n so gewählt
werden, dass Fgoal den zulässigen Abstimmbereich
des Frequenzsynthesizers abdeckt.
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Bei
bekannten Werten für
Fgoal und Fref können
die Frequenz-Steuerparameter
vx und vy der Frequenz-Steuerschaltung 12 folgendermaßen berechnet
werden:
Der ganzzahlige Teilerfaktor N ergibt sich aus der Gleichung N = [Fgoal/Fref], (2) wobei [·] den
ganzzahligen Teil des Klammerausdrucks + 1 bezeichnet. Mit L wird
ein ganzzahliger Design-Parameter bezeichnet, der zur Wahl eines geeigneten
Wertes für
einen Teilerfaktor Nfrac gewählt
wird. Nfrac ergibt sich gemäß Nfrac = (N – Fgoal/Fref)/L. (3)
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Gemäß der aus
den Gleichungen (1) bis (3) folgenden Beziehung n = N – Nfrac·L (4)ist Nfrac
der mit L skalierte fraktionale Teilerfaktor.
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Die
Frequenz-Steuerparameter vy und vx werden nun gemäß den folgenden
Gleichungen definiert vy
= Nfrac
und
vx = Nfrac – 1 (5)
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Aus
den Gleichungen (1) bis (5) ergibt sich, dass für ein gegebenes Verhältnis von
Fgoal/Fref (d.h. für
einen gegebenen Teilerfaktor n) bei Verwendung von unterschiedlichen
Werten L unterschiedliche skalierte fraktionale Teilerfaktoren Nfrac
und damit auch unterschiedliche Frequenz-Steuerparameter vx und
vy erhalten werden.
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Die
Frequenzsteuereinheit 12 kann darüber hinaus zum Aufprägen einer
Frequenzmodulation auf das Ausgangssignal des digital gesteuerten
Oszillators 4 eingesetzt werden. Zur Erläuterung
dieser Möglichkeit
wird der skalierte fraktionale Teilerfaktor Nfrac in der folgenden
Form geschrieben: Nfrac
= Nfrac0 + mod_Nfrac, (6)wobei
Nfrac0 der (skalierte) fraktionale Teilerwert ohne Modulation und
mod_Nfrac der (skalierte) digitale Eingangswert für die Frequenzmodulation
ist. Unter der Annahme, dass die modulierte Ausgangsfrequenz des
digital gesteuerten Oszillators 4 durch den Ausdruck Fgoal = Fgoal0 + mod_freq (7)gegeben ist,
wobei Fgoal0 die Ausgangsfrequenz des Oszillators 4 ohne
Modulation und mod_freq die Modulationskomponente der Ausgangsfrequenz
des Oszillators 4 sind, ergibt sich aus Gleichung (4) die folgende
Beziehung: mod_freq
= –mod_Nfrac·L·Fref. (8)
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Da
L und Fref während
der Modulation konstant sind, kann durch eine geeignete digitale
Signalverarbeitung für
die nun variablen Frequenzsteuerparameter vx und vy eine digitale
Modulation der Ausgangsfrequenz des digital gesteuerten Oszillators 4 erzielt
werden.
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Gemäß 2 wird
das digitale Ausgangssignal F_synt der Frequenzsteuereinheit 12 dem
digitalen Integrierer 13 zugeleitet. Dieser wandelt die
digitale Frequenzinformation durch Integration in eine Phaseninformation
um. Die am Ausgang des Integrierers 13 bereitstehende Phaseninformation
stellt ein Phasenfehlersignal mit einem linearen Verhalten bezüglich der
Nachführcharakteristik
der PLL dar. Der digitale Integrierer 13 kann im Signalweg
auch an anderer Stelle, z.B. hinter dem Schleifenfilter 14 oder zwischen
der noch später
erläuterten
Ratenwandlungseinheit und dem Noise-Shaper (Rauschformungsstufe)
angeordnet sein.
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Aufgrund
der Linearität
des Phasenfehlersignals am Ausgang des Integrierers 13 kann
das digitale Schleifenfilter 14 in an sich bekannter Weise
realisiert sein. Die Verwendung eines digitalen Schleifenfilters 14 ermöglicht im
Vergleich zu analogen Filteranordnungen völlig neue Möglichkeiten: Erstens benötigt die
digitale PLL keine Ladungspumpe und damit auch keinerlei (integrierte
oder diskrete) Kondensatoren. Zweitens kann eine Übertragungsfunktion
der geschlossenen Schleife mit höherer
(dritter oder vierter) Ordnung ohne Verwendung von Induktoren oder
aktiven Schleifenfilter-Topologien realisiert werden. Drittens kann
die Form der Übertragungsfunktion
der geschlossenen Schleife gemäß der Butterworth-,
Bessel-, Chebyshev- und Cauer-Filterspezifikationen festgelegt werden.
Folglich können
mit digitalen Filtern hochselektive Abschneidecharakteristiken der Übertragungsfunktion
erzielt werden, die mit einer analogen PLL unter Verwendung einer
Ladungspumpe nicht erreichbar sind. Grund hierfür ist das Vorhandensein von
parasitären
Polen und Nullstellen bei einer analogen PLL, die Effekte zweiter Ordnung
auf die Übertragungsfunktion
der geschlossenen PLL ausüben
und dadurch die Stabilität
einer analogen PLL in nicht akzeptabler Weise beeinträchtigen.
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Für die vorliegende
Erfindung ist die Verwendung einer Übertragungsfunktion höherer (3ter
oder 4ter) Ordnung mit scharfer Abschneidefrequenz der (digitalen)
PLL für
die geschlossene Schleife sehr vorteilhaft, da, wie bereits erwähnt, der
hauptsächliche
Nachteil von digitalen Prozessoren das Vorhandensein von durch die
endliche Wortbreite bedingten Störfrequenzen
ist. Es ist wichtig, diese Störfrequenzen
bzw. Störtöne für alle Prozess-
und Temperaturvariationen, die während
der Herstellung oder dem Betrieb der PLL auftreten, kontrollieren
bzw. beherrschen zu können.
Denn Störtöne zerstören das Spektrum
der Ausgangsfrequenz der PLL und erhöhen den Störpegel (Noise Floor) der PLL.
Mit anderen Worten vermindern Störtöne die Phasenrauschqualität (Jitter-Qualität) der PLL.
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Wie
bereits erläutert,
besteht ein wesentlicher Vorteil des Delta-Sigma Frequenzentscheiders 11 darin,
Störtöne in den
Sperrbereich der Übertragungsfunktion
der digitalen PLL zu verschieben und dadurch die Möglichkeit
zu schaffen, diese mittels des Schleifenfilters wirkungsvoll zu
dämpfen.
Allerdings weist die Rauschformungsfunktion des Delta-Sigma Fre quenzentscheiders 11 eine
Rauschverstärkung
von +20 dB/Dekade auf, so dass ein üblicher Schleifenfilter zweiter
Ordnung die durch die Frequenzquantisierung bewirkten Störtöne nur mit –20 dB/Dekade
anstelle seiner eigentlichen Dämpfung
mit –40
dB/Dekade im Sperrbereich dämpft.
Um eine Dämpfung
von –40
dB/Dekade im Sperrbereich zu erreichen, ist daher mindestens ein
Schleifenfilter mit einer Dämpfung
von –60
dB/Dekade (d.h. mindestens ein Filter 3ter Ordnung) erforderlich,
wobei ein besonders scharfkantiges Abschneideverhalten durch Chebyshev
und Cauer-Filter der genannten Filterordnung erreicht wird.
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Es
ist bekannt, dass für
analoge PLL eine Rauschanalyse von zentraler Bedeutung ist. Nichts anderes
gilt für
eine PLL, die auf einer digitalen Signalverarbeitung beruht. Jedoch
bestehen Unterschiede zwischen dem digitalen und analogen Ansatz:
Bei Verwendung eines digitalen Schleifenfilters muss eine sogenannte "Bit-True"-Analyse hinsichtlich
zweier Aspekte durchgeführt
werden, nämlich
die Trunkierung (Abschneiden) von Bits auf Seiten des niederwertigsten
Bits (LSB: Least Significant Bit) und die Korrektur eines Überlaufs
an der Position des höchstwertigen
Bits (MSB: Most Significant Bit). Darüber hinaus muss durch eine
Skalierung der internen Digitalsignale innerhalb der Schleife der
dynamische Bereich der einzelnen digitalen Schaltungselemente optimal
genutzt und aufeinander abgestimmt werden. Diese Mechanismen erfordern
ein relativ hohes Knowhow im Bereich der Digitaltechnik. Zur Reduzierung
der Wortbreitenerfordernisse der Filterkoeffizienten und der internen
Zustandsvariablen ist es daher vorteilhaft, als Schleifenfilter 14 ein
Wellendigitalfilter einzusetzen. Dadurch wird sowohl die Leistungsaufnahme
des Filters als auch dessen Erholungseigenschaften bei einem plötzlichen Überlauf im
Eingangssignal günstig
beeinflusst.
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5 zeigt
eine erste Variante 15.1 der in 2 dargestellten
Quantisierungs- und Ratenwandlungseinheit 15. Die Quantisierungs-
und Ratenwandlungseinheit 15.1 umfasst einen Quantisierer 40,
welcher eine Ratenwandlungsstufe 41 speist. Der Ausgang
der Ratenwandlungsstufe 41 ist mit dem digitalen Steuerbus 2 verbunden.
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Das
digitale Filter wird mit der Frequenz Fdiv getaktet, welche im Allgemeinen
unterschiedlich zu der Frequenz Fgoal des Ausgangssignals des digital gesteuerten
Oszillators 4 ist. Infolgedessen ist zwischen dem Ausgang
des digitalen Schleifenfilters 14 und dem Eingang 3 des
digital gesteuerten Oszillators 4 eine Abtastratenwandlung
erforderlich. Darüber
hinaus ist die Wortbreite des in dem digitalen Schleifenfilter 14 verarbeiteten
Digitalsignals in der Regel größer (20
Bit oder mehr) als die zulässige
Eingangswortbreite des digital gesteuerten Oszillators 4, welche üblicherweise
kleiner als 14 Bit ist. Infolgedessen muss die Frequenz/Phaseninformation
(je nachdem ob, der Integrierer 13 an der in 2 dargestellten
Position oder erst innerhalb der Quantisierungs- und Phasenwandlungseinheit 15 vorgesehen ist)
nochmals quanitisiert werden (die erste Quantisierung auf einzelne
Bits wurde bereits in dem Delta-Sigma Frequenzentscheider 11 vorgenommen). Der
Quantisierer 40 wird im Folgenden als DCO-Quantisierer bezeichnet.
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Sofern
der durch den DCO-Quantisierer 40 verursachte Quantisierungsfehler
vernachlässigbar ist
(dies gilt beispielsweise für
n ≈ 1), kann
das Ausgangsfrequenzsignal des digitalen Schleifenfilters 14 direkt
quantisiert werden (die Abtastrate ist die Frequenz Fdiv und entspricht
im eingeschwungen Zustand näherungsweise
der Referenzfrequenz Fref). Die Ratenwandlung kann durch einen einfachen
Wiederholer (Repeater) 41 durchgeführt werden.
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In 6 ist
eine Variante 15.2 der Quantisierungs- und Ratenwandlungseinheit 15 für den Fall
n >> 1 dargestellt. In
diesem Fall ist Fgoal beträchtlich größer als
Fref, was den Normalfall in Sende-/Empfängerschaltkreisen von phasen-
bzw. frequenzmodulierten Systemen darstellt. Sofern der Einfluss des DCO-Quantisierers 40 nicht
vernachlässigt
werden kann, kann er durch die in 6 dargestellte
Anordnung deutlich vermindert bzw. vermieden werden. Da der Quantisierungsfehler
und seine spektrale Leistungsdichte umgekehrt proportional zu der
Taktfrequenz des DCO-Quantisierers 40 sind, kann der Quantisierungsfehler
des DCO-Qantisierers 40 durch eine Verschiebung der Taktfrequenz
des DCO-Qantisierers 40 zu höheren Frequenzen hin reduziert
werden. Zu diesem Zweck umfasst die in 6 dargestellte
Quantisierungs- und Ratenwandlungseinheit 15.2 eine Teilerschaltung 42,
mittels welcher ein geeigneter Takt für den DCO-Qantisierer 40 erzeugt wird.
Die Teilerschaltung 42 führt eine Teilung des eingangsseitig
von dem digital gesteuerten Oszillator 4 erhaltenen Ausgangssignals
durch den ganzzahligen Teilerfaktor M durch, und führt das
frequenzgeteilte Signal dem Takteingang des DCO-Qantisierers 40 zu.
Der Wert M ist so zu wählen,
dass eine ausreichende Reduzierung des Quantisierungsfehlers erhalten
wird. In diesem Fall werden zwei Abtastraten-Wandlungsstufen 43, 44 mit
unterschiedlichen Wandlungsfaktoren A und B benötigt. Die Abtastraten-Wandlungsstufe 43 mit
dem Wandlungsfaktor A ist dem DCO-Qantisierer 40 vorgeordnet,
während die
Abtastraten-Wandlungsstufe 44 mit
dem Wandlungsfaktor B dem DCO-Qantisierer 40 nachgeschaltet
ist. Die Abtastraten-Wandlungsstufe 43 interpoliert die
Abtastrate am Ausgang des Schleifenfilters Fdiv in eine Abtastrate,
die der Ausgangsfrequenz des digital gesteuerten Oszillators 4 geteilt
durch M entspricht. Die zweite Abtastraten-Wandlungsstufe 44 führt eine
Interpolation der Abtastrate um den Faktor M durch. Beide Abtastraten-Wandlungen
können unter
Verwendung eines einfachen Wiederholers realisiert werden.
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Durch
Wahl eines geeigneten Teilerfaktors M kann ein Kompromiss zwischen
Leistungsaufnahme und Beseitigung des Quantisierungsfehlers des DCO-Quantisierers 40 vorgenommen
werden. Je höher
die Taktfrequenz des DCO-Quantisierers, desto höher ist die Leistungsaufnahme
und desto geringer ist der Quantisierungsfehler der in 6 dargestellten
Schaltung.
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7 zeigt
eine dritte Variante 15.3 der Quantisierungs- und Ratenwandlungseinheit 15,
welche sich von der zweiten Variante 15.2 lediglich dadurch
unterscheidet, dass der DCO-Quantisierer 45 zusätzlich einen
Noise-Shaper enthält.
Diese Lösung ist
vorteilhaft, wenn trotz der (gegenüber Fdiv) erhöhten Taktrate
des DCO-Quantisierers 40 noch ein zu großer Quantisierungsfehler
verbleibt (d.h. ein kleiner Wert für M gewählt ist), oder wenn der kleine
Wert M Implementierungsprobleme bereitet. Der DCO-Quantisierer mit
Noise-Shaper 45 hat zwei Funktionen. Zum einen führt er die
erforderliche Quantisierung durch. Zum anderen vermindert er den Einfluss
des Quantisierungsfehlers durch eine Verschiebung des Phasenrauschens
(Jitter) zu höheren Frequenzen
hin. Der Noise-Shaper
vermindert daher den Einfluss des Quantisierungsfehlers (Phasenrauschen)
bei niedrigen Frequenzen, verstärkt
jedoch gleichzeitig das Phasenrauschen bei höheren Frequenzen. Im Fall eines
Noise-Shapers erster Ordnung beträgt die Verstärkung +20
dB/Dekade bei höheren
Frequenzen. Damit besteht die Möglichkeit, den
Teilerfaktor M und die Ordnung des Noise-Shapers so zu wählen und
aufeinander abzustimmen, dass der Quantisierungsfehler (unter Berücksichtigung
der Verstärkung
durch den jeweiligen Noise-Shaper) in einen optimalen Frequenzbereich
verschoben wird.
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Die
vorstehenden Ausführungen
zeigen, dass eine Vielzahl von Design-Parameter (L, Typ und Ordnung
des digitalen Schleifenfilters 14, Position des Integrierers 13,
M, Ordnung des Noise-Shapers im DCO-Quantisierer 45, Festlegung
der Wortbreite der einzelnen digitalen Schaltungselemente usw.) vorhanden
sind, um für
den jeweiligen Anwendungsfall diejenige PLL zu konzipieren, die
ein optimales Verhalten im Hinblick auf bei der Herstellung oder
im Betrieb auftretenden Prozess- oder Temperaturvariationen zeigt,
wobei die Erfordernisse zukünftiger CMOS
Technologien weit unterhalb μ-Strukturweiten eingehalten
bzw. ausgenutzt werden können.
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Nachfolgend
wird ein spezielles, die Allgemeinheit nicht einschränkendes
Beispiel der vorliegenden Erfindung vorgestellt:
Die grundlegenden
Parameter des digitalen Prozessors betragen zum Beispiel:
Fref
= 300 MHz; Fgoal = 4.8648 GHz;
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Bei
einer Wahl von L = 2 ergibt sich
n = 4864.8/300 = 16.216, folglich,
N = 17, N – L
= 15.
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Daraus
folgt Nfrac = (N – n)/L = (17 – 16.216)/2
= 0.392.
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Mit
diesen Werten ergeben sich für
die Frequenzsteuerparameter vy und vx folgenden Werte vy
= Nfrac = 0.392 vx = Nfrac – 1 = –0.608.
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Bei
Verwendung einer internen Wortbreite von 20 Bit für die Frequenzsteuereinheit 12 werden die
Frequenzsteuerparameter vx, vy durch die folgenden Werte dargestellt vy_int = round(vy·524288) = 205521 vx_int = round(vx·524288) = –318767,wobei
vy_int und vx_int die in den niederwertigsten Bits unter Verwendung
der Rundungsoperation 524288 = 219 (die
der 20-Bit Darstellung entspricht) ausgedrückten Frequenzsteuerparameter
vy und vy darstellen.
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Mit
KT
= 1/400 MHz und F0 = 4.913448 GHz
werden die Parameter des
digital gesteuerten Oszillators 4 bezeichnet. KT bezeichnet
den Verstärkungsfaktor
und F0 bezeichnet die Freilauffrequenz des Oszillators.
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Zur
Vervollständigung
der PLL werden noch die Design-Parameter
für das
Digitalfilter 14 und den DCO-Quantisierer 40 (siehe 5)
benötigt.
Der Quantisierer 40 soll eine Wortbreite von 14 Bit aufweisen.
Es wird angenommen, dass die Übertragungsfunktion
der geschlossenen PLL eine Butterworth-Form der dritten Ordnung (–60 dB/Dekade Dämpfung)
mit einer Abschneidefrequenz von
fco = 800 kHz
zeigt.
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In
den 8 bis 10 werden Simulationsergebnisse
einer solchen PLL dargestellt. Dabei wurde eine Hysterese von 2
ps in dem Delta-Sigma Frequenzentscheider 11 zugrunde gelegt.
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Im
oberen Teil der 8 ist das Gesamtphasenrauschen
der PLL im eingeschwungenen Zustand am Frequenzausgang des digital
gesteuerten Oszillators 4 über der Frequenz in Hz dargestellt.
Im unteren Teil der 8 ist der integrierte mittlere (RMS)
Jitter gegenüber
der Frequenz in Hz aufgetragen. In beiden Darstellungen repräsentiert
die x-Achse den Frequenz-Offset von der Trägerfrequenz Fgoal. Auf den
Darstellungen wird das exzellente Jitter-Verhalten ohne störende Frequenztöne deutlich.
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9 zeigt
eine Darstellung, in welcher die Ausgangsfrequenz der PLL über der
Zeit (in s) aufgetragen ist. Die Kurve wurde durch eine Simulationsberechnung
unter Verwendung der vorstehend angegebenen Parameter ermittelt.
Dargestellt ist das Einschwingverhalten der PLL sowie die Reaktion
der PLL auf eine plötzliche
Parameteränderung
in dem digital gesteuerten Oszillator 4.
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Der
digital gesteuerte Oszillator 4 startet bei t = 0 mit einer
Freilauffrequenz von 4.913448 GHz. In 9 ist erkennbar,
dass nach 2 μs
die Zielfrequenz Fgoal von 4.8648 GHz erreicht ist. Die Frequenzänderung
beim Einschwingvorgang beträgt
48.648 MHz.
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Parameteränderungen
in der digitalen PLL können
entweder während
des Herstellungsverfahrens oder im Betrieb (z.B. als Temperatur-Drift)
auftreten. Im Wesentlichen können
nur bei zwei Parametern signifikante Änderungen auftreten: bei dem KT-Wert
und bei der Freilauffrequenz. Beide Parameter betreffen den digital
gesteuerten Oszillator 4. Der digitale Prozessor 1 ist
gegenüber
Temperatur-Drifts und anderen Änderungen
unempfindlich.
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Zum
Zeitpunkt t = 1.68 μs
wird eine plötzliche,
stufenartige Änderung
des KT-Verstärkungsfaktors
im digital gesteuerten Oszillator 4 um 10 % simulativ vorgegeben. 9 zeigt,
dass der digital gesteuerte Oszillator 4 nach einer kurzen Übergangszeit
wieder zu der Zielfrequenz Fgoal zurückgekehrt ist.
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In 10 ist
die entsprechende Änderung am
Eingang des digital gesteuerten Oszillators 4 (d.h. am
Ausgang der Quantisierungs- und Ratenwandlungseinheit 15)
dargestellt. Es wird deutlich, dass die bei 1.68 μs auftretende Änderung
bestehen bleibt. Der Grund hierfür
besteht darin, dass die simulierte Änderung des KT-Verstärkungsfaktors
in der geschlossenen Schleife kompensiert werden muss. Ein ähnliches
Ergebnis wird bei einer Änderung
der Freilauffrequenz des digital gesteuerten Oszillators 4 erhalten.
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Zusammenfassend
ist festzustellen, dass die vorliegende Erfindung den Entwurf eines
zentralen Schaltungsteils von Sendern und Empfängern in einer Technologie
ermöglicht,
der auch für
zukünftige CMOS
Technologien mit Strukturweiten deutlich unterhalb des μ-Bereichs
geeignet ist, wobei insbesondere die Verwendung von integrierten
oder diskreten Kapazitäten
vermieden werden kann.