CN112134558A - 具有锁频环的全数字锁相环（adpll） - Google Patents

Abstract

一种硬件装置包括：锁频环(FLL)，其包括相位环路滤波器；以及锁相环(PLL)，诸如全数字PLL(ADPLL)，其包括频率环路滤波器。当所述装置操作控制器时，所述控制器向所述FLL提供第一控制信号并且向所述PLL提供第二控制信号。所述装置还可以包括数字控制振荡器(DCO)以及所述FLL和所述PLL中的一个或多个的一部分。所述FLL和所述PLL分别包括第一滤波器和第二滤波器。所述滤波器耦合到所述DCO。时间‑数字转换器(TDC)和分频器从所述DCO接收输入。所述控制器与所述第一滤波器、所述TDC和所述分频器形成第一环路，并且所述控制器与所述第二滤波器、所述TDC和所述分频器形成第二环路。

Description

具有锁频环的全数字锁相环(ADPLL)

技术领域

本公开总体上涉及一种锁相环(PLL)，并且更具体地，涉及所有数字锁相环(ADPLL)。

背景技术

PLL是生成具有与参考信号的相位相关的相位的输出信号的装置。全数字PLL(ADPLL)是其中所有或许多部件都以数字方式操作的PLL。常规ADPLL基于参考信号的相位的改变而调整并且锁定其输出相位到一个相位。常规ADPLL通常通过扩大其带宽来加速其锁频过程，这导致其振荡器在宽频率范围内的大调制。如果振荡器的调制包括期望的锁定频率，则如果***是一阶***，则ADPLL可以锁相到所述频率。较高阶***将把***拉至正确的频率，如果频率偏移很大，则可能会花费很长时间。

另外，如果将时钟应用于一个或多个数字信号处理器(DSP)，则将存在输出信号的一些频率调制，这可能会导致时序问题。然而，ADPLL的锁频行为是在设计时选定的，并且一些锁频操作对***造成严重的不利影响。例如，锁定过程可能导致***DSP被计时到过高和不正确的频率。在其他情况下，时序违规可能出现在DSP的数字模块中。另外，当ADPLL锁定范围较宽时(例如，最大和最小振荡器频率之间的比率为2或更大的数量级)，则存在错误锁定的风险。在ADPLL锁定过程期间，当相位字以某种方式缠绕时出现错误锁定，从而出现稳定的相位差模式。错误锁定可能导致ADPLL的振荡器产生波动的输出频率或固定但不正确的输出频率。

发明内容

根据本发明的一个方面，提供一种硬件装置，包括：

锁频环(FLL)，其包括频率环路滤波器；

锁相环(PLL)，其包括相位环路滤波器；以及

控制器，其被配置成向所述FLL提供第一控制信号并且向所述PLL提供第二控制信号。

根据一个或多个实施例，所述PLL和所述FLL中的一个或多个另外包括：数字控制振荡器(DCO)，其被配置成提供输出信号；以及时间-数字转换器(TDC)，其被配置成从所述DCO接收输入信号。

根据一个或多个实施例，所述PLL是全数字PLL(ADPLL)。

根据一个或多个实施例，硬件装置另外包括：量化器，其作为输入耦合到所述频率环路滤波器，并且被配置成接收频率差信号。

根据一个或多个实施例，所述频率差信号基于数字频率控制字和来自反馈字生成器的反馈字。

根据一个或多个实施例，所述FLL被配置成：基于频率差信号，根据一阶稳定特性来补偿输出信号。

根据一个或多个实施例，硬件装置另外包括：工艺(P)、电压(V)和温度(T)(PVT)滤波器，其中所述硬件装置被配置成适应所述硬件装置中的P、V和T中的至少一个的变化。

根据一个或多个实施例，所述PLL包括：采集滤波器，其被调谐到第一范围，其中所述控制器基于检测到相位差超过第一相位差阈值来操作所述采集滤波器；以及跟踪滤波器，其被调谐到比所述第一范围窄的第二范围。

根据一个或多个实施例，硬件装置另外包括：反馈字生成器，其耦合到所述TDC和分频器的输出，其中所述反馈字生成器被配置成将输入信号作为数字反馈字提供给所述控制器。

根据本发明的第二方面，提供一种频率和相位调谐装置，包括：

数字控制振荡器(DCO)；

第一滤波器，其被配置成调谐所述DCO的输出信号的输出频率并且接收频率差信号，所述第一滤波器作为第一输入耦合到所述DCO；

第二滤波器，其被配置成调谐所述DCO的输出相位并且接收相位差信号，所述第二滤波器作为第二输入耦合到所述DCO；

时间-数字转换器(TDC)，其从所述DCO接收输入；

分频器，其被配置成从所述DCO接收输入；以及

控制器，其耦合到所述第一滤波器和所述第二滤波器，并且被配置成向所述第一滤波器提供频率控制信号并且向所述第二滤波器提供相位采集控制信号，其中所述控制器与所述第一滤波器、所述TDC和所述分频器形成锁频环(FLL)，并且其中所述控制器与所述第二滤波器、所述TDC和所述分频器形成全数字锁相环(ADPLL)。

根据一个或多个实施例，所述控制器被配置成：将计算的频率与测量的频率进行比较；以及基于所述比较，补偿所述第一滤波器，以使用所述频率信号根据一阶稳定时间来减少所述DCO的所述输出信号的稳定时间。

根据一个或多个实施例，所述第一滤波器被配置成针对所述装置中的工艺(P)、电压(V)和温度(T)改变中的至少一个的变化进行调整。

根据一个或多个实施例，频率和相位调谐装置另外包括：第三滤波器，其用于调谐所述DCO的所述输出信号的所述输出相位，其中：所述第三滤波器相较于所述第二滤波器被调谐到较窄的频率范围；所述第三滤波器向所述DCO提供跟踪信号；并且所述DCO基于所述频率信号、所述相位采集信号和所述跟踪信号产生所述输出信号。

根据一个或多个实施例，所述第三滤波器包括对提供给所述DCO的所述相位采集信号的比例和积分控制。

根据一个或多个实施例，所述控制器被配置成：响应于检测到频率差超过频率阈值而操作所述第二滤波器；并且响应于检测到相位差超过相位阈值而操作所述第三滤波器。

根据一个或多个实施例，频率和相位调谐装置另外包括：量化器，其作为输入耦合到所述第一滤波器，并且被配置成接收所述频率差信号。

根据一个或多个实施例，所述频率差信号基于数字频率控制字和来自反馈字生成器的反馈字。

根据本发明的第三方面，提供一种用于在硬件装置中提供锁频和锁相操作的方法，其特征在于，所述方法包括：

在锁频环(FLL)中应用锁频操作，直到数字频率差在频率阈值内；以及

在全数字锁相环(ADPLL)中应用第一锁相操作，直到数字相位差在第一相位阈值内。

根据一个或多个实施例，另外包括：在所述数字相位差在所述第一相位阈值内之后，在所述ADPLL中应用第二锁相操作。

根据一个或多个实施例，应用所述第二锁相操作包括对输入信号提供比例和积分控制。

附图说明

通过参考附图，可以更好地理解本公开，并且其许多特征和优点对于本领域技术人员来说是显而易见的。在不同附图中使用相同的附图标记指示类似或相同的项目。

图1是根据一些实施例的具有全数字锁相环(ADPLL)和锁频环(FLL)的装置的框图。

图2是示出根据一些实施例的另外的部件的具有ADPLL和FLL的装置的框图。

图3是根据一些实施例的具有ADPLL和FLL的装置的在锁相模式中的相位采样的曲线图。

图4是根据一些实施例的在具有ADPLL和FLL的装置中在锁相模式之外的相位采样的曲线图。

图5是根据另外的实施例的具有ADPLL和FLL的装置的框图。

图6是根据一些实施例的具有ADPLL和FLL的装置中的频率采样的曲线图。

图7是根据一些实施例的用于将FLL应用于具有ADPLL的装置的方法的流程图。

具体实施方式

为了避免不期望的锁定行为并且改善硬件装置中的整体锁相行为，将锁频环(FLL)与全数字锁相环(ADPLL)组合。这种类型的硬件装置的例子包括频率生成器、时钟合成器、无线收发器、以及频率和相位调谐装置。通常，FLL是生成输出信号的装置或一组部件，所述输出信号的频率是参考信号的参考频率的函数。在操作中，ADPLL的输出频率可能会取决于应用偶尔或定期地改变。例如，ADPLL的输出频率在装置启动时改变，并且当改变到新频率时改变，这是支持跳频协议的装置的常见活动。FLL和ADPLL两者都需要收敛周期，以便输出频率稳定在新值。

硬件装置中的FLL通常与其他环路共享部件。例如，FLL与ADPLL共享部件。在操作的第一相位期间，当接收到新的参考信号时，首先使用包括FLL和ADPLL所共有的那些部件的部件来调谐到新频率。在操作的第二相位，所述装置调谐到与ADPLL的新相位，在所述新相位，其至少一些部件也是FLL所共有的。装置通常保持在所述第二操作相位，直到后续的新的参考频率或频率控制信号被提供给装置并且被装置检测到。然后，当参考频率或频率控制字(FCW)形式的倍增因子改变时，装置调谐到不同的输出频率。

当与ADPLL组合时，相对于常规的PLL，FLL提供对频率改变增加的灵敏度和更快的锁定时间，从而减少了锁定期间出现的频率过冲。FLL利用来自电子装置和ADPLL(诸如反馈分频器和时间-数字转换器(TDC))中通常可用的部件的可用信息。一旦新频率或频率控制设置被识别，基于新的参考信号或频率控制设置和锁定到其上的输出频率，新相位被识别并且输出相位被锁定到参考信号的参考相位上。

根据装置的某些实施例，频率信息从以下获得：(1)对来自所述分频器/TDC的信号进行微分，以导出振荡器频率；以及(2)将所述导出频率与输入频率进行比较。振荡器目标频率可以以频率控制字(FCW)的形式数字地提供，作为参考频率和振荡器频率之间的倍频因子的一种实现方式。FCW确定在一个参考时钟周期内应出现多少个振荡器周期。当每个参考时钟周期执行比较时，FCW是在所述参考时钟周期内针对锁定FLL或PLL预期的振荡器时钟周期的目标值。所述装置能够锁定其振荡器可以调谐到的任何频率。频率环路增益确定新频率被实现得多快。基于本文所描述的技术和部件组合，避免了大的频率调谐跳跃和频率过冲。由ADPLL时钟控制的数字电路可以设计成较低的最大操作频率。

图1是根据至少一个实施例的具有ADPLL和FLL的装置100的框图。装置100接收具有频率参考和相位参考的参考信号111。基于参考信号111，装置100产生输出信号112。输出信号112包括标记为“fOUT”的输出频率和输出相位。一旦接收到具有新频率参考和新相位参考中的一个或多个的新的参考信号111，装置100首先调谐并且锁定到新的输出频率fOUT。第二，装置100调谐到并且锁定到新的输出相位。

装置100包括数字控制振荡器(DCO)110、控制器120、标记为PHI_REF的参考相位生成器130、标记为F_FB的反馈字生成器160、频率环路滤波器101和相位环路滤波器102。将在下面进一步详细描述这些装置。装置100还包括多种其他部件，其包括：标记为÷2q的分频器116、时间-数字转换器(TDC)104和加法器140、141。FLL包括各种部件，所述各种部件包括例如频率环路滤波器101、DCO 110、TDC 104和控制器120。装置100中的某些部件是模拟的并且用阴影示出。装置100中的其他部件是数字的，并且在没有阴影的情况下被示出。

尽管未示出，但是可在DCO 110与TDC 104和分频器116两者之间提供作为后分频器的分频器。FLL或PLL环路操作不需要后分频器。在一些实施例中，分频器实际上通过合成较高的频率并且随后将较高的频率分频来间接生成期望的频率。

控制器120向频率环路滤波器101提供频率控制信号，所述频率控制信号使频率环路滤波器101能够操作，并且向相位环路滤波器102提供相位控制信号，所述相位控制信号使相位环路滤波器102能够依次操作。环路滤波器101和相位环路滤波器102在环路区域103中，环路区域103包括形成FLL和ADPLL的许多部件，并且这些部件中的至少一些是FLL和ADPLL所共有的。频率控制信号是来自控制器120的第一控制信号，而相位控制信号是来自控制器120的第二控制信号。在一些实施例中，来自控制器120的控制信号提供使能信号，以分别切换到锁频模式和锁相模式。在其他实施例中，来自控制器120的控制信号有利地改变一个或多个其他设置，诸如增益或带宽设置。

依次，频率环路滤波器101向DCO 110提供标记为“CTL 1”的第一信号35，并且相位环路滤波器102向DCO 110提供标记为“CTL 2”的第二信号36。DCO 110基于第一信号35和第二信号36生成具有标记为fOUT的输出频率的输出信号112。DCO 110向TDC 104和分频器116提供相同或不同的信号。TDC 104从DCO 110接收信号作为输入。所述接收的信号可以被认为是本地振荡器(LO)信号。TDC 104产生标记为PHV_F的TDC输出33。分频器116产生其标记为PHV_1的输出34。

来自TDC 104和分频器116的信号的组合导致向相位加法器140的负输入。相位加法器140基于TDC输出33和分频器输出34将来自参考相位生成器130的信号和相位的负值相加，以生成标记为ΔPH的相位差信号，所述相位差信号用作相位环路滤波器102的输入。来自TDC 104和分频器116的信号的组合也作为输入提供给反馈字生成器160。

除了参考信号111，标记为fREF的参考频率信号108被提供给装置100的参考相位生成器130和反馈字生成器160。基于参考频率信号108和来自DCO 110的输入，反馈字生成器160生成反馈字信号122，所述反馈字信号122被提供给控制器120和第二加法器141。在装置100中，频率控制字(FCW)信号121被提供给控制器120、参考相位生成器130和第二加法器141。第二加法器141在FBW信号122和FCW信号121之间产生差，标记为Δf的频率差信号，并且所述差用作频率环路滤波器101的输入。

在操作中，装置100响应于频率和相位的改变和干扰。基于作为到装置100的输入的对FCW信号121的改变，控制器120通过频率环路滤波器101，通过频率环路滤波器101调整提供给DCO 110的第一信号35，调谐到新频率。参考频率信号可以经由参考时钟的分频器设置来改变，其中分频器未在图1的装置100中示出，或者经由FCW来改变，这两种改变都是由***的用户经由控制接口来执行的，或者由软件来执行，所述软件检测到DSP的负载改变或者DSP的电力消耗过度加热相关联的集成电路(IC)，并且需要适配DSP的时钟频率。基于来自DCO110的以FBW信号122的形式提供反馈的频率环路，控制器120通过相应的控制信号在模式之间切换。控制器120还通过向DCO 110提供第二信号36的相位环路滤波器102锁定到相位上并且保持锁定到相位。基于DCO 110通过第一加法器140向相位环路滤波器102提供反馈，控制器120针对任何特定的FCW 121信号保持在锁定模式。装置100由此提供两阶段或两模式操作，以向装置提供锁频和锁相。通过调谐频率环路滤波器101的行为和控制器120的操作来调整锁频行为。例如，频率环路滤波器101在其中设置有比例、积分和微分(PID)控制中的一者或多者。通过调谐相位环路滤波器102的行为和控制器120的操作来调整锁相行为。例如，相位环路滤波器102在其中设置有P、I和D控制中的一者或多者。

图2是类似于装置100的另一个装置200的框图，并且示出了根据一些实施例的另外的部件。装置200实施为ADPLL，并且包括DCO 110、控制器220、标记为PHI_REF的参考相位生成器130、反馈字生成器160、标记为粗略的粗略滤波器201和相位环路滤波器250。将在下面进一步详细描述这些装置。装置200还包括多种其他部件，其包括：标记为÷p的输出分频器211、标记为÷2q的分频器116、TDC 104和加法器140、141。装置200中的某些部件是模拟的并且用阴影示出。装置200中的其他部件是数字的，并且在没有阴影的情况下被示出。

控制器220向粗略滤波器201和相位环路滤波器250提供相应的控制信号。举例来说，粗略滤波器201可采取PVT滤波器的形式，其提供用以调整装置200中的ADPLL的输出信号以适应工艺(P)、电压(V)及温度(T)中的每一者的变化的机制。粗略滤波器201充当装置200中的频率调谐器。

相位环路滤波器250包括两个滤波器：标记为ACQ的采集滤波器202和标记为TR的跟踪滤波器203。滤波器202、203为装置200的ADPLL提供锁相。如本文进一步描述的，这些滤波器202、203中的每一个与另一个相比被不同地调谐或配置，并且这些滤波器202、203用于与锁相相关的不同目的。具体地说，采集滤波器202被调谐到更宽的频率范围，并且由此比更精细地调谐的跟踪滤波器203更快地稳定。采集滤波器202的操作和跟踪滤波器203的操作基于相位差。

从控制器220向这些滤波器202、203中的每一个提供相应的控制信号。如图示出的，跟踪滤波器203包括向装置200提供控制的某些部件。例如，如图示出的，跟踪滤波器203包括比例积分(PI)控制，用于以标记为TR的信号的形式锁相到DCO 110，如本领域技术人员所理解的。例如，跟踪滤波器203包括加法器、乘法器、寄存器和积分器环路以提供PI控制。采集滤波器202包括它自己的一组加法器、乘法器、寄存器和积分器(未示出)，以提供它自己的PI控制。提供与标记为Kp，acq的比例增益252一致的采集滤波器202的比例控制。如本领域技术人员所理解的，提供与标记为Ki，acq的积分增益253一致的采集滤波器202的积分控制。跟踪滤波器203包括它自己的一组用于PI控制的部件，所述部件包括加法器、乘法器、寄存器、积分器环路等等。提供与标记为Kp，tr的比例增益254一致的跟踪滤波器203的比例控制。提供与标记为Ki，tr的积分增益255一致的跟踪滤波器203的积分控制。采集滤波器202向一个或多个其他部件提供采集信号。跟踪滤波器203向一个或多个其他部件提供跟踪信号。

粗略滤波器201向DCO 110提供标记为PVT的第一信号。ACQ滤波器202向DCO 110提供标记为ACQ的第二信号。TR滤波器203向DCO 110提供标记为ACQ的第三信号。基于所述信号，并且在输出分频器211之后，DCO 110生成具有标记为fOUT的输出频率的输出信号112。DCO 110还向分频器215提供信号。依次，分频器215向TDC 104和分频器116提供信号。TDC104从分频器215接收信号作为输入。举例来说，分频器215在将其输出传递给后续部件之前将其输入信号除以因子8。TDC 104产生标记为PHV_F的TDC输出113。分频器116从分频器215接收其信号作为输入，并且产生标记为PHV_I的分频器输出114。

TDC 104和分频器116将它们相应的输出信号33、34提供给参考相位生成器140和反馈字生成器160。TDC 104用于增加相位分辨率。在没有TDC 104的情况下，相位分辨率将由分频器116限定，分频器116由振荡器或分频器215计时。分频器215的分辨率由所述分频器的输入时钟周期限定。TDC 104将分辨率增加到较高的值。例如，取决于TDC类型，所述分辨率可以是DCO 110的周期的一半或周期的一小部分。在至少一些实施例中，相位环路的分辨率确定装置200中的ADPLL的性能。

晶体205通过参考频率信号208示出的输入分频器207，提供标记为fXTAL的具有稳定频率(例如，10MHz、60MHz)的输出信号206，所述输出信号206用于对装置200的部件(诸如，参考相位生成器130、反馈字生成器160和相位环路滤波器250)进行计时。

来自TDC 104和分频器116的信号的组合用作被称为相位加法器140的第一加法器的输入。相位加法器140对来自参考相位生成器130的信号求和，并且生成标记为ΔPH的相位差信号，所述相位差信号用作相位环路滤波器250的输入。来自TDC 104和分频器116的信号的组合还作为输入提供给反馈字生成器160。基于参考频率信号208和来自DCO 110的输入，反馈字生成器160生成反馈字信号261，所述反馈字信号122被提供给控制器220和第二加法器141。在装置200中，频率控制字(FCW)信号121被提供给控制器220、参考相位生成器130和第二加法器141。第二加法器141组合FBW信号122和FCW信号121以产生标记为Δf的频率差信号，并且所述差用作粗略滤波器201的输入。

在操作中，装置200响应于频率和相位的改变和干扰。基于对FCW信号121的改变，控制器220通过粗略滤波器201通过调整提供给DCO110的PVT信号来调谐到新频率。基于来自DCO 110的以FBW信号261的形式提供反馈的频率环路，ADPLL锁定到新频率上。控制器220观察频率差并且控制相应环路，所述相应环路包括将ACQ信号和TR信号提供给DCO 110的相位环路滤波器250。基于通过第一加法器140向相位环路滤波器250提供反馈的来自DCO 110的相位环路，控制器220锁定并且保持锁定到任何特定FCW 121信号的期望相位。装置200由此提供三阶段或三模式操作，以提供锁频和锁相。也就是说，粗略滤波器201、ACQ滤波器202和TR滤波器203中的每一者依次以一个接一个的模式顺序地操作，以适应装置200中的一组改变的条件。例如，首先，通过调谐由控制器220启用的粗略滤波器201的行为来调整锁频行为。

尽管在装置200中示出了三个滤波器201-203和三个模式，但是可以实现任意数量的滤波器。优选地，最后模式是基于相位跟踪的基于PLL的模式。举例来说，ACQ滤波器202可以包括各种部件，并且可以被配置成在作为FLL/频率模式的第一ACQ模式中操作，然后在比TR滤波器203的锁相更粗略的第二或PLL/相位模式中操作。在所述例子中，TR滤波器203将仅提供锁相。

粗略滤波器201在其中设置有比例、积分和微分(PID)控制中的一者或多者，诸如通过具有标记为Kp，pvt的比例增益251的比例控制器。第二，通过调整由控制器220启用的ACQ滤波器202的行为来调整锁相行为。ACQ滤波器202在其中设置有P、I和D控制中的一者或多者。第三，通过调整由控制器220启用的TR滤波器203的行为来调整锁相行为。TR滤波器203中设置有P、I和D控制中的一者或多者。

参考相位生成器130包括加法器231和寄存器232，所述加法器231和寄存器232被布置成对输入频率控制字(FCW)信号121进行积分。参考相位生成器130向第一加法器140提供参考相位斜坡。第一加法器140向相位环路滤波器250提供相位误差信号。FCW信号121可在每个fREF周期中被添加到寄存器232的内容。具体地说，参考相位生成器130通过随时间积分FCW信号121来生成参考相位信号。

在装置200中，在至少一些实施例中，每个寄存器用任意比特数(例如，8比特、9比特、10比特、12比特、16比特)表示数量。在参考相位生成器130中，FCW信号121的应用导致寄存器232的内容以阶梯形状增加。寄存器232的所述值继续增加，直到达到由寄存器232的比特宽限定的最大可表示数量。然后，寄存器将复位到寄存器232的初始值(例如，00000000)。复位后，寄存器232的内容是寄存器内容和FCW信号121之和的模值，除以由寄存器232的比特宽限定的最大数量，或低于由寄存器232的比特宽限定的最大计数的任何其他组的最大数量。所述行为出现在基于诸如FCW 121的相应输入的装置200中的其他寄存器中。

在装置200中，斜坡信号被应用到加法器，诸如相位误差加法器140。加法器140从由参考相位生成器130提供的参考相位中减去分别由TDC 104和相位分频器116提供的反馈频率信号113和反馈相位信号114中的一个或多个导出的反馈相位。因此，将反馈相位与输入相位进行比较。由参考相位生成器130提供的参考相位和反馈相位之间的差是用于装置200的环路的信号，并且由加法器140提供给相位环路滤波器250。

在装置200中，部件201-203对应于装置200的相应操作模式，所述装置200的相应操作模式包括粗略变化模式、采集模式和跟踪模式。从相应部件201-203到DCO 110的控制输入控制DCO 110的输出信号。DCO 110的输出信号被提供给后分频器211，并且后分频器211产生具有标记为fOUT的输出频率的装置200的输出信号112。作为部件的例子，DCO 110在LC振荡器的情况下包括电容器组，在环形振荡器的情况下，通过一个或多个电流数模控制器(DAC)或通过电容器组。此类部件提供控制DCO 110的频率的手段。

在操作中，模式中的每个依次由相位环路滤波器250的粗略滤波器201、采集滤波器202和跟踪滤波器203执行，并且相应模式中的每个分别在频率或相位范围上依次变窄。第一模式是粗略模式，其中来自粗略滤波器201的信号对DCO 110具有实质上的控制。粗略滤波器201覆盖装置200的大锁频范围和对应的过程扩展。举例来说，DCO的PVT分辨率是约10MHz/比特。在时间的下一阶段，第二模式是采集模式，其中来自ACQ滤波器202的信号对DCO 110具有实质上的控制。在所述第二模式中，DCO的ACQ分辨率例如在1MHz/比特的数量级。

在时间的第三阶段，第三模式是跟踪模式，其中来自跟踪滤波器203的信号对DCO110具有实质上的控制。在所述第三模式中，DCO的跟踪分辨率例如约为20-50kHz/比特。比例增益154(Kp，acq)和积分增益155(Ki，acq)被提供给跟踪滤波器203。在稳定操作中，一旦以基本上恒定的FCW 121调谐到特定频率，装置200就以跟踪模式操作。当装置200启动并且当装置200调谐到新频率时，粗略模式、ACQ模式和TR模式相继被接合，并且装置200在相应的模式中的每个中被更新。这些模式由控制器220控制，如到粗略、ACQ和TR部件201-203的信号线示出的。控制器220的至少一些实施例包括有限状态机(FSM)。

更详细地，响应于启动事件或对FCW 121的改变，控制器220将装置200切换到粗略模式。在所述第一模式中，频率控制环路被激活。当粗略频率环路在多个控制周期之后被稳定时，控制器220将装置200切换到ACQ模式。切换受先前频率与新频率之间的差的量的影响。根据一些实施例，当频率偏差在加或减一个粗略步长的频率控制阈值内时，装置200从粗略模式切换到第二ACQ模式。当所述阈值被设置为较大的值时，作为采集滤波器202的实施例的ACQ组需要能够覆盖超过加或减一个粗略步长。可替换的是，可以限定粗略的时间段。如果超过所述时间段，则假定装置200已经稳定在粗略模式，并且第二ACQ相位被激活。

在第二采集模式和第三跟踪模式中，装置200处于频率或相位模式，所述频率或相位模式对应于使得参考信号和反馈信号之间的频率或相位差被用于控制装置200的输出行为的操作。在一些实施例中，通过控制器220确定已经超过相应模式的相应预限定时间间隔，一个模式转换到另一个模式(频率到相位)。在操作中，采集模式作为频率控制环路或相位控制环路的一部分操作。两者都是可行的。当频率差或相位差小于采集阈值时，假定装置200已经在第二采集模式中稳定，并且装置200在所述点转换到第三跟踪模式。可替换的是，装置200在ACQ环路可以被假定为稳定的时间间隔之后切换到跟踪模式。

如果装置200处于锁定模式(采集模式或跟踪模式)，则频率环路的频率差可以用于切换回到粗略模式。这可能发生在FCW 121改变时(在这种情况下，还可以直接使用所述改变)，或者如果其他事件使装置200脱离锁定，例如环路参数的改变或参考频率208的改变。当改变目标频率时，如果频率更新不是从预限定的默认频率开始，而是从最后一个频率开始，则可以避免破坏性频率步进。在装置启动期间，稳定时间可能很短结束，诸如当选择默认值时(例如，起始点是相应调谐范围的中心)。通常来说，为了避免DSP中的超频，从尽可能最低的频率开始是有益的。

就装置200的行为而言，取决于反馈频率是太高还是太低，装置200的环路滤波器的积分器的输入被递增或递减特定值。当频率差用于更新环路滤波器和调谐装置200的DCO110时，所述环路表现为一阶线性环路，并且遵循指数或一阶稳定特性达到锁定频率。在一些实施例中，较高的环路阶数用于进一步加速锁频。

与此类稳定响应相比，常规PLL将产生频率过冲或下冲，除非常规装置以非常大的阻尼因子为特征。常规的PLL不能检测频率差，而仅能检测参考信号和反馈信号的时钟沿之间的相位差。例如，DCO频率可能太低，但与比较相关的时钟沿可能出现在参考时钟沿之前，导致PLL在一段时间内进一步减慢DCO速度，直到比较时的时钟沿顺序颠倒。这种效应可能导致这种现象，即在锁定期间，相对于频率目标，DCO频率可能受到错误的影响(增加或减少)，从而形成不期望的频率过冲和下冲。通过本文描述的实施例克服了所述效应。

诸如装置200中的ADPLL的ADPLL的实施例可以用于其中操作频率动态地改变的频率缩放。这在数字信号处理器(DSP)的时钟频率可以根据周期时序预算、其实际工作负载或动态节省电力的需要来调整的情况下是有益的。在这些情况下，当可能避免过高的频率或频率毛刺时，DSP可以连续操作，而无需在调整时钟频率时进行复位或保持操作。对于装置200的FLL的实现，诸如频率计数器的额外部件不是必需的。诸如装置200的ADPLL的ADPLL的实施例还利用装置中通常已经可用的元件和信息，诸如反馈相位信息(例如，FBW)和频率控制字(FCW)。当所述相位或微分相位被正确地缩放时，微分反馈相位提供振荡器频率，并且所述微分相位以反馈字(FBW)的形式可以直接与在装置200中执行的FCW进行比较。当频率差在某一时间间隔内小于阈值时，建立到锁定过程的下一状态的切换。如果在假定装置200的ADPLL处于锁定时超过了所述阈值或另一个阈值，则所述条件可以被视为装置200的ADPLL实际上未锁定的指示，因为FCW 121或参考频率208已经改变，并且装置200的ADPLL需要调谐到新频率。通常，在某些实施例中，装置200的ADPLL的频率斜率由环路增益控制。ADPLL行为的形状由选择的控制方法和一个或多个选择的参数控制。由于在装置200的ADPLL的操作期间检测到不正确的频率，并且在锁频期间，输出信号112的输出频率以确定的方式稳定，所以减少或消除了错误锁定。

图3是根据一些实施例的具有诸如装置100、200中的FLL的ADPLL的锁相模式中的相位采样的曲线图300。在曲线图300中，相对于时间302测量了相位字301。通常沿着第一线313的第一组点303是来自参考累加器或寄存器(诸如参考相位生成器130的寄存器232)的相位字。通常沿着第二线314的第二组点304是由计数器和诸如TDC 104的时间-数字转换器(TDC)生成的反馈相位字。点304的斜率表示与装置100、200的ADPLL的FBW122或FBW 261一致的值。连续参考相位字303之间的时间是参考时间(TREF)305。连续相位字301(绘图点)之间的距离是对应于类似于装置100、200中的FCW 121的FCW的FCW 306。曲线图300中的最大值317与诸如分频器116的寄存器的大小一致，其中所述值基于2q-1的比特数。

在包括装置100或装置200的***中，将参考相位字303与反馈相位字304进行比较。因为反馈相位字304是由计数器和TDC生成的，所以反馈相位字304可以以比参考时钟更高的分辨率可用，因为与曲线图300中参考相位字303的点数相比，DCO本身的时钟间隔转化为沿着反馈相位字304的第二线314的更多点数。如果PLL处于锁相状态，如曲线图300中示出的，则第二组点304的点数是第一组点303的点数的FCW倍。另外，参考曲线303上两点之间的距离比反馈曲线304上两点之间的距离大FCW倍。如果使用多个DCO相位，则可以实现另外的因子，例如，如果在TDC内使用DCO的上升沿和下降沿，则因子为2。相位差的测量仅利用参考频率来完成，这导致了具有参考周期TREF 305的相位差307。

另外，如曲线图300示出的，当***处于锁定时，参考相位字线313的陡度和反馈相位线314的陡度基本上相等。当相等时，输入信号和反馈信号的频率基本上相同，并且被称为锁频条件。在装置200中，锁相模式包括ACQ和TR模式。在这些模式中，将参考相位字303与反馈相位字304进行比较。如果***不处于锁定并且频率不同，则线303、304的陡度(斜率)不同，如图4中示出的。在锁相中，参考相位字303的线的斜率和反馈相位字304的线的斜率是相同的(基本上相等)，并且这些线之间的距离是恒定的，并且取决于ADPLL的实现方式可以是零。参考相位字303和反馈相位字304之间的距离是相位差。

在曲线图300中，当相位参考信号被微分时，结果是与连续相位字306之间的差的值除以时间305的量对应的FCW/Tref。如果反馈相位被微分，则结果为FBW/Tref。FBW 261基于一个参考周期内的多个DCO周期。也就是说，如示出的，在线314上的连续的第二点304之间指示一个DCO周期315，如特写310中所指示。连续点304之间的竖直距离316可以被限定为单位(标记为‘1’)。FBW 307是根据由等于一个参考周期TREFTREF 305的多个TDCO周期315分开的相位字点301的值确定的：FBW是竖直距离316和TDCO周期315之间的比值。一旦知道FBW，DCO 110的振荡器频率由此等于(FBW)·(fREF)。从曲线图300中，当装置100、200处于锁频时，FBW＝FCW。从曲线图300中，在第二加法器141处提供的频率差Δf为(FCW-FBW)·fREF 108。因此，FCW-FBW的值可以用于控制装置100、200中的频率控制环路。锁频和锁相在曲线图300中得到证明：当线313、314的斜率相等时，实现锁频。当线313、314的曲线图之间的差在特定情况下是恒定的或者甚至为零时，便实现锁相。

在操作中，频率差Δf由常数Kp，pvt缩放，以更新FLL的粗略积分器。对于一阶环路，这导致如参考图6所解释的指数稳定行为。当计算若干参考边缘上的差时，FBW 307和FCW 306的值的平均消除了噪声影响或其他干扰。在装置100、200的实施例中，在每个参考时钟沿，积分器的内容由FCW 306增加，并且FCW 306被假定为恒定。这导致如曲线图300中示出的斜坡信号。

图4是在装置(诸如其中所述装置不在锁相中的装置100、200)中的锁相模式之外的相位采样的曲线图400。在曲线图400中，相对于时间302测量了相位字301。沿着第一线313的第一组点303是来自参考累加器或寄存器的相位字，与曲线图300中的相同。沿着第二线414的第二组点404是由计数器和时间-数字转换器(TDC)生成的一组反馈相位字，并且点404的斜率表示与装置100、200的FBW122或FBW 261一致的值。连续参考相位字303之间的时间仍然是参考时间(TREF)305。连续相位字301之间的竖直距离是FCW 306。

在曲线图400中，第二线414不平行于第一线313。以FCW形式的参考频率与以FBW形式的反馈频率不匹配。具体地说，这在用于装置100、200的反馈字在一个DCO周期(TDCO)315上的值差416中是明显的，所述值差416与FCW 306的值不是基本上相同的。因此，处于所述状态的***不在锁频条件下，并且装置100、200将以粗略模式操作。在装置100、200中，振荡器频率等于FBW·fREF，并且频率差Δf等于(FCW-FBW)·fREF。

图5是根据另外的实施例的具有FLL的装置500的框图。装置500类似于装置200，并且包括装置200的许多相同部件。装置500包括：DCO 110、控制器220、参考相位生成器130、反馈字生成器160、粗略滤波器201和相位环路滤波器250、分频器116、TDC 104以及加法器140、141。参考装置200描述这些部件。相位环路滤波器250包括采集滤波器202和跟踪滤波器203。装置500还包括量化器501，所述量化器501在第二加法器141和粗略滤波器201之间。量化器501向诸如DCO110提供量化输出。粗略滤波器201充当频率环路滤波器。基于量化器501向粗略滤波器201提供输入的操作，DCO 110的输出频率从一个时钟周期到下一时钟周期以相同的量改变，这导致来自DCO 110的线性频率输出斜坡。量化器501在频率差为零或正的情况下提供+1值。在替代实现方式中，当频率差Δf为零时，量化器提供零。当频率差Δf为负时，量化器501向粗略滤波器201提供-1值。

图6是根据一些实施例的具有ADPLL和FLL的装置中的频率采样的曲线图600。曲线图600示出了装置100、200、500在诸如粗略模式的频率调整模式中的行为，并且由此通过对频率控制字121的改变来适配新频率。在曲线图600中，在装置100、200、500的目标频率改变之后，标记为Δf的频率差601相对于参考时钟增量602被绘制。为了比较，由第一组点603和示出阻尼正弦函数的第二组点604示出了以指数方式稳定或收敛的频率差。常规的一阶ADPLL可以指数地稳定，但仅当频率在***的调制范围内时。在常规ADPLL***中，总是存在频率过冲的风险，如点604示出的。如果环路带宽太小，则与本文描述的装置100、200、500的实施例相比，环路仅锁定在较小的频率范围内的新频率。具有较高阶环路的常规装置可以将***拉至正确的频率。然而，在这些常规装置中，振荡器被过度拉动和调制，这可能导致过冲。另外，取决于特定的频率偏移，调整和输出可能花费相对长的时间来达到期望的稳定点，诸如在收敛阈值608内。在一些常规***实现方式中，宽频率范围通常还存在遇到其中未发生调谐的亚稳定状态的风险。此外，存在泄漏或补偿***中频率改变的另一个效应的风险，并且由此泄漏消除小的调谐信号。另外，存在相位误差模式重复以及不发生调谐以将***引导到新相位或新频率的潜在风险。

在所述示出的例子中，以FCW形式的目标频率和以FBW形式的反馈频率之间的差超过50个参考时钟602，以如第一组点603示出的在常规装置的收敛阈值608内减少。对于第二组点604，阈值可以被传递数次，这可能导致错误锁定信息，因为到目前为止信号尚未稳定。相比之下，具有ADPLL、量化器和FLL的装置，诸如装置500，在由如第二组点606绘制的30个参考时钟以下稳定。装置500以线性方式稳定，并且比具有不采用FLL的ADPLL的常规装置更快。具有ADPLL和FLL的装置(诸如装置100、200)在由第三组点605绘制的约20个参考时钟中稳定。在至少一些实施例中，具有FLL的ADPLL根据一阶衰减或稳定行为收敛到新频率。

锁频操作在某个动态确定的锁定时间609之后结束，并且锁相操作在所述时间609之后开始。例如，应用装置200中的FLL的FLL操作，直到新FCW 121形式的新频率达到或超过收敛阈值608。在锁定时间609之后，采集模式在装置200中操作，并且主动控制传递到采集滤波器202，所述采集滤波器202开始装置200中的锁相操作。

在曲线图600中，第二组点606包括围绕零值的振铃607中的振铃行为。发生振铃607是因为仅通过粗略设置和使用粗略滤波器(诸如仅使用粗略滤波器201)不能满足理想频率。通过采集滤波器202和跟踪滤波器203应用采集模式和跟踪模式消除了所述频率振铃607。因此，至少采集滤波器202需要能够覆盖至少加或减一个粗略步长。在线性稳定模式中可能会发生类似的振铃问题。在某些实施例中，当期望的频率未精确匹配时，可能发生围绕零的振铃。当测量的频率偏移为零时，当量化器501还在输出处提供一个零时，振铃显著减少。

在某些替代实施例中，可以实现粗略滤波器201中的二进制搜索机制，而不是一阶稳定。尽管二进制搜索可能比一阶稳定更快，但是二进制搜索的一些实施例可能以不希望的方式调制DCO 110。另外，如果在装置中需要没有频率过冲的快速锁定，则如第二组点606中示出的具有量化器的线性步进方法可在具有适配的环路增益和频率偏移的装置100、200、500中使用。假设从启动时或产品测试期间的校准动作中已知DCO增益，则在装置的调谐开始时的一个或多个步进可以是大的。一旦偏移达到DCO 110的频率分辨率的数量级，就可以使频率步长更小。以这种方式，可以使频率滤波器的稳定更快。与二进制搜索机制相比，此类自适应稳定的一个结果将是同样快或甚至更快的稳定，并且还将避免频率图600中的过冲。采用具有ADPLL和FLL的装置的装置的环路增益可以通过更新的步长或者通过粗略模式中环路滤波器的增益来调整。

图7是根据一些实施例的用于将FLL应用于具有ADPLL的装置的方法的流程图700。在启动之后或当FCW改变时，在框701处，诸如所示出的装置100、200、500中的一个的装置切换到频率或粗略模式。所述模式是第一操作模式。在所述第一模式中，由FLL基于频率差来激活和执行控制操作。在本文中，FLL与频率控制环路(FCL)同义。在框702处，采用ADPLL和FLL的***或装置通过确定频率差是否在频率阈值内来确定粗略模式中的粗略环路是否稳定。可替换的是，在框702处，限定粗略时间段。如果在锁频操作的应用期间超过了所述粗略时间段，则假定***已经稳定在粗略模式，并且另一个相位被激活。

如果频率差在频率阈值内，则在框703处，进入新模式，并且在***中应用锁相操作。在诸如装置200和装置500的装置中，***切换到多个锁相模式中的一个锁相模式。例如，在框705处，应用采集操作。在框706处，***确定参考信号和产生的振荡器信号(例如，DCO的输出信号)之间的相位差是否在第一相位阈值内。在一些实施例中，第一相位阈值是第二阈值，其中第一阈值是频率阈值。在装置200、500的某些实施例中，当频率偏差在加或减一个粗略步长的阈值内时，***从粗略模式切换到采集模式。如果频率阈值被设置为较大的值，则采集电路需要能够覆盖多于加或减一个粗略步长。

在框707处，当参考信号和产生的振荡器信号之间的相位差在第一相位阈值内时，应用相位跟踪操作，直到***中出现进一步改变，或者直到达到或超过第二相位阈值。例如，进一步的改变包括在框704处由***接收新频率控制字(FCW)。在框708处，***确定相位差是否在第二相位阈值内。如果否，则***继续应用相位跟踪操作。

在相对稳定的状态下，环路通过应用跟踪操作以跟踪模式操作。如果在***中存在小的更新，则环路可以根据需要回到采集模式。如果存在较大的更新，则***通过应用粗略滤波器201回到粗略模式。在具体例子中，对于装置200，在框703处，***的环路的第二模式处于相位模式，这意味着参考相位和反馈相位之间的相位差被用于控制***中的环路。根据至少一些实施例，通过在某个最小时间或限定的时间间隔内超过对应的阈值来控制模式(粗略模式、采集模式和跟踪模式)。根据一些替代实施例，采集模式作为第二频率控制环路而不是像粗略模式那样的第一相位控制环路来操作。在锁相期间检测频率环路的频率差可以用于切换回到粗略模式。当FCW 121改变时或者当另一个事件使***脱离锁定时，诸如环路参数的改变或者对参考频率208的改变，所述事件发生。当改变***中的目标频率时，当频率更新不是从预限定的默认频率开始而是从最后一个时间频率开始时，则可以避免破坏性频率步进。在启动期间，当选择默认频率(例如，约在***调谐范围的中心的频率)时，稳定时间通常被最小化。

如上所描述的，图1至图7中示出的配置是用于向装置或***中的ADPLL提供锁频环的多个可能配置中的一些配置，以及用于操作它们的说明性方法。本文描述的技术适用于部件的多种配置和多种应用。图1至图7中示出的配置在不使用作为常规ADPLL的典型部件的专用频率计数器的情况下提供一个ADPLL内部或与其合作的频率控制环路。FLL能够将ADPLL拉至振荡器允许的任何频率，而无需将环路带宽更改为非常大的值，也不会产生频率过冲或时钟毛刺。相反，所描述的实施例提供快速且良好控制的频率斜坡。实施例提供可以基于FLL或频率检测器快速地获取新频率的快速锁定ADPLL和装置。实施例可以应用于包括调谐器IC以及有线和无线数据传输***的许多类型的装置中。所述实施例对于深亚微米和纳米级技术是理想的。所描述的装置和ADPLL与频率控制环路或锁频环一起支持对应于根据周期预算需求以受控方式将***时钟切换到不同频率的***的频率缩放。

以受控方式改变的***避免了它们的DSP的过时钟(over-clocking)并且避免时序违规，这可能需要复位以恢复到正常操作。复位是非常不利的，因为操作被中断。通常通过过度约束电路设计来避免由于频率过冲而导致的数字电路中的时序违规，所述过度限制电路设计会导致装置及其部件消耗较高的电力和增加的电路面积。使用本文描述的频率控制环路防止了过时钟，并且避免了过度约束和过度设计的***。

通常，常规***和常规ADPLL使用另外的分频器进行频率测量，根据反馈相位计算振荡器频率，并且执行二进制搜索以搜索新频率。这些常规特性导致较的频率过冲，并且可能导致DSP中的过大的频率毛刺。另外，一些常规ADPLL根据DCO输出频率确定相位误差并且执行逐次逼近搜索。此类操作导致来自DCO的输出频率过冲。因此，在不允许复位和中断操作或者不需要过约束和增加更多设计裕量的情况下，常规ADPLL由此就不能用于DSP的频率缩放。一些常规ADPLL利用分频器状态之间的差来导出频率信息但不使用TDC。在这些ADPLL中，频率信息不太准确，并且振荡器频率的振铃增加。在某些情况下，可能会出现死区和任意锁定。对于具有较高分辨率的下一环路状态，通常应趋向于稳定的频率偏移可以变得更大，并且因此花费更长的时间。尽管通过取平均值可以改善此类行为，但是取平均值的使用延长了不期望的稳定时间。

注意，在通常描述中不是所有上述的活动或要素都是必需的，具体活动、部件或装置的一部分可能不是必需的，并且除了所描述的那些之外，还可以执行一个或多个另外的活动或包括的要素。更进一步，列出活动的顺序不必是它们被执行的顺序。此外，已经参考具体实施例描述了所述概念。然而，本领域的普通技术人员应理解，在不脱离如在下面的权利要求中阐述的本公开的范围的情况下，可以进行各种修改和改变。因此，说明书和附图被认为是说明性的而不是限制性的，并且所有此类修改都意图被包括在本公开的范围内。

上面已经针对具体实施例描述了益处、其他优点和问题的解决方案。然而，益处、优点、问题的解决方案以及可能导致任何益处、优点或解决方案出现或变得更加显著的任何特征都不应被解释为任何或所有权利要求的关键、必需或必要特征。而且，以上公开的特定实施例仅是说明性的，因为对于受益于本文教导的本领域技术人员来说，可以以不同但等效的方式进行修改和实践所公开的主题。除了在下面的权利要求中所描述的以外，不意图限制本文中示出的配置或设计的细节。因此，很明显，上面公开的特定实施例可以被改变或修改，并且所有这些变化都被认为在所公开的主题的范围内。因此，本文所寻求的保护在如下面的权利要求中阐述。

Claims (10)

1.一种硬件装置，其特征在于，包括：

锁频环(FLL)，其包括频率环路滤波器；

锁相环(PLL)，其包括相位环路滤波器；以及

控制器，其被配置成向所述FLL提供第一控制信号并且向所述PLL提供第二控制信号。

2.根据权利要求1所述的硬件装置，其特征在于，所述PLL和所述FLL中的一个或多个另外包括：

数字控制振荡器(DCO)，其被配置成提供输出信号；以及

时间-数字转换器(TDC)，其被配置成从所述DCO接收输入信号。

3.根据权利要求1所述的硬件装置，其特征在于，所述PLL是全数字PLL(ADPLL)。

4.根据权利要求1所述的硬件装置，其特征在于，另外包括：

量化器，其作为输入耦合到所述频率环路滤波器，并且被配置成接收频率差信号。

5.根据权利要求4所述的硬件装置，其特征在于，所述频率差信号基于数字频率控制字和来自反馈字生成器的反馈字。

6.根据权利要求1所述的硬件装置，其特征在于，所述FLL被配置成：

基于频率差信号，根据一阶稳定特性来补偿输出信号。

7.根据权利要求1所述的硬件装置，其特征在于，另外包括：

工艺(P)、电压(V)和温度(T)(PVT)滤波器，其中所述硬件装置被配置成适应所述硬件装置中的P、V和T中的至少一个的变化。

8.根据权利要求1所述的硬件装置，其特征在于，所述PLL包括：

采集滤波器，其被调谐到第一范围，其中所述控制器基于检测到相位差超过第一相位差阈值来操作所述采集滤波器；以及

跟踪滤波器，其被调谐到比所述第一范围窄的第二范围。

9.一种频率和相位调谐装置，其特征在于，包括：

数字控制振荡器(DCO)；

第一滤波器，其被配置成调谐所述DCO的输出信号的输出频率并且接收频率差信号，所述第一滤波器作为第一输入耦合到所述DCO；

第二滤波器，其被配置成调谐所述DCO的输出相位并且接收相位差信号，所述第二滤波器作为第二输入耦合到所述DCO；

时间-数字转换器(TDC)，其从所述DCO接收输入；

分频器，其被配置成从所述DCO接收输入；以及

控制器，其耦合到所述第一滤波器和所述第二滤波器，并且被配置成向所述第一滤波器提供频率控制信号并且向所述第二滤波器提供相位采集控制信号，其中所述控制器与所述第一滤波器、所述TDC和所述分频器形成锁频环(FLL)，并且其中所述控制器与所述第二滤波器、所述TDC和所述分频器形成全数字锁相环(ADPLL)。

10.一种用于在硬件装置中提供锁频和锁相操作的方法，其特征在于，所述方法包括：

在锁频环(FLL)中应用锁频操作，直到数字频率差在频率阈值内；以及

在全数字锁相环(ADPLL)中应用第一锁相操作，直到数字相位差在第一相位阈值内。

Images