JP3144497B2 - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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Description
【０００１】
【産業上の利用分野】本発明は、出力周波数を任意可変
設定できる機能を有し、周波数切替時間の高速化が可能
な、位相同期ループ（ＰＬＬ：Phase Locked Loop)構成
を用いた周波数シンセサイザの改良に関するものであ
る。
設定できる機能を有し、周波数切替時間の高速化が可能
な、位相同期ループ（ＰＬＬ：Phase Locked Loop)構成
を用いた周波数シンセサイザの改良に関するものであ
る。
【０００２】
【従来の技術】出力周波数の任意可変設定が可能な位相
同期ループ（ＰＬＬ）構成を用いた周波数シンセサイザ
として、従来は、電圧制御発振器（ＶＣＯ：Voltage Co
ntrolled Oscillator)の出力を可変分周器を用いて分周
した帰還信号と、周波数が一定の基準信号とを位相比較
器に入力し、前記位相比較器の出力をループフィルタを
介してＶＣＯに帰還するという構成が広く応用されてい
る。この従来の構成図を図９に示す。図中、３０１はＶ
ＣＯ、３０２は分周器、３０３は基準発振器、３０４は
位相比較器、３０５はループフィルタである。
同期ループ（ＰＬＬ）構成を用いた周波数シンセサイザ
として、従来は、電圧制御発振器（ＶＣＯ：Voltage Co
ntrolled Oscillator)の出力を可変分周器を用いて分周
した帰還信号と、周波数が一定の基準信号とを位相比較
器に入力し、前記位相比較器の出力をループフィルタを
介してＶＣＯに帰還するという構成が広く応用されてい
る。この従来の構成図を図９に示す。図中、３０１はＶ
ＣＯ、３０２は分周器、３０３は基準発振器、３０４は
位相比較器、３０５はループフィルタである。
【０００３】上記従来の構成では、位相比較器３０４は
一般に基準信号と帰還信号との乗算処理を行うように構
成されており、位相比較器３０４の出力の低周波成分に
位相誤差情報が含まれているという構成であるため、不
要な高調波を大きく抑圧・除去するためのループフィル
タ３０５が不可欠である。ところが、周波数シンセサイ
ザの周波数切替時間は、ループフィルタ３０５の時定数
に依存しており、切替時間を短く設定するためには時定
数を小さく設定する必要がある。一方、周波数シンセサ
イザ出力のＳ／Ｎ（信号対雑音電力比）を一定値以上に
確保するためには、逆に、ループフィルタ３０５の時定
数を大きく設定する必要が生ずる。
一般に基準信号と帰還信号との乗算処理を行うように構
成されており、位相比較器３０４の出力の低周波成分に
位相誤差情報が含まれているという構成であるため、不
要な高調波を大きく抑圧・除去するためのループフィル
タ３０５が不可欠である。ところが、周波数シンセサイ
ザの周波数切替時間は、ループフィルタ３０５の時定数
に依存しており、切替時間を短く設定するためには時定
数を小さく設定する必要がある。一方、周波数シンセサ
イザ出力のＳ／Ｎ（信号対雑音電力比）を一定値以上に
確保するためには、逆に、ループフィルタ３０５の時定
数を大きく設定する必要が生ずる。
【０００４】以上のように、従来の構成では、不要な高
調波を除去することによるＳ／Ｎの向上と周波数切替時
間の高速化とは、互いに相反関係にあるため両者を同時
に満足させることができない、という不具合が生ずる。
この不具合を救済するため、図９の構成において、周波
数切替時の引込み動作と、引込み後の定常動作とで、ル
ープフィルタ３０５の時定数を小さい値（高速引込み）
から大きい値（高Ｓ／Ｎ）へ切替える方法も考案されて
いる。
調波を除去することによるＳ／Ｎの向上と周波数切替時
間の高速化とは、互いに相反関係にあるため両者を同時
に満足させることができない、という不具合が生ずる。
この不具合を救済するため、図９の構成において、周波
数切替時の引込み動作と、引込み後の定常動作とで、ル
ープフィルタ３０５の時定数を小さい値（高速引込み）
から大きい値（高Ｓ／Ｎ）へ切替える方法も考案されて
いる。
【０００５】
【発明が解決しようとする課題】しかしこの方法では、
ループフィルタの切替時に発生するＶＣＯ入力電圧の変
動による周波数ゆらぎによって位相比較器の出力値が変
動し、結局、長い時間の過渡応答が生じてしまう。この
ため、周波数切替時点にはループフィルタの出力変動の
抑圧や、位相比較器の出力値の一時記憶保持などの対策
が別途必要となり、回路規模が大きくなる。本発明の目
的は、前記従来の構成における周波数切替時間の高速化
と、高Ｓ／Ｎ化の相反関係の問題を回避し、小形化，Ｉ
Ｃ化に適する周波数シンセサイザを提供することにあ
る。
ループフィルタの切替時に発生するＶＣＯ入力電圧の変
動による周波数ゆらぎによって位相比較器の出力値が変
動し、結局、長い時間の過渡応答が生じてしまう。この
ため、周波数切替時点にはループフィルタの出力変動の
抑圧や、位相比較器の出力値の一時記憶保持などの対策
が別途必要となり、回路規模が大きくなる。本発明の目
的は、前記従来の構成における周波数切替時間の高速化
と、高Ｓ／Ｎ化の相反関係の問題を回避し、小形化，Ｉ
Ｃ化に適する周波数シンセサイザを提供することにあ
る。
【０００６】
【課題を解決する手段】本発明の周波数シンセサイザ
は、電圧制御発振器の出力を分周した帰還信号と基準発
振器からの基準信号とを位相比較しその出力を前記電圧
制御発振器の制御電圧として出力周波数を任意に可変設
定できる位相同期ループ構成による周波数シンセサイザ
において、前記基準発振器からの基準クロックを基に外
部から供給される開ループ／閉ループ切替信号が閉ルー
プ信号のときにのみ該基準クロックを分周して基準位相
信号ψとして出力する基準位相信号生成手段と、前記電
圧制御発振器の出力周波数を１／Ｐ（Ｐ≧１）に固定分
周する固定分周器と、該固定分周器の出力を基に前記開
ループ／閉ループ切替信号が閉ループ信号のときにのみ
外部から入力される所定の位相増加ステップ値を積算し
た位相積算出力の２πラジアンを法とするディジタル値
を帰還位相信号φとして出力する帰還位相信号出力手段
と、 前記基準位相信号ψと前記帰還位相信号φとを入力
し、式ε＝［｛ψ−φ＋３π｝ｍｏｄ２π］−π（但
し、｛・｝ｍｏｄ２πは、２πラジアンで除したときの
剰余）に従って得られる出力範囲が（−π〜π）ラジア
ンの位相誤差信号εを出力する位相比較回路と、該位相
比較回路からの位相誤差信号εを平均化した値外１を所
定の時間帯で出力する平均化回路と、該平均化回路から
の平均化した値外１をディジタルフィルタリングを行っ
て出力値ε’を出力するリカーシブフィルタと、前記
ε，外１及びε’を入力し、前記開ループ／閉ループ切
替信号により、閉ループ動作中はεを、開ループ動作中
は外１を、更に予め定めたスロット数後の開ループ動作
中はε’を、それぞれ切替え出力し、アナログ変換して
前記電圧制御発振器の制御電圧とする切替出力手段とを
特徴とするものである。さらに、前記基準位相信号生成
手段は、前記基準発振器からの基準クロックを一方の入
力とし前記開ループ／閉ループ切替信号を他方の入力と
して閉ループ動 作時には基準クロックを出力し開ループ
動作時は基準クロックを停止する第１のＡＮＤゲート回
路と、該第１のＡＮＤゲート回路からの基準クロックを
分周することにより基準位相信号ψを生成するカウンタ
とが備えられ、 前記帰還位相信号出力手段は、前記固定
分周器の出力を一方の入力とし前記開ループ／閉ループ
切替信号を他方の入力として閉ループ動作時には前記固
定分周器の出力クロックを出力し開ループ動作時は出力
クロックを停止する第２のＡＮＤゲート回路と、該第２
のＡＮＤゲート回路の出力クロックのタイミングに従っ
て外部から入力される所定の位相増加ステップ値を積算
した位相積算出力の２πラジアンを法とするディジタル
値を帰還位相信号φとして出力する数値制御発振器とが
備えられたことを特徴とするものである。 また、前記第
１のＡＮＤゲート回路の一方の入力として前記固定分周
器からの出力を与えることにより前記カウンタから帰還
位相信号φを生成出力させ、前記第２のＡＮＤゲート回
路の一方の入力として前記基準発振器からの基準クロッ
クを与えることにより前記数値制御発振器から基準位相
信号ψを生成出力させるように構成したことを特徴とす
るものである。
は、電圧制御発振器の出力を分周した帰還信号と基準発
振器からの基準信号とを位相比較しその出力を前記電圧
制御発振器の制御電圧として出力周波数を任意に可変設
定できる位相同期ループ構成による周波数シンセサイザ
において、前記基準発振器からの基準クロックを基に外
部から供給される開ループ／閉ループ切替信号が閉ルー
プ信号のときにのみ該基準クロックを分周して基準位相
信号ψとして出力する基準位相信号生成手段と、前記電
圧制御発振器の出力周波数を１／Ｐ（Ｐ≧１）に固定分
周する固定分周器と、該固定分周器の出力を基に前記開
ループ／閉ループ切替信号が閉ループ信号のときにのみ
外部から入力される所定の位相増加ステップ値を積算し
た位相積算出力の２πラジアンを法とするディジタル値
を帰還位相信号φとして出力する帰還位相信号出力手段
と、 前記基準位相信号ψと前記帰還位相信号φとを入力
し、式ε＝［｛ψ−φ＋３π｝ｍｏｄ２π］−π（但
し、｛・｝ｍｏｄ２πは、２πラジアンで除したときの
剰余）に従って得られる出力範囲が（−π〜π）ラジア
ンの位相誤差信号εを出力する位相比較回路と、該位相
比較回路からの位相誤差信号εを平均化した値外１を所
定の時間帯で出力する平均化回路と、該平均化回路から
の平均化した値外１をディジタルフィルタリングを行っ
て出力値ε’を出力するリカーシブフィルタと、前記
ε，外１及びε’を入力し、前記開ループ／閉ループ切
替信号により、閉ループ動作中はεを、開ループ動作中
は外１を、更に予め定めたスロット数後の開ループ動作
中はε’を、それぞれ切替え出力し、アナログ変換して
前記電圧制御発振器の制御電圧とする切替出力手段とを
特徴とするものである。さらに、前記基準位相信号生成
手段は、前記基準発振器からの基準クロックを一方の入
力とし前記開ループ／閉ループ切替信号を他方の入力と
して閉ループ動 作時には基準クロックを出力し開ループ
動作時は基準クロックを停止する第１のＡＮＤゲート回
路と、該第１のＡＮＤゲート回路からの基準クロックを
分周することにより基準位相信号ψを生成するカウンタ
とが備えられ、 前記帰還位相信号出力手段は、前記固定
分周器の出力を一方の入力とし前記開ループ／閉ループ
切替信号を他方の入力として閉ループ動作時には前記固
定分周器の出力クロックを出力し開ループ動作時は出力
クロックを停止する第２のＡＮＤゲート回路と、該第２
のＡＮＤゲート回路の出力クロックのタイミングに従っ
て外部から入力される所定の位相増加ステップ値を積算
した位相積算出力の２πラジアンを法とするディジタル
値を帰還位相信号φとして出力する数値制御発振器とが
備えられたことを特徴とするものである。 また、前記第
１のＡＮＤゲート回路の一方の入力として前記固定分周
器からの出力を与えることにより前記カウンタから帰還
位相信号φを生成出力させ、前記第２のＡＮＤゲート回
路の一方の入力として前記基準発振器からの基準クロッ
クを与えることにより前記数値制御発振器から基準位相
信号ψを生成出力させるように構成したことを特徴とす
るものである。
【０００７】
【実施例】図１は本発明による第１の実施例を示す周波
数シンセサイザの一構成例図である。図において、１は
基準発振器であり、基準クロックを出力する。２はＡＮ
Ｄゲート回路であり、前記基準クロックを入力し、外部
から供給される開ループ／閉ループ切替信号により、閉
ループ動作時には基準クロックを出力し、開ループ動作
時には基準クロックを停止する。３はカウンタであり、
ＡＮＤゲート回路２の出力である基準クロックを分周す
ることにより、基準位相信号ψを生成する。４は電圧制
御発振器（ＶＣＯ：Voltage Controlled Oscillator)で
あり、後述するＬＰＦ１３からの制御電圧に従った発振
周波数ｆ0 を出力する。５は固定分周器であり、ＶＣＯ
４の出力周波数ｆ0 を１／Ｐ（Ｐ≧１）に固定分周し、
ｆCLK （＝ｆ0 ／Ｐ）を出力する。６は２と同様のＡＮ
Ｄゲート回路であり、固定分周器５からのｆCLK を入力
し、前記開ループ／閉ループ切替信号により、閉ループ
動作時にはｆCLK を出力し、開ループ動作時にはｆCLK
を停止する。
数シンセサイザの一構成例図である。図において、１は
基準発振器であり、基準クロックを出力する。２はＡＮ
Ｄゲート回路であり、前記基準クロックを入力し、外部
から供給される開ループ／閉ループ切替信号により、閉
ループ動作時には基準クロックを出力し、開ループ動作
時には基準クロックを停止する。３はカウンタであり、
ＡＮＤゲート回路２の出力である基準クロックを分周す
ることにより、基準位相信号ψを生成する。４は電圧制
御発振器（ＶＣＯ：Voltage Controlled Oscillator)で
あり、後述するＬＰＦ１３からの制御電圧に従った発振
周波数ｆ0 を出力する。５は固定分周器であり、ＶＣＯ
４の出力周波数ｆ0 を１／Ｐ（Ｐ≧１）に固定分周し、
ｆCLK （＝ｆ0 ／Ｐ）を出力する。６は２と同様のＡＮ
Ｄゲート回路であり、固定分周器５からのｆCLK を入力
し、前記開ループ／閉ループ切替信号により、閉ループ
動作時にはｆCLK を出力し、開ループ動作時にはｆCLK
を停止する。
【０００８】７は数値制御発振器（ＮＣＯ：Numerical
Controlled Ocillator) であり、ＡＮＤゲート回路６の
出力ｆCLK のタイミングに従って、外部から設定される
位相増加ステップ値（ディジタル値）Δφを積算し、帰
還位相信号φ（０≦φ≦２π：φはディジタル値）を出
力する。該回路は加算器とレジスタとで容易に構成でき
る。
Controlled Ocillator) であり、ＡＮＤゲート回路６の
出力ｆCLK のタイミングに従って、外部から設定される
位相増加ステップ値（ディジタル値）Δφを積算し、帰
還位相信号φ（０≦φ≦２π：φはディジタル値）を出
力する。該回路は加算器とレジスタとで容易に構成でき
る。
【０００９】８は位相比較回路であり、カウンタ３から
の基準位相信号ψを一方の入力（加算値）とし、ＮＣＯ
７からの帰還位相信号φを他方の入力（減算値）として
加算演算を行い、次に示す（１）式に従って、位相誤差
信号ε（−π≦ε≦π）を出力する。 ε＝［｛（ψ−φ）＋３π｝ｍｏｄ２π］−π ……………（１） 但し、｛・｝ｍｏｄ２πは２πラジアンで除したときの
剰余を示す。該回路は、加算器で容易に構成できる。
の基準位相信号ψを一方の入力（加算値）とし、ＮＣＯ
７からの帰還位相信号φを他方の入力（減算値）として
加算演算を行い、次に示す（１）式に従って、位相誤差
信号ε（−π≦ε≦π）を出力する。 ε＝［｛（ψ−φ）＋３π｝ｍｏｄ２π］−π ……………（１） 但し、｛・｝ｍｏｄ２πは２πラジアンで除したときの
剰余を示す。該回路は、加算器で容易に構成できる。
【００１０】９は平均化回路であり、位相比較回路８か
らの位相誤差信号εを平均化し、開ループ動作開始後の
所定の時間帯で位相誤差平均値外１を出力する。該回路
は、加算器とレジスタとで容易に構成できる。図３は平
均化回路９の詳細を示す一構成例図である。図中、１０
１は加算器であり、位相誤差信号εを一方の入力とし、
後述のレジスタ１０２より帰還される値を他方の入力と
して加算演算を行い、その結果を出力する。１０２はレ
ジスタであり、加算器１０１の出力を一時記憶してお
き、外部より供給される積算クロックのタイミングで出
力する。該回路の出力は加算器１０１へ帰還される。以
上の構成により、加算器１０１による位相誤差信号εの
積算回数を２m 回とし、得られた積算値をｍビットだけ
桁落としした値、即ち２-m倍の値を平均値外１とするこ
とにより、２m 個のサンプルの平均動作を得ることがで
きる。
らの位相誤差信号εを平均化し、開ループ動作開始後の
所定の時間帯で位相誤差平均値外１を出力する。該回路
は、加算器とレジスタとで容易に構成できる。図３は平
均化回路９の詳細を示す一構成例図である。図中、１０
１は加算器であり、位相誤差信号εを一方の入力とし、
後述のレジスタ１０２より帰還される値を他方の入力と
して加算演算を行い、その結果を出力する。１０２はレ
ジスタであり、加算器１０１の出力を一時記憶してお
き、外部より供給される積算クロックのタイミングで出
力する。該回路の出力は加算器１０１へ帰還される。以
上の構成により、加算器１０１による位相誤差信号εの
積算回数を２m 回とし、得られた積算値をｍビットだけ
桁落としした値、即ち２-m倍の値を平均値外１とするこ
とにより、２m 個のサンプルの平均動作を得ることがで
きる。
【００１１】再び図１に戻って、１０はリカーシブフィ
ルタ（Recursive Filter) であり、前記位相誤差平均値
を１スロットごとにディジタルフィルタリングして出力
する。該回路は加算器とレジスタとで容易に構成でき
る。図４はこのリカーシブルフィルタの詳細を示す一構
成例図である。図中、２０１は位相誤差平均値外１を一
方の入力（加算値）とする加算器である。２０２は、加
算器２０１の出力を一方の入力とし、後述のレジスタ２
０３より帰還される値を他方の入力として加算演算を行
い、その結果を出力する加算器である。２０３は、加算
器２０２の出力を一時記憶しておき、外部より供給され
るタイミングで出力するレジスタである。２０４は、該
回路の出力の２-n倍の値を得る処理であって、ｎビット
の低位側へのシフト配線により容易に構成できる。この
回路２０４の出力は前記加算器２０１の他方の入力へ帰
還されるとともに、位相誤差のリカーシブフィルタ出力
値ε’として出力される。
ルタ（Recursive Filter) であり、前記位相誤差平均値
を１スロットごとにディジタルフィルタリングして出力
する。該回路は加算器とレジスタとで容易に構成でき
る。図４はこのリカーシブルフィルタの詳細を示す一構
成例図である。図中、２０１は位相誤差平均値外１を一
方の入力（加算値）とする加算器である。２０２は、加
算器２０１の出力を一方の入力とし、後述のレジスタ２
０３より帰還される値を他方の入力として加算演算を行
い、その結果を出力する加算器である。２０３は、加算
器２０２の出力を一時記憶しておき、外部より供給され
るタイミングで出力するレジスタである。２０４は、該
回路の出力の２-n倍の値を得る処理であって、ｎビット
の低位側へのシフト配線により容易に構成できる。この
回路２０４の出力は前記加算器２０１の他方の入力へ帰
還されるとともに、位相誤差のリカーシブフィルタ出力
値ε’として出力される。
【００１２】再び図１に戻って、１１は切替器であり、
位相比較回路８からの位相誤差信号εと平均化回路９か
らの位相誤差平均値外１、及びリカーシブフィルタ１０
の出力値ε’とが入力され、前記開ループ／閉ループ切
替信号に従って、閉ループ動作中は位相誤差信号εを出
力し開ループ動作中は位相誤差平均値外１を出力する。
さらに、予め定めたスロット数の後、開ループ動作時に
は位相誤差フィルタリング値ε’を出力する。１２はＤ
／Ａ変換器であり、切替器１１のディジタル出力値をア
ナログ値に変換する。１３は低域ろ波器（ＬＰＦ：LowP
ass Filter)であり、Ｄ／Ａ変換器１２の出力に含まれ
る量子化雑音成分を除去し、ＶＣＯ４の制御電圧入力に
帰還する。
位相比較回路８からの位相誤差信号εと平均化回路９か
らの位相誤差平均値外１、及びリカーシブフィルタ１０
の出力値ε’とが入力され、前記開ループ／閉ループ切
替信号に従って、閉ループ動作中は位相誤差信号εを出
力し開ループ動作中は位相誤差平均値外１を出力する。
さらに、予め定めたスロット数の後、開ループ動作時に
は位相誤差フィルタリング値ε’を出力する。１２はＤ
／Ａ変換器であり、切替器１１のディジタル出力値をア
ナログ値に変換する。１３は低域ろ波器（ＬＰＦ：LowP
ass Filter)であり、Ｄ／Ａ変換器１２の出力に含まれ
る量子化雑音成分を除去し、ＶＣＯ４の制御電圧入力に
帰還する。
【００１３】次に、図２は、本発明の第２の実施例を示
す構成例図である。図２の構成例における全ての構成要
素は、図１の構成要素１〜１３と全く同一であって、た
だ、ＡＮＤゲート回路２及び６の入力が、それぞれ固定
分周器５及び基準発振器１の出力に接続されていること
のみが図１の場合と異なっている。
す構成例図である。図２の構成例における全ての構成要
素は、図１の構成要素１〜１３と全く同一であって、た
だ、ＡＮＤゲート回路２及び６の入力が、それぞれ固定
分周器５及び基準発振器１の出力に接続されていること
のみが図１の場合と異なっている。
【００１４】
【作用】図１，図３，図４の構成例図に基づく本発明の
作用を、図５，図６，図７及び図８を用いて次に説明す
る。まず図５により、閉ループ動作時における同期引込
みの作用を説明する。図５（ａ），（ｂ）及び（ｃ）
は、閉ループ動作時の帰還位相信号φ，基準位相信号
ψ，位相誤差信号εの動作タイムチャート例を示してい
る。今、時刻０においてＮＣＯ７の出力をφ＝０とす
る。以降ＮＣＯ７は固定分周器５の出力信号ｆCLK の１
周期毎（１／ｆCLK ）に位相増加ステップ値Δφの積算
を続け、その積算によるＮＣＯ７の出力は、図５（ａ）
に示すようにΔφのステップで階段状に上昇する。次に
時刻Ａに至りφの値が２π以上に到達すると、２π値を
超えて破線で示した仮の積算値から２πを差し引いた値
に下降し、再びΔφのステップで上昇してゆく。時刻Ａ
以降は時刻０以降と同様の動作を繰り返し、鋸歯状波形
の帰還位相信号φを得る。
作用を、図５，図６，図７及び図８を用いて次に説明す
る。まず図５により、閉ループ動作時における同期引込
みの作用を説明する。図５（ａ），（ｂ）及び（ｃ）
は、閉ループ動作時の帰還位相信号φ，基準位相信号
ψ，位相誤差信号εの動作タイムチャート例を示してい
る。今、時刻０においてＮＣＯ７の出力をφ＝０とす
る。以降ＮＣＯ７は固定分周器５の出力信号ｆCLK の１
周期毎（１／ｆCLK ）に位相増加ステップ値Δφの積算
を続け、その積算によるＮＣＯ７の出力は、図５（ａ）
に示すようにΔφのステップで階段状に上昇する。次に
時刻Ａに至りφの値が２π以上に到達すると、２π値を
超えて破線で示した仮の積算値から２πを差し引いた値
に下降し、再びΔφのステップで上昇してゆく。時刻Ａ
以降は時刻０以降と同様の動作を繰り返し、鋸歯状波形
の帰還位相信号φを得る。
【００１５】一方、基準位相信号ψは、基準発振器１の
出力をカウンタ３により積算カウントした数値で与えら
れるので、図５（ｂ）に示すように、φと同様の鋸歯状
波形となる。さて、今、図５に示すように、帰還位相信
号φが基準位相信号ψに対して進み位相である場合を考
える。このとき、図５（ｃ）の破線に示す基準位相信号
ψと帰還位相信号φの単純な数値上の差（ψ−φ）に
は、基準位相信号が２πから０に変換する度に−２πの
位相ジャンプが生ずる。この位相ジャンプは位相比較回
路８により（１）式に基づく演算によって補正され、図
５（ｃ）の実線で示すような位相誤差信号εが得られ
る。
出力をカウンタ３により積算カウントした数値で与えら
れるので、図５（ｂ）に示すように、φと同様の鋸歯状
波形となる。さて、今、図５に示すように、帰還位相信
号φが基準位相信号ψに対して進み位相である場合を考
える。このとき、図５（ｃ）の破線に示す基準位相信号
ψと帰還位相信号φの単純な数値上の差（ψ−φ）に
は、基準位相信号が２πから０に変換する度に−２πの
位相ジャンプが生ずる。この位相ジャンプは位相比較回
路８により（１）式に基づく演算によって補正され、図
５（ｃ）の実線で示すような位相誤差信号εが得られ
る。
【００１６】以上から、本発明による構成では、閉ルー
プ動作による同期引込みにおいて、上記基準位相信号
ψ，帰還位相信号φが直接的な位相情報であり、位相誤
差信号εに真の位相誤差が得れるため、理論上は位相誤
差信号εに高調波成分を含むことがなく、従来の構成に
必要であった高調波成分抑圧のためのループフィルタは
本質的に不要となることが分かる。このため、従来の構
成において、周波数切替時間が長くなる要因であったル
ープフィルタの時定数は、本発明においては小さい値に
設定できるので、周波数の高速切替が可能となる。位相
誤差信号εは、Ｄ／Ａ変換器１２によってアナログ値に
変換され、ＬＰＦ１３による量子化雑音成分の除去後、
ＶＣＯ４の制御電圧入力に帰還される。この負帰還ルー
プの構成により、希望する出力周波数ｆ0 を得ることが
できる。
プ動作による同期引込みにおいて、上記基準位相信号
ψ，帰還位相信号φが直接的な位相情報であり、位相誤
差信号εに真の位相誤差が得れるため、理論上は位相誤
差信号εに高調波成分を含むことがなく、従来の構成に
必要であった高調波成分抑圧のためのループフィルタは
本質的に不要となることが分かる。このため、従来の構
成において、周波数切替時間が長くなる要因であったル
ープフィルタの時定数は、本発明においては小さい値に
設定できるので、周波数の高速切替が可能となる。位相
誤差信号εは、Ｄ／Ａ変換器１２によってアナログ値に
変換され、ＬＰＦ１３による量子化雑音成分の除去後、
ＶＣＯ４の制御電圧入力に帰還される。この負帰還ルー
プの構成により、希望する出力周波数ｆ0 を得ることが
できる。
【００１７】ここで、出力周波数ｆ0 と、ＮＣＯ７の位
相増加ステップ値Δφとの関係を導出してみる。まず、
カウンタ３の入力である基準クロックをｆc とし、カウ
ンタ３の分周数をＮとすると、図５（ｂ）における周期
ＴC は次の（２）式で示される。 また、ＮＣＯ７の周期ＴNCO は次の（３）式で与えられ
る。 基準位相信号の周期ＴC と帰還位相信号の周期Ｔ
NCO は、位相同期状態ではＴC ＝ＴNCO であるので
（２）式，（３）式より次の（４）式が得られる。 また、固定分周器５の出力クロックｆCLK は次の（５）
式で示される。 従って（４）式，（５）式より、出力周波数ｆ0 は次の
（６）式で表すことができる。 （６）式より、Ｐ，Ｎ，ｆc を一定とすると、出力周波
数ｆ0 はΔφに逆比例する関係で一意に決定できること
が分かる。
相増加ステップ値Δφとの関係を導出してみる。まず、
カウンタ３の入力である基準クロックをｆc とし、カウ
ンタ３の分周数をＮとすると、図５（ｂ）における周期
ＴC は次の（２）式で示される。 また、ＮＣＯ７の周期ＴNCO は次の（３）式で与えられ
る。 基準位相信号の周期ＴC と帰還位相信号の周期Ｔ
NCO は、位相同期状態ではＴC ＝ＴNCO であるので
（２）式，（３）式より次の（４）式が得られる。 また、固定分周器５の出力クロックｆCLK は次の（５）
式で示される。 従って（４）式，（５）式より、出力周波数ｆ0 は次の
（６）式で表すことができる。 （６）式より、Ｐ，Ｎ，ｆc を一定とすると、出力周波
数ｆ0 はΔφに逆比例する関係で一意に決定できること
が分かる。
【００１８】次に、本発明の構成における周波数切替動
作のフローチャートを図６に示す。図において、動作開
始（ＳＴＡＲＴ）後、まず、ステップ１において、
（６）式の関係に基づきΔφを設定することにより出力
周波数を設定し閉ループ動作に入る。該閉ループ動作に
より、ステップ２で同期引込み後、ステップ３に入り平
均化回路９により位相誤差信号εの平均化動作を行い、
平均値外１を得た時点で、ステップ４において外１を保
持値とする制御電圧で開ループ動作に入るとともに、リ
カーシブフィルタ出力値ε’を更新する。最後に、ステ
ップ５において、リカーシブフィルタ出力値ε’を保持
値とする制御電圧で開ループ動作を継続する。
作のフローチャートを図６に示す。図において、動作開
始（ＳＴＡＲＴ）後、まず、ステップ１において、
（６）式の関係に基づきΔφを設定することにより出力
周波数を設定し閉ループ動作に入る。該閉ループ動作に
より、ステップ２で同期引込み後、ステップ３に入り平
均化回路９により位相誤差信号εの平均化動作を行い、
平均値外１を得た時点で、ステップ４において外１を保
持値とする制御電圧で開ループ動作に入るとともに、リ
カーシブフィルタ出力値ε’を更新する。最後に、ステ
ップ５において、リカーシブフィルタ出力値ε’を保持
値とする制御電圧で開ループ動作を継続する。
【００１９】以上の一連の動作を、さらに図７を用いて
説明する。図７は、図６に示したフローチャートに基づ
く周波数切替動作をタイムチャートで示した図である。
図中上段はＶＣＯ４の出力周波数、中段はＡＮＤゲート
回路２及び６、平均化回路９及び切替器１１に入力され
る開ループ／閉ループ切替信号、下段は平均化回路９の
積算出力を、それぞれ示している。図において、今、出
力周波数をｆ1 からｆ2 へ切替える場合を考える。この
とき、図７のステップ１からステップ２へ到るプロセス
で、ＶＣＯ４の出力周波数は閉ループ動作により、ｆ1
からｆ2 へ変化する。次に、同期引込みが終了した時点
から、ステップ３において、まず平均化回路９の出力が
リセットされ、ただちに平均化（積算）処理が開始され
る。ステップ４では、開ループ動作に切替わり、Ｄ／Ａ
変換器１２及びＬＰＦ１３に対して平均化回路出力外１
が供給される。外１は開ループ動作中一定値となるの
で、安定した出力周波数が得られる。
説明する。図７は、図６に示したフローチャートに基づ
く周波数切替動作をタイムチャートで示した図である。
図中上段はＶＣＯ４の出力周波数、中段はＡＮＤゲート
回路２及び６、平均化回路９及び切替器１１に入力され
る開ループ／閉ループ切替信号、下段は平均化回路９の
積算出力を、それぞれ示している。図において、今、出
力周波数をｆ1 からｆ2 へ切替える場合を考える。この
とき、図７のステップ１からステップ２へ到るプロセス
で、ＶＣＯ４の出力周波数は閉ループ動作により、ｆ1
からｆ2 へ変化する。次に、同期引込みが終了した時点
から、ステップ３において、まず平均化回路９の出力が
リセットされ、ただちに平均化（積算）処理が開始され
る。ステップ４では、開ループ動作に切替わり、Ｄ／Ａ
変換器１２及びＬＰＦ１３に対して平均化回路出力外１
が供給される。外１は開ループ動作中一定値となるの
で、安定した出力周波数が得られる。
【００２０】また、開ループ動作中は、ＡＮＤゲート回
路２及び６により、カウンタ３及びＮＣＯ７に供給する
基準クロック及び固定分周器５の出力ｆCLK をそれぞれ
停止することによって、基準位相信号ψ及び帰還位相信
号φを保持し、ψ及びφの位相すべりを防止する。これ
により、次の閉ループ動作開始時の位相誤差信号εが前
回の閉ループ動作の最終値に保持され、次のチャネル切
替えによる同期引込みが高速で行なえる。
路２及び６により、カウンタ３及びＮＣＯ７に供給する
基準クロック及び固定分周器５の出力ｆCLK をそれぞれ
停止することによって、基準位相信号ψ及び帰還位相信
号φを保持し、ψ及びφの位相すべりを防止する。これ
により、次の閉ループ動作開始時の位相誤差信号εが前
回の閉ループ動作の最終値に保持され、次のチャネル切
替えによる同期引込みが高速で行なえる。
【００２１】以上の一連の動作によって得られた位相誤
差平均出力外１の、リカーシブフィルタ１０によるフィ
ルタリング動作を図８を用いて説明する。ここでは、出
力周波数ｆ1 の場合を例にして説明する。図の各スロッ
ト内において、破線は外１，ε’，ｆ1 のそれぞれ目標
値であり、実線はそれぞれの出力値である。今、Ｒ番目
のスロットにおける位相誤差平均値を外２とおき、（Ｒ
−１）番目のスロットのフィルタリング値をε’R-1 、
加算器２０２及びレジスタ２０３による積算回数を２n
とおく。このとき、リカーシブフィルタ１０の出力ε’
R は、次の（７）式で表される。
差平均出力外１の、リカーシブフィルタ１０によるフィ
ルタリング動作を図８を用いて説明する。ここでは、出
力周波数ｆ1 の場合を例にして説明する。図の各スロッ
ト内において、破線は外１，ε’，ｆ1 のそれぞれ目標
値であり、実線はそれぞれの出力値である。今、Ｒ番目
のスロットにおける位相誤差平均値を外２とおき、（Ｒ
−１）番目のスロットのフィルタリング値をε’R-1 、
加算器２０２及びレジスタ２０３による積算回数を２n
とおく。このとき、リカーシブフィルタ１０の出力ε’
R は、次の（７）式で表される。
【外２】
【数１】 （７）式より、リカーシブフィルタ出力値ε’R は、
（Ｒ−１）番目のスロットのリカーシブフィルタ出力値
ε’R-1 と、Ｒ番目のスロットにおける位相誤差平均値
外２との重みづけ平均となっており、スロット毎に逐
次、（７）式の更新動作を繰り返すことにより、位相誤
差のフィルタリング値ε’は一定値に近づき、より安定
した出力周波数を得ることができる。なお、リカーシブ
フィルタの動作の初期化処理としては、初期のｎ個の区
間では位相誤差平均値外１の積算のみを行い、当該区間
の開ループ動作時には切替器１１により位相誤差平均値
外１を出力し、ｎ区間経過後の開ループ動作時にはリカ
ーシブフィルタ切替信号によってリカーシブフィルタ１
０の出力値ε’R を出力するように構成するものとす
る。
（Ｒ−１）番目のスロットのリカーシブフィルタ出力値
ε’R-1 と、Ｒ番目のスロットにおける位相誤差平均値
外２との重みづけ平均となっており、スロット毎に逐
次、（７）式の更新動作を繰り返すことにより、位相誤
差のフィルタリング値ε’は一定値に近づき、より安定
した出力周波数を得ることができる。なお、リカーシブ
フィルタの動作の初期化処理としては、初期のｎ個の区
間では位相誤差平均値外１の積算のみを行い、当該区間
の開ループ動作時には切替器１１により位相誤差平均値
外１を出力し、ｎ区間経過後の開ループ動作時にはリカ
ーシブフィルタ切替信号によってリカーシブフィルタ１
０の出力値ε’R を出力するように構成するものとす
る。
【００２２】次に図２の第２の実施例の構成例図に基づ
く本発明の作用について述べる。図２では、図１の場合
とは逆に、基準位相信号ψはＮＣＯ７により得られ、ま
た、帰還位相信号φはカウンタ３により得られる構成と
なっている。従って、図１の構成において導出した、
（２）式，（３）式及び（４）式におけるｆc とｆCLK
は互いに交換されるので、それぞれ下式を得る。
く本発明の作用について述べる。図２では、図１の場合
とは逆に、基準位相信号ψはＮＣＯ７により得られ、ま
た、帰還位相信号φはカウンタ３により得られる構成と
なっている。従って、図１の構成において導出した、
（２）式，（３）式及び（４）式におけるｆc とｆCLK
は互いに交換されるので、それぞれ下式を得る。
【００２３】一方、図２の構成においても前述の（５）
式は成立しているので、この（５）式と、上記（４）’
式とにより、結局出力周波数ｆ0 は前述の（６）式に対
応する次の式で表すことができる。 上記（６）’式より、Ｐ，Ｎ，ｆc を一定とすると、出
力周波数ｆ0 は、図１の構成では（６）式によりΔφに
逆比例する関係であったのに対し、図２の構成ではΔψ
に比例する関係で一意に決定できることが分かる。
式は成立しているので、この（５）式と、上記（４）’
式とにより、結局出力周波数ｆ0 は前述の（６）式に対
応する次の式で表すことができる。 上記（６）’式より、Ｐ，Ｎ，ｆc を一定とすると、出
力周波数ｆ0 は、図１の構成では（６）式によりΔφに
逆比例する関係であったのに対し、図２の構成ではΔψ
に比例する関係で一意に決定できることが分かる。
【００２４】
【発明の効果】以上詳細に説明したように、本発明の周
波数シンセサイザの構成では、ＮＣＯを用いることによ
り直接的に帰還位相信号の抽出、もしくは基準位相信号
の生成を実現しているので、ディジタル信号処理による
直接位相比較が可能となる。従って、従来の構成におい
て発生した高調波成分が発生せず、ループフィルタの時
定数を小さい値に設定できるので、閉ループ動作時の周
波数引込み時間の高速化がはかれる。また、閉ループ動
作による周波数引込み後、平均化回路を用いて位相誤差
成分を平均化し、その平均値を保持して開ループ動作を
行うとともに、該位相誤差平均値をさらにフィルタリン
グしているので、周波数安定性の高い信号が得られる。
さらに、回路の大半がディジタル信号処理であるので回
路の小形化，ＩＣ化に適している等の利点がある。
波数シンセサイザの構成では、ＮＣＯを用いることによ
り直接的に帰還位相信号の抽出、もしくは基準位相信号
の生成を実現しているので、ディジタル信号処理による
直接位相比較が可能となる。従って、従来の構成におい
て発生した高調波成分が発生せず、ループフィルタの時
定数を小さい値に設定できるので、閉ループ動作時の周
波数引込み時間の高速化がはかれる。また、閉ループ動
作による周波数引込み後、平均化回路を用いて位相誤差
成分を平均化し、その平均値を保持して開ループ動作を
行うとともに、該位相誤差平均値をさらにフィルタリン
グしているので、周波数安定性の高い信号が得られる。
さらに、回路の大半がディジタル信号処理であるので回
路の小形化，ＩＣ化に適している等の利点がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】本発明の第２の実施例を示すブロック図であ
る。
る。
【図３】図１及び図２中の平均化回路の一構成例を示す
ブロック図である。
ブロック図である。
【図４】図１及び図２中のリカーシブフィルタ回路の一
構成例を示すブロック図である。
構成例を示すブロック図である。
【図５】本発明の帰還位相信号，基準位相信号及び位相
誤差信号のタイムチャートである。
誤差信号のタイムチャートである。
【図６】本発明の周波数切替動作のフローチャートであ
る。
る。
【図７】本発明の周波数切替のタイムチャートである。
【図８】本発明のリカーシブフィルタによる出力周波数
のタイムチャートである。
のタイムチャートである。
【図９】従来のＰＬＬ構成の周波数シンセサイザのブロ
ック図である。
ック図である。
１ 基準発振器 ２ ＡＮＤゲート回路 ３ カウンタ ４ 電圧制御発振器（ＶＣＯ） ５ 固定分周器 ６ ＡＮＤゲート回路 ７ 数値制御発振器（ＮＣＯ） ８ 位相比較回路 ９ 平均化回路 １０ リカーシブフィルタ １１ 切替器 １２ Ｄ／Ａ変換器 １３ 低域ろ波器 １０１ 加算器 １０２ レジスタ ２０１ 加算器 ２０２ 加算器 ２０３ レジスタ ２０４ 除算器 ３０１ 電圧制御発振器（ＶＣＯ） ３０２ 分周器 ３０３ 基準発振器 ３０４ 位相比較器 ３０５ ループフィルタ
フロントページの続き (56)参考文献 特開 平４−248715（ＪＰ，Ａ) 特開 平１−114122（ＪＰ，Ａ) 特開 平３−109818（ＪＰ，Ａ) 特開 平４−137914（ＪＰ，Ａ) 特開 平２−312318（ＪＰ，Ａ) 特開 平１−97017（ＪＰ，Ａ) 特開 昭62−88428（ＪＰ，Ａ) 特開 昭61−57122（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/06 - 7/18
Claims (3)
- 【請求項１】 電圧制御発振器の出力を分周した帰還信
号と基準発振器からの基準信号とを位相比較しその出力
を前記電圧制御発振器の制御電圧として出力周波数を任
意に可変設定できる位相同期ループ構成による周波数シ
ンセサイザにおいて、 前記基準発振器からの基準クロックを基に外部から供給
される開ループ／閉ループ切替信号が閉ループ信号のと
きにのみ該基準クロックを分周して基準位相信号ψとし
て出力する基準位相信号生成手段と、 前記電圧制御発振器の出力周波数を１／Ｐ（Ｐ≧１）に
固定分周する固定分周器と、 該固定分周器の出力を基に前記開ループ／閉ループ切替
信号が閉ループ信号のときにのみ外部から入力される所
定の位相増加ステップ値を積算した位相積算出力の２π
ラジアンを法とするディジタル値を帰還位相信号φとし
て出力する帰還位相信号出力手段と、 前記基準位相信号ψと前記帰還位相信号φ とを入力し、
式ε＝［｛ψ−φ＋３π｝ｍｏｄ２π］−π（但し、
｛・｝ｍｏｄ２πは、２πラジアンで除したときの剰
余）に従って得られる出力範囲が（−π〜π）ラジアン
の位相誤差信号εを出力する位相比較回路と、該 位相比較回路からの位相誤差信号εを平均化した値外
１を所定の時間帯で出力する平均化回路と、 該平均化回路からの平均化した値外１をディジタルフィ
ルタリングを行って出力値ε’を出力するリカーシブフ
ィルタと、 前記ε，外１及びε’を入力し、前記開ループ／閉ルー
プ切替信号により、閉ループ動作中はεを、開ループ動
作中は外１を、更に予め定めたスロット数後の開ループ
動作中はε’を、それぞれ切替え出力し、アナログ変換
して前記電圧制御発振器の制御電圧とする切替出力手段
とを備えたことを特徴とする周波数シンセサイザ。 【外１】 - 【請求項２】 前記基準位相信号生成手段は、前記基準
発振器からの基準クロックを一方の入力とし前記開ルー
プ／閉ループ切替信号を他方の入力として閉ループ動作
時には基準クロックを出力し開ループ動作時は基準クロ
ックを停止する第１のＡＮＤゲート回路と、該第１のＡ
ＮＤゲート回路からの基準クロックを分周することによ
り基準位相信号ψを生成するカウンタとが備えられ、 前記帰還位相信号出力手段は、前記固定分周器の出力を
一方の入力とし前記開ループ／閉ループ切替信号を他方
の入力として閉ループ動作時には前記固定分周器の出力
クロックを出力し開ループ動作時は出力クロックを停止
する第２のＡＮＤゲート回路と、該第２のＡＮＤゲート
回路の出力クロックのタイミングに従って外部から入力
される所定の位相増加ステップ値を積算した位相積算出
力の２πラジアンを法とするディジタル値を帰還位相信
号φとして出力する数値制御発振器とが備えられたこと
を特徴とする請求項１記載の周波数シンセサイザ。 - 【請求項３】 前記第１のＡＮＤゲート回路の一方の入
力として前記固定分周器からの出力を与えることにより
前記カウンタから帰還位相信号φを生成出力させ、前記
第２のＡＮＤゲート回路の一方の入力として前記基準発
振器からの基準クロックを与えることにより前記数値制
御発振器から基準位相信号ψを生成出力させるように構
成したことを特徴とする請求項２記載の周波数シンセサ
イザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28942291A JP3144497B2 (ja) | 1991-10-09 | 1991-10-09 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28942291A JP3144497B2 (ja) | 1991-10-09 | 1991-10-09 | 周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05102849A JPH05102849A (ja) | 1993-04-23 |
| JP3144497B2 true JP3144497B2 (ja) | 2001-03-12 |
Family
ID=17743042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28942291A Expired - Fee Related JP3144497B2 (ja) | 1991-10-09 | 1991-10-09 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3144497B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4588660B2 (ja) * | 2006-03-30 | 2010-12-01 | 三菱電機株式会社 | クロック変換回路 |
-
1991
- 1991-10-09 JP JP28942291A patent/JP3144497B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05102849A (ja) | 1993-04-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |