JPH0863893A - クロック発生装置 - Google Patents

クロック発生装置

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JPH0863893A
JPH0863893A JP6200571A JP20057194A JPH0863893A JP H0863893 A JPH0863893 A JP H0863893A JP 6200571 A JP6200571 A JP 6200571A JP 20057194 A JP20057194 A JP 20057194A JP H0863893 A JPH0863893 A JP H0863893A
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clock
signal
loop filter
phase
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Yasuyuki Tanaka
康之 田中
Nobuitsu Yamashita
伸逸 山下
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Original Assignee
Canon Inc
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Publication date
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【目的】 温度変化や経時変化等の影響を受けず、ＰＬ
Ｌのループを常にロックレンジの中心に保つことにより
安定にクロックを発生でき、且つ、安価で部品点数の少
ないクロック発生装置を提供する。 【構成】 クロック発生装置は、入力信号に位相同期し
たクロックを発生する装置であって、電圧制御発振手段
と、前記電圧制御発振手段の出力クロックと前記入力信
号との位相差を検出する位相差検出手段と、前記位相差
検出手段の出力を入力するループフィルタと、前記ルー
プフィルタの出力の傾向を検知し、その傾向を示す信号
を出力する検知手段と、前記ループフィルタの出力と前
記検知手段の出力とを加算する加算手段とを備え、前記
加算手段の出力を前記電圧制御発振手段の入力とするよ
うに構成されている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、クロック発生装置に関
し、特には、記録媒体から再生されたデジタル信号より
クロックを再生する装置に関するものである。
【０００２】
【従来の技術】従来、デジタルＶＴＲ等のように高速度
にデータを伝送（記録再生）する装置において、受信デ
ータ列からクロックを抽出する場合にフェイズロックド
ループ（以下ＰＬＬ）を用いることが知られている。
【０００３】このように、記録媒体から再生されたデジ
タル信号よりクロックを発生する回路としては図８に示
したような回路が用いられている。
【０００４】図８において、記録媒体から再生されたデ
ジタル信号は不図示の増幅器で増幅され、不図示の等化
器により等化された後、入力端子１０１より位相比較回
路１２の一方の入力に加えられる。
【０００５】位相比較回路１０２のもう一方の入力には
後述する電圧制御発振器（以下ＶＣＯ）１１９の出力が
与えられている。
【０００６】位相比較回路１０２は２つの入力信号の位
相差に比例した電圧を有する信号を発生し、ループフィ
ルタ１０３に出力する。ループフィルタ１０３は、抵抗
１０４，１０６，増幅器１０５，コンデンサ１０７及び
出力を±０．７Ｖでリミットするダイオード１０８，１
０９で構成されており、入力信号の高周波成分を抑制し
て加算器１１０の一方の入力に出力する。なお、増幅器
１０５の入出力端子間にはスイッチ３０１が接続されて
いる。
【０００７】一方、入力端子３０２には、不図示の発振
器よりジッタを含む再生デジタル信号から取り出される
クロックの中心周波数に概等しい周波数の基準信号が入
力され、周波数位相比較回路（以下ＦＰＣ）３０３に出
力される。ＦＰＣ３０３のもう一方の入力にはＶＣＯ１
１９の出力が加えられて周波数及び位相が比較され、比
較結果がスイッチ３０４に出力される。なお、ＦＰＣ３
０３の例としては、モトローラ社のＭＣ１２０４０が挙
げられる。
【０００８】スイッチ３０４は後述のタイミングで閉じ
られ、スイッチ３０４が閉成されるとＦＰＣ３０３の出
力はループフィルタ３０５に出力される。ループフィル
タ３０５は増幅器３０９，抵抗３０６，３０７及びコン
デンサ３０８で構成されており、出力信号を加算器１１
０のもう一方の入力として出力する。
【０００９】加算器１１０は入力された２つの信号の電
圧を加え、ＶＣＯ１１９に出力する。
【００１０】この回路は入力端子１０１に入力された再
生信号に位相を合わせる状態（モードＡ）と、入力端子
３０２に入力された基準信号に周波数及び位相を合わせ
る状態（モードＢ）とがあり、スイッチ３０１及びスイ
ッチ３０４を開放した状態でモードＡとなり、スイッチ
３０１及びスイッチ３０４を閉成した状態でモードＢと
なる。
【００１１】モードＡにおいては、入力端子１０１に入
力された再生信号とＶＣＯ１１９との位相誤差がループ
フィルタに入力され、ループフィルタ１０３で平均化さ
れて再生信号とＶＣＯ１１９との位相誤差を打ち消すよ
うな電圧を有する制御信号がＶＣＯ１１９に入力される
というＰＬＬを構成している。このとき、スイッチ３０
４は開放されているので、増幅器３０９の出力は一定電
圧が保たれている。
【００１２】モードＢにおいては、ＦＰＣ３０３によっ
て入力端子３０２より入力された基準信号とＶＣＯ１１
９の出力とが比較され、その誤差を示す信号がループフ
ィルタ３０５に入力される。そして、ループフィルタ３
０４においてＦＰＣ３０３の出力信号が平均化され、誤
差を減少させるような電圧を有する信号がＶＣＯ１１９
に入力されるというフィードバックループを構成してい
る。また、このときスイッチ３０１は閉成されているの
で増幅器１０５の出力は零に保たれる。
【００１３】図９にモードＡとモードＢとの切り換えタ
イミングを示す。図８において波形は再生エンベロープ
の例を示しており、エンベロープのあるところはモード
Ａとして再生信号を用いてＰＬＬを動作させてクロック
を得る。また、エンベロープのないところでは再生信号
に基づく位相ロックが不可能になるのでモードＢに切り
換えてＶＣＯ１１９の発振周波数を、次にエンベロープ
が得られた際にロックするであろう周波数に概略合わせ
ておくように動作する。
【００１４】このような構成をとることにより、例えば
温度変化等でＶＣＯの発振周波数が変化してしまった際
にもモードＢによりＶＣＯの周波数を常にＰＬＬのロッ
クレンジの概中心に保つことができる。
【００１５】
【発明が解決しようとしている課題】しかしながら、前
述の如き従来例では、ＶＣＯの発振周波数をＰＬＬのロ
ックレンジの中心に保つために、基準信号を発生する発
振器やＦＰＣといったアナログ部品が多数必要になり、
全体として回路が効果になってしまうという問題があっ
た。
【００１６】また、モードＢの期間はデータ再生ができ
ず、連続したデータを必要とする場合には適用できなく
なってしまう。
【００１７】前記課題を考慮して、本発明は、温度変化
や経時変化等の影響を受けず、ＰＬＬのループを常にロ
ックレンジの中心に保つことにより安定にクロックを発
生でき、且つ、安価で部品点数の少ないクロック発生装
置を提供することを目的とする。
【００１８】
【課題を解決するための手段】従来抱えている課題を解
決し、前記目的を達成するため、本発明は、入力信号に
位相同期したクロックを発生する装置であって、電圧制
御発振手段と、前記電圧制御発振手段の出力クロックと
前記入力信号との位相差を検出する位相差検出手段と、
前記位相差検出手段の出力を入力するループフィルタ
と、前記ループフィルタの出力の傾向を検知し、その傾
向を示す信号を出力する検知化手段と、前記ループフィ
ルタの出力と前記検知化手段の出力を加算する加算手段
とを備え、前記加算手段の出力を前記電圧制御発振手段
入力とするように構成されている。
【００１９】
【作用】本発明はこのように構成したので、ＰＬＬのル
ープを常にロックレンジの中心に保つことができる。
【００２０】
【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。
【００２１】本実施例では、本発明をデジタルＶＴＲに
適用した場合について説明する。図１はこのようなデジ
タルＶＴＲの再生系の構成を示すブロック時である。
【００２２】図１において、磁気テープ１に記録されて
いるデジタル信号が磁気ヘッド２により再生され、再生
等化回路３に出力される。なお、本実施例におけるデジ
タルＶＴＲにおいては１フレーム分のビデオ信号を１０
トラックに記録しているが、もちろんこれ以外でもよ
い。
【００２３】再生等化回路３は、磁気記録再生系での信
号の特性変化を補償するための等化回路で、いわゆる積
分等化を行う。等化された再生信号はアンプ４により増
幅され、Ａ／Ｄ変換器５及びクロック発生回路１２に出
力される。
【００２４】クロック発生回路１２はＡ／Ｄ変換器５で
用いるクロックのほか、装置各部の動作クロックを発生
するものであり、その詳しい動作については後述する。
【００２５】Ａ／Ｄ変換器５によりサンプリングされ、
デジタル信号に変換された信号は、遅延回路６により２
クロック分遅延され、減算器７によりもとの信号を減算
する。この操作により積分等化波形はＰＲ（１，０，−
１）特性を有する波形に変換され、ビタビ復号回路８に
より最尤復号される。
【００２６】ＰＲ（１，０，−１）方式とビタビ復号と
の組み合わせは、高密度磁気記録を用いるデジタルＶＴ
Ｒ等でよく用いられ、磁気記録系の低域特性の悪さ（Ｓ
／Ｎ，波形歪み等）を回避し、伝送誤りを最小限に保つ
ことができる。
【００２７】ビタビ復号回路８により復元された再生デ
ータは、誤り訂正回路（ＥＣＣ回路）９により記録時に
付加したパリティデータを用いて伝送路で生じた誤りを
訂正され、画像復号回路１０に出力される。画像復号回
路１０は記録時に圧縮された再生データの情報量を伸長
し、Ｄ／Ａ変換器１１に出力する。Ｄ／Ａ変換器１１は
入力デジタルデータをアナログデータに変換し、出力端
子１２を介して出力する。
【００２８】次に、図１におけるクロック発生回路１２
について説明する。
【００２９】図２はクロック発生回路１２の構成例を示
すブロック図である。
【００３０】図２において、入力端子１０１に入力され
た再生信号とＶＣＯ１１９との位相誤差がループフィル
タ１０３に入力され、平均化されて再生信号とＶＣＯ１
１９の出力との位相誤差を打ち消すような電圧を有する
信号がＶＣＯ１１９に入力されるというＰＬＬループは
前述の従来例と同一である。
【００３１】以下、本実施例の特徴とする処について説
明する。
【００３２】前述のように発振されるＶＣＯ１１９の出
力はカウント回路１２１に入力される。カウント回路１
２１は、ある時間内（例えば、前述の回転ヘッドが１ト
ラックをトレースする期間に当たる期間：以下Ｔtrと呼
び、ここでは１／３００秒とする）におけるＶＣＯ１１
９の出力信号の波形の数をカウントし、その結果をデジ
タル減算器１２２の正の入力端子に出力する。減算器１
２２の負の入力端子にはレジスタ１２３の出力が入力さ
れている。
【００３３】ここで、レジスタ１２３にはジッタを含む
再生デジタル信号から取り出されるクロックの中心周波
数をｆcentとしたとき、ｆcent×Ｔtrなる値をレジスタ
１２３に設定する。従って、ＶＣＯ１１９がｆcentで発
振していれば、減算器１２２の出力は零となる。
【００３４】減算器１２２の出力は係数器１２４で後述
のようにレベルが調整され、デジタル減算器１１３の負
の入力端子に出力される。
【００３５】一方、ループフィルタ１０３の出力は前述
のように加算器１１０に出力されると共に、低域通過フ
ィルタ（以下ＬＰＦ）１１１に出力され、Ａ／Ｄ変換器
１１２により例えば図３に示すような前述のＴtrのタイ
ミングでデジタル信号に変換される。なお、このＴtrの
タイミング信号は、回転ドラムの回転位相を示す信号を
不図示の回転位相検出回路によって検出し、この回転位
相信号に基づいてタイミング信号形成回路１２５により
形成され、カウント回路１２１，Ａ／Ｄ変換器１１２，
レジスタ１１７及びＤ／Ａ変換器１１８に出力される。
【００３６】ＬＰＦ１１１はＡ／Ｄ変換を行うための前
置フィルタとしてのフィルタである。Ａ／Ｄ変換器１１
２の出力は減算器１１３の正の入力端子に出力される。
【００３７】減算器１１３はＡ／Ｄ変換器１１２の出力
から係数器１２４の出力を減算し、積分器１１４に出力
する。
【００３８】積分器１１４は加算器１１５，リミッタ１
１６及びレジスタ１１７で構成されており、上下のリミ
ット値の達しない限りレジスタ１１７にクロックが入力
するごとに減算器１１３より入力された値をたし込んで
行くように構成されている。
【００３９】積分器１１４の出力はＤ／Ａ変換器１１８
によりアナログ信号に変換され、加算器１１０に出力さ
れる。
【００４０】次に、本実施例におけるクロック生成の動
作について説明する。
【００４１】まず、図３における再生エンベロープが得
られる部分においては、再生信号とＶＣＯ１１９の出力
の位相が位相比較回路１０２により比較され、ループフ
ィルタ１０３により平均化されて加算器１１０を介して
ＶＣＯ１１９に出力されるというＰＬＬを構成してお
り、ＶＣＯ１１９の発振出力信号が出力端子１２０より
Ａ／Ｄ変換器５にて用いられるクロックとして出力され
る。
【００４２】次に、再生エンベロープが得られており、
即ち、Ｔtr期間の間で位相比較回路１０２，ループフィ
ルタ１０３，ＶＣＯ１１９のＰＬＬが位相ロックしてい
る際に、何らかの外部要因によりＶＣＯの発振周波数が
低下しようとした場合について説明する。この場合、再
生エンベロープが得られている期間において位相比較回
路１０２の各入力信号に位相差が発生するのでその出力
電圧が低下し、ループフィルタ１０３の出力電圧が上昇
する。そして、ＶＣＯ１１９の出力クロックと再生信号
のクロックとが正しい位相になるように制御する。
【００４３】このように、ＶＣＯ１１９の発振周波数の
誤差による再生クロックとの位相誤差が補正されるが、
この状態においてはループフィルタ１０３の出力も上昇
してしまっており、ＰＬＬのロックレンジの中心からは
ずれている。従って、この状態からさらに再生クロック
との位相誤差を補正しようとしてもＶＣＯ１１９が追従
できず、位相の変化に対してＰＬＬがはずれやすくな
る。
【００４４】そこで、本実施例では、ＬＰＦ１１１〜Ａ
／Ｄ変換器１１２〜積分器１１４〜Ｄ／Ａ変換器１１８
〜加算器１１０のパスにより、ＰＬＬのループに比べて
遅い時定数にて位相誤差を検出してループフィルタ１０
３の出力の傾向を検知し、ループフィルタ１０３の出力
に加算することにより、ループフィルタ１０３の出力の
偏りをＤ／Ａ変換器１１８の出力によりかたがわりさせ
ることでループフィルタ１０３の出力を常にＰＬＬのロ
ックレンジの中心に保持するものである。以下、この動
作について説明する。
【００４５】Ａ／Ｄ変換器１１２は前述のようにＴtrの
タイミング、つまり３００Ｈｚで動作するのでＬＰＦ１
１１のカットオフ周波数は１５０Ｈｚということにな
り、応答速度は非常に低いものになる。従って、再生エ
ンベロープのない期間においてもＬＰＦ１１１の出力は
さほど変化せず、ＶＣＯ１１９と再生信号との位相誤差
によって前述のようにループフィルタ１０３の出力電圧
が上昇すると、それに従ってＡ／Ｄ変換器１１２の出力
も上昇する。
【００４６】従って、積分器１１４内のレジスタ１１７
の値が正の方向に変化し、その結果Ｄ／Ａ変換器１１８
の出力が大きくなる。このＤ／Ａ変換器１１８の出力
は、ループフィルタ１０３からＴtr期間に出力された誤
差信号に等しいので、ループフィルタ１０３から出力す
る分の誤差信号をＤ／Ａ変換器１１８によりかたがわり
させることができる。つまり、ループフィルタ１０３の
出力の上昇により制御すべきところをＤ／Ａ変換器１１
８の出力により制御しているので、ループフィルタ１０
３の出力を常にＰＬＬのロックレンジの中心に保持する
ことができる。
【００４７】加算器１１０の出力が大きくなると、ＶＣ
Ｏ１１９の発振周波数は前述のように高くなり、再生信
号とクロックとの位相差がなくなったところでレジスタ
１１７の値の変化がなくなる。なお、この間ＶＣＯ１１
９の発振周波数は変化しないので減算器１２２から誤差
信号は出力されず、従って減算器１１３の出力としては
Ａ／Ｄ変換器１１２の出力がそのまま出力される。
【００４８】ここで、カウンタ１２１やＡ／Ｄ変換器１
１２，レジスタ１１７及びＤ／Ａ変換器１１８の動作ク
ロックをＴtr期間、即ち３００Ｈｚとしているが、これ
は、再生エンベロープのない部分でＤ／Ａ変換器１１８
の出力を加算器１１０に加算することにより、エンベロ
ープのある部分、つまり再生信号が得られている部分で
のＶＣＯ１１９の入力電圧の瞬間的な変化に基づくＰＬ
Ｌの乱れを防止するためである。従って、エンベロープ
が常に得られているような場合においては、ＰＬＬのル
ープを常にロックレンジの中心に保持可能なタイミング
で動作させることも可能である。
【００４９】次に、カウント回路１２１およびレジスタ
１２３による周波数制御について説明する。なお、この
系は、磁気テープ１より再生されるであろう信号の周波
数がサーチ等により変化する場合に、レジスタ１２３の
値を変えることによりＶＣＯ１１９の中心周波数を変化
させるために使用するものである。
【００５０】前述のように、Ｔtr期間において、カウン
ト回路１２１はＶＣＯ１１９から出力されるクロックを
カウントし、タイミング信号Ｔtrが入力したタイミング
でそのカウント値を出力する。そして、減算器１２２に
よりレジスタ１２３の出力から減算される。減算器１２
２の出力は係数器１２４，減算器１１３を介して積分器
１１４で平均化され、Ｄ／Ａ変換器１１８，加算器１１
０を介してＶＣＯ１１９に出力されるというフィードバ
ックループを形成している。すなわち、このフィードバ
ックループによりＶＣＯ１１９の発振周波数の自動制
御、いわゆるＡＦＣの動作が行われる。
【００５１】ここで、係数器１２４のゲインについて
は、ＶＣＯ１１９の入力からＶＣＯ１１９，カウント回
路１２１，係数器１２４の出力までの経路のゲインが、
ループフィルタ１０３の出力（ＬＰＦ１１１の入力）か
らＬＰＦ１１１，Ａ／Ｄ変換器１１２の出力までの経路
のゲインと等しくなるように設定する。このように構成
することにより、位相比較回路１０２からループフィル
タ１０３，ＶＣＯ１１９，位相比較回路１０２までのＰ
ＬＬループの過渡応答に積分器１１４からの外乱が加わ
ってしまうことを防ぐことができる。
【００５２】以上説明したように、本実施例において
は、クロックＴtr期間内においては位相比較回路１０２
〜ループフィルタ１０３〜加算器１１０〜ＶＣＯ１１９
のＰＬＬにより通常の位相制御を行ってクロックを得る
ように構成し、且つ、クロックＴtrごとのタイミングで
ＬＰＦ１１１〜Ａ／Ｄ変換器１１２〜積分器１１４〜Ｄ
／Ａ変換器１１８〜加算器１１０〜ＶＣＯ１１９のフィ
ードバックループを動作させることによりループフィル
タ１０３の出力傾向を検知し、Ｔtr間における位相誤差
によるループフィルタ１０３の出力電圧（ＶＣＯ１５の
入力電圧）の偏りを補償して、常にＰＬＬのループをロ
ックレンジの中心に保持することが可能になる。従っ
て、ＶＣＯ１１９の発振周波数の変化に対してＰＬＬが
はずれやすくなるのを防ぐことができる。
【００５３】また、この際に基準信号を発生する発振器
やＦＰＣといったアナログ部品が不要になる。
【００５４】更に、カウンタ１２１によりＶＣＯ１１９
の出力をカウントし、レジスタ１２５の出力を減算する
ことにより、期間ＴtrにおけるＶＣＯ１１９の発振周波
数の誤差を検出し、これをループフィルタ１０３の出力
から減算した出力を積分して周波数誤差の平均値を求め
て、ＶＣＯ１１９の発振周波数を制御しているので、温
度変化や経時変化によりＶＣＯの発振周波数が変化する
ことを防止することが可能になる。
【００５５】なお、本実施例においては、ループフィル
タ１０３の出力をＬＰＦ１１１により平均化し、積分器
１１４により積分することでループフィルタ１０３の出
力に傾向を検知したが、例えばＡ／Ｄ変換器１１２の出
力データのＭＳＢをアップダウンカウンタによりカウン
トすることにより検知可能であり、他の方法を用いるこ
ともできる。
【００５６】次に、本発明の第２の実施例について説明
する。
【００５７】図４は本発明の第２の実施例におけるデジ
タルＶＴＲの再生系の構成を示すブロック図で、本実施
例においては、Ａ／Ｄ変換器５により変換されたデジタ
ル再生信号を用いてクロックを発生する。図４において
は、このようにクロック発生回路１２にＡ／Ｄ変換器５
の出力信号が入力している以外は図１と同様である。
【００５８】図５は本発明の第２の実施例としてのクロ
ック発生回路の構成を示すブロック図であり、前述の実
施例と同一部分については同一番号を付して説明する。
【００５９】本実施例では、Ａ／Ｄ変換器５でデジタル
信号に変換された再生信号がデジタル位相比較回路２０
３に入力し、ＶＣＯ１１９の出力との位相差に応じたデ
ジタル値を有する信号がループフィルタ２０３に出力さ
れる。
【００６０】ループフィルタ２０３は係数器２０４，２
５７，加算器２０７，リミッタ２０８，レジスタ２０
９，係数器２１０及び加算器２１１で構成されており、
デジタルとアナログの違いはあるが、図２のループフィ
ルタ１０３と同様の働きをする。ループフィルタ２０３
の出力はデジタル加算器２１４とＬＰＦ２１２に出力さ
れる。
【００６１】加算器２１４の出力はＤ／Ａ変換器２１５
によりアナログ信号に変換され、ＶＣＯ１１９に出力さ
れる。なお、本実施例においては、これらＡ／Ｄ変換器
５及びＤ／Ａ変換器２１５の動作クロックは出力端子１
２０から出力されるクロックを用いることとする。
【００６２】また、ＬＰＦ２１２はループフィルタ２０
３の出力を平均化し、レジスタ１２３に出力する。レジ
スタ２１３は前述のＡ／Ｄ変換器１１２と同様に、図２
のＴtrで動作する。そのため、ＬＰＦ２１２はこのレジ
スタ２１３によるサンプリングのためのプレフィルタと
して用いられている。レジスタ２１３の出力は減算器１
１３の正の入力端子に出力される。
【００６３】カウント回路１２１は前述の実施例と同様
にＶＣＯ１１９の出力をカウントし、レジスタ１２３の
出力が減算され、係数器１２４を介して減算器１１３の
負の入力端子に出力される。
【００６４】このあとの動作については前述の実施例と
同様である。
【００６５】このように、本実施例においては、位相比
較回路及びループフィルタをもデジタル化することによ
り、ほとんどの回路をデジタル化することができ、経時
変化や安定性，メンテナンス性等を向上させることが可
能になる。
【００６６】次に、本発明の第３の実施例として、Ｔtr
のクロックで行う動作をマイコンのプログラム処理によ
り行う場合について説明する。
【００６７】図６は本発明の第３の実施例としてのクロ
ック発生回路の構成を示す図である。
【００６８】図４においては、ＬＰＦ２１２の出力がマ
イコン２１７の入力ポートに出力されており、また、Ｖ
ＣＯ１１９の出力はプリスケーラ２１６により分周され
てマイコン２１６の内蔵カウンタに出力される。この場
合、カウンタは外付けにすることも可能だが、カウンタ
内蔵マイコンを用いればより部品点数を削減できる。
【００６９】ここで、マイコン２１７の動作について図
７のフローチャートを用いて説明する。なお、図７にお
けるレジスタＢは図５におけるレジスタ１２１と同様の
動作を行い、また、レジスタＡはレジスタ１１７と同様
の動作を行う。
【００７０】まず、タイミング信号形成回路１２５より
エンベロープの切れ目のタイミングでＴtrが入力し、こ
のＴtrの入力によりマイコン２１７の動作がスタートす
る。
【００７１】Ｔtrが入力すると、まず、カウンタの値を
読み（ステップＳ１）、カウント値からレジスタＢの値
を減算する（ステップＳ２）。次に、図５における係数
器１２４に対応した係数をかけ（ステップＳ３）、更に
−１をかけた後（ステップＳ４）、ＬＰＦ２１２からや
はりＴtrのタイミングで出力されたループフィルタ出力
を加える（ステップＳ５）。
【００７２】そして、この値とレジスタＡの値とを加算
し（ステップＳ６）、リミット範囲を超えている場合は
リミット値に置き換えてレジスタＡに格納すると共に
（ステップＳ７，Ｓ１０）、このリミット値を出力す
る。
【００７３】また、リミット値を越えていない場合はそ
の値をレジスタＡに格納すると共に出力する（ステップ
Ｓ８，Ｓ９）。
【００７４】以上説明したように、本実施例では、Ｔtr
間における位相誤差によるループフィルタ２０３の出力
電圧の偏りの補償をマイコンにより行うように構成した
ので、更に部品点数を削減することが可能になる。
【００７５】また、前述のようなＴtr間における位相誤
差によるＶＣＯ１１９の入力電圧の偏りの補償の動作
は、３００Ｈｚという遅い動作速度であるので、マイコ
ンの他の動作の空き時間に行うように構成することによ
り、ほとんど部品点数を増やさずにすむ。
【００７６】なお、前述の実施例では、再生信号とＶＣ
Ｏの出力との位相誤差を検出するのにデジタルまたはア
ナログの位相比較回路を用いたが、再生信号とＶＣＯの
出力の位相誤差を検出する手段であればどんなものでも
よい。
【００７７】また、前述の実施例では、本発明をデジタ
ルＶＴＲに適用した場合について説明したが、本発明は
これに限られることはなく、デジタル信号を伝送，記録
再生する系、例えば電波や光等による通信、光ディスク
等にも適用可能であり、同様の作用効果を有するもので
ある。
【００７８】
【発明の効果】以上の説明から明らかなように、本発明
では、ループフィルタの出力の傾向を検知し、ループフ
ィルタの出力に加算して電圧制御発振手段の入力として
いるので、入力信号と電圧制御発振手段の出力との位相
誤差に基づくループフィルタの出力電圧の偏りをなく
し、ＰＬＬのループを常にロックレンジの中心に保つこ
とができる。
【００７９】従って、電圧制御発振手段の発振周波数の
変化や再生信号の変化に対してＰＬＬが常に追従するこ
とができ、安定してクロックを発生することが可能にな
る。
【００８０】また、本願の他の発明では、入力信号に位
相同期した信号を発生する際に、電圧制御発振手段の出
力クロックをカウントしてその発振周波数に係る所定値
を減算し、この減算出力を累算した信号とループフィル
タの出力とを加算して電圧制御発振手段の入力としてい
るので、電圧制御発振手段の発振周波数誤差を簡単な構
成で検出でき、温度変化や経時変化等の影響を受けずに
電圧制御発振手段の発振周波数を安定に保つことができ
る。
【００８１】また、デジタル回路にて構成することも容
易になり、基準信号を発生する発振器やＦＰＣといった
アナログ回路が不要になる。
【００８２】更に、デジタル回路にて構成することによ
り装置の性能を安定化することができ、また、メンテナ
ンス性も向上する。
【００８３】また、本願の更に他の発明では、ループフ
ィルタの出力から電圧制御発振手段の発振周波数誤差に
応じた信号を減算し、減算出力を積分した信号とループ
フィルタの出力とを加算して電圧制御発振手段の入力と
しているので、ＰＬＬのループを常にロックレンジの中
心に保ち、且つ、電圧制御発振手段の発振周波数誤差を
簡単な構成で検出でき、電圧制御発振手段の発振周波数
を安定に保つことができる。
【図面の簡単な説明】
【図１】本発明の実施例としてのデジタルＶＴＲの構成
を示すブロック図である。
【図２】図１におけるクロック発生回路の構成を示すブ
ロック図である。
【図３】図２の回路の動作を説明するためのタイミング
チャートである。
【図４】本発明の他の実施例としてのデジタルＶＴＲの
構成を示すブロック図である。
【図５】図４におけるクロック発生回路の構成を示すブ
ロック図である。
【図６】図４におけるクロック発生回路の他の構成を示
すブロック図である。
【図７】図６の装置におけるマイコンの動作を説明する
ためのフローチャートである。
【図８】従来技術の説明図である。
【図９】図８の回路の動作を説明するための図である。
【符号の説明】
１０２ 位相比較回路 １０３ ループフィルタ １１９ 電圧制御発振回路 １２１ カウント回路 １１４ 積分器 ２１７ マイコン

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 入力信号に位相同期したクロックを発生
    する装置であって、 電圧制御発振手段と、 前記電圧制御発振手段の出力クロックと前記入力信号と
    の位相差を検出する位相差検出手段と、 前記位相差検出手段の出力を入力するループフィルタ
    と、 前記ループフィルタの出力の傾向を検知し、その傾向を
    示す信号を出力する検知手段と、 前記ループフィルタの出力と前記検知手段の出力を加算
    する加算手段とを備え、 前記加算手段の出力を前記電圧制御発振手段入力とする
    ことを特徴とするクロック発生装置。
  2. 【請求項２】 前記検知手段は、 前記ループフィルタの出力の高域成分を抑圧する低域通
    過フィルタと、 前記低域通過フィルタの出力を積分する積分手段とを有
    することを特徴とする請求項１に記載のクロック発生装
    置。
  3. 【請求項３】 前記位相差検出手段は、前記入力信号と
    前記電圧制御発振手段の出力とを入力して位相差を比較
    し、この位相差に比例した信号を出力する位相差比較回
    路であることを特徴とする請求項１に記載のクロック発
    生装置。
  4. 【請求項４】 請求項１に記載の装置において、 前記入力信号はデジタル信号であり、 記録媒体から信号を再生する再生手段と、 前記電圧制御発振手段の出力を用いて、前記再生手段に
    より再生された信号を前記入力デジタル信号に変換する
    Ａ／Ｄ変換手段とを備えたクロック発生装置。
  5. 【請求項５】 請求項１に記載の装置において、 前記加算手段の出力はデジタル信号であり、前記加算手
    段の出力をアナログ信号に変換し、前記電圧制御発振手
    段に出力するＤ／Ａ変換手段を備えたクロック発生装
    置。
  6. 【請求項６】 請求項１に記載の装置において、 前記電圧制御発振手段の出力クロックをカウントするカ
    ウント手段と、 前記カウント手段の出力から前記入力信号の周波数に係
    る所定値を減算する第１の減算手段と、 前記ループフィルタの出力から前記第１の減算手段の出
    力を減算する第２の減算手段とを備え、 前記検知手段は、前記第２の減算手段の出力を累積する
    ことを特徴とするクロック発生装置。
  7. 【請求項７】 入力信号に位相同期したクロックを発生
    する装置であって、 前記入力信号を一方の入力とする位相比較手段と前記位
    相比較手段の出力を入力するループフィルタと、 その出力クロックを前記位相比較手段の一方の入力とす
    る電圧制御発振手段と、 前記電圧制御発振手段の出力クロックをカウントするカ
    ウント手段と、 前記カウント手段の出力から前記入力信号の周波数に係
    る所定値を減算する減算手段と、 前記減算手段の出力を累算する累算手段と、 前記累算手段の出力と前記ループフィルタの出力とを加
    算する加算手段とを備え、 前記加算手段の出力を前記電圧制御発振手段の入力とす
    ることを特徴とするクロック発生装置。
  8. 【請求項８】 電圧制御発振手段と、前記電圧制御発振
    手段の出力クロックと入力信号との位相差を検出する位
    相差検出手段と、ループフィルタとからなるＰＬＬ手段
    を有し、前記入力信号に位相同期したクロックを発生す
    る装置であって、 前記ループフィルタの出力から、前記電圧制御発振手段
    の発振周波数誤差に応じた信号を減算して積分手段に出
    力し、前記積分手段の出力と前記ループフィルタの出力
    とを加算して前記電圧制御発振手段に入力することを特
    徴とするクロック発生装置。
  9. 【請求項９】 前記入力信号はデジタルビデオ信号であ
    ることを特徴とする請求項６に記載のクロック発生装
    置。
  10. 【請求項１０】 請求項８に記載の装置において、 前記電圧制御発振手段の発振出力をカウントするカウン
    ト手段を備え、 前記カウント手段の出力から前記入力信号の周波数に係
    る所定値を減算した信号を前記発振周波数誤差に応じた
    信号として出力することを特徴とするクロック発生装
    置。
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