JPH0795072A - 位相同期発振回路 - Google Patents

位相同期発振回路

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JPH0795072A
JPH0795072A JP5233101A JP23310193A JPH0795072A JP H0795072 A JPH0795072 A JP H0795072A JP 5233101 A JP5233101 A JP 5233101A JP 23310193 A JP23310193 A JP 23310193A JP H0795072 A JPH0795072 A JP H0795072A
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充己 谷口
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知世子 山本
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Abstract

(57)【要約】 【目的】 入力信号の位相に同期して安定化した出力信
号を得る位相同期発振回路に関し、周波数引込み範囲が
広く且つ出力信号周波数を安定化する。 【構成】 第１の周波数変換部６による第１の周波数変
換出力信号と入力信号との位相を第１の位相比較回路１
により比較して、第１の周波数変換出力の位相を制御す
る入力段位相同期回路２と、第１の位相比較回路１の位
相比較出力信号を基に入力信号の周波数成分を求める演
算処理部３と、第２の周波数変換部７による第２の周波
数変換出力信号と入力信号との位相を第２の位相比較回
路４により比較して、その位相比較出力信号と、第１の
位相比較回路の位相比較出力信号とを基に、第２の周波
数変換部７を制御し、第２の周波数変換出力信号の位相
を制御する出力段位相同期回路５とを備えている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、入力信号の位相に同期
して安定な出力信号が得られる位相同期発振回路に関す
る。同期多重伝送システムに於いて、高安定なクロック
信号を主局から従属局へ伝送し、又この従属局から他の
従属局へクロック信号を伝送し、各従属局は、受信クロ
ック信号に位相同期化させてクロック信号を発生させ、
そのクロック信号を用いて伝送処理を行うことにより、
網同期をとる方式が知られている。
【０００２】従って、各従属局では、伝送路を介して受
信したクロック信号のジッタ等を抑圧して安定化したク
ロック信号を発生する必要があり、例えば、超高精度の
網同期装置を用いたシステムに於いては、位相変動も僅
かであるから、マイクロプロセッサ等によるループ帯域
幅の狭い位相同期回路を用いてクロック信号を発生する
構成が知られている。これに対して、主局は、超高精度
ではないが比較的高安定なクロック発生源を備え、この
クロック発生源から従属局へクロック信号を伝送する構
成に於いては、各従属局は、引込み周波数範囲が広い位
相同期発振回路を必要とすることになる。又従属局の小
型化を図る為に、このようなクロック信号を発生する為
の構成についても小型化が要求されている。
【０００３】
【従来の技術】図８は従来例の説明図であり、８１は位
相比較回路、８２はループフィルタ、８３は電圧制御発
振器（ＶＣＯ）、８４は周波数変換回路、８５はＭ／Ｍ
＋１分周器、８６は分周器、８７はアンド回路を示し、
周波数変換回路８４により電圧制御発振器８３の発振周
波数が入力信号周波数と同一となるように周波数変換さ
れて、位相比較回路８１に於いて位相比較が行われ、位
相比較出力信号がループフィルタ８２を介して電圧制御
発振器８３の制御電圧となり、入力信号に位相同期化し
た出力信号が得られる。この入力信号を受信クロック信
号とすることにより、位相同期化したクロック信号を発
生することができる。
【０００４】この位相同期発振回路の周波数変換回路８
４は、分周比がＭとＭ＋１とに切替える分周器８５と、
この分周比の切替えを制御する為の分周器８６とアンド
回路８７とを有し、電圧制御発振器８３の発振周波数と
入力信号周波数とが整数関係でない場合に、電圧制御発
振器８３の発振周波数を入力信号周波数と同一となるよ
うに変換するものである。例えば、電圧制御発振器８３
の発振周波数が５１．８４ＭＨｚで、受信信号周波数が
１．５４４ＭＨｚの場合、Ｍ＝３３とし、３３分周と３
４分周とを行う分周器８５とし、３３分周を１０回に対
して３４分周を１３回行うことにより、５１．８４ＭＨ
ｚを１．５４４ＭＨｚに周波数変換することができる。
【０００５】
【発明が解決しようとする問題点】周波数安定度の高い
位相同期発振回路を構成するには、ループ帯域幅を狭く
し、且つループ利得を小さくすることにより、伝送路等
による入力信号の変動の影響を排除することが必要とな
る。しかし、このようにループ帯域幅を狭くし、且つル
ープ利得を小さくすると、周波数追従特性が悪くなり、
入力信号周波数が大きく変化した場合には、同期外れを
生じることになる。即ち、広い周波数引込み範囲を有す
る位相同期発振回路を実現することができなくなる。
【０００６】そこで、ループ帯域幅を狭くした状態で、
ループ利得を大きくすることが考えられる。しかし、そ
の場合は、ダンピングファクタが悪くなり、それによっ
て、出力信号周波数の安定度が低下することになる。反
対に、ループ帯域幅を広くすると、周波数引込み範囲を
広くすることができるが、入力信号周波数の僅かな変動
にも追従することにより、高安定な位相同期発振回路を
構成することができなくなる。即ち、位相同期発振回路
は、相反する特性を有するものであるから、従来例の位
相同期発振回路により広い周波数引込み範囲を有し、且
つ高安定な位相同期発振回路を実現できなかった。
【０００７】例えば、前述の同期多重伝送システムに於
いては、周波数引込み範囲が±２０ｐｐｍ、短期安定度
が５×１０-9、ジッタ耐力１．５ＵＩ（Ｕnit Ｉnterva
l ）、１０〜１５０Ｈｚのような特性の位相同期発振回
路が要望され、且つ小型であることが要望されている。
本発明は、前述のような要求特性を満たす特性の位相同
期発振回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明の位相同期発振回
路は、図１を参照して説明すると、分周による第１の周
波数変換出力信号と入力信号との位相を第１の位相比較
回路１により比較し、第１の周波数変換出力信号の位相
を制御するフィードバックループを有する入力段位相同
期回路２と、第１の位相比較回路１の位相比較出力信号
を基に入力信号の周波数成分を求める演算処理部３と、
分周による第２の周波数変換出力信号と入力信号との位
相を第２の位相比較回路４により比較し、この第２の位
相比較回路４の位相比較出力信号と演算処理部３の演算
出力信号とを基に第２の周波数変換出力信号の位相を制
御するフィードバックループを有する出力段位相同期回
路５とを備えている。
【０００９】又入力段位相同期回路２の時定数を短く設
定し、且つ出力段位相同期回路５の時定数を長く設定す
ることができる。
【００１０】又入力段位相同期回路２は、第１の位相比
較回路１と、第１の周波数変換出力信号を生成する第１
の非等周期分周回路と、第１の位相比較回路１の位相比
較出力信号に基づいて、第１の非等周期分周回路の分周
比の切替制御を行う第１の進み／遅れ制御部とにより構
成することができる。
【００１１】又演算処理部３は、入力段位相同期回路２
の第１の位相比較回路１の位相比較出力信号を基に、入
力信号の平均周波数を求める平均周波数算出部を含む構
成とすることができる。
【００１２】又出力段位相同期回路５は、第２の位相比
較回路４と、第２の周波数変換出力信号を生成する第２
の非等周期分周回路と、第２の位相比較回路４の位相比
較出力信号と演算処理部３の演算出力信号とに基づいて
第２の非等周期分周回路の分周比を切替制御する第２の
進み／遅れ制御部とにより構成することができる。
【００１３】又入力段位相同期回路２の第１の位相比較
回路１は、入力信号に対する第１の周波数変換出力信号
の位相の進み又は遅れの何れであるかを検出する構成と
することができる。
【００１４】又演算処理部３は、入力段位相同期回路２
の第１の位相比較回路１の進み又は遅れの何れか一方の
位相比較出力信号をカウントするカウンタと、このカウ
ンタのカウント内容の時間平均を求める平均値算出部と
を備えて構成することができる。
【００１５】又出力段位相同期回路５の第２の位相比較
回路４は、入力信号に対する第２の周波数変換出力信号
の位相の進み又は遅れの何れであるかを検出する構成と
することができる。
【００１６】又入力段位相同期回路２の第１の周波数変
換出力信号と、出力段位相同期回路５の第２の周波数変
換出力信号とを、それぞれ第１及び第２の非等周期分周
回路によって固定周波数発振器の出力信号を分周して得
る構成とすることができる。
【００１７】又演算処理部３から出力段位相同期回路５
に加える演算出力信号を、ホールドオーバー信号により
固定する構成とすることができる。
【００１８】
【作用】入力段位相同期回路２は、入力信号と周波数変
換部６による第１の周波数変換出力信号との位相を第１
の位相比較回路１により比較し、その位相比較出力信号
によって周波数変換部６を制御して、第１の周波数変換
出力信号の位相を入力信号の位相に同期化する。又演算
処理部３は、第１の位相比較回路１の位相比較出力信号
を基に入力信号の周波数成分を求める。又出力段位相同
期回路５は、入力信号と周波数変換部７による第２の周
波数変換出力信号との位相を比較する。演算処理部３
は、入力信号の周波数成分を基に周波数変換部７を制御
すると共に、第２の位相比較回路４の位相比較出力信号
を基に周波数変換出力信号の位相を制御する。即ち、入
力段位相同期回路２により入力信号の周波数に同期化さ
せ、出力段位相同期回路５により入力信号の位相に同期
化させる。
【００１９】又入力段位相同期回路２の時定数を短く設
定して、入力信号の周波数に追従して第１の周波数変換
出力信号を制御し、出力段位相同期回路５の時定数を長
くして、入力信号の位相に第２の周波数変換出力信号の
位相を同期化させる。即ち、ループ帯域幅の狭い入力段
位相同期回路２により周波数安定度を高くし、それによ
る周波数変動に対する応答性を、ループ帯域幅の広い出
力段位相同期回路５によって改善することができる。
【００２０】又入力段位相同期回路２を、第１の位相比
較回路１と、周波数変換部６を構成する非等周期分周回
路と、第１の進み／遅れ制御部とにより構成し、この第
１の進み／遅れ制御部は、第１の位相比較回路１の位相
比較出力信号に従って、非等周期分周回路の分周比を切
替制御する。それによって、第１の周波数変換出力信号
の周波数を入力信号の周波数に追従して制御することが
できる。
【００２１】又演算処理部３の平均周波数算出部は、入
力段位相同期回路２の第１の位相比較回路１の位相比較
出力信号の平均値を求めることにより、入力信号の平均
周波数を求めることができる。
【００２２】又出力段位相同期回路５を、第２の位相比
較回路４と、周波数変換部７を構成する第２の非等周期
分周回路と、第２の進み／遅れ制御部とにより構成し、
この第２の進み／遅れ制御部は、第２の位相比較回路４
の位相比較出力信号と演算処理部３の演算出力信号とに
基づいて、第２の非等周期分周回路の分周比を切替制御
して、入力信号の位相に第２の周波数変換出力信号の位
相を同期化させ、これを、入力信号の位相に同期した出
力信号とする。
【００２３】又入力段位相同期回路２の第１の位相比較
回路１は、入力信号と周波数変換部６による第１の周波
数変換出力信号との位相を比較し、進み位相であるか又
は遅れ位相であるかを検出する。
【００２４】又演算処理部３は、第１の位相比較回路１
の位相比較出力信号が進み位相か又は遅れ位相かを示す
ものであるから、所定時間内の進み位相の位相比較出力
信号をカウンタによりカウントアップする。或いは所定
時間の遅れ位相の位相比較出力信号をカウンタによりカ
ウントアップする。平均値算出部は、カウンタの所定時
間内のカウント内容の平均値を求める。この平均値は、
入力信号の平均周波数に相当するものとなる。
【００２５】又出力段位相同期回路５の第２の位相比較
回路４も、入力信号と周波数変換部７による第２の周波
数変換出力信号との位相を比較して、進み位相であるか
又は遅れ位相であるかを検出する。
【００２６】又固定周波数発振器８の出力信号を、点線
矢印で示す経路で、入力段位相同期回路２と出力段位相
同期回路５との周波数変換部６，７に加えて、第１，第
２の周波数変換出力信号とすることができる。
【００２７】又入力信号断等に於いて、ホールドオーバ
ー信号によって、演算処理部３から出力段位相同期回路
５に加える演算出力信号を固定することにより、出力段
位相同期回路５からその直前の周波数及び位相を維持し
た出力信号を得ることができる。
【００２８】
【実施例】図２は本発明の第１の実施例の説明図であ
り、入力段位相同期回路１０と出力段位相同期回路１１
とを有し、演算処理部１６は出力段位相同期回路１１内
に設けた場合を示す。又１２は第１の位相比較回路、１
３は第１の周波数変換回路、１４は第１の電圧制御発振
器（ＶＣＯ）、１５は第１のループフィルタ、１７は第
２の位相比較回路、１８は第２の周波数変換回路、１９
は第２のループフィルタ、２０は第２の電圧制御発振器
（ＶＣＯ）である。
【００２９】この実施例は、入力段位相同期回路１０と
出力段位相同期回路１１とに、それぞれ電圧制御発振器
１４，２０を設け、ループフィルタ１５，１９を介して
制御電圧を加えることにより、電圧制御発振器１４，２
０の出力信号位相を制御する場合を示し、入力段位相同
期回路１０は、第１の電圧制御発振器１４の出力信号周
波数を、第１の周波数変換回路１３により入力信号周波
数と同一の周波数となるように周波数変換し、第１の位
相比較回路１２により位相を比較し、位相比較出力信号
を第１のループフィルタ１５を介して第１の電圧制御発
振器１４の制御電圧とする。
【００３０】又出力段位相同期回路１１は、第２の電圧
制御発振器２０の出力信号周波数を、第２の周波数変換
回路１８により入力信号周波数と同一の周波数となるよ
うに周波数変換し、第２の位相比較回路１７により位相
を比較し、位相比較出力信号を演算処理部１６に加え
る。この演算処理部１６に、入力段位相同期回路１０の
第１の位相比較回路１２からの位相比較出力信号も加え
られ、これから周波数成分を求めて、又第２の位相比較
回路１７からの位相比較出力信号を位相成分として、第
２のループフィルタ１９を介して第２の電圧制御発振器
２０に制御電圧を加えることになる。
【００３１】又入力段位相同期回路１０のループ帯域幅
を狭く、ループ利得を小さくし、出力段位相同期回路１
１のループ帯域幅を広く、ループ利得を大きく設定する
ものであり、入力段位相同期回路１０は、入力信号の周
波数変化に追従することができる。出力段位相同期回路
１１は、入力段位相同期回路１０の制御情報も利用する
ことにより、入力信号の周波数変化に追従し、且つジッ
タを抑圧して安定化した出力信号を得ることができる。
従って、主局又は従属局からのクロック信号を受信し、
その受信クロック信号に位相同期化し、且つ安定化した
クロック信号を発生することができる。
【００３２】又入力段位相同期回路１０と出力段位相同
期回路１１とにそれぞれ電圧制御発振器１４，２０を設
けた場合を示すが、共通の固定周波数発振器を設け、位
相制御を、周波数変換回路１３，１８に於ける分周比の
切替え等により行う構成とすることもできる。
【００３３】図３は本発明の第２の実施例の説明図であ
り、２１は入力段位相同期回路、２２は演算処理部、２
３は出力段位相同期回路、２４は第１の位相比較回路、
２５は第１の非等周期分周回路、２６は第１の進み／遅
れ制御部、２７はカウンタ、２８はメモリ、２９は平均
値算出部、３０は固定周波数発振器、３１は第２の位相
比較回路、３２は第２の非等周期分周回路、３３は第２
の進み／遅れ制御部である。前述の図２に示す第１の実
施例は、アナログ制御ループを有する構成であるが、こ
の実施例は、全ディジタル回路構成とした場合を示す。
【００３４】例えば、入力信号周波数を１．５４４ＭＨ
ｚ、固定周波数発振器３０の発振出力信号周波数を５
１．８４ＭＨｚ、出力信号周波数を１．５４４ＭＨｚと
すると、図１の周波数変換部６，７に対応する非等周期
分周回路２５，３２は、３３分周と３４分周との切替え
を行う構成を有するものである。固定周波数発振器３０
の発振出力信号周波数５１．８４ＭＨｚを３３分周する
と、１．５７１ＭＨｚとなり、３４分周すると、１．５
２５ＭＨｚとなる。従って、３３分周を１０回、３４分
周を１３回とすることにより、５１．８４ＭＨｚを１．
５４４ＭＨｚに変換することができる。又１．５４４Ｍ
Ｈｚに対して±１％以上の周波数範囲に追従するよう
に、非等周期分周回路の分周比の切替制御することがで
きる。
【００３５】又第１，第２の位相比較回路２４，３１
は、入力信号と第１，第２の非等周期分周回路２５，３
２による第１，第２の周波数変換出力信号との位相を比
較し、進み位相であるか又は遅れ位相であるかを示す位
相比較信号を出力する構成とする。従って、フリップフ
ロップ等による比較的簡単な構成で実現することができ
る。
【００３６】又第１の進み／遅れ制御部２６は、第１の
位相比較回路２４の位相比較出力信号が、入力信号に対
して第１の周波数変換出力信号の位相が進み位相である
ことを示す時、第１の非等周期分周回路２５を制御し
て、その分周比を３４に切替えることにより、第１の周
波数変換出力信号の周波数を１．５２５ＭＨｚとする。
即ち、遅れ制御を行う。又反対に、入力信号に対して第
１の周波数変換出力信号の位相が遅れ位相であることを
示す時、第１の非等周期分周回路２５を制御して、その
分周比を３３に切替えることにより、第１の周波数変換
出力信号の周波数を１．５７１ＭＨｚとする。即ち、進
み制御を行う。
【００３７】演算処理部２２のカウンタ２７は、例え
ば、進み／遅れ制御部２６が０．５秒間に進み制御を行
った回数をカウントするものであり、このカウント内容
をメモリ２８に書込む。このメモリ２８に３２回分書込
むと、平均値算出部２９は、３２回分のカウント内容を
加算して例えば１／１６とすることにより、１秒間の平
均値を求める。即ち、比較的小さいカウント容量のカウ
ンタ２７を用いて、比較的長時間にわたる進み制御回数
について平均値を求めることができる。
【００３８】固定周波数発振器３０からの５１．８４Ｍ
Ｈｚの信号を非等周期分周回路２５により分周する場合
に、３３分周（進み制御）を１０回、３４分周（遅れ制
御）を１３回行った場合、周波数変換出力信号の周波数
は１．５４４ＭＨｚとなる。即ち、進み制御を行った回
数の平均値が１０／２３であれば、入力信号の周波数は
１．５４４ＭＨｚであることが判り、入力信号の周波数
がこれと異なる場合は、平均値も１０／２３と異なる値
となる。又進み制御の回数をカウントする代わりに、遅
れ制御の回数をカウントして平均値を求めることもでき
る。
【００３９】又出力段位相同期回路２３の第２の位相比
較回路３１は、入力信号と第２の非等周期分周回路３２
による第２の周波数変換出力信号との位相を比較する。
そして、入力信号に対して第２の周波数変換出力信号の
位相か進み位相であるか又は遅れ位相であるかを示す位
相比較出力信号を、進み／遅れ制御部３３に加えること
になる。この進み／遅れ制御部３３は、演算処理部２２
の平均値算出部２９により求めた進み制御の平均値に従
って非等周期分周回路３２の分周比の切替制御を行うと
共に、第２の位相比較回路３１からの位相比較出力信号
に従って、分周比の切替制御を行うものである。
【００４０】従って、出力段位相同期回路２３の非等周
期分周回路３２は、入力信号の平均周波数に対応して分
周比の切替制御が行われ、又入力信号と第２の周波数変
換出力信号との位相差に対応して分周比の切替制御が行
われるから、入力信号の周波数に追従し、且つ入力信号
位相に同期した出力信号を安定に発生することができ
る。又ループフィルタを省略できるディジタル回路によ
り構成したことにより、半導体集積回路化も容易であ
る。
【００４１】図４は本発明の第３の実施例の説明図であ
り、４１は入力段位相同期回路、４２は演算処理部、４
３は出力段位相同期回路、４４は第１の位相比較回路、
４５は第１の非等周期分周回路、４６は第１の進み／遅
れ制御部、４７はカウンタ、４８はメモリ、４９は平均
値算出部、５０は初期値作成部、５１は進みデータと遅
れデータとを選択出力する選択部、５２は平均制御カウ
ンタ、５３はタイミング作成部、５４は第２の位相比較
回路、５５は分周器、５６は第２の非等周期分周回路、
５７は固定周波数発振器、５８は分周器である。
【００４２】入力段位相同期回路４１は、図３に示す実
施例の入力段位相同期回路２１と同様な構成である。即
ち、固定周波数発振器５７からの周波数５１．８４ＭＨ
ｚの信号を、非等周期分周回路４５により分周して第１
の周波数変換出力信号とし、この第１の周波数変換出力
信号と、周波数１．５４４ＭＨｚの入力信号との位相を
第１の位相比較回路４４により比較する。そして、入力
信号に対して第１の周波数変換出力信号の位相が進み位
相であるか又は遅れ位相であるかを示す位相比較出力信
号を進み／遅れ制御部４６に加えることにより、この進
み／遅れ制御部４６から非等周期分周回路４５の分周比
の切替制御を行うことになる。
【００４３】又進み／遅れ制御部４６による非等周期分
周回路４５の進み制御の回数を、演算処理部４２のカウ
ンタ４７によりカウントする。又分周器５８は、第１の
周波数変換出力信号を１／１，５４４，０００に分周し
て、１Ｈｚの信号をカウンタ４７とメモリ４８とに加え
て、カウンタ４７による進み制御回数のカウント内容を
１Ｈｚ毎にメモリ４８に書込むことになる。
【００４４】平均値算出部４９は、メモリ４８に書込ま
れた例えば１６回分のカウント内容を加算して１／１６
とすることにより、１秒間の平均進み制御回数を得るこ
とができる。この平均値算出部４９により求めた値を初
期作成部５０に加え、出力段位相同期回路４３の平均制
御カウンタ５２にセットする進みデータと遅れデータと
を初期値として作成する。
【００４５】出力段位相同期回路４３の選択部５１は、
第２の位相比較回路５４からの選択信号に従って、進み
データと遅れデータとの何れかを選択して平均制御カウ
ンタ５２に加える。この平均制御カウンタ５２は例えば
２６段のカウンタを含む構成を有するものであり、タイ
ミング作成部５３からのタイミング信号によって、選択
部５１により選択された進みデータ又は遅れデータをロ
ードし、出力信号をカウントアップして、非等周期分周
回路５６の分周比の切替制御と、タイミング作成部５３
の制御とを行うものである。
【００４６】又分周器５５は、タイミング作成部５３か
らの位相比較タイミング信号によってリセットされ、又
１．５４４ＭＨｚの出力信号を１／６５，５３６に分周
してタイミング作成部５３に規定時間であることを通知
する。又第２の位相比較回路５４は、非等周期分周回路
５６からの周波数変換出力信号と入力信号との位相を、
タイミング作成部５３からの位相比較タイミング信号に
よって比較し、進み位相であるか又は遅れ位相であるか
を示す位相比較出力信号を、選択部５１に選択信号とし
て加える。
【００４７】図５は初期値作成部の要部説明図であり、
５８は分子設定部、５９は分母設定部、６０は除算器を
示し、演算処理部４２の初期値作成部５０の進みデータ
を作成する部分を示す。初期状態では、分子設定部５８
に全体回数Ａを設定し、分母設定部５９に制御回数Ｂを
設定する。この制御回数Ｂは、平均値算出部４９によっ
て求めた進み制御の平均回数を示し、全体回数Ａは、進
み制御の回数と遅れ制御の回数との和に相当する。
【００４８】最初は、除算器６０はＡ／Ｂの商を初期値
ｋ
〔０〕とし、剰余Ｃを分母設定部５９に設定し、この
分母設定部５９に設定されていた値Ｂを分子設定部５８
に設定する。従って、除算器６０は、Ｂ／Ｃの除算を行
い、商を初期値ｋ〔１〕とし、剰余Ｄを分母設定部５９
に設定し、この分母設定部５９に設定されていた値Ｃを
分子設定部５８に設定する。従って、除算器６０は、Ｃ
／Ｄの除算を行い、商を初期値ｋ〔２〕とし、剰余Ｅを
分母設定部５９に設定し、この分母設定部５９に設定さ
れていた値Ｄを分子設定部５８に設定する。以下同様に
して、所定数の初期値ｋ〔ｎ〕を作成することができ
る。なお、剰余が零となった場合は、それ以降の除算処
理は終了する。
【００４９】図６は平均制御カウンタの要部説明図であ
り、６１0 〜６１25は比較判定回路、６２0 〜６２25は
（ａ0 ）〜（ａ25）進カウンタであり、２６段構成の場
合を示す。又（ａ0 ）〜（ａ25）進カウンタは（ａ0 ）
＜（ａ1 ）＜（ａ2 ）＜・・・・＜（ａ25）の関係を有
するものである。又１．５４４ＭＨｚの出力信号をカウ
ントし、それによるキャリｃｙを分周比の大きいカウン
タ側に出力し、且つ分周比の小さいカウンタがキャリｃ
ｙを出力していない時は、分周比の大きいカウンタはキ
ャリｃｙを出力しないように構成する。
【００５０】又比較判定回路６１0 〜６１25は、それぞ
れ初期値ｋ
〔０〕〜ｋ〔２５〕と、カウンタ６２0 〜６
２25のカウント内容とを比較し、比較判定回路６１0 に
於いては、初期値ｋ
〔０〕とカウント値ａ0 とが等しい
時に、非等周期分周回路５６に対する切替制御信号を出
力する。又比較判定回路６１1 は、初期値ｋ〔１〕とカ
ウンタ６２1 のカウント内容とを比較し、初期値ｋ
〔１〕とカウント値ａ1 とが等しい時は、（ａ0 ）進カ
ウンタ６２0 を（ｋ
〔０〕＋１）進カウンタとなるよう
に制御し、それ以外は（ｋ
〔０〕）進カウンタとなるよ
うに制御する。
【００５１】以下同様にして、比較判定回路６１25は、
初期値ｋ〔２５〕とカウンタ６２25のカウント内容とを
比較し、初期値ｋ〔２５〕とカウント値ａ25とが等しい
時は、（ａ24）進カウンタを（ｋ〔２４〕＋１）進カウ
ンタとなるように制御し、それ以外は（ｋ〔２４〕）進
むカウンタとなるように制御する。なお、初期値ｋ
〔ｊ〕（ｊ＝０〜２５）が零の場合は、それ以降のカウ
ンタ及び比較判定回路は、前述の制御動作を行わないよ
うに構成する。従って、初期値作成部５０に於いて作成
した初期値ｋ〔ｊ〕に対応して、非等周期分周回路５６
の分周比の切替制御信号を出力することができる。
【００５２】タイミング作成部５３は、平均制御カウン
タ５２のカウンタ６２0 〜６２25のキャリｃｙが入力さ
れ、タイミング信号を、位相比較回路５４には位相比較
タイミング信号として加え、分周器５５にはリセット信
号として加え、平均制御カウンタ５２にはリセットとロ
ード信号として加える。
【００５３】このタイミング信号は、位相比較が安定に
行われるタイミングに発生することが必要である。その
為に、例えば、平均制御カウンタ５２を構成する２６段
のカウンタ６２0 〜６２25の所定のα段のキャリｃｙを
基にタイミング信号を発生することができる。このα段
のカウンタがキャリｃｙを出力するまでに、長い時間が
かかるような場合、その間に位相比較が行われないこと
になるから、例えば、分周器５５による規定時間を、出
力信号（１．５４４ＭＨｚ）のカウントにより識別し
て、タイミング作成部５３に通知し、タイミング信号を
出力させることができる。又この規定時間の信号と、前
述のキャリｃｙとの関係を、設定した種々の条件で判定
して、タイミング信号を出力することもできる。
【００５４】位相比較回路５４は、タイミング作成部５
３からのタイミング信号に従って入力信号と第２の周波
数変換出力信号との位相を比較し、進み位相であるか遅
れ位相であるかを示す位相比較出力信号により選択部５
１を制御して、進みデータ又は遅れデータを平均制御カ
ウンタ５２に加えることになる。
【００５５】従って、非等周期分周回路５６は、入力信
号の平均周波数に従って３３分周と３４分周との切替制
御が行われ、且つ位相比較回路５４による入力信号と第
２の周波数変換出力信号との位相比較結果により、３３
分周と３４分周との切替制御が行われる。従って、入力
信号の周波数が変化しない場合は、その入力信号の位相
に同期して安定化された出力信号となり、又入力信号の
周波数が変化した場合は、その変化に出力信号の周波数
も追従し、その後は安定化された出力信号となる。
【００５６】又位相同期の為のフィードバックループ
に、ループフィルタを必要としない構成となり、且つ全
ディジタル回路構成とすることができるから、半導体集
積回路化が容易である。従って、小型化が可能であると
共に、主局等からのクロック信号に同期化した安定なク
ロック信号を発生することができる。
【００５７】図７は本発明の第４の実施例の説明図であ
り、図４と同一符号は同一部分を示し、５０Ａは初期値
作成部である。この初期値作成部５０Ａに、入力信号断
検出等によってホールドオーバー信号が加えられた時、
その直前の初期値を作成するもので、それによって、
１．５４４ＭＨｚの出力信号を継続して発生させること
ができる。
【００５８】この初期値作成部５０Ａは、ホールドオー
バー信号により、例えば、図５に於ける制御回数Ｂを、
その直前の制御回数として用いることにより、それ以降
は、初期値ｋ〔ｎ〕を繰り返し同一の値として出力する
ことができる。即ち、初期値ｋ〔ｎ〕を同一の値とする
ことにより、入力信号断の場合でも、出力段位相同期回
路４３から継続して出力信号を発生することができる。
【００５９】又このホールドオーバー信号を、第２の位
相比較回路５４に点線で示すように加えて、位相誤差無
しを示す位相比較出力信号を選択部５１に加える構成と
することもできる。それによって、平均制御カウンタ５
２による非等周期分周回路５６の切替制御信号を、その
直前の切替周期を示すものとして、１．５４４ＭＨｚの
出力信号を継続して発生することができる。
【００６０】前述の第２，第３，第４の各実施例に於い
て、出力信号は、入力信号とほぼ等しい周波数の場合を
示すが、分周器等を設けて、異なる周波数の関係とする
ことも可能である。又非等周期分周回路５６に於ける３
３分周と３４分周との切替えに伴う出力信号のジッタを
更に抑圧する為のバンドパス・フィルタを設けることが
できる。又そのジッタを抑圧する為の位相同期回路（Ｐ
ＬＬ）を付加することも可能である。
【００６１】
【発明の効果】以上説明したように、本発明は、入力信
号と第１の周波数変換出力信号との位相を比較する第１
の位相比較回路１を有する入力段位相同期回路２と、第
１の位相比較回路１の位相比較出力信号を基に入力信号
の周波数成分を求める演算処理部３と、入力信号と第２
の周波数変換出力信号との位相を比較する第２の位相比
較回路４を有する出力段位相同期回路５とを備え、入力
段位相同期回路２により入力信号の周波数に追従させ、
出力段位相同期回路５により入力信号の位相に追従させ
て、出力信号を得ることができる。従って、同期多重伝
送システムの従属局等に適用して、主局側からのクロッ
ク信号に同期した安定化クロック信号を発生できる利点
がある。又全ディジタル回路化も可能であり、従って、
小型化も容易である利点がある。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】本発明の第１の実施例の説明図である。
【図３】本発明の第２の実施例の説明図である。
【図４】本発明の第３の実施例の説明図である。
【図５】初期値作成部の要部説明図である。
【図６】平均制御カウンタの要部説明図である。
【図７】本発明の第４の実施例の説明図である。
【図８】従来例の説明図である。
【符号の説明】 １ 第１の位相比較回路 ２ 入力段位相同期回路 ３ 演算処理部 ４ 第２の位相比較回路 ５ 出力段位相同期回路 ６ 第１の周波数変換部 ７ 第２の周波数変換部 ８ 固定周波数発振器

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 分周による第１の周波数変換出力信号と
    入力信号との位相を第１の位相比較回路（１）により比
    較して、前記第１の周波数変換出力信号の位相を制御す
    るフィードバックループを有する入力段位相同期回路
    （２）と、 前記第１の位相比較回路（１）の位相比較出力信号を基
    に前記入力信号の周波数成分を求める演算処理部（３）
    と、 分周による第２の周波数変換出力信号と前記入力信号と
    の位相を第２の位相比較回路（４）により比較し、該第
    ２の位相比較回路（４）の位相比較出力信号と前記演算
    処理部（３）の演算出力信号とを基に前記第２の周波数
    変換出力信号の位相を制御するフィードバックループを
    有する出力段位相同期回路（５）とを備えたことを特徴
    とする位相同期発振回路。
  2. 【請求項２】 前記入力段位相同期回路（２）の時定数
    を短く設定し、且つ前記出力段位相同期回路（５）の時
    定数を長く設定したことを特徴とする請求項１記載の位
    相同期発振回路。
  3. 【請求項３】 前記入力段位相同期回路（２）は、前記
    第１の位相比較回路（１）と、前記第１の周波数変換出
    力信号を生成する第１の非等周期分周回路と、前記第１
    の位相比較回路（１）の位相比較出力信号に基づいて、
    前記第１の非等周期分周回路の分周比の切替制御を行う
    第１の進み／遅れ制御部とを備えたことを特徴とする請
    求項１記載の位相同期発振回路。
  4. 【請求項４】 前記演算処理部（３）は、前記入力段位
    相同期回路（２）の前記第１の位相比較回路（１）の位
    相比較出力信号を基に、前記入力信号の平均周波数を求
    める平均周波数算出部を含むことを特徴とする請求項１
    記載の位相同期発振回路。
  5. 【請求項５】 前記出力段位相同期回路（５）は、前記
    第２の位相比較回路（４）と、前記第２の周波数変換出
    力信号を生成する第２の非等周期分周回路と、前記第２
    の位相比較回路（４）の位相比較出力信号と前記演算処
    理部（３）の演算出力信号とに基づいて前記第２の非等
    周期分周回路の分周比を切替制御する第２の進み／遅れ
    制御部とを備えたことを特徴とする請求項１記載の位相
    同期発振回路。
  6. 【請求項６】 前記入力段位相同期回路（２）の前記第
    １の位相比較回路（１）は、前記入力信号に対する前記
    第１の周波数変換出力信号の位相の進み又は遅れの何れ
    であるかを検出する構成としたことを特徴とする請求項
    ３記載の位相同期発振回路。
  7. 【請求項７】 前記演算処理部（３）は、前記入力段位
    相同期回路（２）の前記第１の位相比較回路（１）の進
    み又は遅れの何れか一方の位相比較出力信号をカウント
    するカウンタと、該カウンタのカウント内容の時間平均
    を求める平均値算出部とを備えたことを特徴とする請求
    項４記載の位相同期発振回路。
  8. 【請求項８】 前記出力段位相同期回路（５）の前記第
    ２の位相比較回路（４）は、前記入力信号に対する前記
    第２の周波数変換出力信号の位相の進み又は遅れの何れ
    であるかを検出する構成としたことを特徴とする請求項
    ５記載の位相同期発振回路。
  9. 【請求項９】 前記入力段位相同期回路（２）の前記第
    １の周波数変換出力信号と、前記出力段位相同期回路
    （５）の前記第２の周波数変換出力信号とを、それぞれ
    第１及び第２の非等周期分周回路によって固定周波数発
    振器の出力信号を分周して得る構成としたことを特徴と
    する請求項１〜８の何れかに記載の位相同期発振回路。
  10. 【請求項１０】 前記演算処理部（３）から前記出力段
    位相同期回路（５）に加える演算出力信号を、ホールド
    オーバー信号により固定する構成としたことを特徴とす
    る請求項１〜９の何れかに記載の位相同期発振回路。
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