WO2002047137A1 - Procede de formation de couche mince a semi-conducteur, procedes de production pour dispositif a semi-conducteur et dispositif electrooptique, dispositifs utilises dans ces procedes, dispositif a semi-conducteur et dispositif electrooptique - Google Patents

Procede de formation de couche mince a semi-conducteur, procedes de production pour dispositif a semi-conducteur et dispositif electrooptique, dispositifs utilises dans ces procedes, dispositif a semi-conducteur et dispositif electrooptique Download PDF

Info

Publication number
WO2002047137A1
WO2002047137A1 PCT/JP2001/010733 JP0110733W WO0247137A1 WO 2002047137 A1 WO2002047137 A1 WO 2002047137A1 JP 0110733 W JP0110733 W JP 0110733W WO 0247137 A1 WO0247137 A1 WO 0247137A1
Authority
WO
WIPO (PCT)
Prior art keywords
thin film
film
semiconductor thin
substrate
polycrystalline
Prior art date
Application number
PCT/JP2001/010733
Other languages
English (en)
French (fr)
Inventor
Hideo Yamanaka
Original Assignee
Sony Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corporation filed Critical Sony Corporation
Publication of WO2002047137A1 publication Critical patent/WO2002047137A1/ja
Priority to US11/556,306 priority Critical patent/US20070087492A1/en

Links

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/24—Deposition of silicon only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/56—After-treatment
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B13/00—Single-crystal growth by zone-melting; Refining by zone-melting
    • C30B13/16—Heating of the molten zone
    • C30B13/22—Heating of the molten zone by irradiation or electric discharge
    • C30B13/24—Heating of the molten zone by irradiation or electric discharge using electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02425—Conductive materials, e.g. metallic silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02527—Carbon, e.g. diamond-like carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02535—Group 14 semiconducting materials including tin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02598—Microstructure monocrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02691—Scanning of a beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H01L29/6678—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates on sapphire substrates, e.g. SOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78678—Polycrystalline or microcrystalline silicon transistor with inverted-type structure, e.g. with bottom gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78681—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising AIIIBV or AIIBVI or AIVBVI semiconductor materials, or Se or Te
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K2102/00—Constructional details relating to the organic devices covered by this subclass
    • H10K2102/301—Details of OLEDs
    • H10K2102/302—Details of OLEDs of OLED structures
    • H10K2102/3023—Direction of light emission
    • H10K2102/3026—Top emission
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/86—Arrangements for improving contrast, e.g. preventing reflection of ambient light
    • H10K50/865—Arrangements for improving contrast, e.g. preventing reflection of ambient light comprising light absorbing layers, e.g. light-blocking layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/126—Shielding, e.g. light-blocking means over the TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/35—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/8791—Arrangements for improving contrast, e.g. preventing reflection of ambient light
    • H10K59/8792—Arrangements for improving contrast, e.g. preventing reflection of ambient light comprising light absorbing layers, e.g. black layers

Definitions

  • the present invention relates to a method for forming a semiconductor thin film, a method for manufacturing a semiconductor device and an electro-optical device, an apparatus used for implementing these methods, and a semiconductor device and an electro-optical device.
  • the present invention relates to a method and an apparatus for growing a polycrystalline or single-crystalline semiconductor thin film such as polycrystalline silicon or monocrystalline silicon on a substrate, and a method for growing the polycrystalline or single-crystalline semiconductor thin film on the substrate.
  • the present invention relates to a method and a device for manufacturing a semiconductor device and an electro-optical device, and a semiconductor device and an electro-optical device.
  • MO SFET Metal-Oxide-Serai conduct or Field Effect Transistor
  • MO STFT Thin Film Transistor
  • Amorphous or microcrystalline silicon films formed by plasma CVD method, low pressure CVD method, etc. are disclosed in JP-A-7-131030, JP-A-9-116156, JP-B-7-11.
  • the carrier mobility is improved by simply forming a polycrystalline silicon film by high temperature annealing or excimer laser annealing (ELA).
  • ELA excimer laser annealing
  • the excimer laser annealing method irradiates a sample with a short-wavelength, short-pulse laser such as XeC1 excimer laser to melt and crystallize it in a short time. Polycrystallization can be performed without damaging the glass substrate, and high throughput is expected.
  • the crystallization speed is as fast as the order of nsec, so that the obtained crystal grain size is at most about 100 nm.
  • the substrate temperature is heated to about 400 ° C during irradiation with a short-wavelength, short-pulse laser to sufficiently remove hydrogen, oxygen, etc., which hinder crystal growth, and to control the solidification rate. Crystals with a diameter of 500 nm or more are difficult. Therefore, the number of laser irradiations is set to several times or more, for example, five times or more, and the energy for crystal growth is given sufficiently to form a large grain polycrystalline silicon film.
  • problems such as stability of excimer laser output, productivity, increase in equipment price due to increase in size, and decrease in yield / quality, etc. are piled up. Expanding the performance makes it more difficult to improve Z quality and reduce costs.
  • a catalyst element (N i, which promotes crystallization by heating at 450 to 600 ° C. for 4 to 12 hours. Fe, Co, etc.) are diffused into an amorphous silicon film to form a crystalline silicon film.
  • the catalytic element remains on the formed crystalline silicon film, it is necessary to remove (catalyze) the catalytic element as shown in Japanese Patent Application Laid-Open No. 8-339960.
  • Heat treatment in an atmosphere containing a halogen element such as chlorine, heat treatment by selectively adding phosphorus to a crystalline silicon film, laser light or strong light on a crystalline silicon film containing a catalytic element A method has been proposed in which the catalyst element is easily diffused by irradiating the catalyst element, and the catalyst element is absorbed by the selectively added element.However, the process is complicated, the gettering effect is not sufficient, and silicon is not used. The semiconductor characteristics of the film will be impaired, and the stability and reliability of the fabricated element will be impaired.
  • annealing for more than ten hours at 600 ° C. or more and a gate Si 2 of thermal oxidation at about 100 ° C. Because of the necessity of formation, semiconductor manufacturing equipment must be adopted. For this reason, the substrate size is limited to a wafer size of 8 to 12 inches ⁇ , and high-heat-resistant and expensive synthetic quartz glass must be used. Its use is limited to data / AV projectors.
  • a bottom gate type MOSTFT Since it is easy to form, it is difficult to obtain the desired carrier mobility when using a bottom gate type MOSTFT.
  • a bottom gate type MOSTFT is easy to manufacture in LCD using a drive circuit integrated type polycrystalline silicon-OSTFT in terms of yield and productivity, but this problem becomes a bottleneck.
  • An object of the present invention is to provide a method capable of easily forming a polycrystalline or single-crystalline semiconductor thin film such as polycrystalline silicon with a high crystallization rate and a high quality over a large area at a low cost and implementing the method. It is an object of the present invention to provide an apparatus for performing the above.
  • Another object of the present invention is to provide a method for manufacturing a semiconductor device such as a MOSTFT and an electro-optical device having such a polycrystalline or single-crystal semiconductor thin film as a constituent part, an apparatus for performing the method, a semiconductor device and An object of the present invention is to provide an electro-optical device. Disclosure of the invention
  • the present invention relates to a method for forming a polycrystalline or single-crystal semiconductor thin film on a substrate, or for manufacturing a semiconductor device having a polycrystalline or single-crystal semiconductor thin film on a substrate.
  • the present invention provides, as an apparatus for performing the method of the present invention, a first means for forming a lower crystalline semiconductor thin film on the substrate, and performing a flash lamp annealing on the lower crystalline semiconductor thin film,
  • An object of the present invention is to provide a device manufacturing apparatus.
  • the present invention has a cathode or an anode connected to a drain or a source of the MOSTFT made of the polycrystalline or single crystalline semiconductor thin film, respectively, below the organic or inorganic electroluminescent layer for each color,
  • the cathode also covers the active element including the MOSTFT and the diode, or the common cathode or anode is applied on the entire surface of the organic or inorganic electroluminescent layer for each color and between the layers.
  • the equipment is provided.
  • the present invention provides a method of manufacturing a field emission display (.FED), wherein the emission of the polycrystalline or monocrystalline semiconductor thin film through the polycrystalline or monocrystalline semiconductor thin film is connected to the drain of the M ⁇ STF.
  • N-type polycrystalline semiconductor film or polycrystalline diamond film or nitrogen-containing or non-carbon-containing carbon thin film, or nitrogen-containing or non-nitrogen-containing film The present invention also provides an electro-optical device formed by a large number of fine projection structures (for example, carbon nanotubes) formed on the surface of a carbon thin film containing carbon.
  • a lower crystalline semiconductor thin film is formed on a substrate, and the lower crystalline semiconductor thin film is subjected to flash lamp annealing, and is heated or cooled in a molten or semi-molten or non-molten state to cool the lower crystalline semiconductor thin film. Since the crystallization of the conductive semiconductor thin film is promoted to form a polycrystalline or single-crystal semiconductor thin film, the following remarkable functions and effects (1) to (10) can be obtained.
  • High irradiation energy is given to a low crystalline semiconductor thin film such as low crystalline silicon by flash lamp annealing, which can perform flash irradiation once or several times repeatedly in a short time of arbitrary sec to msec.
  • Polycrystalline or single-crystalline semiconductor thin films such as high-crystalline polycrystalline silicon films with high carrier mobility by heating to a molten or semi-molten state or heating and cooling in a non-molten state , Productivity is greatly improved, and significant cost reduction is possible.
  • the flash lamp annealing is performed by combining an arbitrary number of lamps and a flash discharge mechanism thereof, for example, once or indispensably once in a large area of about 100 mm ⁇ 100 mm. Flash irradiation is repeated several times, 2 20 OmmX 20 Omm
  • the flash irradiation light condensed and shaped into a square shape is run with a galvanometer scanner, and if necessary, flash irradiation is performed with overlap scanning, 3 20 OmmX 200mm square flash light irradiation position is fixed, the substrate is moved in steps and repeats, overlap scanning is performed as necessary, and flash irradiation is performed. Is moved in any direction and at any speed to control the heating, melting, and cooling rates. Since it can be polycrystallized or single-crystallized, the productivity is extremely high and a significant cost reduction is realized.
  • Adjusting the wavelength of flash lamp anneal (change of gas filling, discharge, etc.) according to the thickness of the lower crystalline semiconductor thin film, the heat resistance temperature of the substrate such as glass, the desired crystal grain size (carrier mobility), etc. It is easy to change the conditions, use a heat ray reduction filter or a heat ray cutoff filter, etc., and easily control the irradiation intensity, irradiation time, etc., so that high carrier mobility, high quality polycrystalline silicon film, etc. can be produced at high productivity. Is obtained.
  • Flash lamp annealing lamps such as xenon lamps, xenon-mercury lamps, krypton lamps, krypton-mercury lamps, xenon-krypton lamps, xenon-krypton-mercury lamps, and metal octa-ride lamps endure repeated light emission.
  • This lamp is much cheaper than the excimer laser oscillator of excimer lasers such as XeCl and KrF, and has a long service life and easy maintenance.
  • the flash lamp unit which mainly consists of a flash lamp and a discharge circuit, has a simpler structure than the excimer laser unit, so it is inexpensive and can reduce costs. is there.
  • color filter glass heat ray absorbing filter
  • heat ray absorbing material such as copper powder or iron powder
  • cold mirror / cold filter coated with infrared reflection film such as ITO film
  • a filter such as a heat-ray absorbing filter coated with an infrared reflective film
  • ⁇ 400 ° C so low-strain glass such as aluminosilicate glass and borosilicate glass, which are inexpensive and easy to increase in size, and heat-resistant resins such as polyimide can be used. Cost can be reduced.
  • top-gate type but also bottom-gate type dual-gate type and back-gate type MOS TFT can obtain polycrystalline semiconductor film or single crystalline semiconductor film with high carrier mobility. Therefore, high-speed, high-current-density semiconductor devices and electro-optical devices using this high-performance semiconductor film, as well as high-efficiency solar ⁇ ponds, etc., can be manufactured.
  • silicon semiconductor devices silicon semiconductor integrated circuit devices, field emission display (FED) devices, silicon Germanium semiconductor device, silicon-germanium semiconductor integrated circuit device, silicon carbide semiconductor device, silicon carbide semiconductor integrated circuit device, III-V and II-VI compound semiconductor device, III-V and II-VI compound Semiconductor integrated circuit device, polycrystalline or single crystalline diamond semiconductor device, polycrystalline or single crystalline diamond semiconductor integrated circuit device, liquid crystal display device, electroluminescence (organic / inorganic) display device, light emitting polymer display device, We can manufacture light emitting diode display devices, optical sensor devices, CCD area / linear sensor devices, CMOS sensor devices, solar cell devices, etc.
  • FED field emission display
  • the above-mentioned lower crystalline semiconductor thin film is, as defined later, a structure composed of amorphous (amorphous), a structure composed of microcrystals (normally 10 nm or less in grain size), A structure based on amorphous (amorphous) that also contains microcrystals, a structure based on microcrystals that also contain amorphous (amorphous), and also contains amorphous (amorphous) and microcrystals
  • the polycrystalline semiconductor thin film described above mainly consists of a polycrystalline semiconductor thin film with a large grain size (typically 100 nm or more in grain size) from which such an amorphous component has been removed.
  • the single crystal semiconductor film is a concept including a single crystal semiconductor such as single crystal silicon, a single crystal compound semiconductor (for example, single crystal gallium arsenide) and a single crystal silicon-germanium.
  • a single crystal containing sub-grain boundaries and dislocations is also defined as a concept including this.
  • the above-mentioned polycrystalline diamond film is a crystalline diamond film containing almost no amorphous (amorphous) diamond but containing microcrystalline diamond and polyconcave diamond.
  • FIG. 1 is a cross-sectional view showing a process of manufacturing a MOS TFT according to a first embodiment of the present invention in the order of steps.
  • FIG. 2 is a cross-sectional view showing the manufacturing process in the order of steps.
  • FIG. 3 is a cross-sectional view showing the manufacturing process in the order of steps.
  • FIG. 4 is a cross-sectional view showing the same manufacturing process in the order of steps.
  • FIG. 5 is a schematic cross-sectional view of one state of a catalyst CVD apparatus used in the production.
  • FIG. 6 is a schematic sectional view showing another state of the device.
  • FIG. 7 is a schematic cross-sectional view of the flash lamp annealing apparatus.
  • FIG. 8 is a graph showing the spectral characteristics of the flash lamp.
  • FIG. 9 is a schematic cross-sectional view of a part of the same apparatus for flash lamp annealing.
  • FIG. 10 is a schematic cross-sectional view, side view or plan view showing various devices for flash lamp annealing.
  • FIG. 11 is a schematic sectional view and a plan view of another example of the same apparatus for flash lamp annealing.
  • FIG. 12 is a schematic view showing various types of the flash lamp.
  • FIG. 13 is a front view and a plan view illustrating a flash lamp provided with a trigger electrode.
  • FIG. 14 is a schematic diagram of a cluster type MOS TFT manufacturing apparatus.
  • FIG. 15 is a schematic view of the same in-line type MOS TFT manufacturing apparatus.
  • FIG. 16 is a schematic view of another example of a cluster type MOSTFT manufacturing apparatus.
  • FIG. 17 is a schematic cross-sectional view and a plan view of another example of the same apparatus for flash lamp annealing.
  • FIG. 18 is an explanatory view and a graph showing one embodiment of the flash irradiation in the flash lamp annealing.
  • FIG. 19 is a graph showing another embodiment of the present invention.
  • FIG. 20 is a graph showing various discharge current waveforms at the time of flash irradiation.
  • FIG. 21 is a graph showing another embodiment of the present invention.
  • FIG. 22 is a graph showing another embodiment of the present invention.
  • FIG. 23 is an equivalent circuit diagram of the charge / discharge circuit of the flash lamp
  • FIG. 24 is a schematic sectional view showing another embodiment of the same during flash lamp annealing.
  • Fig. 25 is the SEM photograph of Sample A.
  • Fig. 26 is the SEM photograph of Sample B.
  • Fig. 27 is an SEM photograph of Sample C.
  • FIG. 28 is a Raman spectrum diagram of Sample A.
  • FIG. 29 is a Raman spectrum diagram of Sample B.
  • FIG. 30 is a Raman spectrum diagram of Sample C.
  • FIG. 31 is a schematic sectional view of another example of the same apparatus for flash lamp annealing.
  • FIG. 32 is a schematic sectional view of another example of the flash lamp annealing apparatus.
  • FIG. 33 is a schematic sectional view of another example of the flash lamp annealing apparatus.
  • FIG. 34 is a cross-sectional view showing an LCD manufacturing process according to the second embodiment of the present invention in the order of steps.
  • FIG. 35 is a cross-sectional view showing the same manufacturing process in the order of steps.
  • FIG. 36 is a cross-sectional view showing the same manufacturing process in the order of steps.
  • FIG. 37 is a perspective view showing a schematic layout of the entire LCD
  • FIG. 38 is an equivalent circuit diagram of the LCD.
  • FIG. 39 is a cross-sectional view showing another manufacturing process of the LCD in the order of steps.
  • FIG. 40 is a cross-sectional view showing the same manufacturing process in the order of steps.
  • FIG. 41 is a cross-sectional view showing various M ⁇ STFTs of the LCD.
  • FIG. 42 is a cross-sectional view showing another manufacturing process of the LCD in the order of steps.
  • FIG. 43 is a schematic diagram for explaining the same.
  • FIG. 44 is a schematic sectional view showing various step shapes.
  • FIG. 45 is a cross-sectional view showing another manufacturing process of the LCD in the order of steps.
  • FIG. 46 is an equivalent circuit diagram (A) of an essential part of the organic EL display device according to the third embodiment of the present invention, an enlarged sectional view (B) of the essential part, and a sectional view (C) of the peripheral part of the pixel. ).
  • FIG. 47 is a cross-sectional view showing the same manufacturing process of the organic EL display device in the order of steps.
  • FIG. 48 is an equivalent circuit diagram (A) of a main part of another organic EL display device, an enlarged cross-sectional view (B) of the main part, and a cross-sectional view (C) of a peripheral portion of the pixel.
  • FIG. 49 is a cross-sectional view showing the same manufacturing process of an organic EL display device in the order of steps.
  • FIG. 50 is an equivalent circuit diagram (A) of an essential part of the FED according to the fourth embodiment of the present invention, an enlarged sectional view (B) of the essential part, and a schematic plan view (C) of the essential part. ).
  • FIG. 51 is a sectional view showing the same FED manufacturing process in the order of steps.
  • FIG. 52 is a sectional view showing the same manufacturing process in the same order.
  • FIG. 53 is an equivalent circuit diagram (A) of the main part of the other FED, an enlarged cross-sectional view (B) of the main part, and a schematic plan view (C) of the main part.
  • FIG. 54 is a cross-sectional view showing the FED manufacturing process in the order of steps.
  • FIG. 55 is a cross-sectional view showing the same manufacturing process in the steps.
  • FIG. 56 is a cross-sectional view showing a manufacturing process of the solar cell according to the fifth embodiment of the present invention in the order of steps.
  • FIG. 57 is a diagram showing a substrate heating sequence at the time of a flash lamp array according to another embodiment of the present invention.
  • FIG. 58 is a cross-sectional view of the same example in which a base film and the like are formed on a lower crystalline semiconductor thin film.
  • FIG. 59 is a plan view and a cross-sectional view of a MOS TFT using a single-crystal film of a lower crystalline semiconductor thin film.
  • the lower crystalline semiconductor thin film may be grown in a gas phase by catalytic CVD, plasma CVD, or the like, and the raw material gas used for this purpose is hydrogenated silicon or a derivative thereof, hydrogenated silicon or the same.
  • the raw material gas used for this purpose is hydrogenated silicon or a derivative thereof, hydrogenated silicon or the same.
  • a mixture of a gas containing germanium, carbon or tin and a gas containing an impurity consisting of a Group III or Group V element in the periodic table, and the like can be given.
  • the lower crystalline semiconductor thin film comprising an amorphous gallium arsenide film represented by ⁇ x ⁇ 1) can be formed.c.
  • the lower crystalline semiconductor thin film is based on amorphous and contains microcrystals. It is preferable that fine crystals with a particle size of 10 nm or less, which are seeds for crystal growth, are scattered.
  • At least one an appropriate amount (total, for example 1 0 17 ⁇ 1 0 22 at oms / cc of Group IV elements such as lead, preferably 1 0 18 ⁇ : L 0 2 ° at oms / cc) is contained, when the flash lamp annealing in this state, when the lower crystalline semiconductor thin film is crystallized, both when promoting crystallization, e.g. It reduces irregularities existing at the grain boundaries of the polycrystalline semiconductor thin film, reduces its film stress, and achieves high carrier mobility, A high-quality polycrystalline semiconductor thin film is easily obtained.
  • the group IV element can be mixed as a gas component in the raw material gas, or can be contained in the lower crystalline semiconductor thin film by ion implantation or ion doping.
  • a silicon or germanium ion is implanted into a microcrystalline silicon film by a low pressure CVD or the like at a dose of, for example, 1 ⁇ 10 15 atoms / cm 2 to form amorphous silicon, and then flash lamp annealing is performed.
  • a large grain polycrystalline or single crystalline silicon thin film may be formed.
  • the oxygen, nitrogen, and carbon concentrations in the large-diameter polycrystalline or single-crystal semiconductor film according to the present invention are each 1 ⁇ 10 19 at oms / cc or less, preferably 5 ⁇ 10 18 at oms Zc c.
  • the following is preferred, and the hydrogen concentration is preferably 0.01 atomic% or more.
  • sodium is preferably 1 ⁇ 10 18 at oms / cc or less in the SIMS minimum concentration region.
  • the flash lamp annealing is used to modify the lower crystalline semiconductor thin film such as the lower crystalline silicon into a polycrystalline semiconductor thin film such as a polycrystalline silicon having a large grain size.
  • a stepped concave portion having a predetermined shape and dimensions is formed in a region to be formed, and the lower crystalline silicon thin film containing or not containing at least one of Group IV elements such as tin is formed on the base including the concave portion.
  • the lower crystalline silicon thin film can be reformed into a single crystalline silicon thin film by performing flash epitaxial growth using the bottom corner of the step as a seed by the flash lamp annealing.
  • a material layer such as crystalline sapphire having good lattice matching with single-crystal silicon is formed in a predetermined element forming region of the base, and at least one of a group IV element such as tin is contained on the material layer.
  • the material layer is heteroepitaxially grown on the side by the flash lamp array.
  • the lower crystalline silicon thin film can be modified into a single crystalline silicon thin film.
  • SCSOS substrate for example, an SCSOG substrate may be manufactured by forming a film or a protective film.
  • SCSOS Single Crystal Semiconductor (Silicon) on Substrate
  • SCSOG Single Crystal
  • the films may be stacked to form a polycrystalline or single crystalline semiconductor thick film in m units.
  • a large grain polycrystalline or single crystalline semiconductor thin film is formed by the first flash lamp annealing, a lower crystalline semiconductor thin film is formed thereon, and then the large grain polycrystalline
  • the lamination of a large-grain polycrystalline or single-crystal semiconductor film is repeated a required number of times using a single-crystal semiconductor thin film as a seed by the same flash lamp annealing for the second time, and a large-grain film having a thickness of zm unit is obtained.
  • a polycrystalline or single-crystalline semiconductor film having a diameter can be stacked.
  • large-grain polycrystalline or single-crystal semiconductor films of the underlayer are successively formed using the seed as a seed.
  • a crystalline or single crystalline semiconductor + film can be formed by lamination.
  • the semiconductor thin film formation process or means plasma CVD, catalytic CVD, sputtering, etc.
  • the semiconductor thin film formation process or means is integrated with the flash lamp annealing process or annealing. It is preferable to perform the process continuously or sequentially, for example, by an in-line (continuous champer) system (linear type, rotary type), a multi-champer system, a cluster system, or the like.
  • class (1) or (2) class method is more preferable.
  • a hydrogen-based active species generated by plasma discharge of hydrogen or a hydrogen-containing gas or a catalytic reaction is applied to the polycrystalline semiconductor thin film (ie, After performing plasma cleaning or catalytic AHA (Atomic Hydrogen Anneal) treatment, cleaning the surface of the polycrystalline semiconductor thin film and removing the oxide film, and then performing the flash lamp annealing after forming the lower crystalline semiconductor thin film. It is desirable. In this case (or in other cases), it is particularly desirable to perform the flash lamp annealing in a reduced-pressure hydrogen or a reduced-pressure hydrogen-containing gas or in a vacuum.
  • the following condition (1) or (2) is preferable.
  • contamination of the surface of the polycrystalline silicon thin film formed by the first flash lamp annealing is performed by plasma or catalytic AHA treatment using only a hydrogen-based carrier gas without flowing a source gas. Since the lower oxide film, moisture, oxygen, nitrogen, carbon dioxide, etc.) are removed and the interface is cleaned, the remaining amorphous silicon component is etched to form a polycrystalline silicon thin film with a high crystallization rate.
  • the lower crystalline silicon thin film deposited on a clean interface as a single layer is formed as a good crystalline large grain polycrystalline or single crystalline semiconductor thin film by the next flash lamp annealing.
  • flash lamp annealing is performed in a reduced-pressure hydrogen or reduced-pressure hydrogen-based gas atmosphere or in a vacuum.
  • the atmosphere is hydrogen or a mixed gas of hydrogen and an inert gas (argon, helium, krypton, xenon, neon, radon), and has a gas pressure of 1.3 Pa or more and an atmospheric pressure. Less than, preferably 1
  • the degree of vacuum is less than atmospheric pressure at 1. 33 P a or more, preferably 1 3. 3 P a ⁇ ; a 1. 3 3 X 1 0 4 P a.
  • an insulating protective film silicon oxide film or silicon nitride film, silicon oxynitride film, silicon oxide silicon nitride film, silicon oxide / silicon nitride silicon oxide film, etc.
  • the atmosphere gas at this time is hydrogen gas or a mixture gas of hydrogen and inert gas (He, Ne, Ar, etc.)
  • the gas pressure should be 1.33 Pa or more and less than atmospheric pressure, preferably Is preferably from 133 Pa to 4 X 104 Pa, because the above-mentioned action and effect can be surely obtained by the movement of hydrogen molecules having a high specific heat.
  • the substrate during the flash lamp annealing, it is preferable to heat the substrate to a temperature lower than its strain point by resistance heating, infrared lamp, or the like.
  • a heat-resistant resin substrate such as polyimide or a low-strain-point glass substrate such as borosilicate glass or alumina silicate glass
  • the temperature is 200 to 500 ° C, preferably 300 to 400 ° C.
  • the temperature is preferably from 200 to 800 ° C, and more preferably from 300 to 600 ° C.
  • Methods of flash lamp annealing include: (1) batch flash irradiation, which irradiates a large area at least once, (2) scanning irradiation, which scans the same area at least once while irradiating the same area, (3) or flash irradiation light There is a step of flash irradiation at least once while the substrate is relatively step-feeded and / or repeated-fed, and / or a repeat irradiation. Specifically, it is as follows. If necessary, overlapping scanning may be performed, and the same area may be irradiated with the flash once or repeatedly as necessary.
  • a substrate having a large area of 1000 mm x 100 mm is irradiated with flash once or repeatedly as necessary.
  • the substrate is fixed, and the flash irradiation light condensed and shaped into, for example, a square shape of 200 ⁇ 200 mm is scanned by a galvanometer scanner, and the same area is irradiated with the flash once or repeatedly as necessary.
  • the position of the flash irradiation light condensed and shaped into a square shape of 200 x 200 mm is fixed, the substrate is moved with high precision XY, and the same area is irradiated once or repeatedly as necessary.
  • the flash lamp can be made to flash and emit light repeatedly.
  • a xenon lamp, a xenon-mercury lamp, a xenon-krypton lamp, a krypton lamp, a krypdon-mercury lamp, a xenon-krypton-mercury lamp, and a metal halide lamp are suitable.
  • the wavelength of the irradiation light from the flash lamp so that it shows an emission spectrum at least in the ultraviolet wavelength region (if necessary, a color containing a heat ray absorbing material such as copper powder, iron powder, and phosphoric acid).
  • a color containing a heat ray absorbing material such as copper powder, iron powder, and phosphoric acid.
  • It also includes a flash-type discharge mechanism and a light source lamp such as ultraviolet light, which can adjust the peak value and time width of the discharge current flowing through the flash lamp at the time of flash lamp assembly, and the repetition rate of the lamp emission as appropriate.
  • a light-emitting device can be used.
  • the capacitor when the same shape of lamp is used in the light emission spectrum of a xenon flash lamp as shown in Fig. 8, if the capacitor is discharged with a higher charging voltage, the peak of the discharge current waveform at the time of discharging As a result, the spectral intensity in the ultraviolet wavelength region below the wavelength of 400 nm relatively increases. If the charging voltage of the capacitor is constant, As the conductance decreases, the 1/3 pulse width decreases, the peak value of the discharge current waveform increases, and as a result, the spectral intensity in the ultraviolet wavelength region below a wavelength of 400 nm relatively increases.
  • the flash time pulse width
  • peak value peak value
  • the longer the one-to-three pulse width the better.
  • the 13 pulse width be changed as needed depending on the method of manufacturing the lower crystalline semiconductor thin film, the thickness, the irradiated area, the shape, and the like.
  • the flash lamp light source device used in the present invention may have at least one of the following constitutions (1) to (4).
  • a reflecting member is provided in a housing of a ground potential containing a lamp, and if necessary, fine irregularities are formed on the surface of the reflecting member ( specifically, a circulating refrigerant (pure water, etc.)
  • a reciprocating member (aluminum plate, etc.) is mounted inside a metal envelope with a ground potential cooled by), and the surface of this reflecting member is provided with fine irregularities (blasting, etching, etc.).
  • the illuminance of the reflected light may be made uniform by irregular reflection.
  • the lamp and the reflecting member are housed in a light-blocking housing, and if necessary, the flash irradiation light is guided through a heat-ray-absorbing or heat-ray-blocking transparent member.
  • the color filter glass containing the flash lamp and the reflection member etc. is housed in a light-shielding metal envelope, and contains a heat ray absorbing material such as copper powder, iron powder, and phosphoric acid as necessary.
  • Heat absorbing glass or an infrared reflective film such as an ITO film
  • a heat-shielding or heat-reducing filter that blocks or reduces at least infrared light such as a cold mirror / cold filter or a combination of both (for example, a heat-absorption filter and a filter coated with an infrared reflective film). The light is efficiently projected in a predetermined direction through the light source.
  • the lamp and the reflecting member are housed in the housing, and the reflected and condensed flash irradiation light and the forward flash irradiation light are guided through the condenser lens or light shaper.
  • a concave condensing and reflecting member cooled by a circulating refrigerant such as pure water
  • a circulating refrigerant such as pure water
  • a reflective member cooled with a circulating refrigerant such as pure water
  • a circulating refrigerant such as pure water
  • the forward flash irradiation light is shaped by a light shaper (such as a light homogenizer) to improve illuminance uniformity.
  • the light may be emitted in a predetermined direction via the heat ray reduction filter or the heat ray cutoff filter as necessary.
  • the light shaping device (such as a light homogenizer) may be coated with a heat ray reflective film.
  • the reflective member and the housing shall be cooled by a circulating refrigerant such as pure water.
  • a circulating refrigerant such as pure water.
  • the flash lamp is formed as a parallel-plate type arc tube, and a pair or a plurality of pairs of opposing electrodes are arranged in the arc tube, and between the opposing electrodes, on the outer wall of the arc tube. It is preferable that at least one pair of the trigger electrode thin film patterns or the trigger electrode assemblies is provided as the counter electrode.
  • a plurality of pairs of opposing electrodes may be arranged in a straight tube type arc tube, and a trigger electrode assembly or a trigger electrode thin film pattern may be provided on the outer wall of the arc tube between these opposing electrodes.
  • the lighting method of flash lamps is that the xenon gas enclosed in the lamp is electrically insulating, so it is insulated in advance on the lamp inner wall by a trigger voltage generated by a special high-voltage generation circuit. Is destroyed, creating a streamer through which current flows. The charge in the main discharge capacitor that has been charged and stored in advance by the DC current is discharged along this path, and the lamp is turned on.
  • lamp lighting modes When lighting repeatedly, a small preliminary current is always supplied to keep the electrical conductor in order to facilitate lighting, so that main discharge can be easily performed.
  • immer method In which a high voltage is applied each time the lamp is turned on and there is no pre-current, and the gas is broken down and the lamp is turned on (trigger method). It has a flash-type discharge mechanism (a DC power supply, a capacitor for charge storage, a coil for controlling the current waveform at the time of discharge, a flash lamp, etc.).
  • any method can be applied.
  • the trigger type in the conventional flash lamp structure, for example, both ends of a straight tube type arc tube made of quartz glass having a diameter of 10 mm and a length of 150 mm are used. A pair of electrodes are disposed opposite each other in the vicinity, and a trigger electrode assembly is disposed on the outer wall of the arc tube.
  • a trigger electrode assembly is disposed on the outer wall of the arc tube.
  • 150 ⁇ 50 ⁇ 100 X One or more pairs of electrodes are arranged opposite to each other near both ends of a parallel-plate type arc tube with a height of 10 mm, and a trigger electrode thin film pattern or a three-dimensional trigger electrode assembly is arranged on the outer wall of the arc tube. Is also good.
  • the surface of the tube (inside and / or outside) may be finely textured (blasted, etched, etc.) to achieve uniform illuminance of the flash irradiation light. It is desirable to provide the same distance between the cathode and anode and the trigger metal line or the trigger electrode pattern.
  • Such a parallel-plate type (cuboid) arc tube is, for example, a parallel plate-type arc tube having a length of 150 ⁇ width 100 ⁇ height 10 mm, and a pair or a plurality of pairs of electrodes are arranged to face each other near both ends. Since the trigger electrode assembly or the trigger electrode thin film pattern is provided on the outer wall of the flashlight, the flash irradiation area can be increased and the illuminance of the irradiation light can be made uniform.
  • the surface of the arc tube (inside or outside or both sides) is subjected to fine irregularities (blasting, etching) to provide flash irradiation light. Illumination uniformity is improved.
  • the lamp shape may be U-shaped, spiral-shaped (mosquito coil), spiral-shaped and concentric.
  • a flash lamp in which a transparent conductive film is provided on the outer wall of the bulb, a helical metal wire having a panel property is provided thereon, one end of the metal is made free, and the other end is fixed to the film with conductive paint.
  • a transparent conductive film is provided on the outer wall of the bulb, a helical metal wire having a panel property is provided thereon, one end of the metal is made free, and the other end is fixed to the film with conductive paint.
  • a parallel-plate type arc tube with a height of 150 mm and a width of 100 mm and a height of 10 mm has an irradiation area of 10 lines of a straight tube type arc tube with a length of 150 mm and a diameter of 10 mm.
  • the flash irradiation can be performed with low power consumption as a whole, so that it is efficient, inexpensive, requires less frequent replacement, and reduces costs.
  • a transparent conductive film or a metal film is patterned on the side opposite to the light emitting surface of the parallel-plate type arc tube, and trigger electrode wires are provided in parallel, so that a plurality of pairs of electrodes are provided. Since discharge variation is reduced, stable light emission and long life can be achieved.
  • a cooled reflective member is provided behind the arc tube, the temperature of the reflective member will not be high during use, so the function of the reflective member will not be degraded, the operation of the lamp will be stabilized, and extra gas will be released to surround the lamp. Since the atmosphere inside the chamber is not deteriorated, stable light emission and long life can be achieved.
  • a plurality of lamps used for the flash lamp annealing are used, and these lamps are arranged side by side in a plane, and a plurality of lamps are connected in series to each other and connected to respective power sources, or a power source is provided for each lamp. Either provided, or all lamps can be connected in series and connected to a common power supply, and multiple lamps can be fired simultaneously by triggering in synchronization.
  • the flash lamp is housed in a vacuum vessel, and the reflecting member is attached to the vacuum vessel via a vibration absorbing material.
  • an insulating protective film such as a silicon oxide film, a silicon nitride film, a silicon oxynitride film, a silicon oxide silicon nitride film, or a silicon oxide silicon nitride / silicon oxide film is formed on the lower crystalline semiconductor thin film. It is preferable that the flash lamp annealing is performed in this state.
  • the lower crystalline semiconductor thin film formed on the base is coated with a protective insulating film and the flash lamp annealing is performed by flash irradiation of the lower crystalline semiconductor thin film
  • the flash lamp annealing is performed by flash irradiation of the lower crystalline semiconductor thin film
  • the lower crystalline semiconductor thin film or the lower crystalline semiconductor thin film coated with the protective insulating film is formed into an island having a desired area and shape, in atmospheric pressure nitrogen or in air.
  • the flash irradiation is preferably performed, and the flash irradiation is performed in a reduced-pressure hydrogen gas, a reduced-pressure hydrogen-containing gas, or a vacuum (these may be the same under other flash irradiation conditions).
  • the flash lamp annealing is preferably performed in a state where the crystalline semiconductor thin film is patterned into a desired area and shape to form an island.
  • the flash lamp annealing is preferably performed under the action of a magnetic field and / or an electric field.
  • the dehydrogenation and crystallinity of the lower crystalline semiconductor thin film during annealing Uniformity, reduction of film and substrate stress, improvement of irradiation energy efficiency, improvement of throughput, etc.
  • the lower crystalline semiconductor thin film may be subjected to a heat treatment for dehydrogenation (for example, 420 to 450 for 30 minutes).
  • flash lamp annealing can be.
  • these regions are subjected to this flash lamp annealing, resulting in recrystallization and recrystallization.
  • Activation of n-type or p-type impurities can be performed.
  • the above-described region is formed in a desired area and When flash lamp annealing is performed after patterning (islanding), substrate damage (cracks, cracks, etc.) due to temperature rise can be prevented, and film cracking due to a sharp temperature rise can be prevented.
  • the present invention relates to a silicon semiconductor device, a silicon semiconductor integrated circuit device, a silicon-germanium semiconductor device, a silicon-germanium semiconductor integrated circuit device, a group III-V and II-VI compound semiconductor device, a group III-V and a group II Group VI compound semiconductor integrated circuit device, silicon carbide semiconductor device, silicon carbide semiconductor integrated circuit device, polycrystalline or single crystalline diamond semiconductor device, polycrystalline or single crystalline diamond semiconductor integrated circuit device, liquid crystal display device, Organic or inorganic electroluminescence (EL) display device, field emission display (FED) device, light emitting polymer display device, light emitting diode display device, CCD area linear sensor device, CMOS or MS sensor device, solar cell device It is suitable for forming a thin film for use, for example.
  • EL Organic or inorganic electroluminescence
  • FED field emission display
  • light emitting polymer display device light emitting diode display device
  • CCD area linear sensor device CCD area linear sensor device
  • CMOS or MS sensor device solar cell device
  • a bottom gate type, dual gate type, or back gate type MOS TFT is formed, and an integrated electro-optical display device such as a peripheral driving circuit, a video signal processing circuit, and a memory circuit using the MOS TFT, for example, a liquid crystal display.
  • Display devices, organic EL display devices, FED display devices, etc. can be obtained.
  • the channel, source and drain regions of the MSTFT constituting at least one of these circuits are increased. It may be formed of a crystalline or single-crystal semiconductor thin film, or may be an integrated structure such as a peripheral driving circuit, a video signal processing circuit, and a memory circuit.
  • an EL element structure having a cathode or an anode connected to the drain or the source of the M-STFT, respectively, below the organic or inorganic electroluminescent layer (EL layer) for each color is preferable.
  • the negative electrode also covers the active elements such as the M-STFT and the diode
  • the light-emitting area increases in the structure in which the anode is located above, and the light-emitting light is generated by the light-blocking action of the cathode. It is possible to prevent a leak current from being generated by entering the active element.
  • the cathode or anode is applied to the entire surface of each layer of the organic or inorganic EL layers for each color and between the layers, the entire surface is covered with the cathode or anode, so that the organic or inorganic EL layer is sensitive to moisture.
  • the present invention When the present invention is applied to a field emission display (FED) device, its emission (field emission output source) is connected to the drain of the MOSTFT via the polycrystalline or monocrystalline semiconductor thin film. Formed on the surface of an n-type polycrystalline semiconductor film or a polycrystalline diamond film grown on a polycrystalline or monocrystalline semiconductor thin film, or a carbon thin film containing or not containing nitrogen, or a carbon thin film containing or not containing nitrogen It is better to form it with a large number of fine projection structures (for example, carbon nanotubes).
  • a metal shielding film having a ground potential is formed on the active element such as the MOS TFT or the diode via an insulating film (this is formed by the same process using the same material as the gate lead-out electrode of the FED, thereby simplifying the process, etc.).
  • the gas in the hermetic container is positively ionized by electrons emitted from the emitter and charged up on the insulating layer, and the positive charges are transferred to the active element under the insulating layer. Unnecessary inversion layers can be formed in this way, and runaway of the emitter current caused by excess current flowing through this inversion layer can be prevented.
  • the phosphor emits light due to the collision of the electrons emitted from the emitter, the light also prevents the generation of electrons and holes in the gate channel of the M-STFT, thereby preventing a leakage current.
  • the present invention also provides a first step of forming a lower crystalline semiconductor thin film containing or not containing at least one group IV element such as tin on a substrate, and heating the substrate to a temperature below its strain point. Melting or semi-melting by flash lamp annealing in an auxiliary heating state (Asist-baking) in which the substrate is heated to a temperature below its strain point, and a second step of performing a pre-baking process (Pre-baking). Or a third step of promoting crystallization of the lower crystalline semiconductor thin film by heating and cooling in a non-molten state, and until the crystallized semiconductor thin film is cooled to at least a temperature below the strain point of the base. It also provides a method of forming a semiconductor thin film and a method of manufacturing a semiconductor device, including a fourth step of post-heating (post-baking).
  • post-baking post-heating
  • Pre-baking > When flash lamp annealing is performed while containing gas (oxygen, nitrogen, carbon dioxide, etc.) adsorbed on the low-crystalline semiconductor thin film, moisture, and gas at the time of film formation (eg, hydrogen gas in plasma CVD film formation), rapid Stress failures due to elevated temperatures of the film and the substrate, such as film peeling, film cracks, and substrate damage (glass crystallization, etc.) due to the explosion and explosion of hydrogen gas, etc. Eliminate the cause of failure.
  • gas oxygen, nitrogen, carbon dioxide, etc.
  • the preheating treatment is performed at a temperature not lower than room temperature and not higher than the strain point of the substrate, for example, at a temperature of 300 ° C. to 500 ° C. by a heating means such as a resistance heater or a halogen lamp. It is desirable to optimize the film thickness and film quality by the conductive semiconductor thin film deposition conditions (vapor phase growth, sputtering, vapor deposition, etc.) and the material and size of the substrate, for example, for 5 to 20 minutes.
  • a separate heating device may be used in advance to perform the heat treatment at the dehydrogenation treatment temperature (about 420 ° C) in the amorphous silicon thin film by plasma CVD. Needless to say, the preliminary heat treatment in the apparatus is necessary.
  • the auxiliary heating state is set to a temperature equal to or higher than normal temperature and equal to or lower than the strain point of the substrate, for example, 300 ° C. to 500 ° C .; It is desirable to optimize the film thickness and film quality by body thin film deposition conditions (vapor phase growth, sputtering, vapor deposition, etc.) and the material and size of the substrate.
  • Post-heating holding state (post-baking; P ost-bak i ng)>
  • the lower crystalline semiconductor thin film is crystallized by heating and cooling in a molten or semi-molten or non-molten state. Slow cooling at this time can improve crystallinity and TFT characteristics by increasing the crystal grain size and reducing film stress.
  • the substrate and the crystallized semiconductor thin film should be cooled to at least the preheating temperature or the auxiliary heating temperature after flash lamp installation, for example, for 1 to 10 minutes. It is desirable to keep it.
  • the preheating temperature, the auxiliary heating temperature, and the post-heating holding temperature are set to the same temperature, for example, the dehydrogenation processing temperature (about 420 ° C) in the amorphous silicon thin film by plasma CVD. It is also possible to perform a series of operations by setting, preheating for the predetermined time, performing flash lamp annealing after the predetermined time, and taking out the substrate after heating and holding for a predetermined time, for example, after 1 to 10 minutes.
  • Strain point glass substrate borosilicate glass, aluminosilicate glass, tempered glass, etc.
  • high strain point glass substrate synthetic quartz glass, fused silica glass, crystallized glass, etc.
  • heat resistant resin substrate polyimide, etc.
  • the irradiation time (13 pulses) of flash lamp annealing in the appropriate pre-heating treatment (Pre-baking), the auxiliary heating state (Asist-baking), and the post-heating holding (Post-baking) of the substrate is also appropriate.
  • the width is 0.1 sec or more, and preferably 0.5 to 3 ms ec. That is, in flash lamp annealing for crystallization, it is desirable to set flash irradiation conditions in accordance with the heat resistance of the substrate and the desired electron Z hole mobility (including the crystal grain size).
  • the irradiation time is set as long as possible, for example, 1.5 to 3 ms ec, the molten silicon is gradually cooled and the crystal grain size becomes large.
  • a crystalline silicon thin film having a high electron Z hole mobility can be obtained.
  • the invention further also provides a method or apparatus described below (a) ⁇ (r).
  • the crystallization level of the lower crystalline semiconductor thin film during flash lamp annealing is proportional to the film thickness and the area to be irradiated.
  • the larger the film thickness and the larger the area the larger the absorption of the flash irradiation light energy, so that crystallization is promoted.
  • the pixel display area and the surrounding area must be formed by the general-purpose lithography and etching simultaneously with the same film thickness. It is necessary to equalize the irradiated area and shape of the target lower crystalline semiconductor thin film in the circuit section.
  • the TFT regions in the pixel display section and the peripheral circuit section have the same area, and the respective areas of the diodes, resistors, and the like in the peripheral circuit have the same area. Further, after this flash lamp annealing, it is desirable to pattern each crystallized region into an arbitrary area and shape of a TFT, a diode and a resistor.
  • (b) Contains or does not contain at least one kind of Group IV element such as tin in each active element and passive element area of the peripheral circuit section than the active element and passive element area of the pixel display section
  • Pre-baking auxiliary heating
  • Post-baking post-heating
  • a TFT for pixel display due to leak light of strong incident light.
  • each TFT, diode, and resistor area in the peripheral circuit area are larger than those in the TFT area of the pixel display area, and then flash lamp annealing is performed.
  • Each TFT, diode, and lower crystalline semiconductor thin film in the resistance region are converted into a high mobility polycrystalline silicon film or single crystalline silicon film, and the lower crystalline semiconductor thin film in the pixel display section is formed as a low mobility amorphous silicon film or It is desirable to form a microcrystalline silicon film.
  • a stepped concave portion having a predetermined shape and dimensions is formed in a predetermined element formation region of the base, or the oxidized insulating film 11, the nitrided insulating film 11, and the oxidized insulating film 2 are formed on the base.
  • a stepped concave portion having a predetermined shape and dimensions is formed in a predetermined region where a device is to be formed of the nitride insulating film 2 of the present invention, and whether the substrate including the concave portion contains at least one of Group IV elements such as tin or the like.
  • a low-crystalline semiconductor thin film not containing, and an insulating film for reducing light reflection and protecting if necessary, are laminated, and an appropriate pre-heating treatment (Pre-baking) of the substrate and an auxiliary heating state (Asist-bakin) are performed. g) and by flash lamp annealing in post-heating baking, the bottom corner of the step is used as a seed to form a graphepitaxial.
  • a single-crystal semiconductor thin film is formed at least in the recess at a length, and the surface of the single-crystal semiconductor thin film is subjected to CMP (Chemical Mechanical Polishing) or selective etching, etc. to form an island-shaped single crystal having a predetermined thickness and area.
  • SCS OS Single Crystal Semiconductor (Si 1 icon; On Substrate substrate, e.g. SCS ⁇ G (Single Crystal Semiconductor
  • Silicon A method of manufacturing a semiconductor substrate or a semiconductor device for manufacturing a substrate.
  • a laminated film of an oxidizing insulating film 1-1, a nitriding insulating film 1-1, and an oxidizing insulating film 1-2 on a substrate for example, S i 0 2 — 1 / S i N-1 / S i ⁇ 2 -2
  • a material layer for example, crystalline sapphire thin film
  • a low-crystalline semiconductor thin film containing or not containing at least one of the group IV elements, and, if necessary, a light-reflection-reducing and protective insulating film.
  • An SCS OS substrate such as an SC SOG substrate, on which a monocrystalline semiconductor thin film of a predetermined thickness is formed by a high-temperature thermal oxidation, low-temperature high-pressure annealing, CVD, etc. A method of manufacturing a semiconductor substrate or a semiconductor device to be manufactured.
  • the surface of the formed insulating film for reducing and protecting light reflection and the single crystal semiconductor thin film are subjected to CMP or selective etching to obtain a single film having a desired film thickness and area.
  • An SCS OS having a crystalline silicon thin film for example, an SCS OG substrate can be prepared.
  • a gate insulating film or a protective film is formed by high-temperature thermal oxidation, low-temperature high-pressure annealing, CVD, etc.
  • LSI Large Scale Integration
  • Bi CMOS LSI, Bipolar LSI, etc. can be manufactured.
  • a nitride insulating film silicon nitride film, silicon oxynitride film, etc.
  • an oxidizing insulating film such as a silicon oxide film
  • low strain point glass substrates borosilicate glass, aluminosilicate glass, tempered glass, etc.
  • high strain point glass substrates synthetic quartz glass, fused silica glass, crystallized glass, etc.
  • Heat-resistant resin substrates polyimide, etc.
  • metal substrates iron, copper, aluminum, alloys such as stainless steel, etc.
  • ceramic substrates refractory metals (titanium, tantalum, molybdenum, tungsten, alloys of them, for example, molybdenum-tantalum) alloy, etc.), or Z and metal silicide (WS i 2, Mo S i 2, T i S i 2, T a S i 2, C o S i, P d 2 S i, P t 2 S i, C r S i 2 , NiSi, RhSi, etc.)
  • Examples include a metal substrate coated with a film, a low strain point glass substrate, a heat resistant resin substrate or a ceramic substrate,
  • n-type and / or p-type impurity regions e.g., source / drain, source / gate channel / drain, etc.
  • a single-crystal semiconductor thin film that activates impurity ions by heat treatment Pre-baking
  • auxiliary heating As-st-baking
  • flash lamp annealing in post-heating
  • n-type or no- and p-type impurity regions eg, source Z drain, source / gate channel / drain, etc.
  • infrared reduction or infrared cutoff filter use at least an infrared reduction or infrared cutoff filter to provide a suitable pre-baking treatment of the substrate.
  • the junction depth at the source and drain of the M ⁇ S transistor will be as shallow as 10 to 15 nm.
  • the irradiation time is as long as several seconds, so that n-type and / or p-type impurities thermally diffuse and form shallow junctions. It is difficult to do so, and a junction depth of 20 nm has been the technical limit.
  • the irradiation time of the flash lamp array of the present invention is, for example, on the order of several milliseconds of 1 to 5 ms ec. It is possible to activate ions by heating in the non-molten state, and to overcome the limitation, and realize ultra-shallow junctions with a depth of 20 nm or less.
  • the flash irradiation light of this xenon lamp is a light emission spectrum having a strong peak at a wavelength of 800 to 1,000 nm in the infrared region, so that the heating temperature of the silicon layer due to the strong light absorption with large dispersion in this region is uneven.
  • the ion activation and the thermal diffusion level of the n-type and / or p-type implanted impurities are also likely to vary, and it is relatively difficult to form a shallow junction uniformly and with good reproducibility.
  • the flash lamp annealing of the non-melting state of the substrate in an appropriate pre-baking process, an auxiliary heating state (As-st-baking), and a post-heating holding state (Post-baking) is performed.
  • use at least an infrared reduction or infrared blocking filter to reduce or enhance the strong emission peak region of 800-1 000 nm wavelength, which is a stable flash emission region of ultraviolet, or ultraviolet and visible light By controlling the heating of the silicon layer by irradiation, etc., it is possible to realize ion activation by controlling the thermal diffusion level of n-type and p-type implanted impurities, and to form ultra-shallow junctions. Become.
  • the preheating (Pre-baking), auxiliary heating (As-is-baking), and post-heating (Post-baking) conditions can be arbitrarily selected depending on the material of the substrate. C is preferred.
  • the SOI substrate is manufactured by the SI MOX method (a method of implanting oxygen ions into a single-crystal silicon substrate and annealing it at a temperature close to the melting point of 1300 to 1400 ° C to manufacture an SOI substrate), Lamination method (a method for fabricating an S0I substrate by single-side polishing of a thermally oxidized single-crystal silicon substrate) SMART CUT method (hydrogen ion implantation into one of the thermally oxidized single-crystal silicon substrates and bonding) A method of fabricating an S0I substrate by stripping off only the single-crystal silicon layer implanted with hydrogen ions after thermal oxidation, and ELTRA N method (Epitaxial silicon growth and thermal oxidation on a porous silicon substrate. Bonding to a support substrate and thermal oxidation to separate the wafers, and a SOI substrate by selective etching and hydrogen annealing) etc.
  • SI MOX method a method of implanting oxygen ions into a single-c
  • UV lasers eg excimer lasers, near-harmonic (UV) and / or far-ultraviolet (DUV) lasers with optical harmonic modulation with nonlinear optical effects
  • visible lasers near-infrared and Z or far-infrared Laser, etc.
  • UV lasers eg excimer lasers, near-harmonic (UV) and / or far-ultraviolet (DUV) lasers with optical harmonic modulation with nonlinear optical effects
  • visible lasers near-infrared and Z or far-infrared Laser, etc.
  • Type impurity region eg excimer lasers, near-harmonic (UV) and / or far-ultraviolet (DUV) lasers with optical harmonic modulation with nonlinear optical effects
  • Ion implantation or ion doping of a polycrystalline or monocrystalline semiconductor thin film crystallized by condensing lamp annealing on a substrate is n-type or Form Z and p-type impurity regions (eg, source / drain, source / gate channel Z drain, etc.) and use at least an infrared reduction or infrared cutoff filter to assist in proper pre-baking of the substrate.
  • Polycrystalline or monocrystalline semiconductor thin film, or polycrystalline or monocrystalline, which activates impurity ions by flash lamp annealing in heated state (Asist-baking) and post-heating holding (Post-baking) A method for manufacturing semiconductor devices.
  • (k) a first step of forming a lower crystalline semiconductor thin film containing or not containing at least one group IV element such as tin on the substrate, and heating the substrate to a temperature below its strain point. Melted, semi-molten, or non-molten state by a second step of performing pre-baking and flash lamp annealing in an auxiliary heating state (Asist-baking) in which the substrate is heated to a temperature below its strain point.
  • a third step of crystallizing the lower crystalline semiconductor thin film by heating and cooling, and post-heating the base to a temperature below its strain point.
  • a fourth step of post-baking, and n-type and / or p-type impurity regions by ion implantation or ion doping into the formed polycrystalline or monocrystalline semiconductor thin film. Channel / drain, etc.) and at least using infrared reduction or infrared blocking 'filtration, suitable pre-baking of the substrate (Pre-baking), auxiliary heating (As ist_baking) And a sixth step of activating impurity ions by heating in a non-molten state by flash lamp annealing in post-heating baking (Positive baking).
  • Pre-baking suitable pre-baking of the substrate
  • As ist_baking auxiliary heating
  • a sixth step of activating impurity ions by heating in a non-molten state by flash lamp annealing in post-heating baking (Positive baking).
  • high thermal conductivity and electrical conduction are achieved by absorbing flash irradiation light passing through the insulating film for reducing light reflection and protecting and the lower crystalline semiconductor thin film and heating
  • colored metals chromium, copper, etc.
  • refractory metals titanium, tungsten, molybdenum, tungsten, alloys thereof, such as molybdenum) - tantalum alloys
  • metal silicide WS i 2, Mo S i 2, T i S i 2, T a S i 2, C o S i, P d 2 S i, P t 2 S i, C r S i 2, N i S i, like Rh S i
  • high strain point (heat resistant) glass such as quartz glass or crystallized glass or ceramics is suitable as the material of
  • the insulating film for reducing and protecting light reflection and the low crystalline semiconductor thin film, such as white metal (aluminum, aluminum alloy (1% silicon-containing aluminum alloy). ), Silver, nickel, platinum, etc. ⁇ , white metal / high melting point metal laminated film (aluminum nomolybdenum, etc.), etc. are used as the underlying film, in which case the temperature rise of the substrate is relatively low.
  • white metal aluminum, aluminum alloy (1% silicon-containing aluminum alloy).
  • Silver, nickel, platinum, etc. ⁇ , white metal / high melting point metal laminated film (aluminum nomolybdenum, etc.), etc.
  • low-strain-point glass such as borosilicate glass, aluminosilicate glass, and tempered glass
  • heat-resistant resin such as polyimide, and others
  • high-strain such as quartz glass and crystallized glass (Heat resistance) Glass, ceramics, etc. can also be used.
  • a buffer film is provided to prevent the base film and the lower crystalline semiconductor thin film from reacting by flash lamp annealing, but if the base film is formed of a material that does not react with the molten lower crystalline semiconductor thin film, Alternatively, the buffer film may be omitted.
  • the base film is made of aluminum or a high melting point metal (Mo-Ta alloy, etc.) covered with an insulating film by anodic oxidation, it is not necessary to form a new buffer film.
  • the buffer film includes electrically insulating silicon oxide film, silicon oxynitride film, silicon nitride film, silicon oxide / silicon nitride laminated film, silicon nitride / silicon oxide laminated film, silicon oxide Z silicon nitride silicon / silicon oxide laminated A film or the like is used.
  • a silicon nitride film system for example, a silicon oxynitride film, a silicon nitride film, a silicon oxide / silicon nitride laminated film, a silicon nitride Z silicon oxide laminated film, a silicon oxide Z silicon nitride / silicon oxide laminated film, etc. .
  • the lower crystalline silicon thin film on the underlying film during flash irradiation melts due to the heating of the film itself due to the absorption of irradiation light and the heating and heat storage effects of the underlying film, and the molten silicon flows out and the underlying film It is difficult to form a polycrystalline or monocrystalline silicon thin film on the top. Therefore, it is preferable to form a polycrystalline or monocrystalline silicon thin film only on the base film region by preventing the outflow of molten silicon by forming a lower crystalline semiconductor thin film only on the base film region.
  • the underlayer film is patterned so as to have an area equal to or greater than that of the lower crystalline semiconductor thin film containing or not containing at least one kind of Group IV element such as tin, and to have a partly linearly projecting shape.
  • the lower crystalline semiconductor thin film in a molten, semi-molten, or non-molten state in a flash lamp arc is dissipated from the protruding portion of the base film to form a crystal growth nucleus, and the whole is made of an arbitrary crystal. Crystallization in the orientation is preferred.
  • the part protruding linearly dissipates more heat than the other parts and creates a trigger (seed, nucleus) for recrystallization, so that the whole is large-diameter polycrystalline or monocrystalline with any crystal orientation.
  • a semiconductor thin film can be formed.
  • the lower crystalline semiconductor thin film containing or not containing at least one kind of Group IV element such as tin on the underlayer film may have an area equal to or less than that of the underlayer film, and the protruding shape of the underlayer film. Patterned in a shape that slightly protruded into the area, and melted or semi-melted or unmelted in the flash lamp annealing The small projections of the lower crystalline semiconductor in the molten state may be used as crystal growth nuclei. The whole may be crystallized in any crystal orientation.
  • the microprojected portion has larger heat dissipation than the other portions and creates a trigger (seed, nucleus) for recrystallization, so that the whole has a large grain size of any crystal orientation.
  • a semiconductor thin film can be formed.
  • the base film is used at an arbitrary potential (no potential, earth potential, TFT gate potential, etc.) via a linearly protruding portion.
  • the insulating film for reducing light reflection and protecting at the time of flash lamp annealing may be an electrically insulating film that transmits at least ultraviolet rays, or may be used as a gate insulating film.
  • Examples of the electrically insulating film that transmits at least ultraviolet rays include, for example, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, a silicon oxide Z-silicon nitride laminated film, a silicon nitride / silicon oxide laminated film, and a silicon oxide / nitrided film.
  • silicon Z silicon oxide laminated film and the like there are a silicon Z silicon oxide laminated film and the like, and as the gate insulating film, for example, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, a silicon oxide Z silicon nitride nitride film, a silicon nitride Z silicon oxide laminated film, an oxide film Silicon Z Silicon / nitride oxide / silicon oxide laminated film.
  • (m) Contains at least one group IV element such as tin by melting or semi-melting heating and cooling in flash lamp annealing in an oxidizing atmosphere (air, oxygen, ozone, water vapor, NO, N 2 2, etc.)
  • an oxide insulating film such as a silicon oxide film or a silicon oxynitride film
  • At least a group IV element such as tin on a low strain point glass or high strain point glass or heat-resistant resin substrate formed by flash lamp annealing Polycrystalline or single-crystalline semiconductor thin film containing or not containing at least one kind of oxidizable at high pressure and low temperature at a temperature of 0.1 MPa or more and 30 MPa or less and a temperature of normal temperature or more and below the strain point of the substrate.
  • An oxidized insulating film (silicon oxide film, silicon oxynitride film, etc.) is formed in an atmosphere (air, oxygen, ozone, water vapor, NO. N 2 ⁇ , etc.), and this oxidized insulating film is used as a gate insulating film or protective film. Used as a method for manufacturing a semiconductor thin film or semiconductor device.
  • At least one group IV element such as tin is contained on a low strain point glass substrate, a high strain point glass substrate, or a heat resistant resin substrate formed by flash lamp annealing.
  • An oxidized insulating film is formed on a polycrystalline or monocrystalline silicon thin film that does not contain by a subcritical water reaction or a supercritical water reaction, which is one of the following high-pressure low-temperature annealing, and this is formed as a gate insulating film or It is desirable to use it for a protective film in view of the effects described in 1 to ⁇ ⁇ below.
  • Subcritical water reaction Reaction with hot water (subcritical water) that is lower in temperature and pressure than the critical point of water (375 ° C, 22 MPa).
  • This reaction makes it possible to form a high-quality gate insulating film and a high-quality interface, reduces crystal defects in the polycrystalline or single-crystalline silicon thin film, improves the Vih and S values of the TFT, and improves the TFT. t the yield and reliability of is improved
  • quartz glass with a thickness of 8 ′′ ⁇ for TFT and about 800 m thick is used.
  • An e-warp of 100 to 150 m occurs, and the following defects (a) to (e) occur due to the e-warp.
  • room temperature is applied to neutralize the positive charge caused by defects and impurities in the formed insulating film, and bring the negative flat band voltage closer to 0 V to reform the insulating film.
  • a heating step (anneal in steam) is performed in an atmosphere containing water gas at a temperature not higher than the strain point of the substrate and a partial pressure not lower than 13.333 Pa and not higher than the saturated vapor pressure. At this time, for example, a heating time of 10 to 60 minutes is set depending on the material and size of the substrate, the thickness and the film quality of the polycrystalline or single-crystal silicon thin film and the insulating film, and the like.
  • CMOS Complementary MOS
  • the catalytic CVD method used in the present embodiment will be described.
  • a reactive gas composed of a hydrogen-based carrier gas and a raw material gas such as silane gas is brought into contact with a heated catalyst such as tungsten, and the radical deposition species generated by the reaction or its precursor and activated hydrogen ions High energy is given to hydrogen-based active species such as, and a low-crystalline semiconductor thin film such as amorphous silicon-containing microcrystalline silicon is vapor-phase grown on a substrate.
  • This catalyst CVD is carried out using an apparatus as shown in FIGS.
  • a source gas 40 such as a hydrogen-based carrier gas and a silicon hydride (for example, monosilane) (and a doping gas such as B 2 H 6 , PH 3 , and SnH 4 if necessary) are also included.
  • a source gas 40 such as a hydrogen-based carrier gas and a silicon hydride (for example, monosilane) (and a doping gas such as B 2 H 6 , PH 3 , and SnH 4 if necessary) are also included.
  • a source gas 40 such as a hydrogen-based carrier gas and a silicon hydride (for example, monosilane) (and a doping gas such as B 2 H 6 , PH 3 , and SnH 4 if necessary) are also included.
  • a susceptor 45 such as glass for supporting the substrate 1 and a heat-resistant material (preferably a material having a melting point equal to or higher than that of the catalyst body 46) are provided inside the film forming chamber 44.
  • a magnetic seal is provided between the susceptor 45 and the film forming chamber 44, and the film forming chamber 44 follows the previous chamber in which the pre-process is performed. Exhausted through the valve. Then, the substrate 1 is heated by a heating means such as a heating line in the susceptor 45, and the catalyst body 46 is, for example, a resistance wire or below the melting point (especially 800 to 200: in the case of tungsten, approximately Activated by heating to 160-180 ° C). Both terminals of the catalyst body 46 are connected to a DC or AC catalyst power supply 48, and are heated to a predetermined temperature by energization from the power supply.
  • a heating means such as a heating line in the susceptor 45
  • the catalyst body 46 is, for example, a resistance wire or below the melting point (especially 800 to 200: in the case of tungsten, approximately Activated by heating to 160-180 ° C). Both terminals of the catalyst body 46 are connected to a DC or AC catalyst power supply 48, and are heated to a
  • a for example, hydrogen
  • a silicon hydride (for example, monosilane) gas of 1 to 200 SCCM (and as necessary)
  • a suitable amount of doping gas such as B 2 H 6 and PH 3 is also included.
  • a source gas 40 consisting of It is introduced through the supply port 43 of 2 and the gas pressure is 0.133 to 13.3 Pa. For example, 1.33 Pa.
  • the hydrogen-based carrier gas may be any gas such as hydrogen, hydrogen + argon, hydrogen + helium, hydrogen + neon, hydrogen + xenon, hydrogen + krypton, which is a gas obtained by mixing an appropriate amount of an inert gas with hydrogen. (The same shall apply hereinafter).
  • the shutter 47 is opened, and at least a part of the raw material gas 40 is brought into contact with the catalyst body 46 to be catalytically decomposed, by a catalytic decomposition reaction or a thermal decomposition reaction.
  • a group of reactive species such as ions and radicals such as silicon with high energy (ie, deposited species or their precursors and hydrogen-based active species).
  • Microcrystalline silicon containing amorphous silicon is placed on a substrate 1 in which reactive species 50 such as ions and radicals thus generated are held at 200 to 800 ° C. (for example, at 300 to 400 ° C.) with high energy.
  • Vapor-phase growth as a predetermined film such as
  • the substrate temperature can be further lowered, and a large and inexpensive insulating substrate (borosilicate glass) can be obtained.
  • a low strain point glass substrate such as aluminosilicate glass, a heat-resistant resin substrate such as polyimide, etc.
  • the cost can also be reduced in this respect.
  • the operation can be performed under reduced pressure (for example, 0.133 to 1.33 Pa) or under normal pressure, but a simpler and cheaper device is realized with the normal pressure type than with the reduced pressure type. And even with the normal pressure type, a high quality film with better density, uniformity and adhesion can be obtained compared to conventional normal pressure CVD. Also in this case, the normal pressure type has higher throughput, higher productivity and lower cost than the reduced pressure type.
  • the substrate temperature rises due to radiant heat generated by the catalyst body 46.
  • a substrate heating heater or cooling means 51 may be provided as necessary.
  • the catalyst body 46 is formed in a coil shape (a mesh, a single wire, or a perforated plate may be used in addition to the above shape). It is better to increase the area.
  • the substrate 1 is disposed above the shower head 42 on the lower surface of the susceptor 45, the particles generated in the film forming chamber 44 fall and the substrate 1 or It does not adhere to the film on it.
  • FIG. 7 exemplifies an apparatus (flasher) for performing flash lamp annealing.
  • a xenon gas or the like is sealed in a similar inner housing 201 disposed in an outer housing 200 for blocking emitted light (all are purged with N 2 ).
  • Ten flash lamps 203 are used as an ultraviolet radiation source, and a reflection mirror 204 is provided on the back side to increase the irradiation intensity.
  • the light 21 1 to be irradiated by a condensing / shaping mechanism including a lens, a mirror, and the like.
  • 0 is linear ⁇ e.g.
  • Substrate 1 is preheated to below its strain point by heater 209 in susceptor 208.
  • Reflection member reflection mirror, etc.
  • a fine unevenness may be provided on the surface of 204 to make the illuminance of reflected light uniform by irregular reflection.
  • a color filter glass (heat ray absorption filter) containing a heat ray absorber such as copper powder, iron powder, and phosphoric acid, or an infrared ray reflection such as an ITO film is provided between the lamp 203 and the insulating substrate 1.
  • a heat ray absorber such as copper powder, iron powder, and phosphoric acid
  • an infrared ray reflection such as an ITO film
  • Cold mirror coated with a film-Z-cold filter, or a combination of both filters for example, a heat-ray absorbing filter with an infrared-reflective coating on the filter, etc., to reduce or reduce at least infrared rays Or heat ray cutoff filter 20
  • the back of the housing 201 keeps the reflection function of the reflector 204 and stabilizes the light emission of the lamp 205 so that the temperature does not rise more than necessary by, for example, a water cooling pipe 207 through which circulating refrigerant passes. May be planned.
  • gas such as xenon encapsulated in the lamp instantaneously causes dielectric breakdown, which is triggered.
  • the electric energy stored in the capacitor is released into the lamp in a very short time (sec to msec), at which time a flash of intense arc discharge is emitted. This flash is absorbed by the lower crystalline silicon thin film, converted to heat and melted.
  • the light 210 emitted from the lamp 205 has, for example, the spectral distribution shown in FIG. Line region, about 400 nm or less).
  • the irradiation light 210 may be subjected to a spectrum control by a method described later, for example, by cutting a long-wavelength component. However, if the irradiation light 210 contains a certain long-wavelength component, this is gradually reduced by heating the substrate 1. Contributing to large particle size by cooling ⁇ ⁇ >
  • FIGS. 25 and 26 are SEM (scanning electron microscope) photographs of a polycrystalline silicon thin film formed by a flash lamp array according to the present invention. It can be seen that polycrystalline silicon grains having a grain size exist. This will be described in detail later.
  • the reflecting mirror 204 has, for example, a concave (A) and a flat (B) evening as shown in FIG. 9, but the former performs a strip-shaped flash irradiation via the condenser lens 211 (improvement of illuminance).
  • the latter is suitable for flash irradiation (improving uniformity) of a large-area square or rectangular shape via an optical shaper (optical homogenizer) 212.
  • the light may be projected in a predetermined direction via the above-mentioned heat ray reduction or cutoff filter as necessary.
  • the light shaper optical homogenizer, etc.
  • a shielding plate for preventing light leakage in the horizontal direction should be used to reduce crystallization variations due to crosstalk of flash irradiation light to the adjacent area. It is preferable to set the distance between the base and the lamp house (housing) or the radiation surface of the vacuum vessel as small as possible (for example, 10 mm or less).
  • the flash lamp annealing conditions depend on the lower crystalline silicon film thickness, the heat resistance temperature of the glass substrate, and the obtained crystal grain size (carrier mobility). , Optimization may be determined as appropriate.
  • the glass substrate 1 must have a strain point below the glass substrate 1 in order to make the crystallized film uniform by stabilizing and stabilizing the substrate temperature, to reduce the crystallized film and substrate stress, and to reduce the lamp irradiation power. It is preferable to heat the glass substrate 1 at a normal temperature to 500 ° C., preferably 300 to 400 ° C. with a heater 209 or an infrared lamp (halogen lamp).
  • the ultraviolet light source lamp 203 that can be used in the present invention is preferably one that can emit light in a flash manner and repeatedly.
  • a xenon lamp, a xenon-mercury lamp, a xenon-krypton lamp, a krypton lamp, and a krypton lamp Various lamps such as a mercury lamp, a xenon-krypton-mercury lamp, and a metal halide lamp can be used.
  • a flash-type discharge mechanism for flashing a lamp as shown in FIG.
  • the discharge lamp is formed by the inductance of the wiring between the lamp power supply 214 and the lamp 203, the internal inductance of the capacitor C, and the inductance L formed by the inductance for adjusting the pulse width.
  • a circuit is configured.
  • the flash time pulse width
  • peak value peak value
  • frequency of lamp emission during flash lamp annealing are appropriately controlled.
  • the longer the one-to-three pulse width the better, for example, 1 ms or more, preferably 1.5 ms or more. Is desirable.
  • the 1/3 pulse width is changed as needed depending on the method of manufacturing the lower crystalline semiconductor thin film, the thickness thereof, and the like.
  • the connection method of the lamp is, for example,
  • the lamps 203 connected in series are connected to one lamp power supply 214, and each lamp emits light simultaneously. Any of these may be used.
  • the efficiency is improved by synchronizing the plurality of lamps to emit light.
  • a trigger circuit (not shown) for firing the lamps, so that multiple lamps fire simultaneously.
  • a high-voltage pulse of, for example, more than 10 kV is applied through the trigger electrode by the trigger circuit, a thin streamer is formed along the trigger electrode in the xenon gas in the arc tube, causing partial breakdown.
  • the main discharge grows along this part (there is no trigger electrode in the simmer-type lighting described above).
  • a pair of electrodes 2 16, 2 17 are placed near both ends of a straight tube type arc tube 2 15 mm in diameter and 15 Omm in length.
  • the trigger electrode assembly such as a trigger wire 218 is wound around the outer wall of the arc tube.
  • FIG. 13 (2) for example, near the both ends of a parallel plate type arc tube 2 19 having a length of 150.times.100.times.
  • a pair or a plurality of pairs of electrodes 2 16, 2 17 are opposed to each other, and a trigger electrode thin film pattern (or a transparent conductive film (ITO (Indium Tin Oxide), ZnO, etc.)) is formed on the outer wall of the arc tube.
  • Trigger electrode assembly 220 may be provided. At this time, the illuminance of the flash irradiation light may be made uniform by performing fine unevenness processing (blasting, etching, etc.) on the arc tube wall (inside, outside, or both sides).
  • Such a parallel plate type (cuboid) arc tube 219 is composed of, for example, a pair or a plurality of pairs of electrodes 2 16 and 2 near both ends of a parallel plate type arc tube having a length of 150 ⁇ width 100 and a height of 1 Omm. 17 is arranged opposite to the outer surface of the arc tube, and a trigger electrode assembly is formed on the outer wall of the arc tube (or a trigger electrode thin film pattern). The illuminance of the irradiation light can be made uniform.
  • each electrode 2 16 and 2 17 can be operated simultaneously or individually.For example, even if there is a broken part, the other electrodes can be operated normally to maintain the discharge strength, life, and cost. Is advantageous.
  • the illuminance of the flash irradiation light can be made uniform by finely embossing (plasting, etching, etc.) the arc tube wall (inside or outside or both). improves. Addition of fine irregularities on the outer wall of the arc tube improves the uniformity of the illuminance of the flash irradiation light, improves the adhesion of the transparent conductive film, and improves the adhesion of the helical metal wire with the panel. Therefore, stable light emission and long life can be achieved.
  • a parallel plate type arc tube 220 with a length of 150 x width 100 and a height of 10 mm is equivalent to a plurality of straight tube type arc tubes of length 150 mm x diameter 10 mm (for example, Despite the irradiation area of (10 lines), flash irradiation of the same level or more can be performed with low power consumption as a whole, resulting in high efficiency, low cost, low replacement frequency, and cost reduction.
  • a transparent electrode coating or a metal coating is patterned on the opposite side of the light emitting surface of the parallel plate type arc tube to provide a trigger one electrode wire in parallel, so that the discharge variation between a plurality of pairs of electrodes can be reduced. Because of this, stable light emission and long life can be achieved. If a cooled reflective member is provided behind the arc tube, the temperature does not rise during use, so the function of the reflective member does not deteriorate, the operation of the lamp is stabilized, and extra gas is released to surround the lamp. Since the atmosphere inside the chamber is not deteriorated, stable light emission and long life can be achieved.
  • the arc tube and the reflecting member may be air-cooled with a fan or the like, or may be water-cooled with circulated pure water (or ultrapure water).
  • a low-crystalline semiconductor thin film forming process or means plasma CVD, catalytic CVD, sputtering, etc.
  • flash lamp annealing or an annealing system should be integrated. It is preferable to perform the process continuously or sequentially by using an in-line (continuous chamber) method (linear type, rotary type), multi-chamber method, cluster method, or the like.
  • the following cluster system (1) or (2) is more preferable.
  • an underlayer protective film (such as a silicon oxide / silicon nitride laminated film) is formed in one part of CVD and a low-crystalline semiconductor thin film is formed in two parts of CVD. After that, if necessary, an appropriate amount of a group IV element is added in the ion doping / ion implantation section, and then crystallized by flash lamp annealing in the annealing section, and further, the gate insulating film (silicon oxide) is formed in the CVD-3 section. It is also possible to use a cluster type integrated device that continuously performs the forming operation.
  • Fig. 15 (B) shows an in-line type.
  • the silicon oxide / silicon nitride laminated film formed in the CVD-1 part may serve as a base protective film of the top gate type MOS TFT or a bottom gate insulating film and protective film of the bottom gate type MOS TFT.
  • the silicon oxide film or silicon oxide / silicon nitride laminated film formed in the CVD-3 section is used as a gate insulating film for top-gate MOS TFTs or a protective film for pot-gate MOSTFTs. It may be.
  • the above CVD may be a catalyst CVD, plasma CVD, TEOS-based plasma CVD, or the like.
  • plasma or catalytic AHA treatment is recommended before film formation.
  • a multiplicity formed by the action of hydrogen-based active species eg, activated hydrogen ions
  • plasma AHA treatment using only a hydrogen-based carrier gas without flowing a source gas.
  • Contamination low-grade oxide film, moisture, oxygen, nitrogen, carbon dioxide, etc.
  • the interface is cleaned, and the remaining amorphous silicon component is etched to achieve a high crystallization rate.
  • the lower crystalline silicon thin film laminated on a clean interface using the underlayer as a seed becomes a large-grain polycrystalline or single-crystalline semi-crystalline film having good crystals by the next flash lamp annealing. It is formed by lamination as a conductor thin film.
  • flash lamp annealing is preferably performed in a reduced-pressure hydrogen or reduced-pressure hydrogen-based gas atmosphere or in a vacuum to prevent oxidation and nitridation.
  • Hydrogen or a mixture of hydrogen and an inert gas argon, helium, krypton, xenon, neon, radon
  • the degree of vacuum is not less than 1.3 Pa and less than atmospheric pressure, preferably 13.3 Pa to: L.33 X 10 4 Pa.
  • insulating protective film silicon oxide film, silicon nitride film, silicon oxynitride film, silicon oxide / silicon nitride laminated film, etc.
  • insulating protective film silicon oxide film, silicon nitride film, silicon oxynitride film, silicon oxide / silicon nitride laminated film, etc.
  • the lamp 203 When irradiating a xenon lamp with a flash in air or nitrogen at atmospheric pressure, a flash used for crystallization and an unnecessary impulsive sound are generated, like so-called lightning. Therefore, as a measure against light and sound, as shown in Fig. 17 (A), the lamp 203 is housed in a closed vacuum vessel 201, and the lamp 203 and the reflecting member 200 are used. 4 is attached to the vacuum vessel 201 via a spring 230. A cushioning material other than the spring 230 can be used.
  • the downward irradiation type vacuum vessel 201 with a lamp of 8 um is fixed, and the base 1 with the lower crystalline silicon thin film is operated with high precision step and repeat operation.
  • the base 1 may be moved in-line to a plurality of fixed lamp houses 201 to perform flash irradiation.
  • the base may be fixed, and the downward irradiation type vacuum vessel 201 may be irradiated with a flash by a high-precision step & repeat operation.
  • the lamp house consisting of lamps and reflectors and the base are housed in the same vacuum vessel and irradiated with flash, so that they are originally shielded from light and the impact noise is reduced.
  • flash irradiation may be controlled by switching means with a time difference.
  • FIG. 23 shows an example of the configuration of a charge / discharge circuit used for irradiating flash by switching means with a time difference as described above.
  • the plurality of lamps are triggered synchronously, and the plurality of lamps are fired simultaneously.
  • switching is performed by a switching means that opens and closes with a time difference as follows. '
  • Fig. 18 (a) when step and repeat operation is performed by each flash irradiation, the irradiation area in the glass substrate 1 is divided into 9 and each is irradiated in the sequence shown in the figure. I do.
  • the following (1) to (3) are presupposed when the substrate is step-and-repeat-operated by one flash irradiation.
  • a low-grade crystalline silicon thin film (50 nm thick) is formed on a lmx lm glass substrate, and a silicon oxide film (10 to 50 nm thick) for protection and reflection reduction is formed on the surface. In addition, it must be islanded in the area of active elements (MOSTFT, diodes, etc.) and passive elements (resistance, capacitance, etc.).
  • the irradiation area in the glass substrate is divided into nine parts, and each area is irradiated once with flash irradiation light having an irradiation area of 330 x 330 mm.
  • the above operation is repeated to perform flash lamp annealing in the lmX lm glass substrate. Therefore, it goes without saying that if the charging time of the discharging capacitor is short, the productivity is further improved.
  • the melting point of a low-crystalline semiconductor thin film for example, an amorphous silicon film (approximately 1200 ° C: fluctuates slightly depending on the deposition method such as CVD and sputtering). It is assumed that Therefore, for example, when the peak value P is low, the pulse width may change to 4-5 pulse width.
  • the peak value of discharge current (P) and 1 Z 3 pulse width (1/3 P) or 1/2 pulse width (1/2 P) are managed.
  • the peak value exceeding the melting point (about 1200 ° C.) of the amorphous silicon film and the melting time and cooling time as long as possible are considered.
  • it is necessary to increase the grain size and increase the crystallinity. Therefore, the present invention is desirable to manage the peak value (P) and pulse width of the discharge current as follows. .
  • Peak value and 13 pulse width or 12 pulse width
  • Present invention (1) Peak value and 1Z3 pulse width (or 1/2 pulse width)
  • the 3Z4 pulse width is, for example, near the melting point of the amorphous silicon film, and when the peak value is low, it is 4Z5 pulse width. Will fluctuate.
  • 1 1/3 pulse width is the time width during which the input current waveform rises from zero to a peak value of 1 Z3, and then attenuates again to the peak value of 1 Z3.
  • 1.5 msec or more is used. preferable.
  • 1Z2 pulse width is the time width during which the input current waveform rises from zero to a peak value of 1Z2, and then attenuates again to half the peak value.
  • the pulse width is 1.0 ms or more. preferable.
  • 2/3 pulse width is the time width during which the input current waveform rises from zero to reach a peak value of 2Z3, and then attenuates again to 2/3 of the peak value. 8 ms ec or more is preferable.
  • ⁇ 4 3/4 pulse width is the time width during which the input current waveform rises from zero to 3 ⁇ 4 of the peak value and then attenuates again to 3 ⁇ 4 of the peak value.In the present invention, 0.5 ms ec or more is preferable. .
  • the 3/4 pulse width is set near the melting point of the lower crystalline semiconductor thin film. On the other hand, when the same area is repeatedly irradiated with flash several times, it is performed as shown in FIG. 19 (b).
  • the melting point of the amorphous silicon film (approximately 1200 ° C, which varies slightly depending on the film formation conditions of the amorphous silicon film) is 3/4 pulse width
  • P peak value
  • melting time of 41 is maintained Te
  • this sequence is Shown. Therefore, when this C, a ⁇ C 2 ⁇ C 3, the applied voltage is E, the ⁇ E 2 ⁇ E 3.
  • the discharge current waveform is as shown in Fig. 20.
  • ⁇ in the figure is the same as that in Fig. 19 and consists of a general steep rising waveform and a relatively steep falling waveform.
  • (2) shows a rising waveform and a falling waveform with a gentle slope due to adjustment of the discharge circuit (C, L, R, etc.), and a large grain size and high crystallization rate due to preheating and slow cooling effects.
  • a crystalline or single crystalline semiconductor thin film is formed.
  • (3) shows a rising waveform with a gentler slope than (2) and a relatively steep falling waveform similar to (2) due to the adjustment of the discharge circuit (C, L, R, etc.).
  • a uniform polycrystalline semiconductor thin film or single crystalline semiconductor thin film is formed.
  • the second 1 figure shows the case of preheating by flash irradiation, discharged by maintains preheating time of 31 (2Z3 pulse width) of the melting of 4l (3Z4 pulse width) and by discharge of C 2 maintaining time, to maintain the melting time of 42 (3Z4 pulse width) and by discharge of C 3.
  • the applied voltage is E 2 ⁇ E 3 .
  • 31 The discharge current due to the discharge of the charging capacitor rises from zero and rises from 2/3 or more of 3/4 (melting point) of the peak value of 41 to 42 to less than 3 Z4 and less than the melting point. After a certain amount of time, the time width (pulse width) until the signal decay to 2/3 or more to less than 3/4 again.
  • Te 41: 3/4 next to the discharge current due to the discharge of the charging capacitor C 2 is therefore Tachinobo from zero peak value, and thereafter, again 3 Bruno 4 to the attenuation until the time width (pulse width).
  • the second 2 figure shows the case of gradual cooling by flash irradiation, discharged by maintains melting time of 41, keeping the heating time after the r 32 by discharge C 2, and the discharge of C 3 Maintain 33 post-heating times.
  • 41 (3/4 pulse width)
  • 32 and 33 (2/3 pulse width)
  • 41 The time width (pulse width) until the discharge current due to the discharge of the charging capacitor C, rises from zero and becomes 3/4 (melting point) of the peak value, and then attenuates again to 3/4. ).
  • r 32 becomes 2/3 or more and less than 3/4 of 3/4 of the peak value of the discharge current due to the discharge of the charging capacitor C 2 is wanted Tachinobo from zero 41 (melting point), '3/4 The time width (pulse width) until the decay to 2/3 or more to less than 3/4 again after the temperature is less than (melting point).
  • Te 33 becomes 2/3 or more and 3 Bruno less than 4 3Z4 peak value of the discharge current due to the discharge of the charging capacitor C 3 is wanted Tachinobo from zero 41 (melting point), under 3Z4 (melting point) After that, the time width (pulse width) until the signal decay to 2Z3 or more and less than 3Z4 again.
  • the surface of the lower crystalline silicon thin film 7A is coated with a silicon oxide film, a silicon nitride film, a silicon oxynitride film, a silicon oxide Z silicon nitride film, or a silicon oxide film.
  • Recon Z Silicon nitride Covered with an insulating protective film 235 such as a silicon oxide laminated film and flash lamp annealing in this state the target polycrystalline silicon thin film 7 Are surely formed.
  • the molten silicon may be scattered or silicon particles may remain due to surface tension, and a polycrystalline silicon thin film may not be formed.
  • an amorphous silicon thin film formed by plasma CVD or the like is liable to form a polycrystalline silicon thin film, and a crystal such as an amorphous silicon thin film containing amorphous silicon or an amorphous silicon thin film formed by reduced pressure CVD or catalytic CVD is used.
  • a nucleus seed
  • a large grain polycrystalline or single crystalline silicon thin film is easily formed.
  • the Hall effect carrier mobility of the polycrystalline silicon thin film formed by the flash lamp annealing of the present invention was evaluated, and further, the polycrystalline particle diameter by SEM and the crystallinity by Raman spectral characteristics were evaluated.
  • the applied voltage of about 2 5 0 0 V 1/3 pulse width 1. 5 msec, lamp and substrate distance 5 0 mm, in atmospheric N 2, at a substrate temperature of 3 5 0
  • the Hall effect means that when an electric field and a magnetic field are applied to a sample perpendicular to each other, an electromotive force is generated by the movement of carriers in a direction perpendicular to both the electric field and the magnetic field.
  • the measurement method using this effect is Hall measurement, and the type, density (density of holes or electrons), and mobility of carriers in a sample can be evaluated very easily. .
  • Measuring instrument Bio-Rad HL550 Hal1System Evaluation condition: Imeans: 10A DC, room temperature,
  • Low crystalline semiconductor thin film Amorphous silicon film (50 nm thick) by RF plasma CVD
  • Protective insulating film Silicon oxide film (50 nm thick) (However, the protective insulating film is removed in half of the area, and the portion with the silicon oxide film is Sample B and the portion without the silicon oxide film is Sample C.) Flash lamp Annealing condition: Irradiation energy about 20 J 7cm 2
  • sample B (covered with a silicon oxide film for protection and reflection reduction) has a large particle size of 3 to 8, A crystalline silicon thin film is formed, and as a result, a crystalline polycrystalline silicon thin film that is inferior to single crystal silicon has been obtained.
  • sample C (without a silicon oxide film for protection and reflection reduction) shows that silicon particles of any shape having a size of several tens of meters are used. Lumps) are formed, which are almost similar in crystallinity to single crystal silicon.
  • the Raman scattering spectroscopy using the Raman spectrum has the following features.
  • Principle of measurement Detects non-linear scattering (Raman scattering) light when a substance is irradiated with excitation (laser) light.
  • excitation laser
  • spectroscopy of the wavelength change when the excitation light interacts with various elementary excitations in a substance various information on the atomic / molecular / electronic structure of the substance can be extracted.
  • Information on the material at the target location can be obtained in a non-destructive manner.
  • Information obtained Information on the symmetry and uniformity of various elementally excited energy crystals in a solid (crystal ⁇ amorphous).
  • the obtained Raman spectrum shows an asymmetrically widening peak, but this difference in shape is due to the particle size of the silicon thin film. It reflects subtle structural differences, such as grain boundary stress, and has close ties to electrical properties. Based on such a relationship, on the contrary, we will find out the manufacturing conditions to obtain Si: TO-phononeak with the shape most suitable for ⁇ 1y-Si TFT and lead to process optimization. be able to.
  • a permanent magnet 23 1 or an electromagnet 23 2 is provided around a flash lamp device and a vacuum vessel 201 accommodating the substrate 1. Flash lamp annealing is performed under the action of a magnetic field.
  • the electron spins of the silicon atoms of the once melted silicon thin film 7A interact with the magnetic field and move in a certain direction.
  • the crystal orientation of silicon is aligned.
  • the crystallized film has almost the same crystallographic orientation, so the grain boundaries have an electric potential. " The barrier is lower and the carrier mobility is higher. At this time, it is important to align the crystal orientation in a certain direction.
  • the crystal may be aligned in the vertical direction of the obtained polycrystalline silicon thin film 7 or may be aligned in the horizontal direction.
  • the crystal orientation may be aligned.
  • the irregularities on the surface of the polycrystalline silicon thin film are eliminated, and the surface of the thin film is flattened, and the interface state between the thin film and the gate insulating film formed in contact with the thin film is good.
  • the carrier mobility is improved. Since the flash lamp 203 used for flash lamp annealing under the action of this magnetic field is housed in the vacuum vessel 201, its irradiation efficiency is good and the above-mentioned action peculiar to the flash lamp is sufficiently performed. You can do it in two minutes.
  • FIG. 32 shows an example in which an electric field is applied by a power source 2 33 instead of the above-described magnetic field.
  • a high-frequency voltage or a DC voltage, Alternatively, an electrode 234 for applying the above is provided, and a flash lamp array is performed under the action of an electric field.
  • the electron spins of the silicon atoms in the once melted lower crystalline silicon thin film 7 A interact with the electric field and turn in a certain direction.When they solidify by cooling from this state, they crystallize in a certain direction. Will be transformed. This is because, similarly to the case of the magnetic field described above, the crystal grains are aligned in a certain direction, the carrier mobility is improved, and the surface irregularities are reduced. Furthermore, the irradiation efficiency of the flash lamp 203 is also good.
  • FIG. 33 shows an example in which an electric field is applied simultaneously with the above-described magnetic field.
  • the permanent magnet 2 3 1 around the flash lamp device and the vacuum vessel 201 containing the substrate 1 (this may be an electromagnet) )
  • the magnetic field high-frequency voltage
  • the flash lamp annealing is performed under the condition that the electric field by the electrode 234 to which (or the DC voltage or both of them) is applied simultaneously.
  • the electron spin of the silicon atoms of the once melted lower crystalline silicon thin film 7 A turns in a certain direction due to the interaction between the magnetic field and the electric field, and when solidified by cooling from this state, the synergistic effect of the magnetic field and the electric field causes Further, crystallization is performed with sufficient directionality. Therefore, the crystal grains are more easily aligned in a certain direction, the carrier mobility is further improved, and the unevenness on the surface is further reduced. Furthermore, the irradiation efficiency of the flash lamp 203 is good.
  • plasma CVD, catalytic CVD, and decompression are performed on at least the TFT formation area of the insulating substrate 1 such as borosilicate glass, aluminosilicate glass, quartz glass, or crystallized glass.
  • An underlying protective film 100 composed of a laminated film of a protective silicon nitride film and a silicon oxide film is formed under the following conditions by a vapor phase growth method such as CVD (the same applies hereinafter).
  • glass substrates for example, 50,000 x 600 x 0.5-1.1 mm thick
  • borosilicate and aluminosilicate glass and polyimid
  • a heat-resistant resin substrate may be used.
  • the silicon nitride film for the protective film is formed to stop Na ions from the glass substrate, but is not required when using synthetic quartz glass.
  • a hydrogen-based carrier gas is supplied and the catalytic body is subjected to a predetermined method. It is necessary to heat to a temperature (about 1,600,800, for example, about 1,700 ° C.) and, after film formation, cool the catalyst to a temperature at which there is no problem to cut off the hydrogen-based carrier gas.
  • a hydrogen-based carrier gas (hydrogen, argon + hydrogen, helium + hydrogen, neon + hydrogen, etc.) is always flowed into the chamber, and the flow rate and pressure. .
  • Chamber pressure 0.1 to: L 0 P a degree, for example 1 P a
  • Hydrogen-based carrier gas flow rate (for mixed gas, hydrogen is 8.090 mol%): 100 200 S CCM
  • the silicon nitride film is formed to a thickness of 500 nm under the following conditions,
  • ⁇ monosilane (S i H 4) Nmonia a (NH 3) is formed by mixing an appropriate amount ratio as the source gas.
  • the silicon oxide film is formed to a thickness of 500 nm under the following conditions (
  • monosilane (S i H 4) as a raw material gas formed by mixing He dilution 0 2 in an appropriate amount ratio.
  • the conditions for forming a film by RF plasma CVD are as follows. Silicon film oxide, S i H 4 flow: 5 ⁇ : L 0 SC CM, N 2 0 Nagare ⁇ 1 0 0 0 SC CM, gas pressure: 5 0 ⁇ 7 0 P a, RF power: 1 0 0 0 W
  • the substrate is formed at a temperature of 350.
  • catalyst C VD or by plasma CVD for example, periodic table group IV element, for example, 1 tin 0 17 ⁇ 1 0 22 at oms Zc c, preferably 1 0 18 - L 0 2D at oms / cc doped (this may be doped at the time of CVD or by ion implantation after film formation).
  • a low crystalline silicon thin film 7A is formed to a thickness of 50 nm. However, this tin doping is not always necessary (the same applies hereinafter).
  • a silicon oxide film for protection and reflection reduction is formed to a thickness of 10 to 30 nm continuously.
  • a tin-doped lower crystalline silicon thin film as a lower crystalline semiconductor thin film is grown by the above-described catalytic CVD under the following conditions using the apparatus shown in FIGS. 5 and 6.
  • amorphous silicon containing microcrystalline silicon by catalytic CVD of H 2 carrier gas, monosilane (S i H 4), is formed by mixing an appropriate amount ratio of tin hydride (S nH 4).
  • H 2 flow rate 150 SC CM.
  • S i H 4 flow rate 15 SC CM,
  • S nH 4 flow rate 15 SC CM.
  • silane-based gas silane, disilane, trisilane, or the like
  • a tin-containing silicon thin film having an n or p-type impurity carrier concentration may be formed.
  • a hydrogen-based carrier gas may be constantly supplied, the catalyst may be heated to a predetermined temperature, and a standby may be performed.
  • Ammonia monosilane were mixed in appropriate proportions to form a nitride silicon down film having a predetermined thickness, it was fully discharged before the raw material gas or the like, mixed Monoshira down and H e diluting 0 2 at a proper ratio continuously to form the shape of the silicon oxide film having a predetermined film thickness, before the after the raw material gas such as a fully discharged, a tin-containing amorphous silicon having a predetermined thickness by mixing monosilane and S n H 4 an appropriate amount ratio continuously forming a containing organic microcrystalline silicon film was fully discharged before the raw material gas or the like, continuous to a mixture of monosilane and H e diluted ⁇ 2 in suitable proportions to form a silicon oxide film having a predetermined thickness .
  • the raw material gas is cut, and the catalyst is cooled to a temperature that does not cause a problem, and the hydrogen-based carrier gas is cut.
  • the raw material gas at the time of forming the insulating film may be decreased or increased in inclination, and may be used as an insulation film of the inclined junction.
  • a hydrogen-based carrier gas may be constantly supplied into each chamber, the catalyst may be heated to a predetermined temperature and spun, and the following treatment may be performed. Transfer to A chamber, mix ammonia with monosilane at appropriate ratio to form silicon nitride film of predetermined thickness. Then transferred to the B chamber, a mixture of H e dilution 0 2 with an appropriate amount ratio to form a silicon oxide film is monosilane. Then transferred to a C chamber, a Monoshi run and S n H 4 were mixed with an appropriate amount ratio to form an amorphous silicon-containing organic microcrystalline silicon film of tin-containing.
  • the chamber is moved to the B chamber, and a silicon oxide film is formed by mixing He dilution 2 with monosilane at an appropriate ratio.
  • a silicon oxide film is formed by mixing He dilution 2 with monosilane at an appropriate ratio.
  • Cuts the raw material gas cools the catalyst to a temperature that does not cause any problems, and cuts the hydrogen-based carrier gas.
  • the hydrogen-based carrier gas and the respective source gases may be supplied to the respective champers at all times, and may be in a standby state.
  • Conditions for forming the lower crystalline silicon thin film by RF plasma CVD is, S i H 4: 1 00 SC CM, H 2: 1 0 0 SC CM, gas pressure: 1. 3 3 X 1 0 P a, RF power : 100W, substrate temperature: 350.
  • the amorphous silicon is subjected to one or several repetitive flash irradiations 22 1 in a nitrogen gas at atmospheric pressure, for example, using a xenon flash lamp (also called a pulsed xenon lamp).
  • a xenon flash lamp also called a pulsed xenon lamp.
  • the silicon-containing microcrystalline silicon thin film 7A is brought into a molten state, and a polycrystalline silicon thin film 7 having a large grain size and a high crystallization rate is formed to a thickness of 50 nm by slow cooling.
  • the substrate is moved with high precision, for example, in a step-and-repeat manner, and a predetermined substrate is irradiated with flash.
  • This flash lamp annealing may be performed using any of the above-described apparatuses shown in FIGS. 7 to 13, and the annealing conditions are, for example, as follows.
  • Lamps Xenon flash lamps (20 x 20mm x 20mm x arc xenon lamps) Irradiation area: 200 x 200mm square step & repeat flash irradiation once each
  • Irradiation energy about 20 J / cm 2 (relative value)
  • an MSTFT with the polycrystalline silicon thin film 7 as a source, channel, and drain region is manufactured.
  • the silicon oxide film for protection and reflection reduction is removed by general-purpose photolithography and etching techniques, and the polycrystalline silicon thin film 7 is formed into islands.
  • the p MOSTFT part is masked with a photoresist 9 and the p-type impurity ion is ion-implanted or ion-doped.
  • boron ion 10 is doped with, for example, 5 ⁇ 10 11 atoms Z cm 2
  • the polycrystalline silicon thin film 7 is doped with a concentration of 1 ⁇ 10 17 atoms / cc, and is set to a concentration of 1 ⁇ 10 17 atoms / cc.
  • the nMOS TFT part was photo-selected this time to optimize the threshold ( Vlh ) by controlling the impurity concentration of the channel region for p M ⁇ STFT.
  • the resist 12 is masked, and n-type impurity ions (for example, phosphorus ions) 13 are doped at a dose of, for example, 1 XI 0 12 at oms / cm 2 by ion implantation or ion doping, and 2 X 10 , 7 at A donor concentration of oms / cc is set, and the conductivity type of the polycrystalline silicon thin film 7 is changed to an n-type polycrystalline silicon thin film 14.
  • n-type impurity ions for example, phosphorus ions
  • a phosphorus-doped polycrystalline silicon film 15 as a gate electrode material is formed. for example 2 ⁇ 2 0 SC CM PH 3 and 2 0 SC CM above and deposited to a thickness of, for example, 40 0 nm thickness by a similar catalyst C VD method under the supply of S i H 4 in.
  • a photoresist 16 is formed in a predetermined pattern, and using this as a mask, the phosphorus-doped polycrystalline silicon film 15 is patterned into a gate electrode shape.
  • a silicon oxide film 17 is formed to a thickness of 20 nm by, eg, catalytic CVD.
  • the pMOS TFT portion is masked with a photoresist 18 and an n-type impurity such as phosphorus ion 19 is removed by ion implantation or ion doping, for example, into 1XI0.
  • Doping is performed at a dose of 15 at oms / cm 2 , the donor concentration is set to 2 ⁇ 10 2 ° at om s Zc c, and the n + type source region 20 and the drain region 21 of the nMOS TFT are respectively formed.
  • the nMOSTFT portion is masked with a photoresist 22 and, for example, boron ions 23, which are p-type impurities, are ion-implanted or ion-doped into, for example, 1 ⁇ 10 15 atom.
  • the doping is performed at a dose of s / cm 2 , and the impurity concentration is set to 2 ⁇ 10 20 at oms Zc c: forming a p + type source region 24 and a drain region 25 of MOSTFT.
  • the impurity ions doped in each region are activated by annealing at about 900 ° C. for about 5 minutes in N 2 , and each is set to the set impurity carrier concentration.
  • a gate, a source, and a drain are formed, and these can be formed by a method other than the above-described process.
  • the polycrystalline silicon thin film 7 islanded into pMOS TFT and nMOS TFT regions.
  • the protective and reflective-reducing silicon oxide film is removed by hydrofluoric acid etching solution, ⁇ mode Rufasu silicon-containing microcrystalline silicon thin film is selected in a plasma etching such as CF 4, SF 6
  • the photoresist is removed and washed with an organic solvent.
  • the polycrystalline silicon thin film to be formed tends to crack due to the silicon melting due to the rapid temperature rise due to flash irradiation during the next flash lamp annealing and the stress during cooling.
  • islanding is an important point. This islanding prior to lamp annealing aims to reduce heat dissipation and delay cooling of the silicon molten zone to promote crystal growth, and to reduce the rise in substrate temperature in unnecessary silicon molten zones. .
  • n-type impurity for example, phosphorus ions is doped at a dose of 1 ⁇ 10 12 at oms / cm 2 by ion implantation or ion doping, and a donor concentration of 2 ⁇ 10 17 at oms / cc is set, and n M ⁇ ⁇ ⁇ ⁇ ⁇ Dope the STFT region with p-type impurities, for example, boron ions at a dose of 5 ⁇ 10 11 at oms / cm 2 , and set the concentration to 1 ⁇ 10 17 at oms Z cc.
  • V th is optimized by controlling the impurity concentration of each channel region.
  • each source / drain region is formed by a general-purpose photolithography technique using a photoresist mask.
  • ion implantation or n-type impurity by an ion doping method for example, arsenic, phosphorus ions are doped at a dose of 1 X 1 0 15 at om s Zc m 2, 2 X 1 0 20 at oms / cc
  • doping of a p-type impurity for example, pol-ion with a dose of 1 ⁇ 10 15 at omsZcm 2 by ion implantation or ion doping, and 2 ⁇ 10 20 at Set the concentration to oms Ze e.
  • RTA Rapid Thermal Anneal
  • infrared lamps such as flash lamp annealing or halogen lamps with irradiation energy lower than that of crystallization treatment
  • a silicon oxide film is formed as a gate insulating film.
  • a film is formed, and if necessary, a silicon nitride film and a silicon oxide film are successively formed.
  • a hydrogen-based carrier gas and monosilane were mixed H e dilution 0 2 with an appropriate amount ratio to form a silicon oxide film 8 to 40 to 5 0 nm thickness, the hydrogen system Kiyariagasu optionally with Monoshi Mix NH 3 with run in appropriate ratio to make silicon nitride film 10-20 nm thick Then, a silicon oxide film is formed to a thickness of 40 to 50 nm under the above conditions.
  • the same catalytic CVD method as described above is applied to the entire surface, and the hydrogen-based carrier gas 150 SCCM is shared and the helium of 1-2 SCCM is used.
  • a phosphine silicate glass (PSG) film 28 is formed to a thickness of, for example, 400 nm under the supply of Si 2 H 4 from a diluted solution of 02, 15 to 20 SCCM, and a thickness of 50 to 60 nm.
  • a silicon nitride film 27 is laminated to a thickness of, for example, 200 nm.
  • a contact window is opened at a predetermined position of the insulating film. That is, the gate of NMO S TF T and p MO STFT by a general purpose photolithography and Etsuchin grayed art, the source, the open drain electrode window to form a photoresist pattern, CF 4, 6 such as plasma etching the passivating silicon nitride film. Then, the silicon oxide film and PSG film are etched with a hydrofluoric acid-based etchant, and the photoresist is washed away with an organic solvent or the like, exposing the gate, source, and drain regions of the nMOSTFT and pM ⁇ STFT. Form.
  • an electrode material such as aluminum containing 1% Si is deposited on the entire surface including each contact hole to a thickness of 1 im at 150 ° C. by a sputtering method or the like, and is patterned to form a pMOS stack and a pMOS stack.
  • S or D source or drain electrode 29
  • G gate extraction electrode or wiring 30
  • the catalytic CVD method by supplying an aluminum compound gas (e.g., A 1 C 1 3), aluminum may be formed.
  • a sputtering film (100-500 nm thick) made of a heat-resistant metal such as Mo_Ta alloy is formed on the entire surface, and general-purpose photolithography and etching techniques are used. , NMOS TFT and pMOS TFT gate electrodes may be formed.
  • liquid phase growth method and flash lamp annealing of the silicon alloy melt are described for the example of the method of manufacturing the top gate type polycrystalline silicon CMO STFT.
  • a low melting point metal film such as tin is formed on a silicon film, and is heated and melted and cooled.
  • a silicon film is formed on a low melting point metal film such as tin, and is heated and melted and cooled.
  • the amorphous silicon-containing microcrystalline silicon layer containing or not containing tin is made into islands, divided into a pMOS TFT section and an nM ⁇ S TFT section, and the impurity concentration in the channel region is controlled by ion implantation or ion doping.
  • V ih conditions are as described above.
  • source and drain of the nMOSTFT section conditions are as described above).
  • crystallization promotion and ion activation are performed by flash lamp annealing (conditions are the same as those described above).
  • a silicon oxide film as a gate insulating film is continuously formed by catalytic CVD. If necessary, a silicon nitride film and a silicon oxide film are continuously formed (film forming conditions are the same as those described above).
  • the subsequent processes are the same as those described above.
  • the method using the liquid phase growth method may be similarly applied to a bottom gate type, a dual gate type CMOS TFT and the like described later.
  • the underlayer protective film described above is formed by sputtering. That is, a silicon nitride target (50 to 200 nm thick) is formed on the entire surface of the insulating substrate by sputtering a silicon nitride target in a vacuum with an argon gas pressure of 0.133 to 1.33 Pa. A silicon oxide target was sputtered on the entire surface of the silicon nitride film in a vacuum of argon gas pressure of 0.13 to 1.33 Pa to form a silicon oxide film (100 to 200 nm thick). ) Is formed.
  • a silicon target containing or not containing 0.1 to 1 at% of tin is sputtered in a vacuum of argon gas pressure of 0.133 to 1.33 Pa to provide insulation.
  • a tin-containing or tin-free amorphous silicon film having a thickness of 50 nm is formed at least in a TFT forming region of the substrate.
  • a silicon oxide film was sputtered over the entire surface of the amorphous silicon film in a vacuum of argon gas pressure of 0.13 to 1.33 Pa to form the silicon oxide film. It is formed to a thickness of about 30 nm.
  • the silicon nitride film is sputtered with argon gas + nitrogen gas (5 to 10 mol%), and the silicon oxide film is sputtered with argon gas + oxygen gas (5 to 10 mol%) on a common silicon target.
  • an amorphous silicon film may be formed by sputtering argon gas, and a silicon oxide film may be continuously formed by sputtering of argon gas + oxygen gas (5 to 10 mol%).
  • the formed amorphous silicon thin film containing or not containing tin is formed into an island and divided into a pMOSTFT portion and an nMOSTFT portion (conditions are the same as in the case of the vapor phase growth method).
  • a gate channel, a source, and a drain region are formed by ion implantation or ion driving (the conditions are the same as in the case of the vapor phase growth method).
  • the amorphous silicon thin film containing or not containing tin is subjected to flash lamp annealing.
  • flash lamp array a polycrystalline silicon thin film is formed, and at the same time, ion implantation or ion doping of n-type or p-type impurities is activated to form an optimum carrier impurity concentration in the gate channel, source and drain regions.
  • the conditions of the flash lamp annealing are the same as those described above).
  • the treatment may be divided into flash lamp annealing for crystallization and flash lamp annealing or RTA treatment for ion activation.
  • a silicon oxide film is formed as a gate insulating film. If necessary, a silicon nitride film and a silicon oxide film are successively formed. In other words, the silicon oxide film is continuously formed to a thickness of 40 to 50 nm, the silicon nitride film to a thickness of 10 to 20 nm, and the silicon oxide film to a thickness of 40 to 50 nm by a catalytic CVD method or the like. (The film formation conditions are as described above.) Subsequent processes are the same as those described above. In addition, the method using the sputtering film may be similarly applied to a bottom gate type, a dual gate type CMOS TFT and the like described later. ,
  • a large-grain polycrystalline silicon thick film close to a high-crystallinity, high-purity monocrystalline silicon is obtained.
  • a second flash lamp annealing is used to form a large grain size polycrystalline silicon thin film having a thickness of, for example, 200 to 300 nm with the base film as a seed.
  • a polycrystalline silicon thin film By repeating these steps as many times as necessary, a large-diameter polycrystalline silicon thick film having a thickness of the unit of / im can be formed. This thick film is also included in the concept of “polycrystalline silicon thin film” of the present invention.
  • the underlying large-grain polycrystalline silicon thin film becomes a crystal nucleus (seed) for the next flash lamp annealing, and polycrystalline silicon thin films with larger grain sizes are successively stacked. Therefore, as the film becomes closer to the surface of the thick film, a polycrystalline silicon thick film having a large grain size close to high crystallinity and high purity single crystal silicon can be formed. Therefore, the present invention is suitable not only for MOS LSI but also for devices requiring a thick film, such as a CCD area-liner sensor, a bipolar LSI, and a solar cell having a thick film surface as an active and passive element region.
  • the low temperature process means that a low strain point glass such as borosilicate glass or aluminosilicate glass or a heat resistant resin such as polyimide is used for the substrate (the same applies hereinafter).
  • the nitride silicon film since it is formed at a low temperature deposition such as plasma CVD, complete in S i 3 N 4 without displaying the S i N x (hereinafter, the same).
  • the amorphous silicon film is patterned into islands, flash-lamp-annealed, and then polycrystalline by high-temperature (100, 30 minutes) thermal oxidation.
  • the surface of the conductive silicon film is oxidized to form a gate insulating film.
  • the high-temperature process means the use of heat-resistant glass such as quartz glass or crystallized glass, ceramics, or the like (the same applies hereinafter).
  • the amorphous silicon film with the SiO 2 (or Si N x ) film is patterned into islands after flash lamp annealing. Then, the Si 2 (or Si N x ) film is peeled off, and the Si 2 or Si 2 / Si N x / Si 2 film is laminated, and each is a gate insulating film.
  • the amorphous silicon film is patterned into islands after flash lamp annealing. After that, by stacking the S i 0 2 or S I_ ⁇ 2 ZS i N x / S I_ ⁇ 2 film, the respective gate insulation film.
  • the amorphous silicon film is flash-lamp-annealed and then patterned to form islands.
  • the gate insulating film is formed by thermally oxidizing the polycrystalline silicon film by the thermal oxidizing action (100 ° C., 30 minutes).
  • both low-temperature and high-temperature processes can be used to reduce reflection and protect insulating films (S i ⁇ 2 , S i N x , S i ON) on the lower crystalline silicon thin film during flash lamp annealing. May be used as it is as a gate insulating film after crystallization by flash lamp annealing.
  • a high irradiation energy is given to a lower crystalline semiconductor thin film such as lower crystalline silicon by flash lamp annealing which can perform flash irradiation once or several times repeatedly in a short time of arbitrary sec to msec, By heating this to a molten, semi-molten or non-molten state and cooling it, a polycrystalline or single crystalline semiconductor thin film such as a large grain size, high carrier mobility and high quality polycrystalline silicon thin film can be obtained. Therefore, productivity is greatly improved, and significant cost reduction is possible.
  • Flash lamp annealing is performed by combining an arbitrary number of lamps and their flash discharge mechanism, for example, collectively over a large area of 1 1 000 mm x 100 mm, once or repeatedly as necessary.
  • Flash irradiation, 2 200mmX200mm S can the flash irradiation light condensed and shaped into a square with a galvanometer scanner, and if necessary, irradiate the flash with overlap scanning, 3200mmX200mm
  • Substrate or flash irradiation light such as fixing the irradiation position of the flash irradiation light condensed and shaped into a square shape, moving the substrate in steps and repeats, overlapping scanning as necessary, and performing flash irradiation Is moved in any direction and at any speed to control the heating / melting and cooling speeds, and to control any large-area lower crystalline silicon thin film etc.
  • a short period of time Te Because of this, extremely high productivity is achieved and significant cost reduction is realized.
  • (C) Improve the irradiation intensity, that is, the melting efficiency and throughput, and improve the uniformity of the crystallized film by irradiating the flash irradiation light in a linear, rectangular, square, or circular shape after irradiation. Variation in carrier mobility can be reduced.
  • the flash lamp unit which mainly consists of a flash lamp and a discharge circuit, has a simpler structure than the excimer laser annealing device, so it can be inexpensive and can reduce costs.
  • flash lamp annealing of strong ultraviolet light using a heat ray reduction or cutoff filter can be applied at a low temperature (200 to 400 ° C).
  • Low strain point that is inexpensive and easy to enlarge Glass and heat-resistant resin substrates can be used-lighter weight and lower cost.
  • silicon semiconductor devices Device silicon semiconductor integrated circuit device, field emission display (FED) device, silicon-germanium semiconductor device, silicon-germanium semiconductor integrated circuit device, silicon carbide semiconductor device, silicon carbide semiconductor integrated circuit device, III-V II-VI compound semiconductor devices, III-V and II-VI compound semiconductor integrated circuit devices, polycrystalline or single crystalline diamond semiconductor devices, polycrystalline or single crystalline diamond semiconductor integrated circuit devices, Liquid crystal displays, electroluminescent (organic / inorganic) displays, light emitting polymer displays, light emitting diode displays, optical sensors, CCD area / linear sensors, CMOS sensors, solar cells, etc.
  • FED field emission display
  • the present invention is applied to an LCD (Liquid Crystal Display) using polycrystalline silicon M ⁇ S TFT by a high-temperature process, and a manufacturing example thereof will be described below.
  • LCD Liquid Crystal Display
  • a heat-resistant insulating substrate 61 (strain point: about 800 to 110 °) made of quartz glass, crystallized glass, or the like is used.
  • a base protective film 100 (not shown here: the same applies hereinafter) is formed on one main surface of the thin film having a thickness of 50 ⁇ m to several mm by the above-described catalytic CVD method or the like.
  • a low-crystalline silicon thin film 67 A is formed by CVD or the like.
  • a silicon oxide film (10 to 3 O nm thick) for protection and reflection reduction is formed as necessary (not shown here).
  • the above-described flash lamp annealing is performed on the lower crystalline silicon thin film 67A to form a polycrystalline silicon thin film 67 having a thickness of, for example, 50 nm.
  • the polycrystalline silicon thin film 67 is patterned (islanded) by general-purpose photolithography and etching techniques. Active layers of active elements such as transistors and diodes, and passive elements such as resistors, capacitors, and inductors are formed. In the following process, TFT fabrication will be described, but it goes without saying that fabrication of other devices is the same.
  • V ih by controlling the impurity concentration of each channel region of the polycrystalline silicon thin film 67
  • a predetermined impurity such as boron or phosphorus as described above, for example, as shown in (4) of FIG.
  • the silicon oxide film 68 for the gate insulating film is formed by catalytic CVD, etc.
  • the substrate temperature and the catalyst temperature are the same as described above, but the oxygen gas flow rate is 1-2 SC, CM, and the monosilane gas flow rate.
  • the hydrogen-based carrier gas may be 150 SCCM.
  • a gate electrode and a gate line material for example, a Mo—Ta alloy Is deposited by sputtering to a thickness of, for example, 400 nm, or a doped polycrystalline silicon film is deposited on a hydrogen-based carrier gas, e.g., PH 3 and 20 SC of 150 SCCM, 2 to 20 SCCM.
  • a hydrogen-based carrier gas e.g., PH 3 and 20 SC of 150 SCCM, 2 to 20 SCCM.
  • the same catalyst as described above under the supply of CM monosilane gas is deposited to a thickness of, for example, 400 nm by the CV D method or the like.
  • the gate electrode material layer is patterned into the shape of the gate electrode 75 and the gate line by general-purpose photolithography and etching technology.
  • the surface of the Lind-Pod polysilicon film 75 is oxidized, for example, at 90 ° for 60 minutes in O 2. Then, a silicon oxide film is formed.
  • the pMOS TFT portion is masked with a photoresist 78, and an n-type impurity such as arsenic (or phosphorus) ion 79 is removed by, for example, 1 ion implantation or ion doping.
  • Doping is performed at a dose of X 10 15 at oms Zcm 2 , the donor concentration is set at 2 X 10 20 at oms / cc, and an n + type source region 80 and a drain region 81 of nMOSTFT are formed, respectively.
  • the nMOSTFT portion is masked with a photoresist 82, and a p-type impurity, for example, a polon ion 83 is, for example, 1 ⁇ 10 15 at oms by ion implantation or ion doping.
  • a p-type impurity for example, a polon ion 83 is, for example, 1 ⁇ 10 15 at oms by ion implantation or ion doping.
  • Doping is performed with a dose amount of Z cm 2, and an acceptor concentration of 2 ⁇ 10 20 at oms / cc is set to form a p + type source region 84 and a drain region 85 of pMOSTFT.
  • the impurity ions doped in each region are activated by annealing at about 900 ° C.
  • n-type LDD Lightly Doped Drain
  • the hydrogen carrier gas 150 SCCM
  • the He gas of 1-2 SCCM is used.
  • a silicon nitride film is laminated to a thickness of, for example, 200 nm under the supply of SiH 4 of the CCM, and an interlayer insulating film 86 is formed by laminating these insulating films.
  • an interlayer insulating film may be formed by another ordinary method different from the above.
  • a contact window is opened at a predetermined position of the insulating film 86, and an electrode material such as aluminum is applied to the entire surface including each contact hole by a sputtering method or the like.
  • an electrode material such as aluminum is applied to the entire surface including each contact hole by a sputtering method or the like.
  • 90, the drain electrodes 89, 91, and the wiring are formed, respectively.
  • aluminum may be formed by a catalytic CVD method.
  • an interlayer insulating film 92 such as a silicon oxide film is formed on the surface by a CVD method or the like, hydrogenation and a single treatment are performed in a forming gas for 400 and 30 minutes.
  • a contact hole is formed in the interlayer insulating films 92 and 86 in the drain region of the nM ⁇ S TFT in the pixel portion, and for example, ITO (Indium Tin Oxide: indium) is formed.
  • a transparent electrode material in which tin is doped in an oxide) is deposited on the entire surface by a vacuum deposition method or the like, and is patterned to form a transparent pixel electrode 93 connected to the nMOSTFT drain region 81 in the pixel portion.
  • heat treatment 200-250 in forming gas for 1 hour is used to reduce contact resistance and improve ITO transparency.
  • this transmissive LCD has an alignment film 94, a liquid crystal 95, an alignment film 96, a transparent electrode 97, and a counter substrate 98 stacked on a transparent pixel electrode 93.
  • the structure is made.
  • FIG. 41 (A) shows an example of this reflection type LCD.
  • reference numeral 101 denotes aluminum or the like deposited on a roughened insulating film 92. And is connected to the drain of the M ⁇ ST FT.
  • the TFT substrate 61 and the ITO (Indium Tin Oxide) Polyimide alignment films 94 and 96 are formed on the element forming surface of the counter substrate 98 provided with the electrodes 97.
  • This polyimide alignment film is formed to a thickness of 50 to 100 nm by roll coating, spin coating, or the like, and cured at 180 ° C./2 h.
  • Rubbing puffs include cotton rayon, etc.
  • Cotton is more stable in terms of (garbage) and retardation.
  • Photoalignment is a technique for aligning liquid crystal molecules by irradiation of non-contact linearly polarized ultraviolet rays.
  • a polymer alignment film can be formed by obliquely incident polarized or non-polarized light. (Such a polymer compound is, for example, a polymethyl methacrylate-based high molecule having azobenzene).
  • a common agent is applied to the TFT substrate 61 side, and a sealant is applied to the counter substrate 98 side. Wash with water or IPA (isopropyl alcohol) to remove rubbing buff debris.
  • the common agent may be an acryl or epoxy acrylate containing an electrically conductive filler, or an epoxy-based adhesive
  • the sealing agent may be an acryl or epoxy acrylate or an epoxy-based adhesive. Any of heat curing, ultraviolet irradiation curing, ultraviolet irradiation curing and heat curing can be used, but ultraviolet irradiation curing and heat curing are better in terms of overlay accuracy and workability.
  • a spacer for obtaining a predetermined gap is sprayed on the counter substrate 98 side, and is superposed on the TFT substrate 61 at a predetermined position. Align the alignment mark on the counter substrate 98 with the alignment mark on the TFT substrate 61 After bonding, the sealant is temporarily cured by irradiating ultraviolet rays, and then heat-cured all together.
  • a scribe break is performed to form a single liquid crystal panel in which the TFT substrate 61 and the counter substrate 98 are overlapped.
  • liquid crystal 95 is injected into the gap between the substrates 61 to 98, and the injection port is sealed with an ultraviolet adhesive, and then washed with IPA.
  • Any type of liquid crystal may be used, but for example, a high-speed response TN (twisted nematic) mode using a nematic liquid crystal is generally used.
  • liquid crystal 95 is aligned by heating and quenching.
  • flexible wiring is connected to the panel electrode take-out portion of the TFT substrate 61 by thermocompression bonding of an anisotropic conductive film, and a polarizing plate is bonded to the counter substrate 98.
  • a polyimide alignment film 94 , 96, and both substrates are subjected to rubbing or non-contact linear polarization ultraviolet light alignment treatment.
  • the TFT substrate 61 and the counter substrate 98 are divided into single pieces by dicing or scribe breaking, and washed with water or IPA.
  • a common agent is applied to the TFT substrate 61, and a sealing agent containing a spacer is applied to the opposing substrate 98, and the two substrates are superposed. Subsequent processes follow the above.
  • the opposing substrate 98 is a CF (color filter) substrate, in which a color filter layer (not shown) is provided below the IT electrode 97.
  • the incident light from the counter substrate 98 side may be efficiently reflected by, for example, the reflection film 93 and may be emitted from the counter substrate 98 side.
  • the TFT substrate 61 is a TFT substrate having an on-chip color filter (OC CF) structure in which a color filter is provided on the TFT substrate 61,
  • OC CF on-chip color filter
  • an ITO electrode is solidly attached to the opposing substrate 98 (or an ITO electrode with a black mask is solidly attached).
  • an on-chip color fill (0 CCF) structure and an on-chip black (OCB) structure can be fabricated as follows.
  • the drain portion of the insulating film 86 of phosphine silicate glass oxide was also opened to form an aluminum buried layer for the drain electrode, and then R After forming a photoresist 99 with a predetermined thickness (1 to 1.5 ⁇ m) in which each color of G, B is dispersed in a pigment for each segment, only a predetermined position (each pixel part) is obtained by general-purpose photolithography technology. Leave the puttering on each color fill evening layer 9 9 (R), 9 9 9
  • a light-shielding layer 100 ′ serving as a black mask layer is formed on the color filter layer by metal patterning.
  • molybdenum is deposited to a thickness of 200 to 250 nm by sputtering, and is patterned into a predetermined shape that covers the display MOS TFT and blocks light (on-chip black structure).
  • a flattening film 92 is formed, and an ITO transparent electrode 93 is formed in a through hole provided in the flattening film so as to be connected to the light shielding layer 100 ′.
  • FIG. 37 schematically shows an entire active matrix liquid crystal display device (LCD) in which the above-mentioned top gate type MOS TFT is incorporated to form a driving circuit-body type.
  • This active matrix LCD has a flat panel structure in which a main substrate 61 (which constitutes an active matrix substrate) and a counter substrate 98 are bonded together via a spacer (not shown). Liquid crystal (not shown) is sealed between both substrates 61-98.
  • a pixel electrode 93 On the surface of the main substrate 61, there are provided a pixel electrode 93 arranged in a matrix, a display section including a switching element for driving the pixel electrode, and a peripheral drive circuit section connected to the display section. Have been.
  • the switching element of the display unit is formed of the above-described nMOS or pMOS or CMOS and a top gate type MOS FET having an LDD structure.
  • the above-mentioned CMOS of top gate type MOS TFT, nMOS or pMOSTFT, or a mixture thereof is formed as a circuit element.
  • One peripheral drive circuit is a horizontal drive circuit that supplies a data signal to drive the M ⁇ STFT of each pixel for each horizontal line, and the other peripheral drive circuit is a gate of the M ⁇ STFT of each pixel.
  • These drive circuits can be configured in either a dot-sequential analog system or a line-sequential digital system.
  • the above-mentioned MO STFT is arranged at the intersection of the orthogonal gate bus line and data path line, and image information is written to the liquid crystal capacitance ( CLC ) via this MOS TFT.
  • the electric charge is held until the information of. In this case, it is not enough to maintain the MOS TFT channel resistance alone.
  • a storage capacitance (auxiliary capacitance) (C s ) is added in parallel with the liquid crystal capacitance to reduce the liquid crystal voltage due to leakage current. May be supplemented.
  • the pixels are used for the pixel (display).
  • the required performance differs between the characteristics of the M ⁇ S TFT and the characteristics of the MOS TFT used in the peripheral drive circuit.
  • controlling the off-state current in the M0STFT of the pixel section, controlling the off-state current.
  • an effective electric field applied to the channel region is reduced as a structure in which an electric field is unlikely to be applied between the gate drains, and the off current is reduced.
  • Changes in characteristics can also be reduced.
  • the process becomes complicated, the device size becomes large, and problems such as a decrease in on-current occur.
  • Usable liquid crystals include TN liquid crystal (nematic liquid crystal used for the TN mode driven by active matrix), STN (partial nematic liquid crystal), GH (guest, host), and PC (flash). Liquid crystals for various modes such as phase change, FLC (ferroelectric liquid crystal), AFLC (antiferroelectric liquid crystal), PDLC (polymer dispersed liquid crystal), etc. may be used.
  • TN liquid crystal nematic liquid crystal used for the TN mode driven by active matrix
  • STN partial nematic liquid crystal
  • GH guest, host
  • PC flash
  • Liquid crystals for various modes such as phase change, FLC (ferroelectric liquid crystal), AFLC (antiferroelectric liquid crystal), PDLC (polymer dispersed liquid crystal), etc. may be used.
  • low distortion glass such as aluminosilicate glass and borosilicate glass and heat-resistant resin such as polyimide were used as the substrate 61 in the production example 1 described above, and (1) and ( Step 2) is performed in the same manner. That is, a tin-containing (or non-containing) polycrystalline silicon thin film 67 is formed on the substrate 61 by catalytic CVD and flash lamp annealing, and this is turned into an island, and the nMOSTFT portion of the display region and the peripheral drive circuit region are formed. An nMOS TFT section and a pMOSTFT section are formed. In this case, at the same time It forms areas such as capacitors, capacitors, inductors, and resistors. Similarly to the above, the following description of the process is for the MOS FFT, but it goes without saying that the processes of other devices can be similarly processed.
  • the nM ⁇ S FT T portion of the display region and the peripheral drive The nM ⁇ S TFT portion of the circuit region is covered with a photoresist 82, and the n-type impurity 79 such as phosphorus, arsenic, etc. is applied to the pM ⁇ STFT portion of the peripheral drive circuit region by ion implantation or ion doping method. Doping is performed at a dose of 0 12 at oms / cm 2 , and set to a donor concentration of 2 X 10 17 at om s Ze e.
  • the pMOS TFT section in the peripheral drive circuit area is covered with the photoresist 82, and the nMOSTFT section in the display area and the nMOS TFT section in the peripheral drive circuit area are ion-implanted or ion-doped.
  • a p-type impurity 83 such as boron is doped at a dose of 5 ⁇ 10 11 at oms / cm 2 , and the concentration of 1 ⁇ 10 17 at omsZcc is determined.
  • n-type LDD Lightly Doped Drain
  • the gate portion of the nMOS TFT in the display area and the pMO STFT and nMOS TFT in the peripheral drive area are entirely covered with photoresist 82, and ion implantation is performed on the source / drain area of the nMOS TFT in the exposed display area.
  • an n-type impurity 79 such as phosphorus is doped at a dose of 1 ⁇ 10 13 at oms cm 2 by an ion doping method, and a donor concentration of 2 ⁇ 10 18 at oms / cc is set.
  • a donor concentration of 2 ⁇ 10 18 at oms / cc is set.
  • a portion of the gate portion is covered with a photoresist 82, and a p-type impurity 83 such as boron is applied to the exposed source and drain regions by ion implantation or ion doping at 1 ⁇ 10 15 at oms / cm 2.
  • the doping amount is set to 2 ⁇ 10 20 at oms / cc, and the p + -type source portion 84 and the drain portion 85 are formed.
  • the pM ⁇ S TFT portion of the peripheral drive circuit region is covered with a photoresist 82, and the gate of the nMOS TFT in the display region and the nD TFT portion of the peripheral drive circuit region are covered.
  • the gate portion of the S TFT is covered with photoresist 82, and the source and drain regions of the nMOS TFT in the exposed display region and peripheral drive region are ion-implanted or ion-doped, for example, phosphorus, arsenic, etc.
  • the n-type impurity 79 is ion-doped with a dose of 1 ⁇ 10 15 at oms Zc m 2 , and the donor concentration is set to 2 ⁇ 10 2 (1 at oms / cc), and the n + source 80 Then, a drain portion 81 is formed.
  • a silicon oxide film (40 to 50 nm thick), a silicon nitride film (1) is formed as the gate insulating film 68 by plasma CVD, low-pressure CVD, catalytic CVD, or the like.
  • a laminated film of 0 to 20 nm thick) and a silicon oxide film (40 to 50 nm thick) is formed.
  • RTA treatment using a halogen lamp or the like is performed, for example, for about 100 ′ for 10 to 20 seconds, and the added n or p-type impurities are activated to obtain the set respective carrier impurity concentrations. .
  • an aluminum sputtered film containing 1% 51 with a thickness of 400 to 50011111 is formed on the entire surface, and is subjected to general-purpose photolithography and etching techniques.
  • the gate electrodes 75 and gate lines of all the MOS TFTs are formed.
  • a silicon oxide film (100-200 nm thick) and a phosphine silicate glass film (PSG) film (200-300 nm thick) are deposited by plasma CVD, catalytic CVD, etc.
  • An insulating film 86 made of a film is formed.
  • the windows of the source Z drain of all M ⁇ ST FFT sections and the source of nM ⁇ STFT for display are opened by general-purpose photolithography and etching technology.
  • the silicon nitride film is plasma-etched with CF 4 , and the silicon oxide film and the phosphine silicide glass film are etched with a hydrofluoric acid-based etchant.
  • a 1 to 50 nm thick aluminum sputtering film containing 1% Si is formed on the entire surface, and the peripheral drive circuit is formed by general-purpose photolithography and etching techniques.
  • the source and drain electrodes 88, 89, 90, 91 of all the MOS TFTs are formed, and at the same time, the source electrodes 87 and data lines of the nMO STFT for display are formed.
  • a silicon oxide film (100 to 200 nm thick), a phosphine silicate glass film (PSG film; 200 to 300 nm thick) were formed by plasma CVD, low pressure CVD, catalytic CVD, etc.
  • a silicon nitride film (100-300 nm thick) is formed on the entire surface, and hydrogenation and sintering are performed in a forming gas at about 400 ° C. for 1 hour. Thereafter, a window for the drain contact of the nM ⁇ STFT for display is opened.
  • the silicon nitride film traps hydrogen
  • Polycrystalline silicon thin film Z gate insulating film Silicon oxide film Z gate electrode / silicon oxide film and silicon nitride film for passivation are preferable. But at the same time, this hydrogenation process
  • 1% Si-containing aluminum alloy film and silicon in the source / drain region are subjected to a single treatment to obtain an ohmic contact.
  • the LCD is transmissive, the silicon oxide film, phosphine silicate glass film and silicon nitride film at the pixel opening are removed. If the LCD is reflective, the silicon oxide film and phosphine at the pixel opening are removed. It is not necessary to remove the silicate glass film and the silicon nitride film (this also applies to the above-mentioned or later-described LCD).
  • an acrylic transparent resin flattening film with a thickness of 2 to 3 m is formed on the entire surface by spin coating or the like, and by general-purpose photolithography and etching technology.
  • an ITO sputtered film with a thickness of 130 to 150 nm is formed on the entire surface, and a general-purpose photolithography and etching technology is used to display nMOSTFT for display.
  • An ITO transparent electrode is formed in contact with the drain part of FIG.
  • heat treatment 200-250 ° C for 1 hour in a forming gas
  • a photosensitive resin film having a thickness of 2 to 3 im is formed on the entire surface by a spin coat, etc. Reflow and uneven reflection Form the lower part.
  • a photosensitive resin window is formed at the drain of the display nMOS TFT.
  • a 300 to 400 nm thick aluminum sputtered film containing 1% Si is formed on the entire surface, and the aluminum film other than the pixel portion is removed by a general-purpose photolithography and etching technique to obtain an nM for display.
  • An aluminum reflector having an uneven shape connected to the drain electrode of the TFT is formed. Then, sintering is performed in a forming gas at 300 ° C. for one hour.
  • the flash lamp annealing is performed after the source and drain of the MOS TFT are formed, the film temperature of the lower crystalline silicon thin film is locally increased, the crystallization is promoted, and the high mobility and A high quality polycrystalline silicon thin film is formed.
  • phosphorus, arsenic, boron ions, etc. implanted in the gate channel / source / drain regions are activated, so that productivity may be high.
  • a bottom gate type M ⁇ ST FT is provided in the display section and the peripheral section, or as shown in FIG. 41 (C), the display section and the peripheral section are provided.
  • These bottom gate type and dual gate type MOS TFT especially in the case of dual gate type, the driving capability is improved by the upper and lower gates, and it is suitable for large panels with high-speed switching and large current drive.
  • 102 in the figure is a gate electrode made of heat-resistant Mo or Mo—Ta alloy, etc., and 103 is a silicon nitride film.
  • 104 a silicon oxide film which forms a bottom gate insulating film, on which a channel region using a polycrystalline silicon thin film 67 similar to a top gate type MOS TFT is formed. It has been.
  • the dual gate type MO STFT shown in Fig. 41 (C) The bottom gate is the same as the bottom gate type M ⁇ STFT, but the top gate is the gate insulating film 106 formed of a silicon oxide film. , Or a silicon oxide / silicon non-nitride laminated film or a silicon oxide non-nitride / silicon oxide laminated film, on which a top gate electrode 75 is provided.
  • a heat-resistant M0 or Mo-Ta alloy sputtered film is formed to a thickness of 300 to 400 nm on the entire surface of the glass substrate 61, and this is formed by general-purpose photolithography and etching techniques.
  • the bottom gate electrode 102 is formed at least in the TFT formation region at the same time as the taper etching of about 45 degrees to form a gate line.
  • the selection of the glass material depends on the above-mentioned top gate type.
  • a silicon nitride film 103 and a silicon oxide film 104 for the gate insulating film and the protective film, and a tin-containing amorphous A silicon-containing microcrystalline silicon thin film 67A is formed.
  • This film is further subjected to flash lamp annealing as described above to form a polycrystalline silicon thin film 67 containing or not containing tin.
  • These vapor deposition conditions are based on the above-mentioned top gate type.
  • the bottom gate insulating film and the silicon nitride film for the protective film are provided in expectation of the Na ion stopper function from the glass substrate, but are not required in the case of synthetic quartz glass.
  • the light reflection reduction and A protective film (such as a silicon oxide film) may be formed on the lower crystalline silicon thin film 67 A and subjected to flash lamp annealing. Further, flash lamp annealing may be performed after forming the MOS TFT region and the like into islands. Then, as described above, the pMOSTFT and nMOSTFT regions are made into islands using general-purpose photolithography and etching techniques (however, only one of the regions is shown; the same applies hereinafter), and the carrier impurity concentration in each channel region is controlled.
  • n-type or p-type impurities are mixed by ion implantation or ion doping, and then ion implantation is performed to form the source and drain regions of each MOS TFT.
  • an appropriate amount of an n-type or p-type impurity is mixed by an ion doping method. Thereafter, annealing is performed by RTA or the like to activate each impurity.
  • a bottom gate electrode 102, a bottom gate line, bottom gate insulating films 103 and 104, and a polycrystalline silicon thin film 67 containing or not containing tin are formed, respectively.
  • the silicon nitride film 103 for the bottom gate insulating film and the protective film is provided in expectation of the Na ion stopper function from the glass substrate, but is unnecessary in the case of synthetic quartz glass.
  • a film for reducing and protecting light reflection (such as a silicon oxide film) may be formed on the lower crystalline silicon thin film 67A and subjected to flash lamp annealing.
  • flash lamp annealing may be performed after forming the MOS TFT region and the like into islands.
  • the pMOSTFT and nMO STFT regions are made into islands by general-purpose photolithography and etching techniques.
  • Vth is optimized by controlling the carrier impurity concentration in each channel region.
  • n-type or p-type impurities by ion implantation or ion doping, furthermore, to form the source and drain regions of each MOSTFT, use n-type or p-type by ion implantation or ion doping. Mix an appropriate amount of impurities. Thereafter, annealing is performed by RTA or the like to activate each impurity.
  • a silicon oxide film, a silicon oxide Z-silicon nitride laminated film, or a silicon oxide Z-nitride / silicon oxide laminated film for the top gate insulating film 106 is formed.
  • the vapor phase growth conditions are based on the above-mentioned top gate type.
  • an aluminum sputtered film containing 1% Si with a thickness of 400 to 500 nm is formed on the entire surface, and a top gate electrode 75 and a top gate line of all the MOS TFTs are formed by general-purpose photolithography and etching techniques.
  • a silicon oxide film 100 to 200 nm thick
  • a phosphine silicate glass (PSG) film 200 to 300 nm thick
  • a silicon nitride film by plasma CVD, catalytic CVD, etc.
  • a multilayer insulating film 86 (thickness of 100 to 200 nm) is formed.
  • windows are opened for the source and drain electrodes of all the M ⁇ S TFTs in the peripheral drive circuit and the source electrode of the display nMOS TFT.
  • an aluminum sputter film containing 1% Si with a thickness of 400 to 500 nm is formed on the entire surface, and the aluminum electrodes 87 of the source and drain of all the MOS TFTs of the peripheral driving circuit are formed by general-purpose photolithography and etching technology.
  • 8 8 and display section Aluminum electrode 8 9 of nMOS TFT, source line, wiring, etc. are formed. Thereafter, hydrogenation and sintering are performed for about 400 hours in a forming gas. Then, as above Next, after forming an insulating film on the entire surface, a transparent pixel electrode such as an IT film is connected to the drain electrode portion of the nMOS TFT in the display portion.
  • the display portion and the peripheral drive of the LCD are driven by a vapor phase growth method such as catalytic CVD or plasma CVD and flash lamp annealing.
  • a vapor phase growth method such as catalytic CVD or plasma CVD and flash lamp annealing.
  • a liquid crystal display device using a top gate, a bottom gate, or a dual gate type M ⁇ STFT made of a polycrystalline silicon thin film has a display section having an LDD structure with high switching characteristics and a low leakage current, a high-performance drive circuit, This makes it possible to integrate a peripheral circuit such as a video signal processing circuit and a memory circuit, and realizes a high-quality, high-definition, narrow frame, high-efficiency, and inexpensive liquid crystal panel.
  • FIG. 42 to 44 show other examples of manufacturing active matrix LCDs.
  • At least one TFT forming region on one principal surface of an insulating substrate 61 such as borosilicate glass, aluminosilicate glass, quartz glass, or transparent crystallized glass.
  • photo resist is formed in a predetermined pattern, for example, CF 4 plasma F + I as a mask O Irradiation is performed, and a plurality of concave portions having steps 223 are formed in the substrate 61 in an appropriate shape and size by general-purpose photolithography such as reactive ion etching (RIE) and etching technology.
  • RIE reactive ion etching
  • the step 2 23 serves as a seed for the later-described single-crystal silicon during grapho-epitaxial growth, and has a depth d of 0.01 to 0.03 m, a width of wl to 5 ⁇ m, Length (perpendicular to paper) may be 5 to 10 m, and the angle between the base and the side (base angle) shall be a right angle.
  • the surface of the substrate 1 has a silicon nitride film (500 to 200 nm thick) and a silicon oxide film (300 to 400 nm thick) to prevent diffusion of Na ions and the like from the glass substrate. May be formed continuously in advance, and a plurality of stepped concave portions having appropriate shapes and dimensions may be formed in the silicon oxide film.
  • one surface of the insulating substrate 61 is covered with tin by a catalyst CVD or plasma CVD to cover the entire surface including the step 23.
  • a low crystalline silicon thin film 67 A containing or not containing a group IV element such as is formed to a thickness of, for example, 50 nm.
  • the lower crystalline silicon thin film 67A was subjected to flash irradiation 221 by flash lamp annealing.
  • a single-crystal silicon thin film 67 can be formed not only on the concave part but also on the peripheral part in the lateral (lateral) direction by growing the bottom corner of 23 by graphepitaxial growth on a seed.
  • the lower crystalline silicon thin film may be coated with an insulating film for reducing reflection and protecting, and may be formed into islands and then subjected to flash lamp annealing.
  • the flash lamp annealing and the formation of the lower crystalline semiconductor thin film may be repeated to form a monocrystalline semiconductor thick film on the order of m (hereinafter the same).
  • the (100) plane of the single-crystal silicon thin film 67 grows on the substrate by graphepitaxy.
  • the step 2 23 becomes a seed for the epitaxial growth called “grafoepitaxial growth” by the high energy of flash lamp annealing, and promotes it.
  • a thin film 67 (about 50 nm thick) is obtained.
  • Fig. 43 as shown in Fig. 43, when a vertical wall such as the above-mentioned step 23 is formed on an amorphous substrate (glass) 61, and an epitaxy layer is formed thereon, Fig. 43 In the case of the random plane orientation as shown in (a), the (100) plane grows along the plane of step 23 as shown in Fig. 43 (b).
  • the cross-sectional shape of the step 2 23 may be such that the angle of the bottom corner (base angle) may be a right angle, or may be inclined inward or outward from the upper end to the lower end. It only has to have a surface.
  • the bottom angle of the step 223 is desirably a right angle or 90 ° or less, and the corner of the bottom surface preferably has a slight curvature.
  • a single-crystal silicon thin film 67 (about 50 nm thick) is formed on the substrate 61 by graphepitaxial growth at the time of flash lamp annealing, and then the active layer is formed.
  • a top gate type MOS FFT is manufactured in the same manner as described above.
  • a heat-resistant resin substrate such as polyimide may be used as the substrate 61, and a recess having a step 223 with a predetermined shape and dimensions may be formed in at least the TFT formation region, and the processing may be performed in the same manner as described above.
  • a mold having a protrusion having a predetermined size and shape having a height of 0.03 to 0.05 m, a width of 5 m, and a length of 10 im is stamped on a polyimide substrate having a thickness of 100 m, for example. , Form a recess of approximately the same size / shape as the mold.
  • a heat-resistant resin film (5 to 10 m thick) such as polyimide is formed on a metal plate such as stainless steel as a reinforcing material by coating, screen printing, or the like. 0.03 to 0.05, width 5, length 10m, stamping a mold having a Z-shaped protrusion with predetermined dimensions, at least in the TFT formation area, Z-size almost the same as the mold Is formed. Thereafter, the formation of a monocrystalline silicon thin film, formation of a MOSTFT, and the like are performed in the same steps as described above.
  • a concave portion having a step 2 23 of a predetermined shape / dimension is provided in the substrate 61, and the concave portion is used as a seed to perform graphepitaxial growth by a flash lamp nipple.
  • a single-crystal silicon thin film 67 having a high carrier mobility can be obtained, so that an LCD with a built-in high-performance driver can be manufactured.
  • FIG. 45 shows still another example of manufacturing an active matrix LCD.
  • a crystalline sapphire thin film (having a thickness of 10 ⁇ 200 nm) 2 24.
  • This crystalline sapphire thin film 224 is made by oxidizing trimethylaluminum gas or the like with an oxidizing gas (oxygen, moisture, ozone, etc.) by high-density plasma CVD, catalytic CVD, etc., and crystallizing it. .
  • a high heat resistant glass substrate such as quartz glass, a low strain point glass substrate such as borosilicate glass or aluminosilicate glass, or a heat resistant resin substrate such as polyimide can be used.
  • a lower crystalline silicon thin film 67 A is formed to a thickness of, for example, 50 nm on the crystalline sapphire thin film 222 by a catalytic CVD method, a plasma CVD method, or the like. Form.
  • the lower crystalline silicon thin film 67 A was subjected to flash irradiation 221 by flash lamp annealing, and the crystalline sapphire thin film 222 was melted and gradually cooled.
  • the single crystal silicon thin film 67 is formed by heteroepitaxial growth using 4 as a seed.
  • a low-crystalline silicon thin film may be coated with a reflection-reducing and protective insulating film, and may be formed into islands and then subjected to flash lamp annealing.
  • the crystalline sapphire thin film 224 shows good lattice matching with single-crystal silicon, this serves as a seed, and the single-crystal silicon becomes effective, for example, on the (100) plane by flash lamp annealing. Heterogeneously grows effectively.
  • the above-described step 2 23 is formed and the crystalline sapphire thin film 2 24 is formed on the surface including the step 2 23, heteroepitaxy growth taking into account the grafofepitaxial growth by the step 2 23
  • a single crystalline silicon thin film 67 having higher crystallinity can be obtained.
  • the flash lamp annealing and the formation of the lower crystalline semiconductor thin film may be repeated to form a single-crystal semiconductor thick film of ⁇ m unit.
  • the single-crystal silicon thin film 67 is deposited on the substrate 61 by heteroepitaxy during the flash lamp annealing, the single-crystal silicon thin film 67 (about 50 nm thick) is used as an active layer.
  • a top gate type MOSTFT is manufactured in the same manner as described above.
  • the crystalline sapphire thin film 222 provided on the substrate 61 is used as a seed to perform flash lamp annealing.
  • the above-mentioned material layer such as the crystalline sapphire thin film 222 serves as a diffusion barrier for various atoms, diffusion of impurities from the glass substrate 61 can be controlled. Since this crystalline sapphire thin film has a Na ion stopper effect, if the film thickness is sufficiently large, at least the silicon nitride film can be omitted from the undercoat protective film.
  • crystalline sapphire thin film instead of the crystalline sapphire thin film, a group consisting of a spinel structure, calcium fluoride, strontium fluoride, palladium fluoride, boron phosphide, yttrium oxide, and zirconium oxide having the same function as this is used. At least one selected material layer may be formed.
  • the present invention is applied to an organic or inorganic electroluminescence (EL) display device, for example, an organic EL display device.
  • EL electroluminescence
  • the structure example and manufacturing example are shown below.
  • an example of a dove gate type MOS TFT is used, but it goes without saying that a bottom gate type or dual gate type MOS TFT may be applied as described above.
  • FIGS. 46 (A) and 46 (B) the high crystallization ratio formed on the substrate 11 of glass or the like by the method described above according to the present invention.
  • a polycrystalline silicon thin film containing or not containing tin having a large particle diameter or a single crystalline silicon thin film: a polycrystalline silicon thin film will be described below as an example, but the same applies to a single crystalline silicon thin film).
  • the gate channel region 1 17, the source region 12 0, and the drain region 12 1 of the switching MO STFT 1 and the current driving M ⁇ STFT 2 are formed.
  • Capacitance C is formed between the cathode and the cathode of the organic EL element, and the capacitance C is formed between the cathode and the organic EL element.
  • an LDD portion may be formed in the switching MOS TFT 1 to improve the switching characteristics.
  • Each MOS TFT is covered with an insulating film 130, and on this insulating film, for example, a green organic light emitting layer 13 2 (or a blue organic light emitting layer 133, A red organic light emitting layer (not shown) is formed, an anode (first layer) 134 is formed so as to cover the organic light emitting layer, and a common anode (second layer) 135 is formed on the entire surface.
  • the method of manufacturing the peripheral drive circuit, video signal processing circuit, memory circuit, and the like composed of CMO SFT T conforms to the above-described liquid crystal display device (the same applies hereinafter).
  • the organic EL light emitting layer In the organic EL display part of this structure, the organic EL light emitting layer
  • anodes such as an ITO film
  • the cathode covers the MOSTFT, the light emitting area becomes large. At this time, the cathode serves as a light-shielding film, and emitted light does not enter the MOSTFT, so that no leak current is generated and TFT characteristics are not deteriorated.
  • a black mask portion (chromium, chromium dioxide, etc.) 140 is formed around each pixel as shown in Fig. 46 (C), light leakage (crosstalk, etc.) can be prevented, and the contrast can be improved. .
  • a method using three color light emitting layers of green, blue and red in the pixel display area, a method using a color conversion layer, and a method using a color filter in the white light emitting layer can achieve a good full-color organic EL display device, and has a long service life and high accuracy even in the spin coating method of a polymer compound as the light emitting material of each color or the vacuum heating evaporation method of a metal complex. Since high-quality, high-reliability full-color organic EL sections can be created with high productivity, costs can be reduced (the same applies hereinafter).
  • the source region 120 and the channel region 1 made of a polycrystalline silicon thin film go through the above-described steps.
  • a gate insulating film 118 is formed, on which the gate electrodes 115 of the MOS TFTs 1 and 2 are formed by sputtering with Mo—Ta alloy or the like. It is formed by photolithography and etching technology, and at the same time, a gate line connected to the gate electrode of MOSTFF1 is formed.
  • an overcoat film (silicon oxide, etc.) by vapor phase growth method such as catalyst CVD (the same applies hereinafter), a sputtering film of Mo-Ta alloy, etc. and general-purpose photolithography and etching technology are used.
  • a source electrode 127 of M 0 STFT 2 and an earth line are formed, and an overcoat film (silicon oxide / silicon nitride laminated film) 136 is further formed.
  • RTA Rapid Thermal Anneal
  • a window is formed as shown in (3) of FIG. 47.
  • the drain electrode of MOS TFT 1 and the gate electrode of M ⁇ STFT 2 are connected by A1 wiring 1 28 containing 1% Si with sputtering deposition of A1 containing 1% Si and general-purpose photolithography and etching technology.
  • the source electrode of the MOS TFT 1 is connected to this electrode.
  • a source line consisting of Al with 1% Si is formed.
  • an overcoat film 130 (silicon oxide nonphosphine silicate glass / silicon nitride laminated film, etc.) 130 is formed, and the window of the drain of the MOS TFT 2 is opened. To form a cathode 13 of a light emitting portion connected to. After this, hydrogenation and sintering are performed.
  • an organic light emitting layer 132 and the like and anodes 134 and 135 are formed.
  • a known light emitting polymer is used in place of the organic light emitting layer in the element shown in FIG. 46 (B), it can be configured as a light emitting polymer display device (LEPD) driven by an active matrix. ).
  • LEPD light emitting polymer display device
  • FIGS. 48 (A) and (B) on the substrate 11 made of glass or the like, similar to the above-mentioned structural example I, based on the present invention,
  • the gate channel 1 17 of the switching MOS TFT 1 and the current driving MOS TFT 2 by the high crystallinity, large grain size polycrystalline silicon thin film with or without tin 12 0 and the drain region 12 1 are formed.
  • a gate electrode 115 is formed on the gate insulating film 118, and a source electrode 127 and drain electrodes 128 and 131 are formed on the source and drain regions.
  • the drain of the M ⁇ S TFT 1 and the gate of the MOS TFT 2 are connected via the drain electrode 128 and the insulating film 1 36 between the drain of the MOS TFT 2 13
  • a capacitor C is formed through the IGBT, and the source electrode 127 of the MOS TFT 2 extends to the anode 144 of the organic EL element. Note that an LDD portion may be formed in the switching MO STFT 1 to improve the switching characteristics.
  • Each MOS TFT is covered with an insulating film 130.
  • an organic EL element such as a green organic light emitting layer 13 2 (or a zigzag organic light emitting layer 133, A red organic light emitting layer (not shown) is formed, a cathode (first layer) 141 is formed so as to cover the organic light emitting layer, and a common cathode (second layer) 142 is formed on the entire surface. .
  • the organic EL display section of this structure has an organic EL light-emitting layer connected to the source of the current driving MOSTFT 2 and covering the anode 144 attached to the surface of the substrate 111 such as glass.
  • An EL light emitting layer is formed, a cathode 141 is formed so as to cover the organic EL light emitting layer, and a cathode 142 is formed on the entire surface.
  • the cathode covers the organic EL light emitting layer and the M ⁇ S TFT. That is, after forming, for example, a green light-emitting organic EL layer on the entire surface by a vacuum heating evaporation method or the like, a green light-emitting organic EL portion is formed by photolithography and dry etching.
  • the cathode (electron injection layer) 14 4 1 is finally formed in each part by magnesium: silver alloy.
  • the aluminum: lithium alloy is formed.
  • the whole surface is sealed with the cathode (electron injection layer) 142 formed further. Therefore, the invasion of moisture from the outside to the organic EL layer is prevented, especially by the cathode 142, which is applied to the entire surface, thereby preventing the deterioration of the organic EL layer which is vulnerable to moisture and the oxidation of the electrode. Reliability is possible (this is also the case with the structural example I in FIG. 46, since the entire surface is covered with the anode).
  • a black mask portion (chromium, chromium dioxide, etc.) 140 is formed around each pixel as shown in Fig. 48 (C), light leakage (crosstalk) Etc.) to improve contrast.
  • the black mask portion 140 is covered with an insulating film, for example, a silicon oxide film 144 (which may be formed of the same material at the same time as the gate insulating film 118). '
  • the gate electrodes 115 of the MOS STFTs 1 and 2 are formed thereon by a technique, and at the same time, a gate line connected to the gate electrode of the MOS STFT 1 is formed.
  • an overcoat film (silicon oxide, etc.) by vapor phase growth such as catalytic CVD
  • the MO STFT 2 is formed by sputtering using Mo-Ta alloy and general-purpose photolithography and etching techniques.
  • a drain electrode 13 1 and a V dd line are formed.
  • an overcoat film (silicon oxide / silicon nitride laminated film) 1 36 is formed by a vapor phase growth method such as catalytic CVD.
  • ion-implanted carrier impurities are activated by RTA (Rapd Thermal Anneal) treatment (eg, about 100 ° C., 10 to 30 seconds) using a halogen lamp or the like.
  • RTA Rapd Thermal Anneal
  • an overcoat film (silicon oxide / phosphine silicon glass Z silicon nitride laminated film, etc.) 130 is formed, hydrogenation and thin film processing are performed, and then the source portion of the MOSTFT 2 is subjected to general-purpose photolithography and etching techniques. Then, the anode 144 of the light emitting section connected to the source section of the MSTFT 2 is formed by sputtering such as ITO and general-purpose photolithography and etching techniques.
  • the organic light emitting layer 132 and the cathodes 141 and 142 are formed as described above.
  • a pixel is specified by an X-direction signal line and a Y-direction signal line, and a switch MOS TFT is turned on in the pixel, and the signal holding capacitor is turned on.
  • the image data is stored in the sensor.
  • the current control M ⁇ STFT is turned on, and a bias current corresponding to the image data flows from the power supply line to the organic EL element, and this emits light.
  • Vth fluctuates and the current value easily changes, and the image quality tends to fluctuate.
  • the carrier mobility is small, the current that can be driven with high-speed response is limited, and it is difficult to form a p-channel and even a small-scale CMOS circuit configuration.
  • a polycrystalline silicon TFT that is relatively easy to increase in area, has high reliability, has high carrier mobility, and can also have a CMOS circuit configuration is realized. can do.
  • the green (G) light-emitting organic EL layer, the blue (B) light-emitting organic EL layer, and the red (R) light-emitting organic EL layer are each formed to a thickness of 100 to 200 nm.
  • a sublimable material is formed by a vacuum heating evaporation method.
  • the organic EL layer includes a single-layer type, a two-layer type, a three-layer type, and the like. Here, an example of a three-layer type of a low molecular compound is shown.
  • Double layer type anode / hole transport layer / electron transport light emitting layer / cathode
  • the ITO transparent electrode which is the anode (hole injection layer) on the glass substrate and contacts the source of the current driving MOS TFT. It is formed by a vapor deposition method.
  • the hole transport layer is made of an amine compound (eg, triarylamine derivative, arylamine oligomer, aromatic tertiary amine, etc.)
  • an amine compound eg, triarylamine derivative, arylamine oligomer, aromatic tertiary amine, etc.
  • the light-emitting layer is composed of a green light-emitting material such as tris (8-hydroxyxylino) A1 complex (A1q).
  • the electron transport layer is composed of 1,3,4-oxaziazole derivative (OXD), 1,2,4-triazole derivative (TAZ), etc.
  • the electron injection layer which is the cathode, is preferably made of a material having a work function of 4 eV or less.
  • silver is added in an amount of 1 to 10 atomic% in magnesium to increase adhesion to an organic interface
  • lithium is added in a concentration of 0.5 to 1% in aluminum for stabilization.
  • the green pixel portions can mask the green pixel portions in the photoresist CC 1 4 of the electron injection layer is a cathode by a plasma etching gas such as ⁇ Ruminiumu:.
  • a plasma etching gas such as ⁇ Ruminiumu:.
  • an electron-transporting layer successively Emissive layer, e
  • the blue light-emitting organic EL layer is formed of a low molecular compound
  • a continuous electrode is formed on the IT ⁇ transparent electrode that is in contact with the source of the current driving TFT, which is the anode (hole injection layer) on the glass substrate. Then, it is formed by vacuum heating evaporation.
  • the hole transport layer is made of an amine compound (for example, a triarylamine derivative, an arylamine oligomer, an aromatic tertiary amine, etc.).
  • an amine compound for example, a triarylamine derivative, an arylamine oligomer, an aromatic tertiary amine, etc.
  • the light-emitting layer is a distyryl derivative such as DTVB i, which is a blue light-emitting material.
  • the electron transport layer is made of 1,3,4-oxadiazole derivative (TAZ) 1,2,4-triazole derivative (TAZ), etc.
  • the electron injection layer serving as the cathode is preferably made of a material having a work function of 4 eV or less.
  • silver is added in an amount of 1 to 10 atomic% in magnesium to increase adhesion to an organic interface
  • lithium is added in a concentration of 0.5 to 1% in aluminum for stabilization.
  • a blue pixel unit masks the blue pixel portion with a photoresist CC 1 4 gas or the like of the plasma etching by electron injection layer of an aluminum two ⁇ beam is a cathode:.
  • a photoresist CC 1 4 gas or the like of the plasma etching by electron injection layer of an aluminum two ⁇ beam is a cathode:.
  • continuous electronic The low molecular compound and the photoresist of the transport layer, the light emitting layer, and the hole transport layer are removed by oxygen plasma etching to form a blue pixel portion.
  • there is an aluminum: lithium alloy under the photoresist there is no problem even if the photoresist is etched.
  • the low-molecular compound layers of the electron transporting layer, the light emitting layer and the hole transporting layer have a larger area than the ITO transparent electrode of the hole injecting layer, and the cathode electron injecting layer formed on the entire surface in a later step.
  • Magnetic: silver alloy Do not short-circuit electrically.
  • the red light-emitting organic EL layer is formed of a low-molecular compound
  • the red light-emitting organic EL layer is continuously formed on the ITO transparent electrode that is in contact with the source of the current driving TFT, which is the anode (hole injection layer) on the glass substrate. It is formed by vacuum heating evaporation.
  • the hole transport layer is made of an amine compound (eg, triarylamine derivative, arylamine oligomer, aromatic tertiary amine, etc.)
  • the light-emitting layer is made of a red light-emitting material such as Eu (Eu (DBM) 3 (Phen)).
  • the electron transport layer is composed of 1,3,4-oxadiazole derivative ( ⁇ XD) 1,2,4-triazole derivative (TAZ), etc.
  • the electron injection layer which is the cathode, is preferably made of a material having a work function of 4 eV or less.
  • Silver is added in an amount of 1 to 10 atomic% in magnesium to increase adhesion to an organic interface, and lithium is added in a concentration of 0.5 to 1% in aluminum for stabilization.
  • red pixel portion To form the red pixel portion is masked red pixel portion in photoresist Bok CC 1 4 gas or the like of the plasma etching by electron injection layer of an aluminum two ⁇ beam is a cathode:.
  • To remove the lithium alloy successively The low-molecular compound and the photoresist of the electron transport layer, the light emitting layer, and the hole transport layer are removed by oxygen plasma etching to form a red pixel portion. At this time, there is no problem even if the photoresist is etched because there is an aluminum: lithium alloy under the photoresist.
  • the low-molecular compound layers of the electron transport layer, the light emitting layer, and the hole transport layer have a larger area than the I ⁇ transparent electrode of the hole injection layer, and the electron injection of the cathode formed on the entire surface in a later step. Avoid electrical shorts with the layer (magnesium: silver alloy). Thereafter, a common electron injection layer as a cathode is formed on the entire surface by vacuum heating evaporation.
  • the electron injection layer as the cathode is preferably made of a material having a work function of 4 eV or less.
  • silver is added in an amount of 1 to 10 atomic% in magnesium to increase adhesion to an organic interface
  • lithium is added in a concentration of 0.5 to 1% in aluminum for stabilization.
  • the film may be formed by sputtering.
  • the present invention is applied to a field emission type (field emission) display device (FED: Field Emission Display).
  • FED field emission
  • An example of the structure and a manufacturing example are shown below.
  • the example is a top gate type MOS TFT, but it goes without saying that a bottom gate type or a dual gate type M ⁇ STFT may be applied as described above.
  • FIGS. 50 (A), (B), and (C), according to this structural example I it was formed on a substrate 111 of glass or the like by the method described above based on the present invention.
  • the high crystallinity, large grain size polycrystalline silicon thin film containing or not containing tin enables the gate channel region 1 17, the source region 1 20 of the MOS TFT 1 for switching and the MOS TFT 2 for current drive
  • a drain region 121 is formed.
  • a gate electrode 115 is formed on the gate insulating film 118, and a source electrode 127 and a drain electrode 128 are formed on the source and drain regions.
  • the drain of MOSTFT 1 and the gate of MOSTFT 2 are connected via a drain electrode 128 and the capacitor C is connected between the drain of MOSTFT 1 and the source electrode 127 of MO STFT 2 via an insulating film 136. And the drain region 121 of MOSTFT 2 remains as it is. It also extends to the FEC (Field Emission Sword) of the FED element and functions as an emitter area 15 2. Note that an LDD section may be formed in the switching MO STFT to improve the switching characteristics.
  • Each MOSTFT is covered with an insulating film 130, and on this insulating film, a metal shielding film 1515 for grounding is formed in the same process using the same material as the gate lead electrode 150 of the FEC, It covers each MOS TFT.
  • an n-type polycrystalline silicon film 153 serving as a field emission emitter is formed on an emitter region 152 consisting of a polycrystalline silicon thin film, and further divided into mX n emitters.
  • the insulating films 118, 1337, 1336, and 130 are patterned so as to have an opening for the gate, and a gate extraction electrode 150 is deposited on the upper surface.
  • a substrate 157 such as a glass substrate formed with a phosphor 156 having a back metal 155 as an anode is provided, and a high vacuum is maintained between the FEC and the FEC. Have been.
  • the n-type polycrystalline silicon film 15 3 grown on the polycrystalline silicon thin film 15 2 formed according to the present invention is formed under the opening of the gate extraction electrode 150. Are exposed, and each functions as a surface emission type emitter of a thin film emitting electrons 154. That is, since the polycrystalline silicon thin film 152, which is the base of the emitter, is composed of grains having a large grain size (grain size of 100 nm or more), this is used as a seed. When the n-type polycrystalline silicon film 15 3 is grown by catalytic CVD or the like, the polycrystalline silicon film 15 3 grows with a larger grain size, and the surface has fine irregularities 1 which are advantageous for electron emission. It is formed to yield 5.8.
  • a polycrystalline diamond film a carbon thin film containing or not containing nitrogen, or a carbon thin film containing or not containing nitrogen
  • An electron emitter may be used, such as a large number of microprojection structures (eg, carbon nanotubes) formed on the substrate.
  • the emitter is a surface emission type composed of a thin film, its formation is easy, and the emitter performance is stable, and the life can be extended.
  • a metal shielding film at the ground potential 15 1 1 (this metal shielding film is connected to the extraction gate electrode) is placed on top of all active elements (including the peripheral driving circuit and the OS TFT and diode of the pixel display section). Same material as 150
  • the gas in the hermetic container is positively ionized by the electrons emitted from the emitter (field emission output source) 153 and charged up on the insulating layer, and this positive charge is transferred to the M ⁇ S under the insulating layer.
  • An unnecessary inversion layer is formed in the TFT. An extra current flows through an unnecessary current path consisting of this inversion layer, and a runaway of the emitter current occurs.
  • the metal shielding film 151 is formed on the insulating layer on the MOS TFT and the potential is lowered to the ground potential, the charge-up can be prevented, and the runaway of the emitter current can be prevented.
  • Emitter field emission output source
  • the phosphor emitted from phosphors 156 emits light due to the collision of the electrons emitted from the emitters, and this light generates electrons and holes in the gate channel of the MO STFT. This results in leakage current.
  • the metal shielding film 151 is formed on the insulating layer on the MOS TFT, light is prevented from being incident on the TFT, and no malfunction of the TFT occurs.
  • MOS TFT 1 and MOS TFT 2 and islands are formed in the emitter region, and a protective silicon oxide film 159 is formed on the entire surface by plasma CVD, catalytic CVD, or the like. The islands may be formed after forming the protective silicon oxide film.
  • a dose of 5 ⁇ 10 ′′ atoms Z cm 2 of polon ions 83 is entirely applied by ion implantation or ion doping. Doping, and set the concentration to 1 ⁇ 10 17 atoms Z cc.
  • the photoresist 82 is used as a mask, and phosphorus ions are added to the source-drain portions and emitter regions of the M ⁇ STFTs 1 and 2 by ion implantation or ion doping.
  • Emitta region 1 After the formation of 52, the protective silicon oxide film in the emitter region is removed by general-purpose photolithography and etching technology. At this time, the switching characteristics may be improved by forming an LDD region having a donor concentration of (1 to 5) X 10 18 at oms Z cc in the MOSTFT 1.
  • an appropriate amount ratio dopa cement such as monosilane and PH 3 (e.g. 1 0 2 ° at om s / cc)
  • An n-type polycrystalline silicon film with fine irregularities 158 on the surface is formed to a thickness of 1 to 5 m in the emitter region by mixed catalytic CVD or bias catalytic CVD, etc.
  • an n-type amorphous silicon film 160 is formed to a thickness of 1 to 5 m.
  • the amorphous silicon film 160 is selectively etched away by activated hydrogen ions or the like during the above-described catalytic AHA treatment, and the silicon oxide film 159 is removed. After the etching removal, a gate insulating film (silicon oxide film) 118 is formed by catalyst CVD or the like.
  • the gate electrodes 1 15 and M ⁇ STFT 1 of M0 STF T 1 and 2 are formed by a heat-resistant metal such as a Mo-Ta alloy by a sputtering method.
  • a heat-resistant metal such as a Mo-Ta alloy by a sputtering method.
  • an overcoat film (silicon oxide film, etc.) 13 7 an n-type doped with RTA (Rapid Thermal Anneal) treatment using a halogen lamp, etc.
  • the source electrode 127 and the ground line of the MO STFT 2 are formed of a heat-resistant metal such as a Mo—Ta alloy by a sputtering method.
  • an overcoat film (silicon oxide / silicon nitride laminated film, etc.) 136 is formed by plasma CVD, catalytic CVD, or the like.
  • windows of the source / drain portion of MO STFT 1 and the gate portion of MO STFT 2 are opened, and the drain of M ⁇ STFT 1 and the gate of MO STFT 2 are 1%.
  • hydrogenation and sintering are performed in a forming gas at 400 ° C. for 30 minutes.
  • a window of the GND line is opened.
  • the extraction gate electrode 150 and the metal shielding film 151 are formed by etching after Nb evaporation, and the electric field emission output part is opened with a window. Emitta 1 5 3 is exposed, and cleaned with the above-mentioned plasma or activated hydrogen ion of the catalyst AHA treatment.
  • FED field emission display
  • Field Emitter includes a Spindt-type molybdenum emitter, a cone-type silicon emitter, and a MIM tunneler.
  • mitters porous silicon emitters, diamond emitters, and surface conduction emitters, all of which can be integrated on a flat substrate.
  • the simple matrix drive uses a field emitter array arranged in an XY matrix as one pixel and controls the emission amount for each pixel to display an image.
  • the emission current of the emitter formed in the drain of the MOS TFT is controlled by the control gate.
  • the polycrystalline silicon film formed by the low pressure CVD has a small particle size, and the crystalline diamond film on the polycrystalline silicon film also has a small particle size, and the characteristics of the emitter are not good. Furthermore, plasma CVD does not provide a good crystalline diamond film due to insufficient reaction energy. Also, since the bonding property between the transparent electrode or the force electrode of the metal such as A1, Ti, and Cr and the conductive polycrystalline silicon film is poor, good electron emission characteristics cannot be obtained.
  • a large-grain polycrystalline silicon thin film formed according to the present invention can be formed on a substrate such as a low-strain-point glass, and has an emitter region connected to a drain of a current driving TFT.
  • the emitter region of one pixel display is divided into a plurality and the M ⁇ S TFT of the switching element is connected to each, even if one MOSTFT fails, the other MOSTFT operates,
  • One pixel display section always emits electrons, so high quality, high yield, and cost reduction can be achieved (the same applies hereinafter).
  • MOS TFTs there is no problem with the MO STFT having an electrically open defect, but it is a general measure to improve the yield that the MOS TFT with an electrical short is separated by laser repair.
  • the above configuration based on the invention can correspond to it, so high quality yield
  • the gate channel region of the MOSTFT 1 for switching and the MOS TFT 2 for current drive is formed by the high crystallinity, large grain size polycrystalline silicon thin film containing or not containing tin formed by the method described above.
  • a source region 120 and a drain region 121 are formed.
  • a gate electrode 115 is formed on the gate insulating film 118, and a source electrode 127 and a drain electrode 128 are formed on the source and drain regions.
  • the drain of the MOS TFT 1 and the gate of the MOS TFT 2 are connected via the drain electrode 128 and the insulating film 1 36 is connected between the drain of the MOS TFT 2 and the source electrode 127 of the MOS TFT 2.
  • Capacitor C is formed through the gate electrode, and the drain region 121 of the MOS TFT 2 is extended as it is to the FEC (field emission cathode) of the FED element and functions as an emitter region 152. . Note that the switching characteristics may be improved by forming an LDD portion in the MOST FT 1 for switching.
  • Each M ⁇ S FTT is covered with an insulating film 130.On this insulating film, a metal shield for grounding is formed using the same material and in the same process as the FEC extraction gate electrode 150. A film 15 1 is formed, covering each MOS TFT.
  • an n-type polycrystalline diamond film 163 serving as a field emission emitter is formed on an emitter region 152 made of a polycrystalline silicon thin film, and further divided into m ⁇ n emitters.
  • the insulating films 118, 13 7, 13 6 and 13 0 are etched so as to have an opening for the gate, and a gate extraction electrode 150 is deposited on the upper surface thereof.
  • a substrate 157 such as a glass substrate formed with a phosphor 156 having a back metal 155 as an anode is provided facing the FEC, and a high vacuum is applied between the FEC and the FEC. Is held.
  • the FEC having this structure is obtained by forming the n grown on the polycrystalline silicon thin film 15
  • the polycrystalline diamond film 16 3 is exposed and functions as a surface emission type emitter of a thin film that emits electrons 154. That is, since the polycrystalline silicon thin film 152 serving as the base of the emitter is composed of grains having a large grain size (grain size of 100 nm or more), the n-type polycrystalline is formed thereon as a seed.
  • the crystalline diamond film 163 is grown by catalyst CVD, etc., this polycrystalline diamond film 163 also grows with a large grain size, and the surface has fine irregularities 168 advantageous for electron emission It is formed as follows. Note that an electron emitter such as a carbon thin film containing or not containing nitrogen or a large number of fine protrusion structures (for example, carbon nanotubes) formed on the surface of a carbon thin film containing or not containing nitrogen may be used.
  • the emitter is a surface emission type composed of a thin film, its formation is easy, and the emitter performance is stable, and the life can be extended.
  • a metal shielding film of ground potential 15 1 1 (this metal shielding film is connected to the extraction gate electrode 1) is placed on top of all active elements (including the peripheral driving circuit and the MOS TFT and diode in the pixel display section). Since the same material as 50 (Nb, TiZMo, etc.) is formed in the same process, it is convenient in the process.) As described above, the metal shielding film 1 is formed on the insulating layer on the MOS TFT as described above. 51 is formed to drop to the ground potential to prevent charge-up, prevent runaway of emitter current, and since the metal shielding film 15 1 is formed on the insulating layer on the MOS TFT, Light incidence on the TFT is prevented, and no malfunction of the MOS TFT occurs. For this reason, it is possible to realize a high quality and highly reliable field emission display (FED) device.
  • FED field emission display
  • the ion implantation or ion doping method is used to implant polon ions 83 over the entire surface in a dose of SX l O ⁇ at omsZcm 2 . And set to an acceptor concentration of ixi 0 17 at oms / cc.
  • the photoresist 82 is used as a mask, and phosphorus ions are added to the source / drain portions and the emitter regions of the MOS TFTs 1 and 2 by ion implantation or ion doping.
  • the recon film is removed.
  • methane (CH 4 ) and an appropriate n-type dopant are mixed in an appropriate ratio using a polycrystalline silicon thin film 152 as a seed to form an emitter region.
  • an n + type polycrystalline diamond film 163 having fine irregularities 168 on the surface is formed in the emitter region by the catalyst C VD or the bias catalyst C VD, etc., and at the same time, the other silicon oxide films 159 and An n + type amorphous diamond film 170 is formed on the glass substrate 111.
  • an emitter region 163 of an n + -type crystalline diamond film is formed by catalytic CVD or the like using a large-diameter polycrystalline silicon thin film 152 as a seed.
  • n-type impurities are added to methane (CH 4 ).
  • Gas phosphorus is phos Fin PH 3
  • arsenic is arsine As H 3
  • antimony is stibine S bH 3, etc.
  • an appropriate amount of phosphine PH 3 is added and an n + type of about 5 X 102 Q to 1 X 10 atoms / cc is added.
  • Form a polycrystalline diamond film (100-500 nm thick).
  • an n + type amorphous diamond film 170 is formed on the other protective silicon oxide film, and this amorphous diamond film is a DLC film (Diamond Like).
  • the amorphous diamond film 170 is selectively etched away by activated hydrogen ions or the like during the above-described catalytic AHA treatment, and the silicon oxide film 159 is removed.
  • a gate insulating film (silicon oxide film, etc.) 118 is formed by catalytic CVD or the like.
  • the catalyst AHA treatment selectively reduces and etches the amorphous diamond film with high-temperature hydrogen molecules Z hydrogen atoms / activated hydrogen ions, etc., and at the same time, the n + -type multi-layer formed in the emitter region.
  • the amorphous component of the crystalline diamond film 163 is selectively reduced and etched to form an n + -type polycrystalline diamond film 163 having a high crystallization rate.
  • an emitter region 163 of an n + type polycrystalline diamond film having an infinite number of irregularities formed on the surface is formed.
  • the n + -type amorphous diamond film on the other protective silicon oxide film is selectively reduced and removed.
  • the above-mentioned catalytic CVD and AHA treatment should preferably be carried out in continuous operation from the viewpoints of contamination prevention and productivity.
  • the gate electrodes 1 and 15 of the MOS TFTs 1 and 2 and the gate electrode of the MOS TFT 1 are connected by a heat-resistant metal such as an M0-Ta alloy by sputtering.
  • a heat-resistant metal such as an M0-Ta alloy by sputtering.
  • the overcoat film (silicon oxide film, etc.) 1 3 7 After activating the n-type and p-type impurities doped by RTA (Rapid Thermal Anneal) treatment with a lamp, the source window of MOSTFT 2 is opened, and then a heat-resistant metal such as Mo-Ta alloy by sputtering is used. The second source electrode 127 and the ground line are formed. Further, an overcoat film (silicon oxide / silicon nitride laminated film, etc.) 136 is formed by plasma CVD, catalytic CVD, or the like.
  • the windows of the source / drain of the MOS TFT 1 and the gate of the MOS TFT 2 are opened, and the drain of the MOS TFT 1 and the gate of the MOS TFT 2 are opened.
  • the windows of the source / drain of the MOS TFT 1 and the gate of the MOS TFT 2 are opened, and the drain of the MOS TFT 1 and the gate of the MOS TFT 2 are opened.
  • the window of the GND line was opened. After that, it is hydrogenated in a forming gas at 400 ° C for 30 minutes and treated for one hour. Then, as shown in FIG. 55 (8), the extraction gate electrode 150 and the metal shielding film 1501 are formed by etching after depositing Nb, and the field emission cathode is opened to form a window. 63 is exposed and cleaned with activated hydrogen ion or the like in the above-mentioned catalytic AHA treatment.
  • the titanium Z molybdenum (T i / Mo) film or the niobium (N b) film is wet-etched with an acid-based etchant by a general-purpose photolithography and etching technique, and the silicon oxide film and the PSG film are etched with a hydrofluoric acid.
  • Etsu bets etching in a liquid, nitrided silicon film is removed by plasma etching such as CF 4.
  • the polycrystalline diamond film 163 on the field emission power source (emitter) part was treated with a catalyst AHA and cleaned, and organic dirt attached to fine irregularities on the film surface was removed. Moisture, oxygen / nitrogen / carbon dioxide, etc. are removed by high-temperature hydrogen molecules / hydrogen atoms / activated hydrogen ions etc. in the catalytic AHA treatment to increase electron emission efficiency.
  • the carbon-containing compound as a source gas used is, for example,
  • Paraffinic hydrocarbons such as methane, ethane, propane, and butane
  • Olefin hydrocarbons such as ethylene, propylene and butylene
  • Diolefin hydrocarbons such as butadiene
  • Alicyclic hydrocarbons such as cyclopropane, cyclobutane, cyclopentane, and cyclohexane
  • Aromatic hydrocarbons such as cyclobutadiene, benzene, toluene, xylene and naphthalene
  • Ketones such as acetone, getyl ketone and benzophenone
  • Alcohols such as methanol and ethanol
  • It may be a substance consisting only of carbon atoms, such as graphite, coal, coke, etc., and these may be used alone or in combination of two or more.
  • Inert gases that can be used are, for example, argon, helium, neon. Krypton, xenon, and radon.
  • the dopant for example, a compound containing boron, lithium, nitrogen, phosphorus, sulfur, chlorine, arsenic, selenium, beryllium, or a simple substance can be used, and the doping amount is 10 17 atoms / cc or more. May be.
  • the present invention is applied to a solar cell as a photoelectric conversion device.
  • the production example is described below.
  • an n-type low-crystalline silicon film 7A (100 ⁇ ) is formed on a metal substrate 111 of stainless steel or the like by plasma CVD or catalytic CVD. (Thickness: 200 nm).
  • an appropriate amount mixed with n-type de one dopant, such as PH 3 1 X 1 0 19 ⁇ 1 X 1 0 2 ° atoms / cc is contained in Monoshira down.
  • a refractory metal (T i, T a, Mo , W, alloys thereof, for example, M o-T a alloy) or a metal Shirisa Lee de (WS i 2, M o S i 2, T i S i 2, T a S i 2 , etc.) of the film (1 0 0 ⁇ 3 0 0 nm thickness) sputtering may be formed on a metal substrate or glass substrate by CVD or the like.
  • an i-type lower crystalline silicon film 18 OA (2 to 5 m thick) is formed by plasma CVD, catalytic CVD, or the like.
  • a p-type lower crystalline silicon film 18 A (100 to 200 nm thick) is formed by plasma CVD, catalytic CVD, or the like.
  • B 2 a p-type dopant such as H 6 and an appropriate amount mixed l X 1 0 19 ⁇ l X 1 0 2 ° at om s / cc is contained monosilane.
  • the insulating film 235 for the cover (silicon oxide film, silicon nitride film, silicon oxynitride film, silicon oxide / silicon nitride film) is formed by plasma CVD, catalytic CVD, or the like. ) To a thickness of 50 to 100 nm.
  • the entire lower crystalline silicon films 7A, 180A, and 18A are polycrystalline silicon films 7, 180 by annealing with the flash irradiation 222 of the flash lamp.
  • the impurities in each film are activated.
  • infrared cut filter It is necessary to optimize the flash irradiation conditions such as setting the substrate temperature to a higher level without flash.
  • the cover insulating film 235 is removed, and a hydrogenation treatment is performed at 400 at lh in a forming gas. Then, a transparent electrode (ITO (Indium Tin Oxide), IZO (Indium Zinc Oxide), etc.) 182 is formed to a thickness of 100 to 150 nm on the entire surface, and a metal mask is used to form a silver A comb-shaped electrode 183 having a thickness of 100 to 150 nm is formed.
  • ITO Indium Tin Oxide
  • IZO Indium Zinc Oxide
  • the above lower crystalline silicon film 7 A, 1 8 0A, 1 8 1 A, S n or other Group IV element (G e, P b) an appropriate amount of, for example, 1 X 1 0 18 ⁇ : LX 1
  • O 20 at oms Zc c irregularities existing at the polycrystalline grain boundaries may be reduced, and the film stress may be reduced.
  • the solar cell according to the present embodiment can form a photoelectric conversion thin film with high mobility and high conversion efficiency by using the polycrystalline silicon film having a large particle diameter according to the present invention, and has a good surface texture structure and a good back surface texture. Since the structure is formed, a photoelectric conversion thin film having a high light confinement effect and a high conversion efficiency can be formed. This can be advantageously used not only for a solar cell but also for a thin-film photoelectric conversion device such as a photosensitive drum for electrophotography.
  • FIG. 57 shows a first step of forming a lower crystalline semiconductor thin film containing or not containing at least one group IV element such as tin on a substrate, and A second step of performing pre-baking to heat to a temperature, and melting by a flash lamp array in an auxiliary heating state (Asist-baking) for heating the substrate to a temperature below its strain point. Or a third step of promoting crystallization of the lower crystalline semiconductor thin film by heating and cooling in a semi-molten or non-molten state; and A post-baking process until the substrate is cooled to a temperature equal to or lower than the strain point of the substrate, and a method of forming a semiconductor thin film or a method of manufacturing a semiconductor device. These steps indicate a sequence. These steps are preferably repeated.
  • the preheating treatment is performed at a temperature not lower than room temperature and lower than the strain point of the substrate, for example, at a temperature of 300 to 500 ° C. by a heating means such as a resistance heater or a halogen lamp. It is desirable to optimize the thickness and film quality by thin film deposition conditions (vapor phase growth, sputtering, vapor deposition, etc.), the material and size of the substrate, etc., for example, to be 5 to 20 minutes.
  • the auxiliary heating state is a temperature not lower than room temperature and lower than the strain point of the substrate, for example, 300 ° C. to 500 ° C., flash lamp annealing conditions, lower crystalline semiconductor thin film deposition conditions (gas phase It is desirable to optimize according to the film thickness and film quality by growth, sputtering, vapor deposition, etc., and the material and size of the substrate. In the post-heating holding, it is desirable to hold the substrate and the crystallized semiconductor thin film at least to a preheating temperature or an auxiliary heating temperature after flash lamp annealing, for example, for 1 to 10 minutes.
  • FIG. 58 shows that the flash irradiation light transmitted through the insulating film 300 for reducing and protecting light reflection and the lower crystalline semiconductor thin film 7A on the base 1 exhibits high absorption or high reflectivity
  • a light-shielding base film 301 having a higher thermal conductivity and electric conductivity than the base and having a light shielding property is formed on an area approximately equal to or greater than that of the lower crystalline semiconductor thin film 7A.
  • a transmissive or light-shielding buffer film 302 is formed, a lower crystalline semiconductor thin film 7A containing or not containing at least one kind of Group IV element such as tin in at least a base film region thereon.
  • an insulating film 300 for reducing and protecting light reflection is formed thereon, and a suitable pre-heating treatment (Pre-baking) of the substrate 1 and an auxiliary heating state (As is t-baking) are performed.
  • Pre-baking a suitable pre-heating treatment
  • As is t-baking
  • Post- (baking) a method of manufacturing a semiconductor thin film or semiconductor device that promotes crystallization of the lower crystalline semiconductor thin film 7A by heating and cooling in a molten or semi-molten or non-molten state by flash lamp annealing. is there.
  • coloring metals chromium, copper, etc.
  • refractory metals titanium, tantalum, molybdenum, tungsten, their alloys, such as molybdenum-tantalum alloys
  • metal silicides WS i 2, M o S i 2 T i S i 2, T a S i 2, C o S i, P d 2 S i, P t 2 S i, C r S i 2, N i S i, R h Si or the like is used as the base film 301.
  • high strain point (heat-resistant) glass such as quartz glass or crystallized glass or ceramics is suitable as the material of the substrate 1.
  • a thin crystalline semiconductor thin film such as a white metal ⁇ aluminum, aluminum alloy (1% silicon-containing aluminum alloy).
  • a white metal Z refractory metal laminated film aluminum Z molybdenum, etc.
  • a low strain point glass such as borosilicate glass, aluminosilicate glass, and tempered glass
  • a heat-resistant resin such as polyimide; and the like are suitable as the material of the substrate 1.
  • high-strain (heat-resistant) glass, ceramics, etc., such as Sekiei glass and crystallized glass can also be used.
  • a buffer film 302 is provided to prevent the base film 301 and the molten lower crystalline semiconductor thin film 7A from reacting by flash lamp annealing.
  • the buffer film may be omitted.
  • a new buffer film 302 need not be formed with a base film such as aluminum or a high melting point metal (such as a Mo—Ta alloy) covered with an insulating film by anodic oxidation.
  • an electrically insulating silicon oxide film As the buffer film 302, an electrically insulating silicon oxide film, a silicon oxynitride film, a silicon nitride film, a silicon oxide Z-silicon nitride laminated film, a silicon nitride Z-silicon oxide laminated film, a silicon oxide Z-silicon nitride oxide A recon laminated film is used.
  • low strain point glass such as borosilicate glass or aluminosilicate glass, fused silica glass, crystallized glass, or heat-resistant resin is used for substrate 1, diffusion of impurities (Na ions, etc.) from the substrate
  • silicon nitride films such as silicon oxynitride film, silicon nitride film, silicon oxide Z silicon nitride film, silicon nitride Z silicon oxide film, silicon oxide Z silicon nitride film and silicon oxide film It is desirable to use.
  • the lower crystalline semiconductor thin film 7A is formed only on the base film region to prevent the outflow of molten silicon and form a polycrystalline or single crystalline silicon thin film only on the base film region. can do.
  • Fig. 59 shows a shape that is at least as large as the lower crystalline semiconductor thin film 7A containing or not containing at least one group IV element such as tin, and partially protruding linearly.
  • a base film 301 is patterned on 301A is shown.
  • the crystal growth nuclei are formed by dissipating heat from the lower crystalline semiconductor thin film 7A in a molten, semi-molten, or non-molten state by flash lamp annealing from the protruding shape portion 301A of the base film 301.
  • the whole can be crystallized in any crystal orientation.
  • the protruding part 301A dissipates more heat than the other parts and creates a trigger (seed, nucleus) for recrystallization.
  • the crystalline semiconductor thin film 7 can be formed.
  • the insulating film 300 for reducing light reflection and protecting at the time of flash lamp annealing is an electrically insulating film that transmits at least ultraviolet rays, or may be used as a gate insulating film.
  • Examples of the electrically insulating film that transmits at least ultraviolet rays include, for example, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, a silicon oxide zirconium silicon nitride laminate film, a silicon nitride silicon oxide laminate film, and a silicon oxide zirconium nitride nitride.
  • a silicon oxide film, a silicon nitride film, a silicon oxynitride film, a silicon nitride oxide silicon nitride film, a silicon nitride silicon nitride oxide film, and a silicon oxide film can be used as the gate insulating film. Silicon non-nitride Z-silicon oxide laminated film.
  • the light reflection reducing and protecting insulating film 300 can also be used as a gate insulating film.
  • the melting or semi-melting heating and cooling of flash lamp annealing in an oxidizing atmosphere allows cooling of at least one of the Group IV elements such as tin.
  • an oxide insulating film silicon oxide film, silicon oxynitride film, etc.
  • this oxidized insulating film can be used as a gate insulating film or a protective film.
  • a polycrystal containing or not containing at least one of Group IV elements such as tin on a low strain point glass substrate, a high strain point glass substrate, or a heat resistant resin substrate 1 formed by flash lamp annealing.
  • Group IV elements such as tin on a low strain point glass substrate, a high strain point glass substrate, or a heat resistant resin substrate 1 formed by flash lamp annealing.
  • This oxide-based insulating film can be used as a gate insulating film or a protective film.
  • a polycrystalline or single-crystal semiconductor thin film containing or not containing at least one of Group IV elements such as tin on the high strain point glass substrate 1 formed by flash lamp annealing is oxidized in an oxidizing atmosphere.
  • Oxidized insulating films silicon oxide films, silicon oxynitride films, etc. are formed by high-temperature thermal oxidation in medium (air, oxygen, ozone, water vapor, N ⁇ , N 20, etc.).
  • An oxide-based insulating film can also be used as a gate insulating film or a protective film.
  • an oxidizing atmosphere air, oxygen, ozone, water vapor, NO, N 2 o, etc.
  • the above-described conditions such as the above-described vapor deposition methods such as catalytic CVD and plasma CVD and the number of repetitions of flash lamp annealing, flash irradiation time, and substrate temperature may be changed in various ways. It is not limited to things.
  • the present invention is suitable for an M-STFT such as an internal circuit such as a display unit, a peripheral driving circuit, a video signal processing circuit, and a memory circuit.
  • an M-STFT such as an internal circuit such as a display unit, a peripheral driving circuit, a video signal processing circuit, and a memory circuit.
  • the active area of elements such as diodes, resistance and capacitance
  • Passive regions such as (capacitance), wiring, and inductance can be formed of the polycrystalline semiconductor thin film or the single crystalline semiconductor thin film according to the present invention.
  • the present invention forms a lower crystalline semiconductor thin film on a substrate, applies a flash lamp to the lower crystalline semiconductor thin film, and heats and cools the molten or semi-molten or non-molten state. Since the crystallization of the lower crystalline semiconductor thin film is promoted to form a polycrystalline or single crystalline semiconductor thin film, the following remarkable functions and effects (1) to (10) can be obtained. .
  • a high irradiation energy is given to a lower crystalline semiconductor thin film such as lower crystalline silicon by flash lamp annealing which can perform flash irradiation once or several times repeatedly in a short time of arbitrary sec to msec, This is heated or cooled in a molten or semi-molten or non-molten state, and preferably cooled slowly, so that it has high carrier mobility with large grain size, polycrystalline or monocrystalline such as high quality polycrystalline silicon thin film.
  • Semiconductor thin films can be obtained, productivity can be greatly improved, and significant cost reductions can be achieved.
  • Flash lamp annealing is performed by combining an arbitrary number of lamps and their flash-type discharge mechanisms, for example, once or as many times as necessary for a large area of 1100 mm ⁇ 100 mm.
  • Repetitive flash irradiation 2 200 mm x 200 mm square flash irradiation light is scanned with a galvanometer scanner, and if necessary, flash irradiation with overlap lap scanning, 3 200
  • the flash light irradiation position which is focused and shaped into a square shape of 0 mm X 200 mm, is fixed, and the substrate is moved in steps and repeats, overlapping scanning is performed as necessary, and the flash irradiation is performed.
  • Substrate or flash irradiation light can be moved in any direction and at any speed to control the heating, melting and cooling rates, and it is possible to polycrystallize or crystallize any large-area lower crystalline silicon thin film etc. in a very short time. Extremely high productivity and significant cost reduction.
  • Adjusting the wavelength of flash lamp annealing (change of gas filling, changing the filling gas, etc.) according to the thickness of the lower crystalline semiconductor thin film, the heat resistance temperature of the substrate such as glass, the desired crystal grain size (carrier mobility) hardly control the irradiation intensity, irradiation time, etc., by adopting a heat ray reduction filter or heat ray cutoff filter, changing discharge conditions, etc., and reproduce high carrier mobility, high quality polycrystalline silicon thin film, etc. Obtained with good productivity and high productivity.
  • Flash lamps such as xenon lamps, xenon-mercury lamps, krypton lamps, krypton-mercury lamps, xenon-krypton lamps, xenon krypton-mercury lamps, metal halide lamps, etc.
  • XeCl, KrF It is much cheaper than the excimer laser oscillator of the excimer laser equipment, etc. Since maintenance is simple, drastic cost reductions can be achieved by reducing productivity pro- duction costs.
  • the flash lamp annealing device which mainly consists of a flash lamp and a discharge circuit, has a simpler structure than the excimer laser annealing device, and therefore is inexpensive and can reduce costs.
  • flash lamp annealing of strong ultraviolet light using a heat ray reduction filter or a heat ray cutoff filter can be applied at a low temperature (200 to 400 ° C), so it is inexpensive and easy to increase in size.
  • Low strain point glass such as acid glass and borosilicate glass
  • heat-resistant resin such as polyimide
  • top-gate type but also bottom-gate type, dual-gate type and back-gate type MO STFT can obtain polycrystalline semiconductor film or single-crystal semiconductor film with high carrier mobility.
  • This high performance High-speed, high-current-density semiconductor devices and electro-optical devices using semiconductor films, as well as highly efficient solar cells, etc., can be manufactured.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Mechanical Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Electromagnetism (AREA)
  • Inorganic Chemistry (AREA)
  • Recrystallisation Techniques (AREA)

Description

明細書 半導体薄膜の形成方法、 半導体装置及び電気光学装置の製造方法、 これ らの方法の実施に使用する装置、 並びに半導体装置及び電気光学装置 技術分野
本発明は、 基体上に多結晶性シリコン又は単結晶性シリコンなどの多 結晶性又は単結晶性半導体薄膜を結晶成長させる方法及びその装置、 そ の多結晶性又は単結晶性半導体薄膜を基体上に有する半導体装置及び電 気光学装置の製造方法及びその装置、 並びに半導体装置及び電気光学装 置に関するものである。 背景技術
従来、 MO S F ET (Me tal-Oxi de-Serai conduct or Field Ef fect Transistor) である例えば MO S T F T (Thin Film Transistor = 薄膜絶縁ゲート型電界効果トランジスタ） のソー 、 ドレイン及びチヤ ン''ネル領域を多結晶シリコン膜で形成するに際し、 プラズマ CVD (C VD ： Chemical Vapor Depos i t i on =化学的気相成長法） や減圧 CV D法、 触媒 CVD法等の気相成長法、 固相成長法、 液相成長法、 エキシ マレーザ一ァニール法等が用いられている。
プラズマ C VD法、 減圧 CVD法等により形成したアモルファス又は 微結晶シリコン膜は、 特開平 7— 1 3 1 0 3 0号、 特開平 9— 1 1 6 1 5 6号、 特公平 7 — 1 1 8 44 3号にみられるように、 単に高温ァニー ル又はエキシマレ一ザーァニール （E LA : Excimer Laser Anneal) 処理することにより、 多結晶シリコン膜化でキャリア移動度の改善を図 つてきたが、 この方.法では 8 0〜 1 2 0 c m2/V · s e c程度のキヤ リァ移動度を得るのが限界であった。
しかし、 プラズマ C VD法によるアモルファスシリコン膜の E L Aで 得られた多結晶シリコン膜を用いる MO S T FTの電子移動度は、 1 0 0 c mVV · s e c前後であり、 高精細化にも対応できるので、 最近 は駆動回路一体型の多結晶シリコン MO S TFTを用いた L CD
(Liquid Crystal Display 液晶表示装置） が注目されている （特 開平 6— 24243 3号参照） 。 エキシマレーザーァニール法は、 Xe C 1エキシマレーザー等の短波長、 短パルスレーザーを試料に照射して 短時間に溶融結晶化する方法であるが、 アモルファスシリコン膜へのレ 一ザ一光照射によりガラス基板を損傷させることなく多結晶化でき、 高 スループットが期待される。
しかし、 上記した ELAによる多結晶シリコン M〇S TFTの製法で は、 結晶化速度が n s e cオーダーと早いために、 得られる結晶粒径 はせいぜい 1 00 nm程度である。 そのために、 短波長、 短パルスレー ザ一照射時に、 基板温度を 40 0 °C程度に加熱して、 結晶成長を阻害す る水素、 酸素等を十分に除去し、 凝固速度を制御する方法でも粒径が 5 0 0 nm以上の結晶は難しい。 そこで、 レ一ザ一照射回数を数回以上、 例えば 5回、 30回以上として結晶成長を起こさせるエネルギーを十分 に与え、 大粒径多結晶シリコン膜化が行われている。 しかし、 エキシマ レーザー出力の安定性や、 生産性、 大型化による装置価格の上昇、 歩留 /品質低下等の問題が山積しており、 特に、 lmX lmの大型ガラス基 板になると、 前記の問題が拡大して性能 Z品質向上とコストダウンが一 層難しくなる。
最近、 特開平 1 1一 9 7 3 5 3号等にみられるように、 45 0〜 6 0 0°C、 4〜 1 2時間の加熱処理で、 結晶化を助長する触媒元素 （N i、 F e、 C o等） を非晶質シリコン膜内に拡散させて、 結晶性シリコン膜 を形成する方法が提案されている。 しかし、 この方法では、 触媒元素が 形成された結晶性シリコン膜に残存するので、 特開平 8— 339 9 6 0 号等にみられるように、 この触媒元素を除去 （ゲッ夕リング） するため に、 塩素などのハロゲン元素を含有する雰囲気で加熱処理する方法、 リ ンを結晶性シリコン膜に選択的に添加して加熱処理する方法、 触媒元素 を含有する結晶性シリコン膜をレーザ光又は強光で照射して触媒元素を 拡散し易い状態にして、 選択的に添加した元素で触媒元素を吸い取らせ る方法等が提案されているが、 工程が複雑、 ゲッタリング効果が十分で はなく、 シリコン膜の半導体特性を損ない、 作製する素子の安定性、 信 頼性が損なわれてしまう。
また、 固相成長法による多結晶シリコン MOS TFTの製法では、 6 0 0 °C以上での十数時間のァニールと、 約 1 00 o°cでの熱酸化のゲ一 ト S i〇2の形成が必要なために、 半導体製造装置を採用せざるを得な い。 このために、 基板サイズは、 ゥェ一ハサイズ 8〜 1 2インチ φ が 限界であり、 また高耐熱性で高価な合成石英ガラスを採用しなければな らず、 コストダウンが難しく、 E VFやデータ/ AVプロジェクタに用 途が限定されている。
近時、 ガラス基板のような絶緣性基板上に、 多結晶シリコン膜、 窒化 シリコン膜等を低温で作製し得る優れた熱 CVDである触媒 CVD法が 開発され （特公昭 6 3— 403 14号、 特公平 8 - 2 50438号参 照） 、 実用化の検討が推進されている。 触媒 CVD法においては、 結晶 化ァ二一ルなしで、 3 0 c mW - s e c程度のキヤリァ移動度を得 ているが、 良質な M 0 S T F Tデバイスを作製するにはまだ不十分であ る。 そして、 ガラス基板上に多結晶シリコン膜を形成すると、 成膜条件 次第では初期のアモルファスシリコンの遷移度 （厚さ 5〜 1 0 nm) が 形成されやすいので、 ボトムゲート型 M O S T F Tとした場合は所望の キヤリァ移動度は得にくい。 一般に駆動回路一体型の多結晶シリコン Μ O S T F Tを用いた L C Dは、 ボトムゲート型 M O S T F Tが歩留及び 生産性の面で製造し易いが、 この問題がネックとなってくる。
本発明の目的は、 高結晶化率で高品質の多結晶シリコン等の多結晶性 又は単結晶性半導体薄膜を容易かつ低コストに、 しかも大面積に形成可 能な方法と、 この方法を実施する装置を提供することにある。
本発明の他の目的は、 こうした多結晶性又は単結晶性半導体薄膜を構 成部分として有する M O S T F T等の半導体装置及び電気光学装置の製 造方法と、 この方法を実施する装置、 並びに半導体装置及び電気光学装 置を提供することにある。 発明の開示
本発明は、 基体上に多結晶性又は単結晶性半導体薄膜を形成し、 或い は基体上に多結晶性又は単結晶性半導体薄膜を有する半導体装置を製造 する際、 前記基体上に低級結晶性半導体薄膜を形成する第 1工程と、 前 記低級結晶性半導体薄膜にフラッシュランプアニールを施して、 溶融又 は半溶融又は非溶融状態の加熱と冷却により前記低級結晶性半導体薄膜 の結晶化を促進する第 2工程とを有する、 半導体薄膜の形成方法又は半 導体装置の製造方法に係るものである。
また、 本発明は、 本発明の方法を実施する装置として、 前記基体上に 低級結晶性半導体薄膜を形成するための第 1手段と、 前記低級結晶性半 導体薄膜にフラッシュランプアニールを施して、 溶融又は半溶融又は非 溶融状態の加熱と冷却により前記低級結晶性半導体薄膜の結晶化を促進 するための第 2手段とを有する、 多結晶半導体薄膜又は単結晶性半導体 薄膜の形成装置、 又は半導体装置の製造装置を提供するものである。 また、 本発明は、 各色用の有機又は無機エレクトロルミネセンス層の 下層にそれぞれ、 '前記多結晶性又は単結晶性半導体薄膜からなる M O S T F Tのドレイン又はソースと接続された陰極又は陽極を有し、 前記 M O S T F T及びダイォードを含む能動素子上も前記陰極が覆い、 或いは 前記各色用の有機又は無機エレクトロルミネセンス層の各層上及び各層 間の全面に共通の前記陰極又は陽極が被着されている電気光学装置を提 供するものである。
また、 本発明は、 フィールドェミッションディスプレイ （.F E D ) の エミッ夕が、 前記多結晶性又は単結晶性半導体薄膜からなる M〇 S T F 丁のドレインに前記多結晶性又は単結晶性半導体薄膜を介して接続され ると共に前記多結晶性又は単結晶性半導体薄膜上に成長された n型多結 晶性半導体膜又は多結晶性ダイヤモンド膜又は窒素含有又は非含有の炭 素薄膜、 又は窒素含有又は非含有の炭素薄膜表面に形成した多数の微細 突起構造 （例えば、 カーボンナノチューブ） などによって形成されてい る電気光学装置も提供するものである。
本発明によれば、 基体上に低級結晶性半導体薄膜を形成し、 この低級 結晶性半導体薄膜にフラッシュランプアニールを施して、 溶融又は半溶' 融又は非溶融状態の加熱と冷却により前記低級結晶性半導体薄膜の結晶 化を促進して、 多結晶性又は単結晶性半導体薄膜を形成しているので、 次の （ 1 ) 〜 （1 0 ) に示す顕著な作用効果が得られる。
( 1 ) 任意の s e c〜m s e cの短時間での 1回又は数回繰り返し のフラッシュ照射を行えるフラッシュランプアニールにより、 高 い照射エネルギーを低級結晶性シリコン等の低級結晶性半導体薄 膜に与え、 これを溶融又は半溶融状態に加熱し或いは非溶融状態 で加熱し、 冷却することにより、 大粒径の高キャリア移動度、 高 品質の多結晶性シリコン膜等の多結晶性又は単結晶性半導体薄膜 が得られ、 生産性が大幅に向上し、 大幅なコストダウンが可能と なる。
(2) フラッシュランプアニールは、 任意の本数のランプとそのフラ ッシュ式放電機構を組み合わせることにより、 例えば① 1 0 0 0' mmX 1 0 0 0mmの大面積を一括して、 1回又は必荽回数繰り 返してフラッシュ照射する、 ② 20 OmmX 2 0 Omm正方形状 に集光整形したフラッシュ照射光をガルバノメ一夕スキャナで走 查させ、 必要に応じてォ一バーラップスキヤニングでフラッシュ 照射する、 ③ 20 OmmX 200 mm正方形状に集光整形したフ ラッシュ光照射位置を固定し、 基板をステップ &リピートで移動 させて必要に応じてオーバーラップスキャニングしてフラッシュ 照射する、 というように、 基板又はフラッシュ照射光を任意の方 向と速度で移動させて、 加熱溶融及び冷却速度をコントロールし. 任意の大面積の低級結晶性シリコン膜等を極めて短時間に多結晶 化又は単結晶化できるので、 極めて生産性が高く、 大幅なコスト ダウンが実現する。
(3) フラッシュ照射光を任意の線状、 長方形又は正方形状又は円形 状に集光整形して照射することにより、 照射強度、 つまり溶融効 率及びスループット向上と結晶化の均一性向上によるキヤリァ移 動度のパラツキ低減が図れる。
(4) フラッシュランプアニールにより結晶化させた多結晶性シリコ ン等の膜上に低級結晶性シリコン等の膜を積層し、 再度このフラ ッシュランプアニールで結晶化する方法を繰り返すことにより、 m単位の厚みで大粒径での高キヤリァ移動度、' 高品質の多結晶 性シリコン膜等を積層形成できる。 これにより、 MOS L S Iの みならず、 高性能、 高品質のパイポーラ L S I、 CMOSセンサ. CCDエリア/ ^リニアセンサ、 太陽電池等も形成できる。
(5) 低級結晶性半導体薄膜の膜厚、 ガラス等の基板の耐熱温度、 希 望の結晶粒径 （キャリア移動度） 等に応じて、 フラッシュランプ ァニールの波長調整 （封入ガス気体の変更、 放電条件の変更、 熱 線低減フィル夕又は熱線遮断フィルタ採用など） 、 照射強度、 照 財時間等のコントロールが容易であるので、 高キヤリア移動度、 高品質の多結晶性シリコン膜等が高生産性で得られる。
(6) キセノンランプ、 キセノン一水銀ランプ、 クリプトンランプ、 クリプトン一水銀ランプ、 キセノン一クリプトンランプ、 キセノ ン—クリプトン一水銀ランプ、 メタル八ライ ドランプ等のフラッ シュランプアニールのランプは、 繰り返し発光に耐え得るランプ であり、 X e C l、 K r F等のエキシマレーザ一ァニール装置の エキシマレーザー発振器に比べてはるかに安価であり、 長寿命で メンテナンスが簡単であるので、 大幅なコストダウンが可能であ
, る。
(7) 主にフラッシュランプと放電回路で構成されるフラッシュラン プア二一ル装置は、 エキシマレ一ザーァニール装置に比べて、 簡 単な構造の装置であるから、 安価であり、 コストダウンが可能で ある。
(8) X e C l、 K r F等のエキシマレ一ザーァニール処理は n s e cオーダ一のパルス発振型レーザーを用いるので、 その出力の安 定性に課題があり、 照射面のエネルギー分布のばらつき、 得られ た結晶化半導体膜のばらつき、 T F Tごとの素子特性のばらつき が見られる。 そこで、 40 0 °C程度の温度を付与しつつエキシマ レーザーパルスを例えば 5回、 3 0回などの多数回照射する方法 が採られているが、 それでも、 照射ばらつきによる褚晶化半導体 膜及び T FT素子特性のばらつき、 スループット低下での生産性 低下によるコス卜アップがある。 これに対してフラッシュランプ ァニールでは、 上記 （2) のように例えば 1 0 0 OmmX 1 0 0 0 mmの大面積を s e c〜m s e cオーダーのパルスで一括 フラッシュ照射できるので、 照射面のエネルギー分布のばらつき. 得られた結晶化半導体膜のばらつき、 T F Tごとの素子特性のば らつきが少なく、 高いスループッ卜での高生産性によるコストダ ゥンが可能である。
( 9) 特に、 銅粉末、 鉄粉末等の熱線吸収材を含有させたカラーフィ ル夕ガラス （熱線吸収フィルタ） 又は I TO膜等の赤外線反射膜 をコーティングしたコールドミラ一/コールドフィルタ又は両者 を組み合わせたフィルタ （熱線吸収フィルタに赤外線反射膜をコ 一ティングしたもの等） などの少なくとも赤外線を遮断又は低減 する熱線遮断フィルタ又は熱線低減フィルタを用いた強い紫外線 光のフラッシュランプアニールでは低温 （2 0 0〜40 0°C) で 適用できるので、 安価であって大型化が容易なアルミノけい酸ガ ラス、 ほうけい酸ガラス等の低歪点ガラスやポリイミド等の耐熱 性樹脂を採用でき、 軽量化とコストダウンを図れる。
( 1 0) トップゲート型のみならず、 ボトムゲ一ト型、 デュアルゲート 型及びバックゲ一ト型 MO S TF Tでも、 高いキヤリァ移動度の 多結晶性半導体膜又は単結晶性半導体膜等が得られるために、 こ の高性能の半導体膜を使用した高速、 高電流密度の半導体装置、 電気光学装置、 更には高効率の太陽 β池等の製造が可能となる。 例えば、 シリコン半導体装置、 シリコン半導体集積回路装置、 フ ィールドエミッションディスプレイ （FED) 装置、 シリコン一 ゲルマニウム半導体装置、 シ.リコン—ゲルマニウム半導体集積回 路装置、 炭化ゲイ素半導体装置、 炭化ゲイ素半導体集積回路装置、 I I I— V及び I I一 V I族化合物半導体装置、 I I I— V及び I I一 V I 族化合物半導体集積回路装置、 多結晶性又は単結晶性ダイヤモン ド半導体装置、 多結晶性又は単結晶性ダイヤモンド半導体集積回 路装置、 液晶表示装置、 エレクトロルミネセンス (有機 無機） 表示装置、 発光ポリマー表示装置、 発光ダイオード表示装置、 光 センサ一装置、 C C Dエリア/リニアセンサ装置、 C M O Sセン サ装置、 太陽電池装置等が製造可能である。
なお、 本発明において、 上記の低級結晶性半導体薄膜とは、 後述の定 義のように、 アモルファス (非晶質） からなる構造、 微結晶 （グレイン サイズでは通常 1 0 n m以下） からなる構造、 微結晶も含有するァモル ファス （非晶質） をべ一スとした構造、 アモルファス (非晶質） も含有 する微結晶をベースとした構造、 更にアモルファス （非晶質） 及び微結 晶も含有する多結晶をベースとした構造から主としてなり、 上記の多結 晶性半導体薄膜は、 そうしたアモルファス成分が除去された大粒径 （グ レインサイズでは通常、 数 1 0 0 n m以上） の多結晶をベースとし、 微 結晶も含有する構造から主としてなる。 また、 上記の単結晶性半導体膜 は、 単結晶シリコン等の単結晶半導体はもちろん、 単結晶化合物半導体 (例えば単結晶ガリウムヒ素） や単結晶シリコン一ゲルマニウムを含む 概念であり、 単結晶性とは、 亜粒界や転移を含有する単結晶についても これを含めた概念と定義する。 また、 上記の多結晶性ダイヤモンド膜は、 アモルファス （非晶質） ダイヤモンドをほとんど含有せず、 微結晶ダイ ャモンド及び多結蟲ダイヤモンドを含有する結晶性ダイヤモンド膜とす る。 図面の簡単な説明
第 1図は、 本発明の第 1の実施の形態による MOS T FTの製造プロ セスを工程順に示す断面図である。
第 2図は、 同、 製造プロセスを工程順に示す断面図である。
第 3図は、 同、 製造プロセスを工程順に示す断面図である。
第 4図は、 同、 製造プロセスを工程順に示す断面図である。
第 5図は、 同、 製造に用いる触媒 CVD用の装置の一状態での概略断 面図である。
第 6図は、 苘、 装置の他の状態での概略断面図である。
第 7図は、 同、 フラッシュランプアニール用の装置の概略断面図であ る。
第 8図は、 同、 フラッシュランプの分光特性を示すグラフである。 第 9図は、 同、 フラッシュランプアニール用の装置の一部分の概略断 面図である。
第 1 0図は、 同、 フラッシュランプアニール用の装置を各種示す概略 断面図、 側面図又は平面図である。
第 1 1図は、 同、 フラッシュランプアニール用の装置の他例の概略断 面図及び平面図である。
第 1 2図は、 同、 フラッシュランプを各種示す概略図である。
第 1 3図は、 同、 トリガー電極を設けたフラッシュランプを例示する 正面図及び平面図である。
第 1 4図は、 同、 クラスタ方式の MOS TFTの製造装置の概略図で ある。
第 1 5図は、 同、 インライン方式の MOS TFTの製造装置の概略図 である。 第 1 6図は、 同、 クラスタ方式の M O S T F Tの製造装置の他例の概 略図である。
第 1 7図は、 同、 フラッシュランプアニール用の装置の他例の概略断 面図及び平面図である。
第 1 8図は、 同、 フラッシュランプアニールのフラッシュ照射の一形 態を示す説明図とグラフである。
第 1 9図は、 同、 他の形態を示すグラフである。
第 2 0図は、 同、 フラッシュ照射時の放電電流波形を各種示すグラフ である。
第 2 1図は、 同、 他の形態を示すグラフである。
第 2 2図は、 同、 更に他の形態を示すグラフである。
第 2 3図は、 同、 フラッシュランプの充放電回路の等価回路図である, 第 2 4図は、 同、 フラッシュランプアニール時の他の形態を示す概略 断面図である。
第 2 5図は、 同、 サンプル Aの S E M写真である。
第 2 6図は、 同、 サンプル Bの S E M写真である。
第 2 7図は、 同、 サンプル Cの S E M写真である。
第 2 8図は、 同、 サンプル Aのラマンスペクトル図である。
第 2 9図は、 同、 サンプル Bのラマンスペクトル図である。
第 3 0図は、 同、 サンプル Cのラマンスペクトル図である。
第 3 1図は、 同、 フラッシュランプアニール用の装置の他例の概略断 面図である。
第 3 2図は、 同、 フラッシュランプアニール用の装置の他例の概略断 面図である。
第 3 3図は、 同、 フラッシュランプアニール用の装置の他例の概略断 面図である。 第 34図は、 本発明の第 2の実施の形態による L CDの製造プロセス を工程順に示す断面図である。
第 3 5図は、 同、 製造プロセスを工程順に示す断面図である。
第 36図は、 同、 製造プロセスを工程順に示す断面図である。
第 3 7図は、 同、 L CDの全体の概略レイアウトを示す斜視図である, 第 3 8図は、 同、 L C Dの等価回路図である。
第 3 9図は、 同、 L CDの他の製造プロセスを工程順に示す断面図で あ 。
第 40図は、 同、 製造プロセスを工程順に示す断面図である。
第 4 1図は、 同、 L CDの M〇 S T F Tを各種示す断面図である。
第 42図は、 同、 L CDの他の製造プロセスを工程順に示す断面図で ある。
第 43図は、 同、 グラフォェピタキシャル成長を説明するための概略 図である。
第 44図は、 同、 各種段差形状を示す概略断面図である。
第 45図は、 同、 L CDの他の製造プロセスを工程順に示す断面図で ある
第 46図は、 本発明の第 3の実施の形態による有機 EL表示装置の要 部の等価回路図 （A) 、 同要部の拡大断面図 （B) 及び同画素周辺部の 断面図 （C) である。
第 47図は、 同、 有機 EL表示装置の製造プロセスを工程順に示す断 面図である。
第 48図は、 同、 他の有機 EL表示装置の要部の等価回路図 （A) 、 同要部の拡大断面図 （B) 及び同画素周辺部の断面図 （C) である。
第 49図は、 同、 有機 EL表示装置の製造プロセスを工程順に示す断 面図である。 第 5 0図は、 本発明の第 4の実施の形態による F EDの要部の等価回 路図 （A) 、 同要部の拡大断面図 （B) 及び同要部の概略平面図 （C) である。
第 5 1図は、 同、 FEDの製造プロセスを工程順に示す断面図である 第 5 2図は、 同、 製造プロセスを工程順に示す断面図である。
第 5 3図は、 同、 他の F EDの要部の等価回路図 （A) 、 同要部の拡 大断面図 （B) 及び同要部の概略平面図 （C) である。
第 5 4図は、 同、 F EDの製造プロセスを工程順に示す断面図である, ' 第 5 5図は、 同、 製造プロセスを工程順に示す断面図である。
第 5 6図は、 本発明の第 5の実施の形態による太陽電池の製造プロセ スを工程順に示す断面図である。
第 5 7図は、 本発明の他の実施の形態によるフラッシュランプア二一 ル時の基板加熱シーケンスを示すダイヤグラムである。
第 5 8図は、 同、 低級結晶性半導体薄膜に下地膜等を形成した例の断 面図である。
第 5 9図は、 同、 低級結晶性半導体薄膜の単結晶化膜を用いた MOS T F Tの平面図及び断面図である。 発明を実施するための最良の形態
本発明において、 上記低級結晶性半導体薄膜は、 触媒 CVDやプラズ マ CVD等により気相成長させてよいが、 これに使用する原料ガスは、 水素化ケィ素又はその誘導体、 水素化ケィ素又はその誘導体と水素、 窒 素、 ゲルマニウム、 炭素又は錫を含有するガスとの混合物、 水素化ケィ 素又はその誘導体と周期表第 III族又は第 V族元素からなる不純物を 含有するガスとの混合物、 水素化ケィ素又はその誘導体と水素、 窒素、 ゲルマニウム、 炭素又は錫を含有するガスと周期表第 III族又は第 V 族元素からなる不純物を含有するガスとの混合物等が挙げられる。
上記の如き原料ガスを使用することによって、 アモルファスシリコン 膜、 微結晶シリコン含有アモルファスシリコン膜、 微結晶シリコン （ァ モルファスシリコン含有微結晶シリコン） 膜、 アモルファスシリコン及 び微結晶シリコン含有多結晶シリコン膜、 アモルファスゲルマニウム膜, 微結晶ゲルマニウム含有アモルファスゲルマニウム膜、 微結晶ゲルマ二 ゥム （アモルファスゲルマニウム含有微結晶ゲルマニウム） 膜、 ァモル ファスゲルマニウム及び微結晶ゲルマニウム含有多結晶ゲルマニウム膜，
S i XG e ,.x ( 0 <x< 1 ) で示されるアモルファスシリコンゲルマ二 ゥム膜、 アモルファスカーボン膜、 微結晶カーボン含有アモルファス力 一ボン膜、 微結晶カーボン （アモルファスカーボン含有微結晶力一ポ ン） 膜、 アモルファスカーボン及び微結晶カーボン含有多結晶カーボン 膜、 S i XC,.X (0く xく 1) で示されるアモルファスシリコン力一ポ ン膜、 又は G axA s ^ (0<x< 1) で示されるアモルファスガリウ ムヒ素膜等からなる前記低級結晶性半導体薄膜を形成することができる c この低級結晶性半導体薄膜は、 アモルファスをベースとし、 また微結晶 を含む場合には結晶成長のシードとなる粒径が 1 0 nm以下の微結晶が 点在するのがよい。
そして、 この低級結晶性半導体薄膜の成長時又は成長後に、 錫、 ゲル マニウム、 鉛等の IV族元素の少なくとも 1種を適量 （合計が例えば 1 017〜 1 022 a t oms /c c、 好ましくは 1 018〜： L 02°a t oms / c c ) 含有させ、 この状態で前記フラッシュランプアニールを行うと、 この低級結晶性半導体薄膜が結晶化されるときに、 結晶化を促進すると 共に、 例えば多結晶性半導体薄膜の結晶粒界 （グレインバウンダリ） に 存在する不整を低減し、 その膜ストレスを低減して高キャリア移動度、 高品質の多結晶性半導体薄膜が得られ易くなる。 この IV族元素は、 原 料ガス中にガス成分として混合したり、 或いはイオン注入又はイオンド 一ピングにより、 低級結晶性半導体薄膜中に含有させることができる。 又、 減圧 CVD等での微結晶シリコン膜に、 例えば 1 X 1 015a t om s / c m2のド一ズ量でシリコン又はゲルマニウムイオン注入してァモ ルファスシリコン化した後にフラッシュランプアニールして大粒径多結 晶性又は単結晶性シリコン薄膜を形成してもよい。
なお、 本発明による大粒径多結晶性又は単結晶性半導体膜中の酸素、 窒素、 炭素濃度は夫々、 1 X 1 019a t oms /c c以下、 好ましくは 5 X 1 018a t oms Zc c以下がよく、 水素濃度は 0. 0 1原子％以 上が好ましい。 又、 ナトリウムが S I MS最低濃度領域で 1 X 1 018a t om s / c c以下が好ましい。
前記フラッシュランプアニールによって前記低級結晶性シリコン等の 低級結晶性半導体薄膜を大粒径の多結晶性シリコン等の多結晶性半導体 薄膜に改質させるが、 これ以外にも、 前記基体において所定の素子形成 予定領域に所定形状及び寸法の段差付き凹部を形成し、 この凹部を含む 前記基体上に、 錫等の IV族元素の少なくとも 1種を含有するか或いは 含有しない前記低級結晶性シリコン薄膜を形成した後、 前記フラッシュ ランプアニールによつて前記段差の底辺角部をシードにグラフォェピ夕 キシャル成長させると、 前記低級結晶性シリコン薄膜を単結晶性シリコ ン薄膜に改質させることができる。
或いは、 前記基体において所定の素子形成予定領域に単結晶シリコン と格子整合の良い結晶性サファイア等の物質層を形成し、 この物質層上 に、 錫等の IV族元素の少なくとも 1種を含有するか或いほ含有しない 前記低級結晶性シリコン薄膜を形成した後、 前記フラッシュランプア二 ールによって前記物質層をシ一ドにヘテロェピタキシャル成長させると 前記低級結晶性シリコン薄膜を単結晶性シリコン薄膜に改質させること ができる。 前記グラフォェピタキシャル成長、 又は前記へテロェピタキ シャル成長で形成した単結晶性シリコン薄膜表面等を CM P
(Chemical Mechanical Polishing) 又は選択的エッチング等してァ イランド化した所定の膜厚及び面積の単結晶性シリコン薄膜を形成し、 必要に応じて高温熱酸化、 低温高圧ァニール、 CVD等によりゲート絶 縁膜又は保護膜を形成して S C S 0 S基板、 例えば S C S OG基板を作 製してもよい。 ここで S C S OS ： Single Crystal Semiconductor (Silicon) on Substrate^ S C S O G ： Single Crystal
Semiconductor (Silicon) on Glassである。
そして、 このフラッシュランプアニールと低級結晶性半導体薄膜の成 膜とを繰り返すことにより、 膜を積層して m単位の多結晶性又は単 結晶性半導体厚膜を形成してもよい。 つまり、 1回目のフラッシュラン プアニールで大粒径の多結晶性又は単結晶性半導体薄膜を形成し、 その 上に低級結晶性半導体薄膜を積層形成し、 次にこの下地の大粒径多結晶 性又は単結晶性半導体薄膜をシードに 2回目の同様のフラッシュランプ ァニールにより大粒径多結晶性又は単結晶性半導体膜の積層形成するこ とを必要回数繰り返して、 zm単位の膜厚の大粒径多結晶又は単結晶性 半導体膜を積層形成できる。 このような積層時は、 下地膜の大粒径多結 晶性又は単結晶性半導体膜をシードとして次々と積層形成するので、 膜 表面に近いほど高結晶化率、 高純度の大粒径多結晶性又は単結晶性半導 +体膜を積層形成できる。 この時は、 各ァニール後の結晶化膜表面に低級 酸化膜形成ゃコンタミ （不純物質） 付着がないことが重要となってくる 低級酸化膜形成及びコンタミ防止、 生産性向上の面から、 低級結晶性 半導体薄膜形成工程又は手段 （プラズマ CVD、 触媒 CVD、 スパッタ など） と、 フラッシュランプアニール工程又はァニーラーとを一体化し た装置とし、 例えばインライン （連続チャンパ） 方式 （リニア型、 回転 型） 、 マルチチャンパ方式、 クラスタ方式などによって連続的に若しく は順次に行うことが好ましい。
これらのうち、 次の （ 1 ) 又は （2 ) のクラス夕方式がより好ましい, ( 1 ) CVD部で低級結晶性半導体薄膜を形成した後、 ァニ一ラー部 のフラッシュランプアニールで結晶化し、 これを C VD部に戻し てその上に低級結晶性半導体薄膜を形成し、 再びァニーラー部の フラッシュランプアニールで結晶化を行う工程を繰り返すクラス 夕方式一体化装置。
( 2 ) CVD— 1部で下地保護膜 （酸化シリコンノ窒化シリコン積層膜 等） を形成し、 CVD— 2部で低級結晶性半導体薄膜を形成した 後、 必要に応じてイオンドーピング/イオン注入部で IV族元素 を添加してから、 ァニ一ラ一部のフラッシュランプア二一ルで結 晶化し、 更に CVD— 3部でゲ一ト絶緣膜 （酸化シリコン膜等） 形成の作業を連続するクラスタ方式一体化装置。
そして、 この時に、 フラッシュランプアニールを再び行う前に、 例え ば前記多結晶性半導体薄膜に対し水素又は水素含有ガスのプラズマ放電 又は触媒反応で生成した水素系活性種等を作用させて （即ち、 プラズマ 又は触媒 AHA (Atomic Hydrogen Anneal) 処理によって） 、 前記 多結晶性半導体薄膜の表面クリーニング及ぴノ又は酸化被膜の除去を行 レ しかる後に前記低級結晶性半導体薄膜の形成後に前記フラッシュラ ンプアニールを行うことが望ましい。 この場合 （或いは他の場合も） 、 フラッシュランプアニールを特に、 減圧水素中又は減圧水素含有ガス中 又は真空中で行うことが望ましい。
即ち、 具体的には、 次の （ 1 ) 又は （2 ) の条件が好ましい。 (1) CVDによる成膜前に、 原料ガスを流さないで水素系キャリア ガスのみでプラズマ又は触媒 AHA処理することにより、 1回目 のフラッシュランプアニールで形成された多結晶性シリコン薄膜 表面のコンタミ （低級酸化膜、 水分、 酸素、 窒素、 炭酸ガス等） を除去して界面をクリーニングし、 残存するアモルファスシリコ ン成分をエッチングして高結晶化率の多結晶シリコン薄膜化する ので、 この下地をシ一ドとしてクリーンな界面上に積層する低級 結晶性シリコン薄膜は、 次のフラッシュランプアニールにより、 良好な結晶の大粒径多結晶性又は単結晶性半導体薄膜として積層 形成される。
(2) 酸化及び窒化防止のために、 フラッシュランプアニールを減圧 水素又は減圧水素系ガス雰囲気中又は真空中で行う。 この雰囲 気としては、 水素、 又は水素と不活性ガス （アルゴン、 へリウ ム、 クリプトン、 キセノン、 ネオン、 ラドン） との混合ガスで あり、 ガス圧は 1. 3 3 P a以上で大気圧未満、 好ましくは 1
33 P a〜4 X 1 04P aである。 真空度は 1. 33 P a以上で 大気圧未満、 好ましくは 1 3. 3 P a〜； 1. 3 3 X 1 04P aで ある。 但し、 低級結晶性半導体薄膜表面に絶縁性保護膜 （酸化 シリコン膜又は窒化シリコン膜、 酸窒化シリコン膜又は酸化シ リコン Z窒化シリコン積層膜又は酸化シリコン /窒化シリコン ノ酸化シリコン積層膜等） がある場合は、 又は連続作業でない 場合は、 空気中、 大気圧窒素中でもよい。
フラッシュランプアニールを減圧水素又は減圧水素含有ガス中で行う と、 雰囲気ガスを構成する、 比熱が大きくて熱冷却効果の大きい気体分 子が薄膜面に衝突し、 離脱する際に薄膜の熱を奪うため、 局部的に温度 の低い部分を形成し、 これによつて、 この部分で結晶核が発生し、 結晶 の成長を促進することがある。 このときの雰囲気ガスが水素ガス又は水 素と不活性ガス （H e、 N e、 A r等） の混合ガスであれば、 そのガス 圧を 1 . 3 3 P a以上で大気圧未満、 好ましくは 1 3 3 P a〜4 X 1 0 4 P aとするのがよいが、 これは比熱の高い水素分子等の運動により上 記の作用効果が確実に得られるからである。
また、 フラッシュランプアニール時に、 抵抗加熱ヒ一夕一、 赤外線ラ ンプなどにより基板をその歪点以下の温度に加熱するのがよい。 ポリイ ミド等の耐熱性樹脂基板やほうけい酸ガラス、 アルミナけい酸ガラス等 の低歪点ガラス基板では 2 0 0〜 5 0 0 °C、 好ましくは 3 0 0〜4 0 0 °Cであり、 石英ガラス、 結晶化ガラス等の耐熱性基板では 2 0 0〜 8 0 0 °C、 好ましくは3 0 0〜6 0 0 °〇でぁる。
フラッシュランプアニールする方法としては、 ①大面積を一括して少 なくとも 1回フラッシュ照射する一括フラッシュ照射、 ②同一領域をフ ラッシュ照射しながら少なくとも 1回走査するスキャニング照射、 ③又 はフラッシュ照射光に対して前記基体を相対的にステツプ送り及び/又 はリピート送りしながら少なくとも 1回フラッシュ照射するステップ及 び/又はリピート照射がある。 具体的には、 次の通りである。 尚、 必要 に応じて、 オーバ一ラップして走査させ、 同じ領域を 1回又は必要回数 繰り返してフラッシュ照射してもよい。
①一括フラッシュ照射
例えば 1 0 0 0 X 1 0 0 0 mmの大面積の基板を一括して、 1回又は 必要回数繰り返してフラッシュ照射する。
②ガルバノメータスキャニングでフラッシュ照射
基板を固定し、 例えば 2 0 0 X 2 0 0 mm正方形状に集光整形したフ ラッシュ照射光をガルバノメータスキャナで走査させ、 同じ領域内を 1 回又は必要回数繰り返してフラッシュ照射する。 ③ステツプ&リピートでフラッシュ照射
例えば 2 0 0 X 2 0 0 mm正方形状に集光整形したフラッシュ照射光 位置を固定し、 基板を高精度 X— Y移動させて、 同じ領域を 1回又は必 要回数繰り返してフラッシュ照射する。
フラッシュランプには、 フラッシュ式にして繰り返し発光ざせること ができる。 例えばキセノンランプ、 キセノン一水銀ランプ、 キセノン— クリプトンランプ、 クリプトンランプ、 クリプドン一水銀ランプ、 キセ ノンークリプトン一水銀ランプ、 メタルハラィドランプなどが適してい る。
フラッシュランプからの照射光は、 少なくとも紫外線波長領域の発光 スぺクトルを示すように波長制御するのがよい （必要に応じて銅粉末、 鉄粉末、 リン酸等の熱線吸収材を含有させたカラ一フィルタガラス（熱 線吸収フィル夕）又は I T O膜等の赤外線反射膜をコーティングしたコ
—ルドミラー ζコールドフィルタ又は両者を重ね合わせたフィルタ （例 えば熱線吸収フィルタに赤外線反射膜をコーティングしたもの） などの 少なくとも赤外線を遮断又は低減する熱線遮断フィルタ又は熱線低減フ ィルタを通して、 基板の温度上昇を防止してよい） 。 また、 フラッシュ ランプア二一ル時にフラッシュランプに流す放電電流のピーク値及び時 間幅、，並びにランプ発光の繰り返し速度を適宜調整できるようにしたフ ラッシュ式放電機構と紫外線等の光源ランプとを含む発光装置を用いる ことができる。
例えば、 第 8図に示すようなキセノンフラッシュランプの発光スぺク トルにおいて同一形状のランプを使用する場合は、 コンデンザの充電電 圧を高くして放電させると、 放電時の放電電流波形のピーク値が上がり 結果として、 波長 4 0 0 n m以下の紫外線波長領域のスペクトル強度が 相対的に増大する。 また、 コンデンサの充電電圧が一定の場合は、 イン ダクタンスを小さくする程、 1 / 3パルス幅が減少し、 放電電流波形の ピーク値が増大し、 結果として波長 4 0 0 n m以下の紫外線波長領域の スぺクトル強度が相対的に増大する。
大粒径 （高キャリア移動度） の多結晶化促進と、 上記したグラフォェ ピタキシャル又はへテロェピタキシャル成長での単結晶性化促進のため には、 シリコン溶融後に徐冷却するのが望ましいので、 フラッシュラン プアニール時のフラッシュ時間 （パルス幅） やピーク値、 ランプ発光の 繰り返し速度及び頻度を適宜制御し、 特に 1ノ 3パルス幅は長い程よく . 例えば 1ミリ秒以上、 好ましくは 1 . 5ミリ秒以上が望ましい。 なお、 1 3パルス幅は低級結晶性半導体薄膜の製法、 膜厚、 被照射面積及び 形状などによつて随時変更するのが好ましい。
本発明に用いるフラッシュランプ光源装置は、 次の （ 1 ) 〜 （4 ) の 少なくとも 1つの構成からなっていてよい。
( 1 ) ランプを容したアース電位の筐体内に反射部材が設けられ、 必 要あれば前記反射部材の表面に微細な凹凸が形成されていること ( 具体的には、 循環冷媒 （純水等） で冷却されたアース電位の金属 製外囲器の内部に反紂部材 （アルミニウム板等） が取り付けられ、 この反射部材の表面に微細な凹凸形状 （ブラスト加工、 エツチン グ等） を設けて、 乱反射により反射光の照度均一化を図ってもよ い。
( 2 ) ランプ及び反射部材が光遮断性の筐体内に収容され、 必要あれ ば熱線吸収性又は熱線遮断性の透明部材を通してフラッシュ照射 光が導かれる と。 具体的には、 フラッシュランプ及び反射部材 等は光遮断の金属製外囲器に収められ、 必要に応じて銅粉末、 鉄 粉末、 リン酸等の熱線吸収材を含有させたカラーフィルタガラス
(熱線吸収ガラス〉 又は I T O膜等の赤外線反射膜をコ一ティン グしたコールドミラ一/コールドフィルタ、 又は両者を組み合わ せたフィルタ （例えば、 熱線吸収フィル夕に赤外線反射膜をコー ティングしたフィルタ） などの少なくとも赤外線を遮断又は低減 する熱線遮断フィルタまたは熱線低減フィルタを介して所定方向 へ効率良く投光される。
( 3 ) ランプ、 反射部材が筐体内に収容され、 反射集光されたフラッ シュ照射光及び前方へのフラッシュ照射光が集光レンズ又は光整 形器を通して導かれること。 具体的には、 帯状のフラッシュ光で 照射する場合は、 複数のフラッシュランプ後方に循環冷媒 （純水 など） で冷却された凹状集光反射部材を配置し、 反射集光させた フラッシュ照射光及び前方フラッシュ照射光をさらに集光レンズ で絞って照度の向上した帯状のフラッシュ照射光とする。 また、 正方形状又は長方形状のフラッシュ照射光で大面積一括照射する 場合は、 複数のフラッシュランプ後方に循環冷媒 （純水など） で 冷却された反射部材を配置し、 反射させたフラッシュ照射光及び 前方フラッシュ照射光を光整形器 （光ホモジナイザーなど） で整 形して照度均一性を向上させる。 この時も、 必要に応じて前記熱 線低減フィルタ又は熱線遮断フィルタを介して所定方向へ投光し てもよい。 なお、 この光整形器 （光ホモジナイザーなど） に熱線 反射膜をコートしてもよい。
( 4 ) 反射部材及び筐体は、 純水などの循環冷媒で冷却されること。 また、 前記フラッシュランプアニールに使用するランプの外壁にトリ ガー電極を設けるのがよい （トリガ一方式） 。 この場合、 フラッシュラ ンプを平行平板型発光管として形成し、 この発光管内に一対又は複数対 の対向電極を配置し、 かつ前記対向電極間において前記発光管の外壁に 前記卜リガー電極薄膜パターン又はトリガー電極組立体を前記対向電極 の少なくとも一対の数だけ設けることがよい。
また、 直管型発光管内に複数対の対向電極を配置し、 これらの対向電 極間において前記発光管の外壁にトリガー電極組立体又はトリガー電極 薄膜パターンを設けてもよい。
フラッシュランプの点灯方法は、 通常の白熱電球とは異なり、 ランプ 内に封入された例えばキセノンガスは電気的に絶縁体であるため、 特別 な高電圧発生の回路によるトリガー電圧でランプ内壁に予め絶縁を破壊 して電流の流れる道筋 （ストリーマ） が作られる。 予め直流電流により 充電され、 蓄えらえた主放電用コンデンサ内の電荷は、 この道筋に沿つ て放電し、 ランプが点灯する。 ランプの点灯モードには 2種類あり、 繰 り返して点灯する際に、 点灯を容易にするために常時微小の予備電流を 流して電気的な導体に保ち、 容易に主放電ができるようにした方式 （シ マー方式） と、 予備電流がなく、 点灯のたびに高電圧を印加して気体を 絶縁破壊して点灯させる方式 （トリガー方式） があり、 何れも閃光的に 1回又は繰り返しの発光が可能なフラッシュ式放電機構 （直流電源、 電 荷蓄積用のコンデンサ、 放電時の電流波形制御用のコイル、 フラッシュ ランプ等） を有している。
本発明ではいずれの方式も適用可能であるが、 トリガ一方式について は、 従来のフラッシュランプ構造では、 例えば石英ガラス製の直径 1 0 mm、 長さ 1 5 0 mmの直管型発光管の両端近傍に一対の電極が対向配 置され、 発光管の外壁にトリガー電極組立体が配設されているが、 本発 明ではこのような構造のみならず、 例えば縦 1 5 0 X横 1 0 0 X高さ 1 0 mmの平行平板型発光管の両端近傍に一対又は複数対の電極が対向配 置され、 発光管の外壁にトリガー電極薄膜パターン又はトリガ一電極組 立体が配設された構造としてもよい。 このときに、 石英ガラス製の発光 管壁面 （内側又は外側又は双方） を微細凹凸加工 （ブラスト、 エツチン グなど） することにより、 フラッシュ照射光の照度均一化を図ってもよ レ さらに、 平行平板型発光管の場合、 複数のそれぞれの陰極及び陽極 と卜リガ一金属線又はトリガー電極パターンの間隔が同じ距離となるよ うに設けるのが望ましい。
こうした平行平板型 （直方体） 発光管は、 例えば縦 1 5 0 X横 1 0 0 X高さ 1 0 mmの平行平板型発光管の両端近傍に一対又は複数対の電極 が対向配置され、 発光管の外壁にトリガー電極組立体又はトリガー電極 薄膜パターンが配設された構造であるので、 フラッシュ照射面積の拡大 と照射光の照度均一化を図れる。 また、 さらに石英ガラス製の平行平板 型発光管及び直管型発光管の場合に、 発光管壁面 （内側又は外側又は双 方） を微細凹凸加工 （ブラスト、 エッチング） することにより、 フラッ シュ照射光の照度均一化が向上する。 尚、 ランプ形状として、 コ型、 う ず巻型 （蚊取線香型） 、 うず巻型 +同心円型などとしてもよい。
バルブ外壁に透明導電性被膜を設け、 さらにその上にパネ性のあるら せん状の金属線を設け、 該金属の一端をフリーにし、 他端部を該被膜に 導電性ペイントで固着するフラッシュランプ （実用新案第 2 5 5 5 6 7 2号参照） に、 上記のようなバルブ又は直方体外壁に微細凹凸加工を追 加すると、 フラッシュ照射光の照度均一化、 透明導電性被膜の密着性が 改善され、 バネ性のあるらせん状の金属線の密着性も改善されるので、 安定した発光と長寿命化が可能となる。
例えば縦 1 5 0 X横 1 0 0 X高さ 1 0 mmの平行平板型発光管は、 長 さ 1 5 0 mm X直径 1 0 mmの直管型発光管の 1 0本分の照射面積であ るにもかかわらず、 トータルとして低い消費電力でフラッシュ照射でき るので、 効率が良く、 安価で交換頻度が少なく、 コストダウンが実現す る。 このときに、 平行平板型発光管の投光面の反対面側に、 透明導電性被 膜又は金属被膜をパ夕一ニングしてトリガー電極線を並列に設けること により、 複数対の電極間の放電ばらつきを低減するので、 安定した発光 と長寿命化が可能となる。
発光管後方に冷却した反射部材を設けると、 使用中 fc高温度にならな いので、 反射部材の機能が劣化せず、 ランプの動作が安定化し、 また余 計なガスを放出させて外囲器内部の雰囲気を悪化させることがないので. 安定した発光と長寿命化が可能となる。
また、 前記フラッシュランプアニールに使用するランプを複数個使用 し、 これらのランプを平面的に並置すると共に、 複数個を互いに直列接 続してそれぞれの電源に接続するか、 各ランプ毎に電源を設けるか、 或 いは全ランプを直列接続して共通の電源に接続し、 複数のランプを同期 してトリガ一して同時に発光させることができる。
また、 フラッシュランプを真空容器内に収容し、 反射部材を振動吸収 材を介して前記真空容器に取り付けるのがよい。
また、 前記低級結晶性半導体薄膜上に例えば酸化シリコン膜又は窒化 シリコン膜又は酸窒化シリコン膜又は酸化シリコン Z窒化シリコン積層 膜、 酸化シリコン Z窒化シリコン/酸化シリコン積層膜などの絶縁性保 護膜を適当な膜厚で形成し、 この状態で前記フラッシュランプアニール を行うのがよい。 例えば、 前記基体上に形成された前記低級結晶性半導 体薄膜に対し、 又は保護用絶縁膜を被覆して、 前記低級結晶性半導体薄 膜のフラッシュ照射で前記フラッシュランプアニールを行うに際し、 そ の上面から又は下面から又は上面と下面から同時に前記フラッシュ照射 を行うのがよい （但し、 上面以外の場合は、 基体は透明 （4 0 0 n m以 下の波長の光も透過すること。 ） ） 。 この場合、 前記低級結晶性半導体薄膜、 又は前記保護用絶縁膜を被覆 した前記低級結晶性半導体薄膜は所望の面積及び形状にアイランド化さ れたものであること、 大気圧窒素中又は空気中で前記フラッシュ照射を 行うこと、 減圧水素ガス中又は減圧水素含有ガス中又は真空中で前記フ ラッシュ照射を行うこと （これらは、 他のフラッシュ照射条件下でも同 様であってよい） がよい。
基板温度上昇低減、 膜ストレス低減、 含有ガス （水素など） の瞬間的 膨張による膜のクラック防止、 徐冷却による大粒径化などのために、 更 に、 前記の絶縁性保護膜を被覆した低級結晶性半導体薄膜は所望の面積 及び形状にパターエングしてアイランド化した状態で、 前記フラッシュ ランプアニールを行うのがよい。
また、 磁場及び/又は電場の作用下で前記フラッシユランプアニール を行うのがよい。
フラッシュランプアニール時に、 基体をその歪点以下の温度、 好まし くは 3 0 0〜 5 0 0 °Cに加熱しておくと、 ァニール時に低級結晶性半導 体薄膜の脱水素化、 結晶性の均一化、 膜及び基板ストレス低減化、 照射 エネルギーの効率向上、 スループット向上等を図れる。 尚、 フラッシュ ランプアニールする前に低級結晶性半導体薄膜の脱水素化の加熱 （例え ば4 2 0〜4 5 0で、 3 0分） 処理しておいてもよい。
フラッシュランプアニールで得られた前記多結晶性又は単結晶性半導 体薄膜によって、 M〇 S T F Tのチャンネル、 ソース及びドレイン領域、 又は、 ダイオード、 配線、 抵抗、 容量又は電子放出体等を形成すること ができる。. この場合、 前記チャンネル、 ソース及びドレイン領域、 ダイ オード、 抵抗、 容量、 配線、 電子放出体等の形成後に、 これらの領域に 対し、 このフラッシュランプアニールを施すと、 再結晶化と膜中の n型 又は P型不純物の活性化を行える。 また、 上記領域を所望の面積及び形 状のパターニング (アイランド化) した後にフラッシュランプアニール すると、 温度上昇による基板ダメージ （クラック、 割れなど） を防止で き、 かつ急激な温度上昇による膜のひび割れを防止できる。
本発明は、 シリコン半導体装置、 シリコン半導体集積回路装置、 シリ 3ン—ゲルマニウム半導体装置、 シリコン一ゲルマニウム半導体集積回 路装置、 III一 V及び II一 VI族化合物半導体装置、 III一 V族及び II 一 VI族化合物半導体集積回路装置、 炭化ケィ素半導体装置、 炭化ケィ 素半導体集積回路装置、 多結晶性又は単結晶性ダイヤモンド半導体装置， 多結晶性又は単結晶性ダイヤモンド半導体集積回路装置、 液晶表示装置, 有機又は無機エレクトロルミネセンス （E.L) 表示装置、 フィールドェ ミッションディスプレイ （FED) 装置、 発光ポリマー表示装置、 発光 ダイオード表示装置、 C CDエリアノリニアセンサ装置、 CMOS又は M〇 Sセンサ装置、 太陽電池装置用等の薄膜を形成するのに好適である 例えば、 この薄膜により トップゲート型又はボトムゲート型又はデュ アルゲート型又はバックゲ一ト型 MO S TF Tを形成し、 またこの MO S TFTによる周辺駆動回路、 映像信号処理回路、 メモリー回路等の一 体型の電気光学表示装置、 例えば液晶表示装置、 有機 EL表示装置、 F E D表示装置等が得られる。
この場合、 内部回路及び周辺回路を有する半導体装置、 電気光学表示 装置、 固体撮像装置等の製造に際し、 これらの回路の少なくとも一方を 構成する M〇 S TF Tのチャンネル、 ソース及びドレイン領域を前記多 結晶性又は単結晶性半導体薄膜によって形成してよく、 また周辺駆動回 路、 映像信号処理回路、 メモリ一回路等の一体型の構成とすることもで きる。 また、 各色用の有機又は無機エレクトロルミネセンス層 （E L層） の 下層にそれぞれ、 前記 M〇 S T F Tのドレイン又はソースと接続された 陰極又は陽極を有する E L素子構造とするのがよい。
この場合、 前記 M〇 S T F T及びダイォ一ド等の能動素子上も前記陰 極が覆うようにすれば、 陽極が上部にある構造では発光面積が増大する と共に、 陰極の遮光作用で発光光が前記能動素子に入射してリーク電流 を発生させることを防止できる。 また、 前記各色用の有機又は無機 E L 層の各層上及び各層間の全面に前記陰極又は陽極が被着されるようにす れば、 全面が陰極又は陽極で覆われることにより、 湿気に弱い有機 E L 層の劣化や電極の酸化を防止して、 長寿命、 高品質、 高信頼性が可能と なり、 また陰極で覆われると放熱効果が高まるので、 発熱による有機 E L薄膜の構造変化 （融解あるいは再結晶化） が低減し、 長寿命、 高品質. 高信頼性が可能となり、 更にこれにより、 高精度、 高品質のフルカラ一 の有機 E L層を生産性良く形成できるので、 コストダウンが可能となる ( また、 前記各色用の前記有機又は無機 E L層間にクロム、 二酸化クロ ム等のブラックマスク層を形成すると、 各色間又は画素間での光漏れを 防ぎ、 コントラストが向上する。
本発明をフィールドェミッションディスプレイ （F E D ) 装置に適用 するときは、 そのエミッ夕 （電界放出力ソード） を、 前記多結晶性又は 単結晶性半導体薄膜を介して前記 M O S T F Tのドレインに接続すると 共に前記多結晶性又は単結晶性半導体薄膜上に成長された n型多結晶性 半導体膜又は多結晶性ダイヤモンド膜、 又は窒素含有又は非含有の炭素 薄膜、 又は窒素含有又は非含有の炭素薄膜表面に形成された多数の微細 突起構造 （例えばカーボンナノチューブ） などによって形成するのがよ い。 ， この場合、 前記 MOS TFT、 ダイオード等の能動素子上に絶緣膜を 介してアース電位の金属遮蔽膜 （これは、 前記 F EDのゲート引き出し 電極と同一材料で同一工程により形成すると、 工程簡略化等の点で有利 である。 ） を形成すると、 気密容器内にあるガスがェミッタから放出さ れた電子により正イオン化されて絶縁層上にチャージアップし、 この正 電荷が絶縁層下にある能動素子に不要な反転層を形成したり、 この反転 層を介して余分な電流が流れるために生じるエミッタ電流の暴走を防止 することができる。 また、 ェミッタから放出された電子の衝突により蛍 光体が発光する際、 この光により M〇S T F Tのゲートチャンネル内に 電子、 正孔が発生してリーク電流が生じることも防止できる。
本発明はまた、 基体上に、 錫等の IV族元素の少なくとも 1種を含有 するか或いは含有しない低級結晶性半導体薄膜を形成する第 1工程と、 前記基体をその歪点以下の温度に加熱する予備加熱処理 （Pre- baking) を行う第 2工程と、 前記基体をその歪点以下の温度に加熱す る補助加熱状態 （Asist- baking) でのフラッシュランプアニールによ り、 溶融又は半溶融又は非溶融状態の加熱と冷却で前記低級結晶性半導 体薄膜の結晶化を促進する第 3工程と、 前記結晶化した半導体薄膜を少 なくとも前記基体の歪点以下の温度に冷却するまで後加熱保持 （Post - baking) する第 4工程とを有する、 半導体薄膜の形成方法及び半導体 装置の製造方法も提供するものである。
ここで、 上記の低級結晶性半導体薄膜及びフラッシュランプア二一ル は上述した定義のものであるが、 上記の各熱処理は下記の理由からそれ ぞれ重要なものである （この定義及びその重要性は、 後述する各方法に おいても同様である） 。
く予備加熱処理 （プリべ一キング； Pre-baking) > 低結晶性半導体薄膜に吸着したガス （酸素、 窒素、 炭酸ガスなど） 、 水分、 更に成膜時のガス （プラズマ C V D成膜での水素ガスなど） を含 有したままフラッシュランプアニールすると、 急激な膜及び基体温度上 昇によるストレス不具合、 例えば水素ガスの膨張爆発により膜剥がれ、 膜クラック、 基体ダメージ （ガラス結晶化など） などの不具合が起こる ので、 これを防止するために予備加熱処理して前記不具合要因を除去す る。
前記予備加熱処理は、 抵抗加熱ヒーター、 ハロゲンランプ等の加熱手 段により常温以上で基体の歪点以下の温度、 例えば 3 0 0 °C〜 5 0 0 °C の温度とし、 処理時間は低級結晶性半導体薄膜成膜条件 （気相成長、 ス パッ夕リング、 蒸着等） による膜厚及び膜質、 基体の材質とサイズ等に よって最適化、 例えば 5〜 2 0分間とするのが望ましい。
なお、 予め別の加熱装置で、 プラズマ C V Dでのアモルファスシリコ ン薄膜中の脱水素化処理温度 （約 4 2 0 °C ) の加熱処理等を行ってもよ いが、 前記理由によりフラッシュランプアニール装置内での前記予備加 熱処理が必要であることは言うまでもない。
<補助加熱状態 （アシストベーキング； As i s t - b aki ng) >
例えば 1 . 5 m s e cの超短時間のフラッシュ照射により急激な膜温 度上昇で低級結晶性半導体薄膜を溶融させると、 基体の温度と溶融シリ コンとの温度差によるストレスダメージ、 例えば膜剥がれ、 膜クラック 基体のクラック、 基体ひび割れ等の問題が起こりやすいので、 その温度 差を少なくしてストレスダメージ低減のために、 フラッシュ照射時に基 体を所定の温度に保持しておくのが望ましい。
前記補助加熱状態は、 常温以上で基体の歪点以下の温度、 例えば 3 0 0 °C〜 5 0 0 °Cとし、 フラッシュランプアニール条件、 低級結晶性半導 体薄膜成膜条件 （気相成長、 スパッタリング、 蒸着等） による膜厚及び 膜質、 基体の材質とサイズ等によって最適化するのが望ましい。
く後加熱保持状態 （ポストべ一キング； P o s t - b ak i ng) >
補助加熱状態での超短時間、 例えば 1 . 5 m s e cのフラッシュラン プアニールにより、 前記低級結晶性半導体薄膜の溶融又は半溶融又は非 溶融状態の加熱と冷却で前記低級結晶性半導体薄膜の結晶化を促進する が、 この時に徐冷却すると、 結晶粒径の大型化、 膜ストレス低減化等に よる結晶性及び T F T特性向上を期待できる。
これに対して、 急冷却すると、 基体の温度と溶融シリコンとの温度差 によるストレスダメージ、 例えば膜剥がれ、 膜クラック、 基体のクラッ ク、 基体ひび割れ等の問題が起こりやすいので、 その急激な温度差を少 なくして熱ストレスを低減するために、 フラッシュランプア二一ル後に 基体及び結晶化した半導体薄膜を少なくとも予備加熱温度又は補助加熱 温度までに冷却する時間、 例えば 1〜1 0分間保持しておくのが望まし い。
従って、 加熱装置を共用化して、 予備加熱温度と補助加熱温度及び後 加熱保持温度を同じ温度、 例えばプラズマ C V Dでのアモルファスシリ コン薄膜中の脱水素化処理温度 （約 4 2 0 °C ) に設定して、 前記所定時 間の予備加熱後にフラッシュランプアニールし、 更に所定時間の加熱保 持後に、 例えば 1〜1 0分後に基体を取り出す一連の作業としてもよい, なお、 上記基体は、 低歪点ガラス基板 （ほうけい酸ガラス、 アルミノ けい酸ガラス、 強化ガラスなど） 、 高歪点ガラス基板 （合成石英ガラス. 溶融石英ガラス、 結晶化ガラスなど） 、 耐熱性樹脂基板 （ポリイミ ドな ど） 、 セラミックス基板、 絶縁性膜コーティングの金属基板又はセラミ ックス基板、 絶緣性膜コーティングのシリコン又は化合物半導体基板な どがあるが、 必要に応じて使い分けしてもよい。 この製造方法では、 前記第 1工程と前記第 2工程と前記第 3工程と前 記第 4工程とを繰り返すことが望ましい。
また、 前記基体の適当な前記予備加熱処理 （Pre- baking) 、 前記補 助加熱状態 （Asist- baking) 及び前記後加熱保持 （Pos t- baking) で のフラッシュランプアニールの照射時間 （1 3パルス幅） は、 0. 1 s e c以上、 好ましくは 0. 5〜3ms e cであるのが望ましい。 即ち、 結晶化のフラッシュランプアニールでは、 基体の耐熱性と所望 の電子 Z正孔移動度 （結晶粒径含む） 等によりフラッシュ照射条件を設 定するのが望ましい。 石英ガラス、 結晶化ガラス等の耐熱性ガラスの場 合は、 できるだけ長ぐ照射時間を設定、 例えば 1. 5〜 3ms e cにす ると、 溶融シリコンが徐冷却されて結晶粒径が大きくなり、 高い電子 Z 正孔移動度の例えば結晶性シリコン薄膜等が得られる。
逆に、 ほうけい酸ガラス、 アルミノけい酸ガラス、 強化ガラスなどの 低歪点ガラスやポリイミドなどの耐熱性樹脂の場合は、 基体のダメージ 防止と所望の電子ノ正孔移動度 （結晶粒径含む） とのバランスで照射ェ ネルギ一量 （照射時間） 設定、 例えば 0. 5〜 1. 5ms e cにする必 要がある。 又、 イオン活性化のフラッシュランプアニールでは、 シリコ ンの非溶融状態 （例えば 7 0 0〜 1 00 0 °C) での加熱時間が良いので， できるだけ長く照射時間 （例えば 3ms e c以上） を設定した方がよい c 本発明は更に、 下記 （a) 〜 （r) の方法又は装置も提供するもので ある。
(a) 画素表示部の能動素子及び受動素子領域と、 周辺回路部の能動 素子及び受動素子領域のそれぞれにおいて、 錫等の IV族元素の少なく とも 1種を含有するか或いは含有しない低級結晶性半導体薄膜の被照射 面積及び形状を同等化するパ夕一ニングを行った後に、 前記基体の適当 な予備加熱処理 （Pre- baking) 、 補助加熱状態 （As i s t- baking) 及 び後加熱保持 （Post- baking) でのフラッシュランプアニールを行な レ 必要に応じて更にそれぞれの結晶化領域を所定の面積及び寸法にパ ターニングする、 電気光学装置の製造方法。
この方法において、 フラッシュランプアニール時の低級結晶性半導体 薄膜の結晶化レベルは、 その膜厚と被照射面積に比例する。 つまり、 そ の膜厚が大きい程、 又その面積が大きい程、 フラッシュ照射光エネルギ 一の吸収が大きいので、 結晶化が促進する。
従って、 LCD、 有機 EL (エレクトロルミネセンス） 等の表示用パ ネル内の結晶化レベルを均一化するためには、 膜厚を同じにすると同時 に、 汎用リソグラフィ及びエッチングにより、 画素表示部及び周辺回路 部内の対象とする低級結晶性半導体薄膜の被照射面積及び形状を同等化 することが必要である。 例えば、 画素表示部及び周辺回路部内の T F T 領域を同等の面積とし、 周辺回路内のそれぞれのダイオード、 抵抗等の 領域をすベて同等の面積とする。 更にこのフラッシュランプアニール後 に、 それぞれの結晶化領域を任意の TFT、 ダイオード及び抵抗の面積 及び形状にパターニングすることが望ましい。
(b) 画素表示部の能動素子及び受動素子領域よりも、 周辺回路部のそ れぞれの能動素子及び受動素子領域において錫等の IV族元素の少なく とも 1種を含有するか或いは含有しない低級結晶性半導体薄膜の被照射 面積及び形状を大きくパターニングした後に、 前記基体の適当な予備加 熱処理 （Pre- baking) 、 補助加熱状態 （As i s t- baking) 及び後加熱 保持 （Post- baking) でのフラッシュランプアニールを行ない、 必要 に応じて更にそれぞれの結晶化領域を所定の面積及び寸法にパターニン グする、 電気光学装置の製造方法。
プロジェクタ用 L CDパネルの場合は、 強い入射光の漏れ光による画 素表示用 T F Tリーク電流対策として、 画素表示部の電圧駆動型 T F T は低移動度のアモルファスシリコン膜又は微結晶シリコン膜、 周辺回路 部の電流駆動型 T FTは高移動度の多結晶性シリコン膜又は単結晶性シ リコン膜で構成するのが望ましい場合がある。
そこで、 汎用リソグラフィ及びェツチングにより画素表示部の T F T 領域よりも、 周辺回路部のそれぞれの TFT、 ダイオード及び抵抗領域 の被照射面積及び形状を大きくパターエングした後にフラッシュランプ ァニールすることにより、 周辺回路部のそれぞれの TFT、 ダイオード 及び抵抗領域の低級結晶性半導体薄膜を高移動度の多結晶性シリコン膜 又は単結晶性シリコン膜化し、 画素表示部の低級結晶性半導体薄膜は低 移動度のアモルファスシリコン膜又は微結晶シリコン膜化するのが望ま しい。 更にこのフラッシュランプアニール後に、 それぞれの結晶化領域 を所定の T F T、 ダイォード及び抵抗の面積及び形状にパターニングす ることが望ましい。
( c ) 基体の所定の素子形成予定領域に所定形状及び寸法の段差付き 凹部を形成し、 或いは基体上に酸化性絶縁膜一 1と窒化性絶縁膜一 1と 酸化性絶縁膜— 2との積層膜 （例えば S i 02— 1/S i N- 1/S i 02— 2等） 又は酸化性絶縁膜一 1と窒化性絶緣膜ー 1と酸化性絶縁膜 ― 2と窒化性絶縁膜— 2との積層膜 （例えば S i 02— 1/S i N- 1 ZS i 02— 2/S i N— 2等） を形成して前者の酸化性絶縁膜一 2又 は後者の窒化性絶縁膜— 2の所定の素子形成予定領域に所定形状及び寸 法の段差付き凹部を形成し、 この凹部を含む前記基体上に錫等の IV族 元素の少なくとも 1種を含有するか或いは含有しない低級結晶性半導体 薄膜、 及び必要に応じて光反射低減及び保護用絶縁膜を積層し、 前記基 体の適当な予備加熱処理 （Pre- baking) 、 補助加熱状態 （Asist - baking) 及び後加熱保持 （Pos卜 baking) でのフラッシュランプア二 ールにより、 前記段差の底辺角部をシードにグラフォェピタキシャル成 長で少なくとも凹部内に単結晶性半導体薄膜を形成し、 この単結晶性半 導体薄膜表面を CMP (Chemical Mechanical Polishing) 又は選択 的エッチング等して、 アイランド化した所定の膜厚及び面積の単結晶性 半導体薄膜を形成し、 必要に応じて、 高温熱酸化、 低温高圧ァニール
(これには、 後述する亜臨界水反応又は超臨界水反応も含まれる ： 以下- 同様） 、' CVD等によりゲート絶縁膜又は絶緣保護膜を形成した S C S OS (Single Crystal Semiconductor (Si 1 icon; On Substrateリ 基板、 例えば S C S〇 G (Single Crystal Semiconductor
(Silicon) On Gl ass)基板を作製する、 半導体基板又は半導体装置の 製造方法。
(d) 基体上に必要に応じて酸化性絶縁膜一 1と窒化性絶縁膜一 1と 酸化性絶縁膜一 2との積層膜 （例えば S i 02— 1/S i N- 1/S i 〇2- 2等） を形成し、 その上に単結晶半導体 （例えば単結晶シリコン 等） と格子整合の良い物質層 （例えば結晶性サファイア薄膜等） を形成 し、 この物質層上に、 錫等の IV族元素の少なくとも 1種を含有するか 或いは含有しない低級結晶性半導体薄膜、 及び必要に応じて光反射低減 及び保護用絶縁膜を積層し、 前記基体の適当な予備加熱処理 （Pre - baking) 、 補助加熱状態 （As i s t-baking) 及び後加熱保持 （Post- baking) でのフラッシュランプアニールにより、 前記物質層をシード にへテロェピタキシャル成長で単結晶性半導体薄膜を形成し、 この単結 晶性半導体薄膜表面等を C MP又は選択的エッチング等することで所定 の膜厚の単結晶性半導体薄膜を形成し、 必要に応じて高温熱酸化、 低温 高圧ァニール、 C VD等によりゲート絶緣膜又は絶緣保護膜を形成した S C S OS基板、 例えば S C SOG基板を作製する、 半導体基板又は半 導体装置の製造方法。 これらの （c) 、 (d) の方法において、 作製した光反射低減及び保 護用絶縁膜及び単結晶性半導体薄膜表面を C M P又は選択的ェツチング 等することにより、 所望の膜厚及び面積の単結晶性シリコン薄膜を有す る S C S OS、 例えば S C S OG基板を作成できる。 なお、 これらの (c ) 、 (d) の方法に共通して、 この CMP又は選択的エッチング後 に高温熱酸化、 低温高圧ァニール、 CVD等によりゲート絶縁膜又は保 護膜を形成して、 MOS L S I (Large Scale Integration) 、 B i CMOS L S I、 バイポーラ L S I等を作製できる。
この時に、 基体からの不純物汚染 （N aイオンなど） 防止のために、 適当な膜厚の窒化性絶縁膜 （窒化シリコン膜、 酸窒化シリコン膜など） を基体全面に形成する必要がある場合があるが、 この場合は、 基体と窒 化性絶縁膜の密着性向上のために、 適当な膜厚の酸化性絶縁膜 （酸化シ リコン膜など） を基体と窒化性絶縁膜の間に挿入する必要がある。
更に、 この基体には、 低歪点ガラス基板 （ほうけい酸ガラス、 アルミ ノけい酸ガラス、 強化ガラスなど） 、 高歪点ガラス基板 （合成石英ガラ ス、 溶融石英ガラス、 結晶化ガラスなど） 、 耐熱性樹脂基板 （ポリイミ ドなど） 、 金属基板 （鉄、 銅、 アルミニウム、 ステンレス等の合金な ど） 、 セラミックス基板、 高融点金属 （チタン、 タンタル、 モリブデン, タングステン、 それらの合金、 例えばモリブデン一タンタル合金など） 又は Z及び金属シリサイド （WS i 2、 Mo S i 2、 T i S i 2、 T a S i 2、 C o S i、 P d2S i、 P t 2S i、 C r S i 2、 N i S i、 R h S iなど） 膜をコ一ティングした金属基板又は低歪点ガラス基板又は耐熱 性樹脂基板又はセラミックス基板、 シリコン基板、 化合物半導体基板な どが挙げられる。
(e) 上記 （c) 、 （d) で作製した前記 S C SOS基板、 例えば S
C S OG基板の前記単結晶性半導体薄膜内 ビングして n型又は/及び p型不純物領域 （例えばソース/ドレイン、 ソース/ゲートチャンネル/ドレインなど） を形成し、 少なくとも赤外 線低減又は赤外線遮断フィル夕を使用し、 前記基板の適当な予備加熱処 理 （Pre- baking) 、 補助加熱状態 （As i s t- baking) 及び後加熱保持 (Post-baking) でのフラッシュランプアニールにより、 不純物ィォ ンを活性化する、 単結晶性半導体薄膜又は単結晶性半導体装置の製造方 法。
( f ) 結晶半導体 （S i、 S i G e、 S i C、 G a A sなど） 基板、 S O I (Silicon On Insulator) 基板などにおいて、 単結晶半導体薄 層内にイオン注入又はイオンドーピングして n型又はノ及び p型不純物 領域 （例えばソース Zドレイン、 ソース/ゲートチャンネル/ドレイン など） を形成し、 少なくとも赤外線低減又は赤外線遮断フィルタを使用 し、 前記基板の適当な予備加熱処理 （Pre- baking) 、 補助加熱状態 (Asist-baking) 及び後加熱保持 （Pos t- baking) でのフラッシュラ ンプア二一ルにより、 不純物イオンを活性化する、 単結晶半導体薄膜又 は単結晶半導体装置の製造方法。
今後のシリコン M〇 S L S Iの 0. 0 7 mノードでは、 M〇 S ト ランジス夕のソース · ドレインにおける接合深さは 1 0〜 1 5 nmと浅 くなる。 しかし、 現在使われているタングステン一ハロゲンランプを使 つたァニール （RTA ; Rapid Thermal Anneal) 技術では照射時間が 数秒オーダーと長いため、 n型又は 及び p型不純物が熱拡散し、 浅い 接合を形成することが難しく、 接合深さ 2 0 nmが技術的な限界とされ てきた。
しかし、 本発明のフラッシュランプア二一ル、 例えばキセノンフラッ シュランプの照射時間は、 例えば 1〜 5ms e cの数ミリ秒オーダーで の非溶融状態の加熱によるイオン活性化が可能となって、 その限界を打 破することが可能となり、 深さ 20 nm以下の極浅接合が実現できる。
しかしこのキセノンランプのフラッシュ照射光は、 赤外線領域の 8 0 0〜 1 000 nm波長で強いピークを有する発光スぺクトルなので、 こ の領域のバラツキ大の強光吸収によるシリコン層の加熱温度にムラが生 じて、 n型又は/及び p型の注入不純物のィォン活性化及び熱拡散レべ ルもバラツキ易く、 更に浅い接合を均一に再現性良く形成するのが比較 的難しい。 そこで上記のように、 前記基板の適当な予備加熱処理 (Pre- baking) 、 補助加熱状態 （As i s t- baking) 及び後加熱保持 (Post-baking) での非溶融状態の加熱のフラッシュランプアニール 時に、 少なくとも赤外線低減又は赤外線遮断フィル夕を使用して 8 0 0 〜 1 000 nm波長の強い発光ピーク領域を低減又は力ットし、 安定し たフラッシュ発光領域である紫外線、 又は紫外線及び可視光線等の照射 によりシリコン層を制御した加熱を行えるようにして、 n型又は 及び p型の注入不純物の熱拡散レベルを制御したイオン活性化を実現し、 超 極浅接合を形成することが可能となる。 この時の予備加熱処理 （Pre - baking) 、 補助加熱状態 （As i s t- baking) 及び後加熱保持 （Post - baking) 条件は基板の材質等により任意に選択できるが、 300〜5 0 0 °Cが望ましい。
なお、 S O I基板の製法には S I MOX法 （単結晶シリコン基板に酸 素イオン注入し、 1 300〜 1400 °Cの融点ぎりぎりでァニールして S 0 I基板を作製する方法） 、 ゥェ一八貼り合わせ法 （貼り合わせ熱酸 化させた単結晶シリコン基板の片面研磨で S 0 I基板を作製する方法） SMART CUT法 （熱酸化させた単結晶シリコン基板の一方に水素 イオン注入し、 貼り合わせ熱酸化後に水素イオン注入した単結晶シリコ ン層のみを残して剥ぎ取り、 S 0 I基板を作製する方法） 、 ELTRA N法 （多孔質シリコン基板上にエピタキシーシリコン成長及び熱酸化し. 支持基板と貼り合わせ熱酸化させてウォー夕ージエツト分離し、 選択ェ ツチ及び水素ァニール等により S 0 I基板を作製する方法） 等の様々な 手法があるが、 いずれも本発明に使用できるのは言うまでもない。
(g) 基体上のレーザー {近紫外線 （UV) 及び Z又は遠'紫外線 （D
UV) レーザー （例えばエキシマレーザ一、 非線形光学効果での光高調 波変調された近紫外線 （UV) 及び 又は遠紫外線 （DUV) レ一ザ一 など） 、 可視光線レーザー、 近赤外線及び Z又は遠赤外線レーザーな ど } ァニ一ルにより結晶化された多結晶性又は単結晶性半導体薄膜に、 イオン注入又はイオンドーピングして n型又は 及び！)型不純物領域
(例えばソース Zドレイン、 ソース Zゲートチャンネル Zドレインな ど） を形成し、 少なくとも赤外線低減又は赤外線遮断フィルタを使用し. 前記基体の適当な予備加熱処理 （Pre- baking) 、 補助加熱状態
(Asist- baking) 及び後加熱保持 （Post- baking) でのフラッシュラ ンプアニールにより、 不純物イオンを活性化する、 多結晶性又は単結晶 性半導体薄膜、 又は多結晶性又は単結晶性半導体装置の製造方法。
(h) 基体上の固相成長により結晶化された多結晶性半導体薄膜に、 イオン注入又はイオンドーピングして n型又は Z及び p型不純物領域
(例えばソースノドレイン、 ソース/ゲートチャンネル/ドレインな ど） を形成し、 少なくとも赤外線低減又は赤外線遮断フィルタを使用し、 前記基体の適当な予備加熱処理 （Pre baking) 、 補助加熱状態
(Asist- baking) 及び後加熱保持 （Pos t- baking) でのフラッシュラ ンプアニールにより、 不純物イオンを活性化する、 多結晶性半導体薄膜 又は多結晶性半導体装置の製造方法。
( i ) 基体上の集光ランプアニールにより結晶化された多結晶性又は 単結晶性半導体薄膜に、 イオン注入又はイオンドーピングして n型又は Z及び p型不純物領域 （例えばソース/ドレイン、 ソース/ゲートチヤ ンネル Zドレインなど） を形成し、 少なくとも赤外線低減又は赤外線遮 断フィルタを使用し、 前記基体の適当な予備加熱処理 （Pre- baking) 補助加熱状態 （Asist- baking) 及び後加熱保持 （Pos t- baking) での フラッシュランプアニールにより'、 不純物イオンを活性化する、 多結晶 性又は単結晶性半導体薄膜、 又は多結晶性又は単結晶性半導体装置の製 造方法。
( j ) 基体に、 錫等の IV族元素の少なくとも 1種を含有するか或い は含有しない低級結晶性半導体薄膜を形成する第 1工程と、 前記低級結 晶性半導体薄膜にイオン注入又はイオンドーピングで n型又は/及び p 型不純物領域 (例えばソース/ドレイン、 ソース/ゲートチャンネル/ ドレインなど） を形成する第 2工程と、 前記基体にその歪点以下の温度 に加熱する予備加熱処理 （Pre- baking) を行う第 3工程と、 前記基体 をその歪点以下の温度に加熱する補助加熱状態 （Asist- baking) での フラッシュランプアニールにより、 溶融又は半溶融又は非溶融状態の加 熱と冷却で前記低級結晶性半導体薄膜の結晶化及び不純物イオンの活性 化を同時に行う第 4工程と、 前記基体をその歪点以下の温度に冷却する まで後加熱保持 （Posい baking) する第 5工程とを有する、 半導体薄 膜又は半導体装置の製造方法。
(k) 基体に、 錫等の IV族元素の少なくとも 1種を含有するか或い は含有しない低級結晶性半導体薄膜を形成する第 1工程と、 前記基体を その歪点以下の温度に加熱する予備加熱処理 （Pre- baking) を行う第 2工程と、 前記基体をその歪点以下の温度に加熱する補助加熱状態 (Asist- baking) でのフラッシュランプアニールにより、 溶融又は半 溶融又は非溶融状態の加熱と冷却で前記低級結晶性半導体薄膜を結晶化 する第 3工程と、 前記基体をその歪点以下の温度に冷却するまで後加熱 保持 （Post- baking) する第 4工程と、 形成された多結晶性又は単結 晶性半導体薄膜にイオン注入又はイオンドーピングで n型又は/及び p 型不純物領域 （例えばソース/ドレイン、 ソース/ゲートチャンネル/ ドレインなど） を形成する第 5工程と、 少なくとも赤外線低減又は赤外 線遮断'フィル夕を使用し、 前記基体の適当な予備加熱処理 （Pre - baking) 、 補助加熱状態 （As i s t_baking) 及び後加熱保持 （Pos卜 baking) でのフラッシュランプアニールの非溶融状態の加熱により、 不純物イオンを活性化する第 6工程とを有する、 半導体薄膜又は半導体 装置の製造方法。
( 1 ) 基体上に、 基体よりも高い熱伝導性及び電気伝導性で遮光性か つ光反射低減及び保護用絶縁膜と、 低級結晶性半導体薄膜とを透過した フラッシュ照射光に対し、 高吸収性又は高反射性を示す下地膜を形成し その上に必要に応じて電気絶縁性で光透過性又は遮光性のバッファ膜を 形成し、 その上の少なくとも下地膜領域に、 錫等の IV族元素の少なく とも 1種を含有するか或いは含有しない低級結晶性半導体薄膜を形成し. 更に必要に応じてその上に光反射低減及び保護用絶縁膜を形成し、 前記 基体の適当な予備加熱処理 （Pre- baking) 、 補助加熱状態 （Asist- baking) 及び後加熱保持 （Pos t -baking) でのフラッシュランプア二 ールでの溶融又は半溶融又は非溶融状態の加熱と冷却により、 前記低級 結晶性半導体薄膜の結晶化を促進する、 半導体薄膜又は半導体装置の製 造方法。
ボトムゲート TFT、 パックゲート TFT、 デュアルゲート TFTな どの場合、 光反射低減及び保護用絶縁膜と低級結晶性半導体薄膜とを透 過したフラッシュ照射光を吸収して加熱される高熱伝導性及び電気伝導 性の、 例えば着色系金属 （クロム、 銅など） 、 高融点金属 （チタン、 夕 ンタル、 モリブデン、 夕ングステン、 それらの合金、 例えばモリブデン —タンタル合金など） 、 金属シリサイド （WS i 2、 Mo S i 2、 T i S i 2、 T a S i 2、 C o S i、 P d2S i、 P t 2S i、 C r S i 2、 N i S i、 Rh S iなど） が、 下地膜として用いられる。 この場合は、 基体の 温度上昇が比較的高いので、 石英ガラス、 結晶化ガラス等の高歪点 （耐 熱性） ガラスやセラミックスが基体の材料として適している。
又、 光反射低減及び保護用絶縁膜と低級結晶性半導体薄膜を透過した フラッシュ照射光を反射する高熱伝導性及び電気伝導性の、 例えば白色 系金属 （アルミニウム、 アルミニウム合金 （ 1 %シリコン含有アルミ二 ゥムなど） 、 銀、 ニッケル、 プラチナなど } 、 白色系金属/高融点金属 積層膜 （アルミニウムノモリブデンなど） などが、 下地膜として用いら れる。 この場合は、 基体の温度上昇が比較的低いので、 ほうけい酸ガラ ス、 アルミノけい酸ガラス、 強化ガラス等の低歪点ガラスやポリイミ ド 等の耐熱性樹脂その他が基体の材料として適しているが、 石英ガラス、 結晶化ガラス等の高歪点 （耐熱性） ガラスやセラミックス等も用いるこ とができる。
また、 フラッシュランプアニールで下地膜と低級結晶性半導体薄膜が 反応するのを防止するためにバッファ膜を設けるが、 溶融した低級結晶 性半導体薄膜と反応しないような材質で下地膜を形成した場合は、 バッ ファ膜を省いてもよい。 例えば、 陽極酸化による絶縁膜で被覆したアル ミニゥム、 高融点金属 （Mo— T a合金など） 等の下地膜では、 新たな バッファ膜の形成は不要である。
バッファ膜としては、 電気絶縁性の酸化シリコン膜、 酸窒化シリコン 膜、 窒化シリコン膜、 酸化シリコン/窒化シリコン積層膜、 窒化シリコ ン/酸化シリコン積層膜、 酸化シリコン Z窒化シリ'コン/酸化シリコン 積層膜などが用いられる。 基体に、 ほうけい酸ガラス、 アルミノけい酸ガラス等の低歪点ガラス 溶融石英ガラス、 結晶化ガラス、 更に耐熱性樹脂などを用いる場合は、 基体からの不純物 _ ( N aイオンなど） 拡散防止のために、 窒化シリコン 膜系、 例えば酸窒化シリコン膜、 窒化シリコン膜、 酸化シリコン/窒化 シリコン積層膜、 窒化シリコン Z酸化シリコン積層膜、 酸化シリコン Z 窒化シリコン/酸化シリコン積層膜等を用いるのが望ましい。
フラッシュ照射時の下地膜上の低級結晶性シリコン薄膜は、 その膜自 身の照射光吸収による加熱と下地膜の加熱 ·蓄熱効果とにより溶融が進 行し、 溶融したシリコンが流出して下地膜上に多結晶性又は単結晶性シ リコン薄膜が形成されにくい。 そこで、 下地膜領域上のみに低級結晶性 半導体薄膜を形成することにより、 溶融シリコンの流出を防止して下地 膜領域上のみに多結晶性又は単結晶性シリコン薄膜を形成するのがよい, また、 前記下地膜は、 錫等の IV族元素の少なくとも 1種を含有する か或いは含有しない前記低級結晶性半導体薄膜と同等以上の面積で、 一 部が線状に突出した形状にパターニングし、 前記フラッシュランプア二 ールでの溶融又は半溶融又は非溶融状態の前記低級結晶性半導体薄膜を 前記下地膜の前記突出形状部から熱放散させて結晶成長核を形成し、 全 体を任意な結晶方位で結晶化させるのがよい。
この場合は、 線状に突出した部分が他の部分より熱放散が大きく、 再 結晶化のきっかけ （種、 核） を作るので、 全体を任意の結晶方位の大粒 径多結晶性又は単結晶性半導体薄膜を形成することができる。
また、 前記下地膜上の、 錫等の IV族元素の少なくとも 1種を含有す るか或いは含有しない前記低級結晶性半導体薄膜を、 前記下地膜と同等 以下の面積で、 前記下地膜の突出形状領域に微小突出した形状にパター ニングし、 前記フラッシュランプアニールでの溶融又は半溶融又は非溶 融状態の前記低級結晶性半導体の微小突出形状部を結晶成長の核として. 全体を任意な結晶方位で結晶化させてよい。
この場合も、 微小突出した部分が他の部分より熱放散が大きく、 再結 晶化のきっかけ （種、 核） を作るので、 全体を任意の結晶方位の大粒径 多結晶性又は単結晶性半導体薄膜を形成することができる。
また、 前記下地膜は、 線状に突出した部分を介して任意の電位 （無電 位、 アース電位、 T F Tのゲート電位等） で使用されるのがよい。
また、 前記フラッシュランプアニール時の光反射低減及び保護用絶縁 膜は、 少なくとも紫外線を透過する電気絶縁性膜であり、 或いはゲート 絶縁膜に用いてよい。
少なくとも紫外線を透過する電気絶縁性膜としては、 例えば、 酸化シ リコン膜、 窒化シリコン膜、 酸窒化シリコン膜、 酸化シリコン Z窒化シ リコン積層膜、 窒化シリコン/酸化シリコン積層膜、 酸化シリコン/窒 化シリコン Z酸化シリコン積層膜などがあり、 またゲート絶縁膜として は、 例えば、 酸化シリコン膜、 窒化シリコン膜、 酸窒化シリコン膜、 酸 化シリコン Z窒化シリコン積層膜、 窒化シリコン Z酸化シリコン積層膜， 酸化シリコン Z窒化シリコン/酸化シリコン積層膜などがある。
(m) 酸化性雰囲気中 （空気、 酸素、 オゾン、 水蒸気、 N O、 N 2〇 等） でのフラッシュランプアニールの溶融又は半溶融加熱と冷却により、 錫等の IV族元素の少なくとも 1種を含有するか或いは含有しない低級 結晶性半導体薄膜を結晶化させるときに、 この多結晶性又は単結晶性半 導体薄膜の表面に同時に酸化系絶縁膜 （酸化シリコン膜、 酸窒化シリコ ン膜等） を形成し、 この酸化系絶縁膜をゲート絶縁膜又は保護膜として 使用する、 半導体薄膜又は半導体装置の製造方法。
( o ) フラッシュランプアニールにより形成された、 低歪点ガラス又 は高歪点ガラス又は耐熱性樹脂基板上の、 錫等の I V族元素の少なくと も 1種を含有するか或いは含有しない多結晶性又は単結晶性半導体薄膜 に、 0. 1 MP a以上で 3 0 MP a以下、 常温以上で基板の歪点以下の 温度の高圧低温の酸化性雰囲気中 （空気、 酸素、 オゾン、 水蒸気、 NO. N2〇等） で酸化系絶縁膜 （酸化シリコン膜、 酸窒化シリコン膜など） を形成し、 この酸化系絶縁膜をゲート絶縁膜又は保護膜として使用する. 半導体薄膜又は半導体装置の製造方法。
上記 （o) の方法においては、 フラッシュランプアニールにより形成 された低歪点ガラス基板又は高歪点ガラス基板又は耐熱性樹脂基板上の. 錫等の IV族元素の少なくとも 1種を含有するか或いは含有しない多結 晶性又は単結晶性シリコン薄膜に、 下記の高圧低温ァニールの一種であ る亜臨界水反応又は超臨界水反応により酸化系絶縁膜を形成し、 これを ゲ一ト絶縁膜又は保護膜に使用することが、 下記の①〜②に述べる効果 からみて望ましい。
亜臨界水反応：水の臨界点 （3 7 4 °C、 2 2 MP a) よりも温度、 圧 力の低い熱水 （亜臨界水） による反応。
超臨界水反応：水の臨界点 （3 74 °C、 2 2MP a) 以上の状態の超 臨界水による反応。 ·
①この反応により、 良質なゲート絶縁膜と良質な界面形成が可能とな り、 多結晶性又は単結晶性シリコン薄膜の結晶欠陥を低減し、 TFTの Vihや S値が向上するとともに、 T F Tの歩留り及び信頼性が向上する t
②高温熱酸化 （例えば 1 0 5 0 °C、 6 0分） でゲート絶縁膜 （例えば S i 02膜） を形成すると、 TFT用の 8" Φ、 約 8 0 0 m厚の石英 ガラスで 1 0 0~ 1 5 0 mのゥエーハ反りが発生し、 このゥエーハ反 りにより、 次の （ィ） 〜 （ホ） の欠点が生じる。
(ィ） 真空吸着不良等のフォトリソグラフィ及びエッチング作業のトラ ブルが発生しやすい。 (口） 基板中央部と周辺部のフォーカスムラ発生で精度バラツキとなり 歩留り、 品質の低下の問題が発生しやすい。
(八） T F T基板と対向基板との重ね合せで液晶ギヤップコントロール が難しく、 かつ液晶ギャップムラが多発し、 光透過率及びコントラスト 低下での歩留り、 品質低下の問題となりやすい。
(二） 液晶駆動 （T F T ) 基板の裏面キズが多発するので、 裏面光学研 磨が必要となり、 コストアップとなる。
(ホ） 石英ガラスサイズが例えば 8 " φ→ 1 2 " φ と大きくなると、 更にゥエーハ反りが大きくなり、 上記問題が更に大きくなり、 歩留り、 品質及び生産性低下となりやすい。
これに対して、 上記 （ο ) の方法では、 高圧低温の亜臨界水反応又は 超臨界水反応でゲート絶縁膜 （例えば S i〇2膜） を形成するので、 ゥ エー八反りが解消して上記した各問題が解消し、 歩留り、 品質及び生産 性向上による大幅なコストダウンが可能となる。
( p ) .フラッシュランプアニールにより形成された、 高歪点ガラス基 板上の、 錫等の I V族元素の少なくとも 1種を含有するか或いは含有し ない多結晶性又は単結晶性半導体薄膜を酸化性雰囲気中 （空気、 酸素、 オゾン、 水蒸気、 N O、 N 20等） で高温熱酸化することにより酸化系 絶縁膜 （酸化シリコン膜、 酸窒化シリコン膜など） を形成し、 この酸化 系絶縁膜をゲート絶縁膜又は保護膜として使用する、 半導体薄膜又は半 導体装置の製造方法。
( q ) フラッシュランプアニールにより形成された、 髙歪点ガラス基 板上の光反射低減及び保護用絶縁膜付きの、 錫等の I V族元素の少なく とも 1種を含有するか或いは含有しない多結晶性又は単結晶性半導体薄 膜を、 酸化性雰囲気中 （空気、 酸素、 オゾン、 水蒸気、 N〇、 N 2 0 等） で高温熱酸化することにより酸化系絶縁膜 （酸化シリコン膜、 酸窒 化シリコン膜など） を形成し、 この酸化系絶縁膜をゲート絶縁膜又は保 護膜として使用する、 半導体薄膜又は半導体装置の製造方法。
( r ) フラッシュランプアニールにより形成された、 錫等の I V族元 素の少なくとも 1種を含有するか或いは含有しない多結晶性又は単結晶 性半導体薄膜、 及び絶縁膜の少なくとも一方を、 常温〜基板の歪点以下 の温度、 分圧 1 3 . 3 3 P a以上で飽和蒸気圧以下の水の気体を含む雰 囲気中での加熱工程 （水蒸気中ァニール） を経て改質する、 半導体薄膜 又は半導体装置の製造方法。
この方法においては、 形成された絶縁膜中の欠陥や不純物に起因する 正電荷を中性化し、 負に寄ったフラットバンド電圧を 0 V側に近づけて 絶縁膜の改質を行うために、 常温〜基板の歪点以下の温度、 分圧 1 3 . 3 3 P a以上で飽和蒸気圧以下の水の気体を含む雰囲気中での加熱工程 (水蒸気中ァニール） を行う。 この時に、 基板の材質及びサイズ、 多結 晶性又は単結晶性シリコン薄膜及び絶縁膜の膜厚及び膜質等により、 例 えば 1 0〜6 0分の加熱時間を設定する。
次に、 本発明を好ましい実施の形態について更に詳細に説明する。 第 1の実施の形態
第 1図〜第 3 3図について、 本発明の第 1の実施の形態を説明する。 本実施の形態は、 本発明を卜ップゲ一ト型の多結晶性シリコン C M O S (Comp l emen t ary MOS) T F Tに適用したものである。
<触媒 C V D法とその装置 >
まず、 本実施の形態に用いる触媒 C V D法について説明する。 触媒 C V D法においては水素系キヤリアガスとシランガス等の原料ガスとから なる反応ガスを加熱されたタングステン等の触媒体に接触させ、 これに よって生成したラジカルな堆積種又はその前駆体及び活性化水素イオン 等の水素系活性種に高いエネルギーを与え、 基板上にアモルファスシリ コン含有微結晶シリコン等の低級結晶性半導体薄膜を気相成長させる。 この触媒 C VDは、 第 5図〜第 6図に示す如き装置を用いて実施され る。
この装置によれば、 水素系キャリアガスと水素化ケィ素 （例えばモノ シラン） 等の原料ガス 40 (及び必要に応じて B2H6や PH3、 S nH4 などのドーピングガスも含む。 ） からなるガスは、 供給導管 4 1からシ ャヮーヘッド 42の供給口 （図示せず） を通して成膜室 44へ導入され る。 成膜室 44の内部には、 ガラス等の基板 1を支持するためのサセプ タ 4 5と、 耐熱性の良い （望ましくは触媒体 4 6と同じか或いはそれ以 上の融点を有する材質の） シャワーヘッド 42と、 例えばコイル状の夕 ングステン等の触媒体 46と、 更には開閉可能なシャッター 47とがそ れぞれ配されている。 なお、 図示はしないが、 サセプタ 4 5と成膜室 4 4との間には磁気シールが施され、 また、 成膜室 44は前工程を行なう 前室に後続され、 夕ーポ分子ポンプ等でバルブを介して排気される。 そして、 基板 1はサセプタ 4 5内のヒー夕一線等の加熱手段で加熱さ れ、 また触媒体 46は例えば抵抗線として融点以下 （特に 8 0 0〜2 0 0 0 ：、 タングステンの場合は約 1 6 0 0〜 1 8 0 0 °C) に加熱されて 活性化される。 触媒体 4 6の両端子は直流又は交流の触媒体電源 48に 接続され、 この電源からの通電により所定温度に加熱される。
触媒 CVD法を実施するには、 第 5図の状態で、 成膜室 44内の真空 度を 1. 3 3 X 1 0— 4〜 1. 3 3 X 1 0— 6P aとし、 例えば水素系キヤ リアガス 1 0 0〜2 0 0 S C CMを供給して、 触媒体を所定温度に加熱 して活性化した後に、 水素化ケィ素 （例えばモノシラン） ガス 1〜2 0 S C CM (及び必要に応じて B2H6や、 PH3等のドーピングガスも適 量含む。 ） からなる原料ガス 40を供給導管 4 1からシャワーヘッド 4 2の供給口 43を通して導入して、 ガス圧を 0. 1 3 3〜 1 3. 3 P a. 例えば 1. 3 3 P aとする。 ここで、 水素系キャリアガスは、 水素、 水 素 +アルゴン、 水素 +ヘリウム、 水素 +ネオン、 水素 +キセノン、 水素 +クリプトン等の、 水素に不活性ガスを適量混合させたガスであれば、 いずれでもよい （以下、 同様） 。
そして、 第 6図のようにシャッター 4 7を開け、 原料ガス 4 0の少な くとも一部を触媒体 46と接触して触媒的に分解させ、 触媒分解反応又 はノ及び熱分解反応によって、 高エネルギーをもつシリコン等のイオン, ラジカル等の反応種の集団 （即ち、 堆積種又はその前駆体及び水素系活 性種など） を形成する。 こうして生成したイオン、 ラジカル等の反応種 5 0を高いエネルギーで 2 0 0〜 8 0 0 °C (例えば 3 0 0〜4 0 0で） に保持された基板 1上にアモルファスシリコン含有微結晶シリコン等の 所定の膜として気相成長させる。
こうして、 プラズマを発生することなく、 反応種に対し、 触媒体 4 6 の触媒作用とその熱エネルギーによる高いエネルギーを与えるので、 原 料ガスを効率良く反応種に変えて、 基板 1上に均一に熱 CVDで堆積す ることができる。
また、 基板温度を低温化しても堆積種のエネルギ一が大きいために、 目的とする良質の膜が得られることから、 基板温度を更に低温化でき、 大型で安価な絶縁基板 （ほうけい酸ガラス、 アルミノけい酸ガラス等の 低歪点ガラス基板、 ポリイミド等の耐熱性樹脂基板等） を使用でき、 こ の点でもコストダウンが可能となる。
また、 勿論のことであるが、 プラズマの発生がないので、 プラズマに よるダメージがなく、 低ストレスの生成膜が得られると共に、 プラズマ CVD法に比べ、 はるかにシンプルで安価な装置が実現する。 この場合、 減圧下 （例えば 0 . 1 3 3〜 1 . 3 3 P a ) 又は常圧下で 操作を行なえるが、 減圧タイプよりも常圧タイプの方がよりシンプルで 安価な装置が実現する。 そして、 常圧タイプでも従来の常圧 C V Dと比 ベて密度、 均一性、 密着性のよい高品質膜が得られる。 この場合も、 減 圧タイプよりも常圧タイプの方がスループットが大であり、 生産性が高 く、 コストダウンが可能である。
上記の触媒 C V Dにおいて、 触媒体 4 6による輻射熱のために、 基板 温度は上昇するが、 上記のように、 必要に応じて基板加熱用ヒーター又 は冷却手段 5 1を設置してよい。 また、 触媒体 4 6はコイル状 （これ以 外にメッシュ、 ワイヤ一、 多孔板状もよい。 ） としているが、 更にガス 流方向に複数段 （例えば 2〜 3段） として、 ガスとの接触面積を増やす のがよい。 なお、 この C V Dにおいて、 基板 1をサセプタ 4 5の下面に おいてシャワーヘッド 4 2の上方に配しているので、 成膜室 4 4内で生 じたパ一ティクルが落下して基板 1又はその上の膜に付着することがな い。
<フラッシュランプアニールとその装置 >
第 7図には、 フラッシュランプアニールを行う装置 （ァ二一ラー） が 例示されている。 これによれば、 発光光線遮断用の外側筐体 2 0 0内に 配した同様の内側筐体 2 0 1内 （いずれも N 2パージされている。 ） に は、 キセノンガス等を封入した例えば 1 0本のフラッシュランプ 2 0 3 を紫外線放射源とし、 その背面側には反射ミラー 2 0 4を設けて照射強 度を増強させている。 また、 ランプ 2 0 3と （低級結晶性シリコン薄膜 付きの） 絶縁性基板 1との間に、 レンズ、 ミラー等で構成する集光整形 機構 （ここでは図示せず） により、 照射する光 2 1 0を線状 {例えば ( 5 0 0〜 6 0 0 mm ) X ( 1〜； L 0 mm) } 、 長方形状 {例えば （ 1 0〜 1 0 0 mm) X ( 2 0 0〜 3 0 0 mm) } 又は正方形状 （例えば 1 0 0 X 1 0 0 mm ) 又は円形状 （例えば 1 0 0〜 3 0 0 τη πί φ ) \ 整形してフラッシュ照射することにより、 照射強度むらを低減し、 溶融 効率及びスループット向上での生産性向上を図ってもよい。 基板 1は、 サセプタ 2 0 8内のヒーター 2 0 9によってその歪点以下に予め加熱さ れる。 反射部材 （反射ミラー等） 2 0 4の表面に微細な凹凸形状 （ブラ スト加工、 エッチングなど） を設けて、 乱反射により反射光の照度均一 化を図ってもよい。
そして、 ランプ 2 0 3と絶縁性基板 1との間には銅粉末、 鉄粉末、 リ ン酸等の熱線吸収材を含有させたカラーフィルタガラス （熱線吸収フィ ルタ） 又は I T O膜等の赤外線反射膜をコーティングしたコールドミラ —Zコールドフィルタ、 又は両者を組み合わせたフィル夕 （例えば、 熱 線吸収フィル夕に赤外線反射膜をコ一ティングしたフィルタ） などの少 なくとも赤外線を遮断又は低減する熱線低減又は熱線遮断フィルタ 2 0
5を設けて、 基板温度上昇を低減させてもよい。 筐体 2 0 1の背面は、 循環冷媒を通す例えば水冷パイプ 2 0 7によって必要以上に温度上昇し ないようにして、 反射板 2 0 4の反射機能の保持とランプ 2 0 5の発光 の安定化とを図ってよい。
ランプ 2 0 5は、 後述のように、 フラッシュ式放電機構で発生した高 圧パルスを印加すると、 ランプ内部に封入されたキセノン等の気体が一 瞬にして絶縁破壊を起こし、 これが引き金となってコンデンサに蓄積さ れた電気エネルギーが極めて短い時間 （ s e c〜m s e c ) の間 にランプ内に一挙に放出され、 この時に強烈なアーク放電の閃光 （フラ ッシュ） を放つ。 この閃光が低級結晶性シリコン薄膜に吸収され、 熱に 変換されて溶融される。
このとき、 ランプ 2 0 5から照射される光 2 1 0は例えば第 8図に示 すスペクトル分布を有していて、 低級結晶性シリコンの吸収波長 （紫外 線領域、 約 400 nm以下） に対応した発光強度の波長を有している。 なお、 照射光 210は、 長波長成分をカットする等、 後述の方法でスぺ クトル制御してもよいが、 ある程度の長波長成分を含んでいると、 これ が基板 1を加熱することにより徐冷却による大粒径化に寄与することが Φ ^>
例えば第 25図、 第 26図は、 本発明に基づくフラッシュランプア二 ールにより形成された多結晶性シリコン薄膜の S EM (走査電子顕微 鏡） 写真であるが、 上記した数 mサイズの大粒径の多結晶シリコン 粒が存在していることが分る。 これについては、 後で詳述する。
反射鏡 204は例えば第 9図に示す凹面状 （A) と平面状 （B) の夕 イブがあるが、 前者は集光レンズ 2 1 1を介して帯状のフラッシュ照射 を行う （照度の向上） のに適し、 後者は光整形器 （光ホモジナイザー） 212を介して大面積の正方形状、 長方形状等のフラッシュ照射 （均一 性の向上） を行うのに適している。 このときも、 必要に応じて前記の熱 線低減又は遮断フィルタを介して所定方向へ投光してもよい。 なお、 こ の光整形器 （光ホモジナイザーなど） に熱線反射膜をコートしてもよい, 例えば 1000 X 1000mmのガラス基板 1にフラッシュランプア 二一ルする場合、 下記 （1) 〜 （3) の方法があり、 適宜に選択しても よい。
(1) 第 10図の （1) に示すように、 第 7図の例に対応して 1 000 X 1 000 mmの大面積を一括して 1回又は必要回数繰り返してフラッ シュ照射する。
(2) 第 10図の （2) に示すように、 基板 1を固定し、 200 X 20 0mm正方形状に集光整形したフラッシュ照射光 210を、 ガルバノメ 一夕一スキャナで走査させ、 同じ領域を 1回又は必要回数繰り返して、 必要に応じてオーバ一ラップスキャニングしてフラッシュ照射する。 ( 3 ) 第 1 1図の （3 ) に示すように、 2 0 0 X 2 0 0 m m正方形状に 集光整形したフラッシュ照射位置を固定し、 基板 1をステップ &リピー トで高精度に X— Y方向に移動させて、 同じ領域を 1回又は必要回数繰 り返し、 必要に応じてオーバーラップスキャニングしてフラッシュ照射 する。
尚、 ガルバノメータスキヤニング及びステツプ&リピートでフラッシ ュ照射する場合は、 隣の領域へのフラッシュ照射光のクロストークによ る結晶化バラツキを低減するために、 横方向の光漏れ防止のしゃへい板 を設置し、 基体とランプハウス （筐体） 又は真空容器放射面の間隔をで きるだけ小さく （例えば 1 0 mm以下と） するのが好ましい。
そして、 このフラッシュランプアニール条件 （ランプの発光波長、 照 射強度、 照射時間、 冷却速度等） は、 低級結晶性シリコン膜厚、 ガラス 基板の耐熱温度、 得られる結晶粒径 （キャリア移動度） により、 最適化 を適宜決定してもよい。 またこのフラッシュランプアニール時には、 基 板温度の均一化及び安定化による結晶化膜の均一化、 結晶化膜及び基板 ストレスの低減化、 ランプ照射パワーの削減のために、 ガラス基板 1の 歪み点以下の常温〜 5 0 0 °C、 好ましくは 3 0 0〜4 0 0 にヒーター 2 0 9や赤外線ランプ （ハロゲンランプ） 等でガラス基板 1を加熱する のがよい。
また、 本発明に使用可能な紫外線光源ランプ 2 0 3としては、 フラッ シュ式にかつ繰り返し発光させることができるものが望ましく、 例えば キセノンランプ、 キセノン一水銀ランプ、 キセノン—クリプトンランプ クリプトンランプ、 クリプトン一水銀ランプ、 キセノン一クリプトン一 水銀ランプ、 メタルハライドランプなどの各種ランプを用いることがで きる。 ランプを閃光的に発光させるためのフラッシュ式放電機構として は、 第 1 2図に示すように、 例えば、 直流電源 2 1 4、 電荷を蓄積する ためのコンデンサ (：、 ランプ電源 2 1 4とランプ 2 0 3間の配線の持つ ィンダクタンス、 コンデンサ Cの内部インダクタンス、 パルス幅調整用 のィンダク夕ンス等から形成されるインダクタンス Lなどにより、 放電 ランプ回路が構成される。
例えば同一形状のランプを使用する場合は、 コンデンサの充電電圧を 高くして放電させると、 放電時の電圧ピーク値が上がり、 結果として、 波長 4 0 0 n m以下の紫外線波長領域のスぺクトル強度が相対的に増大 する。 また、 コンデンサの充電電圧が一定の場合は、 インダク夕ンスを 小さくする程、 1 Z 3パルス幅が減少し、 放電電流波形のピーク値が増 犬し、 結果として波長 4 0 0 n m以下の紫外線波長領域のスペクトル強 度が相対的に増大する。
大粒径 （高キャリア移動度の多結晶化） 促進と、 上記したグラフォェ ピ夕キシャル又はへテロェピタキシャル成長での単結晶性化促進のため には、 シリコン溶融後に徐冷却するのが望ましいので、 フラッシュラン プアニール時のフラッシュ時間 （パルス幅） やピーク値、 ランプ発光の 繰り返し速度及び頻度を適宜制御し、 特に 1ノ 3パルス幅は長い程よく 例えば 1ミリ秒以上、 好ましくは 1 . 5ミリ秒以上が望ましい。 なお、 1 / 3パルス幅は低級結晶性半導体薄膜の製法、 膜厚などによって随時 変更するのが好ましい。
そして、 ランプ 2 0 3に流す放電電流のピーク値及びパルス幅、 並ぴ にランプ発光の繰り返し速度及び頻度を適宜調節できるようにする。 こ の場合、 ランプの接続方法には、 例えば、
( 1 ) 第 1 2図の （ 1 ) に示すように、 直列接続された 2本のランプ 2 0 3をそれぞれのランプ電源 2 1 4に接続し、 合計 4本のランプを並 列に同期して発光させる。 (2) 第 1 2図の （2) に示すように、 各ランプ 20 3毎に電源 2 1 4を設けてランプを同時に発光させる。
(3) 第 1 2図の （3) に示すように、 直列接続されたランプ 2 0 3 を一つのランプ電源 2 14に接続し、 各ランプを同時に発光させる。 のいずれであってもよい。
このように複数のランプを使用する場合、 複数のランプを同期させて 発光させた方が効率が向上する。 通常、 ランプを発光させるためのトリ ガー回路 （図示せず） により複数のランプは同期してトリガーされ、 複 数のランプが同時に発光するようにした方がよい。 トリガ一回路によつ てトリガ一電極を通じて例えば十数 kVの高圧パルスを加えると、 発光 管内のキセノンガス中にトリガ一電極に沿って細いストリーマが形成さ れ、 部分的な絶縁破壊を引き起こし、 主放電はこの部分に沿って成長す る （上述のシマー方式の点灯ではこのトリガー電極は無い） 。
例えば、 第 1 3図の （1) に示すフラッシュランプ構造では、 例えば 直径 1 Omm、 長さ 1 5 Ommの直管型発光管 2 1 5の両端近傍に一対 の電極 2 1 6, 2 1 7が対向配置され、 発光管の外壁にトリガーワイヤ 2 1 8等のトリガー電極組立体が例えば巻回して配設されている。 この ような構造のみならず、 第 1 3図の （2) に示すように、 例えば縦 1 5 0 X横 1 0 0 X高さ 1 0mmの平行平板型発光管 2 1 9の両端近傍に一 対又は複数対の電極 2 1 6, 2 1 7が対向配置され、 発光管の外壁に、 透明導電膜 （ I TO (Indium Tin Oxide) 、 Z nOなど） からなるト リガ一電極薄膜パターン （又はトリガー電極組立体） 22 0が配設され た構造としてもよい。 このときに、 発光管壁面 （内側又は外側又は双 方） を微細凹凸加工 （ブラスト、 エッチングなど） することにより、 フ ラッシュ照射光の照度均一化を図ってもよい。 さらに、 この平行平板型 発光管の場合、 複数のそれぞれの陽極 2 1 6及び陰極 2 1 7と各トリガ —金属線 （又はトリガー電極薄膜パターン） 2 2 0の間隔が同じ距離と なるように、 位置的に対応して設けるのが望ましい。
こうした平行平板型 （直方体） 発光管 2 1 9は、 例えば縦 1 5 0 X横 1 0 0 高さ 1 O m mの平行平板型発光管の両端近傍に一対又は複数対 の電極 2 1 6、 2 1 7が対向配置され、 発光管の外壁にトリガー電極組 立体 （又はトリガー電極薄膜パターン） 2 2 0が配設された構造である ので、 フラッシュ照射面積の拡大と共に、 放電の均一化によるフラッシ ュ照射光の照度均一化を図れる。 また、 各電極 2 1 6 , 2 1 7を同時又 は個別に動作可能であり、 例えば破壊した部分があっても他の電極を正 常動作させることにより、 放電強度の維持、 寿命、 コスト面で有利とな る。 また、 さらに平行平板型発光管及び直管型発光管の場合に、 発光管 壁面 （内側又は外側又は双方） を微細凹凸加工 （プラスト、 エッチング など） することにより、 フラッシュ照射光の照度均一化が向上する。 そして、 発光管外壁の微細凹凸加工を追加すると、 フラッシュ照射光 の照度均一化、 透明導電性被膜の密着性が改善され、 パネ性のあるらせ ん状の金属線の密着性も改善されるので、 安定した発光と長寿命が可能 となる。 例えば縦 1 5 0 X横 1 0 0 X高さ 1 0 m mの平行平板型発光管 2 2 0は、 長さ 1 5 0 mm x直径 1 0 mmの直管型発光管の複数本分 (例えば 1 0本分） の照射面積であるにもかかわらず、 トータルとして 低い消費電力で同等以上のフラッシュ照射を行えるので、 効率が良く、 安価で交換頻度が少なく、 コストダウンが実現する。
この時に、 平行平板型発光管の投光面の反対面側に、 透明電極性被膜 又は金属被膜をパターエングしてトリガ一電極線を並列に設けることに より、 複数対の電極間の放電ばらつきを低減するので、 安定した発光と 長寿命化が可能となる。 発光管後方に冷却した反射部材を設けると、 使用中に高温度にならな いので、 反射部材の機能が劣化せず、 ランプの動作が安定化し、 また余 計なガスを放出させて外囲器内部の雰囲気を悪化させることがないので， 安定した発光と長寿命化が可能となる。 尚、 発光管及び反射部材をファ ン等により空冷したり、 または循環させた純水 （又は超純水） で水冷さ せてもよい。
く触媒 CVD (又はプラズマ C VDなど） とフラッシュランプア二一 ルの連続処理 >
コンタミ防止、 生産性向上の面から、 低級結晶性半導体薄膜形成工程 又は手段 （プラズマ CVD、 触媒 CVD、 スパッ夕など） と、 フラッシ ュランプアニール又はァニ一ラ一とを一体化した装置とし、 例えばィン ライン (連続チャンバ) 方式 （リニア型、 回転型） 、 マルチチャンバ方 式、 クラスタ方式などによって連続的に若しくは順次に行うことが好ま しい。
次の （ 1) 又は （2) のクラスタ方式がより好ましい。
( 1 ) 例えば、 第 14図に示すように、 CVD部で低級結晶'性半導体 薄膜を形成した後、 ァニーラ一部のフラッシュランプア二一ルで結晶化 し、 これを CVD部に戻してその上に低級結晶性半導体薄膜を形成し、 再びァニ一ラ一部のフラッシュランプアニールで結晶化を行う工程を繰 り返すクラスタ方式一体化装置としてよい。 第 1 5図 （A) は、 これを インライン方式としたものである。
(2) また、 第 1 6図に示すように、 CVD— 1部で下地保護膜 （酸 化シリコン Z窒化シリコン積層膜等） を形成し、 CVD— 2部で低級結 晶性半導体薄膜を形成した後、 必要に応じてイオンドーピング/イオン 注入部で IV族元素を適量添加してから、 ァニ一ラー部のフラッシュラ ンプアニールで結晶化し、 更に C VD— 3部でゲート絶緣膜 （酸化シリ コン膜等） 形成の作業を連続するクラスタ方式一体化装置としてもよい, 第 1 5図 （B) は、 これをインライン方式としたものである。
なお、 CVD— 1部で形成する酸化シリコン Z窒化シリコン積層膜等 は、 トップゲート型 MOS TFTの下地保護膜、 又はボトムゲート型 M O S TFTのボトムゲート絶縁膜兼保護膜となるものであってよく、 ま た C VD— 3部で形成する酸化シリコン膜又は酸化シリコン /窒化シリ コン積層膜等は、 トップゲート型 MOS TFTのゲート絶縁膜、 又はポ トムゲ一ト型 MO S T F Tの保護膜となるものであってよい。
また、 上記の C VDは触媒 C VD、 プラズマ CVD、 TEOS系プラ ズマ CVD等であってよく、 またこの代りにスパッ夕でもよい。 CVD では、 成膜前にプラズマ又は触媒 AHA処理するのがよい。 例えば、 プ ラズマ CVDによる成膜前に、 原料ガスを流さないで水素系キヤリァガ スのみでプラズマ A H A処理して発生した水素系活性種 （活性化水素ィ オン等） の作用により、 形成された多結晶性シリコン薄膜表面のコンタ ミ (低級酸化膜、 水分、 酸素、 窒素、 炭酸ガス等） を険去して界面をク リ一ニングし、 残存するアモルファスシリコン成分をエッチングして高 結晶化率の多結晶シリコン薄膜化させると、 この下地層をシードとして， クリーンな界面上に積層する低級結晶性シリコン薄膜は、 次のフラッシ ランプアニールにより良好な結晶の大粒径多結晶性又は単結晶性半導 体薄膜として積層形成される。
なお、 酸化及び窒化防止のために、 フラッシュランプアニールを減圧 水素又は減圧水素系ガス雰囲気中又は真空中で行うのがよい。 水素、 又 は水素と不活性ガス （アルゴン、 ヘリウム、 クリプトン、 キセノン、 ネ オン、 ラドン） との混合ガスであり、 ガス圧は 1. 3 3 P a以上で大気 圧未満、 好ましくは 1 3 3 P a〜4 X 1 04P aであり、 真空度は 1. 3 3 P a以上で大気圧未満、 好ましくは 1 3. 3 P a〜： L . 3 3 X 1 0 4 P aである。 但し、 低級結晶性半導体薄膜表面に絶縁性保護膜 （酸化 シリコン膜又は窒化シリコン膜又は酸窒化シリコン膜又は酸化シリコン /窒化シリコン積層膜など） がある場合、 又は連続作業でない場合は、 空気中、 大気圧窒素中でもよい。
なお、 触媒 C V D及びフラッシュランプアニールはいずれも、 プラズ マの発生なしに行えるので、 プラズマによるダメージがなく、 低ストレ スの生成膜が得られ、 またプラズマ C V D法に比べ、 シンプルで安価な 装置を実現できる。
また、 上記したフラッシュラ プアニールにおいて、 下記に示すよう な種々の改良を加えることができる。
空気又は大気圧窒素中でのキセノンランプのフラッシュ照射時は、 い わゆる雷と同様に結晶化に利用する閃光と不要な衝撃音が発生する。 こ のため、 遮光及び防音対策として、 第 1 7図 （A ) に示すように、 ラン プ 2 0 3を密閉型真空容器 2 0 1内に収容し、 ランプ 2 0 3及び反射部 材 2 0 4をスプリング 2 3 0を介して真空容器 2 0 1に取り付けた構造 とする。 スプリング 2 3 0以外の緩衝材も使用可能である。
この場合、 第 1 7図 （B ) に示すように、 ランプ八ウスである下方向 照射型の真空容器 2 0 1は固定し、 低級結晶性シリコン薄膜付き基体 1 を高精度ステップ &リピート動作させてフラッシュ照射する。 固定され た複数個のランプハウス 2 0 1に対して、 基体 1がインラインで移動し てフラッシュ照射してよい。 尚、 この時に、 基体を固定し、 下方向照射 型真空容器 2 0 1を高精度ステップ &リピート動作でフラッシュ照射し てもよい。
但し、 クラス夕方式等の一体型装置の場合は、 ランプ及び反射部材等 からなるランプハウスと基体が同一の真空容器中に収容されてフラッシ ュ照射されるので、 元々遮光され且つ衝撃音が低減されている。 フラッシュランプアニールは、 固定した時間幅でフラッシュ照射する 以外にも、 時間差を設けてスィッチング手段によってフラッシュ照射を コン卜ロールしてもよい。
第 23図には、 上記の如く時間差を設けてスイッチング手段によりフ ラッシュ照射するのに用いる充放電回路の構成例を示す。
ここでキセノンフラッシュランプ 203の接続は次の 3通りがある。
①複数個を互いに直列接続してそれぞれの電源に接続する。
②各ランプ毎に電源を設ける。
③全ランプを直列接続して共通の電源に接続する。
このとき、 複数のランプは同期してトリガされ、 複数のランプが同時に 発光される。
そして、 時間差を設けて開閉が行われるスィツチング手段によって次 のように制御する。 '
①最初に が ONされると、 高圧パルス発生回路で発生させた波高 値数 kV〜数十 kVの高圧パルスがトリガー電極に印加され、 同時に連 動して SW が ONされる。 トリガー電極に沿ってフラッシュランプ 内壁にストリーマが形成され、 これに沿ってランプ内部に封入された気 体 （キセノン） がー瞬にして絶縁破壊を起こし、 これが引き金となって 充電用コンデンサ C,に蓄積された電気エネルギーが極めて短い時間に ランプ内に一挙に放出され、 この時に強烈な閃光 （フラッシュ） を放つ,
②所定時間の経過の後、 次に SW2と SW2' が ONされて、 C2により フラッシュ照射される。
③所定時間の経過の後、 次に SW3と SW3' が ONされて、 C3により フラッシュ照射される。
SW1とSW1' 、 と S ， 、 ^^と 1^ はフラッシュ直後 に OFFとなる。 そして、 放電の終了とほぼ同時に、 直流電圧電源側か ら充電用コンデンサに対して充電が開始される。 充電に要する時間は、 充電用コンデンサと充電電流抑制抵抗の積によって求まる時定数 ΤΓ に 関係する。 この時定数 て と放電時間 tの関係は、 一般に て》 tである 尚、 フラッシュ照射の際のフラッシュ照射エネルギー Eは、 E= (1/ 2) XC XV2 (J ) として求められる （但し、 Cは放電用コンデンサ ( F) 、 Vは印加電圧 （V) である） 。
第 1 8図の （a) に示すように、 各 1回のフラッシュ照射でステップ &リピート動作させる場合、 ガラス基板 1内の照射面積を 9分割し、 そ れぞれに対し図示したシーケンスで照射する。
このように、 各 1回のフラッシュ照射で基板をステップ &リピート動 作させる場合の前提として、 例えば次の （ 1) 〜 （3) とする。
( 1) l mx lmガラス基板に低級結晶性シリコン薄膜 （50 nm 厚） が形成され、 その表面に保護及び反射低減用酸化シリコン膜 （ 1 0 〜 5 0 nm厚） が形成されていること。 そして、 能動素子 （MO S T F T、 ダイオードなど） と受動素子 （抵抗、 容量など） の領域にアイラン ド化されていること。
(2) このガラス基板内の照射面積を 9分割し、 3 30 X 3 3 0 mm の照射面積を有するフラッシュ照射光を各エリア内に各 1回ずつ照射す ること。
(3) 充電用コンデンサの充電時間を 2 0秒、 基板のステップ &リピ ートタクトを 1 0秒未満と仮定すること。
この時に、 第 2 3図に示す放電回路を用いて、 次の （a) 〜 （d) の ように動作させる。
(a) トリガ一スィッチ と放電スィッチ を〇N→OF F して、 放電用コンデンサ C,により照射エリア①を 1回フラッシュ照射 すると同時に、 放電用コンデンサ を充電する。 (b)この直後に基板を移動して、 照射位置に照射エリァ②をセット し、 トリガースィッチ S W2 と放電スィッチ S W2， を ON→〇F Fして. 照射エリァ②を放電用コンデンサ C2により 1回フラッシュ照射すると 同時に、 放電用コンデンサ C2を充電する。
(c) この直後に基板を移動して、 照射位置に照射エリア③をセット し、 トリガースィッチ S W3 と放電スィッチ S W3， を ON— OF Fして, 照射ェリァ③を放電用コンデンサ C3により 1回フラッシュ照射すると 同時に、 放電用コンデンサ C3を充電する。
(d) この直後に基板を移動して、 照射位置に照射エリア⑥をセット し、 トリガースィッチ と放電スィッチ SW を ON→OF Fして, 照射ェリァ⑥を充電終了した放電用コンデンサ C ,により 1回フラッシ ュ照射すると同時に、 放電用コンデンサ C,を再び充電する。
以上の動作を繰り返して、 lmX lmガラス基板内をフラッシュラン プアニールする。 従って、 放電用コンデンサの充電時間が短ければ、 更 に生産性が向上することは言うまでもない。 伹し、 低級結晶性半導体薄 膜、 例えばアモルファスシリコン膜の融点 （約 1 2 00°C : CVD、 ス パッ夕などの成膜方法により若干変動する。 ） 付近をピーク値 Pの 3/ 4 Pと仮定している。 従って、 例えばピーク値 Pが低い場合は、 4ノ5 パルス幅等に変化することがある。
従来の DVD貼合わせ等に使用されているフラッシュ照射では、 放電 電流のピーク値 (P) と 1 Z 3パルス幅 ( 1/3 P) 又は 1/2パルス 幅 （ 1 /2 P) などを管理しているが、 本発明においては、 低級結晶性 半導体薄膜の溶融および冷却では、 例えばアモルファスシリコン膜の融 点 （約 1 20 0 °C) を越えたピーク値とできるだけ長い溶融時間及び冷 却時間が、 大粒径化、 高結晶率化にとって必要である。 従って、 本発明 では、 放電電流のピーク値 （P) とパルス幅の管理を次のように行うこ とが望ましい。 .
従来 ： ピーク値と 1 3パルス幅 （又は 1 2パルス幅） 本発明： （1) ピーク値と 1Z3パルス幅 （又は 1/2パルス幅）
(2) ピーク値と 1Z3パルス幅 （又は 1 2パルス幅） と
2Z3パルス幅 （又は 3/4パルス幅）
(3) ピーク値と 2/3パルス幅 （又は 3/4パルス幅） 但し、 3 Z 4パルス幅は例えばアモルファスシリコン膜の融点付近で あり、 ピーク値が低い場合は 4 Z 5パルス幅等に変動することになる。 フラッシュ照射条件の管理は、 照射エネルギー E= (1/2) C V2 ( J ) を構成する印加電圧 Vと充電用コンデンサ Cとィンダクタンス L で決まる放電電流のピーク値 Pと、 下記のパルス幅 （時間幅） となる。
て 1 = 1/3パルス幅は、 入力電流波形がゼロから立ち上がってピー ク値の 1 Z3となり、 しかる後に再びピーク値の 1Z3に減衰する時間 幅であり、 本発明では 1. 5m s e c以上が好ましい。
て 2= 1Z2パルス幅は、 入力電流波形がゼロから立ち上がってピ一 ク値の 1Z2となり、 しかる後に再びピーク値の 1 /2に減衰する時間 幅であり、 本発明では 1. 0m s e c以上が好ましい。
て 3= 2/ 3パルス幅は、 入力電流波形がゼロから立ち上がってピー ク値の 2Z 3となり、 しかる後に再びピーク値の 2/ 3に減衰する時間 幅であ.り、 本発明では 0. 8ms e c以上が好ましい。
τ4= 3/4パルス幅は、 入力電流波形がゼロから立ち上がってピー ク値の 3Ζ4となり、 しかる後に再びピーク値の 3Ζ4に減衰する時間 幅であり、 本発明では 0. 5ms e c以上が好ましい。 なお、 この 3/ 4パルス幅は、 低級結晶性半導体薄膜の融点付近とする。 他方、 同一領域を数回繰り返してフラッシュ照射する場合は、 第 1 9 図の （b) に示すように行う。
例えば、 アモルファスシリコン膜の融点 （アモルファスシリコン膜の 成膜条件によって若干異なるが、 約 1 2 0 0 °C) が 3/4パルス幅と仮 定すると、 C,の放電により P (ピーク値） と、 て 41の溶融時間が維持 され、 τ41時間が経過する直前の C2の放電により r42の溶融時間が維 持され、 て 42時間が経過する直前の C3の放電により r43の溶融時間が 維持され、 トータルとして て。 = τ41+て 42+ r43 (例えば 1. 5 = 0. 5 + 0. 5 + 0. 5m s e c) の溶融時間が維持された後に、 徐冷却 しながら結晶化していく （このシーケンスは下記に示す） 。 従って、 こ のときは C,≥C2≥C3であり、 印加電圧は E,≥E2≥E3となる。
S W^S W,' 〇N→OF F て 41
0. 5 m s e c以内に SW2ZSW2， ON— OF F て 42 0. 5 m s e c以内に SW3/SW3， ON→0 F F て 43 また.、 放電電流波形は、 第 2 0図に示すように、 1回のフラッシュ照 射時の放電電流の波形タイプを各種に制御することができる。
図中の①は、 第 1 9図と同じであり、 一般的な急峻な立ち上がりの波 形と比較的急峻な立ち下がりの波形からなっている。 また、 ②は、 放電 回路 （C、 L、 R等） の調整により、 緩やかな傾斜の立ち上がり波形及 び立ち下がりの波形であり、 プレヒート及び徐冷却効果により大粒径、 高結晶化率の多結晶性又は単結晶性半導体薄膜が形成される。 更に③は， 放電回路 （C、 L、 R等） の調整により、 ②よりもさらに緩やかな傾斜 の立ち上がり波形及び①と同様な比較的急峻な立ち下がりの波形であり、 プレヒート効果 （結晶化の均一性向上） で均一な多結晶性半導体薄膜又 は単結晶性半導体薄膜が形成される。 次に、 第 2 1図には、 フラッシュ照射でプレヒートする場合を示し、 の放電により て 31 (2Z3パルス幅） のプレヒート時間を維持し、 C2の放電により て 4l (3Z4パルス幅） の溶融時間を維持し、 C3の 放電により て 42 (3Z4パルス幅） の溶融時間を維持する。 このときは
Figure imgf000067_0001
であり、 印加電圧は く E2≥E3となる。 このプレヒ一 トにより、 結晶化の均一性が向上し、 均一な特性の多結晶性又は単結晶 性半導体薄膜が形成される。
ここで、 て 31：充電用コンデンサ の放電による放電電流がゼロか ら立ち上がつて て 41 て 42のピーク値の 3/4 (融点） の 2/3以上〜 3 Z 4未満となり、 融点未満のしかる後に、 再び 2/3以上〜 3/4未 満に減衰するまでの時間幅 （パルス幅） 。
て 41：充電用コンデンサ C2の放電による放電電流がゼロから立ち上 がってピーク値の 3 /4となり、 しかる後に、 再び 3ノ4に減衰するま での時間幅 （パルス幅） 。
て 42：充電用コンデンサ C3の放電による放電電流がゼロから立ち上 がってピーク値の 3/4となり、 しかる後に、 再び 3Z4に減衰するま での時間幅 （パルス幅） 。
第 2 2図には、 フラッシュ照射で徐冷却する場合を示し、 の放電 により て 41の溶融時間を維持し、 C2の放電により r32の後加熱時間を 維持し、 C3の放電により て 33の後加熱時間を維持する。 て 41 (3/4 パルス幅） 、 て 32及び て 33 (2/ 3パルス幅） について、 C1>C2≤C3 で、 E,>E2≤E3となる。 この徐冷却により、 大粒径で高結晶化率の 多結晶性又は高単結晶性半導体膜が形成される。
ここで、 て 41 ：充電用コンデンサ C,の放電による放電電流がゼロか ら立ち上がってピーク値の 3/4 (融点） となり、 しかる後、 再び 3/ 4に減衰するまでの時間幅 （パルス幅） 。 r32：充電用コンデンサ C2の放電による放電電流がゼロから立ち上 がって て 41のピーク値の 3/4 (融点） の 2/3以上〜 3/4未満と なり、 ' 3/4 (融点） 未満のしかる後に、 再び 2/3以上〜 3/4未満 に減衰するまで.の時間幅 （パルス幅） 。
て 33：充電用コンデンサ C3の放電による放電電流がゼロから立ち上 がって て 41のピーク値の 3Z4 (融点） の 2/3以上〜 3ノ 4未満と なり、 3Z4 (融点） 未満のしかる後に、 再び 2 Z 3以上〜 3 Z 4未満 に減衰するまでの時間幅 （パルス幅） 。
次に、 フラッシュランプアニール時に、 第 24図に示すように、 低級 結晶性シリコン薄膜 7 Aの表面を酸化シリコン膜又は窒化シリコン膜又 は酸窒化シリコン膜又は酸化シリコン Z窒化シリコン積層膜又は酸化シ リコン Z窒化シリコン 酸化シリコン積層膜等の絶縁性保護膜 2 3 5で 被覆し、 この状態でフラッシュランプアニールを行うと、 そのように被 覆された場合には目的とする多結晶性シリコン薄膜 7が確実に形成され る。 しかし、 被覆されない場合は、 溶融したシリコンが飛散したり、 表 面張力によりシリコン粒が残存し、 多結晶性シリコン薄膜が形成されな いことがある。 尚、 この時、 プラズマ CVD等によるアモルファスシリ コン薄膜は多結晶性シリコン薄膜が形成されやすく、 減圧 C VDや触媒 CVD等による微結晶含有アモルファスシリコン薄膜、 アモルファスシ リコン含有微結晶シリコン薄膜等の結晶核 （シード） が存在する場合に 大粒径多結晶性又は単結晶性シリコン薄膜が形成されやすい。
ここで、 本発明のフラッシュランプアニールで形成した多結晶性シリ コン薄膜のホ一ル効果キヤリァ移動度を評価し、 更に S EMによる多結 晶粒径、 ラマン分光特性による結晶性を評価した。
<評価サンプル Aの作製条件 >
：石英ガラス 20 X 20 X 0. 7 mm 低級結晶性半導体薄膜 ： RFプラズマ CVDによるァモルファ スシリコン膜 （2 0 0 nm厚） フラッシュランプアニール条件：照射エネルギー約 2 0 J /cm2
(相対値） 、 印加電圧約 2 5 0 0 V 1 /3パルス幅 1. 5 m s e c、 ラ ンプと基板間距離 5 0mm、 大気圧 N2中、 基板温度 3 5 0で
ホール素子パターン 5 X 5 mm、 2 X 2 mm> 1 X 1 mm の 4隅に A 1電極形成 （測定端子） イイオオンン注注入入及及びび活活性性化化処処理理 ： リンイオン 1 0 k e V、 3 X 1 014 a t o m s Z c m2のドーズ量、 5 5 0 〜 5 8 0で、 3 0分ァ二一ル ぐホール効果の原理 >
ホール効果というのは、 試料に電界と磁界が互いに垂直にかけられた とき、 それらの電界と磁界双方に垂直な方向にキャリアが動くことによ つて起電力が発生することを言う。 この効果を用いた測定法がホール測 定であり、 試料中のキャリアの種類、 密度 （正孔又は電子の密度） 、 移 動度が非常に簡単に評価できる。 .
<ホール効果測定〉
測定器 ： B i o - R a d HL 5 5 0 0 H a l l S y s t em 評価条件： I 一 me a n s ： 1 0 A D C、 室温、
磁界： 0. 3 2 0 T e s l a、 T a r g. V： 2 0 mV
<測定値 >
シート抵抗 R s = 6 1 9 Ω/ c m2、 抵抗率 R= 0. 0 1 24 Ω - c m
電子不純物濃度 N= 7. 6 8 X 1 018a t oms /c c ホール効果電子移動度 X e = 6 5. 7 c mW · s この結果によれば、 同一条件で評価したときの X e C 1エキシマレー ザーァニール法による多結晶シリコン薄膜のホール効果電子移動度 e = 40〜45 c mW · sに対して、 本発明のフラッシュランプア ニール法による多結晶性シリコン薄膜のホール効果電子移動度 e = 6 5. 7 cm2ZV · sであり、 約 1. 5倍の高いキャリア移動度が得 られた。 このフラッシュランプアニール条件の最適化によって、 更に大 きな結晶粒径と高いキヤリァ移動度が可能である。
また、 第 2 5図に示す S EM観察 （X 5 0 0 0 ) では、 サンプル Aの 多結晶性シリコンを含む粒子は数 imと比較的大きいことが判明した, 更に、 第 2 8図に示すように、 ラマン散乱分光法 （A rレーザー （波 長 5 14. 5 3 nm) 、 ピーム径 1 πιφ、 単結晶シリコンと比較：以 下、 同様） の顕微測定によれば、 サンプル Αは単結晶シリコンに比べて 遜色ない結晶性が得られているが、 粒径 粒界/ ^応力などの微妙な構造 の違いが反映され、 ラマンスペクトルが低波数側 （ァモルフテスシリコ ン側） に若干シフトしている。
ぐ評価サンプル B、 Cの作製条件 >
基板 ： ほうけい酸ガラス基板 2 0 X 20 X 0. 7 mm 低級結晶性半導体薄膜 ： RFプラズマ CVDによるアモルファス シリコン膜 （ 5 0 nm厚）
保護用絶縁膜 ：酸化シリコン膜 （50 nm厚） （但し、 領域の半分は保護用絶縁膜を除去し、 酸 化シリコン膜のある部分をサンプル B、 ない部分をサンプル Cとする。 ） フラッシュランプアニール条件.：照射エネルギー 約 20 J 7cm2
(相対値） 、 印加電圧 約 2500 V、 1 / 3パルス幅 1 . 5 m s e c、 ラン プと基板間距離 5 0 mm、 空気中、 基 板温度 3 5 0
サンプル Bについての S E M観察 （X 5 0 0 0 ) では、 第 2 6図に示 すように、 保護及び反射低減用酸化シリコン膜を被覆したため （第 2 4 図参照） 、 フラッシュランプアニール時の溶融したシリコンが保護及び 反射低減用酸化シリコン膜とガラス基板間に閉じ込められ、 任意の結晶 核をシードに結晶化しているために、 ほぼ 5 0 n m厚で 3〜 8 / mと大 粒径の多結晶性シリコン薄膜がアイランド状に形成されている。
また、 第 2 9図に示すように、 ラマン散乱分光法の顕微測定によれば， サンプル B (保護及び反射低減用酸化シリコン膜を被覆している） は、 3〜 8 と大粒径の多結晶性シリコン薄膜が形成されており、 このた め、 単結晶シリコンに比べて遜色ない結晶性の多結晶性シリコン薄膜が 得られている。
また、 サンプル Cについての S E M観察では、 第 2 7図に示すように、 保護及び反射低減用酸化シリコン膜がないために （第 2 4図参照） 、 フ ラッシュランプアニール時の溶融したシリコンが一部飛散したり、 又表 面張力により任意の形状で固化し、 数十 mサイズのシリコン粒
(塊） が形成されている。
また、 第 3 0図に示すように、 ラマン散乱分光法の顕微測定によれば、 サンプル C (保護及び反射低減用酸化シリコン膜がない） は、 数十 mサイズの任意の形状のシリコン粒 （塊） が形成されており、 これは単 結晶シリコンにほぼ近似の結晶性である。
なお、 上記のラマンスぺクトルによるラマン散乱分光法は次のような 特長を有する。 測定原理 ：物質に励起 （レーザ） 光を照射した際の非弹性散乱 （ラ マン散乱） 光を検出する。 励起光が物質中の種々の素励起と相互作用す るときの波長変化を分光することにより、 物質の原子/分子/電子構造 に関する様々な情報を引き出す。
特徴 ： 目的箇所 （> 1 πι φ ) の物質の情報が非破壊で得られる, 得られる情報： 固体 （結晶 Ζアモルファス） 中の種々の素励起のェネル ギー結晶の対称性及び均一性に関する情報。
そして、 第 2 8図や第 2 9図に示したように、 得られるラマンスぺク トルは、 非対称に広がりを持ったピークが現れているが、 この形状の違 いはシリコン薄膜の粒径 Ζ粒界ノ応力などの微妙な構造の違いを反映し たものであり、 電気的な特性とも密接なつながりを持っている。 このよ うな関係をもとにして、 逆に ρ ο 1 y - S i T F Tに最も適した形状 の S i ： T O - p h o n o n e a kが得られる作製条件を見つけ出 し、 プロセスの最適化につなげて行くことができる。
また、 フラッシュランプアニールによる低級結晶性半導体薄膜の結晶 化処理時に、 磁場又は電場、 又は磁場及び電場を印加し、 この作用下で ァニールを行うと、 結晶粒の結晶方位を揃えることができる。
例えば、 磁場を印加する場合、 第 3 1図に示すように、 フラッシュラ ンプ装置と基板 1を収容した真空容器 2 0 1の周囲に永久磁石 2 3 1又 は電磁石 2 3 2を設け、 これによる磁場の作用下でフラッシュランプア ニールを行う。
このように、 例えば低級結晶性シリコン薄膜 7 Aに磁場の作用下でフ ラッシュランプアニールを行うと、 一旦溶けたシリコン薄膜 7 Aのシリ コン原子の電子スピンは磁場と相互作用し、 一定の方向に向き、 この状 態から冷却により固化する際にシリコンの結晶方位が揃う。 こうして結 晶化された膜は結晶方位がほぼ揃うため、 粒界のもつ電」 バリアが低くなり、 キャリア移動度が大きくなる。 この際、 結晶方位を 一定方向に揃えることが重要であり、 シリコン原子の外殻軌道の構造に 応じて、 得られた多結晶シリコン薄膜 7の垂直方向に結晶が揃う場合も あり或いは水平方向に結晶方位が揃う場合もある。 結晶粒が揃うことに より、 多結晶シリコン薄膜の表面の凹凸もなくなり、 薄膜の表面が平坦 化されることになり、 これに接して形成されるゲート絶縁膜等との間の 界面状態が良好となり、 キヤリァ移動度が改善されることになる。 そして、 この磁場の作用下でのフラッシュランプアニールに用いるフ ラッシュランプ 2 0 3は真空容器 2 0 1内に収容されていることから、 その照射効率が良く、 フラッシュランプ特有の上述した作用を十二分に 発揮することができる。
第 3 2図は、 上記の磁場に代えて電源 2 3 3による電場を印加する例 であるが、 フラッシュランプ装置と基板 1を収容した真空容器 2 0 1の 周囲に高周波電圧 （または直流電圧、 或いはこれらの双方） を印加する 電極 2 3 4を設け、 これによる電場の作用下でフラッシュランプア二一 ルを行う。
この時に、 一旦溶けた低級結晶性シリコン薄膜 7 A中のシリコン原子 の電子スピンが電場と相互作用して一定の方向に向き、 この状態から冷 却により固化する際に、 一定の方向性をもって結晶化することになる。 これは、 上記した磁場の場合と同様に、 一定の方向に結晶粒が揃い、 キ ャリア移動度が向上し、 また表面の凹凸も減少する。 更には、 フラッシ ュランプ 2 0 3の照射効率も良好である。
第 3 3図は、 上記の磁場と共に電場も同時に印加する例であるが、 フ ラッシュランプ装置と基板 1を収容した真空容器 2 0 1の周囲の永久磁 石 2 3 1 (これは電磁石でもよい。 ） による磁場と同時に、 高周波電圧 (又は直流電圧、 或いはこれらの双方） を印加する電極 2 34による電 場が同時に作用する条件でフラッシュランプアニールを行う。
この時に、 一旦溶けた低級結晶性シリコン薄膜 7 Aのシリコン原子の 電子スピンが磁場と電場の相互作用で一定の方向に向き、 この状態から 冷却により固化する際に、 磁場と電場の相乗作用により更に十分な方向 性をもって結晶化することになる。 従って、 一定の方向に結晶粒が更に 揃い易くなり、 キャリア移動度が一層向上し、 また表面の凹凸も一層減 少する。 更には、 フラッシュランプ 2 0 3の照射効率も良好である。
<トップゲート型 CMOS TFTの製造 >
次に、 本実施の形態によるフラッシュランプア二一ルを用いたトップ ゲート型 CMO S T F Tの製造例を示す。
まず、 第 1図の （1) に示すように、 ほうけい酸ガラス、 アルミノけ い酸ガラス、 石英ガラス、 結晶化ガラスなどの絶縁基板 1の少なくとも TFT形成領域に、 プラズマ CVD、 触媒 CVD、 減圧 CVD等の気相 成長法により、 保護用の窒化シリコン膜及び酸化シリコン膜の積層膜か らなる下地保護膜 1 00を下記の条件で形成する （以下、 同様） 。
この場合、 T FT形成のプロセス温度によってガラス材質を使い分け る。
20 0〜 5 00 °Cの低温の場合： ほうけい酸、 アルミノけい酸ガラス 等のガラス基板 （例えば 5 0 0 X 6 0 0 X 0. 5〜1. 1 mm厚） 、 ポ リイミ ドなどの耐熱性樹脂基板を用いてもよい。
6 0 0〜 1 0 0 0 °Cの高温の場合：石英ガラス、 結晶化ガラス等の耐 熱性ガラス基板 （例えば 6〜 1 2インチ Φ、 7 0 0〜80 0； m厚） を用いてもよい。
保護膜用の窒化シリコン膜はガラス基板からの Naイオンストップの ために形成するが、 合成石英ガラスを用いる場合は不要である。 また、 触媒 CVDを用いる場合、 第 5図及び第 7図に示したと同様の 装置が使用可能であるが、 触媒体の酸化劣化防止のために、 水素系キヤ リアガスを供給して触媒体を所定温度 （約 1 60 0 1 8 00 、 例え ば約 1 7 0 0 °C) に加熱し、 成膜後は触媒体を問題ない温度まで冷却し て水素系キャリアガスをカットする必要がある。
成膜条件としては、 チャンバ内に水素系キャリアガス （水素、 ァルゴ ン +水素、 ヘリウム +水素、 ネオン +水素等） を常時流し、 流量と圧力. サセプ夕温度を下記の所定の値に制御する。
チャンバ内圧力 ： 0. 1〜： L 0 P a程度、 例えば 1 P a
サセプタ温度 ： 3 5 0 °C
水素系キャリアガス流量 （混合ガスの場合、 水素は 8.0 90モ ル％) : 1 0 0 200 S CCM
また、 窒化シリコン膜は、 次の条件で 5 0 2 0 0 nm厚に形成する,
H2をキャリアガスとし、 原料ガスとしてモノシラン （S i H4) にァ ンモニァ （NH3) を適量比率で混合して形成する。
H2流量： 1 0 0 2 0 0 S CCM S i H4流量： 1 2 S C CM, NH3流量： 3 5 S C CM
また、 酸化シリコン膜は、 次の条件で 5 0 2 0 0 nm厚に形成する (
H2をキャリアガス、 原料ガスとしてモノシラン （S i H4) に He希 釈 02を適量比率で混合して形成する。
H2流量： 1 0 0 2 0 0 S C CM S i H4流量： 1 2 S C CM H e希釈
02流量： 0. 1〜： L S CCM
なお、 RFプラズマ CVDで成膜する場合の条件は次の通りである。 酸化シリコン膜は、 S i H4流量： 5〜： L 0 S C CM、 N20流邐 1 0 0 0 S C CM、 ガス圧： 5 0〜 7 0 P a、 R Fパワー： 1 0 0 0 W、 基板温度： 3 5 0 で形成する。
また、 窒化シリコン膜は、 S i H4流量： 5 0〜： 1 0 0 S C CM、 N H3流量： 2 0 0〜 2 5 0 S C CM、 N2流量： 7 0 0〜 1 0 0 0 S C CM、 ガス圧： 5 0〜 7 0 P a、 RFパワー： 1 3 0 0 W、 基板温度： 2 5 0°Cで形成する。
次いで、 第 1図の （2) に示すように、 触媒 C VD又はプラズマ C V Dによって、 例えば周期表 IV族元素、 例えば錫を 1 017〜 1 022 a t oms Zc c、 好ましくは 1 018〜； L 02Da t oms /c c ドープした (これは CVD時又は成膜後のイオン注入によってドープしてよい。 ） 低級結晶性シリコン薄膜 7 Aを 5 0 nm厚に形成する。 但し、 この錫の ドーピングは必ずしも必要ではない （以下、 同様） 。 そして、 連続して 保護及び反射低減用の酸化シリコン膜を 1 0〜 3 0 nm厚に形成する。
この場合、 第 5図及び第 6図に示した装置を用い、 上記の触媒 CVD により下記の条件で低級結晶性半導体薄膜としての例えば錫ドープの低 級結晶性シリコン薄膜を気相成長させる。
触媒 CVDによるアモルファスシリコン含有微結晶シリコンの成膜： H2をキャリアガス、 原料ガスとしてモノシラン (S i H4) 、 水素化錫 (S nH4) を適量比率で混合して形成する。 H2流量： 1 5 0 S C CM. S i H4流量： 1 5 S C CM、 S nH4流量： 1 5 S C CM。 この時、 原料ガスのシラン系ガス （シラン又はジシラン又はトリシラン等） に、 n型のリン又はひ素又はアンチモン等を適量混入したり、 又は p型のポ ロン等を適量混入することにより、 任意の n又は p型不純物キヤリア濃 度の錫含有シリコン薄膜を形成してもよい。 n型化の場合： P H 3 (ホスフィン） 、 A s H 3 (アルシン） 、 S b H 3 (スチビン）
P型化の場合： B 2 H 6 (ジポラン）
なお、 上記の各膜を同一のチャンバで形成する場合は、 水素系キヤリ ァガスを常時供給し、 触媒体を所定温度に加熱してスタンバイをしてお き、 次のように処理してよい。
モノシランにアンモニアを適当比率で混合して所定膜厚の窒化シリコ ン膜を形成し、 前の原料ガス等を十分に排出した後、 連続してモノシラ ンと H e希釈 02を適当比率で混合して所定膜厚の酸化シリコン膜を形 成し、 前の原料ガス等を十分に排出した後に、 連続してモノシランと S n H4を適量比率で混合して所定膜厚の錫含有アモルファスシリコン含 有微結晶シリコン膜を形成し、 前の原料ガス等を十分に排出した後、 連 続してモノシランと H e希釈〇2を適当比率で混合して所定膜厚の酸化 シリコン膜を形成する。 成膜後は原料ガスをカットし、 触媒体を問題な い温度に冷却して水素系キャリアガスをカットする。 この時、 絶縁膜形 成時の原料ガスは傾斜減少又は傾斜増加させ、 傾斜接合の絶縁膜として もよい。
或いは、 それぞれ独立したチャンバで形成する場合は、 各チャンバ内 に水素系キヤリァガスを常時供給し、 触媒体を所定温度に加熱してス夕 ンパイしておき、 次のように処理してよい。 Aチャンバに移し、 モノシ ランにアンモニアを適量比率で混合して所定膜厚の窒化シリコン膜を形 成する。 次に Bチャンバに移し、 モノシランに H e希釈 02を適量比率 で混合して酸化シリコン膜を形成する。 次に Cチャンバに移し、 モノシ ランと S n H4を適量比率で混合して錫含有のアモルファスシリコン含 有微結晶シリコン膜を形成する。 次に Bチャンバに移し、 モノシランに H e希釈〇2を適量比率で混合して酸化シリコン膜を形成する。 成膜後 は原料ガスをカツトし、 触媒体を問題ない温度まで冷却して水素系キヤ リアガスをカットする。 この時に、 それぞれのチャンパ内に水素系キヤ リァガスとそれぞれの原料ガスを常時供給して、 スタンバイの状態にし ておいてもよい。
RFプラズマ CVDで低級結晶性シリコン薄膜を成膜する条件は、 S i H4： 1 00 S C CM、 H2： 1 0 0 S C CM, ガス圧： 1. 3 3 X 1 0 P a、 RFパワー： 100W、 基板温度： 3 50 である。
次いで、 第 1図の （3) に示すように、 大気圧窒素ガス中で、 例えば キセノンフラッシュランプ (又はパルスドキセノンランプとも呼ぶ。 ) の 1回又は数回の繰り返しフラッシュ照射 2 2 1により、 アモルファス シリコン含有微結晶シリコン薄膜 7 Aを溶融状態とし、 徐冷却により大 粒径で高結晶化率の多結晶性シリコン薄膜 7を 50 nm厚に形成する。 そして、 基板のサイズに応じて、 例えばステップ &リピートで高精度に 基板を移動させて、 所定の基板内をフラッシュ照射する。
このフラッシュランプアニールは、 上述した第 7図〜第 1 3図のいず れの装置を用いて行ってよく、 そのァニール条件は例えば次の通りであ る。
ランプ ：キセノンフラッシュランプ （直径 1 0 mm ψ、 有効アーク長 20 0 mmのキセノンランプ 20本) 照射面積 ： 2 00 X 2 0 0 mmの正方形状のステップ &リピー トで各 1回のフラッシュ照射
照射エネルギー：約 20 J / c m2 (相対値）
ランプ一ガラス基板間照射距離 5 0 mm
印加電圧 約 2. 5 k V
1 Z3パルス幅 1. 5ms e c
基板温度 3 0 0〜400で なお、 このフラッシュランプアニール時に、 低級結晶性シリコン薄膜 の表面に保護用の酸化シリコン膜又は窒化シリコン膜又は酸窒化シリコ ン膜又は酸化シリコン/窒化シリコン積層膜等が存在していると、 ァニ —ル時に溶融したシリコンが飛散したり、 表面張力によるシリコン結晶 粒 （塊） 化がなく、 良好に多結晶性シリコン薄膜を得ることができる。 又、 必要に応じて熱線低減又は熱線遮断フィルタを用いて、 結晶性向上 と基板ダメージ低減を図ってもよいが、 この時は照射エネルギーを高め る必要がある。
又、 基板温度上昇の低減と結晶化促進のために、 低級結晶性シリコン 薄膜をアイランド化した後、 又は保護用酸化シリコン膜で被覆された低 級結晶性シリコン薄膜をアイランド化した後に、 フラッシュランプア二 —ルしても、 良好な多結晶性シリコン薄膜を得ることができる。
また、 適当な条件でこのフラッシュランプアニールを後述のゲートチ ヤンネル Zソース Zドレイン領域形成後に行うと、 結晶化促進と同時に ゲートチヤンネル/ソース/ドレイン領域に注入された n型又は p型キ ャリア不純物 （燐、 ひ素、 ボロン等） が活性化されるので、 生産性が良 い場合がある。
そして次に、 多結晶性シリコン薄膜 7をソース、 チャンネル及びドレ ィン領域とする M〇 S T F Tの作製を行なう。
即ち、 高温プロセスの場合、 第 2図の （4 ) に示すように、 汎用フォ トリソグラフィ及びエッチング技術により保護及び反射低減用酸化シリ コン膜を除去し、 更に多結晶性シリコン薄膜 7をアイランド化した後、 n M O S T F T用のチャンネル領域の不純物濃度制御によるしきい値 ( V i h) の最適化のために、 p M O S T F T部をフォトレジスト 9でマ スクし、 イオン注入又はイオンドーピングにより p型不純物イオン （例 えばボロンイオン） 1 0を例えば 5 X 1 0 1 1 a t o m s Z c m2のドー ズ量でドーピングし、 1 X 1 017 a t o m s / c cのァクセプ夕濃度に 設定し、 多結晶シリコン薄膜 7の導電型を p型化した多結晶性シリコン 薄膜 1 1とする。
次いで、 第 2図の （ 5) に示すように、 p M〇 S T F T用のチャンネ ル領域の不純物濃度制御によるしきい値 （Vlh) の最適化のために、 今 度は nMOS TFT部をフォトレジスト 1 2でマスクし、 イオン注入又 はイオンドーピングによって n型不純物イオン （例えば燐イオン） 1 3 を例えば 1 X I 012 a t oms /cm2のドーズ量でドーピングし、 2 X 1 0 ,7a t om s /c cのドナー濃度に設定し、 多結晶性シリコン薄 膜 7の導電型を n型化した多結晶性シリコン薄膜 1 4とする。
次いで、 第 3図の （6) に示すように、 触媒 CVD等によりゲート絶 縁膜の酸化シリコン膜 （5 0 nm厚） 8を形成した後、 ゲート電極材料 としてのリンドープド多結晶シリコン膜 1 5を例えば 2〜 2 0 S C CM の PH3及び 2 0 S C CMの S i H4の供給下での上記と同様の触媒 C VD法によって厚さ例えば 40 0 nm厚に堆積させる。
次いで、 第 3図の （7) に示すように、 フォトレジスト 1 6を所定パ ターンに形成し、 これをマスクにしてリンドープド多結晶シリコン膜 1 5をゲート電極形状にパタ一エングし、 更に、 フォトレジスト 1 6の除 去後に第 3図の （8) に示すように、 例えば触媒 CVD等により酸化シ リコン膜 1 7を 2 0 nm厚に形成する。
次いで、 第 3図の （9) に示すように、 pMO S TFT部をフオトレ ジスト 1 8でマスクし、 イオン注入又はイオンドーピングにより n型不 純物である例えば燐イオン 1 9を例えば 1 X I 015a t oms /c m2 のドーズ量でド一ビングし、 2 X 1 02°a t om s Zc cのドナー濃度 に設定し、 nMO S TFTの n+型ソース領域 2 0及びドレイン領域 2 1をそれぞれ形成する。 次いで、 第 4図の （ 1 0) に示すように、 nMOSTFT部をフォト レジスト 2 2でマスクし、 イオン注入又はイオンドーピングにより p型 不純物である例えばボロンイオン 23を例えば 1 X 1 015 a t om s / cm2のドーズ量でドーピングし、 2 X 1 020 a t oms Zc cのァク セプ夕濃度に設定し、 ： MOSTFTの p+型ソース領域 24及びドレ イン領域 2 5をそれぞれ形成する。 この後に、 N2中、 約 900 °Cで 5 分間程度のァニールにより、 各領域にドーピングされた不純物イオンを 活性化させ、 各々を設定された不純物キヤリァ濃度に設定する。
こうしてゲート、 ソース及びドレインを形成するが、 これらは上記し たプロセス以外の方法で形成することが可能である。
即ち、 低温プロセスの場合、 第 1図の （2) の工程後に、 多結晶性シ リコン薄膜 7を pMOS TFTと nMOS TF T領域にアイランド化す る。 これは、 汎用フォトリソグラフィ及びエッチング技術により、 保護 及び反射低減用酸化シリコン膜はフッ酸系エッチング液で除去し、 ァモ ルファスシリコン含有微結晶シリコン薄膜は CF4、 S F6等のプラズマ エッチングで選択的に除去し、 有機溶剤等でフォトレジストを剥離洗浄 する。 次のフラッシュランプアニール時のフラッシュ照射による急激な 温度上昇でのシリコン溶融と冷却時のストレスで、 形成されるべき多結 晶性シリコン薄膜にひび割れが発生しやすいので、 基板温度上昇を低減 するためにもアイランド化は重要なポイントである。 このランプアニー ル前のアイランド化は、 熱放散を少なくしてシリコン溶融帯の冷却を遅 らせて結晶成長を促進する狙いと、 不要なシリコン溶融帯での基板温度 上昇を低減するものである。
そして、 上述と同様にして低級結晶性シリコン薄膜 7 Aに対してフラ ッシュランプアニールを行った後、 保護及び反射低減用酸化シリコン膜 を除去し、 上述と同様にフォトレジストマスクで pMO S TFT領域に イオン注入又はイオンドーピング法により n型不純物、 例えば燐イオン を 1 X 1 012 a t oms /cm2のドーズ量でドーピングレ、 2 X 1 017 a t oms/c cのドナー濃度に設定し、 n M〇 S T F T領域に p型不 純物、 例えばボロンイオンを 5 X 1 011 a t om s / c m2のドーズ量 でドーピングし、 1 X 1 017 a t om s Z c cのァクセプ夕濃度に設定 し、 各チャンネル領域の不純物濃度を制御し、 Vthを最適化する。
そして、 次に、 汎用フォトリソグラフィ技術により、 フォトレジスト マスクで各ソース /ドレイン領域を形成する。 n MO S T F Tの場合、 イオン注入又はイオンドーピング法により n型不純物、 例えばひ素、 燐 イオンを 1 X 1 015 a t om s Zc m2のドーズ量でドーピングし、 2 X 1 020 a t oms /c cのドナー濃度に設定し、 pMO S TFTの場 合、 イオン注入又はイオンドーピング法により p型不純物、 例えばポロ ンイオンを 1 X 1 015 a t omsZcm2のドーズ量でドーピングし、 2 X 1 020 a t oms Ze eのァクセプ夕濃度に設定する。
しかる後、 多結晶性シリコン薄膜中の n型又は p型不純物の活性化の ために結晶化処理よりも低い照射エネルギーのフラッシュランプアニー ル又はハロゲンランプ等の赤外線ランプの RTA (Rapid Thermal Anneal) により、 例えば約 1 000 °C、 3 0秒程度の熱処理でゲート チャンネル領域、 ソース及ぴドレイン領域の不純物イオン活性化を行う しかる後 （或いは不純物活性化処理前に） 、 ゲート絶縁膜として酸化シ リコン膜を形成するが、 必要に応じて連続して窒化シリコン膜と酸化シ リコン膜を形成する。 即ち、 触媒 CVD法により、 水素系キャリアガス とモノシランに H e希釈 02を適量比率で混合して酸化シリコン膜 8を 40〜 5 0 nm厚に形成し、 必要に応じて水素系キヤリァガスとモノシ ランに NH3を適量比率で混合して窒化シリコン膜を 1 0〜 20 n m厚 に形成し、 更に前記の条件で酸化シリコン膜を 4 0〜 5 0 nm厚に形成 する。
次いで、 高温プロセスでは、 第 4図の （1 1 ) に示すように、 全面に 上記したと同様の触媒 CVD法によって、 水素系キヤリアガス 1 5 0 S C CMを共通として、 1〜 2 S C CMのヘリウムガス希釈の〇2、 1 5 〜 2 0 S C CMのモノシラン供給下で酸化シリコン膜 2 6を例えば 5 0 nm厚に、 更に、 1 ~ 2 0 S C CMの P H3、 1〜2 S C CMのへリウ ム希釈の 02、 1 5〜2 0 S C CMの S i H4供給下でフォスフィンシリ ケ一卜ガラス （P S G) 膜 2 8を例えば 40 0 nm厚に形成し、 5 0〜 6 0 S C CMの NH3、 1 5〜 2 0 S C C Mのモノシラン供給下で窒化 シリコン膜 2 7を例えば 2 0 0 nm厚に積層する。
次いで、 第 4図の （1 2) に示すように、 上記の絶縁膜の所定位置に コンタクト窓開けを行う。 即ち、 汎用フォトリソグラフィ及びエツチン グ技術により nMO S TF T及び p MO S T F Tのゲート、 ソース、 ド レイン電極窓開けをフォトレジストパターンで形成し、 C F4、 6等 でパッシベーション用窒化シリコン膜をプラズマエッチングし、 酸化シ リコン膜及び P S G膜をフッ酸系エッチング液でエッチングし、 有機溶 剤等でフォトレジストを洗浄除去して、 nMO S TF T及び pM〇 S T FTのゲート、 ソース、 ドレイン領域を露出形成する。
次いで、 各コンタクトホールを含む全面に 1 % S i入りアルミニウム などの電極材料をスパッタ法等で 1 5 0°Cで 1 imの厚みに堆積し、 こ れをパターニングして、 pMOS丁 丁及び]1 ^[〇3 T FTのそれぞれ のソース又はドレイン電極 2 9 (S又は D) とゲート取出し電極又は配 線 3 0 (G) を形成し、 トップゲート型の各 MO S TF Tを形成する。 この後に、 フォーミングガス中で 4 0 0°C、 l hの水素化処理及びシン 夕一処理をする。 尚、 触媒 CVD法により、 アルミニウム化合物ガス (例えば A 1 C 13) を供給し、 アルミニウムを形成してもよい。
なお、 上記のゲート電極の形成に代えて、 全面に Mo _T a合金等の 耐熱性金属のスパッ夕膜 （1 0 0〜5 0 0 nm厚） を形成し、 汎用フォ トリソグラフィ及びエッチング技術により、 nMO S TFT及びpMO S TFTのゲ一卜電極を形成してよい。
なお、 シリコン合金溶融液の液相成長法とフラッシュランプアニール をトップゲ一ト型多結晶性シリコン CMO S T F Tの製法例について説 明すると、 まず、 上記の下地保護膜の形成後に、 下記のいずれかの方法 で錫含有又は非含有のアモルファスシリコン含有微結晶シリコン層を
(析出） 成長させた （以下は錫含有の例とする） 後、 その上の錫等の低 融点金属膜を除去する。
シリコンを含む錫等の低融点金属溶融液を塗布し、 冷却させる。 シリコンを含む錫等の低融点金属溶融液に浸漬し、 引き上げて冷却さ せる。
シリコンを含む錫等の低融点金属膜を加熱溶融し、 冷却させる。 シリコン膜の上に錫等の低融点金属膜を形成し、 加熱溶融及び冷却さ せる。
錫等の低融点金属膜の上にシリコン膜を形成し、 加熱溶融及び冷却さ せる。
次いで、 錫含有又は非含有のアモルファスシリコン含有微結晶シリコ ン層をアイランド化して、 pMO S TFT部と nM〇S TFT部に分割 し、 イオン注入又はイオンドーピング法によりチャンネル領域の不純物 濃度を制御して Vihを最適化する （条件は、 上述したものに準ずる） 。 しかる後に、 イオン注入又はイオンドーピング法により pMOS TFT 部と nMOSTFT部のソース、 ドレインを形成する （条件は、 上述し たものに準ずる） 。
次いで、 フラッシュランプアニールで結晶化促進とイオン活性化を行 なう （条件は、 上述したものに準ずる） 。 連続して触媒 CVDによりゲ ート絶縁膜の酸化シリコン膜を形成するが、 必要に応じて連続して窒化 シリコン膜及び酸化シリコン膜を形成する （成膜条件は、 上述したもの に準ずる） 。 これ以降のプロセスは、 上述したものと同様である。 また. この液相成長法を用いる方法は、 後述のボトムゲート型、 デュアルゲ一 ト型 CMOS TFT等についても、 同様に適用されてよい。
スパッタ法による低級結晶性シリコン薄膜のフラッシュランプアニー ルを用いたトップゲート型多結晶性シリコン CMOS TFTの製法例に ついて説明すると、 まず、 上記の下地保護膜をスパッタリングで形成す る。 即ち、 絶縁性基板の全面に、 窒化シリコンターゲットをアルゴンガ ス圧 0. 1 33〜 1. 3 3 P aの真空中でスパッタリングして、 窒化シ リコン膜 （ 50〜 20 0 nm厚） を形成し、 この窒化シリコン膜の全面 に、 酸化シリコンターゲットをアルゴンガス圧 0. 1 3 3〜 1. 3 3 P aの真空中でスパッ夕リングして、 酸化シリコン膜 （ 1 00〜 2 00 η m厚） を形成する。
^に、 錫を 0. 1〜 1 a t %含有する或いは非含有のシリコンターゲ ットを、 アルゴンガス圧 0. 1 3 3〜 1. 33 P aの真空中でスパッ夕 リングして、 絶縁性基板の少なくとも T FT形成領域に 5 0 nm厚の例 えば錫含有又は錫非含有のアモルファスシリコン膜を形成する。
次に、 このアモルファスシリコン膜の全面に、 酸化シリコン夕一ゲッ トを、 アルゴンガス圧 0. '1 3 3〜 1. 3 3 P aの真空中でスパッタリ ングして、 酸化シリコン膜を 1 0〜 3 0 nm厚に形成する。 なお、 共通のシリコンターゲットで、 アルゴンガス +窒素ガス （5〜 1 0モル％) のスパッタリングで窒化シリコン膜を、 アルゴンガス +酸 素ガス （5〜 1 0モル％) のスパッタリングで酸化シリコン膜を、 アル ゴンガスのスパッタリングでアモルファスシリコン膜を、 さらにァルゴ ンガス +酸素ガス （5〜 1 0モル％) のスパッタリングで酸化シリコン 膜を連続積層形成してもよい。
次いで、 形成した錫含有又は非含有のアモルファスシリコン薄膜をァ ィランド化し、 p M O S T F T部と n M O S T F T部に分割する （条件 は気相成長法の場合に準ずる） 。 しかる後、 イオン注入又はイオンド一 ビングによりゲートチャンネル、 ソース、 ドレイン領域を形成する （条 件は気相成長法の場合に準ずる） 。
次いで、 錫含有又は非含有のァモルファスシリコン薄膜をフラッシュ ランプアニールする。 このフラッシュランプア二一ルにより、 多結晶シ リコン薄膜化し、 同時にイオン注入又はイオンドーピングした n型又は p型不純物を活性化して、 ゲートチャンネル、 ソース、 ドレイン領域の 最適なキヤリァ不純物濃度を形成する （フラッシュランプアニール処理 条件は上述したものに準ずる） 。 尚、 上記と同様に、 結晶化のフラッシ ュランプアニールと、 イオン活性化のフラッシュランプアニール又は R T A処理に分けて処理してもよいことは言うまでもない。
次いで、 ゲート絶縁膜として酸化シリコン膜を形成するが、 必要に応 じて連続して窒化シリコン膜及び酸化シリコン膜を形成する。 即ち、 触 媒 C V D法等により、 酸化シリコン膜を 4 0〜5 0 n m厚、 窒化シリコ ン膜を 1 0〜 2 0 n m厚、 酸化シリコン膜を 4 0〜 5 0 n m厚に連続形 成する （成膜条件は上述したものに準ずる） 。 以降のプロセスは、 上述したものと同様である。 また、 このスパッ夕 リング膜を用いる方法は、 後述のボトムゲート型、 デュアルゲート型 C MOS TFT等についても、 同様に適用されてよい。 ,
なお、 上記の低級結晶性シリコン薄膜の形成とフラッシュランプア二 —ルを必要回数繰り返すことによ'り、 高結晶性、 高純度の単結晶性シリ コンに近い大粒径多結晶シリコン厚膜を形成できるので、 C CDエリア Zリニアセンサ、 バイポーラ L S I、 太陽電池等の厚膜に必要なデバイ スに好適となる。 つまり、 1回目のフラッシュランプアニールにより、 例えば 20 0〜 3 0 0 nm厚の大粒径多結晶シリコン薄膜を形成する。 そして、 その上に低級結晶性シリコン薄膜 （2 0 0〜 3 0 0 nm厚） を 積層する。 そして、 2回目のフラッシュランプアニールにより、 下地膜 をシードとして例えば 2 0 0〜3 0 0 nm厚の大粒径多結晶性シリコン 薄膜を積層形成して、 約 400〜 6 00 nmの大粒径多結晶性シリコン 薄膜を形成する。 こうした工程を必要回数繰り返すことにより、 /im単 位膜厚の大粒径多結晶性シリコン厚膜を積層形成できる。 なお、 この厚 膜も本発明の 「多結晶性シリコン薄膜」 の概念に含まれる。
このような積層の場合、 下地の大粒径多結晶性シリコン薄膜が次のフ ラッシュランプアニール時の結晶核 （シード） となり、 より大きな粒径 の多結晶性シリコン薄膜が次々と積層していくので、 厚膜の表面に近く なる程、 高結晶性、 高純度の単結晶シリコンに近い大粒径多結晶性シリ コン厚膜を形成できる。 従って、 MOS L S Iのみならず一般に、 厚膜 の表面を能動及び受動素子領域とする C CDエリアノリニァセンサ、 パ ィポーラ L S I、 太陽電池等の厚膜が必要なデバイスに好適となる。
〔 I〕 なお、 上記したようにアイランド化後にフラッシュランプア二 —ルを行う場合、 次の （ 1) 〜 （4) の処理のいずれかを行うのがよい, ( 1 ) 低温プロセス （A) では、 酸化シリコン （以下、 S i 02) / 窒化シリコン （以下、 S i Nx) 積層膜付きアモルファスシリコン膜を パ夕一ニングしてアイランド化する。 フラッシュランプアニールで多結 晶シリコン化した後に、 S i Nx膜のみを剥離し、 3 1〇2又は3 1 02 ノ S i Nx膜を積層し、 ゲ一ト絶緣膜の S i 02又は S i 02/S i Nノ S i 〇2積層膜を形成する。 ここで低温プロセスとは、 基板に、 ほうけ い酸ガラス、 アルミノけい酸ガラス等の低歪点ガラスやポリイミ ド等の 耐熱性樹脂を使用することを意味する （以下、 同様） 。 また、 窒化シリ コン膜は、 プラズマ CVD等の低温成膜で形成されるので、 完全な S i 3N4ではなく、 S i Nxと表示する （以下、 同様） 。
( 2) 低温プロセス （B) では、 S i 02 (又は S i Nx) 膜付きァモ ルファスシリコン膜をパ夕一ニングしてアイランド化する。 フラッシュ ランプアニールで多結晶シリコン化した後に、 S i 02 (又は S i Nx) 膜を剥離し、 ゲート絶縁膜の S i 02又は S i 02/S i Nノ S i 〇2積 層膜を形成する。
(3) 低温プロセス （C) では、 アモルファスシリコン膜をパター二 ングしてアイランド化した後に、 フラッシュランプアニールし、 しかる 後にゲート絶縁膜の S i 02又は S i〇2ZS i Nノ S i〇2積層膜を形 成する。
(4) 高温プロセス （A) では、 アモルファスシリコン膜をパター二 ングしてアイランド化した後、 フラッシュランプアニールし、 しかる後 に高温 （1 0 0 0 、 3 0分） の熱酸化作用で多結晶性シリコン膜の表 面を酸化させてゲート絶縁膜を形成する。 ここで高温プロセスとは、 石 英ガラスや結晶化ガラス等の耐熱性ガラスやセラミックス等を使用する ことを意味する （以下、 同様） 。 〔II〕 また、 アイランド化前のフラッシュランプアニールの場合は- 次の （ 1 ) 〜 （4) の処理のいずれかを行うのがよい。
( 1 ) 低温プロセス （D) では、 S i 02ZS i Nx積層膜付きァモル ファスシリコン膜をフラッシュランプアニール後にパターニングしてァ ィランド化する。 その後に、 S i Nx膜のみを剥離し、 3 1〇2又は3 i 02/S i Nx膜を積層し、 ゲート絶縁膜の S i〇2又は S i〇2ZS i Nノ S i〇2積層膜を形成する。
(2) 低温プロセス （E) では、 S i 02 (又は S i Nx) 膜付きァモ ルファスシリコン膜をフラッシュランプアニールした後に、 パターニン グしてアイランド化する。 その後に、 S i〇2 (又は S i Nx) 膜を剥離 し、 S i〇2又は S i〇2/S i Nx/S i〇2膜を積層し、 それぞれをゲ 一ト絶縁膜とする。
(3) 低温プロセス （F) では、 アモルファスシリコン膜をフラッシ ュランプアニールした後に、 パターニングしてアイランド化する。 その 後に、 S i 02又は S i〇2ZS i Nx/S i〇2膜を積層して、 それぞれ をゲート絶縁膜とする。
(4) 高温プロセス （B) では、 アモルファスシリコン膜をフラッシ ュランプアニールした後に、 パターニングしてアイランド化し、 高温
( 1 0 0 0°C、 3 0分） の熱酸化作用で多結晶性シリコン膜を熱酸化さ せてゲート絶縁膜を形成する。
上記の 〔 I〕 、 〔II〕 ともに、 低温プロセス用 S i 02は触媒 C VD、 プラズマ CVD、 TEOS系プラズマ C VD、 低温高圧ァニール （3 0 MP a以下の高圧容器中で常温以上、 基板の歪点以下の温度で水蒸気を 使っていわゆる亜臨界水反応又は超臨界水反応により熱酸化する。 ） 等 で形成し、 S i Nxは触媒 CVD、 プラズマ CVD等で形成する。 高温 プロセスは、 上記のように高温熱酸化で多結晶性シリコン薄膜を熱酸化 させて良質の S i〇2膜及び多結晶性シリコン薄膜を形成する。 従って. 多結晶性シリコン膜厚は厚めに形成しておく必要がある。 尚、 要求され る特性に応じて、 低温プロセス及び高温プロセス共に、 フラッシュラン プアニール時の低級結晶性シリコン薄膜上の反射低減及び保護用絶縁膜 (S i〇2、 S i Nx、 S i ONなど） をフラッシュランプアニールでの ' 結晶化後に、 そのままゲート絶縁膜として使用してもよい。
上述したように、 本実施の形態によれば、 下記 （a) 〜 （j ) の優れ た作用効果を得ることができる。
(a) 任意の s e c〜m s e cの短時間での 1回又は数回繰り返 しのフラッシュ照射を行えるフラッシュランプアニールにより、 高い照 射エネルギーを低級結晶性シリコン等の低級結晶性半導体薄膜に与え、 これを溶融又は半溶融又は非溶融状態に加熱し、 冷却することにより、 大粒径の高キヤリァ移動度、 高品質の多結晶性シリコン薄膜等の多結晶 性又は単結晶性半導体薄膜が得られ、 生産性が大幅に向上し、 大幅なコ ス卜ダウンが可能となる。
(b) フラッシュランプアニールは、 任意の本数のランプとそのフラ ッシュ式放電機構を組み合わせることにより、 例えば① 1 000 mm X 1 0 00 mmの大面積を一括して、 1回又は必要回数繰り返してフラッ シュ照射する、 ② 2 0 0mmX 20 0 mm正方形状に集光整形したフラ ッシュ照射光をガルバノメータスキャナで走査させ、 必要に応じてォー バーラップスキャニングでフラッシュ照射する、 ③ 20 0 mmX 20 0 mm正方形状に集光整形したフラッシュ照射光の照射位置を固定し、 基 板をステップ &リピートで移動させて必要に応じてオーバーラップスキ ャニングしてフラッシュ照射する、 というように、 基板又はフラッシュ 照射光を任意の方向と速度で移動させて、 加熱溶融及ぴ冷却速度をコン トロールし、 任意の大面積の低級結晶性シリコン薄膜等を極めて短時間 に結晶化できるので、 極めて生産性が高く、 大幅なコストダウンが実現 する。
( C ) フラッシュ照射光を線状、 長方形又は正方形状又は円形状に集 光整形して照射することにより、 照射強度、 つまり溶融効率及びスルー プット向上と、 結晶化された膜質の均一性向上によるキャリア移動度の バラツキ低減が図れる。
( d) フラッシュランプアニールにより結晶化させた多結晶性シリコ ン等の膜上に低級結晶性シリコン等の膜を積層し、 再度このフラッシュ ランプアニールで結晶化する方法を繰り返すことにより、 m単位の厚 みで大粒径での高キャリア移動度、 高品質の多結晶性シリコン膜等を積 層形成できる。 これにより、 MOS L S Iのみならず、 高性能、 高品質 のバイポーラ L S I、 CMOSセンサ、 C CDエリア リニアセンサ、 太陽電池等も 成できる。
(e) 低級結晶性半導体薄膜の膜厚、 ガラス等の基板耐熱温度、 希望 の結晶粒径 （キャリア移動度） に応じて、 フラッシュランプアニールの 波長調整 （封入ガス気体の変更、 熱線低減又は遮断フィルタ採用、 放電 条件の変更など） 、 照射強度、 照射時間等のコントロールが容易である ので、 高キャリア移動度、 高品質の多結晶性シリコン膜等が再現性良く 高生産性で得られる。
( f ) キセノンランプ、 キセノン一水銀ランプ、 クリプトンランプ、 クリプトン一水銀ランプ、 キセノン一クリプトンランプ、 キセノンーク リプトン一水銀ランプ、 メタル八ライ ドランプ等のフラッシュランプア ニールのランプは、 X e C l、 K r F等のエキシマレーザ一ァニ一ル装 置のエキシマレーザー発振器に比べてはるかに安価であり、 長寿命でメ ンテナンスが簡単であるので、 生産性向上とランニングコスト低減によ り大幅なコストダウンが可能である。 ( g ) 主にフラッシュランプと放電回路で構成されるフラッシュラン プア二一ル装置は、 エキシマレーザーァニール装置に比べて簡単な構造 の装置であるため、 安価でコストダウンが可能である。
(h) X e C l、 K r F等のエキシマレーザ一ァニール処理は n s e Cオーダ一のパルス発振型レ一ザ一を用いるので、 その出力の安定性に 課題があり、 照射面のエネルギー分布のばらつき、 得られた結晶化半導 体膜のばらつき、 M O S T F Tごとの素子特性のばらつきが見られる。 そこで、 40 0°C择度の温度を付与しつつエキシマレーザーパルスを例 えば 5回、 3 0回などの多数回照射する方法が採られているが、 それで も、 照射ばらつきによる結晶化半導体膜及び T FT素子特性のばらつき. スループット低下での生産性低下によるコストアップがある。 これに対 してフラッシュランプアニールでは、 上記 （b) のよう'に例えば 1 00 0 mmX 1 0 00 mmの大面積を s e c〜m s e cオーダーのパル スで一括フラッシュ照射できるので、 照射面のエネルギー分布のばらつ き、 得られた結晶化半導体膜のばらつき、 MOSTFTごとの素子特性 のばらつきが少なく、 高いスループットでの高生産性によるコストダウ ンが可能である。
( i ) 特に、 熱線低減又は遮断フィルタを用いた強い紫外線光のフラ ッシュランプアニールでは低温 （20 0〜40 0 °C) で適用できるので. 安価であって大型化が容易な低歪点ガラスや耐熱性樹脂基板を採用でき- 軽量化とコス卜ダウンを図れる。
( j ) トップゲート型のみならず、 ボトムゲート型、 デュアルゲート 型及びバックゲート型 MO S TFTでも、 高いキヤリァ移動度の多結晶 性半導体膜又は単結晶性半導体膜等が得られるために、 この高性能の半 導体膜を使用した高速、 高電流密度の半導体装置、 電気光学装置、 更に は高効率の太陽電池等の製法が可能となる。 例えば、 シリコン半導体装 置、 シリコン半導体集積回路装置、 フィールドェミッションディスプレ ィ （F ED) 装置、 シリコン一ゲルマニウム半導体装置、 シリコンーゲ ルマニウム半導体集積回路装置、 炭化ケィ素半導体装置、 炭化ケィ素半 導体集積回路装置、 ΠΙ— V及ぴ II一 VI族化合物半導体装置、 III一 V 族及び II一 VI族化合物半導体集積回路装置、 多結晶性又は単結晶性ダ ィャモンド半導体装置、 多結晶性又は単結晶性ダイヤモンド半導体集積 回路装置、 液晶表示装置、 エレクトロルミネセンス (有機 Ζ無機） 表示 装置、 発光ポリマー表示装置、 発光ダイオード表示装置、 光センサ一装 置、 C CDエリア/リニアセンサ装置、 CMOSセンサ装置、 太陽電池 装置等である。
第 2の実施の形態
ぐ： L CDの製造例 1>
本実施の形態は、 高温プロセスによる多結晶性シリコン M〇 S TFT を用いた L CD (液晶表示装置） に本発明を適用したものであり、 以下 その製造例を示す。
まず、 第 34図の （1 ) に示すように、 画素部及び周辺回路部におい て、 石英ガラス、 結晶化ガラスなどの耐熱性絶縁基板 6 1 (歪点約 8 0 0〜1 1 0 0°C、 厚さ 5 0ミクロン〜数 mm) の一主面に、 上述した触 媒 CVD法等によって、 下地保護膜 1 0 0 (ここでは図示省略：以下、 同様） を形成後に、 この上に上記の触媒 CVD等により低級結晶性シリ コン薄膜 6 7 Aを形成する。 更に、 必要に応じて保護及び反射低減用酸 化シリコン膜 （1 0~ 3 O nm厚） を形成する （ここでは図示省略） 。 次いで、 第 34図の （2) に示すように、 低級結晶性シリコン薄膜 6 7 Aに上述のフラッシュランプアニールを施し、 例えば 5 0 nm厚の多 結晶性シリコン薄膜 6 7を形成する。 次いで、 第 3 4図の （3 ) に示すように、 保護及び反射低減用酸化シ リコン膜を除去した後に、 汎用フォトリソグラフィ及びエッチング技術 により多結晶性シリコン薄膜 6 7をパターニング （アイランド化） し、 トランジスタ、 ダイオード等の能動素子、 抵抗、 容量、 インダク夕ンス 等の受動素子の活性層を形成する。 尚、 以降のプロセスは、 TF T作製 について述べるが、 他の素子の作製も同様であることは言うまでもない, 次いで、 多結晶性シリコン薄膜 6 7の各チャンネル領域の不純物濃度 制御による Vihの最適化のために前記と同様のボロン又は燐等の所定の 不純物をイオン注入又はイオンドーピングした後、 第 3 4図の (4) に 示すように、 例えば上記と同様の触媒 CVD法等によって多結晶性シリ コン薄膜 6 7の表面に厚さ例えば 5 0 nm厚のゲート絶緣膜用の酸化シ リコン膜 6 8を形成する。 触媒 CVD法等でゲート絶縁膜用の酸化シリ コン膜 6 8を形成する場合、 基板温度及び触媒体温度は上記したものと 同様であるが、 酸素ガス流量は 1〜 2 S C,CM、 モノシランガス流量は 1 5〜2 0 S C CM、 水素系キヤリアガスは 1 5 0 S C CMとしてよい < 次いで、 第 3 5図の （5 ) に示すように、 ゲート電極及びゲートライ ン材料として、 例えば Mo— T a合金をスパッタリングで厚さ例えば 4 0 0 nm厚に堆積させるか、 或いは、 リンド一プド多結晶シリコン膜を 例えば水素系キヤリァガス 1 5 0 S C CM、 2〜 2 0 S C CMの P H3 及び 2 0 S C CMのモノシランガスの供給下での上記と同様の触媒 CV D法等によって厚さ例えば 4 0 0 nm厚に堆積させる。 そして、 汎用フ ォトリソグラフィ及びエッチング技術により、 ゲート電極材料層をゲー ト電極 7 5及びゲートラインの形状にパターニングする。 なお、 リンド 一プド多結晶シリコン膜の場合は、 フォトレジストマスクの除去後に、 例えば 9 0 0 で 6 0分間、 02中での酸化処理でリンド一プド多結晶 シリコン膜 7 5の表面に酸化シリコン膜を形成する。 次いで、 第 3 5図の （6) に示すように、 pMOS TFT部をフォト レジスト 78でマスクし、 イオン注入又はイオンドーピング法により n 型不純物である例えばヒ素 （又は燐） イオン 7 9を例えば 1 X 1 015a t omsZcm2のドーズ量でドーピングし、 2 X 1 020 a t om s / c cのドナー濃度に設定し、 nMOSTFTの n+型ソース領域 8 0及 びドレイン領域 8 1をそれぞれ形成する。
次いで、 第 3 5図の （7) に示すように、 nMOSTFT部をフォト レジスト 82でマスクし、 イオン注入又はイオンドーピング法により p 型不純物である例えばポロンイオン 83を例えば 1 X 1 015 a t oms Z c m2のドーズ量でドーピングし、 2 X 1 020 a t om s /c cのァ クセプタ濃度に設定し、 pMOSTFTの p+型ソース領域 84及びド レイン領域 8 5をそれぞれ形成する。 その後に、 N2中、 約 900 °Cで 5分間程度のァニールにより、 各領域にドーピングされた不純物イオン を活性化させ、 各々設定された不純物キャリア濃度に設定する。 尚、 ス ィツチング特性向上のために表示領域の nM〇 S TF T部に n—型の L DD (Lightly Doped Drain) 部を形成してもよい。
次いで、 第 3 5図の （8) に示すように、 全面に上記したと同様の触 媒 C VD法等によって、 水素系キヤリアガス 1 50 S C CMを共通とし て、 1 ~ 2 S C CMの H e希釈 02、 1 5〜 20 S C C Mの S i H4供給 下で酸化シリコン膜を例えば 50 nm厚に、 更に、 1〜 2 0 S C CMの PH3、 1〜2 S C CMの He希釈 02、 1 5〜 2 0 S C C Mの S i H4 供給下でフォスフィンシリゲートガラス （P S G) 膜を例えば 60 O n m厚に形成し、 5 0〜 6 0 S C CMの NH3、 1 5〜2 0 S CCMの S i H4供給下で窒化シリコン膜を例えば 20 0 nm厚に積層し、 これら の絶縁膜の積層によって層間絶縁膜 8 6を形成する。 なお、 このような 層間絶縁膜は、 上記とは別の通常の方法で形成してもよい。 次いで、 第 3 6図の （9) に示すように、 上記の絶縁膜 86の所定位 置にコンタクト窓開けを行い、 各コンタクトホールを含む全面にアルミ ニゥムなどの電極材料をスパッ夕法等で 1 5 0°Cで 1； mの厚みに堆積 し、 これをパターニングして、 画素部の nMOS TFTのソース電極 8 7及びデ一夕ライン、 周辺回路部の pMOS TFT及 nMOS TFT のソース電極 88、 9 0とドレイン電極 8 9、 9 1及び配線をそれぞれ 形成する。 尚、 この時に、 触媒 CVD法によりアルミニウムを形成して もよい。
次いで、 表面上に酸化シリコン膜等の層間絶縁膜 92を CVD法等で 形成した後、 フォーミングガス中で 400 、 30分の水素化及びシン 夕一処理する。 そして、 第 3 6図の （1 0) に示すように、 画素部の n M〇S TFTのドレイン領域において層間絶縁膜 92及び 86にコン夕 クトホールを開け、 例えば I TO (Indium Tin Oxide：インジウム酸 化物にスズをドープした透明電極材料） を真空蒸着法等で全面に堆積さ せ、 パターニングして画素部の nMOSTFTのドレイン領域 8 1に接 続された透明画素電極 9 3を形成する。 その後に、 熱処理 （フォーミン グガス中で 200〜2 50 、 1時間） により、 コンタクト抵抗の低減 化と I TO透明度の向上を図る。
こうしてアクティブマトリクス基板を作製し、 透過型の L CDを作製 することができる。 この透過型 L CDは、 第 36図の （ 1 1 ) に示すよ うに、 透明画素電極 9 3上に配向膜 94、 液晶 9 5、 配向膜 96、 透明 電極 9 7、 対向基板 9 8が積層された構造からなっている。
なお、 上記した工程は、 反射型の L CDの製造にも同様に適用可能で ある。 第 4 1図 （A) には、 この反射型の L CDの一例が示されている が、 図中の 1 0 1は粗面化された絶縁膜 9 2上に被着されたアルミニゥ ム等の反射膜であり、 M〇S T FTのドレインと接続されている。 この L CDの液晶セルを面面組立で作製する場合 （2インチサイズ以 上の中 Z大型液晶パネルに適している。 ） 、 まず TFT基板 6 1と、 全 面べ夕の I TO (Indium Tin Oxide) 電極 9 7を設けた対向基板 9 8 の素子形成面に、 ポリイミド配向膜 94、 9 6を形成する。 このポリィ ミド配向膜はロールコート、 スピンコート等により 5 0〜 1 00 nm厚 に形成し、 1 8 0°C/2 hで硬化キュアする。
次いで、 TFT基板 6 1と対向基板 9 8をラビング、 又は光配向処理 する。 ラビングパフ材にはコットンゃレ一ヨン等があるが、 パフかす
(ゴミ） やリタデーション等の面からはコットンの方が安定している。 光配向は非接触の線型偏光紫外線照射による液晶分子の配向技術である, なお、 配向には、 ラビング以外にも、 偏光又は非偏光を斜め入射させる ことによって高分子配向膜を形成することができる （このような高分子 化合物は、 例えばァゾベンゼンを有するポリメチルメタクリレート系高 分子等がある） 。
次いで、 洗浄後に、 TFT基板 6 1側にはコモン剤塗布、 対向基板 9 8側にはシール剤塗布する。 ラビングバフかす除去のために、 水、 又は I P A (イソプロピルアルコール） 洗浄する。 コモン剤は導電性フイラ 一を含有したァクリル、 又はエポキシァクリレート、 又はエポキシ系接 着剤であってよく、 シール剤はアクリル、 又はエポキシァクリレート、 又はエポキシ系接着剤であってよい。 加熱硬化、 紫外線照射硬化、 紫外 線照射硬化 +加熱硬化のいずれも使用できるが、 重ね合せの精度と作業 性からは紫外線照射硬化 +加熱硬化夕ィプが良い。
次いで、 対向基板 9 8側に所定のギャップを得るためのスぺーサを散 布し、 T FT基板 6 1と所定の位置で重ね合せる。 対向基板 98側のァ ライメントマークと TFT基板 6 1側のァライメントマークとを精度よ く合わせた後に、 紫外線照射してシール剤を仮硬化させ、 その後に一括 して加熱硬化する。
次いで、 スクライブブレークして、 TF T基板 6 1と対向基板 9 8を 重ね合せた単個の液晶パネルを作成する。
次いで、 液晶 9 5を両基板 6 1— 9 8間のギャップ内に注入し、 注入 口を紫外線接着剤で封止後に、 I PA洗浄する。 液晶の種類は何れでも 良いが、 例えばネマティック液晶を用いる高速応答の TN (ツイストネ マティック） モードが一般的である。
次いで、 加熱急冷処理して、 液晶 9 5を配向させる。
次いで、 TFT基板 6 1のパネル電極取り出し部にフレキシブル配線 を異方性導電膜の熱圧着で接続し、 更に対向基板 9 8に偏光板を貼合わ せる。
また、 液晶パネルの面単組立の場合 （2インチサイズ以下の小型液晶 パネルに適している。 ） 、 上記と同様、 TFT基板 6 1と対向基板 9 8 の素子形成面に、 ポリイミド配向膜 9 4、 9 6を形成し、 両基板をラビ ング、 又は非接触の線型偏光紫外線光の配向処理する。
次いで、 T FT基板 6 1と対向基板 9 8をダイシング又はスクライブ ブレ一クで単個に分割し、 水又は I PA洗浄する。 TFT基板 6 1には コモン剤塗布、 対向基板 9 8にはスぺーサ含有のシール剤塗布し、 両基 板を重ね合せる。 これ以降のプロセスは上記に準ずる。
上記した L CDにおいて、 対向基板 9 8は C F (カラーフィルタ） 基 板であって、 カラーフィル夕層 （図示せず） を I T〇電極 9 7下に^け たものである。 対向基板 9 8側からの入射光は例えば反射膜 9 3で効率 良く反射されて対向基板 9 8側から出射してよい。
他方、 TFT基板 6 1として、 TFT基板 6 1にカラーフィルタを設 けたオンチップカラーフィル夕 （OC CF) 構造の TFT基板とすると きには、 対向基板 9 8には I TO電極がベ夕付け （又はブラックマスク 付きの I TO電極がベタ付け） される。
透過型 L CDの場合、 次のようにしてオンチップカラ一フィル夕 （0 C C F) 構造とオンチップブラック （O CB) 構造を作製することがで きる。
即ち、 第 3 6図の （1 2) に示すように、 フォスフィンシリケートガ ラス 酸化シリコンの絶縁膜 8 6のドレイン部も窓開けしてドレイン電 極用のアルミニウム埋込み層を形成した後、 R、 G、 Bの各色を各セグ メント毎に顔料分散したフォトレジスト 9 9を所定厚さ （1〜 1. 5 β m) で形成した後、 汎用フォトリソグラフィ技術で所定位置 （各画素 部） のみを残すパターエングで各カラ一フィル夕層 9 9 (R) 、 9 9
(G) 、 9 9 (B) を形成する （オンチップカラーフィルタ構造） 。 こ の際、 ドレイン部の窓開けも行う。 なお、 不透明なセラミック基板や低 透過率のガラス及び耐熱性樹脂基板は使用できない。
次いで、 表示用 MOS TFTのドレインに連通するコンタクトホール に、 カラーフィルタ層上にかけてブラックマスク層となる遮光層 1 0 0 ' を金属のパターニングで形成する。 例えば、 スパッタ法により、 モ リブデンを 2 0 0〜2 5 0 nm厚で成膜し、 表示用 MOS TFTを覆つ て遮光する所定の形状にパターニングする （オンチップブラック構造） 次いで、 透明樹脂の平坦化膜 9 2を形成し、 更にこの平坦化膜に設け たスル一ホールに I TO透明電極 9 3を遮光層 1 0 0 ' に接続するよう に形成する。
このように、 表示アレイ部上に、 カラ一フィルタ 9 9やブラックマス ク 1 0 0 ' を作り込むことにより、 液晶表示パネルの開口率を改善し、 またパックライトも含めたディスプレイモジュールの低消費電力化が実 現する。 第 37図は、 上述のトップゲート型 MO S T FTを組み込んで駆動回 路ー体型に構成したアクティブマトリクス液晶表示装置 （LCD) の全 体を概略的に示すものである。 このアクティブマトリクス L CDは、 主 基板 6 1 (これはアクティブマトリクス基板を構成する。 ） と対向基板 98とをスぺ一サ （図示せず） を介して貼り合わせたフラットパネル構 造からなり、 両基板 6 1— 9 8間に液晶 （ここでは図示せず） が封入さ れている。 主基板 6 1の表面には、 マトリクス状に配列した画素電極 9 3と、 この画素電極を駆動するスイッチング素子とからなる表示部、 及 びこの表示部に接続される周辺駆動回路部とが設けられている。
表示部のスイッチング素子は、 上記した nMOS又は pMOS又は C MO Sで L DD構造のトップゲート型 MO S T F Tで構成される。 また. 周辺駆動回路部にも、 回路要素として、 上記したトップゲート型 MOS TFTの CMOS又は nMOS又は pMOSTFT又はこれらの混在が 形成されている。 なお、 一方の周辺駆動回路部はデータ信号を供給して 各画素の M〇 S T F Tを水平ライン毎に駆動する水平駆動回路であり、 また他方の周辺駆動回路部は各画素の M〇 S T F Tのゲートを走査ライ ン毎に駆動する垂直駆動回路であり、 通常は表示部の両辺にそれぞれ設 けられる。 これらの駆動回路は、 点順次アナログ方式、 線順次デジタル 方式のいずれも構成できる。
第 3 8図に示すように、 直交するゲートバスラインとデータパスライ ンの交差部に上記の MO S T F Tが配置され、 この MOS TFTを介し て液晶容量 （CLC) に画像情報を書き込み、 次の情報がくるまで電荷を 保持する。 この場合、 MOS TFTのチャンネル抵抗だけで保持させる には十分ではないので、 それを補うため液晶容量と並列に蓄積容量 （補 助容量） （Cs) を付加し、 リーク電流による液晶電圧の低下を補って よい。 こうした L CD用 MO STFTでは、 画素部 （表示部） に使用す る M〇S TFTの特性と周辺駆動回路に使用する MO S TFTの特性と では要求性能が異なり、 特に画素部の M 0 S T F Tではオフ電流の制御. オン電流の確保が重要な問題となる。 このため、 表示部には、 後述の如 き LDD構造の MOSTFTを設けることによって、 ゲ一トードレイン 間に電界がかかりにくい構造としてチャンネル領域にかかる実効的な電 界を低減させ、 オフ電流を低減し、 特性の変化も小さくできる。 しかし. プロセス的には複雑になり、 素子サイズも大きくなり、 かつオン電流が 低下するなどの問題も発生するため、 それぞれの使用目的に合わせた最 適設計が必要である。
なお、 使用可能な液晶としては、 TN液晶 （アクティブマトリクス駆 動の TNモード用に用いられるネマチック液晶） をはじめ、 STN (ス —パーツイステツドネマチック） 、 GH (ゲスト ，ホスト） 、 PC (フ ェ一ズ ·チェンジ) 、 FLC (強誘電性液晶） 、 AFLC (反強誘電性 液晶） 、 PDLC (ポリマー分散型液晶） 等の各種モード用の液晶を採 用してよい。
<LCDの製造例 2>
次に、 本実施の形態による低温プロセスの多結晶性シリコン MO S T FTを用いた LCD (液晶表示装置） の製造例を示す （この製造例は後 述する有機 E Lや F EDの表示部等にも同様に適用可能である） 。
この製造例では、 上述の製造例 1において、 基板 61としてアルミノ ケィ酸ガラス、 ホウケィ酸ガラス等の低歪点ガラスやポリイミ ド等の耐 熱性樹脂を使用し、 第 34図の （1) 及び （2) の工程を同様に行う。 即ち、 基板 6 1上に触媒 CVDとフラッシュランプアニールにより錫含 有 （又は非含有） の多結晶性シリコン薄膜 67を形成してこれをアイラ ンド化し、 表示領域の nMOSTFT部と周辺駆動回路領域の nMOS TFT部及び pMOSTFT部を形成する。 この場合、 同時に、 ダイォ ード、 コンデンサ、 インダク夕ンス、 抵抗等の領域を形成する。 上記と 同様に、 以降のプロセスの説明は MO S TF Tについてのものであるが, 他の素子のプロセスも同様に処理できることは言うまでもない。
次いで、 第 3 9図の （1) に示すように、 各 MOS TFTゲートチヤ ンネル領域のキヤリァ不純物濃度を制御して Vlhを最適化するために、 表示領域の nM〇 S TF T部と周辺駆動回路領域の nM〇 S TFT部を フォトレジスト 8 2でカバーし、 周辺駆動回路領域の pM〇 S T F T部 に、 イオン注入又はイオンドーピング法により例えば燐、 ひ素等の n型 不純物 7 9を 1 X 1 012 a t om s / cm2 のドーズ量でドーピングし, 2 X 1 017 a t om s Ze eのドナ一濃度に設定し、 更に第 39図の
(2) に示すように、 周辺駆動回路領域の pMO S TFT部をフオトレ ジスト 82でカバーし、 表示領域の nMOSTFT部と周辺駆動回路領 域の nMOS TFT部に、 イオン注入又はイオンドーピング法により例 えばボロン等の p型不純物 8 3を 5 X 1 011 a t oms/cm2のドー ズ量でドーピングし、 1 X 1 017a t omsZc cのァクセプ夕濃度を 設定する。
次いで、 第 3 9図の （3) に示すように、 スイッチング特性向上の目 的で表示領域の nMOS TFT部に n—型の LDD (Lightly Doped Drain) 部を形成するために、 汎用フォトリソグラフィ技術により、 表 示領域の nMO S TF Tのゲート部と周辺駆動領域の pMO S T F T及 び nMO S TFT全部をフォトレジスト 8 2で覆い、 露出した表示領域 の nMOS TFTのソース/ドレイン領域に、 イオン注入又はイオンド 一ピング法により例えば燐等の n型不純物 7 9を 1 X 1 013 a t oms c m2のドーズ量でドーピングし、 2 X 1 018 a t oms /c cのド ナー濃度に設定して、 n—型の LDD部を形成する。 次いで、 第 40図の （4) に示すように、 表示領域の nMOSTFT 部及び周辺駆動回路領域の nM〇 S TFT部の全部をフォトレジスト 8 2で力パーし、 周辺駆動回路領域の pM〇 S T F T部のゲ一ト部をフォ トレジスト 82でカバ一して露出したソース、 ドレイン領域に、 イオン 注入又はイオンドーピング法により例えばボロン等の p型不純物 8 3を 1 X 1 015 a t oms /cm2のドーズ量でドーピングし、 2 X 1 020 a t om s /c cのァクセプタ濃度に設定して p+型のソース部 84、 ド レイン部 8 5を形成する。
次いで、 第 40図の （ 5) に示すように、 周辺駆動回路領域の pM〇 S TFT部をフォトレジスト 82でカバ一し、 表示領域の nMOSTF Tのゲート及び LDD部と周辺駆動回路領域の nM〇 S TFT部のゲ一 ト部をフォトレジスト 8 2でカバーし、 露出した表示領域及び周辺駆動 領域の nMOS TFTのソース、 ドレイン領域に、 イオン注入又はィォ ンドーピング法により例えば燐、 ひ素等の n型不純物 7 9を 1 X 1 015 a t om s Zc m2のドーズ量でイオンドーピングし、 2 X 102(1 a t om s / c cのドナー濃度に設定し、 n+型のソース部 80、 ドレイン 部 8 1を形成する。
次いで、 第 40図の （6) に示すように、 プラズマ CVD、 減圧 CV D、 触媒 CVD法等により、 ゲート絶縁膜 68として、 酸化シリコン膜 (40〜5 0 nm厚） 、 窒化シリコン膜 （1 0〜2 0 nm厚） 、 酸化シ リコン膜 （40〜 5 0 nm厚） の積層膜を形成する。 そして、 ハロゲン ランプ等での RT A処理を例えば、 約 1 0 00 ' 、 1 0〜20秒行い、 添加した n又は p型不純物を活性化することにより、 設定した各々のキ ャリア不純物濃度を得る。
この後に、 全面に 40 0〜5 0 011111厚の 1 %5 1入りアルミニウム スパッタ膜を形成し、 汎用フォトリソグラフィ及びエッチング技術によ り、 全 MO S TFTのゲート電極 7 5及びゲートラインを形成する。 更 にこの後に、 プラズマ CVD、 触媒 CVD法等により、 酸化シリコン膜 ( 1 0 0〜 2 00 nm厚） 、 フォスフィンシリケ一トガラス膜 （P S G) 膜 （2 0 0〜300 nm厚） の積層膜からなる絶縁膜 86を形成す る。
次いで、 汎用フォトリソグラフィ及びエッチング技術により、 周辺駆 動回路の全 M〇 S TF T部のソース Zドレイン部及び表示用 nM〇 S T F T部のソース部の窓開けを行う。 窒化シリコン膜は CF4のプラズマ ェツチング、 酸化シリコン膜及びフォスフインシリゲートガラス膜はフ ッ酸系エッチング液でエッチング処理する。
次いで、 第 40図の （7) に示すように、 全面に 40 0〜5 0 0 nm 厚の 1 %S i入りアルミニウムスパッ夕膜を形成し、 汎用フォトリソグ ラフィ及びエッチング技術により、 周辺駆動回路の全 MO S TF Tのソ ース、 ドレイン電極 8 8、 8 9、 9 0、 9 1を形成すると同時に、 表示 用 nMO S T F Tのソース電極 8 7及びデータラインを形成する。 次いで、 図示は省略したが、 プラズマ CVD、 減圧 CVD、 触媒 CV D法等により、 酸化シリコン膜 （1 00〜 200 nm厚） 、 フォスフィ ンシリケートガラス膜 （P S G膜； 20 0〜 3 00 nm厚） 、 窒化シリ コン膜 （ 1 0 0〜 30 0 nm厚） を全面に形成し、 フォーミングガス中 で約 40 0°C、 1時間の水素化及びシンター処理を行う。 その後に、 表 示用 n M〇 S T FTのドレイン部コンタクト用窓開けを行う。
上記において、 プラズマ CVD法でパッシベーション用水素多含有窒 化シリコン膜 （5 00〜 6 0 0 nm厚） を積層形成する場合、 窒素又は フォーミングガス中の 420 °C、 約 3 0分の水素化処理により、 パッシ ベーシヨン用窒化シリコン膜中の水素拡散による界面特性の改善、 多結 晶性シリコン薄膜の未結合終端での結晶性改善などによるキヤリァ移動 度の向上を図ることができる。 なお、 窒化シリコン膜は水素を閉じ込め るので、 水素化処理の効果を高めるには、 本実施の形態のように多結晶 性シリコン薄膜を窒化シリコン膜で挟む構造、 つまりガラス基板 ZN a イオン阻止及び保護用窒化シリコン膜 +酸化シリコン膜 Z多結晶性シリ コン薄膜 Zゲート絶縁膜 （酸化シリコン膜 Zゲート電極/酸化シリ コン膜及びパッシベーシヨン用窒化シリコン膜とするのが好ましい （こ れは他の例でも同様） 。 このときに、 この水素化処理により、 同時に
1 % S i入りアルミニウム合金膜とソースノドレイン領域のシリコンの シン夕一処理を行い、 ォーミックコンタクトを得る。
なお、 L C Dが透過型の場合は、 画素開口部の酸化シリコン膜、 フォ スフィンシリゲートガラス膜及び窒化シリコン膜は除去し、 また反射型 の場合は、 画素開口部等の酸化シリコン膜、 フォスフィンシリケートガ ラス膜及び窒化シリコン膜は除去する必要はない （これは上述又は後述 の L C Dにおいても同様である） 。
透過型の場合、 第 3 6図の （1 0 ) と同様に、 全面に、 スピンコート 等で 2〜3 m厚のアクリル系透明樹脂平坦化膜を形成し、 汎用フォト リソグラフィ及びェッチング技術により、 表示用 M〇 S T F Tのドレイ ン側の透明樹脂窓開けを形成した後、 全面に 1 3 0〜 1 5 0 n m厚の I T Oスパッタ膜を形成し、 汎用フォトリソグラフィ及びエッチング技術 により、 表示用 n M O S T F Tのドレイン部とコンタクトした I T O透 明電極を形成する。 更に熱処理 （フォーミングガス中で 2 0 0〜2 5 0 °C、 1時間） により、 コンタクト抵抗の低減化と I T O透明度向上を 図る。
反射型の場合は、 全面に、 スピンコ一卜等で 2〜 3 i m厚の感光性樹 脂膜を形成し、 汎用フォトリソグラフィ及びエッチング技術により、 少 なくとも画素部に凹凸形状パターンを形成し、 リフローさせて凹凸反射 下部を形成する。 同時に、 表示用 nMOS TFTのドレイン部の感光性 樹脂窓開けを形成する。 しかる後、 全面に、 3 0 0〜4 0 0 nm厚の 1 % S i入りアルミニウムスパッタ膜を形成し、 汎用フォトリソグラフ ィ及びエッチング技術により、 画素部以外のアルミニウム膜を除去し、 表示用 nM〇 S T FTのドレイン電極と接続した凹凸形状のアルミニゥ ム反射部を形成する。 その後に、 フォーミングガス中で 3 0 0 °C、 1時 間シンター処理する。
なお、 上記において、 MO S TFTのソース、 ドレインを形成した後 に、 フラッシュランプアニールすれば、 低級結晶性シリコン薄膜の膜温 度を局部的に上昇させ、 結晶化が促進され、 高移動度及び高品質の多結 晶性シリコン薄膜が形成される。 同時に、 ゲートチャンネル/ソース/ ドレイン領域に注入された燐、 ひ素、 ボロンイオン等が活性化されるの で、 生産性が良い場合がある。
<ポトムゲート型又はデュアルゲ一ト型 M〇 S T F T>
M〇 S T F Τを組み込んだ例えば L CDにおいて、 上述のトップゲー ト型に代えて、 ボトムゲート型、 デュアルゲート型の MO S TF Tから なる透過型 L CDを製造した例を述べる （但し、 反射型 L CDも同様で ある） 。
第 4 1図 （B) に示すように、 表示部及び周辺部にはボトムゲート型 の M〇 S T FTが設けられ、 或いは第 4 1図 （C) に示すように、 表示 部及び周辺部にはデュアルゲート型の MO S TF Tがそれぞれ設けられ ている。 これらのボトムゲート型、 デュアルゲート型 MO S TF Tのう ち、 特にデュアルゲ一ト型の場合には上下のゲート部によって駆動能力 が向上し、 高速スイッチング及び大電流駆動の大型パネル等に適し、 ま た上下のゲ一ト部のいずれかを選択的に用いて場合に応じてトップゲー ト型又はボトムゲート型として動作させることもできる。 第 4 1図 （B) のボトムゲート型 M〇S TFTにおいて、 図中の 1 0 2は耐熱性の Mo又は Mo— T a合金等のゲ一ト電極であり、 1 0 3は 窒化シリコン膜及び 1 04は酸化シリコン膜であってボトムゲート絶縁 膜を形成し、 このゲート絶縁膜上にはトップゲート型 MO S TFTと同 様の多結晶性シリコン薄膜 6 7を用いたチャンネル領域等が形成されて いる。 また、 第 4 1図 （C) のデュアルゲート型 MO S T F Tにおいて. ボトムゲート部はボトムゲート型 M〇 S TF Tと同様であるが、 トップ ゲート部は、 ゲート絶縁膜 1 0 6を酸化シリコン膜、 又は酸化シリコン ノ窒化シリコン積層膜又は酸化シリコンノ窒化シリコン/酸化シリコン 積層膜で形成し、 この上にトップゲート電極 7 5を設けている。
<ポ卜ムゲート型 M〇S TFTの製造 >
まず、 ガラス基板 6 1上の全面に、 耐熱性の M 0又は M o— T a合金 のスパッタ膜を 3 0 0〜 40 0 nm厚に形成し、 これを汎用フォトリソ グラフィ及びエッチング技術により 2 0〜4 5度のテーパーエッチング し、 少なくとも TFT形成領域に、 ボトムゲート電極 1 0 2を形成する と同時に、 ゲートラインを形成する。 ガラス材質の使い分けは上述した トップゲート型に準ずる。
次いで、 プラズマ CVD、 触媒 CVD、 減圧 CVD等の気相成長法に より、 ゲート絶縁膜及び保護膜用の窒化シリコン膜 1 0 3及び酸化シリ コン膜 1 0 4と、 錫含有又は非含有のアモルファスシリコン含有微結晶 シリコン薄膜 6 7 Aとを形成する。 この膜は上述したと同様に更にフラ ッシュランプアニールを行って錫含有又は非含有の多結晶性シリコン薄 膜 6 7を形成する。 これらの気相成膜条件は上述したトップゲ一ト型に 準ずる。 なお、 ボトムゲート絶縁膜及び保護膜用の窒化シリコン膜はガ ラス基板からの N aィオンストッパ作用を期待して設けるものであるが、 合成石英ガラスの場合は不要である。 尚、 上述と同様に、 光反射低減及 び保護用膜 （酸化シリコン膜など） を低級結晶性シリコン薄膜 6 7 A上 に形成してフラッシュランプアニールしてもよい。 更に、 MOS TFT 領域等をアイランド化した後にフラッシュランプアニールしてもよい。 そして次に、 上述したと同様に、 汎用フォトリソグラフィ及びエッチ ング技術により pMOSTFT、 nMOSTFT領域をアイランド化し (但し、 一方の領域のみを図示：以下、 同様） 、 各チャンネル領域のキ ャリア不純物濃度を制御して Vlhを最適化するために、 イオン注入又は イオンドーピング法により n型又は p型不純物を適当量混入した後、 更 に、 各 MOS TFTのソース、 ドレイン領域を形成するためにイオン注 入又はイオンドーピング法により n型又は p型不純物を適当量混入させ る。 この後に、 それぞれの不純物活性化のために RT A等によりァニ一 ルする。
これ以降のプロセスは、 上述したものに準ずる。
くデュアルゲ一ト型 MO S TF Tの製造 >
上記のボトムゲート型と同様に、 ボトムゲート電極 1 0 2、 ボトムゲ 一トライン、 ボトムゲート絶縁膜 1 0 3及び 1 04、 錫含有又は非含有 の多結晶性シリコン薄膜 6 7をそれぞれ形成する。 但し、 ボトムゲート 絶縁膜及び保護膜用の窒化シリコン膜 1 03はガラス基板からの N aィ オンストッパ作用を期待して設けるものであるが、 合成石英ガラスの場 合は不要である。 尚、 上述と同様に、 光反射低減及び保護用膜 （酸化シ リコン膜など） を低級結晶性シリコン薄膜 6 7 A上に形成してフラッシ ュランプアニールしてもよい。 更に、 MOS TFT領域等をアイランド 化した後にフラッシュランプアニールしてもよい。
そして次に、 上述したと同様に、 汎用フォトリソグラフィ及びエッチ ング技術により pMOSTFT、 nMO S T F T領域をアイランド化し. 各チヤンネル領域のキヤリァ不純物濃度を制御して Vthを最適化するた めに、 イオン注入又はイオンドーピング法により n型又は p型不純物を 適当量混入した後、 更に、 各 MOSTFTのソース、 ドレイン領域を形 成するためにイオン注入又はイオンドーピング法により n型又は p型不 純物を適当量混入させる。 この後に、 それぞれの不純物活性化のために RTA等によりァニールする。
次いで、 トップゲート絶縁膜 106用の酸化シリコン膜又は酸化シリ コン Z窒化シリコン積層膜又は酸化シリコン Z窒化シリコン /酸化シリ コン積層膜を成膜する。 気相成長条件は上述したトップゲート型に準ず る。
この後に、 全面に 40 0〜500 nm厚の 1 %S i入りアルミニウム スパッタ膜を形成し、 汎用フォトリグラフィ及びエッチング技術により 全 MOS T FTのトップゲート電極 7 5及びトップゲ一トラインを形成 する。 この後に、 プラズマ CVD、 触媒 CVD法等により、 酸化シリコ ン膜 （ 1 00〜 2 0 0 nm厚） 、 フォスフィンシリゲートガラス （P S G) 膜 （20 0〜 3 0 0 nm厚） 、 窒化シリコン膜 （1 00〜20 0 n m厚） からなる多層絶縁膜 86を形成する。 次に、 汎用フォトリソダラ フィ及びエッチング技術により、 周辺駆動回路の全 M〇 S TFTのソー ス、 ドレイン電極部、 さらに表示部 nMOS TFTのソース電極部の窓 開けを行う。
次いで、 全面に 40 0〜 5 00 nm厚の 1 %S i入りアルミニウムス パッタ膜を形成し、 汎用フォトリソグラフィ及びェッチング技術により 周辺駆動回路の全 MO S TFTのソース及びドレインの各アルミニウム 電極 87、 8 8及び表示部 nMOS T FTのアルミニウム電極 8 9、 ソ —スライン及び配線等を形成する。 その後に、 フォーミングガス中で約 40 0 、 1時間、 水素化及びシンター処理する。 その後、 上述と同様 に、 全面に絶縁膜を形成した後に、 表示部の nMOS TFTのドレイン 電極部とつながつ,た I T〇膜等の透明画素電極を形成する。
上述したように、 本実施の形態によれば、 上述の第 1の実施の形態と 同様に、 触媒 CVD又はプラズマ CVD等の気相成長法とフ.ラッシュラ ンプアニールにより、 L C Dの表示部及び周辺駆動回路部の MO S T F Τのゲートチャンネル、 ソース及びドレイン領域となる、 高キャリア移 動度で vth調整が容易であり、 低抵抗での高速動作が可能な多結晶性シ リコン薄膜を形成することができる。 この多結晶性シリコン薄膜による トップゲート、 ボトムゲ一ト又はデュアルゲート型 M〇 S T F Tを用い た液晶表示装置は、 高いスイッチング特性と低リーク電流の LDD構造 を有する表示部と、 高性能の駆動回路、 映像信号処理回路、 メモリー回 路等の周辺回路とを一体化した構成が可能となり、 高画質、 高精細、 狭 額縁、 高効率、 安価な液晶パネルの実現が可能である。
そして、 低温 （30 0〜 40 00 で形成できるので、 安価で、 大型 化が容易な低歪点ガラスや耐熱性樹脂基板を採用でき、 コストダウンが 可能となる。 しかも、 アレイ部上にカラーフィルタやブラックマスクを 作り込むことにより、 液晶表示パネルの開口率、 輝度等を改善し、 カラ —フィルタ基板を不要とし、 生産性改善等によるコス卜ダウンが実現す る。
<L CDの製造例 3>
窠42図〜第 44図は、 アクティブマトリクス L CDの他の製造例を 示すものである。
まず、 第 42図の （ 1) に示すように、 ほうけい酸ガラス、 アルミノ けい酸ガラス、 石英ガラス、 透明性結晶化ガラスなどの絶縁基板 6 1の 一主面において、 少なくとも T F T形成領域に、 フォトレジストを所定 パターンに形成し、 これをマスクとして例えば C F4プラズマの F+ィォ ンを照射し、 リアクティブイオンエッチング （R I E) などの汎用フォ 卜リソグラフィ及びエッチング技術によって基板 6 1に段差 2 2 3付き の凹部を適当な形状及び寸法で複数個形成する。
段差 2 2 3は、 後述の単結晶性シリコンのグラフォェピタキシャル成 長時のシードとなるものであって、 深さ d 0. 0 1〜 0. 0 3 m、 幅 w l〜 5 ^m、 長さ （紙面垂直方向） 5〜 1 0 mであってよく、 底辺 と側面のなす角 （底角） は直角とする。 なお、 基板 1の表面には、 ガラ ス基板からの N aイオンなどの拡散防止のため、 窒化シリコン膜 （5 0 〜 2 0 0 nm厚） と酸化シリコン膜 （3 0 0〜 4 0 0 nm厚） を予め連 続形成しておき、 この酸化シリコン膜内に適当な形状及び寸法の段差付 き凹部を複数個形成してもよい。
次いで、 第 4 2図の （2) に示すように、 フォトレジストの除去後に 絶縁基板 6 1の一主面において、 触媒 C VD又はプラズマ CVD等によ つて、 段差 2 2 3を含む全面に錫等の IV族元素含有又は非含有の低級 結晶性シリコン薄膜 6 7 Aを例えば 5 0 nm厚に形成させる。
次いで、 第 4 2図の （3) に示すように、 低級結晶性シリコン薄膜 6 7 Aに対し、 フラッシュランプアニールによるフラッシュ照射 2 2 1を 行い、 このァニールでの溶融と徐冷却時に、 段差 2 2 3の底辺の角をシ ードにグラフォェピタキシャル成長させて単結晶性シリコン薄膜 6 7を 凹部のみならず、 そのラテラル （横） 方向の周辺部上にも形成すること ができる。 この時に、 前記と同様に、 低級結晶性シリコン薄膜上に反射 低減及び保護用絶縁膜を被覆し、 更にアイランド化させたものをフラッ シュランプアニールしてもよい。 なお、 このフラッシュランプアニール と低級結晶性半導体薄膜の成膜を繰り返すことにより積層して、 m単 位の単結晶性半導体厚膜を形成してもよい （以下、 同様） 。 このようにして単結晶性シリコン薄膜 6 7は例えば （ 1 0 0) 面が基 板上にグラフォェピタキシャル成長する。 この場合、 段差 2 2 3は、 フ ラッシュランプアニールの高エネルギーによってグラフォェピタキシャ ル成長と称されるェピタキシャル成長のシードとなってこれを促進し、 より結晶性の高い単結晶性シリコン薄膜 6 7 (約 5 0 nm厚） が得られ る。 これについては、 第 4 3図に示すように、 非晶質基板 （ガラス） 6 1に上記の段差 2 2 3の如き垂直な壁を作り、 この上にエピタキシー層 を形成すると、 第 4 3図 （a) のようなランダムな面方位であったもの が第 43図 （b) のように （ 1 0 0) 面が段差 2 2 3の面に沿って結晶 成長する。 また、 上記段差の形状を第 44図 （a) 〜 （ f ) のように 種々に変えることによって、 成長層の結晶方位を制御することができる MOSトランジスタを作成する場合は、 （ 1 0 0) 面が最も多く採用さ れている。 要するに、 段差 2 2 3の断面形状は、 底辺角部の角度 （底 角） が直角をはじめ、 上端から下端にかけて内向き又は外向きに傾斜し ていてもよく、 結晶成長が生じ易い特定方向の面を有していればよい。 段差 2 2 3の底角は通常は直角又は 9 0 ° 以下が望ましく、 その底面の 角部は僅かな曲率を有しているのがよい。
こうして、 フラッシュランプアニール時のグラフォェピタキシャル成 長によって基板 6 1上に単結晶性シリコン薄膜 6 7を形成した後、 単結 晶性シリコン薄膜 6 7 (約 5 0 nm厚） .を活性層とする例えばトップゲ ―ト型 MO S TF Tの作製を上述したと同様に行う。
なお、 基板 6 1として、 ポリイミド等の耐熱性樹脂基板を用い、 これ に対し少なくとも T F T形成領域に所定形状及び寸法の段差 2 2 3付き の凹部を形成し、 上記と同様に処理してもよい。 例えば、 l O O m厚 のポリイミド基板に、 例えば高さ 0. 0 3〜 0. 0 5 m、 幅 5 m、 長さ 1 0 imの所定寸法 形状の凸部を有する金型をスタンビングして, ほぼ金型と同じ寸法/形の凹部を形成する。 又は、 補強材としてのステ ンレス等の金属板に、 コーティング、 スクリーン印刷等の方法によりポ リイミド等の耐熱性榭脂膜 （5〜 1 0 m厚） を形成し、 この膜に例え ば高さ 0. 0 3〜 0. 0 5 、 幅 5 、 長さ 1 0 mの所定寸法 Z 形状の凸部を有する金型をスタンビングして、 少なくとも TFT形成領 域にほぼ金型と同じ寸法 Z形状の段差を有する凹部を形成する。 これ以 降は、 上記したと同様の工程で単結晶性シリコン薄膜の形成、 MO S T F Tの形成等を行う。
以上に説明したように、 本例によれば、 所定形状/寸法の段差 2 2 3 を有する凹部を基板 6 1に設け、 これをシードとしてフラッシュランプ ァニ一ルによってグラフォェピタキシャル成長させることにより、 高い キャリア移動度の単結晶性シリコン薄膜 6 7が得られるので、 高性能ド ライバ内蔵の L CDの製造が可能となる。
<L CDの製造例 4>
第 4 5図は、 アクティブマトリクス L CDの更に他の製造例を示すも のである。
まず、 第 4 5図の （ 1) に示すように、 絶縁基板 6 1の一主面におい て、 少なくとも TFT形成領域に、 単結晶シリコンと格子整合の良好な 結晶性サファイア薄膜 （厚さ 1 0〜2 0 0 nm) 2 24を形成する。 こ の結晶性サファイア薄膜 2 24は、 高密度プラズマ CVD法や、 触媒 C VD法等により、 トリメチルアルミニウムガスなどを酸化性ガス （酸素、 水分、 オゾン等） で酸化し、 結晶化させて作成する。 絶縁基板 6 1とし て石英ガラス等の高耐熱性ガラス基板、 ほうけい酸ガラス、 アルミノけ い酸ガラス等の低歪点ガラス基板、 ポリイミド等の耐熱性樹脂基板など が使用可能である。 次いで、 第 4 5図の （2 ) に示すように、 触媒 C V D法、 プラズマ C V D法等によって、 結晶性サファイア薄膜 2 2 4上に低級結晶性シリコ ン薄膜 6 7 Aを例えば 5 0 n m厚に形成する。
次いで、 第 4 5図の （3 ) に示すように、 低級結晶性シリコン薄膜 6 7 Aに対し、 フラッシュランプアニールのフラッシュ照射 2 2 1を行い， 溶融と徐冷却により、 結晶性サファイア薄膜 2 2 4をシードにヘテロェ ピタキシャル成長させて単結晶性シリコン薄膜 6 7を形成する。 この時 に、 前記と同様に、 低級結晶性シリコン薄膜上に反射低減及び保護用絶 縁膜を被覆し、 更にアイランド化させたものをフラッシュランプアニー ルしてもよい。 即ち、 結晶性サファイア薄膜 2 2 4は単結晶シリコンと 良好な格子整合を示すために、 これがシードとなって、 フラッシュラン プアニールにより単結晶性シリコンは例えば （ 1 0 0 ) 面が基板上に効 果的にヘテロェピタキシャル成長する。 この場合、 上述した段差 2 2 3 を形成し、 これを含む面上に結晶性サファイア薄膜 2 2 4を形成すれば、 段差 2 2 3によるグラフォェピタキシャル成長を加味したヘテロェピ夕 キシャル成長により、 より結晶性の高い単結晶性シリコン薄膜 6 7が得 られる。 尚、 このフラッシュランプアニールと低級結晶性半導体薄膜の 成膜を繰り返すことにより積層して、 β m単位の単結晶性半導体厚膜を 形成してもよい。
こうして、 フラッシュランプアニール時のへテロェピタキシャル成長 によって基板 6 1上に単結晶性シリコン薄膜 6 7を析出させた後、 この 単結晶性シリコン薄膜 6 7 (約 5 0 n m厚） を活性層とする例えばトツ プゲート型 M O S T F Tの作製を上述したと同様に行う。
以上に説明したように、 本例によれば、 基板 6 1上に設けた結晶性サ ファイア薄膜 2 2 4をシードとしてフラッシュランプアニールによって
'成長させることにより、 高いキャリア移動度の単 結晶性シリコン薄膜 6 7が得られるので、 高性能ドライバ内蔵の L C D の製造が可能となる。
また、 結晶性サファイア薄膜 2 2 4などの上記物質層は、 様々な原子 の拡散バリアになるため、 ガラス基板 6 1からの不純物の拡散を制御す ることができる。 この結晶性サファイア薄膜は N aイオンストッパ作用 があるので、 この膜厚が十分に厚い場合には、 上記下地保護膜のうち少 なくとも窒化シリコン膜は省略できる。
なお、 結晶性サファイア薄膜に代えて、 これと同様の作用をなす、 ス ピネル構造体、 フッ化カルシウム、 フッ化ストロンチウム、 フッ化パリ ゥム、 リン化ボロン、 酸化イットリウム及び酸化ジルコニウムからなる 群より選ばれた少なくとも 1種の物質層が形成されてもよい。
第 3の実施の形態
本実施の形態は、 本発明を有機又は無機のエレクトロルミネセンス (EL) 表示装置、 例えば有機 EL表示装置に適用したものである。 以 下にその構造例と製造例を示す。 尚、 ここではドッブゲート型 MOST F Tの例であるが、 上記のようにボトムゲート型又はデュアルゲ一ト型 MOS TFTを適用してもよいことは言うまでもない。
<有機 EL素子の構造例 I >
第 46図 （A) 、 (B) に示すように、 この構造例 Iによれば、 ガラ ス等の基板 1 1 1上に、 本発明に基づいて上述した方法で形成された高 結晶化率、 大粒径の錫含有又は非含有の多結晶性シリコン薄膜 （又は単 結晶性シリコン薄膜：以下、 多結晶性シリコン薄膜を例に説明するが、 単結晶性シリコン薄膜も同様である。 ） によって、 スイッチング用 MO S T F T 1と電流駆動用 M〇 S T F T 2のゲートチャンネル領域 1 1 7 , ソース領域 1 2 0及ぴドレイン領域 1 2 1が形成されている。 そして、 ゲート絶縁膜 1 1 8上にゲート電極 1 1 5、 ソース及びドレイン領域上 にソース電極 1 2 7及びドレイン電極 1 2 8.、 1 3 1が形成されている MO S TFT 1のドレインと MO S T F T 2のゲートとはドレイン電極 1 2 8を介して接続されていると共に、 M〇 S T F T 2のソース電極 1
2 7との間に絶縁膜 1 3 6を介してキャパシ夕 Cが形成され、 かつ、 M 0 S TFT 2のドレイン電極 1 3 1は有機 EL素子の陰極 1 3 8にまで 延設されている。 尚、 スイッチング用 MOS TFT 1に LDD部を形成 してスィツチング特性向上を図ってもよい。
各 MOS TFTは絶縁膜 1 3 0で覆われ、 この絶縁膜上には陰極を覆 うように有機 EL素子の例えば緑色有機発光層 1 3 2 (又は青色有機発 光層 1 3 3、 更には図示しない赤色有機発光層） が形成され、 この有機 発光層を覆うように陽極 （1層目） 1 34が形成され、 更に共通の陽極 (2層目） 1 3 5が全面に形成されている。 なお、 CMO S TF Tから なる周辺駆動回路、 映像信号処理回路、 メモリー回路等の製法は、 上述 した液晶表示装置に準ずる （以下、 同様） 。
この構造の有機 EL表示部は、 有機 E L発光層が電流駆動用 MO S T
F T 2のドレインに接続され、 陰極 （L i — A 1 、 Mg— Agなど） 1
3 8がガラス等の基板 1 1 1の面に被着され、 陽極 （ I TO膜など） 1 3 4、 1 3 5がその上部に設けられており、 従って、 上面発光 1 3 6と なる。 また、 陰極が MOS TFT上を覆っている場合は発光面積が大き くなり、 このときには陰極が遮光膜となり、 発光光等が MOSTFTに 入射しないのでリーク電流発生がなく、 T F T特性の悪化がない。
また、 各画素部周辺に第 46図 （C) のようにブラックマスク部 （ク ロム、 二酸化クロム等） 1 40を形成すれば、 光漏れ （クロストーク 等） を防止し、 コントラストの向上が図れる。
なお、 画素表示部に緑色、 青色、 赤色の 3色発光層を使用する方法、 色変換層を使用する方法、 白色発光層にカラーフィルターを使用する方 法のいずれでも、 良好なフルカラーの有機 EL表示装置が実現でき、 ま た、 各色発光材料である高分子化合物のスピンコーティング法、 又は金 属錯体の真空加熱蒸着法においても、 長寿命、 高精度、 高品質、 高信頼 性のフルカラー有機 EL部を生産性良く作成できるので、 コストダウン が可能となる （以下、 同様） 。
次に、 この有機 EL素子の製造プロセスを説明すると、 まず、 第 47 図の （1) に示すように、 上述した工程を経て多結晶性シリコン薄膜か らなるソース領域 1 2 0、 チャンネル領域 1 1 7及びドレイン領域 1 2 1を形成した後、 ゲート絶緣膜 1 1 8を形成し、 この上に MOS TFT 1、 2のゲート電極 1 1 5を Mo— T a合金等のスパッタリング成膜と 汎用フォトリソグラフィ及びエッチング技術により形成し、 同時に MO S T F 1のゲート電極に接続されるゲ一トラインを形成する。 そして. オーバーコート膜 （酸化シリコン等） 1 3 7を触媒 C VD等の気相成長 法により （以下、 同様） 形成後、 Mo— T a合金等のスパッタリング成 膜と汎用フォトリソグラフィ及びエッチング技術により M 0 S T F T 2 のソース電極 1 2 7及びアースラインを形成し、 更にオーバ一コ一ト膜 (酸化シリコン Z窒化シリコン積層膜） 1 3 6を形成する。 ハロゲンラ ンプ等での RTA (Rapid Thermal Anneal) 処理 （例えば約 1 00 0°C、 30秒） により、 イオンドーピングした n又は p型不純物を活性 化させる。
次いで、 第 47図の （2) に示すように、 MO STFT 1のソ一ス/ ドレイン部、 MOS TFT 2のゲート部の窓開けを行った後、 第 47図 の （3) に示すように、 1 % S i入り A 1のスパッタリング成膜及び汎 用フォトリソグラフィ及びエツチング技術により MOS TFT 1のドレ ィン電極と M〇 STFT 2のゲート電極を 1 % S i入り A 1配線 1 28 で接続し、 同時に MO S TFT 1のソース電極と、 この電極に接続され る 1 % S i入り A lからなるソースラインを形成する。 そして、 オーバ 一コート膜 （酸化シリコンノフォスフィンシリゲートガラス/窒化シリ コン積層膜等） 1 3 0を形成し、 MO S TFT 2のドレイン部の窓開け を行い、 M〇 S T F T 2のドレイン部と接続した発光部の陰極 1 3 8を 形成する。 そして、 この後に、 水素化及びシンター処理する。
次いで、 第 4 7図の （4) に示すように、 有機発光層 1 3 2等及び陽 極 1 34、 1 3 5を形成する。
なお、 第 4 6図 （B) の素子において、 有機発光層の代わりに公知の 発光ポリマーを用いれば、 ァクティブマトリクス駆動の発光ポリマー表 示装置 （LEPD) として構成することができる （以下、 同様） 。
<有機 EL素子の構造例 11>
第 48図 （A) 、 (B) に示すように、 この構造例 II によれば、 ガ ラス等の基板 1 1 1上に、 上記の構造例 I と同様に、， 本発明に基づいて 上述した方法で形成された高結晶化率、 大粒径の錫含有又は非含有の多 結晶性シリコン薄膜によって、 スイッチング用 MOS TFT 1と電流駆 動用 MO S TFT 2のゲートチャンネル 1 1 7、 ソース領域 1 2 0及び ドレイン領域 1 2 1が形成されている。 そして、 ゲート絶縁膜 1 1 8上 にゲ一卜電極 1 1 5、 ソース及びドレイン領域上にソース電極 1 2 7及 びドレイン電極 1 2 8、 1 3 1が形成されている。 M〇S TFT 1のド レインと MOS TFT 2のゲ一トとはドレイン電極 1 2 8を介して接続 されていると共に、 MO S T F T 2のドレイン電極 1 3 1との間に絶縁 膜 1 3 6を介してキャパシタ Cが形成され、 かつ、 MO S TFT 2のソ ース電極 1 2 7は有機 E L素子の陽極 1 44にまで延設されている。 尚. スィツチング用 MO S T F T 1に LDD部を形成してスィツチング特性 向上を図ってもよい。 各 MOS TFTは絶縁膜 1 3 0で覆われ、 この絶縁膜上には陽極を覆 うように有機 EL素子の例えば緑色有機発光層 1 3 2 (又は胄色有機発 光層 1 3 3、 更には図示しない赤色有機発光層） が形成され、 この有機 発光層を覆うように陰極 （ 1層目） 1 4 1が形成され、 更に共通の陰極 (2層目） 142が全面に形成されている。
この構造の有機 E L表示部は、 有機 E L発光層が電流駆動用 MO S T FT 2のソースに接続され、 ガラス等の基板 1 1 1の面に被着された陽 極 1 44を覆うように有機 EL発光層を形成し、 その有機 EL発光層を 覆うように陰極 1 4 1を形成し、 全面に陰極 1 42を形成しており、 従 つて、 下面発光 1 3 6となる。 また、 陰極が有機 E L発光層間及び M〇 S TFT上を覆っている。 即ち、 全面に、 例えば緑色発光有機 EL層を 真空加熱蒸着法等により形成した後に、 緑色発光有機 E L部をフォトリ ソグラフィ及びドライエッチングで形成し、 連続して同様に、 青色、 赤 色発光有機 EL部を形成し、 最後に各部に陰極 （電子注入層） 1 4 1を マグネシウム：銀合金文はアルミニウム ： リチウム合金により形成する, この全面に更に形成した陰極 （電子注入層） 1 42で密封するので、 外 部から有機 E L層間に湿気が侵入することを特に全面被着の陰極 1 42 により防止して湿気に弱い有機 EL層の劣化や電極の酸化を防止し、 長 寿命、 高品質、 高信頼性が可能となる （これは、 第 46図の構造例 Iで も陽極で全面被覆されているため、 同様である） 。 また、 陰極 1 4 1及 び 1 4 2により放熱効果が高まるので、 発熱による有機 EL薄膜の構造 変化 （融解又は再結晶化） が低減し、 長寿命、 高品質、 高信頼性が可能 となる。 しかも、 これによつて、 高精度、 高品質のフルカラーの有機 E L層を生産性良く作成できるので、 コストダウンが可能となる。
また、 各画素部周辺に第 4 8図 （C) のようにブラックマスク部 （ク ロム、 二酸化クロム等） 1 40を形成すれば、 光漏れ （クロストーク 等） を防止し、 コントラストの向上が図れる。 なお、 このブラックマス ク部 1 4 0は、 絶縁性膜、 例えば酸化シリコン膜 1 4 3 (これはゲート 絶縁膜 1 1 8と同時に同一材料で形成してよい。 ） によって覆われてい る。 '
次に、 この有機 E L素子の製造プロセスを説明すると、 まず、 第 4 9 図の （ 1 ) に示すように、 上述した工程を経て多結晶性シリコン薄膜か らなるソース領域 1 2 0、 チャンネル領域 1 1 7及びドレイン領域 1 2 1を形成した後、 触媒 CVD等の気相成長法によりゲート絶縁膜 1 1 8 を形成し、 M o— T a合金等のスパッタリング成膜及び汎用フォトリソ グラフィ及びエッチング技術によりこの上に MO S T F T 1、 2のゲー ト電極 1 1 5を形成し、 同時に MO S T F T 1のゲート電極に接続され るゲ一トラインを形成する。 そして、 触媒 CVD等の気相成長法により オーバーコート膜 （酸化シリコン等） 1 3 7を形成後、 M o— T a合金 等のスパッタリング成膜及び汎用フォトリソグラフィ及びエツチング技 '術により MO S T F T 2のドレイン電極 1 3 1及び Vddラインを形成し. 更に触媒 CVD等の気相成長法によりォ一バーコ一ト膜 （酸化シリコン /窒化シリコン積層膜等） 1 3 6を形成する。 なお、 ハロゲンランプ等 での RTA (Rapd Thermal Anneal) 処理 （例えば、 約 1 0 0 0 °C、 1 0〜3 0秒） により、 イオン注入したキャリア不純物を活性化させる, 次いで、 第 4 9図の （2) に示すように、 汎用フォトリソグラフィ及 びエッチング技術により M〇 S T F T 1のソースノドレイン部、 M〇 S T F T 2のゲート部の窓開けを行った後、 第 4 9図の （3 ) に示すよう に、 1 % S i入り A 1のスパッタリング成膜及び汎用フォトリソグラフ ィ及びェッチング技術により、 MO S T F T 1のドレインと MO S T F T 2のゲートを 1 % S i入り A 1配線 1 2 8で接続し、 同時に MO S T F T 1のソースに接続される 1 % S i入り A 1からなるソースラインを 形成する。 そして、 オーバ一コート膜 （酸化シリコン/フォスフィンシ リゲートガラス Z窒化シリコン積層膜等） 130を形成し、 水素化及び シン夕一処理を行い、 その後に汎用フォトリソグラフィ及びエッチング 技術により MOSTFT 2のソース部の窓開けを行い、 I TO等のスパ ッタリング及び汎用フォトリソグラフィ及びエッチング技術により M〇 S TF T 2のソース部と接続した発光部の陽極 144を形成する。
次いで、 第 49図の （4) に示すように、 上記のように有機発光層 1 32等及び陰極 141、 142を形成する。
なお、 以下に述べる有機 ELの各層の構成材料や形成方法は第 48図 の例に適用されるが、 第 46図の例にも同様に適用されてよい。
従来の周辺駆動回路一体型のァクティブマトリックス型有機 EL表示 装置では、 X方向信号線と Y方向信号線により画素が特定され、 その画 素においてスィツチ用 MOS TFTが ONされてその信号保持用コンデ ンサに画像デ一夕が保持される。 これにより電流制御用 M〇 S TF Tが 〇Nされ、 電源線より有機 EL素子に画像データに応じたバイアス用の 電流が流れ、 これが発光する。 しかしこのときに、 アモルファスシリコ ン MOSTFTの場合は、 Vthが変動して電流値が変わり易く、 画質に 変動が起きやすい。 しかも、 キャリア移動度が小さいため高速応答でド ライブできる電流にも限界があり、 また pチャンネルの形成が困難で小 規模な CMO S回路構成さえも困難である。
これに対し、 本発明に基づいて上記したように、 比較的大面積化が容 易でかつ高信頼性であってキヤリァ移動度も高く、 CMO S回路構成も 可能な多結晶性シリコン T F Tを実現することができる。
なお、 上記において、 緑色 （G) 発光有機 EL層、 青色 （B) 発光有 機 EL層、 赤色 （R) 発光有機 EL層はそれぞれ、 100〜 200 nm 厚に形成するが、 これらの有機 EL層は、 低分子化合物の場合は真空加 熱蒸着法で形成され、 高分子化合物の場合はディッピングコーティング スピンコーティング、 ロールコ一ティングなどの塗布法ゃィンクジエツ ト法により R、 G、 B発光ポリマーを配列する方法が用いられる。 金属 錯体の場合は、 昇華可能な材料を真空加熱蒸着法で形成される。
有機 EL層には、 単層型、 二層型、 三層型等があるが、 ここでは低分 子化合物の三層型の例を示す。
単層型；陽極ノバイポーラー発光層/陰極、
二層型；陽極/ホール輸送層/電子輸送性発光層/陰極、
又は陽極/ホール輸
送性発光層 Z電子輸送層 Z陰極、
三層型；陽極/ホール輸送層/発光層 Z電子輸送層 Z陰極、
又は陽極/ホール輸送性発光層 Zキャリアブロック層 Z電子 輸送性発光層 Z陰極
緑色発光有機 EL層に低分子化合物を用いる場合は、 ガラス基板上の 陽極 （ホール注入層） である、 電流駆動用 MOS TFTのソース部とコ ンタクトした I TO透明電極上に、 連続した真空加熱蒸着法により形成 する。
1 ) ホール輸送層は、 アミン系化合物 （例えば、 トリァリールァミン 誘導体、 ァリールァミンオリゴマー、 芳香族第三アミン等） 等
2 ) 発光層は、 緑色発光材料であるトリス （8—ヒドロキシキシリ ノ） A 1錯体 （A 1 q) 等
3) 電子輸送層は、 1 , 3 , 4—ォキサジァゾ一ル誘導体 （OXD) 、 1 , 2 , 4ートリアゾール誘導体 （TAZ) 等
4) '陰極である電子注入層は、 4 e V以下の仕事関数を有する材料で 作られるのが好ましい。 例えば、 1 0 : 1 (原子比） のマグネシウム ：銀合金の 1 0〜 3 0 n m厚
アルミニウム ： リチウム （濃度は 0. 5〜 1 %) 合金の 1 0〜 3 0 n m厚
ここで、 銀は有機界面との接着性を増すためにマグネシウム中に 1〜 1 0原子％添加され、 リチウムは安定化のためにアルミニウム中に濃度 は 0. 5〜 1 %添加される。
緑色画素部を形成するには、 緑色画素部をフォトレジストでマスクし. C C 14ガス等のプラズマエッチングにより陰極である電子注入層のァ ルミニゥム ： リチウム合金を除去し、 連続して電子輸送層、 発光層、 ホ
—ル輸送層の低分子系化合物及びフォトレジストを酸素プラズマエッチ ングで除去し、 緑色画素部を形成する。 この時に、 フォトレジストの下 にはアルミニウム ： リチウム合金があるので、 フォトレジストがエッチ ングされても問題ない。 又、 この時に、 電子輸送層、 発光層、 ホール輸 送層の低分子系化合物層は、 ホール注入層の I TO透明電極よりも大き い面積とし、 後工程で全面に形成する陰極の電子注入層 （マグネシゥ ム ：銀合金） と電気的ショートしないようにする。
次に、 青色発光有機 EL層を低分子化合物で形成する場合は、 ガラス 基板上の陽極 （ホール注入層） である電流駆動用 TFTのソース部とコ ンタク卜した I T〇透明電極上に、 連続して真空加熱蒸着により形成す る。
1 ) ホール輸送層は、 アミン系化合物 （例えば、 トリアリールァミン 誘導体、 ァリールァミンオリゴマー、 芳香族第三アミン等) 等 .
2) 発光層は、 青色発光材料である DTVB iのようなジスチリル誘 導体等 3) 電子輸送層は、 1， 3, 4—ォキサジァゾール誘導体 （TAZ) 1， 2, 4—トリァゾール誘導体 （TAZ) 等
4) 陰極である電子注入層は、 4 e V以下の仕事関数を有する材料で 作られるのが好ましい。
例えば、 1 0 : 1 (原子比） のマグネシウム ：銀合金の 1 0〜 3 0 n m厚
アルミニウム ： リチウム （濃度は 0. 5〜 1 %) 合金の 1 0〜3 0 n m厚
ここで、 銀は有機界面との接着性を増すためにマグネシウム中に 1〜 1 0原子％添加され、 リチウムは安定化のためにアルミニウム中に濃度 は 0. 5〜 1 %添加される。
青色画素部を形成するには、 青色画素部をフォトレジストでマスクし. C C 14ガス等のプラズマエッチングで陰極である電子注入層のアルミ 二ゥム： リチウム合金を除去し、 連続して電子輸送層、 発光層、 ホール 輸送層の低分子系化合物及びフォトレジストを酸素プラズマエッチング で除去し、 青色画素部を形成する。 この時に、 フォトレジストの下には アルミニウム ： リチウム合金があるので、 フォトレジス卜がエッチング されても問題ない。 又、 この時に、 電子輸送層、 発光層、 ホール輸送層 の低分子系化合物層は、 ホール注入層の I TO透明電極よりも大きい面 積とし、 後工程で全面に形成する陰極の電子注入層 （マグネシウム ：銀 合金） と電気的ショートしないようにする。
また、 赤色発光有機 EL層を低分子化合物で形成する場合は、 ガラス 基板上の陽極 （ホール注入層） である電流駆動用 TFTのソース部とコ ンタクトした I TO透明電極上に、 連続して真空加熱蒸着により形成す る。 1) ホール輸送層は、 アミン系化合物 （例えば、 トリアリールァミン 誘導体、 ァリールァミンオリゴマー、 芳香族第三アミン等） 等
2) 発光層は、 赤色発光材料である E u (E u (DBM)3 (P h e n) ) 等
3) 電子輸送層は、 1 , 3, 4—ォキサジァゾール誘導体 （〇XD) 1， 2, 4—トリァゾ一ル誘導体 （TAZ) 等
4) 陰極である電子注入層は； 4 e V以下の仕事関数を有する材料で 作られるのが好ましい。
例えば、 1 0 : 1 (原子比） のマグネシウム：.銀合金の 1 0〜 3 0 n m厚
アルミニウム ： リチウム （濃度は 0. 5〜 1 %) 合金の 1 0〜 3 0 η m厚
銀は有機界面との接着性を増すためにマグネシウム中に 1〜 1 0原 子％添加され、 リチウムは安定化のためにアルミニウム中に濃度は 0. 5〜 1 %添加される。
赤色画素部を形成するには、 赤色画素部をフォトレジス卜でマスクし. C C 14ガス等のプラズマエッチングで陰極である電子注入層のアルミ 二ゥム ： リチウム合金を除去し、 連続して電子輸送層、 発光層、 ホール 輸送層の低分子系化合物及びフォトレジストを酸素プラズマエッチング で除去し、 赤色画素部を形成する。 この時に、 フォトレジストの下には アルミニウム ： リチウム合金があるので、 フォトレジストがエッチング されても問題ない。 又、 この時に、 電子輸送層、 発光層、 ホール輸送層 の低分子系化合物層は、 ホール注入層の I τ〇透明電極よりも大きい面 積とし、 後工程で全面に形成する陰極の電子注入層 （マグネシウム ：銀 合金） と電気的ショートしないようにする。 この後に、 全面に共通の陰極である電子注入層を真空加熱蒸着により 形成するが、 陰極である電子注入層は、 4 e V以下の仕事関数を有する 材料で作られるのが好ましい。 例えば、 1 0 : 1 (原子比） のマグネシ ゥム：銀合金の 1 0〜 30 nm厚、 又はアルミニウム ： リチウム （濃度 は 0. 5〜 1 %) 合金の 1 0〜 3 0 nm厚とする。 ここで、 銀は有機界 面との接着性を増すためにマグネシウム中に 1〜 1 0原子％添加され、 リチウムは安定化のためにアルミニウム中に濃度は 0. 5〜 1 %添加さ れる。 なお、 スパッタリングで成膜してもよい。
第 4の実施の形態
本実施の形態は、 本発明を電界放出型 （フィールドェミッション） デ イスプレイ装置 （FED ： Field Emission Display) に適用したも のである。 以下にその構造例と製造例を示す。 尚、 ここではトップゲー ト型 MO S T F Tの例であるが、 上記のようにボトムゲート型又はデュ アルゲート型 M〇 S T FTを適用してもよいことは言うまでもない。 く FEDの構造例 I〉
第 5 0図 （A) 、 (B) 、 (C) に示すように、 この構造例 Iによれ ば、 ガラス等の基板 1 1 1上に、 本発明に基づいて上述した方法で形成 された高結晶化率、 大粒径の錫含有又は非含有の多結晶性シリコン薄膜 によって、 スイッチング用 MO S TFT 1と電流駆動用 MOS TF T 2 のゲートチャンネル領域 1 1 7、 ソース領域 1 2 0及びドレイン領域 1 2 1が形成されている。 そして、 ゲ一ト絶縁膜 1 1 8上にゲ一ト電極 1 1 5、 ソース及びドレイン領域上にソース電極 1 27及びドレイン電極 1 28が形成されている。 MOSTFT 1のドレインと MOSTFT 2 のゲ一トとはドレイン電極 1 2 8を介して接続されていると共に、 MO S T F T 2のソース電極 1 27との間に絶縁膜 1 36を介してキャパシ 夕 Cが形成され、 かつ、 MOSTFT 2のドレイン領域 1 2 1はそのま ま F ED素子の F E C (電界放出力ソード） にまで延設され、 ェミッタ 領域 1 5 2として機能している。 尚、 スイッチング用 MO STFTには LDD部を形成してスイッチング特性向上を図ってもよい。
各 MOSTFTは絶縁膜 1 3 0で覆われ、 この絶縁膜上には、 F EC のゲート引き出し電極 1 5 0と同一材料にて同一工程で接地用の金属遮 蔽膜 1 5 1が形成され、 各 MOS TFT上を覆っている。 FE Cにおい ては、 多結晶性シリコン薄膜からなるェミッタ領域 1 5 2上に電界放出 ェミッタとなる n型多結晶性シリコン膜 1 5 3が形成され、 更に mX n 個の各ェミツ夕に区画するための開口を有するように、 絶縁膜 1 1 8、 1 3 7、 1 3 6及び 1 3 0がパターニングされ、 この上面にはゲート引 き出し電極 1 5 0が被着されている。
また、 この F E Cに対向して、 バックメタル 1 5 5付きの蛍光体 1 5 6をアノードとして形成したガラス基板等の基板 1 5 7が設けられてお り、 F E Cとの間は高真空に保持されている。
この構造の F E Cにおいては、 ゲート引き出し電極 1 5 0の開口下に は、 本発明に基づいて形成された多結晶性シリコン薄膜 1 5 2上に成長 された n型多結晶性シリコン膜 1 5 3が露出し、 これがそれぞれ電子 1 5 4を放出する薄膜の面放出型ェミッタとして機能する。 即ち、 ェミツ 夕の下地となる多結晶性シリコン薄膜 1 5 2は、 大粒径 （グレインサイ ズ数 1 0 0 nm以上） のグレインからなっているため、 これをシ一ドと してその上に n型多結晶性シリコン膜 1 5 3を触媒 CVD等によって成 長させると、 この多結晶性シリコン膜 1 5 3はさらに大きな粒径で成長 し、 表面が電子放出にとって有利な微細な凹凸 1 5 8を生じるように形 成されるのである。 尚、 上記以外に、 多結晶性ダイヤモンド膜、 又は窒 素含有又は非含有の炭素薄膜、 又は窒素含有又は非含有の炭素薄膜表面 に形成した多数の微細突起構造 （例えば、 カーボンナノチューブ） な.ど による電子放出体 （ェミッタ） としてもよい。
従って、 ェミッタが薄膜からなる面放出型であるために、 その形成が 容易であると共に、 ェミッタ性能も安定し、 長寿命化が可能となる。
また、 すべての能動素子 （これには周辺駆動回 ¾及び画素表示部の O S TFTとダイオードが含まれる。 ） の上部にアース電位の金属遮蔽 膜 1 5 1 (この金属遮蔽膜は、 引き出しゲート電極 1 5 0と同じ材料
(N b、 T i ZMo等） 、 同じ工程で形成すると工程上都合がよい。 ） が形成されているので、 次の （ 1 ) 、 (2) の利点を得ることができ、 高品質、 高信頼性のフィールドェミッションディスプレイ （F ED) 装 置を実現することが可能となる。
( 1 ) 気密容器内にあるガスがェミッタ （電界放出力ソード） 1 5 3 から放出された電子により正イオン化されて絶縁層上にチャージアップ し、 この正電荷が絶縁層下にある M〇 S TFTに不要な反転層を形成し. この反転層からなる不要な電流経路を介して余分な電流が流れるために. ェミッタ電流の暴走が起きる。 しかし、 MOS TFT上の絶縁層に金属 遮蔽膜 1 5 1を形成してアース電位に落としているので、 チャージアツ プ防止が可能となり、 ェミッタ電流の暴走を防止できる。
( 2) ェミッタ （電界放出力ソード） 1 5 3から放出された電子の衝 突により蛍光体 1 5 6が発光するが、 この光により MO S T F Tのゲー トチャンネル内に電子、 正孔が発生し、 リーク電流となる。 しかし、 M O S TFT上の絶縁層に金属遮蔽膜 1 5 1が形成されているので、 TF Tへの光入射が防止され、 T FTの動作不良は生じない。
次に、 この F EDの製造プロセスを説明すると、 まず、 第 5 1図の ( 1 ) に示すように、 上述した工程を経て全面に多結晶性シリユン薄膜 1 1 7を形成した後、 汎用フォトリソグラフィ及びエッチング技術によ り MOS TFT 1と MOS TFT 2及びェミッタ領域にアイランド化し プラズマ CVD、 触媒 CVD法等により全面に保護用酸化シリコン膜 1 5 9を形成する。 尚、 保護用酸化シリコン膜形成後にアイランド化して もよい。
次いで、 MOS TFT l、 2のゲートチャンネル不純物濃度の制御に よる Vlhの最適化のために、 イオン注入又はイオンドーピング法により 全面にポロンイオン 8 3を 5 X 1 0" a t o m s Z c m2のドーズ量で ドーピングし、 1 X 1 017 a t o m s Z c cのァクセプ夕濃度に設定す る。
次いで、 第 5 1図の (2) に示すように、 フォトレジスト 82をマス クにして、 イオン注入又はイオンドーピング法により M〇STFT 1、 2のソースノドレイン部及びェミッタ領域に燐イオン 7 9を 1 X 1 015 a t omsZcm2のド一ズ量でドーピングし、 2 X 1 02° a t oms /c cのドナー濃度に設定し、 ソース領域 1 2 0、 ドレイン領域 1 2 1. ェミッタ領域 1 5 2をそれぞれ形成した後、 汎用フォトリソグラフィ及 びェッチング技術によりェミッタ領域の保護用酸化シリコン膜を除去す る。 尚、 この時に、 MOSTFT 1に （ 1〜5) X 1 018a t omsZ c cのドナー濃度の LDD領域を形成してスィツチング特性を向上させ てもよい。
次いで、 第 5 1図の （3) に示すように、 ェミッタ領域を形成する多 結晶性シリコン薄膜 1 52をシードに、 モノシランと PH3等のドーパ ントを適量比率 （例えば 1 02°a t om s /c c ) 混合した触媒 CVD 又はバイアス触媒 CVD等により、 表面に微細凹凸 1 58を有する n型 多結晶性シリコン膜 1 5 3を 1〜 5 m厚にエミッ夕領域に形成し、 同 時に他の酸化シリコン膜 1 5 9及びガラス基板 1 1 1上には n型ァモル ファスシリコン膜 1 60を 1〜5 m厚に形成する。 次いで、 第 5 1図の （4) に示すように、 上述した触媒 AHA処理時 の活性化水素イオン等により、 アモルファスシリコン膜 1 6 0を選択的 にエッチング除去し、 酸化シリコン膜 1 5 9のエッチング除去後に触媒 C VD等によりゲート絶縁膜 （酸化シリコン膜） 1 1 8を形成する。
次いで、 第 5 2図の （5 ) に示すように、 スパッタリング法による M o -T a合金等の耐熱性金属により M0 S TF T 1、 2のゲ一ト電極 1 1 5、 M〇S T F T 1のゲート電極に接続されるゲートラインを形成し. オーバ一コート膜 （酸化シリコン膜等） 1 3 7を形成した後、 ハロゲン ランプ等による RTA (Rapid Thermal Anneal) 処理でドーピングさ れた n型及び p型不純物を活性化させ、 MO S T F T 2のソース部窓開 け後にスパッタリング法による M o— T a合金等の耐熱性金属で MO S T F T 2のソース電極 1 2 7及びアースラインを形成する。 更に、 ブラ ズマ CVD、 触媒 CVD等によりオーバーコート膜 （酸化シリコン/窒 化シリコン積層膜等） 1 3 6を形成する。
次いで、 第 5 2図の （6 ) に示すように、 MO S T F T 1のソース ドレイン部及び MO S T F T 2のゲート部の窓開けを行い、 M〇 S T F T 1のドレインと MO S T F T 2のゲートを 1 % S i入り A 1配線 1 2 8で接続し、 同時に MO S T F T 1のソース電極とそのソースに接続さ れるソースライン 1 2 7を形成する。 この後に、 フォーミングガス中で 4 0 0 °C、 3 0分の水素化及びシンター処理する。
次いで、 第 5 2図の （7 ) に示すように、 オーバーコート膜 （酸化シ リコン /フォスフィンシリゲートガラス Z窒化シリコン積層膜等） 1 3 0を形成した後、 GNDラインの窓開けし、 第 5 2図の （8) に示すよ うに、 引き出しゲ一ト電極 1 5 0や金属遮蔽膜 1 5 1を N b蒸着後のェ ツチングで形成し、 更に電界放出力ソード部を窓開けしてェミッタ 1 5 3を露出させ、 上述したプラズマ又は触媒 AHA処理の活性化水素ィォ ン等でクリーニングする。
従来のフィールドェミッションディスプレイ （FED) 装置は、 単純 マトリックスとァクティブマトリックス駆動に大別され、 電界放出電子 源 （Field Emitter) には、 スピント型モリブデンエミッ夕、 コーン 型シリコンェミッタ、 M I Mトンネルェミッタ、 ポーラスシリコンエミ ッ夕、 ダイヤモンドエミッタ、 表面伝導エミッ夕などがあり、 いずれも 平面基板上にエミッタを集積することができる。 単純マトリックス駆動 は、 XYマトリックスに配列したフィールドエミッタアレイを 1画素と して使用し、 画素ごとに放出量を制御して画像表示を行う。 又、 ァクテ ィブマドリックス駆動は、 M〇 S TFTのドレイン部に形成されたエミ ッ夕の放出電流を制御ゲートによってコントロールする。 これは、 作製 プロセスが通常のシリコン L S I とコンパチブルなので、 フィールドエ ミッシヨンディスプレイ周辺に複雑な処理回路を作りつけることが容易 である。 しかし、 シリコン単結晶基板を用いるために、 基板コストが高 く、 ゥエーハサイズ以上の大面積化が困難である。 そして、 力ソード電 極表面に減圧 CVD等により導電性の多結晶シリコン膜と、 その表面に プラズマ CVD等により結晶性ダイヤモンド膜からなるエミッタの製造 が提案されているが、 減圧 CVD時の成膜温度が 6 3 0 °Cと高く、 低歪 点ガラス基板を採用できないので、 コストダウンが難しい。 そして、 そ の減圧 CVDによる多結晶シリコン膜は粒径が小さく、 その上の結晶性 ダイヤモンド膜も粒径が小さく、 ェミッタの特性が良くない。 更に、 プ ラズマ CVDでは、 反応エネルギーが不足しているので、 良い結晶性ダ ィャモンド膜は得にくい。 又、 透明電極又は A 1、 T i、 C r等の金属 の力ソード電極と導電性の多結晶シリコン膜との接合性が悪いので、 良 好な電子放出特性は得られない。 これに対し、 本発明に基づいて形成された大粒径多結晶性シリコン薄 膜は、 低歪点ガラス等の基板上に形成可能であって、 電流駆動用 TFT のドレインとつながったエミッタ領域の大粒径多結晶性シリコン薄膜で あり、 これをシードに触媒 CVDなどにより、 n型 （又は n+型） の大 粒径多結晶性シリコン膜 （又は後述の多結晶性ダイヤモンド膜） のエミ ッ夕を形成し、 その後に連続して触媒 AHA処理などによりァモルファ ス構造のシリコン膜又はアモルファス構造のダイヤモ
ンド膜 （D L C ： Diamond Like Carbon とも言う。 ） を選択的に還元 エッチングして表面に無数の凹凸形状を有する高結晶化率/大粒径 n型 (又は n+型） 多結晶シリコン膜又は多結晶性ダイヤモンド膜のエミッ 夕を形成するので、 電子放出効率の高いェミッタを形成でき、 またドレ インとエミッ夕の接合性が良好であり、 高効率のエミッ夕特性が可能と なる。 こうして、 上記した従来の問題点を解消することができる （以下, 同様） 。
また、 1つの画素表示部のェミッタ領域を複数に分割し、 それぞれに スィツチング素子の M〇 S TFTを接続すれば、 たとえ 1つの MOST FTが故障しても、 他の MOSTFTが動作するので、 1つの画素表示 部は必ず電子放出する構成となり、 高品質で歩留が高く、 コストダウン できる （以下、 同様） 。 又、 これらの MO S TFTにおいて電気的ォー プン不良の MO S T F Tは問題ないが、 電気的ショートした MO S TF Tはレーザーリペアで分離するのが一般的な歩留向上対策であるが、 本 発明に基づく上記構成はそれに対応できるので、 高品質で歩留
が高く、 コストダウンできる （以下、 同様） 。
ぐ F EDの構造例 11>
第 5 3図 （A；) 、 （B) 、 （C) に示すように、 この構造例 II によ れば、 ガラス等の基板 1 1 1上に、 上記の構造例 Iと同様に、 本発明に 基づいて上述した方法で形成された高結晶化率、 大粒径の錫含有又は非 含有の多結晶性シリコン薄膜によって、 スイッチング用 MOSTFT 1 と電流駆動用 MO S TFT 2のゲートチャンネル領域 1 1 7、 ソース領 域 1 2 0及びドレイン領域 1 2 1が形成されている。 そして、 ゲート絶 緣膜 1 1 8上にゲート電極 1 1 5、 ソース及びドレイン領域上にソース 電極 1 2 7及びドレイン電極 1 2 8が形成されている。 MO S TF T 1 のドレインと MOS TFT 2のゲートとはドレイン電極 1 2 8を介して 接続されていると共に、 MO S TFT 2のソース電極 1 2 7との間に絶 縁膜 1 3 6を介してキャパシタ Cが形成され、 かつ、 MO S TFT 2の ドレイン領域 1 2 1はそのまま F ED素子の F E C (電界放出カソ一 ド） にまで延設され、 ェミッタ領域 1 5 2として機能している。 尚、 ス イッチング用 MO S T FT 1に LDD部を形成することによりスィッチ ング特性向上を図ってもよい。
各 M〇 S TF Tは絶縁膜 1 3 0で覆われ、 この絶縁膜上には、 F EC の引き出しゲ一ト電極 1 5 0と同一材'料にて同一工程で接地用の金属遮 蔽膜 1 5 1が形成され、 各 MOS TFT上を覆っている。 F ECにおい ては、 多結晶性シリコン薄膜からなるェミッタ領域 1 5 2上に電界放出 ェミッタとなる n型多結晶性ダイヤモンド膜 1 6 3が形成され、 更に m X n個の各ェミッタに区画するための開口を有するように、 絶縁膜 1 1 8、 1 3 7、 1 3 6及び 1 3 0がパ夕一エングされ、 この上面にはゲー ト引き出し電極 1 5 0が被着されている。
また、 この F E Cに対向して、 バックメタル 1 5 5付きの蛍光体 1 5 6をアノードとして形成したガラス基板等の基板 1 5 7が設けられてお り、 FE Cとの間は高真空に保持されている。
この構造の F E Cは、 ゲート引き出し電極 1 5 0の開口下には、 本発 明に基づいて形成された多結晶性シリコン薄膜 1 5 2上に成長された n 型多結晶性ダイヤモンド膜 1 6 3が露出し、 これがそれぞれ電子 1 5 4 を放出する薄膜の面放出型のェミッタとして機能する。 即ち、 ェミッタ の下地となる多結晶性シリコン薄膜 1 5 2は、 大粒径 （グレインサイズ 数 1 0 0 nm以上） のグレインからなっているため、 これをシードとし てその上に n型多結晶性ダイヤモンド膜 1 6 3を触媒 C VD等によって 成長させると、 この多結晶性ダイヤモンド膜 1 6 3はやはり大粒径で成 長し、 表面が電子放出にとって有利な微細な凹凸 1 6 8を生じるように 形成されるのである。 尚、 窒素含有又は非含有の炭素薄膜又は窒素含有 又は非含有の炭素薄膜表面に形成した多数の微細突起構造 （例えば、 力 一ボンナノチューブ） などの電子放出体としてもよい。
従って、 ェミッタが薄膜からなる面放出型であるために、 その形成が 容易であると共に、 ェミッタ性能も安定し、 長寿命化が可能となる。
また、 すべての能動素子 （これには周辺駆動回路及び画素表示部の M O S TFTとダイオードが含まれる。 ) の上部にアース電位の金属遮蔽 膜 1 5 1 (この金属遮蔽膜は、 引き出しゲート電極 1 5 0と同じ材料 (Nb、 T i ZMo等） 、 同じ工程で形成すると工程上都合がよい。 ） が形成されているので、 上述したと同様に、 MOS TFT上の絶縁層に 金属遮蔽膜 1 5 1を形成してアース電位に落とし、 チャージアップ防止 が可能となり、 ェミッタ電流の暴走を防止でき、 また、 MOS TFT上 の絶縁層に金属遮蔽膜 1 5 1が形成されているので、 MO S TFTへの 光入射が防止され、 MOS TFTの動作不良は生じない。 このために高 品質、 高信頼性のフィールドェミッションディスプレイ （F ED) 装置 を実現することが可能となる。
次に、 この FEDの製造プロセスを説明すると まず、 '第 5 4図の ( 1 ) に示すように、 上述した工程を経て全面に多結晶性シリコン薄膜 1 1 7を形成した後、 汎用フォトリソグラフィ及びエッチング技術によ り MO S TFT lと M〇S TFT 2及びェミッタ領域にアイランド化し プラズマ CVD、 触媒 CVD法等により全面に保護用酸化シリコン膜 1 5 9を形成する。 尚、 保護用酸化シリコン膜を形成した後にアイランド 化してもよい。
次いで、 MO STFT l , 2のゲー卜チャンネル不純物濃度の制御に よる Vlhの最適化のために、 イオン注入又はイオンドーピング法により 全面にポロンイオン 8 3を S X l O^a t omsZcm2のドーズ量で ドーピングし、 i x i 017a t oms/c cのァクセプタ濃度に設定す る。
次いで、 第 5 4図の (2) に示すように、 フォトレジスト 8 2をマス クにして、 イオン注入又はイオンドーピング法により MO S TF T 1、 2のソース/ドレイン部及びエミッタ領域に燐イオン 7 9を 1 X 1 015 a t omsZcm2のドーズ量でドーピングし、 2 X 1 02fl a t oms Zc cのドナ一濃度に設定し、 ソース領域 1 2 0、 ドレイン領域 1 2 1 , エミッ夕領域 1 5 2をそれぞれ形成した後、 汎用フォトリソグラフィ及 びェッチング技術によりエミッ夕領域の保護用酸化シ
リコン膜を除去する。
次いで、 第 54図の （3) に示すように、 ェミッタ領域を形成する多 結晶性シリコン薄膜 1 5 2をシードに、 例えばメタン （CH4) 及び適 当な n型ド一パントを適量比率混合し、 触媒 C VD又はバイアス触媒 C VD等により、 表面に微細凹凸 1 6 8を有する n+型多結晶性ダイヤモ ンド膜 1 6 3をェミッタ領域に形成し、 同時に他の酸化シリコン膜 1 5 9及びガラス基板 1 1 1上には n+型アモルファスダイヤモンド膜 1 7 0を形成する。 例えば、 触媒 CVD等により大粒径多結晶性シリコン薄 膜 1 5 2をシードに n+型結晶性ダイヤモンド膜のェミッタ領域 1 6 3 を形成するが、 この際、 メタン （CH4) に n型不純物ガス （燐はホス フィン PH3、 ひ素はアルシン A s H3、 アンチモンはスチビン S bH3 など） 、 例えばホスフィン PH3を適量添加して 5 X 1 02Q〜 1 X 1 0 a t om s /c c程度の n+型多結晶性ダイヤモンド膜 （ 1 0 0 0〜5 O O O nm厚） 1 6 3を形成する。 このときに、 他の保護用酸化シリコ ン膜上には n+型アモルファスダイヤモンド膜 1 7 0が形成されるが、 このアモルファスダイヤモンド膜は DL C膜 （Diamond Like
Carbon) ともいわれる。
次いで、 第 5 4図の （4) に示すように、 上述した触媒 AHA処理時 の活性化水素イオン等により、 アモルファスダイヤモンド膜 1 7 0を選 択的にエッチング除去し、 酸化シリコン膜 1 5 9のエッチング除去後に 触媒 CVD等によりゲート絶縁膜 （酸化シリコン膜等） 1 1 8を形成す る。 この場合、 触媒 AHA処理により、 高温の水素分子 Z水素原子/活 性化水素イオン等によりアモルファスダイヤモンド膜を選択的に還元ェ ツチングし、 同時にェミッタ領域に形成された n+型多
結晶性ダイヤモンド膜 1 6 3のアモルファス成分を選択的に還元エッチ ングして、 高結晶化率の n+型多結晶性ダイヤモンド膜 1 6 3を形成す る。 この選択的な還元エッチング作用により、 表面に無数の凹凸形状が 形成された n+型多結晶性ダイヤモンド膜のェミッタ領域 1 6 3が形成 される。 これにより、 他の保護用酸化シリコン膜上の n+型ァモルファ スダイヤモンド膜も選択的に還元エッチングされ、 除去される。 なお、 上記の触媒 CVD及び AHA処理は連続作業で行う方が、 コンタミ防止 と生産性の面で望ましい。
次いで、 第 5 5図の （5) に示すように、 スパッタリング法による M 0— T a合金等の耐熱性金属により MOS TFT 1、 2のゲート電極 1 1 5、 MOS TFT 1のゲート電極に接続されるゲートラインを形成し. オーバーコート膜 （酸化シリコン膜等） 1 3 7を形成した後、 ハロゲン ランプによる RTA (Rapid Thermal Anneal) 処理でドーピングされ た n型及び p型不純物を活性化した後に、 MOSTFT 2のソース部窓 開け後にスパッタリング法による Mo— T a合金等の耐熱性金属で M〇 S T F T 2のソース電極 1 2 7及びアースラインを形成する。 更に、 プ ラズマ CVD、 触媒 CVD等によりォ一パーコート膜 （酸化シリコンノ 窒化シリコン積層膜等） 1 36を形成する。
次いで、 第 5 5図の （6) に示すように、 MOS TFT 1のソース/ ドレイン部及び MO S T F T 2のゲ一ト部の窓開けを行い、 MO S T F T 1のドレインと MOS TFT 2のゲ一トを 1 % S i入り A 1配線 1 2 8で接続し、 同時に MO S TF T 1のソース電極とそのソースに接続さ れるソースライン 1 2 7を形成する。
次いで、 第 5 5図の （7) に示すように、 オーバーコート膜 （酸化シ リコン Zフォスフィンシリケ一トガラス/窒化シリコン積層膜等） 1 3 0を形成した後、 GNDラインの窓開けした後に、 フォーミングガス中 で 40 0°C、 30分の水素化及びシン夕一処理する。 そして第 5 5図の (8) に示すように、 引き出しゲート電極 1 5 0や金属遮蔽膜 1 5 1を N b蒸着後のエッチングで形成し、 更に電界放出カソード部を窓開けし てエミッタ 1 63を露出させ、 上述の触媒 AHA処理の活性化水素ィォ ン等でクリーニングする。 即ち、 汎用フォトリソグラフィ及びエツチン グ技術により、 チタン Zモリブデン （T i /Mo) 膜又はニオブ （N b) 膜を酸系エッチング液でのウエットエッチングし、 酸化シリコン膜 及び P S G膜はフッ酸系エッチング液でのゥエツトエッチング、 窒化シ リコン膜は C F4等のプラズマエッチングで除去する。 また、 電界放出 力ソード （ェミッタ） 部の多結晶性ダイヤモンド膜 1 6 3を触媒 AHA 処理してクリーニングし、 膜表面の微細な凹凸部に付着した有機汚れ、 水分、 酸素/窒素/炭酸ガス等を触媒 A H A処理の高温の水素分子/水 素原子/活性化水素イオン等で除去し、 電子放出効率を高める。
なお、 上記において、 多結晶性ダイヤモンド膜 1 6 3を成膜する際、 使用する原料ガスとしての炭素含有化合物は、 例えば
1 ) メタン、 ェタン、 プロパン、 ブタン等のパラフィン系炭化水素
2 ) アセチレン、 ァリレン系のアセチレン系炭化水素
3 ) エチレン、 プロピレン、 ブチレン等のォレフィン系炭化水素 4 ) ブタジエン等のジォレフイン系炭化水素
5 ) シクロプロパン、 シクロブタン、 シクロペンタン、 シクロへキサ ン等の脂環式炭化水素 '
6 ) シクロブタジエン、 ベンゼン、 トルエン、 キシレン、 ナフタリン 等の芳香族炭化水素
7 ) アセトン、 ジェチルケトン、 ベンゾフエノン等のケトン類
8 ) メタノール、 エタノール等のアルコール類
9 ) トリメチルァミン、 トリエチルァミン等のアミン類
1 0 ) グラフアイト、 石炭、 コークス等の炭素原子のみからなる物質 · であってよく、 これらは、 1種を単独で用いることもできるし、 2種以 上を併用することもできる。
また、 使用可能な不活性ガスは、 例えばアルゴン、 ヘリウム、 ネオン. クリプトン、 キセノン、 ラドンである。 ド一パントとしては、 例えばホ ゥ素、 リチウム、 窒素、 リン、 硫黄、 塩素、 ひ素、 セレン、 ベリリウム 等を含む化合物又は単体が使用可能であり、 そのドーピング量は 1 0 17 a t o m s / c c以上であってよい。
第 5の実施の形態
本実施の形態は、 本発明を光電変換装置としての太陽電池に適用した ものである。 以下にその製造例を云す。 まず、 第 5 6図の （ 1 ) に示すように、 ステンレス等の金属基板 1 1 1上に、 プラズマ CVD、 触媒 CVD等により、 n型の低級結晶性シリ コン膜 7 A ( 1 0 0〜 2 0 0 nm厚） を形成する。 この場合、 モノシラ ンに PH3等の n型ド一パントを適量混入して 1 X 1 019〜 1 X 1 02° a t o m s / c c含有させる。 尚、 必要に応じて、 高融点金属 （T i 、 T a、 Mo、 W、 それらの合金、 例えば M o— T a合金） 又は金属シリサ イ ド （WS i 2、 M o S i 2、 T i S i 2、 T a S i 2など） の薄膜 （ 1 0 0〜 3 0 0 nm厚） をスパッタリング、 C V D等により金属基板又はガ ラス基板上に形成してもよい。
連続して、 プラズマ C VD、 触媒 CVD等により、 i型の低級結晶性 シリコン膜 1 8 O A ( 2〜 5 m厚） を積層形成する。 連続して、 ブラ ズマ CVD、 触媒 CVD等により、 p型の低級結晶性シリコン膜 1 8 1 A ( 1 0 0〜 2 0 0 nm厚） を形成する。 この場合、 モノシランに B2 H6等の p型ドーパントを適量混入して l X 1 019〜 l X 1 02°a t om s / c c含有させる。
次いで、 第 5 6図の （2 ) に示すように、 プラズマ CVD、 触媒 CV D等により、 カバー用絶縁膜 2 3 5 (酸化シリコン膜、 窒化シリコン膜， 酸窒化シリコン膜、 酸化シリコン/窒化シリコン積層膜等） を 5 0〜 1 0 0 nm厚に形成する。
そして、 この状態で、 フラッシュランプのフラッシュ照射 2 2 1によ るァニールにより、 低級結晶性シリコン膜 7 A、 1 8 0 A、 1 8 1 Aの 全体を多結晶性シリコン膜 7、 1 8 0、 1 8 1に改質させると同時に、 各膜中の不純物を活性化させる。 この時に低級結晶性シリコン膜厚に応 じて、 長いフラッシュ照射時間 （ 1 / 3パルス幅 = 1. 5ミリ秒以上） 、 必要な回数の繰り返しフラッシュ照射を行う。 但し、 赤外線カッ トフィ ル夕なし、 基板温度を高めに設定などのフラッシュ照射条件の最適化が 必要である。
次いで、 第 5 6図の （3) に示すように、 カバー用絶縁膜 2 3 5を除 去してフォーミングガス中、 40 0で、 l hの水素化処理する。 そして. 全面に透明電極 （ I TO (Indium Tin Oxide) 、 I Z O (Indium Zinc Oxide) 等） 1 82を 1 00〜 1 50 nm厚に形成し、 この上に メタルマスクを用いて、 所定領域に銀等のくし型電極 1 8 3を 1 0 0〜 1 5 0 nm厚に形成する。
なお、 上記の低級結晶性シリコン膜 7 A、 1 8 0A、 1 8 1 Aに、 S n又は他の IV族元素 （G e、 P b) を適量、 例えば 1 X 1 018〜： L X 1 O20a t oms Zc c含有させることにより、 多結晶粒界に存在する 不整を低減し、 膜ストレスを低減させてもよい。 ·
本実施の形態による太陽電池は、 本発明に基づく大粒径の多結晶性シ リコン膜によって、 高移動度で変換効率の大きい光電変換薄膜を形成で き、 良好な表面テクスチャ構造と裏面テクスチャ搆造が形成されるので， 光封じ込め効果が高く、 変換効率の大きい光電変換薄膜を形成できる。 これはまた、 太陽電池に限らず、 電子写真用の感光体ドラム等の薄膜光 電変換装置にも有利に利用することができる。
その他の実施の形態
第 5 7図は、 基体上に、 錫等の IV族元素の少なくとも 1種を含有す るか或いは含有しない低級結晶性半導体薄膜を形成する第 1工程と、 前 記基体をその歪点以下の温度に加熱する予備加熱処理 （Pre- baking) を行う第 2工程と、 前記基体をその歪点以下の温度に加熱する補助加熱 状態 （Asist- baking) でのフラッシュランプア二一ルにより、 溶融又 は半溶融又は非溶融状態の加熱と冷却で前記低級結晶性半導体薄膜の結 晶化を促進する第 3工程と、 前記結晶化した半導体薄膜を少なくとも前 記基体の歪点以下の温度に冷却するまで後加熱保持 （Post- baking) する第 4工程とを有する、 半導体薄膜の形成方法又は半導体装置の製造 方法において、 これらの第 1〜第 4工程のシーケンスを示すものである これらの工程は、 繰り返すのがよい。
ここで、 前記予備加熱処理は、 抵抗加熱ヒーター、 ハロゲンランプ等 の加熱手段により常温以上で基体の歪点以下の温度、 例えば 30 0〜5 00°Cの温度とし、 処理時間は低級結晶性半導体薄膜成膜条件 （気相成 長、 スパッタリング、 蒸着等） による膜厚及び膜質、 基体の材質とサイ ズ等によって最適化、 例えば 5~20分間とするのが望ましい。
また、 前記補助加熱状態は、 常温以上で基体の歪点以下の温度、 例え ば 3 0 0 °C〜 5 0 0 °Cとし、 フラッシュランプアニール条件、 低級結晶 性半導体薄膜成膜条件 （気相成長、 スパッタリング、 蒸着等） による膜 厚及び膜質、 基体の材質とサイズ等によって最適化するのが望ましい。 また、 前記後加熱保持は、 フラッシュランプアニール後に、 基体及び 結晶化した半導体薄膜を少なくとも予備加熱温度又は補助加熱温度まで に冷却する時間、 例えば 1〜 1 0分間保持しておくのが望ましい。
第 5 8図は、 基体 1上に、 光反射低減及び保護用絶縁膜 300と、 低 級結晶性半導体薄膜 7 Aとを透過したフラッシュ照射光に対し、 高吸収 性又は高反射性を示し、 基体よりも高い熱伝導性及び電気伝導性で遮光 性の下地膜 3 0 1を低級結晶性半導体薄膜 7 Aとほぼ同等以上の面積で 形成し、 その上に必要に応じて電気絶縁性で光透過性又は遮光性のパッ ファ膜 3 0 2を形成した場合、 その上の少なくとも下地膜領域に、 錫等 の IV族元素の少なくとも 1種を含有するか或いは含有しない低級結晶 性半導体薄膜 7 Aを形成し、 更に必要に応じてその上に光反射低減及び 保護用絶縁膜 3 0 0を形成し、 基体 1の適当な予備加熱処理 （Pre- baking) 、 補助加熱状態 （As is t- baking) 及び後加熱保持 （Post- baking) でのフラッシュランプアニールでの溶融又は半溶融又は非溶 融状態の加熱と冷却により、 低級結晶性半導体薄膜 7 Aの結晶化を促進 する、 半導体薄膜又は半導体装置の製造方法を示すものである。
ここで、 ボトムゲート TFT、 パックゲート TFT、 デュアルゲート T FTなどの場合、 光反射低減及び保護用絶縁膜と低級結晶性半導体薄 膜とを透過したフラッシュ照射光を吸収して加熱される高熱伝導性及び 電気伝導性の、 例えば着色系金属 （クロム、 銅など） 、 高融点金属 （チ タン、 タンタル、 モリブデン、 タングステン、 それらの合金、 例えばモ リブデンータンタル合金など） 、 金属シリサイ ド （WS i 2、 M o S i 2 T i S i 2、 T a S i 2、 C o S i、 P d2S i、 P t 2S i、 C r S i 2、 N i S i、 R h S iなど） が、 下地膜 30 1として用いられる。 この場 合は、 基体 1の温度上昇が比較的高いので、 石英ガラス、 結晶化ガラス 等の高歪点 （耐熱性） ガラスやセラミックスが基体 1の材料として適し ている。
又、 光反射低減及び保護用絶縁膜と低級結晶性半導体薄膜を透過した フラッシュ照射光を反射する高熱伝導性及び電気伝導性の、 例えば白色 系金属 {アルミニウム、 アルミニウム合金 （1 %シリコン含有アルミ二 ゥムなど） 、 銀、 ニッケル、 プラチナなど } 、 白色系金属 Z高融点金属 積層膜 （アルミニウム Zモリプデンなど） などが、 下地膜 30 1として 用いられる。 この場合は、 基体 1の温度上昇が比較的低いので、 ほうけ い酸ガラス、 アルミノけい酸ガラス、 強化ガラス等の低歪点ガラスゃポ リイミド等の耐熱性樹脂その他が基体 1の材料として適しているが、 石 英ガラス、 結晶化ガラス等の高歪点 （耐熱性） ガラスやセラミックス等 も用いることができる。
また、 フラッシュランプアニールで下地膜 3 0 1と溶融した低級結晶 性半導体薄膜 7 Aが反応するのを防止するためにバッファ膜 302を設 けるが、 溶融した低級結晶性半導体薄膜 7 Aと反応しないような材質で 下地膜 3 0 1を形成した場合は、 バッファ膜を省いてもよい。 例えば、 陽極酸化による絶縁膜で被覆したアルミニウム、 高融点金属 （M o— T a合金など） 等の下地膜では、 新たなバッファ膜 3 0 2の形成は不要で ある。
バッファ膜 3 0 2としては、 電気絶緣性の酸化シリコン膜、 酸窒化シ リコン膜、 窒化シリコン膜、 酸化シリコン Z窒化シリコン積層膜、 窒化 シリコン Z酸化シリコン積層膜、 酸化シリコン Z窒化シリコンノ酸化シ リコン積層膜などが用いられる。
基体 1に、 ほうけい酸ガラス、 アルミノけい酸ガラス等の低歪点ガラ ス、 溶融石英ガラス、 結晶化ガラス、 更に耐熱性樹脂などを用いる場合 は、 基体からの不純物 （N aイオンなど） 拡散防止のために、 窒化シリ コン膜系、 例えば酸窒化シリコン膜、 窒化シリコン膜、 酸化シリコン Z 窒化シリコン積層膜、 窒化シリコン Z酸化シリコン積層膜、 酸化シリコ ン Z窒化シリコン Z酸化シリコン積層膜等を用いるのが望ましい。 この例では、 下地膜領域上のみに低級結晶性半導体薄膜 7 Aを形成す ることにより、 溶融シリコンの流出を防止して下地膜領域上のみに多結 晶性又は単結晶性シリコン薄膜を形成することができる。
第 5 9図には、 錫等の I V族元素の少なくとも 1種を含有するか或い は含有しない低級結晶性半導体薄膜 7 Aと同等以上の面積で、 一部が線 状等に突出した形状 3 0 1 Aに下地膜 3 0 1をパターニングした例を示 す。 この例では、 フラッシュランプアニールでの溶融又は半溶融又は非 溶融状態の前記低級結晶性半導体薄膜 7 Aを下地膜 3 0 1の突出形状部 3 0 1 Aから熱放散させて結晶成長核を形成し、 全体を任意な結晶方位 で結晶化させることができる。 この場合は、 突出した部分 3 0 1 Aが他の部分より熱放散が大きく、 再結晶化のきっかけ （種、 核） を作るので、 全体を任意の結晶方位の大 粒径多結晶性又は単結晶性半導体薄膜 7を形成することができる。
また、 フラッシュランプアニール時の光反射低減及び保護用絶縁膜 3 0 0は、 少なくとも紫外線を透過する電気絶縁性膜であり、 或いはゲー ト絶縁膜に用いられてよい。
少なくとも紫外線を透過する電気絶縁性膜としては、 例えば、 酸化シ リコン膜、 窒化シリコン膜、 酸窒化シリコン膜、 酸化シリコン Z窒化シ リコン積層膜、 窒化シリコン 酸化シリコン積層膜、 酸化シリコン z窒 化シリコンノ酸化シリコン積層膜などがあり、 またゲート絶縁膜として は、 例えば、 酸化シリコン膜、 窒化シリコン膜、 酸窒化シリコン膜、 酸 化シリコン Z窒化シリコン積層膜、 窒化シリコン Z酸化シリコン積層膜, 酸化シリコンノ窒化シリコン Z酸化シリコン積層膜などがある。
第 5 9図の例ではまた、 光反射低減及び保護用絶縁膜 3 0 0をゲート 絶縁膜として用いることができる。 例えば、 酸化性雰囲気中 （空気、 酸 素、 オゾン、 水蒸気、 N〇、 N 20等） でのフラッシュランプアニール の溶融又は半溶融加熱と冷却により、 錫等の I V族元素の少なくとも 1 種を含有するか或いは含有しない低級結晶性半導体薄膜 7 Aを結晶 7に 変化させるときに、 この多結晶性又は単結晶性半導体薄膜表面に同時に 酸化系絶縁膜 （酸化シリコン膜、 酸窒化シリコン膜など） 3 0 0を形成 し、 この酸化系絶縁膜をゲ一ト絶縁膜又は保護膜として使用することが できる。
或いは、 フラッシュランプアニールにより形成された、 低歪点ガラス 基板又は高歪点ガラス基板又は耐熱性樹脂基板 1上の、 錫等の I V族元 素の少なくとも 1種を含有するか或いは含有しない多結晶性又は単結晶 性半導体薄膜に、 0 . 1 M P a以上で 3 0 M P a以下、 常温以上で基板 の歪点以下の温度の高圧低温の酸化性雰囲気中 （空気、 酸素、 オゾン、 水蒸気、 N O、 N 20等） で酸化系絶縁膜 （酸化シリコン膜、 酸窒化シ リコン膜など） 3 0 0を形成し、 この酸化系絶縁膜をゲート絶縁膜又は 保護膜として使用することもできる。
或いは、 フラッシュランプアニールにより形成された、 高歪点ガラス 基板 1上の、 錫等の I V族元素の少なくとも 1種を含有するか或いは含 有しない多結晶性又は単結晶性半導体薄膜を酸化性雰囲気中 （空気、 酸 素、 オゾン、 水蒸気、 N〇、 N 20等） で高温熱酸化することにより酸 化系絶縁膜 （酸化シリコン膜、 酸窒化シリコン膜など） 3 0 0を形成し. この酸化系絶縁膜をゲ一ト絶縁膜又は保護膜として使用することもでき る。
或いは、 フラッシュランプアニールにより形成された、 高歪点ガラス 基板 1上の光反射低減及び保護用絶縁膜付きの、 錫等の I V族元素の少 なくとも 1種を含有するか或いは含有しない多結晶性又は単結晶性半導 体薄膜を、 酸化性雰囲気中 （空気、 酸素、 オゾン、 水蒸気、 N O、 N 2 o等） で高温熱酸化することにより酸化系絶縁膜 （酸化シリコン膜、 酸 窒化シリコン膜など） 3 0 0を形成し、 この酸化系絶縁膜をゲート絶縁 膜又は保護膜として使用することもできる。
以上に述べた本発明の実施の形態は、 本発明の技術的思想に基づいて 種々変形が可能である。
例えば、 上述した触媒 C V D、 プラズマ C V D等の気相成長法及びフ ラッシュランプアニールの繰り返し回数、 フラッシュ照射時間、 基板温 度等の各条件は種々変更してよく、 用いる基板等の材質も上述したもの に限定されることはない。
また、 本発明は、 表示部等の内部回路や周辺駆動回路及び映像信号処 理回路及びメモリー回路等の M〇 S T F Tに好適なものであるが、 それ 以外にもダイオード,などの素子の能動領域や、 抵抗、 キャパシタンス
(容量） 、 配線、 インダクタンスなどの受動領域を本発明による多結晶 性半導体薄膜又は単結晶性半導体薄膜で形成することも可能である。 産業上の利用可能性
本発明は上述したように、 基体上に低級結晶性半導体薄膜を形成し、 この低級結晶性半導体薄膜にフラッシュランプア二一ルを施して、 溶融 又は半溶融又は非溶融状態の加熱と冷却により前記低級結晶性半導体薄 膜の結晶化を促進して、 多結晶性又は単結晶性半導体薄膜を形成してい るので、 次の （ 1 ) 〜 （1 0) に示す顕著な作用効果が得られる。
( 1 ) 任意の s e c〜m s e cの短時間での 1回又は数回繰り返 しのフラッシュ照射を行えるフラッシュランプアニールにより、 高い照 射エネルギーを低級結晶性シリコン等の低級結晶性半導体薄膜に与え、 これを溶融又は半溶融又は非溶融状態の加熱と冷却、 好ましくは徐冷却 することにより、 大粒径の高キャリア移動度、 高品質の多結晶性シリコ ン薄膜等の多結晶性又は単結晶性半導体薄膜が得られ、 生産性が大幅に 向上し、 大幅なコストダウンが可能となる。
( 2) フラッシュランプアニールは、 任意の本数のランプとそのフラ ッシュ式放電機構を組み合わせることにより、 例えば① 1 0 0 O mmX 1 0 0 0 mmの大面積を一括して、 1回又は必要回数繰り返してフラッ シュ照射する、 ② 2 0 0mmX 2 0 0 mm正方形状に集光整形したフラ ッシュ照射光をガルバノメータスキャナで走査させ、 必要に応じてォー バーラップスキヤニングでフラッシュ照射する、 ③ 2 0 0 mm X 2 0 0 mm正方形状に集光整形したフラッシュ光照射位置を固定し、 基板をス テツプ&リピートで移動させて必要に応じてオーバーラップスキヤニン グしてフラッシュ照射する、 というように、 基板又はフラッシュ照射光 を任意の方向と速度で移動させて、 加熱溶融及び冷却速度をコント口一 ルし、 任意の大面積の低級結晶性シリコン薄膜等を極めて短時間に多結 晶化又は単結晶化できるので、 極めて生産性が高く、 大幅なコストダウ ンが実現する。
(3) フラッシュ照射光を任意の線状、 長方形又は正方形状又は円形 状に集光整形して照射することにより、 照射強度、 つまり溶融効率及び スループット向上と結晶化の均一性向上によるキヤリァ移動度のパラッ キ低減が図れる。
(4) フラッシュランプアニールにより結晶化させた多結晶性シリコ ン等の膜上に低級結晶性シリコン等の膜を積層し、 再度このフラッシュ ランプアニールで結晶化する方法を繰り返すことにより、 m単位の厚 みで大粒径での高キヤリァ移動度、 高品質の多結晶性シリコン膜等を積 層形成できる。 これにより、 MOS L S Iのみならず、 高性能、 高品質 のバイポーラ L S I、 C CDエリア Zリニアセンサ、 CMOSセンサ、 太陽電池等も形成できる。
(5) 低級結晶性半導体薄膜の膜厚、 ガラス等の基板の耐熱温度、 希 望の結晶粒径 （キャリア移動度） 等に応じて、 フラッシュランプアニー ルの波長調整 （封入ガス気体の変更、 熱線低減フィルタ又は熱線遮断フ ィルタ採用、 放電条件の変更など） 、 照射強度、 照射時間等のコント口 —ルが容易であるので、 高キャリア移動度、 高品質の多結晶性シリコン 薄膜等が再現性良く高生産性で得られる。
(6) キセノンランプ、 キセノン一水銀ランプ、 クリプトンランプ、 クリプトン一水銀ランプ、 キセノン一クリプトンランプ、 キセノンーク リプトン—水銀ランプ、 メタルハライドランプ等のフラッシュランプア ニールのランプは、 X e C l、 K r F等のエキシマレ一ザ一ァニール装 置のエキシマレーザー発振器に比べてはるかに安価であり、 長寿命でメ ンテナンスが簡単であるので、 生産性向. ングコスト低減によ り大幅なコストダウンが可能である。
(7) 主にフラッシュランプと放電回路で構成されるフラッシュラン プアニール装置は、 エキシマレーザーァニール装置に比べて簡単な構造 の装置であるため、 安価であり、 コストダウンが可能である。
(8) Xe C l、 K r F等のエキシマレーザーァニール処理は n s e cォ一ダ一のパルス発振型レーザーを用いるので、 その出力の安定性に 課題があり、 照射面のエネルギー分布のばらつき、 得られた結晶化半導 体膜のばらつき、 TFTごとの素子特性のばらつきが見られる。 そこで. 4 0 0 X：程度の温度を付与しつつエキシマレーザーパルスを例えば 5回. 3 0回などの多数回照射する方法が採られているが、 それでも、 照射ば らつきによる結晶化半導体膜及び TFT素子特性のばらつき、 スループ ッ卜低下での生産性低下によるコストアップがある。 これに対してフラ ッシュランプアニールでは、 上記 （2) のように例えば 1 0 0 OmmX 1 0 0 Ommの大面積を / s e c〜m s e cオーダーのパルスで一括 フラッシュ照射できるので、 照射面のエネルギー分布のばらつき、 得ら れた結晶化半導体膜のばらつき、 TFTごとの素子特性のばらつきが少 なく、 高いスループッ卜での高生産性によるコストダウンが可能である c
(9) 特に、 熱線低減フィルタ又は熱線遮断フィルタを用いた強い紫 外線光のフラッシュランプアニールでは低温 （ 20 0〜400°C) で適 用できるので、 安価であって大型化が容易なアルミノけい酸ガラス、 ほ うけい酸ガラス等の低歪点ガラスや、 ポリイミド等の耐熱性樹脂を採用 でき、 軽量化とコストダウンを図れる。
( 1 0) トップゲート型のみならず、 ボトムゲート型、 デュアルゲー ト型及びバックゲート型 MO S T F Tでも、 高いキャリア移動度の多結 晶性半導体膜又は単結晶性半導体膜等が得られるために、 この高性能の 半導体膜を使用した高速、 高電流密度の半導体装置、 電気光学装置、 更 には高効率の太陽電池等の製造が可能となる。 例えば、 シリコン半導体 装置、 シリコン半導体集積回路装置、 フィールドェミッションディスプ レイ （FED) 装置、 シリコン—ゲルマニウム半導体装置、 シリコン— ゲルマニウム半導体集積回路装置、 炭化ゲイ素半導体装置、 炭化ケィ素 集積回路装置、 in— V及び Π - yi族化合物半導体装置、 in— V及び
II一 VI族化合物半導体集積回路装置、 多結晶性又は単結晶性ダイヤモ ンド半導体装置、 多結晶性又は単結晶性ダイヤモンド半導体集積回路装 置、 液晶表示装置、 エレク卜ロルミネセンス (有機/無機） 表示装置、 発光ポリマー表示装置、 発光ダイオード表示装置、 光センサー装置、 C CDエリア Zリニアセンサ装置、 CMOSセンサ装置、 太陽電池装置等 が製造可能である。

Claims

請求の範囲
1 . 基体上に多結晶性又は単結晶性半導体薄膜を形成するに際し、 前記 基体上に低級結晶性半導体薄膜を形成する第 1工程と、 前記低級結晶性 半導体薄膜にフラッシュランプアニールを施して、 溶融又は半溶融又は 非溶融状態の加熱と冷却により前記低級結晶性半導体薄膜の結晶化を促 進する第 2工程とを有する、 半導体薄膜の形成方法。
2 . 基体上に多結晶性又は単結晶性半導体薄膜を有する半導体装置を製 造するに際し、 前記基体上に低級結晶性半導体薄膜を形成する第 1工程 と、 前記低級結晶性半導体薄膜にフラッシュランプアニールを施して、 溶融又は半溶融又は非溶融状態の加熱と冷却により前記低級結晶性半導 体薄膜の結晶化を促進する第 2工程とを有する、 半導体装置の製造方法 t
3 . 前記第 1工程と前記第 2工程とを繰り返す、 請求の範囲第 1項又は 第 2項に記載した方法。
4 . 前記低級結晶性半導体薄膜に錫等の I V族元素の少なくとも 1種を 適量含有させ、 この状態で前記第 2工程を行う、 請求の範囲第 1項又は 第 2項に記載した方法。
5 . 前記フラッシュランプアニールによつて前記低級結晶性半導体薄膜 を大粒径の多結晶性半導体薄膜又は単結晶性半導体薄膜に変化させる、 請求の範囲第 1項又は第 2項に記載した方法。
6 . 前記基体において所定の素子形成予定領域に所定形状及び寸法の段 差付き凹部を形成し、 この凹部を含む前記基体上に、 錫等の I V族元素 の少なくとも 1種を含有するか或いは含有しない前記低級結晶性半導体 薄膜を形成した後、 前記フラッシュランプア二一ルによって前記段差の 底辺角部をシードにグラフォェピタキシャル成長させて前記低級結晶性 半導体薄膜を単結晶性半導体薄膜に改質させる、 請求の範囲第 1項又は 第 2項に記載した方法。
7 . 前記基体において所定の素子形成予定領域に単結晶半導体と格子整 合の良い結晶性サファイア等の物質層を形成し、 この物質層上に、 錫等 の I V族元素の少なくとも 1種を含有するか或いは含有しない前記低級 結晶性半導体薄膜を形成した後、 前記フラッシュランプアニールによつ て前記物質層をシードにヘテロェピタキシャル成長させて前記低級結晶 性半導体薄腠を単結晶性半導体薄膜に改質させる、 請求の範囲第 1項又 は第 2項に記載した方法。
8 . 前記第 1工程と前記第 2工程とを少なくともこれら両工程の一体化 装置によって連続的に若しくは順次行う、 請求の範囲第 1項又は第 2項 に記載した方法。
9 . 前記フラッシュランプアニールを再び行う前に、 前記多結晶性半導 体薄膜又は単結晶性半導体薄膜に対し水素又は水素含有ガスのプラズマ 放電又は触媒反応で生成した水素系活性種等を作用させて、 前記多結晶 性半導体薄膜又は単結晶性半導体薄膜の表面クリーニング及び/又は酸 化被膜の除去を行い、 しかる後に前記低級結晶性半導体薄膜の形成後に 前記フラッシュランプアニールを行う、 請求の範囲第 3項に記載した方 法。
1 0 . 前記フラッシュランプアニールを減圧水素中又は減圧水素含有ガ ス中又は真空中で行う、 請求の範囲第 1項又は第 2項に記載した方法。
1 1 . 前記フラッシュランプアニール時に前記基体をその歪点以下の温 度に加熱する、 請求の範囲第 1項又は第 2項に記載した方法。
1 2 . 大面積を一括して少なくとも 1回フラッシュ照射する一括フラッ シュ照射、 同一領域をフラッシュ照射しながら少なくとも 1回走査する スキャニング照射、 又はフラッシュ照射光に対して前記基体を相対的に ステップ送り及ぴ z又はリピート送りしながら少なくとも 1回フラッシ ュ照射するステップ及び/又はリピート照射によって、 前記フラッシュ ランプアニールを行う、 請求の範囲第 1項又は第 2項に記載した方法。 1 3 . 前記フラッシュランプアニールに、 キセノンランプ、 キセノン一 水銀ランプ、 キセノン—クリプトンランプ、 クリプトンランプ、 クリプ トン一水銀ランプ、 キセノン一クリプトン一水銀ランプ、 メタルハラィ ドランプ等の繰り返し発光に耐え得るランプを使用する、 請求の範囲第
1項又は第 2項に記載した方法。
1 4 . 前記フラッシュランプアニールに使用するランプからの照射光を 少なくとも紫外線波長領域の波長に制御し、 かつ必要に応じて熱線吸収 フィル夕又は熱線反射フィルタ又は熱線吸収と熱線反射を組み合わせた フィルタなどの熱線低減フィルタ又は熱線遮断フィルタを通す、 請求の 範囲第 1項又は第 2項に記載した方法。
1 5 . 前記フラッシュランプアニール時にフラッシュランプに流す放電 電流のピーク値及び 間幅 （パルス幅） 、 並びにランプ発光の繰り返し 速度及び頻度を適宜調整できるようにしたフラッシュ式放電機構と紫外 線光源ランプとを含む発光装置を用いる、 請求の範囲第 1項又は第 2項 に記載した方法。
1 6 . 前記フラッシュランプアニールに使用するフラッシュランプ光源 装置が下記 （ 1 ) 〜 （4 ) の少なくとも 1項に記載の構成を有している 請求の範囲第 1項又は第 2項に記載した方法。
( 1 ) ランプを容したアース電位の筐体内に反射部材が設けられ、 必 要あれば前記反射部材の表面に微細な凹凸が形成されていること。
( 2 ) ランプ及び反射部材が光遮断性の筐体内に収容され、 必要あれ ば熱線低減又は熱線遮断性の透明部材を通してフラッシュ照射光が導か れること。 ( 3 ) ランプ、 反射部材が筐体内に収容され、 反射集光されたフラッ シュ照射光及び前方へのフラッシュ照射光が集光レンズ又は光整形器を 通して導かれること。
( 4 ) 反射部材及び筐体は、 循環冷媒で冷却されること。
1 7 . 前記ランプを平行平板型発光管として形成し、 この発光管内に一 対又は複数対の対向電極を配置し、 かつ前記対向電極間において前記発 光管の外壁にトリガ一電極薄膜パターン又はトリガー電極組立体を前記 対向電極の少なくとも一対の数だけ設ける、 請求の範囲第 1項又は第 2 項に記載した方法。
1 8 . 直管型発光管内に複数対の対向電極を配置し、 これらの対向電極 間において前記発光管の外壁にトリガー電極薄膜パターン又はトリガー 電極組立体を設ける、 請求の範囲第 1項又は第 2項に記載した方法。
1 9 . 前記フラッシュランプアニールに使用するランプを複数個使用し. これらのランプを平面的に並置すると共に、 複数個を互いに直列接続し てそれぞれの電源に接続するか、 各ランプ毎に電源を設けるか、 或いは 全ランプを直列接続して共通の電源に接続し、 複数のランプを同期して トリガ一して同時に発光させる、 請求の範囲第 1項又は第 2項に記載し た方法。
2 0 . フラッシュランプを真空容器内に収容し、 反射部材を振動吸収材 を介して前記真空容器に取り付ける、 請求の範囲第 1項又は第 2項に記 載した方法。 .
2 1 . 前記低級結晶性半導体薄膜上に保護用絶緣膜を形成し、 この状態 で空気中又は大気圧窒素中で前記フラッシュランプアニールを行う、 請 求の範囲第 1項又は第 2項に記載した方法。
2 2 . 前記基体上に形成された前記低級結晶性半導体薄膜に対し、 又は 保護用絶縁膜を被覆して、 前記低級結晶性半導体薄膜のフラッシュ照射 で前記フラッシュランプアニールを行うに際し、 その上面から又は下面 から又は上面と下面から同時に前記フラッシュ照射 （但し、 上面以外の 場合は、 基体は透明 （4 0 0 n m以下の波長の光も透過すること。 ） ） を行う、 請求の範囲第 1項又は第 2項に記載した方法。
2 3 . 前記低級結晶性半導体薄膜、 又は前記保護用絶縁膜を被覆した前 記低級結晶性半導体薄膜はアイランド化されたものである、 請求の範囲 第 2 2項に記載した方法。
2 4 . 大気圧窒素中又は空気中で前記フラッシュ照射を行う、 請求の範 囲第 2 2項に記載した方法。
2 5 . 減圧水素ガス中又は減圧水素含有ガス中又は真空中で前記フラッ シュ照射を行う、 請求の範囲第 2 2項に記載した方法。
2 6 . 磁場及び/又は電場の作用下で前記フラッシュランプアニールを 行う、 請求の範囲第 1項又は第 2項に記載した方法。
2 7 . 前記低級結晶性半導体薄膜がアモルファスシリコン膜、 微結晶シ リコン含有アモルファスシリコン膜、 微結晶シリコン （アモルファスシ リコン含有微結晶シリコン） 膜、 アモルファスシリコン及び微結晶シリ コン含有多結晶シリコン膜、 アモルファスゲルマニウム膜、 微結晶ゲル マニウム含有アモルファスゲルマニウム膜、 微結晶ゲルマニウム （ァモ ルファスゲルマニウム含有微結晶ゲルマニウム） 膜、 アモルファスゲル マニウム及び微結晶ゲルマニウム含有多結晶ゲルマニウム膜、 S i x G e ,.x ( 0 < x < 1 ) で示されるアモルファスシリコンゲルマニウム膜， アモルファスカーボン膜、 微結晶カーボン含有アモルファスカーボン膜， 微結晶力一ボン （アモルファスカーボン含有微結晶力一ボン） 膜、 ァモ ルファスカーボン及び微結晶カーボン含有多結晶カーボン膜、 S i x C , _v ( 0く xく 1 ) で示されるアモルファスシリコンカーボン膜、 又は G axA s ,_x (0く xく 1) で示されるアモルファスガリウムヒ素膜等 からなる、 請求の範囲第 1項又は第 2項に記載した方法。
2 8. 前記多結晶性又は単結晶性半導体薄膜によって、 薄膜絶縁ゲート 型電界効果トランジスタのチャンネル、 ソース及びドレイン領域、 又は ダイオード、 配線、 抵抗、 容量又は電子放出体等を形成する、 請求の範 囲第 1項又は第 2項に記載した方法。
2 9. 前記チャンネル、 ソ一ス及びドレイン領域、 ダイオード、 抵抗、 容量、 配線、 電子放出体等の形成のために前記低級結晶性半導体薄膜を パ夕一ニング （アイランド化） した後に、 前記フラッシュランプアニー ルを行う、 請求の範囲第 2 8項に記載した方法。
3 0. シリコン半導体装置、 シリコン半導体集積回路装置、 シリコン一 ゲルマニウム半導体装置、 シリコン—ゲルマニウム半導体集積回路装置. III一 V及び II一 VI族化合物半導体装置、 III一 V及び II—VI族化合 物半導体集積回路装置、 炭化ケィ素半導体装置、 炭化ケィ素半導体集積 回路装置、 多結晶性又は単結晶性ダイヤモンド半導体装置、 多結晶性又 は単結晶性ダイヤモンド半導体集積回路装置、 液晶表示装置、 有機又は 無機エレクトロルミネセンス （EL) 表示装置、 フィールドエミッショ ンディスプレイ （F ED) 装置、 発光ポリマー表示装置、 発光ダイォー ド表示装置、 C CDエリアノリニアセンサ装置、 CMOSセンサ装置、 太陽電池装置用等の薄膜を製造する、 請求の範囲第 1項又は第 2項に記 載した方法。
3 1. 内部回路及び周辺回路を有する半導体装置、 電気光学表示装置、 固体撮像装置等の製造に際し、 これらの回路の少なくとも一方を構成す る薄膜絶縁ゲート型電界効果トランジスタのチャンネル、 ソース及ぴド レイン領域を前記多結晶性又は単結晶性半導体薄膜によって形成する、 請求の範囲第 3 0項に記載した方法。
3 2 . 各色用の有機又は無機エレクトロルミネセンス層の下層にそれぞ れ、 前記薄膜絶縁ゲート型電界効果トランジスタのドレイン又はソース と接続された陰極又は陽極を有する、 請求の範囲第 3 1項に記載した方 法。
3 3 . 前記薄膜絶縁ゲート型電界効果トランジスタ及びダイオードを含 む能動素子上も前記陰極が覆い、 或いは前記各色用の有機又は無機エレ クトロルミネセンス層の各層上及び各層間の全面に前記陰極又は陽極が 被着されている装置を製造する、 請求の範囲第 3 2項に記載した方法。 3 4 . 前記各色用の前記有機又は無機エレクトロルミネセンス層間にブ ラックマスク層を形成する、 請求の範囲第 3 2項に記載した方法。
3 5 . フィールドェミッションディスプレイ装置のェミッタを、 前記多 結晶性又は単結晶性半導体薄膜を介して前記薄膜絶縁ゲート型電界効果 卜ランジス夕のドレインに接続すると共に前記多結晶性又は単結晶性半 導体薄膜上に成長された n型多結晶性半導体膜又は多結晶性ダイヤモン ド膜、 又は窒素含有文は非含有の炭素薄膜、 又は窒素含有又は非含有の 炭素薄膜表面に形成した多数の微細突起構造 （例えば力一ボンナノチュ ーブ） などによって形成する、 請求の範囲第 3 1項に記載した方法。 3 6 . 前記薄膜絶縁ゲート型電界効果トランジスタ及びダイオードを含 む能動素子上に絶縁膜を介してアース電位の金属遮蔽膜を形成する、 請 求の範囲第 3 5項に記載した方法。
3 7 . 前記金属遮蔽膜を前記フィールドエミッションディスプレイ装置 のゲート引き出し電極と同一材料で同一工程により形成する、 請求の範 囲第 3 6項に記載した方法。
3 8 . 基体上に多結晶性又は単結晶性半導体薄膜を形成するための装置 であって、 前記基体上に低級結晶性半導体薄膜を形成するための第 1手 段と、 前記低級結晶性半導体薄膜にフラッシュランプアニールを施して. 溶融又は半溶融又は非溶融状態の加熱と冷却により前記低級結晶性半導 体薄膜の結晶化を促進するための第 2手段とを有する、 半導体薄膜の形 成装置。
3 9 . 基体上に多結晶性又は単結晶性半導体薄膜を有する半導体装置を 製造するための装置であって、 前記基体上に低級結晶性半導体薄膜を形 成するための第 1手段と、 前記低級結晶性半導体薄膜にフラッシュラン プアニールを施して、 溶融又は半溶融又は非溶融状態の加熱と冷却によ り前記低級結晶性半導体薄膜の結晶化を促進するための第 2手段とを有 する、 半導体装置の製造装置。
4 0 . 前記第 1手段と前記第 2手段とが繰り返し使用される、 請求の範 囲第 3 8項又は第 3 9項に記載した装置。
4 1 . 前記低級結晶性半導体薄膜に錫等の I V族元素の少なくとも 1種 を適量含有させるための手段を有する、 請求の範囲第 3 8項又は第 3 9 項に記載した装置。
4 2 . 前記第 1手段と前記第 2手段とが少なくともこれら両手段の一体 化装置に組み込まれ、 連続的に若しくは順次使用される、 請求の範囲第
3 8項又は第 3 9項に記載した装置。
4 3 . 前記フラッシュランプアニールを再び行う前に、 前記多結晶性半 導体薄膜又は単結晶性半導体薄.膜に対し水素又は水素含有ガスのプラズ マ放電又は触媒反応で生成した水素系活性種等を作用させて、 前記多結 晶性半導体薄膜又は単結晶性半導体薄膜の表面クリーニング及び/又は 酸化被膜の除去を行う手段を有する、 請求の範囲第 4 0項に記載した装
4 4 . 前記フラッシュランプアニールが減圧水素中又は減圧水素含有ガ ス中又は真空中で行われる、 請求の範囲第 3 8項又は第 3 9項に記載し た装置。
4 5 . 前記フラッシュランプアニール時に前記基体がその歪点以下の温 度に加熱される、 請求の範囲第 3 8項又は第 3 9項に記載した装置。 4 6 . 大面積を一括して少なくとも 1回フラッシュ照射する一括フラッ シュ照 、 同一領域をフラッシュ照射しながら少なくとも 1回走査する スキャニング照射、 又はフラッシュ照射光に対して前記基体を相対的に ステツプ送り及び/又はリピート送りしながら少なくとも 1回フラッシ ュ照射するステップ及び/又はリピート照射によって、 前記フラッシュ ランプア二一ルが行われる、 請求の範囲第 3 8項又は第 3 9項に記載し 4 7 . 前記フラッシュランプアニールに、 キセノンランプ、 キセノン— 水銀ランプ、 キセノン一クリプトンランプ、 クリプトンランプ、 クリプ トン一水銀ランプ、 キセノン一クリプトン一水銀ランプ、 メタルハライ ドランプ等の繰り返し発光に耐え得るランプが使用される、 請求の範囲 第 3 8項又は第 3 9項に記載した装置。
4 8 . 前記フラッシュランプアニールに使用するランプからの照射光が 少なくとも紫外線波長領域の波長に制御され、 かつ必要に応じて熱線吸 収フィルタ、 熱線反射フィル夕又は熱線吸収と熱線反射を組み合わせた フィルタなどの熱線低減フィルタ又は熱線遮断フィル夕に通される、 請 求の範囲第 3 8項又は第 3 9項に記載した装置。
4 9 . 前記フラッシュランプアニール時にフラッシュランプに流す放電 電流のピーク値及び時間幅 （パルス幅） 、 並びにランプ発光の繰り返し 速度及び頻度を適宜調整できるようにしたフラッシュ式放電機構と紫外 線光源ランプとを含む発光装置が用いられる、 請求の範囲第 3 8項又は 第 3 9項に記載した装置。
5 0 . 前記フラッシュランプアニールに使用するフラッシュランプ光源 装置が下記 （ 1 ) 〜 （4 ) の少なくとも 1項に記載の構成を有している 請求の範囲第 3 8項又は第 3 9項に記載した装置。
( 1 ) ランプを容したアース電位の筐体内に反射部材が設けられ、 必 要あれば前記反射部材の表面に微細な凹凸が形成されていること。
( 2 ) ランプ及び反射部材が光遮断性の筐体内に収容され、 必要あれ ば熱線低減又は熱線遮断性の透明部材を通してフラッシュ照射光が導か れること。
( 3 ) ランプ、 反射部材が筐体内に収容され、 反射集光されたフラッ シュ照射光及び前方へのフラッシュ照射光が集光レンズ又は光整形器を 通して導かれること。
( 4 ) 反射部材及び筐体は、 循環冷媒で冷却されること。
5 1 . 前記ランプが平行平板型発光管として形成され、 この発光管内に 一対又は複数対の対向電極が配置され、 かつ前記対向電極間において前 記発光管の外壁にトリガー電極薄膜パターン又はトリガー電極組立体が 前記対向電極の少なくとも一対の数だけ設けられる、 請求の範囲第 3 8 項又は第 3 9項に記載した装置。
5 2 . 直管型発光管内に複数対の対向電極が配置され、 これらの対向電 極間において前記発光管の外壁にトリガ一電極薄膜パターン又はトリガ 一電極組立体が設けられる、 請求の範囲第 3 8項又は第 3 9項に記載し
5 3 . 前記フラッシュランプアニールに使用するランプが複数個使用さ れ、 これらのランプが平面的に並置されると共に、 複数個が互いに直列 接続してそれぞれの電源に接続されるか、 各ランプ毎に電源が設けられ るか、 或いは全ランプが直列接続されて共通の電源に接続され、 複数の ランプが同期してトリガ一されて同時に発光される、 請求の範囲第 3 8 項又は第 3 9項に記載した装置。
5 4 . フラッシュランプが真空容器内に収容され、 反射部材を振動吸収 材を介して前記真空容器に取り付けられる、 請求の範囲第 3 8項又は第 3 9項に記載した装置。
5 5 . 前記低級結晶性半導体薄膜上に保護用絶縁膜が形成され、 この状 態で空気中又は大気圧窒素中で前記フラッシュランプアニールが行われ る、 請求の範囲第 3 8項又は第 3 9項に記載した装置。
5 6 . 前記基体上に形成された前記低級結晶性半導体薄膜に対し、 又は 保護用絶縁膜を被覆して、 前記低級結晶性半導体薄膜のフラッシュ照射 で前記フラッシュランプアニールを行うに際し、 その上面から又は下面 から又は上面と下面から同時に前記フラッシュ照射 （但し、 上面以外の 場合は、 基体は透明 （4 0 0 n m以下の波長の光も透過すること。 ） ） が行われる、 請求の範囲第 3 8項又は第 3 9項に記載した装置。
5 7 . 前記低級結晶性半導体薄膜、 又は前記保護用絶縁膜を被覆した前 記低級結晶性半導体薄膜はアイランド化されたものである、 請求の範囲 第 5 6項に記載した装置。
5 8 . 大気圧窒素中又は空気中で前記フラッシュ照射が行われる、 請求 の範囲第 5 6項に記載した装置。
5 9 . 減圧水素ガス中又は減圧水素含有ガス中又は真空中で前記フラッ シュ照射が行われる、 請求の範囲第 5 6項に記載した装置。
6 0 . 磁場及び 又は電場の作用下で前記フラッシュランプアニールが 行われる、 請求の範囲第 3 8項又は第 3 9項に記載した装置。
6 1 . 前記低級結晶性半導体薄膜がアモルファスシリコン膜、 微結晶シ リコン含有アモルファスシリコン膜、 微結晶シリコン （アモルファスシ リコン含有微結晶シリコン） 膜、 アモルファスシリコン及び微結晶シリ コン含有多結晶シリコン膜、 アモルファスゲルマニウム膜、 微結晶ゲル マニウム含有アモルファスゲルマニウム膜、 微結晶ゲルマニウム （ァモ ルファスゲルマニウム含有微結晶ゲルマニウム) 膜、 アモルファスゲル マニウム及び微結晶ゲルマニウム含有多結晶ゲルマニウム膜、 S i XG e ,_x ( 0 <x< 1 ) で示されるアモルファスシリコンゲルマニウム膜、 アモルファスカーボン膜、 微結晶力一ボン含有アモルファスカーボン膜、 微結晶カーボン （アモルファスカーボン含有微結晶力一ボン） 膜、 ァモ ルファスカーボン及ぴ微結晶カーボン含有多結晶カーボン膜、 S i xc ,.x (0く xく 1) で示されるアモルファスシリコン力一ボン膜、 又は G axA s ,_x (0く xく 1) で示されるアモルファスガリウムヒ素膜等 からなる、 請求の範囲第 3 8項又は第 3 9項に記載した装置。
6 2. 前記多結晶性又は単結晶性半導体薄膜によって、 薄膜絶縁ゲート 型電界効果トランジスタのチャンネル、 ソース及びドレイン領域、 又は ダイオード、 配線、 抵抗、 容量又は電子放出体等が形成される、 請求の 範囲第 3 8項又は第 3 9項に記載した装置。
6 3. 前記チャンネル、 ソース及びドレイン領域、 ダイオード、 抵抗、 容量、 配線、 電子放出体等の形成のために前記低級結晶性半導体薄膜が パタ一ニング (アイランド化) された後に、 前記フラッシュランプア二 ールが行われる、 請求の範囲第 6 2項に記載した装置。
64. シリコン半導体装置、 シリコン半導体集積回路装置、 シリコン— ゲルマニウム半導体装置、 シリコンーゲルマニウム半導体集積回路装置、 ΠΙ— V及び II—VI族化合物半導体装置、 III一 V及び II— VI族化合 物半導体集積回路装置、 炭化ケィ素半導体装置、 炭化ケィ素半導体集積 回路装置、 多結晶性又は単結晶性ダイヤモンド半導体装置、 多結晶性又 は単結晶性ダイヤモンド半導体集積回路装置、 液晶表示装置、 有機又は 無機エレクトロルミネセンス （EL) 表示装置、 フィールドエミッショ ンディスプレイ （F E D ) 装置、 発光ポリマー表示装置、 発光ダイォー ド表示装置、 C C Dエリア/リニアセンサ装置、 C M O Sセンサ装置、 太陽電池装置用等の薄膜を製造する、 請求の範囲第 3 8項又は第 3 9項 に記載した装置。
6 5 . 内部回路及び周辺回路を有する半導体装置、 電気光学表示装置、 固体撮像装置等の製造に際し、 これらの回路の少なくとも一方を構成す る薄膜絶縁ゲート型電界効果トランジスタのチャンネル、 ソース及びド レイン領域を前記多結晶性又は単結晶性半導体薄膜によって形成する、 請求の範囲第 6 4項に記載した装置。
6 6 . 各色用の有機又は無機エレクトロルミネセンス層の下層にそれぞ れ、 前記薄膜絶縁ゲ一ト型電界効果トランジスタのドレイン又はソース と接続された陰極又は陽極を有する装置を製造する、 請求の範囲第 6 5 項に記載した装置。
6 7 . 前記薄膜絶縁ゲート型電界効果トランジスタ及びダイオードを含 む能動素子上も前記陰極が覆い、 或いは前記各色用の有機又は無機エレ クトロルミネセンス層の各層上及び各層間の全面に前記陰極又は陽極が 被着されている装置を製造する、 請求の範囲第 6 6項に記載した装置。
6 8 . 前記各色用の前記有機又は無機エレクトロルミネセンス層間にブ ラックマスク層を形成する、 請求の範囲第 6 6項に記載.した装置。
6 9 . フィールドェミッションディスプレイ装置のエミッ夕を、 前記多 結晶性又は単結晶性半導体薄膜を介して前記薄膜絶緣ゲート型電界効果 トランジスタのドレインに接続すると共に前記多結晶性又は単結晶性半 導体薄膜上に成長された n型多結晶性半導体膜又は多結晶性ダイヤモン ド膜、 又は窒素含有又は非含有の炭素薄膜、 又は窒素含有又は非含有の 炭素薄膜表面に形成した多数の微細突起構造 (例えばカーボンナノチュ —ブ） などによって形成する、 請求の範囲第 6 5項に記載した装置。
7 0 . 前記薄膜絶縁ゲ一ト型電界効果トランジスタ及びダイオードを含 む能動素子上にアース電位の金属遮蔽膜を形成する、 請求の範囲第 6 9 項に記載した装置。
7 1 . 前記金属遮蔽膜を前記フィールドェミッションディスプレイ装置 のゲート引き出し電極と同一材料で同一工程により形成する、 請求の範 囲第 7 0項に記載した装置。
7 2 . 各色用の有機又は無機エレクトロルミネセンス層の下層にそれぞ れ、 請求の範囲第 1項又は第 2項に記載した多結晶性又は単結晶性半導 体薄膜からなる薄膜絶縁ゲート型電界効果トランジス夕のドレイン又は ソースと接続された陰極又は陽極を有し、 前記薄膜絶縁ゲート型電界効 果トランジスタ及びダイォードを含む能動素子上も前記陰極が覆い、 或 いは前記各色用の有機又は無機エレクトロルミネセンス層の各層上及び 各層間の全面に前記陰極又は陽極が被着されている電気光学装置。
7 3 . 前記各色用の前記有機又は無機エレクトロルミネセンス層間にブ ラックマスク層が形成されている、 請求の範囲第 7 2項に記載した電気 光学装置。
7 4 . フィールドェミッションディスプレイ （F E D ) 装置のェミッタ が、 請求の範囲第 1項又は第 2項に記載した多結晶性又は単結晶性半導 体薄膜からなる薄膜絶縁ゲート型電界効果トランジスタのドレインに前 記多結晶性又は単結晶性半導体薄膜を介して接続されると共に前記多結 晶性又は単結晶性半導体薄膜上に成長された n型多結晶性半導体膜又は 多結晶性ダイヤモンド膜、 又は窒素含有又は非含有の炭素薄膜、 又は窒 素含有又は非含有の炭素薄膜表面に形成した多数の微細突起構造 （例え ばカーボンナノチューブ） などによって形成されている電気光学装置。
7 5. 前記薄膜絶緣ゲート型電界効果卜ランジス夕及びダイオードを含 む能動素子上に絶縁膜を介してアース電位の金属遮蔽膜が形成されてい る、 請求の範囲第 74項に記載した電気光学装置。
7 6. 前記遮蔽膜が前記フィールドェミッションディスプレイ装置のゲ 一卜引き出し電極と同一材料で同一工程により形成される、 請求の範囲 第 7 5項に記載した電気光学装置。
7 7. 基体上に、 錫等の IV族元素の少なくとも 1種を含有するか或い は含有しない低級結晶性半導体薄膜を形成する第 1工程と、 前記基体を その歪点以下の温度に加熱する予備加熱処理 （Pre- baking) を行う第 2工程と、 前記基体をその歪点以下の温度に加熱する補助加熱状態
(Asist- baking) でのフラッシュランプアニールにより、，溶融又は半 溶融又は非溶融状態の加熱と冷却で前記低級結晶性半導体薄膜の結晶化 を促進する第 3工程と、 前記結晶化した半導体薄膜を少なくとも前記基 体の歪点以下の温度に冷却するまで後加熱保持 （Post- baking) する 第 4工程とを有する、 半導体薄膜の形成方法。
7 8. 基体上に、 錫等の IV族元素の少なくとも 1種を含有するか或い は含有しない低級結晶性半導体薄膜を形成する第 1工程と、 前記基体を その歪点以下の温度に加熱する予備加熱処理 （Pre-baking) を行う第 2工程と、 前記基体をその歪点以下の温度に加熱する補助加熱状態 (Asist-baking) でのフラッシュランプア二一ルにより、 溶融又は半 溶融又は非溶融状態の加熱と冷却で前記低級結晶性半導体薄膜の結晶化 を促進する第 3工程と、 前記結晶化した半導体薄膜を少なくとも前記基 体の歪点以下の温度に冷却するまで後加熱保持 （Post-baking) する 第 4工程とを有する、 半導体装置の製造方法。
7 9. 前記第 1工程と前記第 2工程と前記第 3工程と前記第 4工程とを 繰り返す、 請求の範囲第 77項又は第 7 8項に記載した方法。
8 0. 前記基体の適当な前記予備加熱処理 （Pre- baking) 、 前記補助 加熱状態 （Asist- baking) 及び前記後加熱保持 （Pos t- baking) での フラッシュランプアニールの照射時間 （ 1 /3パルス幅） は、 0. 1 β s e c以上、 好ましくは 0. 5〜 3m s e cである、 請求の範囲第 7 7 項又は第 7 8項に記載した方法。
8 1. 画素表示部の能動素子及び受動素子領域と、 周辺回路部の能動素 子及び受動素子領域のそれぞれにおいて、 錫等の IV族元素の少なくと も 1種を含有するか或いは含有しない低級結晶性半導体薄膜の被照射面 積及び形状を同等化するパターニングを行った後に、 前記基体の適当な 予備加熱処理 （Pre- baking) 、 補助加熱状態 （As i s t- baking) 及び 後加熱保持 (Post-baking) でのフラッシュランプアニールを行ない 必要に応じて更にそれぞれの結晶化領域を所定の面積及び寸法にパター ニングする、 電気光学装置の製造方法。
8 2. 画素表示部の能動素子及び受動素子領域よりも、 周辺回路部のそ れぞれの能動素子及び受動素子領域において錫等の IV族元素の少なく とも 1種を含有するか或いは含有しない低級結晶性半導体薄膜の被照射 面積及び形状を大きくパターニングした後に、. 前記基体の適当な予備加 熱処理 （Pre- baking) 、 補助加熱状態 （As i s t- baking) 及び後加熱 保持 （Pos卜 baking) でのフラッシュランプアニールを行ない、 必要 に応じて更にそれぞれの結晶化領域を所定の面積及び寸法にパ夕一ニン グする、 電気光学装置の製造方法。
8 3. 基体の所定の素子形成予定領域に所定形状及び寸法の段差付き凹 部を形成し、 或いは基体上に酸化性絶縁膜一 1と窒化性絶縁膜一 1と酸 化性絶縁膜一 2との積層膜又は酸化性絶縁膜一 1と窒化性絶縁膜一 1と 酸化性絶縁膜一 2と窒化性絶縁膜一 2との積層膜を形成して前者の酸化 性絶縁膜一 2又は後者の窒化性絶縁膜— 2の所定の素子形成予定領域に 所定形状及び寸法の段差付き凹部を形成し、 この凹部を含む前記基体上 に錫等の IV族元素の少なくとも 1種を含有するか或いは含有しない低 級結晶性半導体薄膜、 及び必要に応じて光反射低減及び保護用絶縁膜を 積層し、 前記基体の適当な予備加熱処理 （Pre- baking) 、 補助加熱状 態 （Asist- baking) 及び後加熱保持 （Pos t- baking) でのフラッシュ ランプアニールにより、 前記段差の底辺角部をシ一ドにグラフォェピタ キシャル成長で少なくとも凹部内に単結晶性半導体薄膜を形成し、 この 単結晶性半導体薄膜表面を CMP (Chemical Mechanical
Polishing：以下、 同様） 又は選択的エッチングして、 アイランド化し た所定の膜厚及び面積の単結晶性半導体薄膜を形成し、 必要に応じて高 温熱酸化、 低温高圧ァニール、 CVD (Chemical Vapor
Deposition：以下、 同様） 等によりゲート絶縁膜又は絶縁保護膜を形 成した S C S OS (Single Crystal Semiconductor (Silicon) On Subs ate :以下、 同様） 基板を作製する、 半導体基板又は半導体装置 の製造方法。
84. 基体上に必要に応じて酸化性絶縁膜一 1と窒化性絶縁膜— 1と酸 化性絶縁膜一 2との積層膜を形成し、 その上に単結晶半導体と格子整合 の良い物質層を形成し、 この物質層上に、 錫等の IV族元素の少なくと も 1種を含有するか或いは含有しない低級結晶性半導体薄膜、 及び必要 に応じて光反射低減及び保護用絶縁膜を積層し、 前記基体の適当な予備 加熱処理 （Pre- baking) 、 補助加熱状態 （As i s t- baking) 及び後加 熱保持 （Post- baking) でのフラッシュランプアニールにより、 前記 物質層をシ一ドにヘテロェピタキシャル成長で単結晶性半導体薄膜を形 成し、 この単結晶性半導体薄膜表面等を C M P又は選択的エツチングし て所定の膜厚の単結晶性半導体薄膜を形成し、 必要に応じて高温熱酸化、 低温高圧ァニール、 CVD等によりゲート絶縁膜又は絶縁保護膜を形成 した S C S OS基板を作製する、 半導体基板又は半導体装置の製造方法 <
8 5. 請求の範囲第 8 3項又は第 84項に記載した前記 S C S OS基板 の前記単結晶性半導体薄膜内にイオン注入又はイオンドーピングして n 型又はノ及び p型不純物領域を形成し、 少なくとも赤外線低減又は赤外 線遮断フィルタを使用し、 前記基板の適当な予備加熱処理 （Pre- baking) 、 補助加熱状態 （As i s t- baking) 及び後加熱保持 （Post - baking) でのフラッシュランプアニールにより、 不純物イオンを活性 化する、 単結晶性半導体薄膜又は単結晶性半導体装置の製造方法。
8 6. 結晶半導体基板、 SO I (Silicon On Insulator) 基板などに おいて、 単結晶半導体薄層内にイオン注入又はイオンドーピングして n 型又はノ及び P型不純物領域を形成し、 少なくとも赤外線低減又は赤外 線遮断フィル夕を使用し、 前記基板の適当な予備加熱処理 （Pre- baking) 、 補助加熱状態 （As i s t_baking) 及び後加熱保持 （Post - baking) でのフラッシュランプアニールにより、 不純物イオンを活性 化する、 単結晶半導体薄膜又は単結晶半導体装置の製造方法。
87. 基体上のレーザー {近紫外線 （UV) 及びノ又は遠紫外線 （DU V) レーザ一、 可視光線レーザ一、 近赤外線及び Z又は遠赤外線レーザ —など } ァニールにより結晶化された多結晶性又は単結晶性半導体薄膜 に、 イオン注入又はイオンドーピングして n型又は/及び p型不純物領 域を形成し、 少なくとも赤外線低減又は赤外線遮断フィル夕を使用し、 前記基体の適当な予備加熱処理 (Pre-baking) 、 補助加熱状態
(As is t- baking) 及び後加熱保持 （Pos t- baking) でのフラッシュラ ンプアニールにより、 不純物イオンを活性化する、 多結晶性又は単結晶 性半導体薄膜、 又は多結晶性又は単結晶性半導体装置の製造方法。
88. 基体上の固相成長により結晶化された多結晶性半導体薄膜に、 ィ オン注入又はイオンドーピングして n型又は/及び p型不純物領域を形 成し、 少なくとも赤外線低減又は赤外線遮断フィルタを使用し、 前記基 体の適当な予備加熱処理 （Pre- baking) 、 補助加熱状態 （Asist - baking) 及び後加熱保持 （Pos t- baking) でのフラッシュランプア二 ールにより、 不純物イオンを活性化する、 多結晶性半導体薄膜又は多結 晶性半導体装置の製造方法。
89. 基体上の集光ランプアニールにより結晶化された多結晶性又は単 結晶性半導体薄膜に、 イオン注入又はイオンドーピングして n型又はノ 及び p型不純物領域を形成し、 少なくとも赤外線低減又は赤外線遮断フ ィル夕を使用し、 前記基板の適当な予備加熱処理 （Pre- baking) 、 補 助加熱状態 （Asist- baking) 及び後加熱保持 （Pos t- baking) でのフ ラッシュランプア二一ルにより、 不純物イオンを活性化する、 多結晶性 又は単結晶性半導体薄膜、 又は多結晶性又は単結晶性半導体装置の製造 方法。
90. 基体に、 錫等の IV族元素の少なくとも 1種を含有するか或いは 含有しない低級結晶性半導体薄膜を形成する第 1工程と、 前記低級結晶 性半導体薄膜にイオン注入又はイオンドーピングで n型又は/及び p型 不純物領域を形成する第 2工程と、 前記基体にその歪点以下の温度に加 熱する予備加熱処理 （Pre- baking) を行う第 3工程と、 前記基体をそ の歪点以下の温度に加熱する補助加熱状態 （Asist- baking) でのフラ ッシュランプアニールにより、 溶融又は半溶融又は非溶融状態の加熱と 冷却で前記低級結晶性半導体薄膜の結晶化及び不純物イオンの活性化を 同時に行う第 4工程と、 前記基体をその歪点以下の温度に冷却するまで 後加熱保持 （Post- baking) する第 5工程とを有する、 半導体薄膜又 は半導体装置の製造方法。
9 1. 基体に、 錫等の IV族元素の少なくとも 1種を含有するか或いは 含有しない低級結晶性半導体薄膜を形成する第 1工程と、 前記基体をそ の歪点以下の温度に加熱する予備加熱処理 （Pre- baking) を行う第 2 工程と、 前記基体をその歪点以下の温度に加熱する補助加熱状態
(Asist-baking) でのフラッシュランプアニールにより、 溶融又は半 溶融又は非溶融状態の加熱と冷却により、 前記低級結晶性半導体薄膜を 結晶化する第 3工程と、 前記基体をその歪点以下の温度に冷却するまで 後加熱保持 （Post- baking) する第 4工程と、 形成された多結晶性又 は単結晶性半導体薄膜にイオン注入又はイオンドーピングで n型又は Z 及び p型不純物領域を形成する第 5工程と、 少なくとも赤外線低減又は 赤外線遮断フィルタを使用し、 前記基体の適当な予備加熱処理 （Pre - baking) 、 補助加熱状態 （As i s t- baking) 及び後加熱保持 （Post - baking) でのフラッシュランプアニールの非溶融状態の加熱により、 不純物イオンを活性化する第 6工程とを有する、 半導体薄膜又は半導体 装置の製造方法。
92. 基体上に、 基体よりも高い熱伝導性及び電気伝導性で遮光性の光 反射低減及び保護用絶縁膜と低級結晶性半導体薄膜とを透過したフラッ シュ照射光に対し高吸収性又は高反射性を示す下地膜を形成し、 その上 に必要に応じて電気絶縁性で光透過性又は遮光性のバッファ膜を形成し その上の少なくとも下地膜領域に、 錫等の IV族元素の少なくとも 1種 を含有するか或いは含有しない低級結晶性半導体薄膜を形成し、 更に必 要に応じてその上に光反射低減及び保護用絶縁膜を形成し、 前記基体の 適当な予備加熱処理 （Pre- baking) 、 補助加熱状態 （Asist- baking) 及び後加熱保持 （Post- baking) でのフラッシュランプア二 ールでの溶融又は半溶融又は非溶融状態の加熱と冷却により、 前記低級 結晶性半導体薄膜の結晶化を促進する、 半導体薄膜又は半導体装置の製 造方法。
9 3 . 前記下地膜は、 錫等の I V族元素の少なくとも 1種を含有するか 或いは含有しない前記低級結晶性半導体薄膜と同等以上の面積で、 一部 が線状に突出した形状にパターニングし、 前記フラッシュランプアニー ルでの溶融又は半溶融又は非溶融状態の前記低級結晶性半導体を前記下 地膜の前記突出形状部から熱放散させて結晶成長核を形成し、 全体を任 意な結晶方位で結晶化させる、 請求の範囲第 9 2項に記載した半導体薄 膜又は半導体装置の製造方法。
9 4 . 前記下地膜上の、 錫等の I V族元素の少なくとも 1種を含有する か或いは含有しない前記低級結晶性半導体薄膜を、 前記下地膜と同等以 下の面積で、 前記下地膜の突出形状領域に微小突出した形状にパター二 ングし、 前記フラッシュランプアニールでの溶融又は半溶融又は非溶融 状態の前記低級結晶性半導体薄膜を前記下地膜の前記微小突出形状部か ら熱放散させて結晶成長核を形成し、 全体を任意な結晶方位で結晶化さ せる、 請求の範囲第 9 2項に記載した半導体薄膜又は半導体装置の製造 方法。
9 5 . 前記下地膜は、 線状に突出した部分を介して任意の電位で使用さ れる、 請求の範囲第 9 2項〜第 9 4項のいずれか 1項に記載した半導体 薄膜又は半導体装置の製造方法。
9 6 . 前記フラッシュランプアニール時の光反射低減及び保護用膜は、 少なくとも紫外線を透過する電気絶縁性膜であり、 或いはゲート絶縁膜 に用いられる、 請求の範囲第 9 2項に記載した半導体薄膜又は半導体装 置の製造方法。
9 7 . 酸化性雰囲気中でのフラッシュランプアニールの溶融又は半溶融 加熱と冷却により、 錫等の I V族元素の少なくとも 1種を含有するか或 いは含有しない低級結晶性半導体薄膜を結晶化させるときに、 この低級 結晶性又は単結晶性半導体薄膜表面に同時に酸化系絶縁膜を形成し、 こ の酸化系絶縁膜をゲート絶縁膜又は保護膜として使用する、 半導体薄膜 又は半導体装置の製造方法。
9 8 . フラッシュランプアニールにより形成された、 低歪点ガラス又は 高歪点ガラス又は樹脂基板上の、 錫等の I V族元素の少なくとも 1種を 含有するか或いは含有しない多結晶性又は単結晶性半導体薄膜に、 0 . I M P a以上で 3 0 M P a以下、 常温以上で基板の歪点以下の温度の高 圧低温の酸化性雰囲気中で酸化系絶縁膜を形成し、 この酸化系絶縁膜を ゲート絶縁膜又は保護膜として使用する、 半導体薄膜又は半導体装置の 製造方法。
9 9 . フラッシュランプアニールにより形成された、 高歪点ガラス基板 上の、 錫等の I V族元素の少なくとも 1種を含有するか或いは含有しな い多結晶性又は単結晶性半導体薄膜を酸化性雰囲気中で高温熱酸化する ことにより酸化系絶縁膜を形成し、 この酸化系絶縁膜をゲート絶縁膜又 は保護膜として使用する、 半導体薄膜又は半導体装置の製造方法。
1 0 0 . フラッシュランプアニールにより形成された、 高歪点ガラス基 板上の光反射低減及び保護用絶縁膜付きの、 錫等の I V族元素の少なく とも 1種を含有するか或いは含有しない多結晶性又は単結晶性半導体薄 膜を、 酸化雰囲気中で高温熱酸化することにより酸化系絶縁膜を形成し この酸化系絶縁膜をゲート絶縁膜又は保護膜として使用する、 半導体薄 膜又は半導体装置の製造方法。
1 0 1 . フラッシュランプアニールにより形成された、 錫等の I V族元 素の少なくとも 1種を含有するか或いは含有しない多結晶性又は単結晶 性半導体薄膜、 及び絶縁膜の少なくとも一方を、 常温〜基板の歪点以下 の温度、 分圧 1 3 . 3 3 P a以上で飽和蒸気圧以下の水の気体を含む雰 囲気中での加熱工程 （水蒸気中ァニール） を経て改質する、 半導体薄膜 又は半導体装置の製造方法。
PCT/JP2001/010733 2000-12-08 2001-12-07 Procede de formation de couche mince a semi-conducteur, procedes de production pour dispositif a semi-conducteur et dispositif electrooptique, dispositifs utilises dans ces procedes, dispositif a semi-conducteur et dispositif electrooptique WO2002047137A1 (fr)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US11/556,306 US20070087492A1 (en) 2000-12-08 2006-11-03 Method for forming semiconductor film, method for manufacturing semiconductor device and electrooptic device, apparatus for performing the same, and semiconductor device and electrooptic device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000373826 2000-12-08
JP2000-373826 2000-12-08

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US11/556,306 Division US20070087492A1 (en) 2000-12-08 2006-11-03 Method for forming semiconductor film, method for manufacturing semiconductor device and electrooptic device, apparatus for performing the same, and semiconductor device and electrooptic device

Publications (1)

Publication Number Publication Date
WO2002047137A1 true WO2002047137A1 (fr) 2002-06-13

Family

ID=18843130

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2001/010733 WO2002047137A1 (fr) 2000-12-08 2001-12-07 Procede de formation de couche mince a semi-conducteur, procedes de production pour dispositif a semi-conducteur et dispositif electrooptique, dispositifs utilises dans ces procedes, dispositif a semi-conducteur et dispositif electrooptique

Country Status (4)

Country Link
US (2) US7183229B2 (ja)
KR (2) KR20080047601A (ja)
TW (1) TWI313059B (ja)
WO (1) WO2002047137A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005029538A2 (en) * 2003-09-22 2005-03-31 Seok Kyun Song A plasma generating apparatus and an alignment process for liquid crystal displays using the apparatus
TWI629381B (zh) * 2015-12-17 2018-07-11 宸鴻光電科技股份有限公司 半導體製造方法與半導體層

Families Citing this family (504)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6555449B1 (en) * 1996-05-28 2003-04-29 Trustees Of Columbia University In The City Of New York Methods for producing uniform large-grained and grain boundary location manipulated polycrystalline thin film semiconductors using sequential lateral solidfication
JP4556329B2 (ja) * 1999-04-20 2010-10-06 ソニー株式会社 薄膜形成装置
JP2002118078A (ja) 2000-10-12 2002-04-19 Toshiba Corp 半導体装置の製造方法及び半導体装置
US6759308B2 (en) * 2001-07-10 2004-07-06 Advanced Micro Devices, Inc. Silicon on insulator field effect transistor with heterojunction gate
US6656339B2 (en) * 2001-08-29 2003-12-02 Motorola, Inc. Method of forming a nano-supported catalyst on a substrate for nanotube growth
JP2003209318A (ja) * 2001-11-12 2003-07-25 Sharp Corp 半導体レーザ素子および半導体レーザ素子の製造方法
US7255899B2 (en) * 2001-11-12 2007-08-14 Dainippon Screen Mfg. Co., Ltd. Heat treatment apparatus and heat treatment method of substrate
US7009205B2 (en) * 2002-01-15 2006-03-07 Hitachi, Ltd. Image display device using transistors each having a polycrystalline semiconductor layer
AU2003215202A1 (en) * 2002-02-13 2003-09-04 The Regents Of The University Of California A multilayer structure to form an active matrix display having single crystalline drivers over a transmissive substrate
TWI288443B (en) * 2002-05-17 2007-10-11 Semiconductor Energy Lab SiN film, semiconductor device, and the manufacturing method thereof
JP2004071696A (ja) * 2002-08-02 2004-03-04 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
TWI360707B (en) * 2002-08-19 2012-03-21 Univ Columbia Process and system for laser crystallization proc
TWI331803B (en) 2002-08-19 2010-10-11 Univ Columbia A single-shot semiconductor processing system and method having various irradiation patterns
US7605023B2 (en) * 2002-08-29 2009-10-20 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for a semiconductor device and heat treatment method therefor
JP4627961B2 (ja) * 2002-09-20 2011-02-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4063050B2 (ja) * 2002-10-31 2008-03-19 豊田合成株式会社 ｐ型ＩＩＩ族窒化物系化合物半導体の電極およびその製造方法
WO2004064453A1 (ja) * 2003-01-10 2004-07-29 Semiconductor Energy Laboratory Co., Ltd. 発光素子及びその作製方法
WO2004083496A1 (ja) * 2003-02-25 2004-09-30 Sumitomo Mitsubishi Silicon Corporation シリコンウェーハ及びその製造方法、並びにシリコン単結晶育成方法
TWI258532B (en) * 2003-06-10 2006-07-21 Ishikawajima Harima Heavy Ind Turbine component, gas turbine engine, method for manufacturing turbine component, surface processing method, vane component, metal component, and steam turbine engine
SG166677A1 (en) * 2003-06-10 2010-12-29 Mitsubishi Electric Corp Turbine component, gas turbine engine, production method of turbine component, surface treatment method thereof, blade component, metal component and steam turbine engine
US7170148B2 (en) * 2003-07-02 2007-01-30 Analog Devices, Inc. Semi-fusible link system for a multi-layer integrated circuit and method of making same
WO2005011332A1 (ja) * 2003-07-24 2005-02-03 Semiconductor Energy Laboratory Co., Ltd. 発光素子の作製方法
US20050104072A1 (en) 2003-08-14 2005-05-19 Slater David B.Jr. Localized annealing of metal-silicon carbide ohmic contacts and devices so formed
JP2005072045A (ja) * 2003-08-26 2005-03-17 Toshiba Corp 半導体装置およびその製造方法
JP4411907B2 (ja) * 2003-08-29 2010-02-10 セイコーエプソン株式会社 半導体装置の製造方法
US7318866B2 (en) * 2003-09-16 2008-01-15 The Trustees Of Columbia University In The City Of New York Systems and methods for inducing crystallization of thin films using multiple optical paths
WO2005029546A2 (en) * 2003-09-16 2005-03-31 The Trustees Of Columbia University In The City Of New York Method and system for providing a continuous motion sequential lateral solidification for reducing or eliminating artifacts, and a mask for facilitating such artifact reduction/elimination
TWI359441B (en) * 2003-09-16 2012-03-01 Univ Columbia Processes and systems for laser crystallization pr
TWI351713B (en) * 2003-09-16 2011-11-01 Univ Columbia Method and system for providing a single-scan, con
US7364952B2 (en) * 2003-09-16 2008-04-29 The Trustees Of Columbia University In The City Of New York Systems and methods for processing thin films
US7164152B2 (en) * 2003-09-16 2007-01-16 The Trustees Of Columbia University In The City Of New York Laser-irradiated thin films having variable thickness
WO2005034193A2 (en) 2003-09-19 2005-04-14 The Trustees Of Columbia University In The City Ofnew York Single scan irradiation for crystallization of thin films
US7709403B2 (en) * 2003-10-09 2010-05-04 Panasonic Corporation Silicon carbide-oxide layered structure, production method thereof, and semiconductor device
US7473656B2 (en) * 2003-10-23 2009-01-06 International Business Machines Corporation Method for fast and local anneal of anti-ferromagnetic (AF) exchange-biased magnetic stacks
JP2005142344A (ja) * 2003-11-06 2005-06-02 Toshiba Corp 半導体装置の製造方法および半導体製造装置
WO2005055281A2 (en) * 2003-11-17 2005-06-16 Arizona Board Of Regents, Acting For And On Behalf Of Arizona State University Flexible electronics using ion implantation to adhere polymer substrate to single crystal silicon substrate
US20050106895A1 (en) * 2003-11-17 2005-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Supercritical water application for oxide formation
KR20050053883A (ko) * 2003-12-03 2005-06-10 삼성전자주식회사 표시 장치용 박막 트랜지스터 표시판
KR100965594B1 (ko) * 2003-12-16 2010-06-23 엘지디스플레이 주식회사 액정표시장치의 램프 구동장치
US7550370B2 (en) * 2004-01-16 2009-06-23 International Business Machines Corporation Method of forming thin SGOI wafers with high relaxation and low stacking fault defect density
US7253125B1 (en) 2004-04-16 2007-08-07 Novellus Systems, Inc. Method to improve mechanical strength of low-k dielectric film using modulated UV exposure
JP4594664B2 (ja) * 2004-07-07 2010-12-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR100624427B1 (ko) * 2004-07-08 2006-09-19 삼성전자주식회사 다결정 실리콘 제조방법 및 이를 이용하는 반도체 소자의제조방법
JP4706199B2 (ja) * 2004-07-20 2011-06-22 株式会社Ｓｕｍｃｏ Ｓｉｍｏｘ基板の製造方法
TW200605229A (en) * 2004-07-28 2006-02-01 Adv Lcd Tech Dev Ct Co Ltd Method of manufacturing semiconductor device
US7385238B2 (en) * 2004-08-16 2008-06-10 Micron Technology, Inc. Low dark current image sensors with epitaxial SiC and/or carbonated channels for array transistors
TWI234188B (en) * 2004-08-18 2005-06-11 Ind Tech Res Inst Method for fabricating semiconductor device
KR101095643B1 (ko) * 2004-08-20 2011-12-19 삼성전자주식회사 버퍼층을 포함하는 액정 표시 패널 및 이를 갖는 액정표시장치
DE102004049453A1 (de) * 2004-10-11 2006-04-20 Infineon Technologies Ag Elektrischer Schaltkreis mit einer Nanostruktur und Verfahren zum Herstellen einer Kontaktierung einer Nanostruktur
US9659769B1 (en) 2004-10-22 2017-05-23 Novellus Systems, Inc. Tensile dielectric films using UV curing
US7790633B1 (en) 2004-10-26 2010-09-07 Novellus Systems, Inc. Sequential deposition/anneal film densification method
EP1810950B1 (en) * 2004-11-10 2016-01-20 Nikon Corporation Carbon nanotube aggregate and process for producing the same
US7645337B2 (en) * 2004-11-18 2010-01-12 The Trustees Of Columbia University In The City Of New York Systems and methods for creating crystallographic-orientation controlled poly-silicon films
US20060125046A1 (en) * 2004-12-14 2006-06-15 Hyun Cheol Bae Integrated inductor and method of fabricating the same
US7510982B1 (en) 2005-01-31 2009-03-31 Novellus Systems, Inc. Creation of porosity in low-k films by photo-disassociation of imbedded nanoparticles
US8486487B2 (en) 2005-02-17 2013-07-16 Konica Minolta Holdings, Inc. Gas barrier film, gas barrier film manufacturing method, resin substrate for organic electroluminescent device using the aforesaid gas barrier film, and organic electroluminescent device using the aforementioned gas barrier film
JP4946860B2 (ja) * 2005-02-17 2012-06-06 コニカミノルタホールディングス株式会社 ガスバリアフィルム及びその製造方法、並びに該ガスバリアフィルムを用いた、有機ｅｌ素子用樹脂基材、有機ｅｌ素子
US8221544B2 (en) * 2005-04-06 2012-07-17 The Trustees Of Columbia University In The City Of New York Line scan sequential lateral solidification of thin films
US8889233B1 (en) 2005-04-26 2014-11-18 Novellus Systems, Inc. Method for reducing stress in porous dielectric films
US8454750B1 (en) 2005-04-26 2013-06-04 Novellus Systems, Inc. Multi-station sequential curing of dielectric films
US8282768B1 (en) 2005-04-26 2012-10-09 Novellus Systems, Inc. Purging of porogen from UV cure chamber
US8980769B1 (en) 2005-04-26 2015-03-17 Novellus Systems, Inc. Multi-station sequential curing of dielectric films
US8137465B1 (en) 2005-04-26 2012-03-20 Novellus Systems, Inc. Single-chamber sequential curing of semiconductor wafers
FR2885221B1 (fr) * 2005-04-28 2007-07-27 Framatome Anp Sas Camera d'examen photothermique a dispositif de reglage de l'offset.
US20100270004A1 (en) * 2005-05-12 2010-10-28 Landess James D Tailored profile pedestal for thermo-elastically stable cooling or heating of substrates
KR100732858B1 (ko) * 2005-05-13 2007-06-27 삼성에스디아이 주식회사 다결정질 박막의 현장 성장방법
US7941039B1 (en) 2005-07-18 2011-05-10 Novellus Systems, Inc. Pedestal heat transfer and temperature control
TWI485681B (zh) * 2005-08-12 2015-05-21 Semiconductor Energy Lab 顯示裝置
KR101368570B1 (ko) * 2005-08-16 2014-02-27 더 트러스티이스 오브 콜롬비아 유니버시티 인 더 시티 오브 뉴욕 박막의 고수율 결정화
US20070044832A1 (en) * 2005-08-25 2007-03-01 Fritzemeier Leslie G Photovoltaic template
EP1939947B1 (en) 2005-08-30 2018-11-21 Kaneka Corporation Silicon-based thin-film photoelectric converter and method of manufacturing the same
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
US7572741B2 (en) * 2005-09-16 2009-08-11 Cree, Inc. Methods of fabricating oxide layers on silicon carbide layers utilizing atomic oxygen
US8314327B2 (en) * 2005-11-06 2012-11-20 Banpil Photonics, Inc. Photovoltaic cells based on nano or micro-scale structures
US8816191B2 (en) * 2005-11-29 2014-08-26 Banpil Photonics, Inc. High efficiency photovoltaic cells and manufacturing thereof
JP2007157835A (ja) * 2005-12-01 2007-06-21 Matsushita Electric Ind Co Ltd 実装基板
WO2007067541A2 (en) 2005-12-05 2007-06-14 The Trustees Of Columbia University In The City Of New York Systems and methods for processing a film, and thin films
US8398816B1 (en) 2006-03-28 2013-03-19 Novellus Systems, Inc. Method and apparatuses for reducing porogen accumulation from a UV-cure chamber
US8791359B2 (en) * 2006-01-28 2014-07-29 Banpil Photonics, Inc. High efficiency photovoltaic cells
US20090286352A1 (en) * 2006-04-18 2009-11-19 Chien-Min Sung Diamond Bodies Grown on SIC Substrates and Associated Methods
US7655542B2 (en) * 2006-06-23 2010-02-02 Applied Materials, Inc. Methods and apparatus for depositing a microcrystalline silicon film for photovoltaic device
WO2008016851A1 (en) * 2006-07-28 2008-02-07 Applied Materials, Inc. Use of carbon co-implantation with millisecond anneal to produce ultra-shallow junctions
US7927660B2 (en) * 2006-08-21 2011-04-19 Macronix International Co., Ltd. Method of manufacturing nano-crystalline silicon dot layer
RU2449049C2 (ru) * 2006-09-11 2012-04-27 Улвак, Инк. Устройство для вакуумной обработки паром
US8465991B2 (en) 2006-10-30 2013-06-18 Novellus Systems, Inc. Carbon containing low-k dielectric constant recovery using UV treatment
US20100267231A1 (en) * 2006-10-30 2010-10-21 Van Schravendijk Bart Apparatus for uv damage repair of low k films prior to copper barrier deposition
US7851232B2 (en) * 2006-10-30 2010-12-14 Novellus Systems, Inc. UV treatment for carbon-containing low-k dielectric repair in semiconductor processing
US10037905B2 (en) 2009-11-12 2018-07-31 Novellus Systems, Inc. UV and reducing treatment for K recovery and surface clean in semiconductor processing
US7960297B1 (en) 2006-12-07 2011-06-14 Novellus Systems, Inc. Load lock design for rapid wafer heating
US7906174B1 (en) 2006-12-07 2011-03-15 Novellus Systems, Inc. PECVD methods for producing ultra low-k dielectric films using UV treatment
US7821066B2 (en) * 2006-12-08 2010-10-26 Michael Lebby Multilayered BOX in FDSOI MOSFETS
WO2008140504A2 (en) * 2006-12-15 2008-11-20 Los Alamos National Security, Llc Preparation of array of long carbon nanotubes and fibers therefrom
US20080141509A1 (en) * 2006-12-19 2008-06-19 Tokyo Electron Limited Substrate processing system, substrate processing method, and storage medium
CN101558335B (zh) * 2006-12-28 2013-06-12 株式会社日本触媒 光选择透射滤光器
US7582515B2 (en) * 2007-01-18 2009-09-01 Applied Materials, Inc. Multi-junction solar cells and methods and apparatuses for forming the same
US20080173350A1 (en) * 2007-01-18 2008-07-24 Applied Materials, Inc. Multi-junction solar cells and methods and apparatuses for forming the same
US8203071B2 (en) * 2007-01-18 2012-06-19 Applied Materials, Inc. Multi-junction solar cells and methods and apparatuses for forming the same
US20080223440A1 (en) * 2007-01-18 2008-09-18 Shuran Sheng Multi-junction solar cells and methods and apparatuses for forming the same
JP4420032B2 (ja) * 2007-01-31 2010-02-24 ソニー株式会社 薄膜半導体装置の製造方法
JP5214153B2 (ja) * 2007-02-09 2013-06-19 大日本スクリーン製造株式会社 熱処理装置
US9157152B2 (en) * 2007-03-29 2015-10-13 Tokyo Electron Limited Vapor deposition system
US8242028B1 (en) 2007-04-03 2012-08-14 Novellus Systems, Inc. UV treatment of etch stop and hard mask films for selectivity and hermeticity enhancement
US20080245414A1 (en) * 2007-04-09 2008-10-09 Shuran Sheng Methods for forming a photovoltaic device with low contact resistance
JP2008288348A (ja) * 2007-05-16 2008-11-27 Canon Inc プラズマ処理装置及びプラズマ処理方法
US7781256B2 (en) * 2007-05-31 2010-08-24 Chien-Min Sung Semiconductor-on-diamond devices and associated methods
US7622162B1 (en) 2007-06-07 2009-11-24 Novellus Systems, Inc. UV treatment of STI films for increasing tensile stress
US7851343B2 (en) * 2007-06-14 2010-12-14 Cree, Inc. Methods of forming ohmic layers through ablation capping layers
US7875486B2 (en) * 2007-07-10 2011-01-25 Applied Materials, Inc. Solar cells and methods and apparatuses for forming the same including I-layer and N-layer chamber cleaning
KR20100049599A (ko) * 2007-07-17 2010-05-12 어플라이드 머티어리얼스, 인코포레이티드 압력 제어되는 원격 플라즈마 소오스에 의한 세정률 개선
TW200905730A (en) * 2007-07-23 2009-02-01 Ind Tech Res Inst Method for forming a microcrystalline silicon film
JP4488039B2 (ja) * 2007-07-25 2010-06-23 ソニー株式会社 薄膜半導体装置の製造方法
JP2009033003A (ja) * 2007-07-30 2009-02-12 Fujifilm Corp 薄膜素子とその製造方法、半導体装置
US8211510B1 (en) 2007-08-31 2012-07-03 Novellus Systems, Inc. Cascaded cure approach to fabricate highly tensile silicon nitride films
JP5465373B2 (ja) 2007-09-12 2014-04-09 大日本スクリーン製造株式会社 熱処理装置
US8614471B2 (en) * 2007-09-21 2013-12-24 The Trustees Of Columbia University In The City Of New York Collections of laterally crystallized semiconductor islands for use in thin film transistors
WO2009042784A1 (en) * 2007-09-25 2009-04-02 The Trustees Of Columbia University In The City Of New York Methods of producing high uniformity in thin film transistor devices fabricated on laterally crystallized thin films
JP2009093758A (ja) * 2007-10-10 2009-04-30 Shin Etsu Chem Co Ltd 磁気記録媒体用シリコン基板の製造方法および磁気記録媒体
US20090104733A1 (en) * 2007-10-22 2009-04-23 Yong Kee Chae Microcrystalline silicon deposition for thin film solar applications
US20090101201A1 (en) * 2007-10-22 2009-04-23 White John M Nip-nip thin-film photovoltaic structure
US7892953B2 (en) * 2007-10-31 2011-02-22 Atomic Energy Council-Institute Of Nuclear Energy Research Method for making multi-crystalline film of solar cell
US20090130827A1 (en) * 2007-11-02 2009-05-21 Soo Young Choi Intrinsic amorphous silicon layer
US8927392B2 (en) * 2007-11-02 2015-01-06 Siva Power, Inc. Methods for forming crystalline thin-film photovoltaic structures
EP2215652A4 (en) * 2007-11-02 2011-10-05 Applied Materials Inc PLASMA TREATMENT BETWEEN DECISION PROCESSES
US7800081B2 (en) * 2007-11-08 2010-09-21 Applied Materials, Inc. Pulse train annealing method and apparatus
US20090120924A1 (en) * 2007-11-08 2009-05-14 Stephen Moffatt Pulse train annealing method and apparatus
US8052419B1 (en) 2007-11-08 2011-11-08 Novellus Systems, Inc. Closed loop temperature heat up and control utilizing wafer-to-heater pedestal gap modulation
US9498845B2 (en) 2007-11-08 2016-11-22 Applied Materials, Inc. Pulse train annealing method and apparatus
WO2009067688A1 (en) 2007-11-21 2009-05-28 The Trustees Of Columbia University In The City Of New York Systems and methods for preparing epitaxially textured polycrystalline films
KR20100105606A (ko) * 2007-11-21 2010-09-29 더 트러스티이스 오브 콜롬비아 유니버시티 인 더 시티 오브 뉴욕 에피택셜하게 텍스쳐화된 후막의 제조를 위한 시스템 및 방법
US8012861B2 (en) 2007-11-21 2011-09-06 The Trustees Of Columbia University In The City Of New York Systems and methods for preparing epitaxially textured polycrystalline films
US8426778B1 (en) 2007-12-10 2013-04-23 Novellus Systems, Inc. Tunable-illumination reflector optics for UV cure system
US7880168B2 (en) * 2007-12-19 2011-02-01 Aptina Imaging Corporation Method and apparatus providing light traps for optical crosstalk reduction
JP4816634B2 (ja) * 2007-12-28 2011-11-16 ウシオ電機株式会社 基板加熱装置及び基板加熱方法
US8283644B2 (en) 2008-01-08 2012-10-09 Novellus Systems, Inc. Measuring in-situ UV intensity in UV cure tool
US7935940B1 (en) 2008-01-08 2011-05-03 Novellus Systems, Inc. Measuring in-situ UV intensity in UV cure tool
JP5348898B2 (ja) 2008-01-22 2013-11-20 株式会社東芝 半導体装置およびその製造方法
EP2254458A1 (en) 2008-02-04 2010-12-01 Bayer HealthCare, LLC Semiconductor based analyte sensors and methods
JP2011515833A (ja) * 2008-02-29 2011-05-19 ザ トラスティーズ オブ コロンビア ユニヴァーシティ イン ザ シティ オブ ニューヨーク 薄膜のためのフラッシュ光アニーリング
TWI452632B (zh) * 2008-02-29 2014-09-11 Univ Columbia 製造均勻一致結晶矽膜的微影方法
WO2009111340A2 (en) * 2008-02-29 2009-09-11 The Trustees Of Columbia University In The City Of New York Flash lamp annealing crystallization for large area thin films
KR100870838B1 (ko) * 2008-03-04 2008-11-28 한국철강 주식회사 투명전극이 코팅된 기판의 수분 제거방법
CN101550531B (zh) * 2008-04-03 2013-04-24 清华大学 硅纳米结构的制备方法
CN101555034B (zh) * 2008-04-09 2014-04-30 清华大学 氧化锌纳米结构的制备方法
US8548311B2 (en) 2008-04-09 2013-10-01 Applied Materials, Inc. Apparatus and method for improved control of heating and cooling of substrates
JP5346484B2 (ja) 2008-04-16 2013-11-20 大日本スクリーン製造株式会社 熱処理方法および熱処理装置
TWI492896B (zh) * 2008-04-18 2015-07-21 Hon Hai Prec Ind Co Ltd 矽奈米結構的製備方法
JP2009272402A (ja) * 2008-05-02 2009-11-19 Dainippon Screen Mfg Co Ltd 基板処理方法および基板処理装置
JP5356725B2 (ja) * 2008-05-13 2013-12-04 大日本スクリーン製造株式会社 熱処理装置
US7883988B2 (en) * 2008-06-04 2011-02-08 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate
US8288288B1 (en) 2008-06-16 2012-10-16 Novellus Systems, Inc. Transferring heat in loadlocks
DE102008032171B4 (de) * 2008-07-08 2014-12-18 Infineon Technologies Austria Ag Verfahren zum Herstellen einer einkristallinen Schicht
US7838400B2 (en) * 2008-07-17 2010-11-23 Applied Materials, Inc. Rapid thermal oxide passivated solar cell with improved junction
US7981778B2 (en) * 2009-07-22 2011-07-19 Applied Materials, Inc. Directional solid phase crystallization of thin amorphous silicon for solar cell applications
KR101002661B1 (ko) * 2008-08-12 2010-12-20 삼성모바일디스플레이주식회사 인라인 열처리 설비 및 이를 사용한 기판 열처리 방법
US8895842B2 (en) * 2008-08-29 2014-11-25 Applied Materials, Inc. High quality TCO-silicon interface contact structure for high efficiency thin film silicon solar cells
US8236603B1 (en) 2008-09-04 2012-08-07 Solexant Corp. Polycrystalline semiconductor layers and methods for forming the same
US20100059110A1 (en) * 2008-09-11 2010-03-11 Applied Materials, Inc. Microcrystalline silicon alloys for thin film and wafer based solar applications
US9050623B1 (en) 2008-09-12 2015-06-09 Novellus Systems, Inc. Progressive UV cure
WO2010033660A1 (en) * 2008-09-19 2010-03-25 Bayer Healthcare Llc Lancet analyte sensors and methods of manufacturing
WO2010033748A1 (en) 2008-09-19 2010-03-25 Bayer Healthcare Llc Electrical devices with enhanced electrochemical activity and manufacturing methods thereof
US8551400B2 (en) * 2008-09-19 2013-10-08 Bayer Healthcare Llc Analyte sensors, testing apparatus and manufacturing methods
CN102196771A (zh) * 2008-09-19 2011-09-21 拜尔健康护理有限责任公司 分析物传感器、***、测试设备和制造方法
US7914619B2 (en) * 2008-11-03 2011-03-29 International Business Machines Corporation Thick epitaxial silicon by grain reorientation annealing and applications thereof
TWI382557B (zh) * 2008-11-14 2013-01-11 Nexpower Technology Corp 薄膜太陽能電池之穿透孔製作方法
KR20110094022A (ko) 2008-11-14 2011-08-19 더 트러스티이스 오브 콜롬비아 유니버시티 인 더 시티 오브 뉴욕 박막 결정화를 위한 시스템 및 방법
DE102008044025A1 (de) * 2008-11-24 2010-08-05 Cemecon Ag Vorrichtung und Verfahren zum Beschichten eines Substrats mittels CVD
US20100140679A1 (en) * 2008-12-05 2010-06-10 Walker Andrew J Stacked dual-gate nmos devices with antimony source-drain regions and methods for manufacturing thereof
US8033771B1 (en) 2008-12-11 2011-10-11 Novellus Systems, Inc. Minimum contact area wafer clamping with gas flow for rapid wafer cooling
US7989325B2 (en) * 2009-01-13 2011-08-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing crystalline semiconductor film and method for manufacturing thin film transistor
US8461033B2 (en) 2009-01-13 2013-06-11 Dainippon Screen Mfg. Co., Ltd. Heat treatment apparatus and method for heating substrate by light-irradiation
US8415187B2 (en) * 2009-01-28 2013-04-09 Solexant Corporation Large-grain crystalline thin-film structures and devices and methods for forming the same
US8299537B2 (en) * 2009-02-11 2012-10-30 International Business Machines Corporation Semiconductor-on-insulator substrate and structure including multiple order radio frequency harmonic supressing region
US7947601B2 (en) * 2009-03-24 2011-05-24 Micron Technology, Inc. Semiconductor devices and methods for forming patterned radiation blocking on a semiconductor device
US9394608B2 (en) 2009-04-06 2016-07-19 Asm America, Inc. Semiconductor processing reactor and components thereof
JP5258666B2 (ja) * 2009-04-22 2013-08-07 株式会社半導体エネルギー研究所 発光装置の作製方法および成膜用基板
US8129284B2 (en) * 2009-04-28 2012-03-06 Dainippon Screen Mfg. Co., Ltd. Heat treatment method and heat treatment apparatus for heating substrate by light irradiation
US8398768B2 (en) * 2009-05-14 2013-03-19 Corning Incorporated Methods of making an article of semiconducting material on a mold comprising semiconducting material
JP5285519B2 (ja) * 2009-07-01 2013-09-11 パナソニック株式会社 半導体装置及びその製造方法
US8766269B2 (en) * 2009-07-02 2014-07-01 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device, lighting device, and electronic device
US20110114177A1 (en) * 2009-07-23 2011-05-19 Applied Materials, Inc. Mixed silicon phase film for high efficiency thin film silicon solar cells
CN102005372A (zh) * 2009-08-31 2011-04-06 中芯国际集成电路制造(上海)有限公司 制作半导体器件的方法
US8526167B2 (en) 2009-09-03 2013-09-03 Applied Materials, Inc. Porous amorphous silicon-carbon nanotube composite based electrodes for battery applications
CN102024681B (zh) * 2009-09-11 2012-03-07 中芯国际集成电路制造(上海)有限公司 用于制造半导体器件的方法
JP5586199B2 (ja) * 2009-10-02 2014-09-10 三洋電機株式会社 触媒ｃｖｄ装置、膜の形成方法及び太陽電池の製造方法
WO2011046664A2 (en) * 2009-10-15 2011-04-21 Applied Materials, Inc. A barrier layer disposed between a substrate and a transparent conductive oxide layer for thin film silicon solar cells
JP5730529B2 (ja) 2009-10-21 2015-06-10 株式会社半導体エネルギー研究所 半導体装置
WO2011048923A1 (en) * 2009-10-21 2011-04-28 Semiconductor Energy Laboratory Co., Ltd. E-book reader
US9087696B2 (en) 2009-11-03 2015-07-21 The Trustees Of Columbia University In The City Of New York Systems and methods for non-periodic pulse partial melt film processing
US8440581B2 (en) 2009-11-24 2013-05-14 The Trustees Of Columbia University In The City Of New York Systems and methods for non-periodic pulse sequential lateral solidification
US9646831B2 (en) 2009-11-03 2017-05-09 The Trustees Of Columbia University In The City Of New York Advanced excimer laser annealing for thin films
US20110126875A1 (en) * 2009-12-01 2011-06-02 Hien-Minh Huu Le Conductive contact layer formed on a transparent conductive layer by a reactive sputter deposition
KR101125567B1 (ko) * 2009-12-24 2012-03-22 삼성모바일디스플레이주식회사 고분자 기판 및 그 제조 방법과 상기 고분자 기판을 포함하는 표시 장치 및 그 제조 방법
US10000411B2 (en) 2010-01-16 2018-06-19 Cardinal Cg Company Insulating glass unit transparent conductivity and low emissivity coating technology
US10060180B2 (en) 2010-01-16 2018-08-28 Cardinal Cg Company Flash-treated indium tin oxide coatings, production methods, and insulating glass unit transparent conductive coating technology
US10000965B2 (en) 2010-01-16 2018-06-19 Cardinal Cg Company Insulating glass unit transparent conductive coating technology
KR20200088506A (ko) 2010-01-24 2020-07-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JP5507274B2 (ja) 2010-01-29 2014-05-28 大日本スクリーン製造株式会社 熱処理方法および熱処理装置
JP5526876B2 (ja) * 2010-03-09 2014-06-18 東京エレクトロン株式会社 加熱装置及びアニール装置
KR101097348B1 (ko) 2010-03-11 2011-12-23 삼성모바일디스플레이주식회사 결정화 장치, 결정화 방법, 박막 트랜지스터 제조 방법 및 유기 발광 표시 장치의 제조 방법
US20110232753A1 (en) * 2010-03-23 2011-09-29 Applied Materials, Inc. Methods of forming a thin-film solar energy device
US8906756B2 (en) * 2010-05-21 2014-12-09 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2012015304A (ja) * 2010-06-30 2012-01-19 Sumitomo Electric Ind Ltd 半導体装置
US20120001179A1 (en) * 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5730521B2 (ja) * 2010-09-08 2015-06-10 株式会社日立ハイテクノロジーズ 熱処理装置
JP5559656B2 (ja) * 2010-10-14 2014-07-23 大日本スクリーン製造株式会社 熱処理装置および熱処理方法
KR20120040434A (ko) * 2010-10-19 2012-04-27 삼성전자주식회사 결정화 실리콘 제조 장치 및 이를 이용한 태양 전지의 제조 방법
US8822350B2 (en) * 2010-11-19 2014-09-02 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device, substrate processing method and substrate processing apparatus
JP2012163651A (ja) * 2011-02-04 2012-08-30 Sony Corp 有機ｅｌ表示装置及び電子機器
JP5913816B2 (ja) 2011-02-21 2016-04-27 富士通株式会社 半導体装置の製造方法
JP5486542B2 (ja) * 2011-03-31 2014-05-07 浜松ホトニクス株式会社 フォトダイオードアレイモジュール及びその製造方法
US8129215B1 (en) * 2011-04-01 2012-03-06 James P Campbell Method for producing high temperature thin film silicon layer on glass
US8371567B2 (en) 2011-04-13 2013-02-12 Novellus Systems, Inc. Pedestal covers
JP5931573B2 (ja) * 2011-05-13 2016-06-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20130023129A1 (en) 2011-07-20 2013-01-24 Asm America, Inc. Pressure transmitter for a semiconductor processing environment
TWI442587B (zh) * 2011-11-11 2014-06-21 Hon Hai Prec Ind Co Ltd 外殼面板及使用該外殼面板的電子設備
KR20190132561A (ko) 2012-01-06 2019-11-27 노벨러스 시스템즈, 인코포레이티드 적응형 열 교환 방법 및 균일한 열 교환을 위한 시스템
US9449825B2 (en) * 2012-02-03 2016-09-20 SCREEN Holdings Co., Ltd. Heat treatment apparatus for heating substrate by irradiation with flashes of light, and heat treatment method
JP5505446B2 (ja) * 2012-03-19 2014-05-28 ウシオ電機株式会社 フラッシュランプ
CN102683422B (zh) * 2012-03-21 2016-03-23 京东方科技集团股份有限公司 氧化物薄膜晶体管及制作方法、阵列基板、显示装置
JP6059566B2 (ja) * 2012-04-13 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2014011256A (ja) * 2012-06-28 2014-01-20 Dainippon Screen Mfg Co Ltd 熱処理方法および熱処理装置
US10714315B2 (en) 2012-10-12 2020-07-14 Asm Ip Holdings B.V. Semiconductor reaction chamber showerhead
US9416450B2 (en) * 2012-10-24 2016-08-16 Applied Materials, Inc. Showerhead designs of a hot wire chemical vapor deposition (HWCVD) chamber
KR20140091203A (ko) * 2013-01-10 2014-07-21 삼성전자주식회사 반도체의 잔류 응력 제거장치 및 잔류 응력 제거방법
US20160376700A1 (en) 2013-02-01 2016-12-29 Asm Ip Holding B.V. System for treatment of deposition reactor
CN103227090B (zh) * 2013-02-04 2016-04-06 深圳市劲拓自动化设备股份有限公司 一种线性等离子体源
US9012984B2 (en) 2013-03-13 2015-04-21 Cree, Inc. Field effect transistor devices with regrown p-layers
US9306061B2 (en) 2013-03-13 2016-04-05 Cree, Inc. Field effect transistor devices with protective regions
US9240476B2 (en) 2013-03-13 2016-01-19 Cree, Inc. Field effect transistor devices with buried well regions and epitaxial layers
US9142668B2 (en) 2013-03-13 2015-09-22 Cree, Inc. Field effect transistor devices with buried well protection regions
US20140352618A1 (en) * 2013-06-04 2014-12-04 Xuesong Li System for forming graphene on substrate
EP3026011B1 (en) * 2013-07-19 2019-06-12 LG Chem, Ltd. Core-shell nanoparticles for transparent electrically-conductive thin film formation, and production method for transparent electrically-conductive thin film using same
US10209136B2 (en) 2013-10-23 2019-02-19 Applied Materials, Inc. Filament temperature derivation in hotwire semiconductor process
US9129918B2 (en) * 2013-10-30 2015-09-08 Taiwan Semiconductor Manufacturing Company Limited Systems and methods for annealing semiconductor structures
KR102180037B1 (ko) 2013-11-06 2020-11-18 삼성디스플레이 주식회사 가요성 표시 장치 및 그 제조 방법
US11015245B2 (en) 2014-03-19 2021-05-25 Asm Ip Holding B.V. Gas-phase reactor and system having exhaust plenum and components thereof
KR101569415B1 (ko) * 2014-06-09 2015-11-16 엘지전자 주식회사 태양 전지의 제조 방법
KR20150146409A (ko) 2014-06-20 2015-12-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치, 입출력 장치, 및 전자 기기
US10858737B2 (en) 2014-07-28 2020-12-08 Asm Ip Holding B.V. Showerhead assembly and components thereof
JP6425950B2 (ja) * 2014-09-12 2018-11-21 株式会社Ｓｃｒｅｅｎホールディングス 半導体製造方法および半導体製造装置
US9570488B2 (en) * 2014-09-19 2017-02-14 Microsoft Technology Licensing, Llc Image sensor bending by induced substrate swelling
US10373995B2 (en) 2014-09-19 2019-08-06 Microsoft Technology Licensing, Llc Image sensor bending using tension
JP5847905B2 (ja) * 2014-09-30 2016-01-27 株式会社Ｓｃｒｅｅｎホールディングス 熱処理方法および熱処理装置
US10941490B2 (en) 2014-10-07 2021-03-09 Asm Ip Holding B.V. Multiple temperature range susceptor, assembly, reactor and system including the susceptor, and methods of using the same
WO2016063743A1 (ja) 2014-10-23 2016-04-28 株式会社Ｓｃｒｅｅｎホールディングス 熱処理方法および熱処理装置
US10276355B2 (en) 2015-03-12 2019-04-30 Asm Ip Holding B.V. Multi-zone reactor, system including the reactor, and method of using the same
US10304900B2 (en) 2015-04-02 2019-05-28 Microsoft Technology Licensing, Llc Bending semiconductor chip in molds having radially varying curvature
US9870927B2 (en) 2015-04-02 2018-01-16 Microsoft Technology Licensing, Llc Free-edge semiconductor chip bending
US10458018B2 (en) 2015-06-26 2019-10-29 Asm Ip Holding B.V. Structures including metal carbide material, devices including the structures, and methods of forming same
US10605774B2 (en) * 2015-09-17 2020-03-31 Apple Inc. Magnetic imaging
US10211308B2 (en) 2015-10-21 2019-02-19 Asm Ip Holding B.V. NbMC layers
US10388546B2 (en) 2015-11-16 2019-08-20 Lam Research Corporation Apparatus for UV flowable dielectric
US11139308B2 (en) 2015-12-29 2021-10-05 Asm Ip Holding B.V. Atomic layer deposition of III-V compounds to form V-NAND devices
TWI688004B (zh) 2016-02-01 2020-03-11 美商瑪森科技公司 毫秒退火系統之預熱方法
US10529554B2 (en) 2016-02-19 2020-01-07 Asm Ip Holding B.V. Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches
JP6591043B2 (ja) * 2016-03-14 2019-10-16 東京エレクトロン株式会社 基板処理装置、基板処理方法及びコンピュータ読み取り可能な記録媒体
WO2017171736A1 (en) * 2016-03-30 2017-10-05 Intel Corporation Nanowire for transistor integration
US10190213B2 (en) 2016-04-21 2019-01-29 Asm Ip Holding B.V. Deposition of metal borides
US10367080B2 (en) 2016-05-02 2019-07-30 Asm Ip Holding B.V. Method of forming a germanium oxynitride film
US11154903B2 (en) * 2016-05-13 2021-10-26 Jiangsu Favored Nanotechnology Co., Ltd. Apparatus and method for surface coating by means of grid control and plasma-initiated gas-phase polymerization
US11453943B2 (en) 2016-05-25 2022-09-27 Asm Ip Holding B.V. Method for forming carbon-containing silicon/metal oxide or nitride film by ALD using silicon precursor and hydrocarbon precursor
KR20170140495A (ko) 2016-06-10 2017-12-21 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
US9859151B1 (en) 2016-07-08 2018-01-02 Asm Ip Holding B.V. Selective film deposition method to form air gaps
US10612137B2 (en) 2016-07-08 2020-04-07 Asm Ip Holdings B.V. Organic reactants for atomic layer deposition
JP6839939B2 (ja) * 2016-07-26 2021-03-10 株式会社Ｓｃｒｅｅｎホールディングス 熱処理方法
US9887082B1 (en) 2016-07-28 2018-02-06 Asm Ip Holding B.V. Method and apparatus for filling a gap
KR102532607B1 (ko) 2016-07-28 2023-05-15 에이에스엠 아이피 홀딩 비.브이. 기판 가공 장치 및 그 동작 방법
US9812320B1 (en) 2016-07-28 2017-11-07 Asm Ip Holding B.V. Method and apparatus for filling a gap
US10347547B2 (en) 2016-08-09 2019-07-09 Lam Research Corporation Suppressing interfacial reactions by varying the wafer temperature throughout deposition
US10062727B2 (en) 2016-09-09 2018-08-28 Microsoft Technology Licensing, Llc Strain relieving die for curved image sensors
KR102629466B1 (ko) * 2016-09-21 2024-01-26 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
US9847221B1 (en) 2016-09-29 2017-12-19 Lam Research Corporation Low temperature formation of high quality silicon oxide films in semiconductor device manufacturing
US11004954B2 (en) * 2016-09-30 2021-05-11 Intel Corporation Epitaxial buffer to reduce sub-channel leakage in MOS transistors
US10643826B2 (en) 2016-10-26 2020-05-05 Asm Ip Holdings B.V. Methods for thermally calibrating reaction chambers
US11532757B2 (en) 2016-10-27 2022-12-20 Asm Ip Holding B.V. Deposition of charge trapping layers
US10714350B2 (en) 2016-11-01 2020-07-14 ASM IP Holdings, B.V. Methods for forming a transition metal niobium nitride film on a substrate by atomic layer deposition and related semiconductor device structures
KR102546317B1 (ko) 2016-11-15 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기체 공급 유닛 및 이를 포함하는 기판 처리 장치
JP6810578B2 (ja) * 2016-11-18 2021-01-06 株式会社Ｓｃｒｅｅｎホールディングス ドーパント導入方法および熱処理方法
JP6768481B2 (ja) * 2016-12-12 2020-10-14 株式会社Ｓｃｒｅｅｎホールディングス ドーパント導入方法および熱処理方法
KR20180068582A (ko) 2016-12-14 2018-06-22 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11581186B2 (en) 2016-12-15 2023-02-14 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus
US11447861B2 (en) 2016-12-15 2022-09-20 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus and a method of forming a patterned structure
KR20180070971A (ko) 2016-12-19 2018-06-27 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US10269558B2 (en) 2016-12-22 2019-04-23 Asm Ip Holding B.V. Method of forming a structure on a substrate
US10867788B2 (en) 2016-12-28 2020-12-15 Asm Ip Holding B.V. Method of forming a structure on a substrate
US11390950B2 (en) 2017-01-10 2022-07-19 Asm Ip Holding B.V. Reactor system and method to reduce residue buildup during a film deposition process
US10468261B2 (en) 2017-02-15 2019-11-05 Asm Ip Holding B.V. Methods for forming a metallic film on a substrate by cyclical deposition and related semiconductor device structures
US10629415B2 (en) * 2017-03-28 2020-04-21 Asm Ip Holding B.V. Substrate processing apparatus and method for processing substrate
US10529563B2 (en) 2017-03-29 2020-01-07 Asm Ip Holdings B.V. Method for forming doped metal oxide films on a substrate by cyclical deposition and related semiconductor device structures
KR102457289B1 (ko) 2017-04-25 2022-10-21 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법 및 반도체 장치의 제조 방법
US10770286B2 (en) 2017-05-08 2020-09-08 Asm Ip Holdings B.V. Methods for selectively forming a silicon nitride film on a substrate and related semiconductor device structures
US10892156B2 (en) 2017-05-08 2021-01-12 Asm Ip Holding B.V. Methods for forming a silicon nitride film on a substrate and related semiconductor device structures
US10886123B2 (en) 2017-06-02 2021-01-05 Asm Ip Holding B.V. Methods for forming low temperature semiconductor layers and related semiconductor device structures
US11306395B2 (en) 2017-06-28 2022-04-19 Asm Ip Holding B.V. Methods for depositing a transition metal nitride film on a substrate by atomic layer deposition and related deposition apparatus
CN107275390A (zh) * 2017-06-30 2017-10-20 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板及显示装置
KR20190009245A (ko) 2017-07-18 2019-01-28 에이에스엠 아이피 홀딩 비.브이. 반도체 소자 구조물 형성 방법 및 관련된 반도체 소자 구조물
US11374112B2 (en) 2017-07-19 2022-06-28 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US10541333B2 (en) 2017-07-19 2020-01-21 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US11018002B2 (en) 2017-07-19 2021-05-25 Asm Ip Holding B.V. Method for selectively depositing a Group IV semiconductor and related semiconductor device structures
US10590535B2 (en) 2017-07-26 2020-03-17 Asm Ip Holdings B.V. Chemical treatment, deposition and/or infiltration apparatus and method for using the same
CN111279458B (zh) 2017-07-31 2023-10-27 康宁股份有限公司 制造多晶硅的闪光灯退火方法
WO2019027893A1 (en) * 2017-07-31 2019-02-07 Corning Incorporated LAMINATE ARTICLE HAVING A CENTRAL NON-GLASS PART AND A GLASS ENVELOPE AND ASSOCIATED METHODS
US20190041550A1 (en) * 2017-08-04 2019-02-07 Vitro Flat Glass Llc Flash Annealing of Transparent Conductive Oxide and Semiconductor Coatings
US10692741B2 (en) 2017-08-08 2020-06-23 Asm Ip Holdings B.V. Radiation shield
US10770336B2 (en) 2017-08-08 2020-09-08 Asm Ip Holding B.V. Substrate lift mechanism and reactor including same
US11139191B2 (en) 2017-08-09 2021-10-05 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US11769682B2 (en) 2017-08-09 2023-09-26 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US11830730B2 (en) 2017-08-29 2023-11-28 Asm Ip Holding B.V. Layer forming method and apparatus
US11056344B2 (en) 2017-08-30 2021-07-06 Asm Ip Holding B.V. Layer forming method
KR102491945B1 (ko) 2017-08-30 2023-01-26 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11295980B2 (en) 2017-08-30 2022-04-05 Asm Ip Holding B.V. Methods for depositing a molybdenum metal film over a dielectric surface of a substrate by a cyclical deposition process and related semiconductor device structures
KR102401446B1 (ko) 2017-08-31 2022-05-24 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
JP6883495B2 (ja) * 2017-09-04 2021-06-09 東京エレクトロン株式会社 エッチング方法
KR102630301B1 (ko) 2017-09-21 2024-01-29 에이에스엠 아이피 홀딩 비.브이. 침투성 재료의 순차 침투 합성 방법 처리 및 이를 이용하여 형성된 구조물 및 장치
US10844484B2 (en) 2017-09-22 2020-11-24 Asm Ip Holding B.V. Apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
US10658205B2 (en) 2017-09-28 2020-05-19 Asm Ip Holdings B.V. Chemical dispensing apparatus and methods for dispensing a chemical to a reaction chamber
US10403504B2 (en) 2017-10-05 2019-09-03 Asm Ip Holding B.V. Method for selectively depositing a metallic film on a substrate
US10923344B2 (en) 2017-10-30 2021-02-16 Asm Ip Holding B.V. Methods for forming a semiconductor structure and related semiconductor structures
US10910262B2 (en) 2017-11-16 2021-02-02 Asm Ip Holding B.V. Method of selectively depositing a capping layer structure on a semiconductor device structure
US11022879B2 (en) 2017-11-24 2021-06-01 Asm Ip Holding B.V. Method of forming an enhanced unexposed photoresist layer
US11127617B2 (en) 2017-11-27 2021-09-21 Asm Ip Holding B.V. Storage device for storing wafer cassettes for use with a batch furnace
CN111344522B (zh) 2017-11-27 2022-04-12 阿斯莫Ip控股公司 包括洁净迷你环境的装置
US10872771B2 (en) 2018-01-16 2020-12-22 Asm Ip Holding B. V. Method for depositing a material film on a substrate within a reaction chamber by a cyclical deposition process and related device structures
CN111630203A (zh) 2018-01-19 2020-09-04 Asm Ip私人控股有限公司 通过等离子体辅助沉积来沉积间隙填充层的方法
TWI799494B (zh) 2018-01-19 2023-04-21 荷蘭商Ａｓｍ 智慧財產控股公司 沈積方法
US11018047B2 (en) 2018-01-25 2021-05-25 Asm Ip Holding B.V. Hybrid lift pin
USD880437S1 (en) 2018-02-01 2020-04-07 Asm Ip Holding B.V. Gas supply plate for semiconductor manufacturing apparatus
US11081345B2 (en) 2018-02-06 2021-08-03 Asm Ip Holding B.V. Method of post-deposition treatment for silicon oxide film
US10896820B2 (en) 2018-02-14 2021-01-19 Asm Ip Holding B.V. Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
US11685991B2 (en) 2018-02-14 2023-06-27 Asm Ip Holding B.V. Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
KR102636427B1 (ko) 2018-02-20 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 장치
US10975470B2 (en) 2018-02-23 2021-04-13 Asm Ip Holding B.V. Apparatus for detecting or monitoring for a chemical precursor in a high temperature environment
US11473195B2 (en) 2018-03-01 2022-10-18 Asm Ip Holding B.V. Semiconductor processing apparatus and a method for processing a substrate
US11629406B2 (en) 2018-03-09 2023-04-18 Asm Ip Holding B.V. Semiconductor processing apparatus comprising one or more pyrometers for measuring a temperature of a substrate during transfer of the substrate
US11114283B2 (en) * 2018-03-16 2021-09-07 Asm Ip Holding B.V. Reactor, system including the reactor, and methods of manufacturing and using same
KR102646467B1 (ko) 2018-03-27 2024-03-11 에이에스엠 아이피 홀딩 비.브이. 기판 상에 전극을 형성하는 방법 및 전극을 포함하는 반도체 소자 구조
US11088002B2 (en) 2018-03-29 2021-08-10 Asm Ip Holding B.V. Substrate rack and a substrate processing system and method
US11230766B2 (en) 2018-03-29 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
KR102501472B1 (ko) 2018-03-30 2023-02-20 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법
KR20190128558A (ko) 2018-05-08 2019-11-18 에이에스엠 아이피 홀딩 비.브이. 기판 상에 산화물 막을 주기적 증착 공정에 의해 증착하기 위한 방법 및 관련 소자 구조
KR20190129718A (ko) 2018-05-11 2019-11-20 에이에스엠 아이피 홀딩 비.브이. 기판 상에 피도핑 금속 탄화물 막을 형성하는 방법 및 관련 반도체 소자 구조
KR102596988B1 (ko) 2018-05-28 2023-10-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 그에 의해 제조된 장치
US11718913B2 (en) 2018-06-04 2023-08-08 Asm Ip Holding B.V. Gas distribution system and reactor system including same
US11270899B2 (en) 2018-06-04 2022-03-08 Asm Ip Holding B.V. Wafer handling chamber with moisture reduction
US11286562B2 (en) 2018-06-08 2022-03-29 Asm Ip Holding B.V. Gas-phase chemical reactor and method of using same
KR102568797B1 (ko) 2018-06-21 2023-08-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 시스템
US10797133B2 (en) 2018-06-21 2020-10-06 Asm Ip Holding B.V. Method for depositing a phosphorus doped silicon arsenide film and related semiconductor device structures
JP2021529254A (ja) 2018-06-27 2021-10-28 エーエスエム・アイピー・ホールディング・ベー・フェー 金属含有材料ならびに金属含有材料を含む膜および構造体を形成するための周期的堆積方法
WO2020003000A1 (en) 2018-06-27 2020-01-02 Asm Ip Holding B.V. Cyclic deposition methods for forming metal-containing material and films and structures including the metal-containing material
KR20200002519A (ko) 2018-06-29 2020-01-08 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법 및 반도체 장치의 제조 방법
US10612136B2 (en) 2018-06-29 2020-04-07 ASM IP Holding, B.V. Temperature-controlled flange and reactor system including same
US10388513B1 (en) 2018-07-03 2019-08-20 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10755922B2 (en) 2018-07-03 2020-08-25 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
KR20200005310A (ko) 2018-07-06 2020-01-15 고려대학교 산학협력단 하이브리드 불순물 활성화 방법
US11053591B2 (en) 2018-08-06 2021-07-06 Asm Ip Holding B.V. Multi-port gas injection system and reactor system including same
US10883175B2 (en) 2018-08-09 2021-01-05 Asm Ip Holding B.V. Vertical furnace for processing substrates and a liner for use therein
US11430674B2 (en) 2018-08-22 2022-08-30 Asm Ip Holding B.V. Sensor array, apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
KR20200030162A (ko) 2018-09-11 2020-03-20 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법
US11024523B2 (en) 2018-09-11 2021-06-01 Asm Ip Holding B.V. Substrate processing apparatus and method
US11049751B2 (en) 2018-09-14 2021-06-29 Asm Ip Holding B.V. Cassette supply system to store and handle cassettes and processing apparatus equipped therewith
CN110970344A (zh) 2018-10-01 2020-04-07 Asm Ip控股有限公司 衬底保持设备、包含所述设备的***及其使用方法
US11232963B2 (en) 2018-10-03 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
KR102592699B1 (ko) 2018-10-08 2023-10-23 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 박막 증착 장치와 기판 처리 장치
KR102546322B1 (ko) 2018-10-19 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
KR102605121B1 (ko) 2018-10-19 2023-11-23 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
USD948463S1 (en) 2018-10-24 2022-04-12 Asm Ip Holding B.V. Susceptor for semiconductor substrate supporting apparatus
US11087997B2 (en) 2018-10-31 2021-08-10 Asm Ip Holding B.V. Substrate processing apparatus for processing substrates
US11028012B2 (en) 2018-10-31 2021-06-08 Cardinal Cg Company Low solar heat gain coatings, laminated glass assemblies, and methods of producing same
KR20200051105A (ko) 2018-11-02 2020-05-13 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 기판 처리 장치
US11572620B2 (en) 2018-11-06 2023-02-07 Asm Ip Holding B.V. Methods for selectively depositing an amorphous silicon film on a substrate
US11031242B2 (en) 2018-11-07 2021-06-08 Asm Ip Holding B.V. Methods for depositing a boron doped silicon germanium film
US10818758B2 (en) 2018-11-16 2020-10-27 Asm Ip Holding B.V. Methods for forming a metal silicate film on a substrate in a reaction chamber and related semiconductor device structures
US10847366B2 (en) 2018-11-16 2020-11-24 Asm Ip Holding B.V. Methods for depositing a transition metal chalcogenide film on a substrate by a cyclical deposition process
JP7190880B2 (ja) * 2018-11-26 2022-12-16 東京エレクトロン株式会社 半導体膜の形成方法及び成膜装置
US11217444B2 (en) 2018-11-30 2022-01-04 Asm Ip Holding B.V. Method for forming an ultraviolet radiation responsive metal oxide-containing film
KR102636428B1 (ko) 2018-12-04 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치를 세정하는 방법
US11158513B2 (en) 2018-12-13 2021-10-26 Asm Ip Holding B.V. Methods for forming a rhenium-containing film on a substrate by a cyclical deposition process and related semiconductor device structures
TW202037745A (zh) 2018-12-14 2020-10-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成裝置結構之方法、其所形成之結構及施行其之系統
TWI819180B (zh) 2019-01-17 2023-10-21 荷蘭商Ａｓｍ 智慧財產控股公司 藉由循環沈積製程於基板上形成含過渡金屬膜之方法
KR20200091543A (ko) 2019-01-22 2020-07-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
CN111524788B (zh) 2019-02-01 2023-11-24 Asm Ip私人控股有限公司 氧化硅的拓扑选择性膜形成的方法
KR20200102357A (ko) 2019-02-20 2020-08-31 에이에스엠 아이피 홀딩 비.브이. 3-d nand 응용의 플러그 충진체 증착용 장치 및 방법
JP2020136677A (ja) 2019-02-20 2020-08-31 エーエスエム・アイピー・ホールディング・ベー・フェー 基材表面内に形成された凹部を充填するための周期的堆積方法および装置
KR102626263B1 (ko) 2019-02-20 2024-01-16 에이에스엠 아이피 홀딩 비.브이. 처리 단계를 포함하는 주기적 증착 방법 및 이를 위한 장치
KR102638425B1 (ko) 2019-02-20 2024-02-21 에이에스엠 아이피 홀딩 비.브이. 기판 표면 내에 형성된 오목부를 충진하기 위한 방법 및 장치
JP2020133004A (ja) 2019-02-22 2020-08-31 エーエスエム・アイピー・ホールディング・ベー・フェー 基材を処理するための基材処理装置および方法
KR20200108243A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. SiOC 층을 포함한 구조체 및 이의 형성 방법
US11742198B2 (en) 2019-03-08 2023-08-29 Asm Ip Holding B.V. Structure including SiOCN layer and method of forming same
KR20200108242A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. 실리콘 질화물 층을 선택적으로 증착하는 방법, 및 선택적으로 증착된 실리콘 질화물 층을 포함하는 구조체
JP2020167398A (ja) 2019-03-28 2020-10-08 エーエスエム・アイピー・ホールディング・ベー・フェー ドアオープナーおよびドアオープナーが提供される基材処理装置
KR20200116855A (ko) 2019-04-01 2020-10-13 에이에스엠 아이피 홀딩 비.브이. 반도체 소자를 제조하는 방법
KR20200123380A (ko) 2019-04-19 2020-10-29 에이에스엠 아이피 홀딩 비.브이. 층 형성 방법 및 장치
KR20200125453A (ko) 2019-04-24 2020-11-04 에이에스엠 아이피 홀딩 비.브이. 기상 반응기 시스템 및 이를 사용하는 방법
TW202107528A (zh) * 2019-04-30 2021-02-16 美商得昇科技股份有限公司 氫氣輔助的大氣自由基氧化
KR20200130121A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 딥 튜브가 있는 화학물질 공급원 용기
KR20200130118A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 비정질 탄소 중합체 막을 개질하는 방법
KR20200130652A (ko) 2019-05-10 2020-11-19 에이에스엠 아이피 홀딩 비.브이. 표면 상에 재료를 증착하는 방법 및 본 방법에 따라 형성된 구조
JP2020188254A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー．ブイ． ウェハボートハンドリング装置、縦型バッチ炉および方法
JP2020188255A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー．ブイ． ウェハボートハンドリング装置、縦型バッチ炉および方法
USD947913S1 (en) 2019-05-17 2022-04-05 Asm Ip Holding B.V. Susceptor shaft
USD975665S1 (en) 2019-05-17 2023-01-17 Asm Ip Holding B.V. Susceptor shaft
USD935572S1 (en) 2019-05-24 2021-11-09 Asm Ip Holding B.V. Gas channel plate
USD922229S1 (en) 2019-06-05 2021-06-15 Asm Ip Holding B.V. Device for controlling a temperature of a gas supply unit
KR20200141002A (ko) 2019-06-06 2020-12-17 에이에스엠 아이피 홀딩 비.브이. 배기 가스 분석을 포함한 기상 반응기 시스템을 사용하는 방법
KR20200143254A (ko) 2019-06-11 2020-12-23 에이에스엠 아이피 홀딩 비.브이. 개질 가스를 사용하여 전자 구조를 형성하는 방법, 상기 방법을 수행하기 위한 시스템, 및 상기 방법을 사용하여 형성되는 구조
USD944946S1 (en) 2019-06-14 2022-03-01 Asm Ip Holding B.V. Shower plate
USD931978S1 (en) 2019-06-27 2021-09-28 Asm Ip Holding B.V. Showerhead vacuum transport
KR20210005515A (ko) 2019-07-03 2021-01-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치용 온도 제어 조립체 및 이를 사용하는 방법
JP2021015791A (ja) 2019-07-09 2021-02-12 エーエスエム アイピー ホールディング ビー．ブイ． 同軸導波管を用いたプラズマ装置、基板処理方法
CN112216646A (zh) 2019-07-10 2021-01-12 Asm Ip私人控股有限公司 基板支撑组件及包括其的基板处理装置
KR20210010307A (ko) 2019-07-16 2021-01-27 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210010816A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 라디칼 보조 점화 플라즈마 시스템 및 방법
KR20210010820A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 실리콘 게르마늄 구조를 형성하는 방법
US20220275513A1 (en) * 2019-07-17 2022-09-01 Oerlikon Surface Solutions Ag, Pfäffikon Method for producing coatings with adapted coating properties
US11643724B2 (en) 2019-07-18 2023-05-09 Asm Ip Holding B.V. Method of forming structures using a neutral beam
CN112242296A (zh) 2019-07-19 2021-01-19 Asm Ip私人控股有限公司 形成拓扑受控的无定形碳聚合物膜的方法
CN112309843A (zh) 2019-07-29 2021-02-02 Asm Ip私人控股有限公司 实现高掺杂剂掺入的选择性沉积方法
CN112309900A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
CN112309899A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
US11587814B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
US11587815B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
US11227782B2 (en) 2019-07-31 2022-01-18 Asm Ip Holding B.V. Vertical batch furnace assembly
CN112323048B (zh) 2019-08-05 2024-02-09 Asm Ip私人控股有限公司 用于化学源容器的液位传感器
USD965524S1 (en) 2019-08-19 2022-10-04 Asm Ip Holding B.V. Susceptor support
USD965044S1 (en) 2019-08-19 2022-09-27 Asm Ip Holding B.V. Susceptor shaft
JP2021031769A (ja) 2019-08-21 2021-03-01 エーエスエム アイピー ホールディング ビー．ブイ． 成膜原料混合ガス生成装置及び成膜装置
USD930782S1 (en) 2019-08-22 2021-09-14 Asm Ip Holding B.V. Gas distributor
USD979506S1 (en) 2019-08-22 2023-02-28 Asm Ip Holding B.V. Insulator
KR20210024423A (ko) 2019-08-22 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 홀을 구비한 구조체를 형성하기 위한 방법
USD940837S1 (en) 2019-08-22 2022-01-11 Asm Ip Holding B.V. Electrode
USD949319S1 (en) 2019-08-22 2022-04-19 Asm Ip Holding B.V. Exhaust duct
KR20210024420A (ko) 2019-08-23 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 비스(디에틸아미노)실란을 사용하여 peald에 의해 개선된 품질을 갖는 실리콘 산화물 막을 증착하기 위한 방법
US11286558B2 (en) 2019-08-23 2022-03-29 Asm Ip Holding B.V. Methods for depositing a molybdenum nitride film on a surface of a substrate by a cyclical deposition process and related semiconductor device structures including a molybdenum nitride film
KR20210029090A (ko) 2019-09-04 2021-03-15 에이에스엠 아이피 홀딩 비.브이. 희생 캡핑 층을 이용한 선택적 증착 방법
KR20210029663A (ko) 2019-09-05 2021-03-16 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11562901B2 (en) 2019-09-25 2023-01-24 Asm Ip Holding B.V. Substrate processing method
CN112593212B (zh) 2019-10-02 2023-12-22 Asm Ip私人控股有限公司 通过循环等离子体增强沉积工艺形成拓扑选择性氧化硅膜的方法
TW202129060A (zh) 2019-10-08 2021-08-01 荷蘭商Ａｓｍ Ｉｐ控股公司 基板處理裝置、及基板處理方法
KR20210043460A (ko) 2019-10-10 2021-04-21 에이에스엠 아이피 홀딩 비.브이. 포토레지스트 하부층을 형성하기 위한 방법 및 이를 포함한 구조체
KR20210045930A (ko) 2019-10-16 2021-04-27 에이에스엠 아이피 홀딩 비.브이. 실리콘 산화물의 토폴로지-선택적 막의 형성 방법
US11637014B2 (en) 2019-10-17 2023-04-25 Asm Ip Holding B.V. Methods for selective deposition of doped semiconductor material
KR20210047808A (ko) 2019-10-21 2021-04-30 에이에스엠 아이피 홀딩 비.브이. 막을 선택적으로 에칭하기 위한 장치 및 방법
KR20210050453A (ko) 2019-10-25 2021-05-07 에이에스엠 아이피 홀딩 비.브이. 기판 표면 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조
US11646205B2 (en) 2019-10-29 2023-05-09 Asm Ip Holding B.V. Methods of selectively forming n-type doped material on a surface, systems for selectively forming n-type doped material, and structures formed using same
KR20210054983A (ko) 2019-11-05 2021-05-14 에이에스엠 아이피 홀딩 비.브이. 도핑된 반도체 층을 갖는 구조체 및 이를 형성하기 위한 방법 및 시스템
US11501968B2 (en) 2019-11-15 2022-11-15 Asm Ip Holding B.V. Method for providing a semiconductor device with silicon filled gaps
KR20210062561A (ko) 2019-11-20 2021-05-31 에이에스엠 아이피 홀딩 비.브이. 기판의 표면 상에 탄소 함유 물질을 증착하는 방법, 상기 방법을 사용하여 형성된 구조물, 및 상기 구조물을 형성하기 위한 시스템
KR20210065848A (ko) 2019-11-26 2021-06-04 에이에스엠 아이피 홀딩 비.브이. 제1 유전체 표면과 제2 금속성 표면을 포함한 기판 상에 타겟 막을 선택적으로 형성하기 위한 방법
CN112951697A (zh) 2019-11-26 2021-06-11 Asm Ip私人控股有限公司 基板处理设备
CN112885693A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
CN112885692A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
JP2021090042A (ja) 2019-12-02 2021-06-10 エーエスエム アイピー ホールディング ビー．ブイ． 基板処理装置、基板処理方法
KR20210070898A (ko) 2019-12-04 2021-06-15 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11885013B2 (en) 2019-12-17 2024-01-30 Asm Ip Holding B.V. Method of forming vanadium nitride layer and structure including the vanadium nitride layer
US11527403B2 (en) 2019-12-19 2022-12-13 Asm Ip Holding B.V. Methods for filling a gap feature on a substrate surface and related semiconductor structures
JP2021109175A (ja) 2020-01-06 2021-08-02 エーエスエム・アイピー・ホールディング・ベー・フェー ガス供給アセンブリ、その構成要素、およびこれを含む反応器システム
US11993847B2 (en) 2020-01-08 2024-05-28 Asm Ip Holding B.V. Injector
KR20210095050A (ko) 2020-01-20 2021-07-30 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법 및 박막 표면 개질 방법
TW202130846A (zh) 2020-02-03 2021-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成包括釩或銦層的結構之方法
KR20210100010A (ko) 2020-02-04 2021-08-13 에이에스엠 아이피 홀딩 비.브이. 대형 물품의 투과율 측정을 위한 방법 및 장치
US11776846B2 (en) 2020-02-07 2023-10-03 Asm Ip Holding B.V. Methods for depositing gap filling fluids and related systems and devices
TW202146715A (zh) 2020-02-17 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於生長磷摻雜矽層之方法及其系統
TW202203344A (zh) 2020-02-28 2022-01-16 荷蘭商Ａｓｍ Ｉｐ控股公司 專用於零件清潔的系統
US11876356B2 (en) 2020-03-11 2024-01-16 Asm Ip Holding B.V. Lockout tagout assembly and system and method of using same
KR20210116240A (ko) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. 조절성 접합부를 갖는 기판 핸들링 장치
KR20210117157A (ko) 2020-03-12 2021-09-28 에이에스엠 아이피 홀딩 비.브이. 타겟 토폴로지 프로파일을 갖는 층 구조를 제조하기 위한 방법
KR20210124042A (ko) 2020-04-02 2021-10-14 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법
TW202146689A (zh) 2020-04-03 2021-12-16 荷蘭商Ａｓｍ Ｉｐ控股公司 阻障層形成方法及半導體裝置的製造方法
TW202145344A (zh) 2020-04-08 2021-12-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於選擇性蝕刻氧化矽膜之設備及方法
US11821078B2 (en) 2020-04-15 2023-11-21 Asm Ip Holding B.V. Method for forming precoat film and method for forming silicon-containing film
US11996289B2 (en) 2020-04-16 2024-05-28 Asm Ip Holding B.V. Methods of forming structures including silicon germanium and silicon layers, devices formed using the methods, and systems for performing the methods
JP2021172884A (ja) 2020-04-24 2021-11-01 エーエスエム・アイピー・ホールディング・ベー・フェー 窒化バナジウム含有層を形成する方法および窒化バナジウム含有層を含む構造体
KR20210132605A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 냉각 가스 공급부를 포함한 수직형 배치 퍼니스 어셈블리
KR20210132600A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 바나듐, 질소 및 추가 원소를 포함한 층을 증착하기 위한 방법 및 시스템
KR20210134226A (ko) 2020-04-29 2021-11-09 에이에스엠 아이피 홀딩 비.브이. 고체 소스 전구체 용기
KR20210134869A (ko) 2020-05-01 2021-11-11 에이에스엠 아이피 홀딩 비.브이. Foup 핸들러를 이용한 foup의 빠른 교환
KR20210141379A (ko) 2020-05-13 2021-11-23 에이에스엠 아이피 홀딩 비.브이. 반응기 시스템용 레이저 정렬 고정구
KR20210143653A (ko) 2020-05-19 2021-11-29 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210145078A (ko) 2020-05-21 2021-12-01 에이에스엠 아이피 홀딩 비.브이. 다수의 탄소 층을 포함한 구조체 및 이를 형성하고 사용하는 방법
TW202200837A (zh) 2020-05-22 2022-01-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於在基材上形成薄膜之反應系統
TW202201602A (zh) 2020-05-29 2022-01-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
TW202218133A (zh) 2020-06-24 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成含矽層之方法
TW202217953A (zh) 2020-06-30 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
KR20220010438A (ko) 2020-07-17 2022-01-25 에이에스엠 아이피 홀딩 비.브이. 포토리소그래피에 사용하기 위한 구조체 및 방법
TW202204662A (zh) 2020-07-20 2022-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於沉積鉬層之方法及系統
TW202212623A (zh) 2020-08-26 2022-04-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成金屬氧化矽層及金屬氮氧化矽層的方法、半導體結構、及系統
USD990534S1 (en) 2020-09-11 2023-06-27 Asm Ip Holding B.V. Weighted lift pin
USD1012873S1 (en) 2020-09-24 2024-01-30 Asm Ip Holding B.V. Electrode for semiconductor processing apparatus
TW202229613A (zh) 2020-10-14 2022-08-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 於階梯式結構上沉積材料的方法
KR20220053482A (ko) 2020-10-22 2022-04-29 에이에스엠 아이피 홀딩 비.브이. 바나듐 금속을 증착하는 방법, 구조체, 소자 및 증착 어셈블리
TW202223136A (zh) 2020-10-28 2022-06-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於在基板上形成層之方法、及半導體處理系統
TW202235675A (zh) 2020-11-30 2022-09-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 注入器、及基板處理設備
US11946137B2 (en) 2020-12-16 2024-04-02 Asm Ip Holding B.V. Runout and wobble measurement fixtures
TW202231903A (zh) 2020-12-22 2022-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 過渡金屬沉積方法、過渡金屬層、用於沉積過渡金屬於基板上的沉積總成
US11921422B2 (en) 2021-04-09 2024-03-05 Applied Materials, Inc. Single-volume baking chamber for mask clean
US20220326608A1 (en) * 2021-04-13 2022-10-13 Applied Materials, Inc. Baking chamber with shroud for mask clean
USD1023959S1 (en) 2021-05-11 2024-04-23 Asm Ip Holding B.V. Electrode for substrate processing apparatus
USD981973S1 (en) 2021-05-11 2023-03-28 Asm Ip Holding B.V. Reactor wall for substrate processing apparatus
USD980814S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas distributor for substrate processing apparatus
USD980813S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas flow control plate for substrate processing apparatus
CN113325625B (zh) * 2021-06-24 2022-07-29 业成科技（成都）有限公司 显示面板的制备方法
USD990441S1 (en) 2021-09-07 2023-06-27 Asm Ip Holding B.V. Gas flow control plate
US11851743B1 (en) * 2022-08-19 2023-12-26 SunDensity, Inc. Metal nanoparticle fabrication on TCO for plasmonic interaction of photons
CN116913768B (zh) * 2023-09-14 2023-12-05 中国科学院半导体研究所 多次脉冲亚熔化准分子激光退火方法

Citations (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5768014A (en) * 1980-10-16 1982-04-26 Toshiba Corp Manufacture of semiconductor single crystal film
JPS57183020A (en) * 1981-05-06 1982-11-11 Hitachi Ltd Formation of semiconductor layer
JPS60102728A (ja) * 1983-11-09 1985-06-06 Hitachi Ltd 半導体基板の製造方法
JPS6235512A (ja) * 1985-08-09 1987-02-16 Agency Of Ind Science & Technol 半導体単結晶薄膜の製造方法
JPS63271922A (ja) * 1987-04-28 1988-11-09 Matsushita Electric Ind Co Ltd 熱処理装置
JPS63278217A (ja) * 1987-05-08 1988-11-15 Matsushita Electric Ind Co Ltd 半導体基板の製造方法
JPH02275622A (ja) * 1989-04-17 1990-11-09 Sony Corp アニール方法
JPH02283036A (ja) * 1989-04-25 1990-11-20 Seiko Epson Corp 半導体装置の製造方法
US5073698A (en) * 1990-03-23 1991-12-17 Peak Systems, Inc. Method for selectively heating a film on a substrate
JPH05218367A (ja) * 1992-02-03 1993-08-27 Sharp Corp 多結晶シリコン薄膜用基板および多結晶シリコン薄膜の作製方法
JPH05291294A (ja) * 1992-04-10 1993-11-05 Casio Comput Co Ltd 薄膜トランジスタの製造方法
JPH0778759A (ja) * 1992-12-04 1995-03-20 Semiconductor Energy Lab Co Ltd 半導体材料の製造方法および製造装置
JPH07106247A (ja) * 1993-10-06 1995-04-21 Matsushita Electric Ind Co Ltd シリコン薄膜の結晶化方法および表示装置
JPH07226374A (ja) * 1994-02-10 1995-08-22 Semiconductor Energy Lab Co Ltd 半導体作製方法
JPH07307286A (ja) * 1994-05-13 1995-11-21 Semiconductor Energy Lab Co Ltd 半導体の作製方法
JPH0851076A (ja) * 1994-05-30 1996-02-20 Sanyo Electric Co Ltd 半導体装置，半導体装置の製造方法，薄膜トランジスタ ，薄膜トランジスタの製造方法，表示装置
JPH08195494A (ja) * 1994-05-26 1996-07-30 Sanyo Electric Co Ltd 半導体装置，半導体装置の製造方法，薄膜トランジスタ，薄膜トランジスタの製造方法，表示装置
US5753542A (en) * 1985-08-02 1998-05-19 Semiconductor Energy Laboratory Co., Ltd. Method for crystallizing semiconductor material without exposing it to air
US6074901A (en) * 1993-12-03 2000-06-13 Semiconductor Energy Laboratory Co., Ltd. Process for crystallizing an amorphous silicon film and apparatus for fabricating the same
JP2000311857A (ja) * 2000-01-01 2000-11-07 Semiconductor Energy Lab Co Ltd 半導体薄膜およびそれを用いた薄膜半導体装置
US6162667A (en) * 1994-03-28 2000-12-19 Sharp Kabushiki Kaisha Method for fabricating thin film transistors

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4330363A (en) * 1980-08-28 1982-05-18 Xerox Corporation Thermal gradient control for enhanced laser induced crystallization of predefined semiconductor areas
US4925819A (en) * 1983-11-10 1990-05-15 Exxon Research & Engineering Company Method of regenerating a deactivated catalyst
US4649261A (en) * 1984-02-28 1987-03-10 Tamarack Scientific Co., Inc. Apparatus for heating semiconductor wafers in order to achieve annealing, silicide formation, reflow of glass passivation layers, etc.
US5962869A (en) * 1988-09-28 1999-10-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor material and method for forming the same and thin film transistor
JPH05299339A (ja) 1991-03-18 1993-11-12 Semiconductor Energy Lab Co Ltd 半導体材料およびその作製方法
US5079187A (en) * 1987-12-07 1992-01-07 The Regents Of The University Of California Method for processing semiconductor materials
US5174881A (en) * 1988-05-12 1992-12-29 Mitsubishi Denki Kabushiki Kaisha Apparatus for forming a thin film on surface of semiconductor substrate
US5194401A (en) * 1989-04-18 1993-03-16 Applied Materials, Inc. Thermally processing semiconductor wafers at non-ambient pressures
US5357172A (en) * 1992-04-07 1994-10-18 Micron Technology, Inc. Current-regulated field emission cathodes for use in a flat panel display in which low-voltage row and column address signals control a much higher pixel activation voltage
US5642017A (en) * 1993-05-11 1997-06-24 Micron Display Technology, Inc. Matrix-addressable flat panel field emission display having only one transistor for pixel control at each row and column intersection
JP4141508B2 (ja) 1993-12-03 2008-08-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5452396A (en) * 1994-02-07 1995-09-19 Midwest Research Institute Optical processing furnace with quartz muffle and diffuser plate
JP3059337B2 (ja) 1994-04-21 2000-07-04 シャープ株式会社 半導体装置およびその製造方法
US5796116A (en) * 1994-07-27 1998-08-18 Sharp Kabushiki Kaisha Thin-film semiconductor device including a semiconductor film with high field-effect mobility
JP3277082B2 (ja) * 1994-11-22 2002-04-22 シャープ株式会社 半導体装置およびその製造方法
US5627081A (en) * 1994-11-29 1997-05-06 Midwest Research Institute Method for processing silicon solar cells
US5827773A (en) * 1997-03-07 1998-10-27 Sharp Microelectronics Technology, Inc. Method for forming polycrystalline silicon from the crystallization of microcrystalline silicon

Patent Citations (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5768014A (en) * 1980-10-16 1982-04-26 Toshiba Corp Manufacture of semiconductor single crystal film
JPS57183020A (en) * 1981-05-06 1982-11-11 Hitachi Ltd Formation of semiconductor layer
JPS60102728A (ja) * 1983-11-09 1985-06-06 Hitachi Ltd 半導体基板の製造方法
US5753542A (en) * 1985-08-02 1998-05-19 Semiconductor Energy Laboratory Co., Ltd. Method for crystallizing semiconductor material without exposing it to air
JPS6235512A (ja) * 1985-08-09 1987-02-16 Agency Of Ind Science & Technol 半導体単結晶薄膜の製造方法
JPS63271922A (ja) * 1987-04-28 1988-11-09 Matsushita Electric Ind Co Ltd 熱処理装置
JPS63278217A (ja) * 1987-05-08 1988-11-15 Matsushita Electric Ind Co Ltd 半導体基板の製造方法
JPH02275622A (ja) * 1989-04-17 1990-11-09 Sony Corp アニール方法
JPH02283036A (ja) * 1989-04-25 1990-11-20 Seiko Epson Corp 半導体装置の製造方法
US5073698A (en) * 1990-03-23 1991-12-17 Peak Systems, Inc. Method for selectively heating a film on a substrate
JPH05218367A (ja) * 1992-02-03 1993-08-27 Sharp Corp 多結晶シリコン薄膜用基板および多結晶シリコン薄膜の作製方法
JPH05291294A (ja) * 1992-04-10 1993-11-05 Casio Comput Co Ltd 薄膜トランジスタの製造方法
JPH0778759A (ja) * 1992-12-04 1995-03-20 Semiconductor Energy Lab Co Ltd 半導体材料の製造方法および製造装置
JPH07106247A (ja) * 1993-10-06 1995-04-21 Matsushita Electric Ind Co Ltd シリコン薄膜の結晶化方法および表示装置
US6074901A (en) * 1993-12-03 2000-06-13 Semiconductor Energy Laboratory Co., Ltd. Process for crystallizing an amorphous silicon film and apparatus for fabricating the same
JPH07226374A (ja) * 1994-02-10 1995-08-22 Semiconductor Energy Lab Co Ltd 半導体作製方法
US6162667A (en) * 1994-03-28 2000-12-19 Sharp Kabushiki Kaisha Method for fabricating thin film transistors
JPH07307286A (ja) * 1994-05-13 1995-11-21 Semiconductor Energy Lab Co Ltd 半導体の作製方法
JPH08195494A (ja) * 1994-05-26 1996-07-30 Sanyo Electric Co Ltd 半導体装置，半導体装置の製造方法，薄膜トランジスタ，薄膜トランジスタの製造方法，表示装置
JPH0851076A (ja) * 1994-05-30 1996-02-20 Sanyo Electric Co Ltd 半導体装置，半導体装置の製造方法，薄膜トランジスタ ，薄膜トランジスタの製造方法，表示装置
JP2000311857A (ja) * 2000-01-01 2000-11-07 Semiconductor Energy Lab Co Ltd 半導体薄膜およびそれを用いた薄膜半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005029538A2 (en) * 2003-09-22 2005-03-31 Seok Kyun Song A plasma generating apparatus and an alignment process for liquid crystal displays using the apparatus
WO2005029538A3 (en) * 2003-09-22 2005-06-09 Seok Kyun Song A plasma generating apparatus and an alignment process for liquid crystal displays using the apparatus
TWI629381B (zh) * 2015-12-17 2018-07-11 宸鴻光電科技股份有限公司 半導體製造方法與半導體層

Also Published As

Publication number Publication date
US7183229B2 (en) 2007-02-27
TWI313059B (ja) 2009-08-01
KR20020086507A (ko) 2002-11-18
KR20080047601A (ko) 2008-05-29
US20070087492A1 (en) 2007-04-19
KR100882234B1 (ko) 2009-02-09
US20030013280A1 (en) 2003-01-16

Similar Documents

Publication Publication Date Title
WO2002047137A1 (fr) Procede de formation de couche mince a semi-conducteur, procedes de production pour dispositif a semi-conducteur et dispositif electrooptique, dispositifs utilises dans ces procedes, dispositif a semi-conducteur et dispositif electrooptique
JP4092541B2 (ja) 半導体薄膜の形成方法及び半導体装置の製造方法
TW577174B (en) Method and apparatus for forming a thin semiconductor film, method and apparatus for producing a semiconductor device, and electro-optical apparatus
JP5393726B2 (ja) 半導体装置の作製方法
JP5072157B2 (ja) 半導体装置の作製方法
JP2002231628A (ja) 半導体薄膜の形成方法及び半導体装置の製造方法、これらの方法の実施に使用する装置、並びに電気光学装置
JP4466775B2 (ja) 薄膜半導体装置の製造方法
JP2003115457A (ja) 半導体装置及びその作製方法
KR100274494B1 (ko) 박막 반도체 장치,박막 반도체 장치의 제조방법,액정표시장치,액정표시장치의 제조방법,전자기기,전자기기의 제조방법 및 박막퇴적방법
JP2002299238A (ja) 多結晶性半導体薄膜の形成方法、及び半導体装置の製造方法
JPH10189449A (ja) 結晶性半導体膜の製造方法、および薄膜トランジスタの製造方法
JP4216003B2 (ja) 半導体装置の作製方法
JP4123410B2 (ja) 半導体素子の製造方法
JP3680677B2 (ja) 半導体素子製造装置および半導体素子の製造方法
JP4547857B2 (ja) トランジスタの製造方法
JP4599734B2 (ja) 多結晶性半導体薄膜の形成方法、及び半導体装置の製造方法
JP2003100637A (ja) 半導体膜の結晶化方法、薄膜トランジスタの製造方法、電気光学装置及び電子機器
JP3881715B2 (ja) 結晶性半導体膜の形成方法、アクティブマトリクス装置の製造方法、及び電子装置の製造方法
JPH09139502A (ja) 半導体装置およびその製造方法
JP4837871B2 (ja) 半導体装置の作製方法
JP2005259818A (ja) 半導体膜の結晶化方法、薄膜トランジスタの製造方法、電気光学装置及び電子機器
JP2789168B2 (ja) 液晶表示パネル用絶縁ゲート型電界効果半導体装置の作製方法
JP2005197576A (ja) 薄膜トランジスタの製造方法、電気光学装置及び電子機器
JP2648783B2 (ja) 液晶表示パネル用絶縁ゲート型電界効果半導体装置
JP2003124231A (ja) 薄膜トランジスタの製造方法、電子機器、および電気光学装置

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): KR US

WWE Wipo information: entry into national phase

Ref document number: 10182784

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 1020027010225

Country of ref document: KR

WWP Wipo information: published in national office

Ref document number: 1020027010225

Country of ref document: KR