CN102024681B - 用于制造半导体器件的方法 - Google Patents
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Abstract
一种用于制造半导体器件(诸如CMOS、MOS、BiCMOS)的方法。该方法包括：提供具有表面区域的半导体衬底，该表面区域具有一种或多种杂质。该一种或多种杂质至少包括碳化物。该表面区域还具有上覆的氧化层。使用湿法刻蚀工艺处理表面区域，以选择性地去除上覆的氧化层并露出包括一种或多种杂质的表面区域。在小于1秒的时间周期内使表面区域经受具有范围从约300纳米至约800纳米的波长的高能电磁辐射，以使表面区域的温度升高到大于1000摄氏度，以去除设置在表面区域上的一种或多种杂质。去除高能电磁辐射以在小于1秒的时间周期内使温度降低到约300摄氏度至约600摄氏度。
Description
技术领域
本发明涉及用于制造半导体器件的方法。更具体地，本发明提供了一种对用于应变硅MOS器件的外延材料生长的半导体衬底的表面区域进行处理的方法，但应认识到本发明具有更宽的可应用范围。背景技术
集成电路从在单个硅芯片上制造少量互连器件发展为几百万个器件。传统的集成电路提供了远远超出原来设想的性能和复杂度。为了实现复杂度和电路密度(即，能够封装到给定的芯片区域上的器件的数量)的改进，最小器件的外形(也称为器件的“几何形状”)已随着每次集成电路的生产而变得更小。
增大的电路密度不仅改进了集成电路的复杂度和性能，而且为用户提供了较低成本的部件。集成电路或芯片制造设备可以价值数亿美元，甚至数十亿美元。每个制造设备均会具有特定的晶片生产量，并且每个晶片均会具有一定数量的集成于其上的电路。因此，通过将单个集成电路器件制造的更小，可以在每个晶片上制造更多的器件，从而提高制造设备的产量。由于在集成制造中所使用的每种工艺都具有限制，所以使器件更小是非常具有挑战性的。也就是说，给定的工艺通常仅减低到一定的外形尺寸，然后需要改变工艺或器件布局。另外，随着器件需要越来越快的设计，对于特定传统工艺和材料存在工艺限制。
具有基于给定外形尺寸的限制的工艺实例是用于MOS晶体管器件的外延材料的形成。这种外延材料通常被形成用于具有90纳米和以下的设计规则的器件。这些包括硅锗的外延材料通常被形成在经蚀刻的源极/漏极区内，以导致MOS器件的沟道区内的应变。不幸地，使用传统技术通常难以形成高质量的外延硅锗材料。即，随着器件尺寸的减小，会出现制造这些应变材料中的每一个的困难。传统外延结构的这些和其他限制可以在本说明书中发现并在以下更具体地描述。
鉴于此，可以看出，需要一种用于处理半导体器件的改进技术。发明内容
根据本发明，提供了对用于制造半导体器件的集成电路进行处理的技术。更具体地，本发明提供了一种对用于应变硅MOS器件的外延材料生长的半导体衬底的表面区域进行处理的方法，但应认识到本发明具有更宽的可应用范围。
在一个具体实施例中，本发明提供了一种用于制造半导体器件(例如，CMOS、MOS、BiCMOS)的方法。该方法包括：提供具有表面区域的半导体衬底，该表面区域具有一种或多种杂质。在一个具体实施例中，该一种或多种杂质至少包括碳化物。该表面区域还具有上覆的氧化层，例如，热氧化物、本征氧化物、沉积氧化物或氮氧化物。该方法包括：至少使用湿法刻蚀工艺对表面区域进行处理，以选择性地去除氧化层并露出包括一种或多种杂质的表面区域。该方法包括：在小于1秒的时间周期内使表面区域经受具有范围从约300纳米至约800纳米的波长的高能电磁辐射，以使表面区域的温度升高到大于1000摄氏度，以去除设置在表面区域上的一种或多种杂质。在一个优选实施例中，该方法包括：去除高能电磁辐射，在小于1秒的时间周期内使所述表面区域的温度降低到约300摄氏度至约600摄氏度。
在一个可替换的具体实施例中，本发明提供了一种制造半导体器件(例如，CMOS、MOS、BiCMOS)的方法。该方法包括：提供具有厚度材料的半导体衬底和设置在该厚度材料的一部分上的凹陷表面区域。在一种优选实施例中，该凹陷表面区域具有一种或多种杂质，该杂质至少包括碳化物。在具体实施例中，表面区域还具有上覆的氧化层(例如，本征氧化物、沉积氧化物、氮氧化物、热氧化物)。该方法包括：至少使用湿法刻蚀工艺来对凹陷表面区域进行处理，以选择性地去除上覆的氧化层并露出包括一种或多种杂质的凹陷表面区域。在一个具体实施例中，该方法包括：在小于1秒的时间周期内使凹陷表面区域经受具有范围从约300纳米至约800纳米的波长的高能电磁辐射，以使凹陷表面区域的温度升高到大于1000摄氏度，以去除设置在凹陷表面区域上的一种或多种杂质。在一个优选实施例中，该方法包括：去除高能电磁辐射，在小于1秒的时间周期内使所述凹陷表面区域的温度降低到约300摄氏度至约600摄氏度。
许多益处通过优于传统技术的本发明来实现。例如，该技术提供了使用取决于传统技术的工艺的简易方式。在一些实施例中，该方法在每个晶片的管芯中提供了更高的器件产量。另外，该方法提供了与传统工艺技术兼容的工艺，而没有对传统设备和工艺进行实质修改。优选地，根据具体实施例，本发明提供了一种快速热处理工艺，其降低了集成电路器件的热平衡。根据该实施例，可以实现这些益处中的一种或多种。这些和其他益处将在本说明书中更多地描述，并且以下对其进行更具体地描述。
参考以下的详细描述和附图，可以更充分地理解本发明的各种其他目的、特征和优点。附图说明
图1是根据本发明实施例的快速热处理方法的简化流程图；
图2和图3示出了根据本发明实施例的用于去除杂质的快速热处理的简化方法；
图4是根据本发明的可替换实施例的可替换的快速热处理方法的简化流程图；
图5至图9示出了根据本发明实施例的使用快速热处理方法制造集成电路器件的简化方法。具体实施方式
根据本发明的实施例，提供了对用于制造半导体器件的集成电路进行处理的技术。更具体地，本发明提供了一种对用于应变硅MOS器件的外延材料生长的半导体衬底的表面区域进行处理的方法，但应认识到本发明具有更宽的可应用范围。
参考图1，在一个具体实施例中，本发明提供了一种用于处理表面区域的方法100，其可以概述为如下步骤：
1.开始，步骤101；
2.提供(步骤103)具有表面区域的半导体衬底，该表面区域具有诸如碳化物的一种或多种杂质以及上覆的氧化层；
3.至少使用湿法刻蚀工艺来对表面区域进行处理(步骤105)，以选择性地去除上覆的氧化层并露出包括一种或多种杂质的表面区域；
4.在小于1秒的时间周期内使表面区域经受(步骤107)具有范围从约300纳米至约800纳米的波长的高能电磁辐射，以使表面区域的温度升高到大于1000摄氏度；
5.去除(步骤109)设置在表面区域上的一种或多种杂质；
6.去除(步骤111)高能电磁辐射，在小于1秒的时间周期内使所述表面区域的温度降低到约300摄氏度至约600摄氏度；
7.如果期望，则执行其他工艺(步骤113)；
8.继续其他工艺(步骤115)；以及
9.去除(步骤117)。
以上顺序的步骤提供了一种根据本发明实施例的方法。如所示出的，该方法使用包括形成诸如用于CMOS集成电路的MOS器件的集成电路器件的方式的步骤的组合。如所示出的，根据具体实施例，该方法包括使用快速热处理来去除和/或减少杂质。在不背离本文中的权利要求的范围的情况下，还可以提供其他可选项，其中，增加了步骤，去除了一个或多个步骤，或者以不同的顺序提供一个或多个步骤。本方法的其他细节可以在本说明书中发现，并且以下将对其进行更具体地描述。
图2和图3是示出了根据本发明实施例的快速表面处理工艺的方法的简化示图。如图2所示，提供了具有表面区域203的半导体衬底201。该表面区域具有一种或多种杂质。该一种或多种杂质可以包括碳化物、氢化物、氧化物、氯化物等。在一个具体实施例中，半导体衬底可以是硅晶片、绝缘衬底上硅等。另外，半导体衬底可以具有部分制造于其上的器件。如所示出的，半导体衬底具有上覆的氧化层205，其在一个具体实施例中可以是本征氧化层。该方法包括使表面区域经受湿法刻蚀工艺以去除上覆的氧化层并露出一种或多种杂质。在一个具体实施例中，湿法刻蚀工艺至少使用氢氟酸物种。
如图3所示，该方法包括使包括一种或多种杂质301的表面区域经受高能电磁辐射310。在一个具体实施例中，该高能电磁辐射使用提供约300nm至约800nm的单一波长的适当闪光灯。优选地，高能电磁辐射在小于一秒的时间周期内使包括一种或多种杂质的表面区域的温度升高到1000摄氏度。在一个优选实施例中，向表面区域从表面开始至3um或以下的深度提供高能电磁辐射，以去除一种或多种杂质。在一个具体实施例中，一旦去除高能电磁辐射，表面区域的温度在一秒或更短的时间内就会降低至约300摄氏度至约600摄氏度。
在一个具体实施例中，对经受高能量电磁辐射之后的表面区域进行外延生长工艺。外延工艺在半导体衬底的表面区域中提供晶体物种，例如，硅、锗、硅和锗的混合物等。当然，可以存在其他变化、改进和替换。
参考图4，在可替换的具体实施例中，本发明提供了一种用于制造诸如应变硅MOS器件的半导体器件的方法400，其被概述为如以下步骤。
1.在开始处开始处理，步骤401；
2.提供(步骤403)具有厚度材料的半导体衬底和设置在该厚度材料的一部分上的凹陷表面区域(具有一种或多种杂质)；
3.至少使用湿法刻蚀工艺对凹陷表面区域进行处理(步骤405)，以选择性地去除氧化层并露出包括一种或多种杂质的凹陷表面区域；
4.在小于1秒的时间周期内使表面区域经受(步骤407)具有范围从约300纳米至约800纳米的波长的高能电磁辐射，以使表面区域的温度升高到大于1000摄氏度；
5.去除(步骤409)设置在凹陷表面区域上的一种或多种杂质；
6.去除(步骤411)高能电磁辐射，在小于1秒的时间周期内使凹陷表面区域的温度降低到约300摄氏度至约600摄氏度；
7.如果期望，则执行(步骤413)其他工艺；
8.继续(步骤415)其他工艺；以及
9.结束(步骤417)。
以上顺序的步骤提供了一种根据本发明实施例的方法。如所示出的，该方法使用包括形成诸如用于CMOS集成电路的MOS器件的集成电路器件的方式的步骤的组合。如所示出的，根据具体实施例，该方法包括使用快速热处理以去除和/或减少杂质。在不背离本文中的权利要求的范围的情况下，还可以提供其他可选项，其中，增加了步骤，去除了一个或多个步骤，或者以不同的顺序提供一个或多个步骤。本方法的其他细节可以在本说明书中发现，并且以下将对其进行更具体地描述。
图5至图9是示出了根据本发明实施例的用于制造应变硅CMOS器件的方法的简化截面视图。这些示图仅仅是实例，其不应过度地限制本文中权利要求的范围。本领域的普通技术人员会认识到许多变化、替换和改进。如所示出的，本方法示出了半导体集成电路器件(例如，CMOS)，该器件包括PMOS 510和NMOS 520器件区域。该方法包括提供半导体衬底501，例如，硅、绝缘体上硅、外延硅。该方法包括形成第一阱区503(例如，N型阱)和第二阱区505(例如，P型阱)。包括浅沟槽隔离氧化物507的场隔离氧化物区域被设置在衬底上的有源区之间。当然，可以存在其他变化、改进和替换。
在一个具体实施例中，该方法包括形成覆盖包括第一阱区和第二阱区的半导体衬底的介电层509，例如，二氧化硅、氮化硅、氮氧化硅。该方法形成覆盖介电层的多晶硅栅极层511。可以使用包括掺杂的多晶硅、原位掺杂多晶硅、和/或其已结晶的非晶硅的适当技术来形成多晶硅栅极层。当然，可以存在其他变化、改进和替换。
在一个具体实施例中，该方法形成覆盖多晶硅栅极层的硬掩模513。该硬掩模通常由诸如二氧化硅、氮化硅、这两者的化合物等的适当材料制成。该方法对包括硬掩模层的多晶硅栅极层进行图样化，以形成覆盖第一阱区内的第一沟道区的包括第一边缘603的第一栅极结构601和覆盖第二阱区内的第二沟道区的包括第二边缘的第二栅极结构605。如所示出的，第一栅极结构对应于PMOS器件区域510，以及第二栅极结构对应于NMOS器件区域520。PMOS器件区域还包括轻掺杂区域519，其通常通过注入和/或其他适当的技术来提供。NMOS器件区域还包括轻掺杂区域521，其通常通过注入和/或其他适当的技术来提供。
在一个优选实施例中，该方法形成衬垫层(liner layer)607，其覆盖第一栅极结构和第二栅极结构并覆盖在第一阱区内的第一源极/漏极区和在第二阱区内的第二源极/漏极区。在一个优选实施例中，根据实施例，衬垫层包括TEOS材料和/或其他适合的材料。在一个优选实施例中，TEOS层具有约100埃或以上或者150埃以上的厚度，以作为适合的衬垫。可以使用诸如化学气相沉积、常压化学气相沉积、等离子体增强化学气相沉积等的适当技术来沉积TEOS。当然，特定厚度以及其他因素将取决于特定实施例。在一个优选实施例中，衬垫层围绕NMOS和PMOS器件区域的整个表面区域，其包括源极/漏极区、栅极结构、隔离结构和其他露出的表面区域。当然，可以存在其他变化、改进和替换。
在一个具体实施例中，该方法形成覆盖衬垫层的间隔物介电层。该方法包括对间隔物介电层进行图样化以在包括第一边缘的第一栅极结构上形成第一侧壁间隔物结构609，以及在包括第二边缘的第二栅极结构上形成第二侧壁间隔物结构611，同时将衬垫层607的一部分用作如由图6的简化示图所示的阻挡层。介电层可以是氧化物、氮化物、氧化硅/氮化硅/氧化硅的组合、氧化硅/氮化硅的组合、或者其他足够厚度的适当材料。根据优选实施例，介电层还基本上是无小孔的。在优选实施例中，介电层小于300埃。当然，可以存在其他变化、改进和替换。
在一个优选实施例中，再次参考图6的简化示图，该方法至少在图样化间隔物介电层期间保持覆盖第一源极/漏极区和第二源极/漏极区的衬垫层。该方法使用覆盖第二阱区的掩蔽层613来保护包括第二栅极结构的第二阱区。如所示出的，根据具体实施例，掩蔽层可以是任何适合的光刻材料，诸如光刻胶和/或其他类似的材料。如所示出的，根据具体实施例，掩蔽材料保护包括浅沟槽隔离物的一部分的NMOS器件区域，该浅沟槽隔离物使NMOS区域与PMOS区域分离。
现在，该方法使用掩蔽层和第一侧壁间隔物作为保护层来对邻近于第一栅极结构的第一源极区和第一漏极区进行蚀刻。覆盖PMOS器件区域和一部分浅沟槽隔离物的衬垫层的一部分被去除。根据具体实施例，蚀刻发生在第一源极/漏极区，其基本上是硅基的，而介电材料的其他部分用作掩蔽材料。使用等离子体蚀刻工艺来进行蚀刻以形成凹陷区域701。接下来，该方法除去覆盖在第二阱区的掩蔽层，而露出覆盖第二阱区的衬垫层705的一部分。
在一个具体实施例中，凹陷表面区域具有一种或多种杂质，其至少包括碳化物。在一个具体实施例中，表面区域具有上覆的氧化层。在一个具体实施例中，该方法包括：至少使用湿法刻蚀工艺来处理凹陷表面区域，以选择性地去除上覆的氧化层并露出包括一种或多种杂质的凹陷表面区域。在一个具体实施例中，该方法在小于1秒的时间周期内使凹陷表面区域经受高能电磁辐射，以使表面区域的温度升高到大于1000摄氏度，以去除设置在凹陷表面区域上的一种或多种杂质。在一个优选实施例中，该方法包括：去除激光处理工艺以在小于1秒的时间周期内使温度降低到约300摄氏度至约600摄氏度。
参考图8，根据一个具体实施例，该方法将硅锗填充材料801选择性地沉积到第一源极区和第二漏极区中，以填充经蚀刻的第一源极区和经蚀刻的第一漏极区。在一个优选实施例中，硅锗填充材料的沉积发生，同时将覆盖第二阱区的衬垫层的一部分705用作掩蔽材料。在一个优选实施例中，硅锗填充材料使在第一源极区与第一漏极区之间的第一沟道区处至少由在第一源极区和第一漏极区中形成的硅锗材料以压缩模式发生应变。
在一个优选实施例中，该方法包括自对准硅凹陷蚀刻(recess etch)，其可以包括在PMOS源极区和漏极区上的衬料TEOS蚀刻步骤和单晶硅蚀刻步骤。该方法还包括光刻胶除去和SiGe外延生长。根据具有实施例，由于外延生长仅能够在露出的硅表面上生长，所以其仅能够生长在PMOS的源极区和漏极区上，而二氧化硅、氮化硅等材料的其他区域仍然没有硅锗支撑材料(bearing material)。
在一个优选实施例中，硅锗填充材料是单晶的，并且使用外延反应器来沉积。根据一个具体实施例，硅/锗之比为10％比20％。经蚀刻的源极区和经蚀刻的漏极区中的每一个均耦合至栅极结构。如所示出的，该器件具有至少源自在经蚀刻的源极区和经蚀刻的漏极区中形成的硅锗材料的在填充的源极区与填充的漏极区之间的应变沟道区。该器件还具有轻掺杂的漏极区或注入区，其在凹陷区域中生长硅/锗材料之前被形成。当然，可以存在其他变化、改进和替换。
参考图9，根据具体实施例，该方法除去衬垫层的任何剩余部分。在除去衬垫层的同时，该方法除去硬掩模材料，其可以从多晶硅栅极结构中选择性地去除。根据实施例，转化为硅化物的材料901(例如，钛、钨、钴、镍、铂等)可以被设置为覆盖多晶硅栅极结构、以及PMOS和NMOS器件结构的其他有源部分，例如，源极/漏极区。
在一个优选实施例中，可以通过沉积SiO2层以及通过光掩模图样并且如果期望则通过蚀刻选择性地去除SiO2层来形成硅化物阻挡层。在一个具体实施例中，该方法包括自对准硅化(silicidation)工艺，仅仅作为实例，该自对准硅化工艺通过沉积诸如镍(Ni)、钴(Co)、钛(Ti)等的某些难熔金属，接着沉积氮化钛(TiN)保护层来实现。在一个具体实施例中，该方法包括快速热退火(RTA)，其紧接着通过湿式除去(wetstrip)来去除任何未反应金属来实现。然后，根据一个具体实施例，可以应用第二RTA，以完成硅化物相变。然后，通过例如等离子体增强化学气相沉积(PECVD)或其他适合的技术，使具有高张应力的SiNx膜沉积到结构上。氮化硅膜的厚度范围在约200埃至1200埃之间，并且被设置为覆盖NMOS器件以在NMOS沟道区中以拉伸模式发生应变。
在一个具体实施例中，该方法还包括形成覆盖整个PMOS和NMOS器件结构的层间介电材料。在一个优选实施例中，接着，沉积诸如硼磷硅玻璃(BPSG)、硼硅玻璃(BSG)、磷硅玻璃(PSG)或高密度等离子体(HDP)膜的层间电介质，接着沉积PECVD氧化物层。根据具体实施例，层间电介质可以是单一材料、多个层的组合等。该方法还包括接触图样和结构，被执行以在应变硅上完成PMOS和NMOS集成。当然，可以存在其他变化、改进和替换。
尽管以上对MOS器件进行了描述，但是可以存在其他变化、改进和替换。还应理解，本文所描述的实例和实施例是仅出于说明的目的，以及对于本领域的技术人员，将想到关于其的各种改进或变化，并且这些改进或变化将包括在此申请的精神和范围以及所附权利要求的范围内。
Claims (22)
1.一种用于制造半导体器件的方法，所述方法包括：
提供具有表面区域的半导体衬底，所述表面区域具有一种或多种杂质，所述一种或多种杂质至少包括碳化物，所述表面区域具有上覆的氧化层；
选择性地去除所述氧化层，并露出包括所述一种或多种杂质的所述表面区域；
在小于1秒的时间周期内使所述表面区域经受具有范围从300纳米至800纳米的波长的高能电磁辐射，以使所述表面区域的温度升高到大于1000摄氏度，以去除设置在所述表面区域上的所述一种或多种杂质；
去除所述高能电磁辐射，在小于1秒的时间周期内使所述表面区域的温度降低到300摄氏度至600摄氏度。
2.根据权利要求1所述的方法，其中，所述一种或多种杂质包括氧化物。
3.根据权利要求1所述的方法，其中，在所述表面区域经受所述高能电磁辐射时，所述表面区域被保持在氩气环境下。
4.根据权利要求1所述的方法，其中，向所述表面区域从表面起至3微米的深度提供高能电磁辐射。
5.根据权利要求1所述的方法，其中，所述表面区域是经蚀刻的区域。
6.根据权利要求5所述的方法，其中，还包括向所述经蚀刻的区域外延硅锗材料的步骤。
7.根据权利要求1所述的方法，其中，所述上覆的氧化层为本征氧化物。
8.根据权利要求1所述的方法，其中，所述高能电磁辐射的特征在于是单一波长的光。
9.根据权利要求1所述的方法，其中，所述一种或多种杂质包括氯化物。
10.根据权利要求1所述的方法，其中，所述一种或多种杂质包括氢化物。
11.根据权利要求1所述的方法，其中，使用闪光灯提供所述高能电磁辐射。
12.一种用于制造半导体器件的方法，所述方法包括：
提供具有厚度材料的半导体衬底和设置在所述厚度材料的一部分上的凹陷表面区域，所述凹陷表面区域具有一种或多种杂质，所述一种或多种杂质至少包括碳化物，所述表面区域具有上覆的氧化层；
选择性地去除所述氧化层并露出包括所述一种或多种杂质的所述凹陷表面区域；
在小于1秒的时间周期内使所述凹陷表面区域经受具有范围从300纳米至800纳米的波长的高能电磁辐射工艺，以使所述凹陷表面区域的温度升高到大于1000摄氏度，以去除设置在所述凹陷表面区域上的所述一种或多种杂质；
去除所述高能电磁辐射，在小于1秒的时间周期内使所述凹陷表面区域的温度降低到300摄氏度至600摄氏度。
13.根据权利要求12所述的方法，其中，所述一种或多种杂质包括氧化物。
14.根据权利要求12所述的方法，其中，在所述高能电磁辐射工艺期间，所述凹陷表面区域被保持在氩气环境下。
15.根据权利要求12所述的方法，其中，向所述凹陷表面区域从表面起至3微米的深度提供高能电磁辐射。
16.根据权利要求12所述的方法，其中，所述凹陷表面区域是经蚀刻的区域。
17.根据权利要求16所述的方法，其中，还包括向所述经蚀刻的区域外延硅锗材料的步骤。
18.根据权利要求12所述的方法，其中，所述上覆的氧化层为本征氧化物。
19.根据权利要求12所述的方法，其中，所述高能电磁辐射工艺的特征在于单一波长的光。
20.根据权利要求12所述的方法，其中，所述一种或多种杂质包括氯化物。
21.根据权利要求12所述的方法，其中，所述一种或多种杂质包括氢化物。
22.根据权利要求12所述的方法，其中，使用闪光灯提供所述高能电磁辐射。
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