JP4411907B2 - 半導体装置の製造方法 - Google Patents

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Description

この発明は半導体装置の製造方法に関する。更に、具体的には、ゲート絶縁膜の形成方法を含む半導体装置の製造方法に関するものである。
一般に、半導体装置のゲート絶縁膜の工程において、Ｓｉ基板上に熱酸化膜を形成することが多いが、この熱酸化膜の形成の際、熱酸化膜と、Ｓｉ基板との界面付近に、わずかに構造欠陥が発生する場合がある。この構造欠陥は、Ｓｉ基板に近い酸化膜中に作る固定電荷や、Ｓｉ界面近傍のダングリングボンド（未結合手）に由来した界面準位を発生させる。一般に、界面準位は、半導体デバイスの特性劣化を引き起こすと考えられるため、界面準位を低下させる必要がある。このため、熱酸化膜と、Ｓｉ基板との界面状態を改善するため、熱酸化膜形成後、比較的高温のアニールを行う方法が考えられている。
また、近年、半導体装置の高度集積化、微細化に伴い、トランジスタのゲート絶縁膜においても薄膜化が進められている。このように、ゲート絶縁膜が薄膜化すると、従来のＳｉＯ２からなるゲート絶縁膜では、リーク電流が増大し、無視できない値となる。そこで、リーク電流の増大を抑えるため、ＳｉＯ２膜表面を窒化し、ゲート絶縁膜表面を酸窒化膜とする方法が取られている。また、特に、ｐＭＯＳにおいては、このように、窒素を充填した酸化膜を用いることにより、同時に、ゲート電極中のボロンの突き抜け防止を図ることもできる。
このような、窒素を酸化膜中に導入し、ゲート絶縁膜を形成する方法としては、熱酸化膜形成の後、ＮＯや、Ｎ２Ｏや、ＮＨ３等の窒素を含む雰囲気中で熱処理を加えることにより、熱酸化膜の表面を窒化する方法がある。この方法によれば、ＳｉＯ２膜表面を窒化してリーク電流の防止等を図ると共に、熱処理を加えることにより、同時に、Ｓｉ基板と、熱酸化膜との界面状態を改善することができる。また、他の方法として、熱酸化膜形成後にプラズマ窒化を行い、熱酸化膜表面に窒素を添加する方法がある（例えば、特許文献１〜４参照）。
特開平７−３０１１４号公報 特開平１０−３２１８６２号公報 特開平１１−３４０２３８号公報 特開平２００２−２８０５６０号公報
しかし、上述のように、ＮＯ等の雰囲気中で、熱酸化膜を窒化する方法を用いる場合、窒素の導入温度が比較的高温となる。このように高温の処理を行う場合には、本来、界面付近に導入させたくない窒素が、界面付近にまで再拡散してしまう場合がある。窒素は、熱酸化膜と、Ｓｉ基板との界面付近に存在する場合には、界面準位を増加させる原因となるため、問題である。特に、ＮＢＴＩ（Negative Bias Temperature Instability）においては、ゲート絶縁膜中の窒素分布が、デバイス特性に大きな影響を与えるため、デバイス特性の劣化の大きな要因となってしまう。
また、プラズマ窒化を用いる場合には、熱酸化膜中の酸素を、窒素で置き換えながら、窒化が進むため、比較的低温での窒化が可能である。しかし、熱酸化膜と、Ｓｉ基板との界面においては、比較的悪い界面が構築されやすく、界面準位を増加させる原因となってしまう。
ウェーハプロセスで、ゲート絶縁膜の膜圧が異なる構造を有するデバイスを、同時に形成する場合、基板上にレジストの塗布と、剥離とを繰り返す必要がある。このため、ゲート絶縁膜の界面に大きなダメージを与え、界面準位を増加させることになる。
また、近年、消費電力の低減と、リーク電流防止のため、ゲート絶縁膜として、高誘電率膜を用いる場合が増加している。この場合には、高誘電率膜と、Ｓｉ基板との間に、形成される界面ゲート絶縁膜は、ＩＦＬ（Interfacial Layer）と称される非常に薄い膜である場合が多い。特に、このように薄い膜の場合、膜中の界面の割合いが大きいため、より界面準位の影響を受けやすく、界面準位の低減を図るためには、より高信頼な薄膜の形成が必要である。
従って、この発明は、窒素の界面付近への拡散を抑えつつ、良好な界面状態のゲート絶縁膜を形成することができるように改良した半導体装置の製造方法を提案するものである。
この発明の半導体装置の製造方法は、
基板に、窒素を含む絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上から、フラッシュランプを用いて、約５００msec以下の熱処理を行う熱処理工程と、
前記ゲート絶縁膜上に、ゲート電極を形成するゲート電極形成工程と、
を備えるものである。
この発明においては、ゲート絶縁膜として、窒素を含む絶縁膜を形成した後、フラッシュランプを用いて５００msec以下の熱処理を行う。これによれば、絶縁膜と、Ｓｉ基板との界面付近に、高温短時間の熱処理を施すことができるため、界面状態を良好にすることができる。一方、熱処理は、極短時間であるため、Ｓｉ基板との界面付近に、Ｎが拡散するのを抑えることができ、Ｎの再拡散により、界面準位の増加を抑えることができる。
以下、図面を参照して本発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を簡略化ないし省略する。
実施の形態．
図１は、この発明の実施の形態における半導体装置１００を説明するための断面模式図である。
図１に示すように、半導体装置１００において、Ｓｉ基板２には、ＳＴＩ（Shallow Trench Isolation；素子分離領域）４が形成され、ＳＴＩ４により分離された領域には、ウェル６が形成されている。また、Ｓｉ基板２上には、ゲート絶縁膜１０として、ＳｉＯ２膜１２と、ＳｉｘＮ（１−ｘ）膜１４とが積層されている。また、ＳｉｘＮ（１−ｘ）膜１４上には、ゲート電極１６が形成されている。ゲート電極１６及び、ゲート絶縁膜１０の側面には、サイドウォール１８が形成されている。
Ｓｉ基板２表面付近のゲート絶縁膜１０より外側の部分には、比較的不純物濃度の低い不純物拡散層であるエクステンション２０が形成されている。また、エクステンション２０と、ウェル６との界面におけるｐｎ接合を包含するようにしてＨａｌｏ２２が形成されている。また、Ｓｉ基板２の、エクステンション２０の外側、かつ、サイドウォール１８より外側部分には、比較的不純物濃度の高い不純物拡散層であるソース/ドレイン２４が形成されている。
Ｓｉ基板２上には、ゲート電極１６、サイドウォール１８を埋め込むようにして、層間絶縁膜２６が形成されている。層間絶縁膜２６には、それぞれ、ソース/ドレイン２４に接続するコンタクトプラグ２８が形成されている。
以上のように構成された半導体装置１００は、従来の半導体装置と、構造的には類似する。しかし、半導体装置１００においては、ゲート絶縁膜１０は、ＳｉＯ２膜１２と、ＳｉｘＮ（１−ｘ）膜１４との積層構造となっている。また、ＳｉｘＮ（１−ｘ）膜１４からのＳｉＯ２膜１２へのＮの拡散を抑える製造方法をとることにより、ＳｉＯ２膜１２と、Ｓｉ基板２との界面付近には、Ｎの混入が抑えられた状態となっている。
図２は、この発明の実施の形態における半導体装置１００の製造方法を説明するためのフロー図である。また、図３〜図８は、半導体装置１００の各製造工程における状態を説明するための断面模式図である。
以下、図１〜図８を参照して、この発明の実施の形態における半導体装置１００の製造方法について詳細に説明する。
まず、図３に示すように、Ｓｉ基板２上に、ＳＴＩ４を形成して、Ｓｉ基板２を活性領域ごとに分離し（ステップＳ１０２）、その後、Ｓｉ基板２上に、犠牲酸化膜３０を形成する（ステップＳ１０４）。次に、犠牲酸化膜３０を介して、不純物の注入を行うことにより、ウェル６を形成する（ステップＳ１０６）。ウェル６形成後、酸化膜形成前の基板の洗浄をおこなう（ステップＳ１０８）。ここでの洗浄には、ウェットエッチングによる犠牲酸化膜３０の除去の工程と、自然酸化膜の除去の工程とが含まれる。
次に、図４に示すように、Ｓｉ基板２上に、ＳｉＯ２膜１２を形成する（ステップＳ１１０）。ＳｉＯ２膜１２は、リーク電流、消費電力等を考慮し、必要な膜厚に形成する。その後、図５に示すように、ＳｉＯ２膜１２上に、ＳｉｘＮ（１−ｘ）膜１４を形成する（ステップＳ１１２）。ここで、ＳｉｘＮ（１−ｘ）膜１４は、Ｓｉ２Ｃｌ６と、ＮＨ３との交互供給ＣＶＤ（Chemical Vapor Deposition）により形成する。
次に、可視光領域を主の成分とするフラッシュランプを用いてアニールを行う（ステップＳ１１４）。ここでは、アニールの温度を約１０００℃程度とし、アニール時間は、約１msec程度の極短時間とする。この瞬間的な熱処理により、界面付近のみを実効的に１０００℃程度に上げることができ、Ｓｉ基板２と、ＳｉＯ２膜１２との界面を改質することができる。また、この時、極短時間のアニールであるため、ＳｉＯ２膜１２上部に形成された、ＳｉｘＮ（１−ｘ）膜１４からのＮの再拡散は避けることができる。
次に、図６に示すように、ＳｉｘＮ（１−ｘ）膜１４上に、ゲート電極１６の材料膜として、ポリシリコン膜を形成する（ステップＳ１１６）。その後、ポリシリコン膜１６に、不純物を注入する（ステップＳ１１８）。
次に、図７に示すように、ポリシリコン膜を加工し、ゲート電極１６を形成する（ステップＳ１２０）。ここでは、ポリシリコン膜１６上に、リソグラフィ技術によりレジストマスクを形成し、これをマスクとしてポリシリコン膜１６をエッチングすることにより、所望のゲート長のゲート電極１６を形成する。その後、ＳｉｘＮ（１−ｘ）膜１４、ＳｉＯ２膜１２をエッチングし、ゲート絶縁膜１０を形成する（ステップＳ１２２）。ここでは、ゲート電極１６の加工と同様にレジストマスクをマスクとして、ＳｉｘＮ（１−ｘ）膜１４及びＳｉＯ２膜１２をエッチングすることにより、ゲート電極１６と同じ幅に加工する。レジストマスクは、この後、除去する。
次に、ゲート電極１６をマスクとして、Ｓｉ基板２にイオン注入し、エクステンション２０を形成する（ステップＳ１２４）。更に、ゲート電極１６をマスクとし、エクステンション２０とは逆の型のイオンを注入し、エクステンション２０とウェル６との界面を包含するように、Ｈａｌｏ２２を形成する（Ｓ１２６）。
次に、図８に示すように、ゲート電極１６及びゲート絶縁膜１０の側面にサイドウォール１８を形成する（ステップＳ１２８）。ここでは、まず全面にＳｉＯ２膜や、ＳｉＮ膜等を堆積して、エッチバックを行う。これにより、ＳｉＯ２膜等が、ゲート電極１６及びゲート絶縁膜１０側面にのみ残り、サイドウォール１８が形成される。
次に、ゲート電極１６及びサイドウォール１８をマスクとして、イオン注入を行うことにより、比較的不純物濃度の高い拡散層であるソース/ドレイン２４を形成する（ステップＳ１３０）。ここで注入するイオンは、エクステンション２０形成の際に注入したイオンと同じイオンである。
次に、ゲート電極１６、サイドウォール１８等を埋め込むようにして、層間絶縁膜２６を形成する（ステップＳ１３２）。その後、コンタクトプラグ２８を形成する（ステップＳ１３４）。コンタクトプラグ２８は、層間絶縁膜２６表面から、ソース/ドレイン２４上面にまで、層間絶縁膜２６を貫通するコンタクトホールを形成し、このホール内に、導電部材を埋め込むことにより形成される。
以上のようにして、図１に示すような半導体装置１００を得ることができる。
以上説明したように、実施の形態１によれば、ゲート絶縁膜１０として、ＳｉＯ２膜１２と、ＳｉｘＮ（１−ｘ）膜１４とを積層して用いる。これにより、ＳｉＯ２膜１２とＳｉ基板２との界面付近に、Ｎが混入するのを抑えることができる。また、ここで、ＳｉｘＮ（１−ｘ）膜１４形成後の熱処理は、フラッシュランプを用いて行う。ここで、フラッシュランプを用いることにより、約１msecの短時間に、１０００℃程度の高温の熱処理を行うことができる。これにより、ＳｉＯ２膜１２とＳｉ基板２との界面付近を、実効的に１０００℃程度に上げることができるため、良好な界面を形成することができる。また、熱処理は、約１msec程度の瞬間的なものであるため、ＳｉｘＮ（１−ｘ）膜１４から、ＳｉＯ２膜へ、Ｎが拡散するのを抑えることができる。また、界面付近にＮが拡散しないため、ＮＢＴＩ（Negative Bias Temperature Instability）も良好となる。
図９は、半導体装置１００のトランジスタ特性のうち、ゲートリークの測定結果と、界面準位とについて示したグラフである。グラフ中、左側は、フラッシュランプを用いていない場合について示し、右側は、フラッシュランプを用いた場合について示す。また、棒グラフは、ＮＢＴＩを示し、黒丸でプロットした線グラフは、界面準位を示す。
図９に示すように、従来の、フラッシュランプを用いていない場合に比べ、実施の形態１のように、フラッシュランプを施したデバイスは、ゲートリーク電流も、界面準位も、低下していることがわかる。このように、実施の形態１によれば、デバイス特性の良好な半導体装置を得ることができる。
なお、この実施の形態においては、ＳｉＯ２膜上に、ＳｉｘＮ（１−ｘ）膜１４を形成する場合について説明した。しかし、この発明において、ゲート絶縁膜は、ＳｉＯ２膜と、ＳｉｘＮ（１−ｘ）膜１４との積層構造に限るものではない。ゲート絶縁膜としては、窒素を含む絶縁膜単層のものであってもよい。具体的に、例えば、プラズマ酸化膜等、比較的低温で形成された、窒素の添加された酸化膜等が考えられる。この場合にも、窒化処理を比較的低温で行った後、フラッシュランプにより極短時間のアニールを施すことにより、界面の状態を改善しつつ、Ｎの拡散を回避することができる。従って、界面準位と、リーク電流の低い、デバイス特性の良好な半導体装置を得ることができる。
また、実施の形態１においては、ＳｉｘＮ（１−ｘ）膜１４形成後の熱処理について、フラッシュランプを用いて、熱処理温度を約１０００℃程度、処理時間を約１msecとする場合について説明した。しかし、この発明は、この温度、あるいは、処理時間に限るものではない。例えば、処理時間は、膜厚を考慮して決定すればよいが、Ｎの拡散を回避するため、約５００msec以下の短時間の熱処理とすることが好適である。
また、実施の形態１においては、１の基板上に、１のトランジスタを形成する場合について説明した。しかし、この発明は、これに限るものではなく、１の基板上に、複数のトランジスタを形成するものであっても良い。また、この複数のトランジスタは、ｐＭＯＳ、ｎＭＯＳが混在するものであってもよい。この場合には、それぞれのトランジスタに必要な、ゲート絶縁膜の膜厚等を考慮し、マスキング工程等を行いながら、各膜の形成を行えばよい。
また、この発明において、半導体装置の構造、各膜の形成方法、形成材料等は、実施の形態１において説明したものに限るものではない。これらは、この発明の範囲内において、適宜選択すればよい。例えば、実施の形態１においては、ゲート電極１０として、ポリシリコン膜を用いたが、この発明においては、これに限るものではなく、アモルファスシリコンや、シリコンゲルマニウム膜、あるいは、金属等を用いるものであってもよい。
実施の形態２．
図１０は、この発明の実施の形態２における半導体装置２００を説明するための断面模式図である。
図１０に示すように，半導体装置２００は、実施の形態１における半導体装置１００と類似するものである。
但し、半導体装置１００において、ゲート絶縁膜１０が、ＳｉＯ２膜１２と、ＳｉｘＮ（１−ｘ）膜１４との積層構造であったのに対して、半導体装置２００におけるゲート絶縁膜１０は、ＳｉＯ２膜１２と、高誘電率膜であるＨｆＯ２膜４０と、ＳｉｘＮ（１−ｘ）膜１４との３層により構成されている。また、ここで、ＳｉＯ２膜１２の膜厚は、約０．２〜１．０nm程度の薄いものである。
図１１は、この発明の実施の形態２における半導体装置２００の製造方法について説明するためのフロー図である。また、図１２は、半導体装置２００の製造過程における状態を説明するための断面模式図である。
半導体装置２００の製造方法は、半導体装置１００の製造方法と類似するものである。しかし、上述したように、半導体装置２００においては、ゲート絶縁膜１０が、ＨｆＯ２４０を含む３層により構成されているため、この部分において、半導体装置１００の製造方法とは、ことなるものである。
具体的な製造方法として、まず、実施の形態１のステップＳ１０２〜Ｓ１１０と同様のステップを行うことにより、図４に示すように、Ｓｉ基板２上に、ＳｉＯ２膜１２を形成する（ステップＳ２０２〜Ｓ２１０）。但し、ここでは、ＳｉＯ２膜１２は，界面ゲート絶縁膜として、膜厚０．２〜１．０nm程度の非常に薄いものとする。
その後、ＳｉＯ２膜１２上に、ＨｆＯ２膜４０を形成する（ステップＳ２１２）。ここでは、ＨｆＯ２膜４０は、ＡＬＤ（Atomic Layer Deposition）法を用いて形成する。その後、実施の形態１のステップＳ１１２と同様に、ＨｆＯ２膜４０上に、ＳｉｘＮ（１−ｘ）膜１４を形成する（ステップＳ２１４）。
その後、実施の形態１のステップＳ１１４と同様に、フラッシュランプを用いたアニールを行う（ステップＳ２１６）。ここでのフラッシュランプアニールも、瞬間的に、Ｓｉ基板２と、ＳｉＯ２膜１２との界面を約１０００℃の高温にするため良好な界面とすることができる。一方、熱処理時間は、約１msec程度の短時間とすることで、Ｎの再拡散を抑えることができる。
その後、実施の形態１のステップＳ１１６〜Ｓ１３４と同様に、ゲート電極の形成、加工等を行うことにより（ステップＳ２１８〜Ｓ２３６）、半導体装置２００を得ることができる。
以上説明したように、実施の形態２においては、ゲート絶縁膜１０として、薄いＳｉＯ２膜１２、ＨｆＯ２膜４０、ＳｉｘＮ（１−ｘ）膜１４の３層構造の絶縁膜を用いた。また、このゲート絶縁膜形成後、フラッシュランプを用いた極短時間のアニールを行う。フラッシュランプを用いることにより、界面を改質すると共に、ＳｉＯ２膜１２と、Ｓｉ基板２との界面に、Ｎが拡散するのを抑えることができる。
なお、実施の形態２においては、高誘電率膜としてＨｆＯ２膜４０を用いた。しかし、この発明において高誘電率膜は、これに限るものではない。高誘電率膜は、一般に、シリコン酸化膜より比誘電率の高い膜であり、具体的には、例えば、チタン酸化物、ジルコニウム酸化物、ランタン酸化物、タンタル酸化物、アルミナ酸化物、ハフニウム酸化物等があげられる。また、これらの１種類の膜でなく、これらのうち、複数種類の高誘電率膜を積層したものであってもよい。
また、この実施の形態２においては、ＨｆＯ２膜４０上に、薄くＳｉｘＮ（１−ｘ）膜１４を形成したゲート絶縁膜１０を用いた。しかし、この発明において、ゲート絶縁膜１０は、これに限るものではなく、ＳｉＯ２膜１２と、ＨｆＯ２膜４０との２層のものであってもよい。また、ＳｉＯ２膜１２としては、表面を窒化させた、ＳｉＯＮ膜を用いてもよい。この場合にも、ＳｉＯＮ膜の表面付近の窒素が、界面付近に拡散するのを抑えることができる。
また、フラッシュランプによるアニールは、ゲート絶縁膜１０として、ＳｉｘＮ（１−ｘ）膜１４を形成した後に行った。しかし、この発明においては、これに限るものではなく、例えば、ＨｆＯ２膜４０を形成した後、ＳｉｘＮ（１−ｘ）膜１４形成前に、行うものであっても良い。
その他の部分は、実施の形態１と同様であるから説明を省略する。
なお、例えば、実施の形態１のステップＳ１１０〜Ｓ１１２、あるいは、実施の形態２のステップＳ２１０〜Ｓ２１４を実行することにより、この発明のゲート絶縁膜形成工程が実行され、ステップＳ１１４あるいはステップＳ２１６を実行することにより、この発明の熱処理工程が実行される。また、例えば、実施の形態１のステップＳ１１６〜Ｓ１２０、あるいは、実施の形態２のステップＳ２１８〜Ｓ２２２を実行することにより、この発明のゲート電極形成工程が実行される。
また、例えば、実施の形態１のステップＳ１１０、Ｓ１１２を実行することにより、それぞれ、この発明の酸化膜形成工程、窒化膜形成工程が実行される。例えば、実施の形態２のステップＳ２１０、Ｓ２１２、Ｓ２１４を実行することにより、それぞれ、この発明の酸化膜形成工程、高誘電率膜形成工程、窒化膜形成工程が実行される。
この発明の実施の形態１における半導体装置を説明するための断面模式図である。 この発明の実施の形態１における半導体装置の製造方法を説明するためのフロー図である。 この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態１における半導体装置と、従来の方法により形成した半導体装置のデバイス特性を比較するためのグラフである。 この発明の実施の形態２における半導体装置を説明するための断面模式図である。 この発明の実施の形態２における半導体装置の製造方法を説明するためのフロー図である。 この発明の実施の形態２における半導体装置の製造過程における状態を説明するための断面模式図である。
符号の説明
１００、２００ 半導体装置
２ Ｓｉ基板
４ ＳＴＩ
６ ウェル
１０ ゲート絶縁膜
１２ ＳｉＯ２膜
１４ ＳｉｘＮ（１−ｘ）膜
１６ ゲート電極
１８ サイドウォール
２０ エクステンション
２２ Ｈａｌｏ
２４ ソース/ドレイン
２６ 層間絶縁膜
２８ コンタクトプラグ

Claims (5)

  1. シリコン基板上に、シリコン酸化膜を形成するシリコン酸化膜形成工程と、
    前記シリコン酸化膜上に、交互供給ＣＶＤによりシリコン窒化膜を形成するシリコン窒化膜形成工程と、
    前記シリコン窒化膜上から、フラッシュランプを用いて、５００msec以下の熱処理を行う熱処理工程と、
    前記熱処理工程後に、前記シリコン窒化膜上に、ゲート電極を形成するゲート電極形成工程と、
    を備えることを特徴とする半導体装置の製造方法。
  2. シリコン基板上に、シリコン酸化膜を形成するシリコン酸化膜形成工程と、
    前記シリコン酸化膜上に高誘電率膜を形成する高誘電率膜形成工程と、
    前記高誘電率膜上に、交互供給ＣＶＤによりシリコン窒化膜を形成するシリコン窒化膜形成工程と、
    前記シリコン窒化膜上から、フラッシュランプを用いて、５００msec以下の熱処理を行う熱処理工程と、
    前記熱処理工程後に、前記シリコン窒化膜上に、ゲート電極を形成するゲート電極形成工程と、
    を備えることを特徴とする半導体装置の製造方法。
  3. シリコン基板上に、シリコン酸化膜を形成するシリコン酸化膜形成工程と、
    前記シリコン酸化膜上に高誘電率膜を形成する高誘電率膜形成工程と、
    前記高誘電率膜上から、フラッシュランプを用いて、５００msec以下の熱処理を行う熱処理工程と、
    前記高誘電率膜上に、交互供給ＣＶＤによりシリコン窒化膜を形成するシリコン窒化膜形成工程と、
    前記熱処理工程後に、前記シリコン窒化膜上に、ゲート電極を形成するゲート電極形成工程と、
    を備えることを特徴とする半導体装置の製造方法。
  4. 前記シリコン窒化膜形成工程は、Ｓｉ２Ｃｌ６と、ＮＨ３との交互供給ＣＶＤにより行うことを特徴とする請求項１から３のいずれかに記載の半導体装置の製造方法。
  5. 前記シリコン窒化膜は、０．２nm〜１．０nmの膜厚であることを特徴とする請求項１から４のいずれかに記載の半導体装置の製造方法。
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