KR20130012945A - 반도체 장치 - Google Patents
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Abstract
본 발명의 과제는 그 특성의 향상을 도모할 수 있는 SRAM의 셀 레이아웃을 제공하는 것이다.
제1 트랜지스터(TND1) 및 제5 트랜지스터(TNA1)가 배치되는 일체의 제1 활성 영역(AcP1)과, 제1 활성 영역(AcP1)과 분리되고, 제2 트랜지스터(TND2)가 배치되는 제2 활성 영역(AcP2)과, 제3 트랜지스터(TND3) 및 제6 트랜지스터(TNA2)가 배치되는 일체의 제3 활성 영역(AcP3)과, 제3 활성 영역(AcP3)과 분리되고, 제4 트랜지스터(TND4)가 배치되는 제4 활성 영역(AcP4)을 갖도록 SRAM을 구성한다. 드라이버 트랜지스터를 분할(TND1과 TND2, TND3과 TND4)하여, 다른 활성 영역(AcP2와 AcP1, AcP4와 AcP3) 위에 배치한다.
제1 트랜지스터(TND1) 및 제5 트랜지스터(TNA1)가 배치되는 일체의 제1 활성 영역(AcP1)과, 제1 활성 영역(AcP1)과 분리되고, 제2 트랜지스터(TND2)가 배치되는 제2 활성 영역(AcP2)과, 제3 트랜지스터(TND3) 및 제6 트랜지스터(TNA2)가 배치되는 일체의 제3 활성 영역(AcP3)과, 제3 활성 영역(AcP3)과 분리되고, 제4 트랜지스터(TND4)가 배치되는 제4 활성 영역(AcP4)을 갖도록 SRAM을 구성한다. 드라이버 트랜지스터를 분할(TND1과 TND2, TND3과 TND4)하여, 다른 활성 영역(AcP2와 AcP1, AcP4와 AcP3) 위에 배치한다.
Description
본 발명은 반도체 장치에 관한 것으로, 특히 SRAM을 갖는 반도체 장치에 적용하는데 유효한 기술에 관한 것이다.
SRAM(Static Random Access Memory, 스태틱 랜덤 액세스 메모리)은 반도체 메모리의 일종으로, 플립플롭을 이용하여 데이터를 기억한다. 즉, SRAM에 있어서는 4개의 트랜지스터로 구성되는 2개의 교차 접속된 인버터에 데이터("1" 또는 "0")가 저장된다. 또한, 판독과 기입 액세스를 위해 2개의 트랜지스터를 필요로 하므로, 전형적인 SRAM에서는 메모리 셀이 6개인 트랜지스터로 구성된다.
예를 들면, 하기 특허 문헌 1(일본 특허 출원 공개 제2001-28401호 공보)에는 6개의 트랜지스터로 구성되는 스태틱 RAM의 메모리 셀을 갖는 반도체 기억 장치가 개시되어 있다(도 1).
또한, 하기 특허 문헌 2(일본 특허 출원 공개 제2002-237539호 공보)에는 NMOS 트랜지스터(N1, N4)를 한쪽의 P웰 영역(PW0) 내에 형성하고, NMOS 트랜지스터(N2, N3)를 N웰 영역(NW)을 사이에 둔 다른 쪽의 P웰 영역(PW1) 내에 형성한 SRAM 메모리 셀이 개시되고(도 32 참조), 이에 의해 소프트 에러 내성의 향상을 도모하고 있다.
또한, 하기 특허 문헌 3(일본 특허 출원 공개 평7-7089호 공보)에는 분할한 2개의 드라이버 NMOS(트랜지스터의 영역 N1', N1", N2' 및 N2")를 각각의 P웰 위에 배치한 SRAM 메모리 셀이 개시되고(도 5 참조), 이에 의해 소프트 에러 대책을 행하고 있다. 또한, 이 SRAM 셀에 있어서는 워드선 액세스ㆍ트랜지스터(NA1) 및 (NB1)의 게이트 방향은 드라이버 NMOS(트랜지스터의 영역 N1', N1", N2' 및 N2")의 게이트 방향과 직교한 방향으로 되어 있다.
또한, 하기 특허 문헌 4(일본 특허 출원 공개 제2002-43441호 공보)에는 제1 P웰 영역(PW1)에 형성된, 폴리실리콘 배선층(PL11)의 주축을 게이트 전극으로 한 N채널형 MOS 트랜지스터(N1) 및 폴리실리콘 배선층(PL11)의 절첩축(fold-back axis)을 게이트 전극으로 한 N채널형 MOS 트랜지스터(N1')를 갖는 SRAM 메모리 셀이 개시되어 있다(도 1, 도 2, [0062] 단락 참조).
또한, 하기 특허 문헌 5(일본 특허 출원 공개 제2000-36543호 공보)에는 SRAM 메모리 셀의 레이아웃에 있어서, 2개의 워드선(21a, 21b)이, 각각 p형 능동 영역(13)의 양단 부근에서 직교하여, 서로 평행하게 배선되고, 그 길이는 1/2비트 정도로 짧게 형성되고, 또한 공통 게이트 선(22a, 22b)은 워드선(21a, 21b) 사이에 있어서, p형 능동 영역(13), n형 능동 영역(14)의 쌍방에 대해 직교하고, 워드선(21a, 21b)과 함께 등간격으로 되도록 서로 평행하게 배선된 SRAM 메모리 셀이 개시되어 있다(도 4 참조). 또한, 괄호 내에는 각 문헌에 기재된 부호, 도면 번호 등을 나타낸다.
예를 들면, 상기 특허 문헌 1(도 1 등)에 기재한 바와 같이, SRAM 메모리 셀은 복잡한 패턴 구성으로 되어 있고, 최근의 반도체 장치의 미세화에 수반하여, 예를 들면 게이트 폭의 편차 등의 소자 특성의 편차의 증가나, 메모리 특성의 시뮬레이션이 곤란해지는 등의 문제가 생기고 있다.
상기 소자 특성의 편차는 이하에 상세하게 설명하는 바와 같이, 활성 영역의 형상이나 게이트 전극의 형상 등에 기인하는 것이다.
따라서, 활성 영역의 형상이나 게이트 전극의 형상을 최적화함으로써, 소자 특성의 제어성의 향상이나 시뮬레이션의 용이성을 도모하는 것이 기대된다.
본 발명의 목적은 특성이 양호한 반도체 장치를 제공하는 데 있다. 특히, SRAM 메모리 셀을 갖는 반도체 장치에 있어서, 그 특성의 향상을 도모할 수 있는 셀 레이아웃을 제공하는 데 있다.
본 발명의 상기 목적 및 그 밖의 목적과 신규의 특징은 본원 명세서의 기재 및 첨부 도면으로부터 명백해지는 것이다.
본원에 있어서 개시되는 발명 중, 대표적인 실시 형태에 나타나는 반도체 장치는 이하의 (a1)～(a8)을 갖는 메모리 셀을 구비한다.
(a1)은 제1 전위와 제1 노드 사이에 접속된 제1 도전형 제1 MIS 트랜지스터이다.
(a2)는 제1 노드와 제1 전위와 다른 제2 전위 사이에 접속된 제2 도전형 제1 MIS 트랜지스터이다.
(a3)은 제1 노드와 상기 제2 전위 사이에, 제2 도전형 제1 MIS 트랜지스터와 병렬로 접속된 제2 도전형 제2 MIS 트랜지스터이다.
(a4)는 제1 전위와 제2 노드 사이에 접속된 제1 도전형 제2 MIS 트랜지스터이다.
(a5)는 제2 노드와 제2 전위 사이에 접속된 제2 도전형 제3 MIS 트랜지스터이다.
(a6)은 제2 노드와 제2 전위 사이에, 제2 도전형 제3 MIS 트랜지스터와 병렬로 접속된 제2 도전형 제4 MIS 트랜지스터이다.
(a7)은 제1 노드와 제1 비트선 사이에 접속된 제2 도전형 제5 MIS 트랜지스터이다.
(a8)은 제2 노드와 제2 비트선 사이에 접속된 제2 도전형 제6 MIS 트랜지스터이다.
또한, 이하의 (b1)～(b4)의 활성 영역을 갖는다.
(b1)은 제2 도전형 제1 MIS 트랜지스터 및 제2 도전형 제5 MIS 트랜지스터가 배치되는 일체의 제1 활성 영역이다.
(b2)는 제1 활성 영역과 활성 영역의 패턴이 분리되고, 제2 도전형 제2 MIS 트랜지스터가 배치되는 제2 활성 영역이다.
(b3)은 제2 도전형 제3 MIS 트랜지스터 및 제2 도전형 제6 MIS 트랜지스터가 배치되는 일체의 제3 활성 영역이다.
(b4)는 제3 활성 영역과 활성 영역의 패턴이 분리되고, 제2 도전형 제4 트랜지스터가 배치되는 제4 활성 영역이다.
또한, 제1 내지 제4 활성 영역은 제1 방향으로 서로가 이격되어 나란하도록 배치되어 있다.
제1 활성 영역 위에 제1 게이트 배선이 제1 방향으로 연장되도록 배치되어 있다.
제1 활성 영역 및 제2 활성 영역 위에 제2 게이트 배선이 제1 방향으로 연장되도록 배치되어 있다.
제3 활성 영역 위에 제3 게이트 배선이 제1 방향으로 연장되도록 배치되어 있다.
제3 활성 영역 및 제4 활성 영역 위에 제4 게이트 배선이 제1 방향으로 연장되도록 배치되어 있다.
본원에 있어서 개시되는 발명 중, 대표적인 다른 실시 형태에 나타나는 반도체 장치는 상기 (a1)～(a8)을 갖는다. 또한, 상기 반도체 장치는 (b1) 및 (b2)의 활성 영역을 갖는다. (b1)은 상기 제1 트랜지스터, 상기 제4 트랜지스터 및 상기 제5 트랜지스터가 배치되는 일체의 제1 활성 영역이다. (b2)는 상기 제3 트랜지스터, 상기 제2 트랜지스터 및 상기 제6 트랜지스터가 배치되는 일체의 제2 활성 영역이다. 상기 활성 영역에 대해서는, (c) 상기 제1 및 제2 활성 영역은 제1 방향으로 나란하도록 배치된다. 또한, (d1) 상기 제1 활성 영역 위에 제1 게이트 배선이 상기 제1 방향으로 연장되도록 배치되고, (d2) 상기 제1 활성 영역 및 상기 제2 활성 영역 위에 제2 게이트 배선이 상기 제1 방향으로 연장되도록 배치된다. 또한, (d3) 상기 제1 활성 영역 및 상기 제2 활성 영역 위에 제3 게이트 배선이 상기 제1 방향으로 연장되도록 배치되고, (d4) 상기 제2 활성 영역 위에 제4 게이트 배선이 상기 제1 방향으로 연장되도록 배치된다.
본원에 있어서 개시되는 발명 중, 대표적인 다른 실시 형태에 나타나는 반도체 장치는 상기 (a1)～(a8)을 갖는다. 또한, 상기 반도체 장치는 (b1) 및 (b2)의 활성 영역을 갖는다. (b1)은 상기 제1 트랜지스터, 상기 제4 트랜지스터 및 상기 제5 트랜지스터가 배치되는 일체의 제1 활성 영역이다. (b2)는 상기 제3 트랜지스터, 상기 제2 트랜지스터 및 상기 제6 트랜지스터가 배치되는 일체의 제2 활성 영역이다. 상기 활성 영역에 대해서는, (c) 상기 제1 활성 영역 및 제2 활성 영역은 제1 방향으로 나란하도록 배치된다. 또한, (d1) 상기 제1 활성 영역 위에 제1 게이트 배선이 상기 제1 방향으로 연장되도록 배치되고, (d2) 상기 제1 활성 영역 및 상기 제2 활성 영역 위에 제2 게이트 배선이 상기 제1 방향으로 연장되도록 배치된다. 또한, (d3) 상기 제1 활성 영역 및 상기 제2 활성 영역 위에 제3 게이트 배선이 상기 제1 방향으로 연장되도록 배치되고, (d4) 상기 제1 활성 영역 위에 제4 게이트 배선이 상기 제1 방향으로 연장되도록 배치된다.
본원에 있어서 개시되는 발명 중, 이하에 나타내는 대표적인 실시 형태에 나타나는 반도체 장치에 따르면, 그 특성을 향상시킬 수 있다.
도 1은 실시 형태 1의 SRAM의 메모리 셀을 도시하는 등가 회로도.
도 2는 실시 형태 1의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 3은 실시 형태 1의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 4는 실시 형태 1의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 5는 실시 형태 1의 SRAM의 메모리 셀의 레이아웃에 대응하여 트랜지스터를 배치한 회로도.
도 6은 실시 형태 1의 SRAM의 메모리 셀의 구성을 도시하는 단면도.
도 7은 실시 형태 1의 SRAM의 메모리 셀의 구성을 도시하는 단면도.
도 8은 실시 형태 1의 SRAM의 메모리 셀의 구성을 도시하는 단면도.
도 9는 실시 형태 1의 SRAM의 메모리 셀의 구성을 도시하는 단면도.
도 10은 실시 형태 1의 SRAM의 메모리 셀의 구성을 도시하는 단면도.
도 11은 실시 형태 1의 SRAM의 메모리 셀의 구성을 도시하는 단면도.
도 12는 실시 형태 1의 SRAM의 메모리 셀 어레이의 개념을 도시하는 평면도.
도 13은 실시 형태 1의 SRAM의 메모리 셀 어레이의 구성을 도시하는 평면도.
도 14는 실시 형태 1의 SRAM의 메모리 셀 어레이의 구성을 도시하는 평면도.
도 15는 실시 형태 1의 SRAM의 메모리 셀 어레이 중의 탭 셀 영역의 위치를 개념적으로 도시하는 평면도.
도 16은 실시 형태 1의 SRAM의 탭 셀(F')의 구성을 도시하는 평면도.
도 17은 실시 형태 1의 SRAM의 탭 셀(F')의 구성을 도시하는 평면도.
도 18은 실시 형태 1의 SRAM의 메모리 셀 및 탭 셀 형성 영역의 개념을 도시하는 평면도.
도 19는 실시 형태 1의 SRAM의 메모리 셀 및 탭 셀 형성 영역의 구성을 도시하는 평면도.
도 20은 실시 형태 1의 SRAM의 메모리 셀 및 탭 셀 형성 영역의 구성을 도시하는 평면도.
도 21은 실시 형태 2의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 22는 실시 형태 2의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 23은 실시 형태 3의 SRAM의 탭 셀의 구성을 도시하는 평면도.
도 24는 실시 형태 3의 SRAM의 탭 셀의 구성을 도시하는 평면도.
도 25는 실시 형태 3의 SRAM의 메모리 셀을 도시하는 회로도.
도 26은 실시 형태 4의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 27은 실시 형태 4의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 28은 실시 형태 4의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 29는 실시 형태 4의 SRAM의 메모리 셀의 레이아웃에 대응하여 트랜지스터를 배치한 회로도.
도 30은 실시 형태 5의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 31은 실시 형태 5의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 32는 실시 형태 5의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 33은 실시 형태 5의 SRAM의 메모리 셀의 레이아웃에 대응하여 트랜지스터를 배치한 회로도.
도 34는 실시 형태 6의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 35는 실시 형태 6의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 36은 실시 형태 6의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 37은 실시 형태 6의 SRAM의 메모리 셀의 레이아웃에 대응하여 트랜지스터를 배치한 회로도.
도 38은 실시 형태 7의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 39는 실시 형태 7의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 40은 실시 형태 7의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 41은 실시 형태 7의 SRAM의 메모리 셀의 레이아웃에 대응하여 트랜지스터를 배치한 회로도.
도 42는 실시 형태 7의 SRAM의 탭 셀(F')의 구성을 도시하는 평면도.
도 43은 실시 형태 7의 SRAM의 탭 셀(F')의 구성을 도시하는 평면도.
도 44는 실시 형태 8의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 45는 실시 형태 8의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 46은 실시 형태 8의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 47은 실시 형태 8의 SRAM의 메모리 셀의 레이아웃에 대응하여 트랜지스터를 배치한 회로도.
도 48은 실시 형태 9의 SRAM의 메모리 셀을 도시하는 등가 회로도.
도 49는 실시 형태 9의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 50은 실시 형태 9의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 51은 실시 형태 9의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 52는 실시 형태 9의 SRAM의 메모리 셀의 레이아웃에 대응하여 트랜지스터를 배치한 회로도.
도 53은 실시 형태 10의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 54는 실시 형태 10의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 55는 실시 형태 10의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 56은 실시 형태 10의 SRAM의 메모리 셀의 레이아웃에 대응하여 트랜지스터를 배치한 회로도.
도 57은 실시 형태 11의 SRAM의 메모리 셀을 도시하는 등가 회로도.
도 58은 실시 형태 11의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 59는 실시 형태 11의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 60은 실시 형태 11의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 61은 실시 형태 11의 SRAM의 메모리 셀의 레이아웃에 대응하여 트랜지스터를 배치한 회로도.
도 62는 실시 형태 12에 있어서의 반도체 칩의 레이아웃 구성을 도시하는 도면.
도 63은 실시 형태 1의 SRAM의 메모리 셀의 일부의 구성예를 도시하는 평면도.
도 64는 비교예의 SRAM의 메모리 셀의 평면도를 도시하는 도면.
도 65는 비교예의 SRAM의 메모리 셀의 일부를 도시하는 평면도.
도 2는 실시 형태 1의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 3은 실시 형태 1의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 4는 실시 형태 1의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 5는 실시 형태 1의 SRAM의 메모리 셀의 레이아웃에 대응하여 트랜지스터를 배치한 회로도.
도 6은 실시 형태 1의 SRAM의 메모리 셀의 구성을 도시하는 단면도.
도 7은 실시 형태 1의 SRAM의 메모리 셀의 구성을 도시하는 단면도.
도 8은 실시 형태 1의 SRAM의 메모리 셀의 구성을 도시하는 단면도.
도 9는 실시 형태 1의 SRAM의 메모리 셀의 구성을 도시하는 단면도.
도 10은 실시 형태 1의 SRAM의 메모리 셀의 구성을 도시하는 단면도.
도 11은 실시 형태 1의 SRAM의 메모리 셀의 구성을 도시하는 단면도.
도 12는 실시 형태 1의 SRAM의 메모리 셀 어레이의 개념을 도시하는 평면도.
도 13은 실시 형태 1의 SRAM의 메모리 셀 어레이의 구성을 도시하는 평면도.
도 14는 실시 형태 1의 SRAM의 메모리 셀 어레이의 구성을 도시하는 평면도.
도 15는 실시 형태 1의 SRAM의 메모리 셀 어레이 중의 탭 셀 영역의 위치를 개념적으로 도시하는 평면도.
도 16은 실시 형태 1의 SRAM의 탭 셀(F')의 구성을 도시하는 평면도.
도 17은 실시 형태 1의 SRAM의 탭 셀(F')의 구성을 도시하는 평면도.
도 18은 실시 형태 1의 SRAM의 메모리 셀 및 탭 셀 형성 영역의 개념을 도시하는 평면도.
도 19는 실시 형태 1의 SRAM의 메모리 셀 및 탭 셀 형성 영역의 구성을 도시하는 평면도.
도 20은 실시 형태 1의 SRAM의 메모리 셀 및 탭 셀 형성 영역의 구성을 도시하는 평면도.
도 21은 실시 형태 2의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 22는 실시 형태 2의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 23은 실시 형태 3의 SRAM의 탭 셀의 구성을 도시하는 평면도.
도 24는 실시 형태 3의 SRAM의 탭 셀의 구성을 도시하는 평면도.
도 25는 실시 형태 3의 SRAM의 메모리 셀을 도시하는 회로도.
도 26은 실시 형태 4의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 27은 실시 형태 4의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 28은 실시 형태 4의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 29는 실시 형태 4의 SRAM의 메모리 셀의 레이아웃에 대응하여 트랜지스터를 배치한 회로도.
도 30은 실시 형태 5의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 31은 실시 형태 5의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 32는 실시 형태 5의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 33은 실시 형태 5의 SRAM의 메모리 셀의 레이아웃에 대응하여 트랜지스터를 배치한 회로도.
도 34는 실시 형태 6의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 35는 실시 형태 6의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 36은 실시 형태 6의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 37은 실시 형태 6의 SRAM의 메모리 셀의 레이아웃에 대응하여 트랜지스터를 배치한 회로도.
도 38은 실시 형태 7의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 39는 실시 형태 7의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 40은 실시 형태 7의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 41은 실시 형태 7의 SRAM의 메모리 셀의 레이아웃에 대응하여 트랜지스터를 배치한 회로도.
도 42는 실시 형태 7의 SRAM의 탭 셀(F')의 구성을 도시하는 평면도.
도 43은 실시 형태 7의 SRAM의 탭 셀(F')의 구성을 도시하는 평면도.
도 44는 실시 형태 8의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 45는 실시 형태 8의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 46은 실시 형태 8의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 47은 실시 형태 8의 SRAM의 메모리 셀의 레이아웃에 대응하여 트랜지스터를 배치한 회로도.
도 48은 실시 형태 9의 SRAM의 메모리 셀을 도시하는 등가 회로도.
도 49는 실시 형태 9의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 50은 실시 형태 9의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 51은 실시 형태 9의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 52는 실시 형태 9의 SRAM의 메모리 셀의 레이아웃에 대응하여 트랜지스터를 배치한 회로도.
도 53은 실시 형태 10의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 54는 실시 형태 10의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 55는 실시 형태 10의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 56은 실시 형태 10의 SRAM의 메모리 셀의 레이아웃에 대응하여 트랜지스터를 배치한 회로도.
도 57은 실시 형태 11의 SRAM의 메모리 셀을 도시하는 등가 회로도.
도 58은 실시 형태 11의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 59는 실시 형태 11의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 60은 실시 형태 11의 SRAM의 메모리 셀의 구성을 도시하는 평면도.
도 61은 실시 형태 11의 SRAM의 메모리 셀의 레이아웃에 대응하여 트랜지스터를 배치한 회로도.
도 62는 실시 형태 12에 있어서의 반도체 칩의 레이아웃 구성을 도시하는 도면.
도 63은 실시 형태 1의 SRAM의 메모리 셀의 일부의 구성예를 도시하는 평면도.
도 64는 비교예의 SRAM의 메모리 셀의 평면도를 도시하는 도면.
도 65는 비교예의 SRAM의 메모리 셀의 일부를 도시하는 평면도.
이하의 실시 형태에 있어서는 편의상 그 필요가 있을 때에는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관한 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 응용예, 상세 설명, 보충 설명 등의 관계에 있다. 또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)으로 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수로 한정되는 경우 등을 제외하고, 그 특정한 수로 한정되는 것은 아니고, 특정한 수 이상이어도 이하여도 된다.
또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함함)는 특별히 명시한 경우 및 원리적으로 명백하게 필수라고 생각되는 경우 등을 제외하고, 반드시 필수의 것은 아니다. 마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등으로 언급할 때에는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이는, 상기 수 등(개수, 수치, 양, 범위 등을 포함함)에 대해서도 마찬가지이다.
이하, 본 발명의 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 갖는 부재에는 동일 또는 관련되는 부호를 부여하여, 그 반복 설명은 생략한다. 또한, 복수의 유사한 부재(부위)가 존재하는 경우에는, 총칭의 부호에 기호를 추가하여 개별 또는 특정한 부위를 나타내는 경우가 있다. 또한, 이하의 실시 형태에서는, 특별히 필요할 때 이외는 동일 또는 마찬가지인 부분의 설명을 원칙적으로 반복하지 않는다.
또한, 실시 형태에서 이용하는 도면에 있어서는, 단면도라도 도면을 보기 쉽게 하기 위해 해칭을 생략하는 경우도 있다. 또한, 평면도라도 도면을 보기 쉽게 하기 위해 해칭을 부여하는 경우도 있다.
(실시 형태 1) [회로 구성] 본 실시 형태의 반도체 장치(반도체 기억 장치, 반도체 집적 회로 장치)는 SRAM의 메모리 셀을 갖는다. 도 1은 본 실시 형태의 SRAM의 메모리 셀을 도시하는 등가 회로도이다. 도시한 바와 같이, 메모리 셀은 한 쌍의 비트선[비트선 BL, 비트선/(바)BL]과 워드선 WL의 교차부에 배치된다. 이 메모리 셀은 한 쌍의 로드 트랜지스터(로드 MOS, 부하용 트랜지스터, 부하용 MISFET) TP1, TP2, 한 쌍의 액세스 트랜지스터(액세스 MOS, 액세스용 트랜지스터, 액세스 MISFET, 전송용 트랜지스터) TNA1, TNA2 및 한 쌍의 드라이버 트랜지스터(드라이버 MOS, 구동용 트랜지스터, 구동용 MISFET) TND2, TND4를 갖고 있다.
여기서, 본 실시 형태에 있어서는, 드라이버 트랜지스터 TND2와 병렬로 접속되는 드라이버 트랜지스터 TND1을 갖고 있다. 또한, 드라이버 트랜지스터 TND4와 병렬로 접속되는 드라이버 트랜지스터 TND3을 갖고 있다. 상기 메모리 셀을 구성하는 상기 8개의 트랜지스터 중, 로드 트랜지스터(TP1, TP2)는 제1 도전형인 p형(p채널형)의 트랜지스터이고, 액세스 트랜지스터(TNA1, TNA2) 및 드라이버 트랜지스터(TND1, TND2, TND3, TND4)는 제2 도전형인 n형(n채널형)의 트랜지스터이다.
또한, MOS는 Metal Oxide Semiconductor의 약자이고, MISFET는 Metal Insulator Semiconductor Field Effect Transistor(전계 효과 트랜지스터)의 약자이다. 또한, 이하에 있어서, 상기 로드 트랜지스터, 액세스 트랜지스터 및 드라이버 트랜지스터를, 간단히 "트랜지스터"라고 칭하는 경우가 있다. 또한, 각 트랜지스터의 부호만으로 각 트랜지스터를 나타내는 경우가 있다.
상기 메모리 셀을 구성하는 상기 8개의 트랜지스터 중, TND2와 TP1은 CMOS[상보형(Complementary) MOS] 인버터(CMIS 인버터여도 됨)를 구성하고, TND4와 TP2는 다른 CMOS 인버터를 구성하고 있다. 이들 한 쌍의 CMOS 인버터의 상호의 입출력 단자(축적 노드 A, B)는 교차 결합되어, 1비트의 정보를 기억하는 정보 축적부로서의 플립플롭 회로를 구성하고 있다.
여기서, 본 실시 형태의 SRAM의 메모리 셀에 있어서는, TND2와 병렬로 TND1이 설치되고, TND4와 병렬로 TND3이 설치되어 있으므로, TND1, TND2 및 TP1로 CMOS 인버터를 구성하고, TND3, TND4 및 TP2로 다른 CMOS 인버터가 구성된다고 볼 수도 있다.
따라서, 본 실시 형태의 SRAM 메모리 셀을 구성하는 8개의 트랜지스터의 접속 관계를 상술하면 이하와 같이 된다.
전원 전위(VDD, 제1 전원 전위)와 축적 노드 A 사이에 TP1이 접속되고, 축적 노드 A와 접지 전위(VSS, GND, 기준 전위, 상기 제1 전원 전위보다 낮은 제2 전원 전위, 상기 제1 전원 전위와 다른 제2 전원 전위) 사이에 TND1 및 TND2가 병렬로 접속되고, TP1, TND1 및 TND2의 게이트 전극은 축적 노드 B에 접속된다.
전원 전위와 축적 노드 B 사이에 TP2가 접속되고, 축적 노드 B와 접지 전위 사이에 TND3 및 TND4가 병렬로 접속되고, TP2, TND3 및 TND4의 게이트 전극은 축적 노드 A에 접속된다.
비트선 BL과 축적 노드 A 사이에 TNA1이 접속되고, 비트선/BL과 축적 노드 B 사이에 TNA2가 접속되고, TNA1 및 TNA2의 게이트 전극은 워드선 WL에 접속된다(워드선으로 됨).
이와 같이, 본 실시 형태의 SRAM 메모리 셀에 있어서는, 드라이버 트랜지스터를 분할(TND1과 TND2, TND3과 TND4)하여 구성하고 있다.
또한, 해석의 방법으로서, TND1과 TND2의 게이트 전극이 공통이므로, 1개의 트랜지스터라고 볼 수도 있지만, 여기서는 2개의 트랜지스터로 하여 설명해 간다. TND3과 TND4도 마찬가지이다.
[회로 동작] 상기 SRAM의 메모리 셀의 회로 동작을 설명한다. CMOS 인버터의 축적 노드 A가 고전위(H)일 때에는, TND3 및 TND4가 온 상태로 되므로, 다른 CMOS 인버터의 축적 노드 B가 저전위(L)로 된다. 따라서, TND1 및 TND2가 오프 상태로 되어, 축적 노드 A의 고전위(H)가 유지된다. 즉, 한 쌍의 CMOS 인버터를 교차 결합시킨 래치 회로에 의해 상호의 축적 노드 A, B의 상태가 유지되어, 전원 전압이 인가되고 있는 동안, 정보가 보존된다.
한편, TNA1, TNA2의 각각의 게이트 전극에는 워드선 WL이 접속되어 있다. 즉, 워드선 WL이 고전위(H)일 때에는, TNA1, TNA2가 온 상태로 되고, 플립플롭 회로와 비트선(BL,/BL)이 전기적으로 접속되므로, 축적 노드 A, B의 전위 상태(H 또는 L)가 비트선 BL,/BL에 나타나고, 메모리 셀의 정보로서 판독된다.
또한, 메모리 셀에 정보를 기입하기 위해서는, 워드선 WL을 고전위(H)로 하고, TNA1, TNA2를 온 상태로 함으로써, 플립플롭 회로와 비트선(BL,/BL)을 전기적으로 접속시켜, 비트선 BL,/BL의 정보(H와 L의 조합, 또는 L과 H의 조합)를 축적 노드 A, B로 전달하여, 전술한 바와 같이 정보를 보존한다.
[SRAM의 구조] [메모리 셀의 구성] 도 2～도 4는 본 실시 형태의 SRAM의 메모리 셀의 구성을 도시하는 평면도이다. 도 2는 활성 영역 Ac, 게이트 전극 G 및 제1 플러그 P1의 배치를 도시한다. 도 3은 제1 플러그 P1, 제1 층배선 M1 및 제2 플러그 P2의 배치를 도시한다. 도 4는 제2 플러그 P2, 제2 층배선 M2, 제3 플러그 P3 및 제3 층배선 M3의 배치를 도시한다. 따라서, 도 2 및 도 3에 있어서는, 제1 플러그 P1을 기준으로 하여 평면도를 겹침으로써, 각 도면에 표시한 패턴의 위치 관계가 명확해진다. 또한, 도 3 및 도 4에 있어서는, 제2 플러그 P2를 기준으로 하여 평면도를 겹침으로써, 각 도면에 표시한 패턴의 위치 관계가 명확해진다. 또한, 도면 중 일점 쇄선으로 둘러싸인 사각형의 영역은 하나(1비트)의 메모리 셀 영역을 나타낸다.
도 6～도 11은 본 실시 형태의 SRAM의 메모리 셀의 구성을 도시하는 단면도이다. 도 6은 도 2의 A-A' 단면부에, 도 7은 도 2의 B-B' 단면부에, 도 8은 도 2의 C-C' 단면부에 대응한다. 도 9는 도 2의 A-A' 단면부에, 도 10은 도 2의 B-B' 단면부에, 도 11은 도 2의 C-C' 단면부에 대응한다. 또한, 도 9～도 11에는 도 2에 도시하는 제1 플러그 P1보다 상층의 패턴도 표시하고 있고, 도 9～도 11은 도 2～도 4에 도시하는 평면도를 겹친 경우의 상기 A-A' 단면부, B-B' 단면부 및 C-C' 단면부에 각각 대응한다.
[메모리 셀의 패턴 레이아웃] [Ac, G, P1] 도 2에 도시한 바와 같이, 반도체 기판에는 p형 웰(P-well, 제1 영역, 제1 도전형 제1 웰), n형 웰(N-well, 제2 영역, 제2 도전형 제2 웰) 및 p형 웰(P-well, 제3 영역, 제1 도전형 제3 웰)이 X방향(제1 방향)으로 나란히 배치되어 있다. 도 2에 있어서는, 하나(1비트)의 메모리 셀 영역밖에 도시하고 있지 않지만, 후술하는 바와 같이, 메모리 셀은 X방향(제1 방향) 및 Y방향(제1 방향과 교차하는 제2 방향)으로 반복해서 배치되므로(도 12 참조), 이들 웰(P-well, N-well, P-well)은 Y방향으로 연장되게 된다. 또한, 이들 웰의 노출 영역이, 활성 영역(액티브 영역, 트랜지스터 형성 영역, Ac)으로 된다.
또한, 반도체 기판에는 6개의 활성 영역(AcP2, AcP1, AcN1, AcN2, AcP3, AcP4)이 X방향으로 나란히 배치되어 있다. 이들 활성 영역(Ac) 사이는 소자 분리 영역(STI)으로 된다. 바꿔 말하면, 소자 분리 영역(STI)에서 활성 영역(Ac)이 구획되거나 혹은 활성 영역의 패턴이 분리되어 있다. 또한, 상기 각 웰(P-well, N-well, P-well)은 소자 분리 영역 STI의 하부에서 연결되어 있다(도 6 참조).
또한, 바꾸어 말하면, AcP2와 AcP1은 X방향(제1 방향)으로 서로가 이격되어 나란하도록 배치되어 있다.
마찬가지로, AcN1과 AcN2, AcP3과 AcP4도 각각, X방향(제1 방향)으로 서로가 이격되어 나란하도록 배치되어 있다.
또한, 바꾸어 말하면, AcP2는 AcP1과 X방향(제1 방향)에서 소자 분리 영역을 사이에 두도록 배치되어 있다.
마찬가지로, AcN2는 AcN1과 X방향(제1 방향)에서 소자 분리 영역을 사이에 두도록 배치되어 있다.
또한, AcP4는 AcP3과 X방향(제1 방향)에서 소자 분리 영역을 사이에 두도록 배치되어 있다.
각 활성 영역에 대해 더 서술하면, 활성 영역 AcP2는 p형 웰(P-well)의 노출 영역이고, Y방향으로 긴 변을 갖는 대략 사각 형상이다. 활성 영역 AcP1은 활성 영역 AcP2의 이웃에 배치되고, p형 웰(P-well)의 노출 영역이고, Y방향으로 긴 변을 갖는 대략 사각 형상이다. 또한, 도 2에 있어서는, 편의상, 하나(1비트)의 메모리 셀 영역밖에 도시하고 있지 않지만, 후술하는 바와 같이, 메모리 셀은 X방향 및 Y방향으로 반복해서 배치되므로(도 12, 도 13 참조), 메모리 셀 어레이에 있어서, 활성 영역 AcP1은 Y방향으로 라인 형상으로 연장되게 된다(도 13 참조). 또한, "라인 형상"도, "Y방향으로 긴 변을 갖는 대략 사각 형상"이라고 생각할 수 있다.
활성 영역 AcN1은 n형 웰(N-well)의 노출 영역이고, Y방향으로 긴 변을 갖는 대략 사각 형상이다. 활성 영역 AcN2는 n형 웰(N-well)의 노출 영역이고, Y방향으로 긴 변을 갖는 대략 사각 형상이다.
활성 영역 AcP3은 상기 n형 웰의 도면 중 우측에 위치하는 p형 웰(P-well)의 노출 영역이고, Y방향으로 긴 변을 갖는 대략 사각 형상이다. 활성 영역 AcP4는 활성 영역 AcP3의 이웃에 배치되고, 상기 p형 웰(P-well)의 노출 영역이고, Y방향으로 긴 변을 갖는 대략 사각 형상이다. 또한, 메모리 셀 어레이에 있어서, 활성 영역 AcP3은 AcP1과 마찬가지로, Y방향으로 라인 형상으로 연장되어 있다(도 13 참조).
상기 6개의 활성 영역(AcP2, AcP1, AcN1, AcN2, AcP3, AcP4) 상에는 게이트 절연막(GO, 도 7등 참조)을 개재하여, 게이트 전극(게이트 배선, 직선 게이트) G가, 각 활성 영역을 X방향으로 가로지르도록 연장되어, 상기 「회로 구성」의 란에서 설명한 8개의 트랜지스터를 구성하고 있다. 또한, 게이트 전극 G의 양측의 활성 영역(Ac)이, 트랜지스터의 소스ㆍ드레인 영역으로 된다(도 7 등 참조).
이하에, 게이트 전극 G에 대해 상세하게 설명한다. 또한, 게이트 전극에 대해서는, "G"의 부호를 총칭으로서 이용하지만, 이하의 설명에 있어서, 개별의 게이트 전극을 나타내는 경우에는, 상기 부호(G)에 기호(1～4 등)를 추기하여 나타내는 것으로 한다. 또한, 대응하는 도면에 있어서도, 총칭의 부호(G)를 이용하는 경우와, 부호(G)에 기호(1～4 등)를 추기하여 나타내는 경우가 있다. 또한, 본 명세서에 있어서는, G(게이트 전극) 외에, P1(제1 플러그), M1(제1 층배선) 및 M2(제2 층배선)에 대해서도, 부호에 기호(숫자나 알파벳)를 추기하여 나타내는 경우가 있다.
구체적으로, 활성 영역 AcP2, AcP1 및 AcN1 위를 가로지르도록 공통의 게이트 전극 G1이 배치되어 있다. 이에 의해, 활성 영역 AcP2 위에 TND2, 활성 영역 AcP1 위에 TND1 및 활성 영역 AcN1 위에 TP1이 배치되고, 이들 게이트 전극(G)이 접속되게 된다. 활성 영역 AcN1에 TP1이 배치되고, 게이트 전극 G의 양측에 TP1의 P형 소스ㆍ드레인 영역이 설치된다.
활성 영역 AcP1 위에는 상기 공통의 게이트 전극 G1과 병행으로, 다른 게이트 전극 G2가 배치되어 있다. 이에 의해, 활성 영역 AcP1 위에 TNA1이 배치되고, TNA1의 N형 소스ㆍ드레인 영역과 TND1의 N형 소스ㆍ드레인 영역이 접속된다(공통화됨).
또한, 활성 영역 AcP4, AcP3 및 AcN2 위를 가로지르도록 공통의 게이트 전극 G3이 배치되어 있다. 이에 의해, 활성 영역 AcP4 위에 TND4, 활성 영역 AcP3 위에 TND3 및 활성 영역 AcN2 위에 TP2가 배치되고, 이들 게이트 전극(G)이 접속되게 된다. 활성 영역 AcN2에 TP2가 배치되고, 게이트 전극 G의 양측에 TP2의 P형 소스ㆍ드레인 영역이 설치된다.
활성 영역 AcP3 위에는 상기 공통의 게이트 전극 G3과 병행으로, 다른 게이트 전극 G4가 배치되어 있다. 이에 의해, 활성 영역 AcP3 위에 TNA2가 배치되고, TNA2의 N형 소스ㆍ드레인 영역과 TND3의 N형 소스ㆍ드레인 영역이 접속된다(공통화됨).
또한, 상기 4개의 게이트 전극 G(G1～G4)는 2개씩 동일 라인 위(일직선 형상)에 배치되어 있다. 구체적으로는, 활성 영역 AcP2, AcP1 및 AcN1 위를 가로지르는 공통의 게이트 전극 G1과 활성 영역 AcP3 위의 게이트 전극 G4는 X방향으로 연장되는 동일 라인 위에 배치되어 있다. 활성 영역 AcP4, AcP3 및 AcN2 위를 가로지르는 공통의 게이트 전극 G3과 활성 영역 AcP1 위의 게이트 전극 G2는 X방향으로 연장되는 동일 라인 위에 배치되어 있다.
이와 같이, 본 실시 형태에 있어서는, 드라이버 트랜지스터를 분할(TND1과 TND2, TND3과 TND4)하여, 다른 활성 영역(AcP2와 AcP1, AcP4와 AcP3) 위에 배치하고 있다. 또한, 이들 활성 영역(AcP2와 AcP1, AcP4와 AcP3)을 Y방향으로 연장시킴으로써, 심플한 레이아웃으로 되어, 가공 정밀도가 향상된다.
도 64에 본 실시 형태의 비교예의 SRAM의 메모리 셀의 평면도를 도시한다. 이 메모리 셀의 등가 회로는 도 1에 도시하는 회로도의 TND2 및 TND4를 생략한 것으로 된다. 이 경우, 드라이버 트랜지스터 TND1, TND3의 구동 능력을 향상시키기 위해, 활성 영역의 폭(게이트 폭, 채널 폭)을 크게 하거나, 게이트 길이를 크게 하는 등의 고안이 필요해진다.
드라이버 트랜지스터(TND1, TND3)의 구동 능력은 액세스 트랜지스터(TNA1, TNA2)의 구동 능력보다 크게 하는 것이 바람직하다. 예를 들면, 액세스 트랜지스터의 게이트 폭과 드라이버 트랜지스터의 게이트 폭을 1:2로 하는 것이 바람직하다. 이들의 구동 능력의 비를 게이트 폭의 비로 나타낸 것을 "β비"라고 한다. "β비"에 대해서는 이후에 상세하게 설명한다.
따라서, 이 경우, 도 64에 도시한 바와 같이, 활성 영역(Ac)의 형상으로 코너부(굴곡부, 단차부)가 생긴다. 그러나, 현실에서는 원하는 형상(레티클 패턴)대로의 패터닝(가공)은 곤란해, 예를 들면, 도 65에 도시한 바와 같이 코너부가 정밀도 좋게 형성되지 않고, 서서히 활성 영역의 폭이 커지는 매끄러운 형상으로 된다. 도 65는 본 실시 형태의 비교예의 SRAM의 메모리 셀의 일부를 도시하는 평면도이다. 이와 같은 경우, TNA1 내에 있어서, 게이트 폭이 장소에 따라서 달라지게 되어, TNA1의 트랜지스터 특성이 열화된다. 또한, 메모리 셀 어레이에 있어서, 메모리 셀마다 가공 정밀도가 다른 경우도 많아, 제조 편차가 생긴다. 이와 같은 경우, 메모리 셀마다의 특성의 판차가 커져, 제품 불량의 요인이 된다. 또한, 이와 같은 문제는 메모리 셀의 미세화에 수반하여, 특히 현저해진다.
이에 대해, 본 실시 형태에 있어서는, 전술한 바와 같이, 드라이버 트랜지스터를 분할(TND1과 TND2, TND3과 TND4)하여, 다른 활성 영역(AcP2와 AcP1, AcP4와 AcP3) 위에 배치하고 있다. 따라서, 드라이버 트랜지스터(TND1, TND3)의 구동 능력을, 액세스 트랜지스터(TNA1, TNA2)의 구동 능력보다 크게 할 수 있다. 예를 들면, 상기 활성 영역(AcP2와 AcP1, AcP4와 AcP3)의 폭(X방향의 길이)을 1:1로 함으로써, 용이하게, 액세스 트랜지스터의 게이트 폭과 드라이버 트랜지스터의 게이트 폭을 1:2로 할 수 있다.
또한, 활성 영역을 분할함으로써(TND1과 TND2, TND3과 TND4), 각 활성 영역을 대략 사각 형상으로 할 수 있다. 바꿔 말하면, 상기 코너부를 갖지 않는 형상으로 할 수 있다. 따라서, 가공 정밀도가 향상되어, 활성 영역(Ac) 위에 형성되는 각 트랜지스터의 특성을 향상시킬 수 있다. 또한, 제조 편차를 저감시켜, SRAM의 메모리 셀 어레이의 동작 특성을 향상시킬 수 있다. 또한, 제조 수율을 향상시킬 수 있다.
또한, 분할한 활성 영역(TND1과 TND2, TND3과 TND4)의 한쪽(도 2에 있어서는, AcP1 또는 AcP3)에는 드라이버 트랜지스터(TND1, TND3) 외에, 액세스 트랜지스터(TNA1, TNA2)도 배치하였으므로, 활성 영역의 개수를 저감시킬 수 있다. 이에 의해, 또한, 심플한 레이아웃을 실현할 수 있어, 메모리 셀 영역의 축소화를 도모할 수 있다.
또한, 활성 영역(Ac)을 Y방향으로 연장시킴으로써, 게이트 전극(G)을 X방향으로 연장시킬 수 있어, 활성 영역(Ac)의 가공 정밀도뿐만 아니라, 게이트 전극(G)의 가공 정밀도를 향상시킬 수 있다. 특히, 미세한 패턴의 가공에는 다중 노광 기술이 이용되는 경우가 있다. 예를 들면, X방향의 라인 형상으로 노광을 행한 후, Y방향의 노광, 즉 분리해야 할 영역의 노광을 행한다. 이와 같은 이중 노출 기술을 이용함으로써, 포토레지스트막의 가공 정밀도를 향상시킬 수 있고, 나아가서는, 하층의 피에칭막의 가공 정밀도를 향상시킬 수 있다. 이와 같은 다중 노광 기술을 이용하는 경우, 패턴 형상은 라인 형상인 것이 바람직하다. 따라서, 상기와 같이, 활성 영역(Ac)이나 게이트 전극(G) 등을 직선적으로 배치함으로써, 다중 노광 기술의 채용이 용이해져, 가공 정밀도의 향상을 도모할 수 있다. 또한, 시뮬레이션 모델 작성이 용이해져, 그 검증 정밀도를 향상시킬 수 있다.
[P1, M1, P2] 도 3에 도시한 바와 같이, 상기 도 2를 참조하면서 설명한 8개의 트랜지스터(TND2, TNA1, TND1, TP1, TP2, TND3, TNA2, TND4)의 소스ㆍ드레인 영역 위에는 제1 플러그 P1이 배치된다. 또한, 상기 도 2를 참조하면서 설명한 4개의 게이트 전극 위에도 제1 플러그 P1이 배치된다.
이 제1 플러그 P1 위에 제1 층배선 M1이 배치되어, 제1 플러그 P1 사이의 전기적 접속이 도모된다.
구체적으로, TND2의 한쪽의 소스ㆍ드레인 영역 위의 제1 플러그 P1a, TND1 및 TNA1의 공통의 소스ㆍ드레인 영역 위의 제1 플러그 P1b, TP1의 한쪽의 소스ㆍ드레인 영역 위의 제1 플러그 P1c 및 TP2와 TND3과 TND4의 공통의 게이트 전극 G3 위의 제1 플러그 P1d가, 제1 층배선(제1 노드 배선) M1A로 접속된다. 이 제1 층배선 M1A(제1 노드 배선)는 도 1의 축적 노드 A와 대응시킬 수 있다. 상기 "한쪽의"라 함은, 도 2 중 상측의 소스ㆍ드레인 영역을 나타낸다.
TND4의 한쪽의 소스ㆍ드레인 영역 위의 제1 플러그 P1e, TND3 및 TNA2의 공통의 소스ㆍ드레인 영역 위의 제1 플러그 P1f, TP2의 한쪽의 소스ㆍ드레인 영역 위의 제1 플러그 P1g 및 TP1과 TND1과 TND2의 공통의 게이트 전극 G1 위의 제1 플러그 P1h가 제1 층배선(제2 노드 배선) M1B로 접속된다. 이 제1 층배선 M1B(제2 노드 배선)는 도 1의 축적 노드 B와 대응시킬 수 있다. 상기 축적 노드(A 또는 B)와 대응하는 제1 층배선 M1(M1A, M1B)은 주로 X방향으로 연장되도록 배치되어 있다. 여기서의 "한쪽의"라 함은, 도 2 중 하측의 소스ㆍ드레인 영역을 나타낸다.
또한, TND2의 다른 쪽의 소스ㆍ드레인 영역 위의 제1 플러그 P1i 및 TND1의 다른 쪽의 소스ㆍ드레인 영역 위의 제1 플러그 P1j가 제1 층배선 M1S로 접속된다. 이 제1 층배선 M1은 도 1의 접지 전위(VSS)와 대응시킬 수 있고, 후술하는 바와 같이, 접지 전위선(LVSS)과 접속된다.
TND4의 다른 쪽의 소스ㆍ드레인 영역 위의 제1 플러그 P1k 및 TND3의 다른 쪽의 소스ㆍ드레인 영역 위의 제1 플러그 P1m이, 제1 층배선 M1S로 접속된다. 이 제1 층배선 M1S는 도 1의 접지 전위(VSS)와 대응시킬 수 있고, 후술하는 바와 같이, 접지 전위선(LVSS)과 접속된다.
또한, TNA1의 다른 쪽의 소스ㆍ드레인 영역 위의 제1 플러그 P1n 및 TP1의 다른 쪽의 소스ㆍ드레인 영역 위의 제1 플러그 P1o 위에, 각각 제1 층배선 M1(M1BL, M1D)이 배치된다. 또한, TNA2의 다른 쪽의 소스ㆍ드레인 영역 위의 제1 플러그 P1p 및 TP2의 다른 쪽의 소스ㆍ드레인 영역 위의 제1 플러그 P1q 위에, 각각 제1 층배선 M1(M1BL, M1D)이 배치된다.
또한, TNA1의 게이트 전극 G2 위의 제1 플러그 P1r 및 TNA2의 게이트 전극 G4 위의 제1 플러그 P1s 위에, 각각 제1 층배선 M1W가 배치된다. 이들 게이트 전극 G(G2, G4)와 접속되는 제1 층배선 M1W는 메모리 셀 영역의 X방향의 단부에 있어서, Y방향으로 연장되도록 배치되어 있지만, 다른 제1 층배선 M1(M1S, M1D, M1BL)은 상기 축적 노드(A 또는 B)와 대응하는 제1 층배선 M1(M1A, M1B)과 마찬가지로, 주로 X방향으로 연장되도록 배치되어 있다.
상기 복수의 제1 플러그 P1 사이의 제1 층배선 M1에 의한 접속 상태는, 도 1에 도시하는 회로도의 결선 상태를 만족시키는 한에 있어서 다양한 변형이 가능하지만, 전술한 바와 같이, 메모리 셀 영역의 단부에 있어서는, 제1 층배선 M1을 Y방향으로 연장시키고, 메모리 셀 영역의 내부에 있어서는, 제1 층배선 M1을 X방향으로 연장시킴으로써, 심플한 레이아웃을 실현할 수 있다.
[P2, M2, P3, M3] 도 4에 도시한 바와 같이, 상기 도 3을 참조하면서 설명한 제1 층배선 M1 중, 상기 축적 노드(A 또는 B)와 대응하는 제1 층배선 M1(M1A, M1B) 이외의 제1 층배선 M1(M1S, M1D, M1BL, M1W) 위에는 제2 플러그 P2가 배치되고, 또한 그 상부에는 제2 층배선 M2가 배치된다.
구체적으로, TNA1의 게이트 전극 G(G2)와 접속되는 제1 층배선 M1W는 제2 플러그 P2를 개재하여 제2 층배선 M2W와 접속된다. 또한, TNA2의 게이트 전극 G(G4)와 접속되는 제1 층배선 M1W는 제2 플러그 P2를 개재하여 제2 층배선 M2W와 접속된다. 이들 2개의 제2 층배선 M2W는 메모리 셀 영역의 X방향의 양단부에 있어서, 각각 Y방향으로 연장되도록 배치되어 있다. 또한, 이들 2개의 제2 층배선 M2W 위에는 제3 플러그 P3이 배치되고, 2개의 제3 플러그 P3을 접속하도록, X방향으로 제3 층배선 M3(WL)이 배치된다. 이 제3 층배선 M3(WL)은 워드선이다. 따라서, 상기 제2 층배선 M2W를, "워드선과 접속되는 제2 층배선"으로 나타내는 경우가 있다.
또한, TND2의 다른 쪽의 소스ㆍ드레인 영역 및 TND1의 다른 쪽의 소스ㆍ드레인 영역과 접속되는 제1 층배선 M1S는 제2 플러그 P2를 개재하여 제2 층배선 M2(LVSS)와 접속된다. 이 제2 층배선 M2(LVSS)는 접지 전위선(제2 전원 전위가 공급되는 제2 전원 전위선)이다. TND4의 다른 쪽의 소스ㆍ드레인 영역 및 TND3의 다른 쪽의 소스ㆍ드레인 영역과 접속되는 제1 층배선 M1S는 제2 플러그 P2를 개재하여 제2 층배선 M2(LVSS)와 접속된다. 이 제2 층배선 M2(LVSS)는 접지 전위선이다. 이들 2개의 접지 전위선은 전술한 메모리 셀 영역의 양단부에 배치되는 2개의 제2 층배선 M2(M2W)의 내측에 있어서, 각각 Y방향으로 연장되도록 배치된다.
또한, TNA1의 다른 쪽의 소스ㆍ드레인 영역과 접속되는 제1 층배선 M1BL은 제2 플러그 P2를 개재하여 제2 층배선 M2(BL, 제1 비트선)와 접속된다. 이 제2 층배선 M2(BL)는 비트선쌍 중 하나의 비트선이다. TNA2의 다른 쪽의 소스ㆍ드레인 영역과 접속되는 제1 층배선 M1BL은 제2 플러그 P2를 개재하여 제2 층배선 M2(/BL)와 접속된다. 이 제2 층배선 M2(/BL, 제2 비트선)는 다른 비트선이다. 이들 2개의 비트선(BL,/BL, 비트선쌍)은 전술한 2개의 접지 전위선(LVSS)의 내측에 있어서, 각각 Y방향으로 연장되도록 배치된다.
또한, TP1의 다른 쪽의 소스ㆍ드레인 영역과 접속되는 제1 층배선 M1D 위의 제2 플러그 P2와, TP2의 다른 쪽의 소스ㆍ드레인 영역과 접속되는 제1 층배선 M1D 위의 제2 플러그 P2를 접속하도록 제2 층배선 M2(LVDD)가 배치된다. 이 제2 층배선 M2(LVDD)는 전원 전위선(제1 전원 전위가 공급되는 제1 전원 전위선)이다. 이 전원 전위선은 전술한 2개의 비트선(BL,/BL) 사이에 있어서, 주로 Y방향으로 연장되지만, Y방향으로 연장되는 라인부와, 이 라인부로부터 상기 제2 플러그 P2 위를 덮는 돌기부를 갖는다.
상기 제2 플러그 P2, 제2 층배선 M2, 제3 플러그 P3 및 제3 층배선 M3의 접속 상태는, 도 1에 도시하는 회로도의 결선 상태를 만족시키는 한에 있어서 다양한 변형이 가능하지만, 전술한 바와 같이, 제2 층배선 M2를 주로 Y방향으로 연장시키고, 제3 층배선 M3을 주로 X방향으로 연장시킴으로써, 심플한 레이아웃을 실현할 수 있다. 또한, 도 2～도 4에 있어서는, 편의상, 하나(1비트)의 메모리 셀 영역밖에 도시하고 있지 않지만, 후술하는 바와 같이, 메모리 셀은 X방향 및 Y방향으로 반복해서 배치되므로, 메모리 셀 어레이에 있어서, 상기 접지 전위선(LVSS), 비트선(BL,/BL), 전원 전위선(LVDD)은 Y방향으로 연장되고, 워드선(WL)은 X방향으로 연장되도록 배치된다(도 14 참조).
또한, 본 실시 형태에 있어서는, 활성 영역을 분할하여 배치(AcP2와 AcP1, AcP4와 AcP3)하였으므로, 활성 영역 사이에 위치하는 소자 분리 영역(STI)분만큼 드라이버 트랜지스터(TND1과 TND2, TND3과 TND4)의 형성 영역이 커지지만, 이 영역을 이용하여, 상기와 같이 제2 층배선 M2W(워드선과 접속되는 제2 층배선)와 비트선(BL,/BL) 사이에, 접지 전위선(LVSS)을 배치할 수 있다. 이에 의해, 접지 전위선(LVSS)의 실드 효과가 생겨, 제2 층배선 M2W(워드선과 접속되는 제2 층배선)와 비트선(BL,/BL)의 상호 작용(크로스 토크 노이즈)을 저감시킬 수 있다.
또한, 접지 전위선(LVSS)과 비트선(BL,/BL)의 간격(d1)을 크게 할 수 있어, 이들 배선 사이의 배선 용량을 저감시킬 수 있다. 또한, 전원 전위선(LVDD)과 비트선(BL,/BL)의 간격(d2)을 크게 할 수 있어, 이들 배선 사이의 배선 용량을 저감시킬 수 있다. 특히, 비트선(BL,/BL)은 데이터의 판독, 기입에 있어서 중요한 역할을 하는 배선이므로, 노이즈 등에 의한 전위의 변화가 메모리 동작에 크게 영향을 미친다. 따라서, 접지 전위선(LVSS)과 비트선(BL,/BL)의 간격(d1)이나, 전원 전위선(LVDD)과 비트선(BL,/BL)의 간격(d2)을 크게 함으로써, 메모리의 동작 특성의 향상을 도모할 수 있다. 예를 들면, 제2 층배선 M2W(워드선과 접속되는 제2 층배선)와 비트선(BL,/BL)의 간격을 d3으로 한 경우, d3<d1, d3<d2로 함으로써, 메모리의 동작 특성의 향상을 도모할 수 있다.
또한, 도 2～도 4를 참조하면서 설명한 각 패턴은 메모리 셀 영역의 중심점에 대해 점대칭으로 배치된다.
또한, 참고로, 상기 「메모리 셀의 패턴 레이아웃」에 대응하여, 8개의 트랜지스터(TND2, TNA1, TND1, TP1, TP2, TND3, TNA2, TND4)를 배치하여, 이들의 접속 상태를 명시한 회로도를 도 5에 도시한다.
[메모리 셀의 단면 구조] 계속해서, 도 6～도 11의 단면도를 참조하면서 상기 레이아웃의 단면 구조를 설명함으로써, 본 실시 형태의 SRAM의 메모리 셀의 구성을 보다 명확하게 한다.
도 6～도 8에 도시한 바와 같이, 반도체 기판(1) 중에는 소자 분리 영역 STI가 형성되어 있다. 이 소자 분리 영역 STI에 의해, 활성 영역(Ac)이 구획된다. 즉, 소자 분리 영역 STI로 둘러싸인 영역이 활성 영역(Ac)으로 된다. 전술한 바와 같이, 6개의 활성 영역(AcP2, AcP1, AcN1, AcN2, AcP3, AcP4)이 X방향으로 나란히 배치되어 있고, 그 상태를 도 6 등에 도시하는 단면도로부터도 알 수 있다.
이 소자 분리 영역 STI는 STI(shallow trench isolation)법을 이용하여 형성할 수 있다. 즉, 반도체 기판(1)에 포토리소그래피 기술 및 에칭 기술을 사용하여 소자 분리 홈을 형성한다. 그리고, 소자 분리 홈을 매립하도록 반도체 기판 위에 산화실리콘막을 형성하고, 그 후, 화학적 기계적 연마법(CMP;chemical mechanical polishing)에 의해, 반도체 기판 위에 형성된 불필요한 산화실리콘막을 제거한다. 이에 의해, 소자 분리 홈 내에만 산화실리콘막을 매립한 소자 분리 영역 STI를 형성할 수 있다. 또한, 이 소자 분리 영역 STI를, LOCOS(local Oxidation of silicon)법을 이용하여 형성할 수도 있다.
또한, 반도체 기판(1) 중에는 p형 불순물(예를 들면, 붕소 등)을 함유하는 p형 웰(P-well) 및 n형 불순물(예를 들면, 인이나 비소 등)을 함유하는 n형 웰(N-well)이 형성되어 있다. p형 웰(P-well)은, 예를 들면 이온 주입법을 이용하여, 활성 영역(Ac)에 p형 불순물을 도입함으로써 형성할 수 있고, n형 웰(N-well)은, 예를 들면 이온 주입법을 이용하여, 활성 영역(Ac)에 n형 불순물을 도입함으로써 형성할 수 있다. 전술한 바와 같이, 이들 웰은 소자 분리 영역 STI의 하부에서 연결되어 있고, 소정의 폭으로 Y방향으로 연장되어 있다(도 6, 도 12 등 참조). 또한, 3개의 웰(P-well, N-well, P-well)이 X방향으로 나란히 배치된다. 바꿔 말하면, n형 웰(N-well)의 양측에 p형 웰(P-well)이 배치된다. 또한, 각 웰의 표면에, 채널 형성용 반도체 영역(도시 생략)을 형성할 수도 있다. 이 채널 형성용 반도체 영역은 채널을 형성하는 임계값 전압을 조정하기 위해 형성된다.
또한, 활성 영역(Ac)의 주표면에는 게이트 절연막 GO가 형성되어 있다. 이 게이트 절연막 GO로서는, 예를 들면 산화실리콘막 등을 이용할 수 있다. 이 게이트 절연막 GO는, 예를 들면 열산화법이나 CVD법 등을 이용하여 형성할 수 있다.
또한, 게이트 절연막 GO 위에는 게이트 전극 G가 형성되어 있다(도 7, 도 8). 게이트 전극 G로서는, 예를 들면 다결정 실리콘막을 이용할 수 있다. 예를 들면, 게이트 절연막 GO 위를 포함하는 반도체 기판(1) 위에 다결정 실리콘막을 CVD법 등으로 퇴적하여, 패터닝함으로써 게이트 전극 G를 형성할 수 있다. 또한, 게이트 전극 G를 다결정 실리콘막과 금속막의 적층막으로 구성할 수도 있다.
또한, 게이트 절연막을 high-K막으로 변경하고, 게이트 전극을 메탈 게이트 구조로 할 수도 있다.
여기서, 패터닝이라 함은, 가공의 대상막 위의 포토레지스트막을 노광ㆍ현상하여, 원하는 형상으로 한 후, 이 포토레지스트막을 마스크로 하여 가공의 대상막을 에칭하는 공정을 말한다. 이 게이트 전극(G)의 패터닝 시에는, 전술한 바와 같이 이중 노출 기술 등을 이용함으로써, 미세한 라인 폭 및 스페이스 폭으로 배치되는 게이트 전극(G)을 정밀도 좋게 형성할 수 있다. 전술한 본 실시 형태의 레이아웃(도 2 등 참조)은 이중 노출 기술을 적용하는 경우에도 적절한 것으로 되어 있다.
또한, 게이트 전극 G의 양측의 p형 웰(P-well) 중에는 n형의 저농도 불순물 영역 EX1이 형성되어 있다(도 7, 도 8). 이 n형의 저농도 불순물 영역 EX1은 게이트 전극 G를 마스크로 하여, 이온 주입법에 의해, 활성 영역(AcP)에 n형 불순물을 도입함으로써 형성할 수 있다. 게이트 전극 G의 양측의 n형 웰(N-well) 중에는 p형의 저농도 불순물 영역 EX1이 형성되어 있다(도 7, 도 8). 이 p형의 저농도 불순물 영역 EX1은 게이트 전극 G를 마스크로 하여, 이온 주입법에 의해, 활성 영역(AcN)에 p형 불순물을 도입함으로써 형성할 수 있다.
또한, 게이트 전극 G의 양측의 측벽에는 사이드 월 SW가 형성되어 있다(도 7, 도 8). 이 사이드 월 SW는, 예를 들면 질화실리콘막으로 이루어진다. 예를 들면, 질화실리콘막 등의 절연막을 CVD법으로 게이트 전극 G 위를 포함하는 반도체 기판(1) 위에 퇴적한 후, 이방성 에칭을 실시함으로써, 게이트 전극 G의 측벽에 절연막을 사이드 월 SW로서 잔존시킬 수 있다.
또한, 게이트 전극 G 및 사이드 월 SW의 합성체의 양측의 p형 웰(P-well) 중에는 n형의 고농도 불순물 영역 EX2가 형성되어 있다(도 7, 도 8). 이 n형의 고농도 불순물 영역 EX2는 상기 합성체를 마스크로 하여, 이온 주입법에 의해, n형 불순물을 도입함으로써 형성할 수 있다. 또한, 상기 합성체의 양측의 n형 웰(N-well) 중에는 p형의 고농도 불순물 영역 EX2가 형성되어 있다(도 7, 도 8). 이 p형의 고농도 불순물 영역 EX2는 상기 합성체를 마스크로 하여, 이온 주입법에 의해, p형 불순물을 도입함으로써 형성할 수 있다. 고농도 불순물 영역 EX2는 저농도 불순물 영역 EX1보다, 불순물 농도가 높고, 또한 깊게 형성된다. 이 저농도 불순물 영역 EX1 및 고농도 불순물 영역 EX2로, LDD(Lightly Doped Drain) 구조의 소스ㆍ드레인 영역이 구성된다. 또한, 소스ㆍ드레인 영역이라 함은, 소스 또는 드레인으로 되는 영역을 말한다. 또한, 이 소스ㆍ드레인 영역을 트랜지스터의 "일단"이나 "타단" 등으로 나타내는 경우가 있다.
전술한 바와 같이, 본 실시 형태에 있어서는, 드라이버 트랜지스터를 분할(TND1과 TND2, TND3과 TND4)하여, 다른 활성 영역(AcP2와 AcP1, AcP4와 AcP3) 위에 배치하고 있다. 이 구성이, 도 7 등에 도시하는 단면으로부터도 명백해진다. 또한, 본 실시 형태에 있어서는, 분할한 활성 영역(TND1과 TND2, TND3과 TND4)에, 액세스 트랜지스터(TNA1, TNA2)도 배치하고 있다. 이 구성이, 도 7 등에 도시하는 단면으로부터도 명백해진다.
또한, 트랜지스터의 형성 방법으로서, 더미 게이트를 이용하여 게이트 패턴의 홈을 형성한 후, 메탈 게이트를 형성하는, 소위 게이트 라스트를 이용할 수도 있다.
도 9～도 11에 도시한 바와 같이 각 트랜지스터(TNA1, TND1, TND2, TP1 등)의 고농도 불순물 영역 EX2(소스ㆍ드레인 영역) 위에는 플러그 P1이 배치되어 있다. 또한, 도 9～도 11의 단면도에는 나타나지 않지만, 게이트 전극 G 위에도 플러그 P1이 형성된다(도 2 참조). 플러그 P1은, 예를 들면 다음 공정에 의해 형성할 수 있다. 각 트랜지스터(TNA1, TND1, TND2, TP1 등) 위를 포함하는 반도체 기판(1) 위에 층간 절연막 IL1로서 질화실리콘막과 산화실리콘막의 적층막을 형성한다. 계속해서, 층간 절연막 IL1 중에 컨택트 홀을 형성하여, 이 컨택트 홀의 내부를 포함하는 층간 절연막 IL1 위에 도전성막을 퇴적한다. 도전성막으로서는, 배리어막과 금속막의 적층막을 이용할 수 있다. 배리어막으로서는, 예를 들면 Ti(티탄)막 또는 TiN(질화티탄)막, 혹은 이들의 적층막을 이용할 수 있다. 또한, 금속막으로서는, 예를 들면 W(텅스텐)막 등을 이용할 수 있다. 퇴적한 도전성막 중, 컨택트 홀 이외의 도전성막을 CMP법 등을 이용하여 제거함으로써, 컨택트 홀 내에 도전성막을 매립할 수 있다.
또한, 플러그 P1 상에는 제1 층배선 M1이 배치되어 있다. 이 제1 층배선 M1은 도전성막을 패터닝함으로써 형성할 수 있다. 또한, 제1 층배선 M1을, 매립 배선(다마신 배선)으로 할 수도 있다.
또한, 제1 층배선 M1 위에는 제2 플러그 P2를 개재하여 제2 층배선 M2(LVSS, BL,/BL, LVDD 등)가 배치된다. 바꿔 말하면, 이들의 배선이 같은 층에 배치된다. 제2 플러그 P2는 층간 절연막 IL2 중에, 제1 플러그 P1과 마찬가지로 형성할 수 있다. 제2 층배선 M2는 제1 층배선 M1과 마찬가지로 형성할 수 있다. 이 제2 층배선 M2를 매립 배선으로 할 수도 있다. 이때, 컨택트 홀과 배선 홈의 내부에 도전성막을 동시에 매립하여, 제2 플러그 P2와 제2 층배선 M2를 동시에 형성하는, 소위 듀얼 다마신법을 이용할 수도 있다.
또한, 제2 층배선 M2 위에는 제3 플러그 P3을 개재하여 제3 층배선 M3(WL)이 배치된다. 제3 플러그 P3은 층간 절연막 IL3 중에, 제1 플러그 P1과 마찬가지로 형성할 수 있다. 제3 층배선 M3은 제1 층배선 M1과 마찬가지로 형성할 수 있다. 이 제3 층배선 M3을 매립 배선으로 할 수도 있다. 이때, 컨택트 홀과 배선 홈의 내부에 도전성막을 동시에 매립하여, 제3 플러그 P3과 제3 층배선 M3을 동시에 형성하는, 소위 듀얼 다마신법을 이용할 수도 있다.
또한, 상기 단면 구조를 구성하는 각 패턴의 형성 공정에 제한은 없지만, 예를 들면 다음의 순서로 형성할 수 있다. 우선, 반도체 기판(1) 중에, 소자 분리 영역 STI를 형성한 후, 웰(P-well, N-well, P-well)을 형성한다. 그 후, 게이트 절연막 GO 및 게이트 전극 G를 형성하고, 저농도 불순물 영역 EX1을 형성한 후, 사이드 월 SW를 형성하고, 고농도 불순물 영역 EX2를 형성함으로써, 각 트랜지스터(TNA1, TND1, TND2, TP1 등)를 형성한다(도 7 등 참조). 그 후, 층간 절연막, 플러그 및 배선의 형성 공정을 반복함으로써, 제1～제3 층배선(M1～M3) 등을 형성한다. 이 후, 다층의 배선을 더 형성할 수도 있다. 또한, 후술하는, 탭 셀(급전용 셀)을 구성하는 각 패턴을 동시에 형성할 수도 있고, 또한 SRAM을 구동하기 위한 디코더 등의 주변 회로 등을 동시에 형성할 수도 있다.
또한, 이후의 실시 형태에 있어서는, 단면도 및 형성 공정의 설명을 생략하고 있지만, 트랜지스터부의 단면에 있어서는, 본 실시 형태와 유사한 단면 구조로 되어, 동일한 공정에서 형성이 가능한 것은 물론이다.
[메모리 셀 어레이의 구성] 도 12는 본 실시 형태의 SRAM의 메모리 셀 어레이의 개념을 도시하는 평면도이다. 도 13 및 도 14는 본 실시 형태의 SRAM의 메모리 셀 어레이의 구성을 도시하는 평면도이다. 도 13은 하층으로부터 제2 플러그 P2까지 위치하는 패턴의 레이아웃을 도시하고, 도 14는 제2 플러그 P2보다 위의 패턴의 레이아웃을 도시한다. 도 13 및 도 14에 도시하는 영역은 도 12의 아래로부터 2단째까지이며, 좌측으로부터 2열째까지의 2×2의 셀 영역에 대응한다.
도 12에 도시한 바와 같이, 도 2～도 4를 참조하면서 설명한 메모리 셀 영역을 "F"로 나타낸 경우, 메모리 셀 어레이에 있어서는, 도면 중 상하 방향(Y방향)에 있어서, X방향으로 연장되는 라인(X축)에 대해 선대칭으로 메모리 셀 영역이 반복해서 배치되고(X축 반전), 또한 도면 중 좌우 방향(X방향)에 있어서, Y방향으로 연장되는 라인(Y축)에 대해 선대칭으로 메모리 셀 영역이 반복해서 배치된다(Y축 반전).
이 "F"로 나타낸 메모리 셀 영역(일점 쇄선으로 둘러싸인 사각형의 영역)의 레이아웃 및 단면 구조는 도 2～도 4의 평면도 및 도 6～도 11의 단면도를 이용하여 상세하게 설명한 바와 같다. 또한, "F"로 나타낸 메모리 셀 영역 이외의 메모리 셀 영역에 있어서는, 각 패턴의 형상이, X방향 또는 Y방향으로 연장되는 라인에 대해 선대칭으로 설치되어 있다(도 13, 도 14 참조).
여기서, 전술한 바와 같이, 메모리 셀 영역 중의 각 웰(P-well, N-well, P-well)은 Y방향으로 연장되어 있다(도 13). 또한, 메모리 셀 영역의 외측의 P-well은 이웃하는 메모리 셀 영역의 P-well과 접하고 있으므로, 메모리 셀 어레이 전체적으로 보면, p형 웰(P-well)과 n형 웰(N-well)이 X방향으로 교대로 배치되어 있다.
[탭 셀 영역의 설명] 도 12를 참조하면서 설명한 바와 같이, 메모리 셀 어레이에 있어서는, 복수의 셀 영역(예를 들면, m×n)이 배치되지만, 메모리 셀 어레이 중에는 탭 셀 영역(급전 영역)이 설치된다. 탭 셀 영역을 개재하여 각 웰에 소정의 전위(예를 들면, 접지 전위 VSS나 전원 전위 VDD)가 급전된다.
도 15에 본 실시 형태의 SRAM의 메모리 셀 어레이 중의 탭 셀 영역의 위치를 개념적으로 도시한다. 도시한 바와 같이, 이 탭 셀(급전 셀)은 Y방향으로 배열하는 메모리 셀 영역 n개마다 배치되고, Y방향으로 연장되는 라인에 대해 선대칭으로, X방향으로 반복해서 배치된다. 바꿔 말하면, m×n개의 어레이 영역부마다, 탭 셀 영역이 배치되고, 이 탭 셀 영역은 탭 셀이 X방향으로 복수 배치된 것으로 된다. X방향으로 배열하는 복수의 탭 셀 중, 하나의 탭 셀을 「F'」로 나타내고 있다.
도 16 및 도 17은 본 실시 형태의 SRAM의 탭 셀(F')의 구성을 도시하는 평면도이다. 도 16은 활성 영역(급전부, 전위 인가부) AcS, 더미 게이트 전극 DG, 제1 플러그 P1, 제1 층배선 M1 및 제2 플러그 P2의 배치를 도시한다. 도 17은 제2 플러그 P2, 제2 층배선 M2, 제3 플러그 P3 및 제3 층배선 M3의 배치를 도시한다. 따라서, 도 16 및 도 17에 있어서는, 제2 플러그 P2를 기준으로 하여 평면도를 겹침으로써, 각 도면에 표시한 패턴의 위치 관계가 명확해진다. 또한, 도면 중 일점 쇄선으로 둘러싸인 사각형의 영역은 하나의 탭 셀 영역을 나타내고, 예를 들면 메모리 셀 영역과 동일한 크기로 설정되어 있다.
메모리 셀 영역에 있어서, Y방향으로 연장되는 각 웰(P-well, N-well, P-well)은, 도 16에 도시하는 탭 셀에 있어서도 Y방향으로 연장되어 있고, p형 웰(P-well), n형 웰(N-well) 및 p형 웰(P-well)이 X방향으로 나란히 배치되어 있다.
또한, 탭 셀 영역 위에는 급전용 활성 영역 AcS가 설치되고, 3개의 활성 영역 AcS가 X방향으로 나란히 배치되어 있다. 이들 활성 영역(AcS) 사이는 소자 분리 영역(STI)으로 된다.
구체적으로, 각 활성 영역 AcS는 각 웰(P-well, N-well, P-well)의 노출 영역이고, 여기서는 X방향으로 긴 변을 갖는 대략 사각 형상으로 형성되어 있다. 또한, 3개의 활성 영역 AcS는 X방향으로 연장되는 동일 라인 위에 배치되어 있다.
도 16 중 좌측의 p형 웰(P-well) 위의 활성 영역 AcS 위에는 제1 플러그 P1이 배치되고, 이 제1 플러그 P1 위에는 제1 층배선 M1이 배치되어 있다. 또한, 제1 층배선 M1 위에는 제2 플러그 P2가 배치된다. 이 제2 플러그 P2 위에는 제2 층배선 M2(LVSS)가 배치된다(도 17). 이 제2 층배선 M2(LVSS)는 「메모리 셀의 패턴 레이아웃」의 란에서 설명한, 접지 전위선으로 된다. 또한, 탭 셀 영역에는 제2 층배선 M2(LVSS) 위에 제3 플러그 P3이 배치되고, 그 상부에 제3 층배선 M3(CVSS)이 배치된다. 이 제3 층배선 M3(CVSS)은 X방향으로 배열하는 탭 셀의 각 접지 전위선과 접속되는 공통 접지 전위선으로 된다(도 17).
n형 웰(N-well) 위의 활성 영역 AcS 위에는 제1 플러그 P1이 배치되고, 이 제1 플러그 P1 위에는 제1 층배선 M1이 배치되어 있다. 또한, 제1 층배선 M1 위에는 제2 플러그 P2가 배치된다. 이 제2 플러그 P2 위에는 제2 층배선 M2(LVDD)가 배치된다(도 17). 이 제2 층배선 M2(LVDD)는 「메모리 셀의 패턴 레이아웃」의 란에서 설명한, 전원 전위선으로 된다. 또한, 탭 셀 영역에는 제2 층배선 M2(LVDD) 위에 제3 플러그 P3이 배치되고, 그 상부에 제3 층배선 M3(CVDD)이 배치된다. 이 제3 층배선 M3(CVDD)은 X방향으로 배열하는 탭 셀의 각 접지 전위선과 접속되는 공통 전원 전위선으로 된다(도 17).
도 16 중 우측의 p형 웰(P-well) 위의 활성 영역 AcS 위에는 제1 플러그 P1이 배치되고, 이 제1 플러그 P1 위에는 제1 층배선 M1이 배치되어 있다. 또한, 제1 층배선 M1 위에는 제2 플러그 P2가 배치된다. 이 제2 플러그 P2 위에는 제2 층배선 M2(LVSS)가 배치된다(도 17). 이 제2 층배선 M2(LVSS)는 「메모리 셀의 패턴 레이아웃」의 란에서 설명한, 접지 전위선으로 된다. 또한, 탭 셀 영역에는 제2 층배선 M2(LVSS) 위에 제3 플러그 P3이 배치되고, 그 상부에 제3 층배선 M3(CVSS)이 배치된다. 이 제3 층배선 M3(CVSS)은 X방향으로 배열하는 탭 셀의 각 접지 전위선과 접속되는 상기 공통 접지 전위선으로 된다(도 17).
또한, 탭 셀 영역 위에는 「메모리 셀의 패턴 레이아웃」의 란에서 설명한, 비트선[제2 층배선 M2(BL), 제2 층배선 M2(/BL)]이 연장되어 있다(도 17).
또한, 도 16에 도시한 바와 같이, 탭 셀 영역에 있어서는, 소자 분리 영역 STI 위에, X방향으로 연장되는 더미 게이트 전극(더미 게이트 배선, 더미 게이트) DG가 배치되어 있다. 더미 게이트 전극이라 함은, 소자 분리 영역(STI) 위에 설치되어, 트랜지스터 동작을 행할 수 없는 도전성막이다. 이 도전성막은 게이트 전극 G와 동일 재료, 동일 공정으로 형성된다.
이와 같이, 더미 게이트 전극 DG를 설치함으로써, 게이트 전극에 의한 요철이 규칙적으로 반복되게 되어, 레이아웃의 규칙성이 향상된다. 그 결과, 제조 편차 등을 저감시킬 수 있어, 장치 특성의 향상을 도모할 수 있다. 더미 게이트 전극 DG는 X방향으로 연장되는 라인 형상으로 배치되지만, 여기서는, 적절히, 분리부 Sp가 설치되어, 분할하여 배치되어 있다(도 16 참조).
도 18은 본 실시 형태의 SRAM의 메모리 셀 및 탭 셀 형성 영역의 개념을 도시하는 평면도이다. 도 19 및 도 20은 본 실시 형태의 SRAM의 메모리 셀 및 탭 셀 형성 영역의 구성을 도시하는 평면도이다. 도 19는 하층으로부터 제2 플러그 P2까지 위치하는 패턴의 레이아웃을 도시하고, 도 20은 제2 플러그 P2보다 위의 패턴의 레이아웃을 도시한다. 도 18～도 20에 도시하는 영역은 2×3의 셀 영역을 나타내고, 아래로부터 2단째에 탭 셀 영역이 배치되어 있다.
도 18～도 20에 도시한 바와 같이, 탭 셀(F')의 더미 게이트 전극 DG는 탭 셀의 Y방향의 양단에, 활성 영역(AcS)을 사이에 두도록 배치되어 있다. 이때, 더미 게이트 전극 DG를 X방향으로 연장되는 일련의 라인 형상으로 배치해도 되지만, 여기서는, 인접하는 메모리 셀의 게이트 전극 G와 대응하도록, 적절히 더미 게이트 전극 DG가 절단되어 있다. 바꿔 말하면, 분리부(Sp)가 설치되어 있다. 이와 같이 더미 게이트 전극 DG를 배치함으로써, 게이트 전극 G 및 더미 게이트 전극 DG의 규칙성이 더욱 향상되어, 장치 특성을 향상시킬 수 있다.
또한, 탭 셀을 구성하는 각 패턴(AcS, DG, P1～P3, M1～M3 등)은 메모리 셀을 구성하는 각 패턴과 마찬가지로 형성할 수 있다.
(실시 형태 2) 실시 형태 1에 있어서는, X방향으로 배열하는 6개의 활성 영역(AcP2, AcP1, AcN1, AcN2, AcP3, AcP4) 중, 분할한 드라이버 트랜지스터(TND1과 TND2)가 배치되는 AcP2와 AcP1의 X방향의 길이(X방향의 폭)를 동일하게 하고 있었다. 또한, 드라이버 트랜지스터(TND3과 TND4)가 배치되는 AcP4와 AcP3의 X방향의 길이(X방향의 폭)를 동일하게 하고 있었다. 이들을 다른 길이(폭)로 할 수도 있다. 이 활성 영역(Ac)의 X방향의 폭은 각 트랜지스터의 게이트 폭과 대응한다. 따라서, 바꾸어 말하면, 실시 형태 1에 있어서는, 드라이버 트랜지스터(TND1)의 게이트 폭과 드라이버 트랜지스터(TND2)의 게이트 폭을 동일하게 하고, 또한 드라이버 트랜지스터(TND3)의 게이트 폭과 드라이버 트랜지스터(TND4)의 게이트 폭을 동일하게 하고 있었다.
이에 대해, 본 실시 형태에 있어서는, 드라이버 트랜지스터(TND1)의 게이트 폭과 드라이버 트랜지스터(TND2)의 게이트 폭을 다른 것으로 하고, 또한 드라이버 트랜지스터(TND3)의 게이트 폭과 드라이버 트랜지스터(TND4)의 게이트 폭을 다른 것으로 한다.
도 21 및 도 22는 본 실시 형태의 SRAM의 메모리 셀의 구성을 도시하는 평면도이다. 도 21은 활성 영역 Ac, 게이트 전극 G 및 제1 플러그 P1의 배치를 도시한다. 도 22는 제1 플러그 P1, 제1 층배선 M1 및 제2 플러그 P2의 배치를 도시한다. 따라서, 도 21 및 도 22에 있어서는, 제1 플러그 P1을 기준으로 하여 평면도를 겹침으로써, 각 도면에 표시한 패턴의 위치 관계가 명확해진다. 또한, 상기 제2 플러그 P2보다 위의 구성에 대해, 즉 제2 층배선 M2, 제3 플러그 P3 및 제3 층배선 M3의 배치에 대해서는, 도 4를 참조하면서 설명한 실시 형태 1의 경우와 동일하다. 또한, 도면 중 일점 쇄선으로 둘러싸인 사각형의 영역은 하나(1비트)의 메모리 셀 영역을 나타낸다.
메모리 셀의 구성에 대해서는, AcP2와 AcP1의 X방향의 길이(X방향의 폭) 및 AcP4와 AcP3의 X방향의 길이(X방향의 폭) 이외의 구성은 실시 형태 1과 동일하므로, 그 상세한 설명을 생략한다.
도 21에 도시한 바와 같이, 예를 들면 활성 영역 AcP2와 활성 영역 AcP1의 폭을, 각각 WAcP2, WAcP1로 한 경우, WAcP2<WAcP1로 할 수도 있다. 또한, 활성 영역 AcP3과 활성 영역 AcP4의 폭을 각각 WAcP3, WAcP4로 한 경우, WAcP4<WAcP3으로 할 수도 있다.
이와 같이, 본 실시 형태에 있어서는, 드라이버 트랜지스터(TND1과 TND2, TND3과 TND4)의 구동 능력과, 액세스 트랜지스터(TNA1, TNA2)의 구동 능력의 비를 용이하게 조정할 수 있다. 즉, 활성 영역(AcP2와 AcP1, AcP4와 AcP3)의 폭을 바꾸는 것만으로, 간단하게 β비를 조정할 수 있다.
실시 형태 1에 있어서는, 액세스 트랜지스터(TNA1, TNA2)의 게이트 폭과 드라이버 트랜지스터의 게이트 폭(TND1과 TND2의 게이트 폭의 합, TND3과 TND4의 게이트 폭의 합)을 1:2로 하였지만, 이 비는 SRAM의 특성에 따라서 적절히 조정된다. 즉, 장치에 따라서는, 기입보다도 판독 특성을 양호하게 하는 등, 목적 용도에 따라서, 액세스 트랜지스터와 드라이버 트랜지스터의 능력비를 바꾸고 싶은 경우가 있다. 여기서, 액세스 트랜지스터(TNA1, TNA2)의 게이트 폭을 "a"로, 드라이버 트랜지스터의 게이트 폭(TND1과 TND2의 게이트 폭의 합, TND3과 TND4의 게이트 폭의 합)을 "b"로 하고, 이 비 a:b에 대해, a를 1로 한 경우의 b의 값(즉, b/a, 이를 "β비"라고 하는 경우가 있음)을 용이하게 조정할 수 있다. 조정의 범위는, 예를 들면 b/a를 1.1 이상 3 이하의 범위에서 조정하는 것이 바람직하다. 또한, b/a를 1.5 이상 2.5 이하의 범위에서 조정하는 것이 보다 바람직하다.
이는, 예를 들면 b/a＝1.1로 하면, 드라이버 트랜지스터 TND1과 액세스 트랜지스터 TNA1의 게이트 폭을 동일하게, 1로 한 경우, 드라이버 트랜지스터 TND2의 게이트 폭이 0.1로 되어, 상당히 좁은 게이트 폭으로 되어 버리므로, 패턴이 안정되지 않는다.
이로 인해, 드라이버 트랜지스터 TND1과 TND2의 게이트 폭을 0.75 전후로 하게 된다.
이에 반해, b/a＝1.5이면, 드라이버 트랜지스터 TND2의 게이트 폭이 0.5로 되어, 일단 패턴 형성이 가능해지거나, 혹은 드라이버 트랜지스터 TND1과 액세스 트랜지스터 TNA1의 게이트 폭을 동일한 방향으로 근접시킬 수 있다.
또한, 예를 들면 b/a＝3으로 하면, 액세스 트랜지스터 TNA1의 게이트 폭을 1로 하고, 드라이버 트랜지스터 TND1과 TND2의 게이트 폭을 1.5로 한다.
이에 비해, 액세스 트랜지스터 TNA1의 게이트 폭을 1로 하고, 드라이버 트랜지스터 TND1과 TND2의 게이트 폭을 1.25로 하는 쪽이, 액세스 트랜지스터 TNA1과 드라이버 트랜지스터 TND1의 게이트 폭의 차가, 상기 "b/a＝3"의 경우보다 작게 할 수 있는 점에서 바람직하다.
또한, 다른 활성 영역(AcN1, AcN2)의 폭에 대해 제한은 없지만, 여기서는 활성 영역 AcP2 및 활성 영역 AcP4의 폭과 동일하게 설정하고 있다.
또한, 상기 관계를 역(WAcP2>WAcP1, WAcP4>WAcP3)으로 하여 β비를 조정해도 되지만, 2개의 트랜지스터가 배치되는 활성 영역(AcP1, AcP3)의 폭을 크게 하는 쪽이, 제조 편차가 적어, 특성의 제어성도 높다고 생각된다.
또한, 게이트 전극 G 및 제1 플러그 P1의 배치는 실시 형태 1(도 2)과 마찬가지이므로, 그 설명을 생략한다. 또한, 도 22에 도시한 제1 플러그 P1, 제1 층배선 M1 및 제2 플러그 P2의 배치에 대해서도, 실시 형태 1(도 3)과 마찬가지이므로, 그 설명을 생략한다.
이와 같이, 본 실시 형태에 있어서는, 실시 형태 1에서 상세하게 설명한 효과 외에, 상기 효과를 발휘할 수 있다.
(실시 형태 3) 실시 형태 1에서 설명한 탭 셀에 있어서는, p형 웰(P-well) 위의 활성 영역 AcS를 제2 층배선 M2(LVSS)와 접속하고, n형 웰(N-well) 위의 활성 영역 AcS를 제2 층배선 M2(LVDD)와 접속하였다. 이 제2 층배선 M2(LVSS)는 「메모리 셀의 패턴 레이아웃」의 란에서 설명한, 접지 전위선이고, 제2 층배선 M2(LVDD)는 「메모리 셀의 패턴 레이아웃」의 란에서 설명한, 전원 전위선이다. 즉, 메모리 셀에 접속되는 접지 전위선이나 전원 전위선을 개재하여 웰 급전을 행하였지만, 접지 전위선이나 전원 전위선 이외의 배선(제3 전위 배선)을 이용하여 웰 급전을 행할 수도 있다. 본 실시 형태에 있어서는, p형 웰(P-well)의 급전용 배선으로서 제2 접지 전위선(LVSSB)을 이용하고 있다.
[탭 셀 영역의 설명] 도 23 및 도 24는 본 실시 형태의 SRAM의 탭 셀의 구성을 도시하는 평면도이다. 도 23은 활성 영역 AcS, 더미 게이트 전극 DG, 제1 플러그 P1, 제1 층배선 M1 및 제2 플러그 P2의 배치를 도시한다. 도 24는 제2 플러그 P2, 제2 층배선 M2, 제3 플러그 P3 및 제3 층배선 M3의 배치를 도시한다. 따라서, 도 23 및 도 24에 있어서는, 제2 플러그 P2를 기준으로 하여 평면도를 겹침으로써, 각 도면에 표시한 패턴의 위치 관계가 명확해진다. 또한, 도면 중 일점 쇄선으로 둘러싸인 사각형의 영역은 하나의 탭 셀 영역(예를 들면, 도 18의 F'에 대응하는 영역)을 나타내고, 예를 들면 메모리 셀 영역과 동일한 크기로 설정되어 있다.
메모리 셀 영역에 있어서, Y방향으로 연장되는 각 웰(P-well, N-well, P-well)은, 도 23에 도시하는 탭 셀에 있어서도 Y방향으로 연장되어 있고, p형 웰(P-well), n형 웰(N-well) 및 p형 웰(P-well)이 X방향으로 나란히 배치되어 있다.
또한, 탭 셀 영역 위에는 급전용 활성 영역 AcS가 설치되고, 3개의 활성 영역 AcS가, X방향으로 나란히 배치되어 있다. 이들 활성 영역(AcS) 사이는 소자 분리 영역(STI)으로 된다.
구체적으로, 각 활성 영역 AcS는 각 웰(P-well, N-well, P-well)의 노출 영역이고, 여기서는 X방향으로 긴 변을 갖는 대략 사각 형상으로 형성되어 있다. 또한, 3개의 활성 영역 AcS는 X방향으로 연장되는 동일 라인 위에 배치되어 있다.
도면 중 우측의 p형 웰(P-well) 위의 활성 영역 AcS 위에는 제1 플러그 P1이 배치되고, 이 제1 플러그 P1 위에는 제1 층배선 M1이 배치되어 있다. 또한, 제1 층배선 M1 위에는 제2 플러그 P2가 배치된다(도 23). 이 제2 플러그 P2 위에는 제2 층배선 M2(LVSSB)가 배치된다(도 24).
이 제2 층배선 M2(LVSSB)는 제2 접지 전위선이고, 「메모리 셀의 패턴 레이아웃」의 란에서 설명한, 접지 전위선[제2 층배선 M2(LVSS)]과는 다른 배선으로 된다. 또한, 탭 셀 영역에는 제2 층배선 M2(LVSS) 위에 제3 플러그 P3이 배치되고, 그 상부에 제3 층배선 M3이 배치된다. 이 제3 층배선 M3은 X방향으로 배열하는 탭 셀의 각 제2 접지 전위선과 접속되는 공통 제2 접지 전위선으로 된다(도 24).
마찬가지로, 도면 중 우측의 p형 웰(P-well) 위의 활성 영역 AcS 위에는 제1 플러그 P1이 배치되고, 이 제1 플러그 P1 위에는 제1 층배선 M1이 배치되어 있다. 또한, 제1 층배선 M1 위에는 제2 플러그 P2가 배치된다. 이 제2 플러그 P2 위에는 제2 층배선 M2(LVSSB)가 배치된다.
이 제2 층배선 M2(LVSSB)는 제2 접지 전위선이고, 「메모리 셀의 패턴 레이아웃」의 란에서 설명한, 접지 전위선[제2 층배선 M2(LVSS)]과는 다른 배선으로 된다. 또한, 탭 셀 영역에는 제2 층배선 M2(LVSS) 위에 제3 플러그 P3이 배치되고, 그 상부에 제3 층배선 M3이 배치된다. 이 제3 층배선 M3은 X방향으로 배열하는 탭 셀의 각 제2 접지 전위선과 접속되는 상기 공통 제2 접지 전위선으로 된다(도 24).
또한, n형 웰(N-well) 위의 활성 영역 AcS 위에는 실시 형태 1의 경우와 마찬가지로, 제1 플러그 P1, 제1 층배선 M1이 배치되고, 또한 플러그 P2를 개재하여 제2 층배선 M2(LVDD)가 배치된다. 이 제2 층배선 M2(LVDD)는 「메모리 셀의 패턴 레이아웃」의 란에서 설명한, 전원 전위선으로 된다. 또한, 탭 셀 영역에는 제2 층배선 M2(LVDD) 위에 제3 플러그 P3이 배치되고, 그 상부에 제3 층배선 M3(CVDD)이 배치된다. 이 제3 층배선 M3(CVDD)은 X방향으로 배열하는 탭 셀의 각 접지 전위선과 접속되는 공통 전원 전위선으로 된다(도 24, 도 17 참조).
또한, 탭 셀 영역에 있어서, 메모리 셀 영역으로부터 연장되는 접지 전위선[제2 층배선 M2(LVSS)] 위에는 제3 플러그 P3을 개재하여 공통 접지 전위선[제3 층배선 M3(CVSS)]이 배치되어 있다(도 24, 도 17).
이와 같이, 본 실시 형태에 있어서는, 메모리 셀에 접속되는 접지 전위선과는 별도 배선으로 p형 웰(P-well)에 급전을 행하므로, p형 웰(P-well)의 고정 전위(트랜지스터의 백 게이트 전위)와, 메모리 셀에 접속되는 접지 전위선의 전위를 개별로 설정할 수 있다.
예를 들면, 메모리 셀에 접속되는 접지 전위선의 전위를, 0.1V 정도로 하고, p형 웰(P-well)의 고정 전위(트랜지스터의 백 게이트 전위)를 0V로 할 수 있다. 이와 같이, p형 웰의 고정 전위를, 메모리 셀에 접속되는 접지 전위선의 전위보다 상대적으로 내림으로써, 백 바이어스 효과가 생겨, 리크 전류의 저감을 도모할 수 있다. 이와 같이, 메모리 셀에 접속되는 접지 전위선과 p형 웰(P-well)의 급전용 배선을 별도 배선으로 함으로써, 트랜지스터 특성의 미세 조정이 가능해져, 장치 특성을 향상시킬 수 있다.
또한, 도 25는 본 실시 형태의 SRAM의 메모리 셀을 도시하는 회로도이다. 메모리 셀의 구성 및 회로 동작은 실시 형태 1의 경우와 마찬가지이고, 예를 들면 트랜지스터의 접속 관계는 도 1이나 도 5에 도시하는 회로도와 마찬가지이지만, SRAM의 메모리 셀을 구성하는 트랜지스터(TND2, TNA1, TND1, TND3, TNA2, TND4)의 백 게이트 전위(여기서는, VSSB)가 다르다.
즉, 도 5에 있어서는 명시하고 있지 않지만, 8개의 트랜지스터의 백 게이트에 대해, n형의 트랜지스터(TND2, TNA1, TND1, TND3, TNA2, TND4)의 백 게이트 전위는 접지 전위(VSS)이고, p형의 트랜지스터(TP1, TP2)의 백 게이트 전위는 전원 전위(VDD)이다. 이에 대해, 도 25에 있어서는, n형의 트랜지스터(TND2, TNA1, TND1, TND3, TNA2, TND4)의 백 게이트 전위는 제2 접지 전위(VSSB)로 된다. 또한, p형의 트랜지스터(TP1, TP2)의 백 게이트 전위는 전원 전위(VDD)이다.
또한, 본 실시 형태에 있어서는, 접지 전위선을 별도 배선으로 하였지만, 전원 전위선을 별도 배선으로 할 수도 있다.
예를 들면, 도 16에 도시하는 n형 웰(N-well) 위의 활성 영역 AcS 위에, 실시 형태 1의 경우와 마찬가지로, 제1 플러그 P1을 배치하고, 그 제1 플러그 P1 위에, 제1 층배선 M1을 배치한다. 제1 층배선 M1 위에 제2 플러그 P2를 설치하고, 제2 층배선을 배치한다. 이 제2 층배선은 도 16에 도시하는 전원 전위선(LVDD)의 우측에 위치하도록 배치되어, 제2 전원 전위선(LVDDB)으로 된다. 즉, 2개의 제2 층배선 중, 좌측을 전원 전위선(LVDD)으로 하고, 우측을 제2 전원 전위선(LVDDB)으로 한다. 이 후, 전원 전위선(LVDD)과 제2 전원 전위선(LVDDB)은 제3 플러그 P3을 개재하여 각각 개별의 제3 층배선(공통 전원 전위선, 공통 제2 전원 전위선)과 접속된다.
상기 구성에 따르면, p형의 트랜지스터(TP1, TP2)의 백 게이트 전위를 제2 전원 전위(VDDB)로 할 수 있다. 예를 들면, 제2 전원 전위선(LVDDB)과 메모리 셀에 접속되는 전원 전위선[전원 전위선(LVDD)] 사이에, 비교적 높은 도통 저항값을 갖는 p형의 트랜지스터를 구비함으로써, 래치 업 현상의 발생을 억제할 수 있다.
이상과 같이, 접지 전위(VSS)측을 별도 배선 구성으로 할 수도 있고, 또한 전원 전위(VDD)측을 별도 배선 구성으로 할 수도 있다. 물론, 접지 전위(VSS)측 및 전원 전위(VDD)측의 양쪽에 별도 배선 구성을 적용할 수도 있다.
(실시 형태 4) 실시 형태 1에서 설명한 메모리 셀에 있어서는, 6개의 활성 영역을, AcP2, AcP1, AcN1, AcN2, AcP3, AcP4의 순으로, X방향으로 나란히 배치하였지만(도 2), AcP2와 AcP1의 위치를 바꾸고, 또한 AcP3과 AcP4의 위치를 바꿀 수도 있다(도 26 참조).
[메모리 셀의 구성] [메모리 셀의 패턴 레이아웃] 도 26～도 28은 본 실시 형태의 SRAM의 메모리 셀의 구성을 도시하는 평면도이다. 도 26은 활성 영역 Ac, 게이트 전극 G 및 제1 플러그 P1의 배치를 도시한다. 도 27은 제1 플러그 P1, 제1 층배선 M1 및 제2 플러그 P2의 배치를 도시한다. 도 28은 제2 플러그 P2, 제2 층배선 M2, 제3 플러그 P3 및 제3 층배선 M3의 배치를 도시한다. 따라서, 도 26 및 도 27에 있어서는, 제1 플러그 P1을 기준으로 하여 평면도를 겹침으로써, 각 도면에 표시한 패턴의 위치 관계가 명확해진다. 또한, 도 27 및 도 28에 있어서는, 제2 플러그 P2를 기준으로 하여 평면도를 겹침으로써, 각 도면에 표시한 패턴의 위치 관계가 명확해진다. 또한, 도면 중 일점 쇄선으로 둘러싸인 사각형의 영역은 하나(1비트)의 메모리 셀 영역을 나타낸다.
도 26에 도시한 바와 같이, 반도체 기판에는 p형 웰(P-well), n형 웰(N-well) 및 p형 웰(P-well)이 X방향으로 나란히 배치되어 있다. 도 26에 있어서는, 하나(1비트)의 메모리 셀 영역밖에 도시하고 있지 않지만, 전술한 바와 같이, 메모리 셀은 X방향 및 Y방향으로 반복해서 배치되므로(도 12～도 14 참조), 이들 웰(P-well, N-well, P-well)은 Y방향으로 연장되게 된다. 또한, 이들 웰의 노출 영역이 활성 영역(액티브 영역, Ac)으로 된다.
또한, 반도체 기판에는 6개의 활성 영역이 X방향으로 나란히 배치되어 있다. 실시 형태 1의 경우와 달리, 본 실시 형태에 있어서는, AcP1, AcP2, AcN1, AcN2, AcP4, AcP3의 순으로 나란히 배치되어 있다.
다른 구성(G, P1 등)은 실시 형태 1과 마찬가지이므로 그 상세한 설명을 생략한다. 또한, 도 27 및 도 28에 도시하는 제1 플러그 P1, 제1 층배선 M1, 제2 플러그 P2, 제2 층배선 M2, 제3 플러그 P3 및 제3 층배선 M3의 배치도, 도 3 및 도 4를 참조하면서 설명한 실시 형태 1의 경우와 대략 동일하므로 그 상세한 설명을 생략한다.
이와 같이, 본 실시 형태에 있어서는, 메모리 셀 영역에 있어서, Y방향으로 긴 변을 갖는 대략 사각 형상의 활성 영역 AcP1 및 AcP2의 배치에 대해, 긴 변의 보다 긴 AcP1을, n형 웰(N-well)로부터 멀리하여 배치하고 있다. 또한, 메모리 셀 영역에 있어서, Y방향으로 긴 변을 갖는 대략 사각 형상의 활성 영역 AcP4 및 AcP3의 배치에 대해, 긴 변의 보다 긴 AcP3을 n형 웰(N-well)로부터 멀리하여 배치하고 있다. 이와 같은 배치에 의해, 웰 근접 효과를 저감시킬 수 있다.
웰 근접 효과는, 예를 들면 n형 불순물의 도입 영역 이외의 영역에 포토레지스트막을 형성하고, n형 불순물의 도입을 저지함으로써 n형 웰을 형성할 때, 포토레지스트막의 단부(예를 들면, 소자 분리 영역 STI 중)에 주입된 n형 불순물이, p형 웰에 형성되는 n형의 트랜지스터의 게이트 전극이나 소스ㆍ드레인 영역까지 확산되어, n형의 트랜지스터의 특성을 열화시키는 현상을 말한다. 마찬가지로, p형의 트랜지스터에 있어서도 p형 웰 형성 시의 p형 불순물의 영향을 받을 수 있다. 이와 같이, n형 웰과 p형 웰의 경계부에 있어서는, 웰 근접 효과에 의한 트랜지스터 특성의 편차가 생기기 쉬워, 메모리 셀의 미세화에 의해 이 문제는 현저해진다.
그러나, 본 실시 형태에 있어서는, 긴 변의 보다 긴 활성 영역, 바꿔 말하면, 보다 많은 트랜지스터가 배치되는 활성 영역(AcP1 및 AcP3)을, n형 웰(N-well)과 p형 웰(P-well)의 경계로부터 멀리하여 배치함으로써, 웰 근접 효과를 저감시켜, 트랜지스터 특성을 향상시킬 수 있다.
또한, 참고로, 상기 「메모리 셀의 패턴 레이아웃」에 대응하여, 8개의 트랜지스터(TND2, TNA1, TND1, TP1, TP2, TND3, TNA2, TND4)를 배치하고, 이들의 접속 상태를 명시한 회로도를 도 29에 도시한다.
이 도 29로부터도 명백한 바와 같이, 트랜지스터 TNA1 및 TNA2가, n형 웰(N-well)과 p형 웰(P-well)의 경계로부터 멀리하여 배치된다(도면 중 화살표 참조).
이와 같이, 웰 근접 효과를 저감시켜, 트랜지스터 특성(예를 들면, TNA1이나 TNA2의 특성 등)을 향상시킬 수 있다.
본 실시 형태에 있어서는, 실시 형태 1에서 상세하게 설명한 효과 외에, 상기 효과를 발휘할 수 있다.
(실시 형태 5) 실시 형태 1에서 설명한 메모리 셀에 있어서는, 각 트랜지스터의 소스ㆍ드레인 영역 위 및 게이트 전극 G 위에 제1 플러그 P1을 설치하고, 이것보다 상층의 배선을 이용하여 결선하였지만, 셰어드 플러그(셰어드 콘택트) SP1을 이용하여 결선할 수도 있다.
도 30～도 32는 본 실시 형태의 SRAM의 메모리 셀의 구성을 도시하는 평면도이다. 도 30은 활성 영역 Ac, 게이트 전극 G, 제1 플러그 P1 및 셰어드 제1 플러그 SP1의 배치를 도시한다. 도 31은 제1 플러그 P1, 셰어드 제1 플러그 SP1, 제1 층배선 M1 및 제2 플러그 P2의 배치를 도시한다. 도 32는 제2 플러그 P2, 제2 층배선 M2, 제3 플러그 P3 및 제3 층배선 M3의 배치를 도시한다. 따라서, 도 30 및 도 31에 있어서는, 제1 플러그 P1 및 셰어드 제1 플러그 SP1을 기준으로 하여 평면도를 겹침으로써, 각 도면에 표시한 패턴의 위치 관계가 명확해진다. 또한, 도 31 및 도 32에 있어서는, 제2 플러그 P2를 기준으로 하여 평면도를 겹침으로써, 각 도면에 표시한 패턴의 위치 관계가 명확해진다. 또한, 도면 중 일점 쇄선으로 둘러싸인 사각형의 영역은 하나(1비트)의 메모리 셀 영역을 나타낸다.
[메모리 셀의 패턴 레이아웃] 본 실시 형태의 메모리 셀의 패턴 레이아웃에 대해서는, 상기 셰어드 제1 플러그 SP1의 부분 이외의 구성은, 실시 형태 1과 마찬가지이므로 그 상세한 설명을 생략하고, 셰어드 제1 플러그 SP1의 근방의 구성에 대해 상세하게 설명한다.
도 30에 도시한 바와 같이, 본 실시 형태에 있어서도, 실시 형태 1과 마찬가지로, p형 웰(P-well), n형 웰(N-well) 및 p형 웰(P-well)이 X방향으로 나란히 배치되어 있다. 또한, 6개의 활성 영역(AcP2, AcP1, AcN1, AcN2, AcP3, AcP4)이 X방향으로 나란히 배치되어 있다. 이들 활성 영역(Ac) 사이는 소자 분리 영역(STI)으로 된다.
상기 6개의 활성 영역(AcP2, AcP1, AcN1, AcN2, AcP3, AcP4) 위에는 게이트 절연막(GO)을 개재하고, 게이트 전극 G가, 각 활성 영역을 X방향으로 가로지르도록 연장되어, 실시 형태 1의 「회로 구성」의 란에서 설명한 8개의 트랜지스터를 구성하고 있다.
구체적으로, 활성 영역 AcP2, AcP1 및 AcN1 위를 가로지르도록 공통의 게이트 전극 G1이 배치되어 있다. 이에 의해, 활성 영역 AcP2 위에 TND2, 활성 영역 AcP1 위에 TND1 및 활성 영역 AcN1 위에 TP1이 배치되어, 이들 게이트 전극(G)이 접속되게 된다. 활성 영역 AcP1 위에는 상기 공통의 게이트 전극 G1과 병행으로, 다른 게이트 전극 G2가 배치되어 있다. 이에 의해, 활성 영역 AcP1 위에 TNA1이 배치되어, TNA1의 소스ㆍ드레인 영역과 TND1의 소스ㆍ드레인 영역이 접속된다(공통화됨).
또한, 활성 영역 AcP4, AcP3 및 AcN2 위를 가로지르도록 공통의 게이트 전극 G3이 배치되어 있다. 이에 의해, 활성 영역 AcP4 위에 TND4, 활성 영역 AcP3 위에 TND3 및 활성 영역 AcN2 위에 TP2가 배치되어, 이들 게이트 전극(G)이 접속되게 된다. 활성 영역 AcP3 위에는 상기 공통의 게이트 전극 G3과 병행으로, 다른 게이트 전극 G4가 배치되어 있다. 이에 의해, 활성 영역 AcP3 위에 TNA2가 배치되어, TNA2의 소스ㆍ드레인 영역과 TND3의 소스ㆍ드레인 영역이 접속된다(공통화됨).
또한, 상기 4개의 게이트 전극 G는 2개씩 동일 라인 위에 배치되어 있다. 구체적으로는, 활성 영역 AcP2, AcP1 및 AcN1 위를 가로지르는 공통의 게이트 전극 G1과 활성 영역 AcP3 위의 게이트 전극 G4는 X방향으로 연장되는 동일 라인 위에 배치되어 있다. 활성 영역 AcP4, AcP3 및 AcN2 위를 가로지르는 공통의 게이트 전극 G3과 활성 영역 AcP1 위의 게이트 전극 G2는 X방향으로 연장되는 동일 라인 위에 배치되어 있다.
상기 8개의 트랜지스터(TND2, TNA1, TND1, TP1, TP2, TND3, TNA2, TND4)의 소스ㆍ드레인 영역 위에는 제1 플러그 P1이 배치된다. 또한, 상기 4개의 게이트 전극 위에도 제1 플러그 P1이 배치된다.
여기서, TP2의 한쪽의 소스ㆍ드레인 영역과, TP1과 TND2와 TND1의 공통의 게이트 전극 G1 위에는 하나의 연속된 플러그(일체의 플러그)인 셰어드 제1 플러그 SP1이 배치되어 있다. 또한, TP1의 한쪽의 소스ㆍ드레인 영역과, TP2와 TND3과 TND4의 공통의 게이트 전극 G3 위에는 하나의 연속된 플러그인 셰어드 제1 플러그 SP1이 배치되어 있다.
이와 같이, 전기적으로 접속해야 할 소스ㆍ드레인 영역과, 게이트 전극 G를, 셰어드 제1 플러그 SP1을 이용하여 접속할 수도 있다.
이와 같이, 셰어드 제1 플러그 SP1을 이용함으로써, 도 2에 도시하는 제1 플러그 P1d와 P1h의 배치가 불필요해지므로, 도 30에 도시한 바와 같이, 활성 영역 AcN1과 AcN2 사이의 거리를 작게 할 수 있다. 따라서, 예를 들면 실시 형태 1의 메모리 셀(도 2 참조)과 비교하여, 메모리 셀 면적을 축소할 수 있다.
또한, 제1 플러그 P1 및 셰어드 제1 플러그 SP1의 상층의 패턴의 레이아웃, 즉 제1 층배선 M1, 제2 플러그 P2, 제2 층배선 M2, 제3 플러그 P3 및 제3 층배선 M3의 배치는, 도 31 및 도 32에 도시한 바와 같이, 도 3 및 도 4를 참조하면서 설명한 실시 형태 1의 경우와 대략 동일하므로, 여기서는 그 상세한 설명을 생략한다.
또한, 참고로, 상기 「메모리 셀의 패턴 레이아웃」에 대응하여, 8개의 트랜지스터(TND2, TNA1, TND1, TP1, TP2, TND3, TNA2, TND4)를 배치하고, 이들의 접속 상태를 명시한 회로도를 도 33에 도시한다.
이 도 33에 있어서, 상기 셰어드 제1 플러그 SP1에 의한 결선의 개소는, 도면 중 동그라미표의 개소에 대응하여, 하나의 연속된 플러그(셰어드 제1 플러그 SP1)를 이용하여 소스ㆍ드레인 영역과, 게이트 전극 G가 결선된다.
이와 같이, 셰어드 제1 플러그 SP1을 이용함으로써, 메모리 셀 면적을 축소할 수 있다.
본 실시 형태에 있어서는, 실시 형태 1에서 상세하게 설명한 효과 외에, 상기 효과를 발휘할 수 있다.
(실시 형태 6) 실시 형태 1에 있어서는, 대략 사각형의 메모리 셀 영역의 Y방향으로 연장되는 변의 길이(도면 중 세로 방향의 길이)를, 후술하는 트랜지스터 2개분의 길이(높이)로 하였지만, 본 실시 형태에 있어서는, 대략 사각형의 메모리 셀 영역의 Y방향으로 연장되는 변의 길이를, 트랜지스터 4개분의 길이로 한다. 트랜지스터 1개분의 길이라 함은, 게이트 전극의 Y방향의 폭을 a1로 하고, 게이트 전극 사이의 Y방향의 거리를 b1로 한 경우, a1과 b1의 합(a1＋b1)을 의미한다. 예를 들면, 실시 형태 1에 있어서는, 메모리 셀 영역의 Y방향으로 연장되는 변의 길이는 2(a1＋b1)로 되어, 트랜지스터 2개분의 길이로 된다(도 2 참조). 또한, 본 실시 형태에 있어서는, 메모리 셀 영역의 Y방향으로 연장되는 변의 길이를, 4(a1＋b1)로 한다.
또한, 바꾸어 말하면, 실시 형태 1에 있어서는, 2단(2줄)으로 게이트 전극 G를 배치하였지만, 본 실시 형태에 있어서는 4단(4줄)으로 게이트 전극 G를 배치한다.
또한, 본 실시 형태의 SRAM의 메모리 셀의 회로 구성 및 회로 동작은 도 1을 참조하면서 설명한 실시 형태 1의 경우와 마찬가지이다.
[SRAM의 구조] [메모리 셀의 구성] 도 34～도 36은 본 실시 형태의 SRAM의 메모리 셀의 구성을 도시하는 평면도이다. 도 34는 활성 영역 A, 게이트 전극 G 및 제1 플러그 P1의 배치를 도시한다. 도 35는 제1 플러그 P1, 제1 층배선 M1 및 제2 플러그 P2의 배치를 도시한다. 도 36은 제2 플러그 P2, 제2 층배선 M2, 제3 플러그 P3 및 제3 층배선 M3의 배치를 도시한다. 따라서, 도 34 및 도 35에 있어서는, 제1 플러그 P1을 기준으로 하여 평면도를 겹침으로써, 각 도면에 표시한 패턴의 위치 관계가 명확해진다. 또한, 도 35 및 도 36에 있어서는, 제2 플러그 P2를 기준으로 하여 평면도를 겹침으로써, 각 도면에 표시한 패턴의 위치 관계가 명확해진다. 또한, 도면 중 일점 쇄선으로 둘러싸인 사각형의 영역은 하나(1비트)의 메모리 셀 영역을 나타낸다.
[메모리 셀의 패턴 레이아웃] [A, G, P1] 도 34에 도시한 바와 같이, 반도체 기판에는 p형 웰(P-well), n형 웰(N-well) 및 p형 웰(P-well)이 X방향으로 나란히 배치되어 있다. 도 34에 있어서는, 하나(1비트)의 메모리 셀 영역밖에 도시하고 있지 않지만, 메모리 셀은 X방향 및 Y방향으로 반복해서 배치되므로(도 12 참조), 이들 웰(P-well, N-well, P-well)은 Y방향으로 연장되게 된다. 또한, 이들 웰의 노출 영역이 활성 영역(액티브 영역, A)으로 된다.
또한, 반도체 기판에는 3개의 활성 영역(AP1, AN, AP2)이 X방향으로 나란히 배치되어 있다. 이들 활성 영역(A) 사이는 소자 분리 영역(STI)으로 된다. 바꿔 말하면, 소자 분리 영역(STI)에서 활성 영역(A)이 구획된다. 또한, 상기 각 웰(P-well, N-well, P-well)은 소자 분리 영역 STI의 하부에서 연결되어 있다.
구체적으로, 활성 영역 AP1은 p형 웰(P-well)의 노출 영역이고, Y방향으로 긴 변을 갖는 대략 사각 형상이다. 또한, 도 34에 있어서는, 편의상, 하나(1비트)의 메모리 셀 영역밖에 도시하고 있지 않지만, 메모리 셀은 X방향 및 Y방향으로 반복해서 배치되므로(도 12 참조), 메모리 셀 어레이에 있어서, 활성 영역 AP1은 인접하는 메모리 셀(여기서는, 도 34에 도시하는 메모리 셀 영역의 하측의 메모리 셀)의 활성 영역과, 연속해서 배치된다.
활성 영역 AN은 n형 웰(N-well)의 노출 영역이고, Y방향으로 긴 변을 갖는 대략 사각 형상이다.
활성 영역 AP2는 상기 n형 웰의 도면 중 우측에 위치하는 p형 웰(P-well)의 노출 영역이고, Y방향으로 긴 변을 갖는 대략 사각 형상이다. 또한, 메모리 셀은 X방향 및 Y방향으로 반복해서 배치되므로(도 12 참조), 메모리 셀 어레이에 있어서, 활성 영역 AP2는 인접하는 메모리 셀(여기서는, 도 34에 도시하는 메모리 셀 영역의 상측의 메모리 셀)의 활성 영역과, 연속해서 배치된다.
상기 3개의 활성 영역(AP1, AN, AP2) 위에는 게이트 절연막(GO)을 개재하여, 게이트 전극 G가, 각 활성 영역을 X방향으로 가로지르도록 연장되어, 실시 형태 1의 「회로 구성」의 란에서 설명한 8개의 트랜지스터를 구성하고 있다.
구체적으로, 활성 영역 AP1, AN 및 AP2 위를 가로지르도록 2개의 공통의 게이트 전극(G1, G3)이 배치되어 있다. 이에 의해, 활성 영역 AP2 위에, TND2 및 TND3이 소스ㆍ드레인 영역을 공유하여 직렬로 배치되고, 활성 영역 AP1 위에, TND1 및 TND4가 소스ㆍ드레인 영역을 공유하여 직렬로 배치되고, 또한 활성 영역 AN 위에 TP1 및 TP2가 소스ㆍ드레인 영역을 공유하여 직렬로 배치된다. 또한, 한쪽의 공통의 게이트 전극 G1에 의해, TND1, TP1 및 TND2의 게이트 전극(G)이 접속되게 되고, 다른 쪽의 공통 게이트 전극 G3에 의해, TND3, TP2 및 TND4의 게이트 전극(G)이 접속되게 된다. 이들 2개의 공통의 게이트 전극(G1, G3)은 병행으로 X방향으로 연장되어 배치된다.
또한, 활성 영역 AP1 위에는 상기 2개의 공통의 게이트 전극 G와 병행으로, 하나의 게이트 전극 G2가 배치되어 있다. 이에 의해, 활성 영역 AP1 위에 TNA1이 배치되어, TNA1의 소스ㆍ드레인 영역과 TND1의 소스ㆍ드레인 영역이 접속된다(공통화됨). 또한, 활성 영역 AP2 위에는 상기 2개의 공통의 게이트 전극(G1, G3)과 병행으로, 다른 게이트 전극 G4가 배치되어 있다. 이에 의해, 활성 영역 AP2 위에 TNA2가 배치되어, TNA2의 소스ㆍ드레인 영역과 TND3의 소스ㆍ드레인 영역이 접속된다(공통화됨).
이와 같이, 본 실시 형태에 있어서는, 드라이버 트랜지스터를 분할(TND1과 TND2, TND3과 TND4)하여, 다른 활성 영역(AP1, AP2) 위에 배치하고 있다. 또한, 이들 활성 영역(AP1, AP2)을 Y방향으로 연장시킴으로써, 심플한 레이아웃으로 되어, 가공 정밀도가 향상된다.
따라서, 실시 형태 1과 마찬가지로, 활성 영역(A)의 형상으로 코너부(굴곡부)를 설치하는 일 없이, 용이하게, 액세스 트랜지스터의 게이트 폭과 드라이버 트랜지스터의 게이트 폭을 1:2로 할 수 있다.
또한, 상기 활성 영역(AP1, AP2)에, 트랜지스터를 3개씩 배치하였으므로, 활성 영역의 개수를 저감시킬 수 있다. 이에 의해, 또한, 심플한 레이아웃을 실현할 수 있어, 메모리 셀 영역의 축소화를 도모할 수 있다.
또한, 활성 영역(A)을 Y방향으로 연장시킴으로써, 게이트 전극(G)을 X방향으로 연장시킬 수 있어, 활성 영역(A)의 가공 정밀도뿐만 아니라, 게이트 전극(G)의 가공 정밀도를 향상시킬 수 있다. 특히, 실시 형태 1에서 상세하게 설명한 바와 같이, 다중 노광 기술의 채용이 용이해져, 가공 정밀도의 향상을 도모할 수 있다. 또한, 시뮬레이션 모델 작성이 용이해져, 그 검증 정밀도를 향상시킬 수 있다.
[P1, M1, P2] 도 35에 도시한 바와 같이, 상기 도 34를 참조하면서 설명한 8개의 트랜지스터(TND2, TNA1, TND1, TP1, TP2, TND3, TNA2, TND4)의 소스ㆍ드레인 영역 위에는 제1 플러그 P1이 배치된다. 또한, 상기 도 34를 참조하면서 설명한 4개의 게이트 전극 위에도 제1 플러그 P1이 배치된다.
이 제1 플러그 P1 위에 제1 층배선 M1이 배치되어, 제1 플러그 P1 사이의 전기적 접속이 도모된다.
구체적으로, TND2의 한쪽의 소스ㆍ드레인 영역 위의 제1 플러그 P1A, TND1 및 TNA1의 공통의 소스ㆍ드레인 영역 위의 제1 플러그 P1B, TP1의 한쪽의 소스ㆍ드레인 영역 위의 제1 플러그 P1C 및 TP2와 TND3과 TND4의 공통의 게이트 전극(G3) 위의 제1 플러그 P1D가, 제1 층배선(제1 노드 배선) M1A로 접속된다. 이 제1 층배선 M1A는 도 1의 축적 노드 A와 대응시킬 수 있다. 상기 "한쪽의"라 함은, 도면 중 하측의 소스ㆍ드레인 영역을 나타낸다.
TND4의 한쪽의 소스ㆍ드레인 영역 위의 제1 플러그 P1E, TND3 및 TNA2의 공통의 소스ㆍ드레인 영역 위의 제1 플러그 P1F, TP2의 한쪽의 소스ㆍ드레인 영역 위의 제1 플러그 P1G 및 TP1과 TND1과 TND2의 공통의 게이트 전극(G1) 위의 제1 플러그 P1H가 제1 층배선 M1B로 접속된다. 이 제1 층배선(제2 노드 배선) M1B는 도 1의 축적 노드 B와 대응시킬 수 있다. 여기서의 "한쪽의"라 함은, 도면 중 상측의 소스ㆍ드레인 영역을 나타낸다.
또한, TND2의 다른 쪽의 소스ㆍ드레인 영역 위의 제1 플러그 P1I 위에 제1 층배선(패드 영역) M1S가 배치된다. 또한, TND1의 다른 쪽의 소스ㆍ드레인 영역 위의 제1 플러그 P1J 위에 제1 층배선 M1S가 배치된다.
또한, TP1과 TP2의 공통의 소스ㆍ드레인 영역 위의 제1 플러그 P1K 위에 제1 층배선(패드 영역) M1D가 배치된다. 이 제1 층배선 M1D는 도 1의 전원 전위(VDD)와 대응시킬 수 있고, 후술하는 바와 같이, 전원 전위선(LVDD)과 접속된다.
또한, TNA1의 다른 쪽의 소스ㆍ드레인 영역 위의 제1 플러그 P1L 및 TNA2의 다른 쪽의 소스ㆍ드레인 영역 위의 제1 플러그 P1M 위에 각각 제1 층배선 M1BL이 배치된다.
또한, TNA1의 게이트 전극(G2) 위의 제1 플러그 P1N 및 TNA2의 게이트 전극(G4) 위의 제1 플러그 P1O 위에 각각 제1 층배선 M1W가 배치된다.
상기 복수의 제1 플러그 P1 사이의 제1 층배선 M1에 의한 접속 상태는 도 1에 도시하는 회로도의 결선 상태를 만족시키는 한에 있어서 다양한 변형이 가능하다.
[P2, M2, P3, M3] 도 36에 도시한 바와 같이, 상기 도 35를 참조하면서 설명한 제1 층배선 M1 중, 상기 축적 노드(A 또는 B)와 대응하는 제1 층배선 M1(M1A, M1B) 이외의 제1 층배선 M1 위에는 제2 플러그 P2가 배치되고, 또한 그 상부에는 제2 층배선 M2가 배치된다.
구체적으로, TNA1의 게이트 전극(G2)과 접속되는 제1 층배선 M1W는 제2 플러그 P2를 개재하여 제2 층배선 M2W와 접속된다. 또한, TNA2의 게이트 전극(G4)과 접속되는 제1 층배선 M1W는 제2 플러그 P2를 개재하여 제2 층배선 M2W와 접속된다. 이들 2개의 제2 층배선 M2W는 메모리 셀 영역의 X방향의 양단부에 있어서, 각각 Y방향으로 연장되도록 배치되어 있다. 또한, 이들 2개의 제2 층배선 M2W 위에는 제3 플러그 P3이 배치되고, 2개의 제3 플러그 P3을 접속하도록, X방향으로 제3 층배선 M3(WL)이 배치된다. 이 제3 층배선 M3(WL)은 워드선이다.
또한, TND2와 TND3의 공통의 소스ㆍ드레인 영역(P1I)과 접속되는 제1 층배선(패드 영역) M1S는 제2 플러그 P2를 개재하여 제2 층배선 M2(LVSS)와 접속된다. 이 제2 층배선 M2(LVSS)는 접지 전위선이다. TND1과 TND4의 공통의 소스ㆍ드레인 영역(P1J)과 접속되는 제1 층배선(패드 영역) M1S는 제2 플러그 P2를 개재하여 제2 층배선 M2(LVSS)와 접속된다. 이 제2 층배선 M2(LVSS)는 접지 전위선이다. 이들 2개의 접지 전위선은 전술한 메모리 셀 영역의 양단부에 배치되는 2개의 제2 층배선 M2의 내측에 있어서, 각각 Y방향으로 연장되도록 배치된다.
또한, TNA1의 다른 쪽의 소스ㆍ드레인 영역과 접속되는 제1 층배선 M1BL은 제2 플러그 P2를 개재하여 제2 층배선 M2(BL)와 접속된다. 이 제2 층배선 M2(BL)는 비트선쌍 중 하나의 비트선이다. TNA2의 다른 쪽의 소스ㆍ드레인 영역과 접속되는 제1 층배선 M1BL은 제2 플러그 P2를 개재하여 제2 층배선 M2(/BL)와 접속된다. 이 제2 층배선 M2(/BL)는 다른 비트선이다. 이들 2개의 비트선(BL,/BL)은 전술한 2개의 접지 전위선(LVSS)의 내측에 있어서, 각각 Y방향으로 연장되도록 배치된다.
또한, TP1과 TP2의 공통의 소스ㆍ드레인 영역(P1K)과 접속되는 제1 층배선(패드 영역) M1D는 제2 플러그를 개재하여 제2 층배선 M2(LVDD)와 접속된다. 이 제2 층배선 M2(LVDD)는 전원 전위선이다.
상기 제2 플러그 P2, 제2 층배선 M2, 제3 플러그 P3 및 제3 층배선 M3의 접속 상태는 도 1에 도시하는 회로도의 결선 상태를 만족시키는 한에 있어서 다양한 변형이 가능하지만, 전술한 바와 같이, 제2 층배선 M2를 주로 Y방향으로 연장시키고, 제3 층배선 M3을 주로 X방향으로 연장시킴으로써, 심플한 레이아웃을 실현할 수 있다. 또한, 도 34～도 36에 있어서는, 편의상, 하나(1비트)의 메모리 셀 영역밖에 도시하고 있지 않지만, 후술하는 바와 같이, 메모리 셀은 X방향 및 Y방향으로 반복해서 배치되므로, 메모리 셀 어레이에 있어서, 상기 접지 전위선(LVSS), 비트선(BL,/BL), 전원 전위선(LVDD)은 Y방향으로 연장되고, 워드선(WL)은 X방향으로 연장되도록 배치된다.
또한, 본 실시 형태에 있어서는, 제2 층배선 M2W(워드선과 접속되는 제2 층배선)와 비트선(BL,/BL) 사이에, 접지 전위선(LVSS)을 배치하였으므로, 접지 전위선(LVSS)의 실드 효과가 생겨, 제2 층배선 M2W(워드선과 접속되는 제2 층배선)와 비트선(BL,/BL)의 상호 작용(크로스 토크 노이즈)을 저감시킬 수 있다.
또한, 도 34～도 36을 참조하면서 설명한 각 패턴은 메모리 셀 영역의 중심점에 대해 점대칭으로 배치되어 있다.
또한, 참고로, 상기 「메모리 셀의 패턴 레이아웃」에 대응하여, 8개의 트랜지스터(TND2, TNA1, TND1, TP1, TP2, TND3, TNA2, TND4)를 배치하여, 이들의 접속 상태를 명시한 회로도를 도 37에 도시한다.
[메모리 셀 어레이의 구성] 본 실시 형태의 SRAM의 메모리 셀 어레이는 실시 형태 1과 마찬가지로 어레이 형상으로 배치된다. 즉, 실시 형태 1에 있어서 도 12를 참조하면서 설명한 바와 같이, 메모리 셀 영역("F")이, X방향으로 연장되는 라인에 대해 선대칭으로, 반복해서 배치되고, 또한 Y방향으로 연장되는 라인에 대해 선대칭으로, 반복해서 배치된다.
[탭 셀 영역의 설명] 또한, 본 실시 형태의 SRAM의 메모리 셀 어레이 중에는, 실시 형태 1과 마찬가지로 탭 셀 영역이 설치된다. 탭 셀 영역을 개재하여 각 웰에 소정의 전위(예를 들면, 접지 전위 VSS나 전원 전위 VDD)가 급전된다.
(실시 형태 7) 실시 형태 6에 있어서는, p형 웰(P-well), n형 웰(N-well) 및 p형 웰(P-well)을 X방향으로 나란히 배치하였지만(도 34), n형 웰(N-well)의 양측의 p형 웰(P-well)을 한쪽에 통합하여 배치할 수도 있다(도 38).
또한, 본 실시 형태에 있어서는, 실시 형태 6과 마찬가지로, 대략 사각형의 메모리 셀 영역의 Y방향으로 연장되는 변의 길이를, 트랜지스터 4개분의 길이로 하고 있다. 바꿔 말하면, 본 실시 형태에 있어서는, 4단(4행)으로 게이트 전극 G를 배치하고 있다.
또한, 본 실시 형태의 SRAM의 메모리 셀의 회로 구성 및 회로 동작은 도 1을 참조하면서 설명한 실시 형태 1의 경우와 마찬가지이다.
[SRAM의 구조] [메모리 셀의 구성] 도 38～도 40은 본 실시 형태의 SRAM의 메모리 셀의 구성을 도시하는 평면도이다. 도 38은 활성 영역 A, 게이트 전극 G 및 제1 플러그 P1의 배치를 도시한다. 도 39는 제1 플러그 P1, 제1 층배선 M1 및 제2 플러그 P2의 배치를 도시한다. 도 40은 제2 플러그 P2, 제2 층배선 M2, 제3 플러그 P3 및 제3 층배선 M3의 배치를 도시한다. 따라서, 도 38 및 도 39에 있어서는, 제1 플러그 P1을 기준으로 하여 평면도를 겹침으로써, 각 도면에 표시한 패턴의 위치 관계가 명확해진다. 또한, 도 39 및 도 40에 있어서는, 제2 플러그 P2를 기준으로 하여 평면도를 겹침으로써, 각 도면에 표시한 패턴의 위치 관계가 명확해진다. 또한, 도면 중 일점 쇄선으로 둘러싸인 사각형의 영역은 하나(1비트)의 메모리 셀 영역을 나타낸다.
[메모리 셀의 패턴 레이아웃] [A, G, P1] 도 38에 도시한 바와 같이, 반도체 기판에는 n형 웰(N-well) 및 p형 웰(P-well)이 X방향으로 나란히 배치되어 있다. 도 38에 있어서는, 하나(1비트)의 메모리 셀 영역밖에 도시하고 있지 않지만, 메모리 셀은 X방향 및 Y방향으로 반복해서 배치되므로(도 12 참조), 쌍방의 웰(N-well, P-well)은 Y방향으로 연장되게 된다. 또한, 이들 웰의 노출 영역이 활성 영역(액티브 영역, A)으로 된다.
또한, 반도체 기판에는 3개의 활성 영역(AN, AP1, AP2)이 X방향으로 나란히 배치되어 있다. 이들 활성 영역(A) 사이는 소자 분리 영역(STI)으로 된다. 바꿔 말하면, 소자 분리 영역(STI)에서 활성 영역(A)이 구획된다. 또한, 상기 각 웰(N-well, P-well)은 소자 분리 영역 STI의 하부에서 연결되어 있다.
구체적으로, 활성 영역 AN은 n형 웰(N-well)의 노출 영역이고, Y방향으로 긴 변을 갖는 대략 사각 형상이다.
활성 영역 AP1은 상기 n형 웰의 도면 중 우측에 위치하는 p형 웰(P-well)의 노출 영역이고, Y방향으로 긴 변을 갖는 대략 사각 형상이다. 또한, 도 38에 있어서는, 편의상, 하나(1비트)의 메모리 셀 영역밖에 도시하고 있지 않지만, 메모리 셀은 X방향 및 Y방향으로 반복해서 배치되므로, 메모리 셀 어레이에 있어서, 활성 영역 AP1은 Y방향으로 라인 형상으로 연장되게 된다.
활성 영역 AP2는 상기 p형 웰(P-well)의 노출 영역이고, 활성 영역 AP1의 이웃에 배치되어, Y방향으로 긴 변을 갖는 대략 사각 형상이다.
상기 3개의 활성 영역(AN, Ap1, AP2) 위에는 게이트 절연막(GO)을 개재하여, 게이트 전극 G가, 각 활성 영역을 X방향으로 가로지르도록 연장되어, 실시 형태 1의 「회로 구성」의 란에서 설명한 8개의 트랜지스터를 구성하고 있다.
구체적으로, 활성 영역 AN, AP1 및 AP2 위를 가로지르도록 2개의 공통의 게이트 전극(G1, G3)이 배치되어 있다. 이에 의해, 활성 영역 AP2 위에, TND2 및 TND4가 소스ㆍ드레인 영역을 공유하여 직렬로 배치되고, 활성 영역 AP1 위에, TND1 및 TND3이 소스ㆍ드레인 영역을 공유하여 직렬로 배치되고, 또한, 활성 영역 AN 위에 TP1 및 TP2가 소스ㆍ드레인 영역을 공유하여 직렬로 배치된다. 또한, 한쪽의 공통의 게이트 전극 G1에 의해, TP1, TND1 및 TND2의 게이트 전극(G)이 접속되게 되고, 다른 쪽의 공통 게이트 전극 G3에 의해, TP2, TND3 및 TND4의 게이트 전극(G)이 접속되게 된다. 이들 2개의 공통의 게이트 전극 G는 병행으로, X방향으로 연장되어 배치된다.
또한, 활성 영역 AP1 위에는 상기 2개의 공통의 게이트 전극(G1, G3)과 병행으로, 하나의 게이트 전극 G2가 배치되어 있다. 이에 의해, 활성 영역 AP1 위에 TNA1이 배치되어, TNA1의 소스ㆍ드레인 영역과 TND1의 소스ㆍ드레인 영역이 접속된다(공통화됨). 또한, 활성 영역 AP1 위에는 상기 2개의 공통의 게이트 전극 G와 병행으로, 다른 게이트 전극 G4가 배치되어 있다. 이에 의해, 활성 영역 AP1 위에 TNA2가 배치되어, TNA2의 소스ㆍ드레인 영역과 TND3의 소스ㆍ드레인 영역이 접속된다(공통화됨).
이와 같이, 본 실시 형태에 있어서는, 드라이버 트랜지스터를 분할(TND1과 TND2, TND3과 TND4)하여, 다른 활성 영역(AP1, AP2) 위에 배치하고 있다. 또한, 이들 활성 영역(AP1, AP2)을 Y방향으로 연장시킴으로써, 심플한 레이아웃으로 되어, 가공 정밀도가 향상된다.
따라서, 실시 형태 1과 마찬가지로, 활성 영역(A)의 형상으로 코너부(굴곡부)를 설치하는 일 없이, 용이하게, 액세스 트랜지스터의 게이트 폭과 드라이버 트랜지스터의 게이트 폭을 1:2로 할 수 있다.
또한, 상기 활성 영역(AP1)에, 액세스 트랜지스터(TNA1, TNA2)도 배치하였으므로, 활성 영역의 개수를 저감시킬 수 있다. 또한, 여기서는, 상기 활성 영역(AP1)에, 액세스 트랜지스터(TNA1, TNA2)도 배치하였지만, 2개의 활성 영역 AP1 및 AP2에 각각 액세스 트랜지스터를 1개씩 배치할 수도 있다. 이와 같이, 드라이버 트랜지스터를 분할하여 배치한 활성 영역(여기서는, AP1, AP2)에 남은 n형의 트랜지스터를 적절히 배치하면 된다. 이에 의해, 활성 영역의 개수를 저감시킬 수 있다. 그 결과, 또한, 심플한 레이아웃을 실현할 수 있어, 메모리 셀 영역의 축소화를 도모할 수 있다.
또한, 활성 영역(A)을 Y방향으로 연장시킴으로써, 게이트 전극(G)을 X방향으로 연장시킬 수 있어, 활성 영역(A)의 가공 정밀도뿐만 아니라, 게이트 전극(G)의 가공 정밀도를 향상시킬 수 있다. 특히, 실시 형태 1에서 상세하게 설명한 바와 같이, 다중 노광 기술의 채용이 용이해져, 가공 정밀도의 향상을 도모할 수 있다. 또한, 시뮬레이션 모델 작성이 용이해져, 그 검증 정밀도를 향상시킬 수 있다.
[P1, M1, P2] 도 39에 도시한 바와 같이, 상기 도 38을 참조하면서 설명한 8개의 트랜지스터(TND2, TNA1, TND1, TP1, TP2, TND3, TNA2, TND4)의 소스ㆍ드레인 영역 위에는 제1 플러그 P1이 배치된다. 또한, 상기 도 38을 참조하면서 설명한 4개의 게이트 전극 위에도 제1 플러그 P1이 배치된다.
이 제1 플러그 P1 위에 제1 층배선 M1이 배치되어, 제1 플러그 P1 사이의 전기적 접속이 도모된다.
구체적으로, TND2의 한쪽의 소스ㆍ드레인 영역 위의 제1 플러그 P1A, TND1 및 TNA1의 공통의 소스ㆍ드레인 영역 위의 제1 플러그 P1B, TP1의 한쪽의 소스ㆍ드레인 영역 위의 제1 플러그 P1C 및 TP2와 TND3과 TND4의 공통의 게이트 전극(G3) 위의 제1 플러그 P1D가, 제1 층배선 M1A로 접속된다. 이 제1 층배선(제1 노드 배선) M1A는 도 1의 축적 노드 A와 대응시킬 수 있다. 상기 "한쪽의"라 함은, 도면 중 하측의 소스ㆍ드레인 영역을 나타낸다.
TND4의 한쪽의 소스ㆍ드레인 영역 위의 제1 플러그 P1E, TND3 및 TNA2의 공통의 소스ㆍ드레인 영역 위의 제1 플러그 P1F, TP2의 한쪽의 소스ㆍ드레인 영역 위의 제1 플러그 P1G 및 TP1과 TND1과 TND2의 공통의 게이트 전극(G1) 위의 제1 플러그 P1H가, 제1 층배선(제2 노드 배선) M1B로 접속된다. 이 제1 층배선 M1B는 도 1의 축적 노드 B와 대응시킬 수 있다. 여기서의 "한쪽의"라 함은, 도면 중 상측의 소스ㆍ드레인 영역을 나타낸다.
또한, TND2와 TND4의 공통의 소스ㆍ드레인 영역 위의 제1 플러그 P1P와, TND1 및 TND3의 공통의 소스ㆍ드레인 영역 위의 제1 플러그 P1Q가, 제1 층배선 M1S로 접속된다. 이 제1 층배선 M1S는 도 1의 접지 전위(VSS)와 대응시킬 수 있고, 후술하는 바와 같이, 접지 전위선(LVSS)과 접속된다.
또한, TP1과 TP2의 공통의 소스ㆍ드레인 영역 위의 제1 플러그 P1R 위에, 제1 층배선 M1D가 배치된다. 이 제1 층배선 M1D는 도 1의 전원 전위(VDD)와 대응시킬 수 있고, 후술하는 바와 같이, 전원 전위선(LVDD)과 접속된다.
또한, TNA1의 다른 쪽의 소스ㆍ드레인 영역 위의 제1 플러그 P1S 및 TNA2의 다른 쪽의 소스ㆍ드레인 영역 위의 제1 플러그 P1T 위에, 각각 제1 층배선 M1BL이 배치된다. 또한, TNA1의 게이트 전극(G2) 위의 제1 플러그 P1U와, TNA2의 게이트 전극(G4) 위의 제1 플러그 P1V가, 제1 층배선 M1W로 접속된다.
상기 복수의 제1 플러그 P1 사이의 제1 층배선 M1에 의한 접속 상태는, 도 1에 도시하는 회로도의 결선 상태를 만족시키는 한에 있어서 다양한 변형이 가능하다.
[P2, M2, P3, M3] 도 40에 도시한 바와 같이, 상기 도 39를 참조하면서 설명한 제1 층배선 M1 중, 상기 축적 노드(A 또는 B)와 대응하는 제1 층배선 M1(M1A, M1B) 이외의 제1 층배선 M1 위에는 제2 플러그 P2가 배치되고, 또한 그 상부에는 제2 층배선 M2가 배치된다.
구체적으로, TNA1의 게이트 전극(G2) 및 TNA2의 게이트 전극(G4)과 접속되는 제1 층배선 M1W는 제2 플러그 P2를 개재하여 제2 층배선 M2W와 접속된다. 이 제2 층배선 M2W는 메모리 셀 영역의 X방향의 단부에 있어서, Y방향으로 연장되도록 배치되어 있다. 또한, 이 제2 층배선 M2 위에는 제3 플러그 P3이 배치되고, 이 제3 플러그 P3 위에, X방향으로 연장되는 제3 층배선 M3(WL)이 배치된다. 이 제3 층배선 M3(WL)은 워드선이다.
또한, TNA1의 다른 쪽의 소스ㆍ드레인 영역(P1S)과 접속되는 제1 층배선 M1BL은 제2 플러그 P2를 개재하여 제2 층배선 M2(BL)와 접속된다. 이 제2 층배선 M2(BL)는 비트선쌍 중 하나의 비트선이다.
TNA2의 다른 쪽의 소스ㆍ드레인 영역(P1T)과 접속되는 제1 층배선 M1BL은 제2 플러그 P2를 개재하여 제2 층배선 M2(/BL)와 접속된다. 이 제2 층배선 M2(/BL)는 다른 비트선이다. 이들 2개의 비트선(BL,/BL)은 각각 Y방향으로 연장되도록 배치된다.
또한, TND2와 TND4의 공통의 소스ㆍ드레인 영역(P1P) 및 TND1 및 TND3의 공통의 소스ㆍ드레인 영역(P1Q)과 접속되는 제1 층배선 M1S는 제2 플러그 P2를 개재하여 제2 층배선 M2(LVSS)와 접속된다. 이 제2 층배선 M2(LVSS)는 접지 전위선이다. 이 접지 전위선은 2개의 비트선(BL,/BL) 사이에 있어서, Y방향으로 연장되도록 배치된다.
또한, TP1과 TP2의 공통의 소스ㆍ드레인 영역(P1R)과 접속되는 제1 층배선 M1D는 제2 플러그를 개재하여 제2 층배선 M2(LVDD)와 접속된다. 이 제2 층배선 M2(LVDD)는 전원 전위선이다.
상기 제2 플러그 P2, 제2 층배선 M2, 제3 플러그 P3 및 제3 층배선 M3의 접속 상태는 도 1에 도시하는 회로도의 결선 상태를 만족시키는 한에 있어서 다양한 변형이 가능하지만, 전술한 바와 같이, 제2 층배선 M2를 주로 Y방향으로 연장시키고, 제3 층배선 M3을 주로 X방향으로 연장시킴으로써, 심플한 레이아웃을 실현할 수 있다. 또한, 도 34～도 36에 있어서는, 편의상, 하나(1비트)의 메모리 셀 영역밖에 도시하고 있지 않지만, 후술하는 바와 같이, 메모리 셀은 X방향 및 Y방향으로 반복해서 배치되므로, 메모리 셀 어레이에 있어서, 상기 접지 전위선(LVSS), 비트선(BL,/BL), 전원 전위선(LVDD)은 Y방향으로 연장되고, 워드선(WL)은 X방향으로 연장되도록 배치된다.
또한, 본 실시 형태에 있어서는, 비트선(BL,/BL) 사이에, 접지 전위선(LVSS)을 배치하였으므로, 접지 전위선(LVSS)의 실드 효과가 생겨, 비트선(BL,/BL) 사이의 상호 작용(크로스 토크 노이즈)을 저감시킬 수 있다.
또한, 본 실시 형태에 있어서는, 메모리 셀 영역에 있어서, n형 웰(N-well)의 편측에 p형 웰(P-well)을 배치하였으므로, 실시 형태 6(도 34)의 경우와 비교하여, n형 웰(N-well)과 p형 웰(P-well)의 경계 영역이 저감되어, 전술한 웰 근접 효과를 저감시킬 수 있다.
또한, 참고로, 상기 「메모리 셀의 패턴 레이아웃」에 대응하여, 8개의 트랜지스터(TND2, TNA1, TND1, TP1, TP2, TND3, TNA2, TND4)를 배치하고, 이들의 접속 상태를 명시한 회로도를 도 41에 도시한다.
[메모리 셀 어레이의 구성] 본 실시 형태의 SRAM의 메모리 셀 어레이는 실시 형태 1과 마찬가지로 어레이 형상으로 배치된다. 즉, 실시 형태 1에 있어서 도 12를 참조하면서 설명한 바와 같이, 메모리 셀 영역("F")이, X방향으로 연장되는 라인에 대해 선대칭으로, 반복해서 배치되고, 또한 Y방향으로 연장되는 라인에 대해 선대칭으로, 반복해서 배치된다.
[탭 셀 영역의 설명] 또한, 본 실시 형태의 SRAM의 메모리 셀 어레이 중에는 실시 형태 1과 마찬가지로, 탭 셀 영역이 설치된다. 탭 셀 영역을 개재하여 각 웰에 소정의 전위(예를 들면, 접지 전위 VSS나 전원 전위 VDD)가 급전된다.
본 실시 형태의 SRAM의 메모리 셀 어레이는 실시 형태 1(도 15)과 마찬가지로 탭 셀(F')을 갖는다. 이 탭 셀(F')은 Y방향으로 배열하는 메모리 셀 영역 n개마다 배치되고, Y방향으로 연장되는 라인에 대해 선대칭으로, X방향으로 반복해서 배치된다. 도 15에 있어서는, X방향으로 배열하는 복수의 탭 셀 중, 하나의 탭 셀을 「F'」로 나타내고 있다.
도 42 및 도 43은 본 실시 형태의 SRAM의 탭 셀(F')의 구성을 도시하는 평면도이다. 도 42는 활성 영역 AcS, 더미 게이트 전극 DG, 제1 플러그 P1, 제1 층배선 M1 및 제2 플러그 P2의 배치를 도시한다. 도 43은 제2 플러그 P2, 제2 층배선 M2, 제3 플러그 P3 및 제3 층배선 M3의 배치를 도시한다. 따라서, 도 42 및 도 43에 있어서는, 제2 플러그 P2를 기준으로 하여 평면도를 겹침으로써, 각 도면에 표시한 패턴의 위치 관계가 명확해진다. 또한, 도면 중 일점 쇄선으로 둘러싸인 사각형의 영역은 하나의 탭 셀 영역을 나타내고, 예를 들면 메모리 셀 영역과 동일한 크기로 설정되어 있다.
메모리 셀 영역에 있어서, Y방향으로 연장되는 각 웰(N-well, P-well)은 도 42에 도시하는 탭 셀에 있어서도 Y방향으로 연장되어 있고, n형 웰(N-well) 및 p형 웰(P-well)이 X방향으로 나란히 배치되어 있다.
또한, 탭 셀 영역 위에는 급전용 활성 영역 AcS가 설치되고, 2개의 활성 영역 AcS가 X방향으로 나란히 배치되어 있다. 이들 활성 영역(AcS) 사이는 소자 분리 영역(STI)으로 된다.
구체적으로, 각 활성 영역 AcS는 각 웰(P-well, N-well)의 노출 영역이고, 여기서는, X방향으로 긴 변을 갖는 대략 사각 형상으로 형성되어 있다. 또한, 2개의 활성 영역 AcS는 X방향으로 연장되는 동일 라인 위에 배치되어 있다.
도면 중 좌측의 p형 웰(P-well) 위의 활성 영역 AcS 위에는 제1 플러그 P1이 배치되고, 이 제1 플러그 P1 위에는 제1 층배선 M1이 배치되어 있다. 또한, 제1 층배선 M1 위에는 제2 플러그 P2가 배치된다. 이 제2 플러그 P2 위에는 제2 층배선 M2(LVSS)가 배치된다. 이 제2 층배선 M2(LVSS)는 「메모리 셀의 패턴 레이아웃」의 란에서 설명한, 접지 전위선으로 된다. 또한, 탭 셀 영역에는 제2 층배선 M2(LVSS) 위에 제3 플러그 P3이 배치되고, 그 상부에 제3 층배선 M3(CVSS)이 배치된다. 이 제3 층배선 M3(CVSS)은 X방향으로 배열하는 탭 셀의 각 접지 전위선과 접속되는 공통 접지 전위선으로 된다(도 43).
도면 중 좌측의 n형 웰(N-well) 위의 활성 영역 AcS 위에는 제1 플러그 P1이 배치되고, 이 제1 플러그 P1 위에는 제1 층배선 M1이 배치되어 있다. 또한, 제1 층배선 M1 위에는 제2 플러그 P2가 배치된다. 이 제2 플러그 P2 위에는 제2 층배선 M2(LVDD)가 배치된다. 이 제2 층배선 M2(LVDD)는 「메모리 셀의 패턴 레이아웃」의 란에서 설명한, 전원 전위선으로 된다. 또한, 탭 셀 영역에는 제2 층배선 M2(LVDD) 위에 제3 플러그 P3이 배치되고, 그 상부에 제3 층배선 M3(CVDD)이 배치된다. 이 제3 층배선 M3(CVDD)은 X방향으로 배열하는 탭 셀의 각 접지 전위선과 접속되는 공통 전원 전위선으로 된다(도 43).
또한, 탭 셀 영역 위에는 「메모리 셀의 패턴 레이아웃」의 란에서 설명한, 비트선[제2 층배선 M2(BL), 제2 층배선 M2(/BL)]이 연장되어 있다(도 43).
또한, 도 42에 도시한 바와 같이, 탭 셀 영역에 있어서는, 소자 분리 영역 STI 위에, X방향으로 연장되는 더미 게이트 전극 DG가 배치되어 있다. 이와 같이, 더미 게이트 전극 DG를 설치함으로써, 게이트 전극에 의한 요철이 규칙적으로 반복되게 되어, 레이아웃의 규칙성이 향상된다. 그 결과, 제조 편차 등을 저감시킬 수 있어, 장치 특성의 향상을 도모할 수 있다.
(실시 형태 8) 실시 형태 7에서 설명한 메모리 셀에 있어서는, 3개의 활성 영역을, AN, AP1, AP2의 순으로, X방향으로 나란히 배치하였지만(도 38), AP1과 AP2의 위치를 바꿀 수도 있다(도 44 참조).
[메모리 셀의 구성] [메모리 셀의 패턴 레이아웃] 도 44～도 46은 본 실시 형태의 SRAM의 메모리 셀의 구성을 도시하는 평면도이다. 도 44는 활성 영역(A), 게이트 전극 G 및 제1 플러그 P1의 배치를 도시한다. 도 45는 제1 플러그 P1, 제1 층배선 M1 및 제2 플러그 P2의 배치를 도시한다. 도 46은 제2 플러그 P2, 제2 층배선 M2, 제3 플러그 P3 및 제3 층배선 M3의 배치를 도시한다. 따라서, 도 44 및 도 45에 있어서는, 제1 플러그 P1을 기준으로 하여 평면도를 겹침으로써, 각 도면에 표시한 패턴의 위치 관계가 명확해진다. 또한, 도 45 및 도 46에 있어서는, 제2 플러그 P2를 기준으로 하여 평면도를 겹침으로써, 각 도면에 표시한 패턴의 위치 관계가 명확해진다. 또한, 도면 중 일점 쇄선으로 둘러싸인 사각형의 영역은 하나(1비트)의 메모리 셀 영역을 나타낸다.
도 44에 도시한 바와 같이, 반도체 기판에는 n형 웰(N-well) 및 p형 웰(P-well)이 X방향으로 나란히 배치되어 있다. 도 44에 있어서는, 하나(1비트)의 메모리 셀 영역밖에 도시하고 있지 않지만, 전술한 바와 같이, 메모리 셀은 X방향 및 Y방향으로 반복해서 배치되므로(도 12 참조), 이들 웰(N-well, P-well)은 Y방향으로 연장되게 된다. 또한, 이들 웰의 노출 영역이 활성 영역(액티브 영역, A)으로 된다.
또한, 반도체 기판에는 3개의 활성 영역이 X방향으로 나란히 배치되어 있다. 실시 형태 7의 경우와 달리, 본 실시 형태에 있어서는, AN, AP2, AP1의 순으로 나란히 배치되어 있다.
다른 구성(G, P1 등)은 실시 형태 7과 마찬가지이므로 그 상세한 설명을 생략한다. 또한, 도 45 및 도 46에 도시하는 제1 플러그 P1, 제1 층배선 M1, 제2 플러그 P2, 제2 층배선 M2, 제3 플러그 P3 및 제3 층배선 M3의 배치도, 도 39 및 도 40을 참조하면서 설명한 실시 형태 1의 경우와 대략 동일하므로 그 상세한 설명을 생략한다.
이와 같이, 본 실시 형태에 있어서는, 메모리 셀 영역에 있어서, Y방향으로 라인 형상으로 연장되는 활성 영역 AP1을 n형 웰(N-well)과 p형 웰(P-well)의 경계로부터 멀리하여 배치하고 있다. 바꿔 말하면, 보다 많은 트랜지스터가 배치되는 활성 영역을 상기 경계로부터 멀리하여 배치하고 있다. 이에 의해, n형 웰(N-well)과 p형 웰(P-well)의 경계와 활성 영역 AP1의 거리가 커져, 전술한 웰 근접 효과를 저감시킬 수 있다. 그 결과, 트랜지스터 특성을 향상시킬 수 있다.
또한, 참고로, 상기 「메모리 셀의 패턴 레이아웃」에 대응하여, 8개의 트랜지스터(TND2, TNA1, TND1, TP1, TP2, TND3, TNA2, TND4)를 배치하여, 이들의 접속 상태를 명시한 회로도를 도 47에 도시한다.
이 도 47로부터도 명백한 바와 같이, 트랜지스터 TNA1 및 TNA2가, n형 웰(N-well)과 p형 웰(P-well)의 경계로부터 멀리하여 배치된다(도면 중 화살표 참조).
이와 같이, 웰 근접 효과를 저감시켜, 트랜지스터 특성(예를 들면, TNA1이나 TNA2의 특성 등)을 향상시킬 수 있다.
본 실시 형태에 있어서는, 실시 형태 1에서 상세하게 설명한 효과 외에, 상기 효과를 발휘할 수 있다.
(실시 형태 9) 실시 형태 1에 있어서는, 소위 싱글 포트(Single-Port)의 SRAM(도 1)을 예로 들어 설명하였지만, 본 실시 형태에 있어서는, 소위 듀얼포트(Dual-Port)의 SRAM(도 48)의 적용예에 대해 설명한다.
[회로 구성] 도 48은 본 실시 형태의 SRAM의 메모리 셀을 도시하는 등가 회로도이다. 실시 형태 1에 있어서 설명한 등가 회로도(도 1)와 달리, 2쌍의 비트선쌍(BLA와/BLA, BLB와/BLB) 및 2개의 워드선(WLA, WLB)을 갖는다.
도 48에 도시한 바와 같이, 메모리 셀은 상기 2쌍의 비트선과 상기 2개 워드선 WL의 교차부에 배치된다. 이 메모리 셀은 한 쌍의 로드 트랜지스터(로드 MOS, 부하용 트랜지스터, 부하용 MISFET) TP1, TP2, 2쌍의 액세스 트랜지스터(액세스MOS, 액세스용 트랜지스터, 액세스 MISFET, 전송용 트랜지스터) TNA1과 TNA3, TNA2와 TNA4 및 한 쌍의 드라이버 트랜지스터(드라이버 MOS, 구동용 MISFET) TND2, TND4를 갖고 있다.
여기서, 본 실시 형태에 있어서는, 드라이버 트랜지스터(구동용 MISFET) TND2와 병렬로 접속되는 드라이버 트랜지스터 TND1을 갖고 있다. 또한, 드라이버 트랜지스터(구동용 MISFET) TND4와 병렬로 접속되는 드라이버 트랜지스터 TND3을 갖고 있다.
상기 메모리 셀을 구성하는 트랜지스터 중, 로드 트랜지스터는 p형(p채널형)의 트랜지스터이고, 액세스 트랜지스터 및 드라이버 트랜지스터는 n형(n채널형)의 트랜지스터이다.
또한, 상기 메모리 셀을 구성하는 상기 8개의 트랜지스터 중, TND2와 TP1은 CMOS 인버터를 구성하고, TND4와 TP2는 다른 CMOS 인버터를 구성하고 있다. 이들 한 쌍의 CMOS 인버터의 상호의 입출력 단자(축적 노드 A, B)는 교차 결합되어, 1비트의 정보를 기억하는 정보 축적부로서의 플립플롭 회로를 구성하고 있다.
여기서, 본 실시 형태의 SRAM의 메모리 셀에 있어서는, TND2와 병렬로 TND1이 설치되고, TND4와 병렬로 TND3이 설치되어 있으므로, TND1, TND2 및 TP1로 CMOS 인버터를 구성하고, TND3, TND4 및 TP2로 다른 CMOS 인버터가 구성된다고 볼 수도 있다.
따라서, 본 실시 형태의 SRAM 메모리 셀을 구성하는 10개의 트랜지스터의 접속 관계를 상세하게 서술하면 이하와 같이 된다.
전원 전위(제1 전위)와 축적 노드 A 사이에 TP1이 접속되고, 축적 노드 A와 접지 전위(기준 전위, 상기 제1 전위보다 낮은 제2 전위) 사이에 TND1 및 TND2가 병렬로 접속되고, TP1, TND1 및 TND2의 게이트 전극은 축적 노드 B에 접속된다.
전원 전위(제1 전위)와 축적 노드 B 사이에 TP2가 접속되고, 축적 노드 B와 접지 전위(기준 전위, 상기 제1 전위보다 낮은 제2 전위) 사이에 TND3 및 TND4가 병렬로 접속되고, TP2, TND3 및 TND4의 게이트 전극은 축적 노드 A에 접속된다.
비트선 BLA와 축적 노드 A 사이에 TNA1이 접속되고, 비트선/BLA와 축적 노드 B 사이에 TNA3이 접속되고, TNA1 및 TNA3의 게이트 전극은 워드선 WLA에 접속된다(워드선으로 됨).
또한, 비트선 BLB와 축적 노드 A 사이에 TNA2가 접속되고, 비트선/BLB와 축적 노드 B 사이에 TNA4가 접속되고, TNA2 및 TNA4의 게이트 전극은 워드선 WLB에 접속된다(워드선으로 됨).
이와 같이, 본 실시 형태의 SRAM 메모리 셀에 있어서는, 드라이버 트랜지스터를 분할(TND1과 TND2, TND3과 TND4)하여 구성하고 있다.
상기와 같이 듀얼포트(Dual-Port)의 SRAM은 데이터의 입출력을 위한 신호의 출입구(포트)가 2개 형성되어 있고, 한쪽의 포트로부터 데이터를 판독하고 있어도, 동시에 다른 한쪽의 포트로부터 데이터를 기입하는 것이 가능해, 고속으로 데이터의 처리를 행하는 것이 가능해진다.
[SRAM의 구조] [메모리 셀의 구성] 도 49～도 51은 본 실시 형태의 SRAM의 메모리 셀의 구성을 도시하는 평면도이다. 도 49는 활성 영역 Ac, 게이트 전극 G 및 제1 플러그 P1의 배치를 도시한다. 도 50은 제1 플러그 P1, 제1 층배선 M1 및 제2 플러그 P2의 배치를 도시한다. 도 51은 제2 플러그 P2, 제2 층배선 M2, 제3 플러그 P3 및 제3 층배선 M3의 배치를 도시한다. 따라서, 도 49 및 도 50에 있어서는, 제1 플러그 P1을 기준으로 하여 평면도를 겹침으로써, 각 도면에 표시한 패턴의 위치 관계가 명확해진다. 또한, 도 50 및 도 51에 있어서는, 제2 플러그 P2를 기준으로 하여 평면도를 겹침으로써, 각 도면에 표시한 패턴의 위치 관계가 명확해진다. 또한, 도면 중 일점 쇄선으로 둘러싸인 사각형의 영역은 하나(1비트)의 메모리 셀 영역을 나타낸다.
[메모리 셀의 패턴 레이아웃] [Ac, G, P1] 도 49에 도시한 바와 같이, 반도체 기판에는 p형 웰(P-well), n형 웰(N-well) 및 p형 웰(P-well)이 X방향으로 나란히 배치되어 있다. 도 49에 있어서는, 하나(1비트)의 메모리 셀 영역밖에 도시하고 있지 않지만, 후술하는 바와 같이, 메모리 셀은 X방향 및 Y방향으로 반복해서 배치되므로(도 12 참조), 이들 웰(P-well, N-well, P-well)은 Y방향으로 연장되게 된다. 또한, 이들 웰의 노출 영역이 활성 영역(액티브 영역, Ac)으로 된다.
또한, 반도체 기판에는 6개의 활성 영역(AcP2, AcP1, AcN1, AcN2, AcP3, AcP4)이 X방향으로 나란히 배치되어 있다. 이들 활성 영역(Ac) 사이는 소자 분리 영역(STI)으로 된다. 바꿔 말하면, 소자 분리 영역(STI)에서 활성 영역(Ac)이 구획된다. 또한, 상기 각 웰(P-well, N-well, P-well)은 소자 분리 영역 STI의 하부에서 연결되어 있다.
구체적으로, 활성 영역 AcP2는 p형 웰(P-well)의 노출 영역이고, Y방향으로 긴 변을 갖는 대략 사각 형상이다. 활성 영역 AcP1은 활성 영역 AcP2의 이웃에 배치되고, p형 웰(P-well)의 노출 영역이고, Y방향으로 긴 변을 갖는 대략 사각 형상이다. 또한, 도 49에 있어서는, 편의상, 하나(1비트)의 메모리 셀 영역밖에 도시하고 있지 않지만, 메모리 셀은 X방향 및 Y방향으로 반복해서 배치되므로, 메모리 셀 어레이에 있어서, 활성 영역 AcP1 및 AcP2는 Y방향으로 라인 형상으로 연장되게 된다.
활성 영역 AcN1은 n형 웰(N-well)의 노출 영역이고, Y방향으로 긴 변을 갖는 대략 사각 형상이다. 활성 영역 AcN2는 n형 웰(N-well)의 노출 영역이고, Y방향으로 긴 변을 갖는 대략 사각 형상이다.
활성 영역 AcP3은 상기 n형 웰의 도면 중 우측에 위치하는 p형 웰(P-well)의 노출 영역이고, Y방향으로 긴 변을 갖는 대략 사각 형상이다. 활성 영역 AcP4는 활성 영역 AcP3의 이웃에 배치되고, 상기 p형 웰(P-well)의 노출 영역이고, Y방향으로 긴 변을 갖는 대략 사각 형상이다. 또한, 메모리 셀 어레이에 있어서, 활성 영역 AcP3 및 AcP4는 Y방향으로 라인 형상으로 연장되어 있다.
상기 6개의 활성 영역(AcP2, AcP1, AcN1, AcN2, AcP3, AcP4) 위에는 게이트 절연막(GO)을 개재하고, 게이트 전극 G가, 각 활성 영역을 X방향으로 가로지르도록 연장되어, 상기 「회로 구성」의 란에서 설명한 10개의 트랜지스터를 구성하고 있다.
구체적으로, 활성 영역 AcP2, AcP1 및 AcN1 위를 가로지르도록 공통의 게이트 전극 G1이 배치되어 있다. 이에 의해, 활성 영역 AcP2 위에 TND2, 활성 영역 AcP1 위에 TND1 및 활성 영역 AcN1 위에 TP1이 배치되어, 이들의 게이트 전극(G)이 접속되게 된다. 활성 영역 AcP1 위에는 상기 공통의 게이트 전극 G1과 병행으로, 게이트 전극 G2b가 배치되어 있다. 이에 의해, 활성 영역 AcP1 위에 TNA1이 배치되어, TNA1의 소스ㆍ드레인 영역과 TND1의 소스ㆍ드레인 영역이 접속된다(공통화됨). 또한, 활성 영역 AcP2 위에는 상기 공통의 게이트 전극 G1과 병행으로, 게이트 전극 G2a가 배치되어 있다. 이에 의해, 활성 영역 AcP2 위에 TNA2가 배치되어, TNA2의 소스ㆍ드레인 영역과 TND2의 소스ㆍ드레인 영역이 접속된다(공통화됨).
또한, 활성 영역 AcP4, AcP3 및 AcN2 위를 가로지르도록 공통의 게이트 전극 G3이 배치되어 있다. 이에 의해, 활성 영역 AcP4 위에 TND3, 활성 영역 AcP3 위에 TND4 및 활성 영역 AcN2 위에 TP2가 배치되어, 이들의 게이트 전극(G)이 접속되게 된다. 활성 영역 AcP3 위에는 상기 공통의 게이트 전극 G3과 병행으로, 게이트 전극 G4b가 배치되어 있다. 이에 의해, 활성 영역 AcP3 위에 TNA4가 배치되어, TNA4의 소스ㆍ드레인 영역과 TND4의 소스ㆍ드레인 영역이 접속된다(공통화됨). 또한, 활성 영역 AcP4 위에는 상기 공통의 게이트 전극 G3과 병행으로, 게이트 전극 G4a가 배치되어 있다. 이에 의해, 활성 영역 AcP4 위에 TNA3이 배치되어, TNA3의 소스ㆍ드레인 영역과 TND3의 소스ㆍ드레인 영역이 접속된다(공통화됨).
또한, 상기 6개의 게이트 전극 G는 3개씩 동일 라인 위에 배치되어 있다. 구체적으로는, 활성 영역 AcP2, AcP1 및 AcN1 위를 가로지르는 공통의 게이트 전극 G1과 활성 영역 AcP3 위의 게이트 전극 G4b와 활성 영역 AcP4 위의 게이트 전극 G4a는 X방향으로 연장되는 동일 라인 위에 배치되어 있다. 활성 영역 AcP4, AcP3 및 AcN2 위를 가로지르는 공통의 게이트 전극 G3과 활성 영역 AcP1 위의 게이트 전극 G2b와 활성 영역 AcP2 위의 게이트 전극 G2a는 X방향으로 연장되는 동일 라인 위에 배치되어 있다.
이와 같이, 본 실시 형태에 있어서는, 드라이버 트랜지스터를 분할(TND1과 TND2, TND3과 TND4)하여, 다른 활성 영역(AcP2와 AcP1, AcP4와 AcP3) 위에 배치하고 있다. 또한, 이들 활성 영역(AcP2와 AcP1, AcP4와 AcP3)을 Y방향으로 연장시킴으로써, 심플한 레이아웃으로 되어, 가공 정밀도가 향상된다.
따라서, 실시 형태 1과 마찬가지로, 활성 영역(Ac)의 형상으로 코너부(굴곡부)를 설치하는 일 없이, 용이하게, 액세스 트랜지스터의 게이트 폭과 드라이버 트랜지스터의 게이트 폭을 1:2로 할 수 있다.
또한, 상기 활성 영역(AcP2, AcP1, AcP4, AcP3)에, 액세스 트랜지스터(TNA1, TNA2, TNA3, TNA4)를 배치하였으므로, 활성 영역의 개수를 저감시킬 수 있다. 이에 의해, 또한, 심플한 레이아웃을 실현할 수 있어, 메모리 셀 영역의 축소화를 도모할 수 있다.
또한, 활성 영역(Ac)을 Y방향으로 연장시킴으로써, 게이트 전극(G)을 X방향으로 연장시킬 수 있어, 활성 영역(Ac)의 가공 정밀도뿐만 아니라, 게이트 전극(G)의 가공 정밀도를 향상시킬 수 있다. 특히, 실시 형태 1에서 상세하게 설명한 바와 같이, 다중 노광 기술의 채용이 용이해져, 가공 정밀도의 향상을 도모할 수 있다. 또한, 시뮬레이션 모델 작성이 용이해져, 그 검증 정밀도를 향상시킬 수 있다.
[P1, M1, P2] 도 50에 도시한 바와 같이, 상기 도 49를 참조하면서 설명한 10개의 트랜지스터(TND2, TNA2, TNA1, TND1, TP1, TP2, TND4, TNA4, TND3, TNA3)의 소스ㆍ드레인 영역 위에는 제1 플러그 P1이 배치된다. 또한, 상기 도 49를 참조하면서 설명한 6개의 게이트 전극 위에도 제1 플러그 P1이 배치된다.
이 제1 플러그 P1 위에 제1 층배선 M1이 배치되어, 제1 플러그 P1 사이의 전기적 접속이 도모된다.
구체적으로, TND2와 TNA2의 공통의 소스ㆍ드레인 영역 위의 제1 플러그 P1a, TND1 및 TNA1의 공통의 소스ㆍ드레인 영역 위의 제1 플러그 P1b, TP1의 한쪽의 소스ㆍ드레인 영역 위의 제1 플러그 P1c 및 TP2와 TND3과 TND4의 공통의 게이트 전극 G3 위의 제1 플러그 P1d가, 제1 층배선(제1 노드 배선) M1A로 접속된다. 이 제1 층배선 M1A는 도 48의 축적 노드 A와 대응시킬 수 있다. 상기 "한쪽의"라 함은, 도면 중 상측의 소스ㆍ드레인 영역을 나타낸다.
TND3과 TNA3의 공통의 소스ㆍ드레인 영역 위의 제1 플러그 P1e, TND4 및 TNA4의 공통의 소스ㆍ드레인 영역 위의 제1 플러그 P1f, TP2의 한쪽의 소스ㆍ드레인 영역 위의 제1 플러그 P1g 및 TP1과 TND1과 TND2의 공통의 게이트 전극 G 위의 제1 플러그 P1h가 제1 층배선 M1B로 접속된다. 이 제1 층배선 M1B는 도 48의 축적 노드 B와 대응시킬 수 있다. 상기 축적 노드(A 또는 B)와 대응하는 제1 층배선 M1(M1A, M1B)은 주로 X방향으로 연장되도록 배치되어 있다. 여기서의 "한쪽의"라 함은, 도면 중 하측의 소스ㆍ드레인 영역을 나타낸다.
또한, TND2의 다른 쪽의 소스ㆍ드레인 영역 위의 제1 플러그 P1j 및 TND1의 다른 쪽의 소스ㆍ드레인 영역 위의 제1 플러그 P1i가, 제1 층배선 M1S로 접속된다. 이 제1 층배선 M1S는 도 48의 접지 전위(VSS)와 대응시킬 수 있고, 후술하는 바와 같이, 접지 전위선(LVSS)과 접속된다.
TND3의 다른 쪽의 소스ㆍ드레인 영역 위의 제1 플러그 P1k 및 TND4의 다른 쪽의 소스ㆍ드레인 영역 위의 제1 플러그 P1m이, 제1 층배선 M1S로 접속된다. 이 제1 층배선 M1S는 도 48의 접지 전위(VSS)와 대응시킬 수 있고, 후술하는 바와 같이, 접지 전위선(LVSS)과 접속된다.
또한, TNA2의 다른 쪽의 소스ㆍ드레인 영역 위의 제1 플러그 P1t, TNA1의 다른 쪽의 소스ㆍ드레인 영역 위의 제1 플러그 P1n 및 TP1의 다른 쪽의 소스ㆍ드레인 영역 위의 제1 플러그 P1o 위에, 각각 제1 층배선 M1(M1BL, M1D)이 배치된다. 또한, TNA3의 다른 쪽의 소스ㆍ드레인 영역 위의 제1 플러그 P1u, TNA4의 다른 쪽의 소스ㆍ드레인 영역 위의 제1 플러그 P1p 및 TP2의 다른 쪽의 소스ㆍ드레인 영역 위의 제1 플러그 P1q 위에, 각각 제1 층배선 M1(M1BL, M1D)이 배치된다.
또한, TNA2의 게이트 전극(G2a) 위의 제1 플러그 P1r, TNA1의 게이트 전극(G2b) 위의 제1 플러그 P1v, TNA4의 게이트 전극(G4b) 위의 제1 플러그 P1w 및 TNA3의 게이트 전극(G4a) 위의 제1 플러그 P1s 위에, 각각 제1 층배선 M1W가 배치된다.
상기 복수의 제1 플러그 P1 사이의 제1 층배선 M1에 의한 접속 상태는, 도 48에 도시하는 회로도의 결선 상태를 만족시키는 한에 있어서 다양한 변형이 가능하다.
[P2, M2, P3, M3] 도 51에 도시한 바와 같이, 상기 도 50을 참조하면서 설명한 제1 층배선 M1 중, 상기 축적 노드(A 또는 B)와 대응하는 제1 층배선 M1(M1A, M1B) 이외의 제1 층배선 M1(M1S, M1D, M1W, M1BL) 위에는 제2 플러그 P2가 배치되고, 또한 그 상부에는 제2 층배선 M2가 배치된다.
구체적으로, TNA2의 게이트 전극(G2a)과 접속되는 제1 층배선 M1W는 제2 플러그 P2를 개재하여 제2 층배선 M2W와 접속된다. 또한, TNA4의 게이트 전극(G4b)과 접속되는 제1 층배선 M1W는 제2 플러그 P2를 개재하여 제2 층배선 M2W와 접속된다. 이들 2개의 제2 층배선 M2W는 메모리 셀 영역에 있어서, 각각 Y방향으로 연장되도록 배치되어 있다. 또한, 이들 2개의 제2 층배선 M2W 위에는 제3 플러그 P3이 배치되고, 2개의 제3 플러그 P3을 접속하도록, X방향으로 제3 층배선 M3(WLB)이 배치된다. 이 제3 층배선 M3(WLB)은 워드선이다.
TNA3의 게이트 전극(G4a)과 접속되는 제1 층배선 M1W는 제2 플러그 P2를 개재하여 제2 층배선 M2W와 접속된다. 또한, TNA1의 게이트 전극(G2b)과 접속되는 제1 층배선 M1W는 제2 플러그 P2를 개재하여 제2 층배선 M2W와 접속된다. 이들 2개의 제2 층배선 M2는 메모리 셀 영역에 있어서, 각각 Y방향으로 연장되도록 배치되어 있다. 또한, 이들 2개의 제2 층배선 M2W 위에는 제3 플러그 P3이 배치되고, 2개의 제3 플러그 P3을 접속하도록, X방향으로 제3 층배선 M3(WLA)이 배치된다. 이 제3 층배선 M3(WLA)은 워드선이다.
또한, TND2의 다른 쪽의 소스ㆍ드레인 영역(P1j) 및 TND1의 다른 쪽의 소스ㆍ드레인 영역(P1i)과 접속되는 제1 층배선 M1S는 제2 플러그 P2를 개재하여 제2 층배선 M2(LVSS)와 접속된다. 이 제2 층배선 M2(LVSS)는 접지 전위선이다. TND4의 다른 쪽의 소스ㆍ드레인 영역(P1m) 및 TND3의 다른 쪽의 소스ㆍ드레인 영역(P1k)과 접속되는 제1 층배선 M1S는 제2 플러그 P2를 개재하여 제2 층배선 M2(LVSS)와 접속된다. 이 제2 층배선 M2(LVSS)는 접지 전위선이다.
또한, TNA2의 다른 쪽의 소스ㆍ드레인 영역(P1t)과 접속되는 제1 층배선 M1BL은 제2 플러그 P2를 개재하여 제2 층배선 M2(BLB)와 접속된다. TNA4의 다른 쪽의 소스ㆍ드레인 영역(P1p)과 접속되는 제1 층배선 M1BL은 제2 플러그 P2를 개재하여 제2 층배선 M2(/BLB)와 접속된다. 이들 2개의 제2 층배선 M2BL[비트선(BLB,/BLB)]은 비트선쌍을 구성하여, 각각 Y방향으로 연장되도록 배치된다.
또한, TNA1의 다른 쪽의 소스ㆍ드레인 영역(P1n)과 접속되는 제1 층배선 M1BL은 제2 플러그 P2를 개재하여 제2 층배선 M2(BLA)와 접속된다. TNA3의 다른 쪽의 소스ㆍ드레인 영역(P1u)과 접속되는 제1 층배선 M1BL은 제2 플러그 P2를 개재하여 제2 층배선 M2(/BLA)와 접속된다. 이들 2개의 제2 층배선 M2[비트선(BLA,/BLA)]는 비트선쌍을 구성하여, 각각 Y방향으로 연장되도록 배치된다.
또한, TP1의 다른 쪽의 소스ㆍ드레인 영역(P1o)과 접속되는 제1 층배선 M1D 위의 제2 플러그 P2와, TP2의 다른 쪽의 소스ㆍ드레인 영역(P1q)과 접속되는 제1 층배선 M1D 위의 제2 플러그 P2를 접속하도록 제2 층배선 M2(LVDD)가 배치된다. 이 제2 층배선 M2(LVDD)는 전원 전위선이다. 이 전원 전위선은 주로 Y방향으로 연장되지만, Y방향으로 연장되는 라인부와, 이 라인부로부터 상기 제2 플러그 P2 위를 덮는 돌기부를 갖는다.
상기 제2 플러그 P2, 제2 층배선 M2, 제3 플러그 P3 및 제3 층배선 M3의 접속 상태는 도 48에 도시하는 회로도의 결선 상태를 만족시키는 한에 있어서 다양한 변형이 가능하지만, 전술한 바와 같이, 제2 층배선 M2를 주로 Y방향으로 연장시키고, 제3 층배선 M3을 주로 X방향으로 연장시킴으로써, 심플한 레이아웃을 실현할 수 있다. 또한, 도 49～도 51에 있어서는, 편의상, 하나(1비트)의 메모리 셀 영역밖에 도시하고 있지 않지만, 후술하는 바와 같이, 메모리 셀은 X방향 및 Y방향으로 반복해서 배치되므로, 메모리 셀 어레이에 있어서, 상기 접지 전위선(LVSS), 비트선(BLA,/BLA, BLB,/BLB), 전원 전위선(LVDD)은 Y방향으로 연장되고, 워드선(WLA, WLB)은 X방향으로 연장되도록 배치된다.
또한, 본 실시 형태에 있어서는, 활성 영역을 분할하여 배치(AcP2와 AcP1, AcP4와 AcP3)하였으므로, 활성 영역 사이에 위치하는 소자 분리 영역(STI)분만큼 드라이버 트랜지스터(TND1과 TND2, TND3과 TND4)의 형성 영역이 커지지만, 이 영역을 이용하여, 상기와 같이 제2 층배선 M2(워드선과 접속되는 제2 층배선 M2W) 사이에, 비트선이나 접지 전위선(LVSS)을 배치할 수 있다. 또한, 비트선 사이에, 접지 전위선(LVSS)을 배치하였으므로, 접지 전위선(LVSS)의 실드 효과가 생겨, 비트선 사이의 상호 작용(크로스 토크 노이즈)을 저감시킬 수 있다.
또한, 도 49～도 51을 참조하면서 설명한 각 패턴은 메모리 셀 영역의 중심점에 대해 점대칭으로 배치된다.
또한, 참고로, 상기 「메모리 셀의 패턴 레이아웃」에 대응하여, 10개의 트랜지스터(TND2, TNA2, TNA1, TND1, TP1, TP2, TND4, TNA4, TND3, TNA3)를 배치하여, 이들의 접속 상태를 명시한 회로도를 도 52에 도시한다.
(실시 형태 10) 실시 형태 9에 있어서는, 대략 사각형의 메모리 셀 영역의 Y방향으로 연장되는 변의 길이를, 트랜지스터 2개분의 길이로 한 듀얼포트(Dual-Port)의 SRAM(도 48)에 대해 설명하였지만, 대략 사각형의 메모리 셀 영역의 Y방향으로 연장되는 변의 길이를, 트랜지스터 4개분의 길이로 할 수도 있다. 본 실시 형태에 있어서는, 대략 사각형의 메모리 셀 영역의 Y방향으로 연장되는 변의 길이를, 트랜지스터 4개분의 길이로 한 듀얼포트(Dual-Port)의 SRAM(도 53)에 대해 설명한다.
또한, 본 실시 형태의 SRAM의 메모리 셀의 회로 구성은 도 48을 참조하면서 설명한 실시 형태 9의 경우와 마찬가지이다.
[SRAM의 구조] [메모리 셀의 구성] 도 53～도 55는 본 실시 형태의 SRAM의 메모리 셀의 구성을 도시하는 평면도이다. 도 53은 활성 영역 A, 게이트 전극 G 및 제1 플러그 P1의 배치를 도시한다. 도 54는 제1 플러그 P1, 제1 층배선 M1 및 제2 플러그 P2의 배치를 도시한다. 도 55는 제2 플러그 P2, 제2 층배선 M2, 제3 플러그 P3 및 제3 층배선 M3의 배치를 도시한다. 따라서, 도 53 및 도 54에 있어서는, 제1 플러그 P1을 기준으로 하여 평면도를 겹침으로써, 각 도면에 표시한 패턴의 위치 관계가 명확해진다. 또한, 도 54 및 도 55에 있어서는, 제2 플러그 P2를 기준으로 하여 평면도를 겹침으로써, 각 도면에 표시한 패턴의 위치 관계가 명확해진다. 또한, 도면 중 일점 쇄선으로 둘러싸인 사각형의 영역은 하나(1비트)의 메모리 셀 영역을 나타낸다.
[메모리 셀의 패턴 레이아웃] [A, G, P1] 도 53에 도시한 바와 같이, 반도체 기판에는 p형 웰(P-well), n형 웰(N-well) 및 p형 웰(P-well)이 X방향으로 나란히 배치되어 있다. 도 53에 있어서는, 하나(1비트)의 메모리 셀 영역밖에 도시하고 있지 않지만, 메모리 셀은 X방향 및 Y방향으로 반복해서 배치되므로(도 12 참조), 이들 웰(P-well, N-well, P-well)은 Y방향으로 연장되게 된다. 또한, 이들 웰의 노출 영역이 활성 영역(액티브 영역, A)으로 된다.
또한, 반도체 기판에는 3개의 활성 영역(AP1, AN, AP2)이 X방향으로 나란히 배치되어 있다. 이들 활성 영역(A) 사이는 소자 분리 영역(STI)으로 된다. 바꿔 말하면, 소자 분리 영역(STI)에서 활성 영역(A)이 구획된다. 또한, 상기 각 웰(P-well, N-well, P-well)은 소자 분리 영역 STI의 하부에서 연결되어 있다.
구체적으로, 활성 영역 AP1은 p형 웰(P-well)의 노출 영역이고, 메모리 셀 영역에 있어서는, Y방향으로 긴 변을 갖는 대략 사각 형상이다. 또한, 도 53에 있어서는, 편의상, 하나(1비트)의 메모리 셀 영역밖에 도시하고 있지 않지만, 메모리 셀은 X방향 및 Y방향으로 반복해서 배치되므로(도 12 참조), 메모리 셀 어레이에 있어서, 활성 영역 AP1은 라인 형상으로 Y방향으로 연장된다.
활성 영역 AN은 n형 웰(N-well)의 노출 영역이고, Y방향으로 긴 변을 갖는 대략 사각 형상이다.
활성 영역 AP2는 상기 n형 웰의 도면 중 우측에 위치하는 p형 웰(P-well)의 노출 영역이고, 메모리 셀 영역에 있어서는, Y방향으로 긴 변을 갖는 대략 사각 형상이다. 또한, 메모리 셀은 X방향 및 Y방향으로 반복해서 배치되므로(도 12 참조), 메모리 셀 어레이에 있어서, 활성 영역 AP1은 라인 형상으로 Y방향으로 연장된다.
상기 3개의 활성 영역(AP1, AN, AP2) 위에는 게이트 절연막(GO)을 개재하고, 게이트 전극 G가, 각 활성 영역을 X방향으로 가로지르도록 연장되어, 실시 형태 9의 「회로 구성」의 란에서 설명한 10개의 트랜지스터를 구성하고 있다.
구체적으로, 활성 영역 AP1, AN 및 AP2 위를 가로지르도록 2개의 공통의 게이트 전극(G1, G3)이 배치되어 있다. 이에 의해, 활성 영역 AP2 위에, TND2 및 TND4가 소스ㆍ드레인 영역을 공유하여 직렬로 배치되고, 활성 영역 AP1 위에, TND1 및 TND3이 소스ㆍ드레인 영역을 공유하여 직렬로 배치되고, 또한 활성 영역 AN 위에 TP1 및 TP2가 소스ㆍ드레인 영역을 공유하여 직렬로 배치된다. 또한, 한쪽의 공통의 게이트 전극 G3에 의해, TND1, TP1 및 TND2의 게이트 전극(G)이 접속되게 되고, 다른 쪽의 공통 게이트 전극 G1에 의해, TND3, TP2 및 TND4의 게이트 전극(G)이 접속되게 된다. 이들 2개의 공통의 게이트 전극(G1, G3)은 병행으로 X방향으로 연장되어 배치된다.
또한, 활성 영역 AP1 위에는 상기 2개의 공통의 게이트 전극(G1, G3)과 병행으로, 하나의 게이트 전극 G4b가 배치되어 있다. 이에 의해, 활성 영역 AP1 위에 TNA1이 배치되어, TNA1의 소스ㆍ드레인 영역과 TND1의 소스ㆍ드레인 영역이 접속된다(공통화됨). 또한, 활성 영역 AP1 위에는 상기 2개의 공통의 게이트 전극(G1, G3)과 병행으로, 다른 게이트 전극 G2a가 배치되어 있다. 이에 의해, 활성 영역 AP1 위에 TNA3이 배치되어, TNA3의 소스ㆍ드레인 영역과 TND3의 소스ㆍ드레인 영역이 접속된다(공통화됨).
또한, 활성 영역 AP2 위에는 상기 2개의 공통의 게이트 전극(G1, G3)과 병행으로, 하나의 게이트 전극 G4a가 배치되어 있다. 이에 의해, 활성 영역 AP2 위에 TNA2가 배치되어, TNA2의 소스ㆍ드레인 영역과 TND2의 소스ㆍ드레인 영역이 접속된다(공통화됨). 또한, 활성 영역 AP2 위에는 상기 2개의 공통의 게이트 전극(G1, G3)과 병행으로, 다른 게이트 전극 G2b가 배치되어 있다. 이에 의해, 활성 영역 AP2 위에 TNA4가 배치되어, TNA4의 소스ㆍ드레인 영역과 TND4의 소스ㆍ드레인 영역이 접속된다(공통화됨).
이와 같이, 본 실시 형태에 있어서는, 드라이버 트랜지스터를 분할(TND1과 TND2, TND3과 TND4)하여, 다른 활성 영역(AP1, AP2) 위에 배치하고 있다. 또한, 이들 활성 영역(AP1, AP2)을 Y방향으로 연장시킴으로써, 심플한 레이아웃으로 되어, 가공 정밀도가 향상된다.
따라서, 실시 형태 1과 마찬가지로, 활성 영역(A)의 형상으로 코너부(굴곡부)를 설치하는 일 없이, 용이하게, 액세스 트랜지스터의 게이트 폭과 드라이버 트랜지스터의 게이트 폭을 1:2로 할 수 있다.
또한, 상기 활성 영역(AP1, AP2)에 액세스 트랜지스터(TNA1, TNA2, TNA3, TNA4)도 배치하였으므로, 활성 영역의 개수를 저감시킬 수 있다. 이에 의해, 또한, 심플한 레이아웃을 실현할 수 있어, 메모리 셀 영역의 축소화를 도모할 수 있다.
또한, 활성 영역(A)을 Y방향으로 연장시킴으로써, 게이트 전극(G)을 X방향으로 연장시킬 수 있어, 활성 영역(A)의 가공 정밀도뿐만 아니라, 게이트 전극(G)의 가공 정밀도를 향상시킬 수 있다. 특히, 실시 형태 1에서 상세하게 설명한 바와 같이, 다중 노광 기술의 채용이 용이해져, 가공 정밀도의 향상을 도모할 수 있다. 또한, 시뮬레이션 모델 작성이 용이해져, 그 검증 정밀도를 향상시킬 수 있다.
[P1, M1, P2] 도 54에 도시한 바와 같이, 상기 도 53을 참조하면서 설명한 10개의 트랜지스터(TND2, TNA2, TNA1, TND1, TP1, TP2, TND4, TNA4, TND3, TNA3)의 소스ㆍ드레인 영역 위에는 제1 플러그 P1이 배치된다. 또한, 상기 도 53을 참조하면서 설명한 6개의 게이트 전극 위에도 제1 플러그 P1이 배치된다.
이 제1 플러그 P1 위에 제1 층배선 M1이 배치되어, 제1 플러그 P1 사이의 전기적 접속이 도모된다.
구체적으로, TNA2와 TND2의 공통의 소스ㆍ드레인 영역 위의 제1 플러그 P1F, TND1 및 TNA1의 공통의 소스ㆍ드레인 영역 위의 제1 플러그 P1E, TP1의 한쪽의 소스ㆍ드레인 영역 위의 제1 플러그 P1G 및 TP2와 TND3과 TND4의 공통의 게이트 전극(G1) 위의 제1 플러그 P1H가, 제1 층배선(제1 노드 배선) M1A로 접속된다. 이 제1 층배선 M1A는 도 48의 축적 노드 A와 대응시킬 수 있다. 상기 "한쪽의"라 함은, 도면 중 상측의 소스ㆍ드레인 영역을 나타낸다.
TNA3과 TND3의 공통의 소스ㆍ드레인 영역 위의 제1 플러그 P1B, TND4 및 TNA4의 공통의 소스ㆍ드레인 영역 위의 제1 플러그 P1A, TP2의 한쪽의 소스ㆍ드레인 영역 위의 제1 플러그 P1C 및 TP1과 TND1과 TND2의 공통의 게이트 전극(G3) 위의 제1 플러그 P1D가 제1 층배선(제2 노드 배선) M1B로 접속된다. 이 제1 층배선 M1B는 도 48의 축적 노드 B와 대응시킬 수 있다. 여기서의 "한쪽의"라 함은, 도면 중 하측의 소스ㆍ드레인 영역을 나타낸다.
또한, TND2와 TND4의 공통의 소스ㆍ드레인 영역 위의 제1 플러그 P1I 위에, 제1 층배선 M1S가 배치된다. 또한, TND1과 TND3의 공통의 소스ㆍ드레인 영역 위의 제1 플러그 P1J 위에, 제1 층배선 M1S가 배치된다. 이들 제1 층배선 M1S는 도 48의 접지 전위(VSS)와 대응시킬 수 있고, 후술하는 바와 같이, 접지 전위선(LVSS)과 접속된다.
또한, TP1과 TP2의 공통의 소스ㆍ드레인 영역 위의 제1 플러그 P1K 위에, 제1 층배선(패드 영역) M1D가 배치된다. 이 제1 층배선 M1D는 도 48의 전원 전위(VDD)와 대응시킬 수 있고, 후술하는 바와 같이, 전원 전위선(LVDD)과 접속된다.
또한, TNA1의 다른 쪽의 소스ㆍ드레인 영역 위의 제1 플러그 P1W 및 TNA2의 다른 쪽의 소스ㆍ드레인 영역 위의 제1 플러그 P1M 위에, 각각 제1 층배선 M1BL이 배치된다.
또한, TNA3의 다른 쪽의 소스ㆍ드레인 영역 위의 제1 플러그 P1L 및 TNA4의 다른 쪽의 소스ㆍ드레인 영역 위의 제1 플러그 P1X 위에, 각각 제1 층배선 M1BL이 배치된다.
또한, TNA1의 게이트 전극(G4b) 위의 제1 플러그 P1Y 및 TNA3의 게이트 전극(G2a) 위의 제1 플러그 P1N을 접속하도록 제1 층배선 M1W가 배치된다. 또한, TNA2의 게이트 전극(G4a) 위의 제1 플러그 P1O 및 TNA4의 게이트 전극(G2b) 위의 제1 플러그 P1Z를 접속하도록 제1 층배선 M1W가 배치된다.
상기 복수의 제1 플러그 P1 사이의 제1 층배선 M1에 의한 접속 상태는, 도 48에 도시하는 회로도의 결선 상태를 만족시키는 한에 있어서 다양한 변형이 가능하다.
[P2, M2, P3, M3] 도 55에 도시한 바와 같이, 상기 도 54를 참조하면서 설명한 제1 층배선 M1 중, 상기 축적 노드(A 또는 B)와 대응하는 제1 층배선 M1(M1A, M1B) 이외의 제1 층배선 M1(M1S, M1D, M1W, M1BL) 위에는 제2 플러그 P2가 배치되고, 또한 그 상부에는 제2 층배선 M2가 배치된다.
구체적으로, TNA1 및 TNA3의 게이트 전극(G4b, G2a)과 접속되는 제1 층배선 M1W는 제2 플러그 P2를 개재하여 제2 층배선 M2W와 접속된다. 이 제2 층배선 M2W 위에는 제3 플러그 P3을 개재하여 제3 층배선 M3(WLA)이 배치된다. 이 제3 층배선 M3(WLA)은 워드선이고, X방향으로 연장된다. 또한, TNA2 및 TNA4의 게이트 전극(G4a, G2b)과 접속되는 제1 층배선 M1W는 제2 플러그 P2를 개재하여 제2 층배선 M2W와 접속된다. 이 제2 층배선 M2W 위에는 제3 플러그 P3을 개재하여 제3 층배선 M3(WLB)이 배치된다. 이 제3 층배선 M3(WLB)은 워드선이고, X방향으로 연장된다.
또한, TND2와 TND4의 공통의 소스ㆍ드레인 영역(P1I)과 접속되는 제1 층배선 M1S는 제2 플러그 P2를 개재하여 제2 층배선 M2(LVSS)와 접속된다. 이 제2 층배선 M2(LVSS)는 접지 전위선이다. TND3과 TND1의 공통의 소스ㆍ드레인 영역(P1J)과 접속되는 제1 층배선 M1S는 제2 플러그 P2를 개재하여 제2 층배선 M2(LVSS)와 접속된다. 이 제2 층배선 M2(LVSS)는 접지 전위선이다. 이들 2개의 접지 전위선은 각각 Y방향으로 연장되도록 배치된다.
또한, TNA2의 다른 쪽의 소스ㆍ드레인 영역(P1M)과 접속되는 제1 층배선 M1BL은 제2 플러그 P2를 개재하여 제2 층배선 M2(BLB)와 접속된다. TNA4의 다른 쪽의 소스ㆍ드레인 영역(P1X)과 접속되는 제1 층배선 M1BL은 제2 플러그 P2를 개재하여 제2 층배선 M2(/BLB)와 접속된다. 이들 2개의 제2 층배선 M2[비트선(BLB,/BLB)]는 비트선쌍을 구성하여, 각각 Y방향으로 연장되도록 배치된다.
또한, TNA1의 다른 쪽의 소스ㆍ드레인 영역(P1W)과 접속되는 제1 층배선 M1BL은 제2 플러그 P2를 개재하여 제2 층배선 M2(BLA)와 접속된다. TNA3의 다른 쪽의 소스ㆍ드레인 영역(P1L)과 접속되는 제1 층배선 M1BL은 제2 플러그 P2를 개재하여 제2 층배선 M2(/BLA)와 접속된다. 이들 2개의 제2 층배선 M2[비트선(BLA,/BLA)]는 비트선쌍을 구성하여, 각각 Y방향으로 연장되도록 배치된다.
또한, TP1과 TP2의 공통의 소스ㆍ드레인 영역(P1K)과 접속되는 제1 층배선 M1D 위에는 제2 플러그 P2를 개재하여 제2 층배선 M2(LVDD)가 배치된다. 이 제2 층배선 M2(LVDD)는 전원 전위선이다. 이 전원 전위선은 Y방향으로 연장된다.
상기 제2 플러그 P2, 제2 층배선 M2, 제3 플러그 P3 및 제3 층배선 M3의 접속 상태는, 도 48에 도시하는 회로도의 결선 상태를 만족시키는 한에 있어서 다양한 변형이 가능하지만, 전술한 바와 같이, 제2 층배선 M2를 주로 Y방향으로 연장시키고, 제3 층배선 M3을 주로 X방향으로 연장시킴으로써, 심플한 레이아웃을 실현할 수 있다. 또한, 도 53～도 55에 있어서는, 편의상, 하나(1비트)의 메모리 셀 영역밖에 도시하고 있지 않지만, 후술하는 바와 같이, 메모리 셀은 X방향 및 Y방향으로 반복해서 배치되므로, 메모리 셀 어레이에 있어서, 상기 접지 전위선(LVSS), 비트선(BLA,/BLA, BLB,/BLB), 전원 전위선(LVDD)은 Y방향으로 연장되고, 워드선(WLA, WLB)은 X방향으로 연장되도록 배치된다.
또한, 본 실시 형태에 있어서는, 제2 층배선과 비트선 사이에, 접지 전위선(LVSS)을 배치하였으므로, 접지 전위선(LVSS)의 실드 효과가 생겨, 배선 사이의 상호 작용(크로스 토크 노이즈)을 저감시킬 수 있다.
또한, 도 53～도 55를 참조하면서 설명한 각 패턴은, 메모리 셀 영역의 중심점에 대해 점대칭으로 배치되어 있다.
또한, 참고로, 상기 「메모리 셀의 패턴 레이아웃」에 대응하여, 10개의 트랜지스터(TND2, TNA2, TNA1, TND1, TP1, TP2, TND4, TNA4, TND3, TNA3)를 배치하여, 이들의 접속 상태를 명시한 회로도를 도 56에 도시한다.
(실시 형태 11) SRAM의 구조에 대해서는, 실시 형태 1(도 1)에 나타내는 각 트랜지스터의 도전형을 반대로 한 회로도 제안되어 있다. 본 실시 형태에 있어서는, 이와 같은 회로 구성의 SRAM 메모리 셀에 대해 설명한다.
[회로 구성] 도 57은 본 실시 형태의 SRAM의 메모리 셀을 도시하는 등가 회로도이다. 도시한 바와 같이, 메모리 셀은 실시 형태 1과 마찬가지로 8개의 트랜지스터를 갖지만, 도 1에 도시하는 n형의 트랜지스터(TNA1, TNA2, TND1, TND2, TND3, TND4) 대신에, p형의 트랜지스터(TPA1, TPA2, TPD1, TPD2, TPD3, TPD4)가 이용되고 있다. 또한, 도 1에 도시하는 p형의 트랜지스터(TP1, TP2) 대신에, n형의 트랜지스터(TN1, TN2)가 이용되고 있다.
이와 같이, 이용되는 트랜지스터의 도전형이 반대로 되어 있다.
또한, p형(이 실시 형태에서는 제2 도전형)의 트랜지스터(TPA1, TPA2, TPD1, TPD2, TPD3, TPD4)는 전원 전위(VDD, 이 실시 형태에 있어서는 제2 전원 전위, 제2 전원 전위와 다른 전위, 제2 전원 전위보다 높은 전위)에 접속되어 있다.
n형(이 실시 형태에서는 제1 도전형)의 트랜지스터(TN1, TN2)는 접지 전위(VSS, 이 실시 형태에 있어서는 제1 전원 전위)에 접속되어 있다.
그 밖에는, 도 1에 도시하는 회로 구성과 마찬가지이므로, 여기서는 각 트랜지스터의 상세한 접속 관계를 생략한다.
이와 같이, 본 실시 형태의 SRAM 메모리 셀에 있어서도, 드라이버 트랜지스터를 분할(TPD1과 TPD2, TPD3과 TPD4)하여 구성하고 있다.
[SRAM의 구조] [메모리 셀의 구성] 도 58～도 60은 본 실시 형태의 SRAM의 메모리 셀의 구성을 도시하는 평면도이다. 도 58은 활성 영역 Ac, 게이트 전극 G 및 제1 플러그 P1의 배치를 도시한다. 도 59는 제1 플러그 P1, 제1 층배선 M1 및 제2 플러그 P2의 배치를 도시한다. 도 60은 제2 플러그 P2, 제2 층배선 M2, 제3 플러그 P3 및 제3 층배선 M3의 배치를 도시한다. 따라서, 도 58 및 도 59에 있어서는, 제1 플러그 P1을 기준으로 하여 평면도를 겹침으로써, 각 도면에 표시한 패턴의 위치 관계가 명확해진다. 또한, 도 59 및 도 60에 있어서는, 제2 플러그 P2를 기준으로 하여 평면도를 겹침으로써, 각 도면에 표시한 패턴의 위치 관계가 명확해진다. 또한, 도면 중 일점 쇄선으로 둘러싸인 사각형의 영역은 하나(1비트)의 메모리 셀 영역을 나타낸다.
[메모리 셀의 패턴 레이아웃] 전술한 바와 같이, 본 실시 형태의 SRAM 메모리 셀은 실시 형태 1(도 1)에 나타내는 각 트랜지스터의 도전형을 반대로 하여 구성한 것이다. 따라서, 도 58에 도시한 바와 같이, 실시 형태 1(도 2)의 경우와 웰의 도전형이 반대로 되어 있다. 또한, 6개의 활성 영역(AcN2, AcN1, AcP1, AcP2, AcN3, AcN4)이 X방향으로 나란히 배치되어 있다. 이들 활성 영역(Ac) 사이는 소자 분리 영역(STI)으로 된다. 바꿔 말하면, 소자 분리 영역(STI)에서 활성 영역(Ac)이 구획된다.
6개의 활성 영역(AcN2, AcN1, AcP1, AcP2, AcN3, AcN4)중, AcN2, AcN1, AcN3, AcN4는 n형 웰(N-well)의 노출 영역이 되고, AcP1, AcP2는 p형 웰(P-well)의 노출 영역 이외에는, 실시 형태 1(도 2)의 경우와 동일한 패턴 배치로 된다. 물론, 활성 영역(Ac) 내에 도입되는 트랜지스터의 소스ㆍ드레인 영역의 불순물 도전형은 반대로 된다. 즉, n형 웰(N-well)의 노출 영역인 활성 영역 중의 소스ㆍ드레인 영역의 도전형은 p형이고, p형 웰(P-well)의 노출 영역인 활성 영역 중의 소스ㆍ드레인 영역의 도전형은 n형이다.
또한, 게이트 전극 G 및 제1 플러그 P1의 배치는 실시 형태 1(도 2)과 마찬가지이므로, 그 설명을 생략한다. 또한, 도 59에 도시한 제1 플러그 P1, 제1 층배선 M1 및 제2 플러그 P2의 배치에 대해서도, 실시 형태 1(도 3)과 마찬가지이다. 또한, 도 60에 도시한 제2 플러그 P2, 제2 층배선 M2, 제3 플러그 P3 및 제3 층배선 M3의 배치에 대해서도, 실시 형태 1(도 4)의 접지 전위선(LVSS) 대신에 제2 층배선 M2(LVDD)가 배치되고, 제2 층배선 M2(LVDD) 대신에 제2 층배선 M2(LVDD)가 배치되는 것 외에는, 실시 형태 1(도 4)과 마찬가지이므로, 그 설명을 생략한다.
이와 같이, 본 실시 형태에 있어서도, 실시 형태 1과 마찬가지로, 드라이버 트랜지스터를 분할(TPD1과 TPD2, TPD3과 TPD4)하여, 다른 활성 영역(AcN2와 AcN1, AcN4와 AcN3) 위에 배치하고 있다. 또한, 이들 활성 영역(AcN2와 AcN1, AcN4와 AcN3)을 Y방향으로 연장시킴으로써, 심플한 레이아웃으로 되어, 가공 정밀도가 향상된다. 또한, 이들 활성 영역에, 액세스 트랜지스터(TPA1, TPA2)도 배치하였으므로, 활성 영역의 개수를 저감시킬 수 있다.
또한, 드라이버 트랜지스터(TPD1, TPD3)의 구동 능력을, 액세스 트랜지스터(TPA1, TPA2)의 구동 능력보다 크게 할 수 있다. 예를 들면, 상기 활성 영역(AcN2와 AcN1, AcN4와 AcN3)의 폭(X방향의 길이)을 1:1로 함으로써, 용이하게, 액세스 트랜지스터의 게이트 폭과 드라이버 트랜지스터의 게이트 폭을 1:2로 할 수 있다.
또한, 활성 영역을 분할함으로써(TPD1과 TPD2, TPD3과 TPD4), 각 활성 영역을 대략 사각 형상으로 할 수 있다. 바꿔 말하면, 상기 코너부(굴곡부)를 갖지 않는 형상으로 할 수 있다. 따라서, 가공 정밀도가 향상되어, 활성 영역(Ac) 위에 형성되는 각 트랜지스터의 특성을 향상시킬 수 있다. 또한, 제조 편차를 저감시켜, SRAM의 메모리 셀 어레이의 동작 특성을 향상시킬 수 있다. 또한, 제조 수율을 향상시킬 수 있다.
또한, 분할한 활성 영역(TPD1과 TPD2, TPD3과 TPD4)의 한쪽(도 58에 있어서는, AcN1 또는 AcN3)에는 드라이버 트랜지스터(TPD1, TPD3) 외에, 액세스 트랜지스터(TPA1, TPA2)도 배치하였으므로, 활성 영역의 개수를 저감시킬 수 있다. 이에 의해, 또한, 심플한 레이아웃을 실현할 수 있어, 메모리 셀 영역의 축소화를 도모할 수 있다.
또한, 활성 영역(Ac)을 Y방향으로 연장시킴으로써, 게이트 전극(G)을 X방향으로 연장시킬 수 있어, 활성 영역(Ac)의 가공 정밀도뿐만 아니라, 게이트 전극(G)의 가공 정밀도를 향상시킬 수 있다. 특히, 실시 형태 1에서 상세하게 설명한 바와 같이, 다중 노광 기술의 채용이 용이해져, 가공 정밀도의 향상을 도모할 수 있다. 또한, 시뮬레이션 모델 작성이 용이해져, 그 검증 정밀도를 향상시킬 수 있다.
또한, 실시 형태 1과 마찬가지로, 제2 층배선 M2를 주로 Y방향으로 연장시키고, 제3 층배선 M3을 주로 X방향으로 연장시킴으로써(도 60), 심플한 레이아웃을 실현할 수 있다.
또한, 본 실시 형태에 있어서는, 활성 영역을 분할하여 배치(AcN2와 AcN1, AcN4와 AcN3)하였으므로, 활성 영역 사이에 위치하는 소자 분리 영역(STI)분만큼 드라이버 트랜지스터(TPD1과 TPD2, TPD3과 TPD4)의 형성 영역이 커지지만, 이 영역을 이용하여, 전원 전위선(LVDD)을 배치할 수 있다.
또한, 도 58～도 60을 참조하면서 설명한 각 패턴은 메모리 셀 영역의 중심점에 대해 점대칭으로 배치된다.
또한, 참고로, 상기 「메모리 셀의 패턴 레이아웃」에 대응하여, 8개의 트랜지스터(TPD2, TPA1, TPD1, TN1, TN2, TPD3, TPA2, TPD4)를 배치하여, 이들의 접속 상태를 명시한 회로도를 도 61에 도시한다.
(실시 형태 12) 상기 실시 형태에 있어서 상세하게 설명한 SRAM이 이용되는 반도체 장치(반도체 부품이나 전자 기기 등도 포함함)에 제한은 없지만, 예를 들면 SoC(System-on-a-chip)나 마이크로컴퓨터를 포함하는 시스템이 형성된 반도체 칩에 조립할 수 있다. 도 62는 본 실시 형태에 있어서의 반도체 칩의 레이아웃 구성을 도시하는 도면이다. 도 62에 있어서, 반도체 칩은 CPU(Central Processing Unit), SRAM 및 논리 회로(LOGIC)를 갖고 있다. 상기 SRAM으로서는, 전술한 싱글 포트의 SRAM(SP-SRAM)이나 듀얼포트의 SRAM(DP-SRAM)이 이용되고 있다. 또한, SRAM 외에, EEPROM(Electrically Erasable Programmable Read Only Memory) 등의 다른 기억 소자를 갖는 구성으로 할 수도 있고, 또한 아날로그 회로 등을 내장할 수도 있다.
CPU는 중앙 연산 처리 장치라고도 불리고, 컴퓨터 등의 심장부에 해당한다. 이 CPU는 기억 장치로부터 명령을 판독하여 해독하고, 그것에 기초하여 다종 다양한 연산이나 제어를 행하는 것이다. 이 CPU의 내부에는 CPU 코어(CPU core)가 내장되어 있고, 이러한 CPU 코어의 내부에는 SRAM이 조립되어 있다. 이 CPU 코어의 내부의 SRAM으로서는, 고성능의 SRAM이 이용되고 있고, 실시 형태 1～11에서 상세하게 설명한 SRAM을 이용하면 적절하다. 물론, 상기 싱글 포트의 SRAM(SP-SRAM)부나 듀얼포트의 SRAM(DP-SRAM)부에, 실시 형태 1～11에서 상세하게 설명한 SRAM을 이용할 수도 있다.
이와 같이, 실시 형태 1～11에서 설명한 SRAM을 마이크로컴퓨터에 내장함으로써, 마이크로컴퓨터의 특성을 향상시킬 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 그 실시 형태 1～11에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태로 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
예를 들면, 실시 형태 1 등에 있어서는, 활성 영역(AcP1, AcP2 등)을 대략 사각 형상으로 하여 설명하였지만, 레티클(노광용 마스크) 위에서는, 사각 형상이어도, 노광 및 에칭 후의 패턴(실제의 완성 형상)은 사각 형상(직사각형)이라고는 할 수 없다. 예를 들면, 도 63에 도시한 바와 같이, 코너부가 라운드화되는 경우가 있다. 또한, 패턴의 폭이 장소에 따라서 다른 경우가 있다. 이와 같은 경우에도, 상기 효과를 발휘하기 위해, 본 발명은 도 63에 도시한 바와 같은 형상의 것을 제외하는 것은 아니다.
또한, 각 도면(예를 들면, 도 2 등)의 게이트 전극(G)은 사각 형상(직사각형)으로 나타내고 있지만, 실제의 완성 형상에 있어서는, 코너에 라운딩이 생기는 경우가 있지만, 본 발명에는 이와 같은 형상의 것도 포함되는 것이다.
또한, 상기 실시 형태의 구성의 일부를 조합하는 것도 가능하다. 예를 들면, 실시 형태 1의 패턴 레이아웃(도 2)에 있어서, 실시 형태 5(도 30)의 셰어드 제1 플러그 SP1을 적용할 수도 있다. 또한, 실시 형태 1(도 2)의 TP1 및 TP2에 있어서, 실시 형태 6(도 34)의 n형 웰(N-well)의 패턴을 적용할 수도 있다. 셰어드 제1 플러그 SP1을 적용할 수도 있다. 또한, 실시 형태 1의 패턴 레이아웃(도 2)에 있어서, 실시 형태 7(도 38)과 같이 p형 웰(P-well)을 한쪽에 통합하여 배치할 수도 있다. 또한, 실시 형태 11의 각 트랜지스터의 도전형을 반대로 한 SRAM에 대해서는, 다른 실시 형태의 패턴 레이아웃에 있어서도 적용 가능하다. 이와 같이, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능하다.
본 발명은 반도체 장치에 관한 것으로, 특히 SRAM을 갖는 반도체 장치에 적용할 수 있다.
1 : 반도체 기판
Ac : 활성 영역
AcN1 : 활성 영역
AcN2 : 활성 영역
AcN3 : 활성 영역
AcN4 : 활성 영역
AcP1 : 활성 영역
AcP2 : 활성 영역
AcP3 : 활성 영역
AcP4 : 활성 영역
AN : 활성 영역
AP1, AP2 : 활성 영역
A, B : 축적 노드
AcS : 활성 영역
BL,/BL : 비트선
BLA,/BLA : 비트선
BLB,/BLB : 비트선
DG : 더미 게이트 전극
EX1 : 저농도 불순물 영역
EX2 : 고농도 불순물 영역
F : 메모리 셀
F' : 탭 셀
G(G1～G4, G2a, G2b, G4a, G4b) : 게이트 전극
GO : 게이트 절연막
IL1 : 층간 절연막
IL2 : 층간 절연막
IL3 : 층간 절연막
M1(M1S, M1D, M1W, M1BL) : 제1 층배선
M2 : 제2 층배선
M2W : 제2 층배선
M3 : 제3 층배선
N-well : n형 웰
P1(P1a～P1o, P1A～P1Z) : 제1 플러그
P2 : 제2 플러그
P3 : 제3 플러그
P-well : p형 웰
SP1 : 셰어드 제1 플러그
STI : 소자 분리 영역
SW : 사이드 월
Sp : 분리부
TNA1 : 액세스 트랜지스터(트랜지스터)
TNA2 : 액세스 트랜지스터(트랜지스터)
TNA3 : 액세스 트랜지스터(트랜지스터)
TNA4 : 액세스 트랜지스터(트랜지스터)
TND1 : 드라이버 트랜지스터(트랜지스터)
TND2 : 드라이버 트랜지스터(트랜지스터)
TND3 : 드라이버 트랜지스터(트랜지스터)
TND4 : 드라이버 트랜지스터(트랜지스터)
TP1 : 로드 트랜지스터(트랜지스터)
TP2 : 로드 트랜지스터(트랜지스터)
VDD : 전원 전위
LVDD : 전원 전위선
VSS : 접지 전위
LVSS : 접지 전위선
LVSSB : 제2 접지 전위선
WL : 워드선
WLA : 워드선
WLB : 워드선
Ac : 활성 영역
AcN1 : 활성 영역
AcN2 : 활성 영역
AcN3 : 활성 영역
AcN4 : 활성 영역
AcP1 : 활성 영역
AcP2 : 활성 영역
AcP3 : 활성 영역
AcP4 : 활성 영역
AN : 활성 영역
AP1, AP2 : 활성 영역
A, B : 축적 노드
AcS : 활성 영역
BL,/BL : 비트선
BLA,/BLA : 비트선
BLB,/BLB : 비트선
DG : 더미 게이트 전극
EX1 : 저농도 불순물 영역
EX2 : 고농도 불순물 영역
F : 메모리 셀
F' : 탭 셀
G(G1～G4, G2a, G2b, G4a, G4b) : 게이트 전극
GO : 게이트 절연막
IL1 : 층간 절연막
IL2 : 층간 절연막
IL3 : 층간 절연막
M1(M1S, M1D, M1W, M1BL) : 제1 층배선
M2 : 제2 층배선
M2W : 제2 층배선
M3 : 제3 층배선
N-well : n형 웰
P1(P1a～P1o, P1A～P1Z) : 제1 플러그
P2 : 제2 플러그
P3 : 제3 플러그
P-well : p형 웰
SP1 : 셰어드 제1 플러그
STI : 소자 분리 영역
SW : 사이드 월
Sp : 분리부
TNA1 : 액세스 트랜지스터(트랜지스터)
TNA2 : 액세스 트랜지스터(트랜지스터)
TNA3 : 액세스 트랜지스터(트랜지스터)
TNA4 : 액세스 트랜지스터(트랜지스터)
TND1 : 드라이버 트랜지스터(트랜지스터)
TND2 : 드라이버 트랜지스터(트랜지스터)
TND3 : 드라이버 트랜지스터(트랜지스터)
TND4 : 드라이버 트랜지스터(트랜지스터)
TP1 : 로드 트랜지스터(트랜지스터)
TP2 : 로드 트랜지스터(트랜지스터)
VDD : 전원 전위
LVDD : 전원 전위선
VSS : 접지 전위
LVSS : 접지 전위선
LVSSB : 제2 접지 전위선
WL : 워드선
WLA : 워드선
WLB : 워드선
Claims (20)
- (a1) 제1 전위와 제1 노드 사이에 접속된 제1 도전형 제1 MIS 트랜지스터와, (a2) 상기 제1 노드와 상기 제1 전위와 다른 제2 전위와의 사이에 접속된 제2 도전형 제1 MIS 트랜지스터와, (a3) 상기 제1 노드와 상기 제2 전위 사이에, 상기 제2 도전형 제1 MIS 트랜지스터와 병렬로 접속된 제2 도전형 제2 MIS 트랜지스터와, (a4) 상기 제1 전위와 제2 노드 사이에 접속된 제1 도전형 제2 MIS 트랜지스터와, (a5) 상기 제2 노드와 상기 제2 전위 사이에 접속된 제2 도전형 제3 MIS 트랜지스터와, (a6) 상기 제2 노드와 상기 제2 전위 사이에, 상기 제2 도전형 제3 MIS 트랜지스터와 병렬로 접속된 제2 도전형 제4 MIS 트랜지스터와, (a7) 상기 제1 노드와 제1 비트선 사이에 접속된 제2 도전형 제5 MIS 트랜지스터와, (a8) 상기 제2 노드와 제2 비트선 사이에 접속된 제2 도전형 제6 MIS 트랜지스터를 갖는 메모리 셀을 구비하는 반도체 장치로서, (b1) 상기 제2 도전형 제1 MIS 트랜지스터 및 상기 제2 도전형 제5 MIS 트랜지스터가 배치되는 일체의(monolithic) 제1 활성 영역과, (b2) 상기 제1 활성 영역과 활성 영역의 패턴이 분리되고, 상기 제2 도전형 제2 MIS 트랜지스터가 배치되는 제2 활성 영역과, (b3) 상기 제2 도전형 제3 MIS 트랜지스터 및 상기 제2 도전형 제6 MIS 트랜지스터가 배치되는 일체의 제3 활성 영역과, (b4) 상기 제3 활성 영역과 활성 영역의 패턴이 분리되고, 상기 제2 도전형 제4 MIS 트랜지스터가 배치되는 제4 활성 영역을 갖고, 상기 제1 내지 상기 제4 활성 영역은 제1 방향으로 서로가 이격되어 나란하도록 배치되고, 상기 제1 활성 영역 위에 제1 게이트 배선이 상기 제1 방향으로 연장되도록 배치되고, 상기 제1 활성 영역 및 상기 제2 활성 영역 위에 제2 게이트 배선이 상기 제1 방향으로 연장되도록 배치되고, 상기 제3 활성 영역 위에 제3 게이트 배선이 상기 제1 방향으로 연장되도록 배치되고, 상기 제3 활성 영역 및 상기 제4 활성 영역 위에 제4 게이트 배선이 상기 제1 방향으로 연장되도록 배치되는 반도체 장치.
- 제1항에 있어서, 상기 제1 방향으로 순서대로 나란히 배치된(side by side) 제1 영역, 제2 영역 및 제3 영역을 갖고, 상기 제1 활성 영역 및 상기 제2 활성 영역은 상기 제1 영역에 배치되고, 상기 제3 활성 영역 및 상기 제4 활성 영역은 상기 제3 영역에 배치되는 반도체 장치.
- 제2항에 있어서, 상기 제1 도전형 제1 MIS 트랜지스터가 배치되는 제5 활성 영역 및 상기 제1 도전형 제2 MIS 트랜지스터가 배치되는 제6 활성 영역은 상기 제2 영역에 배치되고, 상기 제5 및 제6 활성 영역은 상기 제1 내지 상기 제4 활성 영역과 함께, 상기 제1 방향으로 서로가 이격되어 나란하도록 배치되고, 상기 제2 게이트 배선은 상기 제5 활성 영역 위로도 연장되고, 상기 제4 게이트 배선은 상기 제6 활성 영역 위로도 연장되는 반도체 장치.
- 제3항에 있어서, 상기 제2 도전형 제1 MIS 트랜지스터의 게이트 폭과 상기 제2 도전형 제5 MIS 트랜지스터의 게이트 폭은 동일하고, 상기 제2 도전형 제3 MIS 트랜지스터의 게이트 폭과 상기 제2 도전형 제6 MIS 트랜지스터의 게이트 폭은 동일한 반도체 장치.
- 제3항에 있어서, 상기 제2 도전형 제1 MIS 트랜지스터의 게이트 폭과 상기 제2 도전형 제2 MIS 트랜지스터의 게이트 폭은 동일하고, 상기 제2 도전형 제3 MIS 트랜지스터의 게이트 폭과 상기 제2 도전형 제4 MIS 트랜지스터의 게이트 폭은 동일한 반도체 장치.
- 제3항에 있어서, 상기 제2 도전형 제5 MIS 트랜지스터의 게이트 폭(a)과, 상기 제2 도전형 제1 MIS 트랜지스터의 게이트 폭과 상기 제1 도전형 제2 MIS 트랜지스터의 게이트 폭의 합(b)의 비인 a:b가, a를 1로 한 경우, b가 1.1 이상 3 이하의 범위인 반도체 장치.
- 제1항에 있어서, 복수의 배선층이 적층되어 구성되는 반도체 장치로서, 상기 제1 게이트 배선은 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 배선과 접속되고, 상기 제2 도전형 제1 MIS 트랜지스터의 일단은 상기 제1 배선과 동일한 층의 배선층이고, 상기 제2 방향으로 연장되는 제2 배선으로서, 상기 제1 전위에 접속되는 제2 배선과 접속되고, 상기 제2 도전형 제5 MIS 트랜지스터의 일단은 상기 제1 배선과 동일한 층의 배선층이고, 상기 제2 방향으로 연장되는 제3 배선으로서, 상기 제1 비트선으로 되는 제3 배선과 접속되고, 상기 제1 배선과 상기 제3 배선 사이에 상기 제2 배선이 배치되는 반도체 장치.
- 제7항에 있어서, 상기 제2 배선과 상기 제3 배선의 거리는 상기 제1 배선과 상기 제2 배선의 거리보다 큰 반도체 장치.
- 제8항에 있어서, 상기 제1 배선과 동일한 층에 위치하며, 상기 제2 방향으로 연장되는 제4 배선으로서, 상기 제2 전위에 접속되는 제4 배선을 갖고, 상기 제2 배선과 상기 제4 배선 사이에 상기 제3 배선이 배치되고, 상기 제4 배선과 상기 제3 배선의 거리는 상기 제1 배선과 상기 제2 배선의 거리보다 큰 것을 특징으로 하는 반도체 장치.
- 제3항에 있어서, 상기 제1 영역과 상기 제2 영역의 제1 경계로부터 상기 제1 활성 영역까지의 거리는 상기 제1 경계로부터 상기 제2 활성 영역까지의 거리보다 크고, 상기 제2 영역과 상기 제3 영역의 제2 경계로부터 상기 제3 활성 영역까지의 거리는 상기 제2 경계로부터 상기 제4 활성 영역까지의 거리보다 큰 반도체 장치.
- 제1 전원 전위가 공급되는 제1 전원 전위선과 제1 노드를 구성하는 제1 노드 배선 사이에 접속된 제1 도전형 제1 MIS 트랜지스터와, 제2 전원 전위가 공급되는 제2 전원 전위선과 상기 제1 노드 배선 사이에 접속된 제2 도전형 제1 MIS 트랜지스터와, 상기 제2 전원 전위선과 상기 제1 노드 배선 사이에 접속된 제2 도전형 제2 MIS 트랜지스터를 갖는 제1 CMIS 인버터와, 상기 제1 전원 전위선과 제2 노드를 구성하는 제2 노드 배선 사이에 접속된 제1 도전형 제2 MIS 트랜지스터와, 상기 제2 전원 전위선과 상기 제2 노드 배선 사이에 접속된 제2 도전형 제3 MIS 트랜지스터와, 상기 제2 전원 전위선과 상기 제2 노드 배선 사이에 접속된 제2 도전형 제4 MIS 트랜지스터를 갖는 제2 CMIS 인버터와, 상기 제1 노드 배선과 제1 비트선 사이에 접속된 제2 도전형 제5 MIS 트랜지스터와, 상기 제2 노드 배선과 제2 비트선 사이에 접속된 제2 도전형 제6 MIS 트랜지스터를 포함하는 SRAM 메모리 셀을 구비하고, 상기 제2 도전형 제5 MIS 트랜지스터의 게이트 전극을 구성하는 제1 게이트 배선과, 상기 제2 도전형 제1 MIS 트랜지스터, 제2 도전형 제2 MIS 트랜지스터 및 상기 제1 도전형 제1 MIS 트랜지스터의 게이트 전극을 구성하는 제2 게이트 배선과, 상기 제2 도전형 제6 MIS 트랜지스터의 게이트 전극을 구성하는 제3 게이트 배선과, 상기 제2 도전형 제3 MIS 트랜지스터, 제2 도전형 제4 MIS 트랜지스터 및 상기 제1 도전형 제2 MIS 트랜지스터의 게이트 전극을 구성하는 제4 게이트 배선이 제1 방향으로 연장되도록 배치되고, 상기 제2 도전형 제1 MIS 트랜지스터와 상기 제2 도전형 제5 MIS 트랜지스터의 활성 영역이 상기 제1 방향에 직교하는 제2 방향으로 연결되어 형성된 제1 활성 영역과, 상기 제1 활성 영역과 상기 제1 방향에서 소자 분리 영역을 사이에 두도록(sandwich) 배치된 상기 제2 도전형 제2 MIS 트랜지스터의 제2 활성 영역과, 상기 제2 도전형 제3 MIS 트랜지스터와 상기 제2 도전형 제6 MIS 트랜지스터의 활성 영역이 상기 제1 방향에 직교하는 제2 방향으로 연결되어 형성된 제3 활성 영역과, 상기 제3 활성 영역과 상기 제1 방향에서 소자 분리 영역을 사이에 두도록 배치된 상기 제2 도전형 제4 MIS 트랜지스터의 제4 활성 영역과, 상기 제1 도전형 제1 MIS 트랜지스터의 제5 활성 영역과, 상기 제5 활성 영역과 상기 제1 방향에서 소자 분리 영역을 사이에 두도록 배치된 상기 제1 도전형 제2 MIS 트랜지스터의 제6 활성 영역과, 상기 제1 방향으로 순서대로 나란히 배치된 제1 도전형 제1 웰, 제2 도전형 제2 웰 및 제1 도전형 제3 웰을 갖고, 상기 제1 활성 영역 및 상기 제2 활성 영역은 상기 제1 도전형 제1 웰에 배치되고, 상기 제3 활성 영역 및 상기 제4 활성 영역은 상기 제1 도전형 제3 웰에 배치되고, 상기 제5 활성 영역 및 상기 제6 활성 영역은 상기 제2 도전형 제2 웰에 배치되는 반도체 장치.
- 제11항에 있어서, 상기 제2 도전형 제1 MIS 트랜지스터의 상기 제1 방향의 활성 영역 폭과 상기 제2 도전형 제5 MIS 트랜지스터의 상기 제1 방향의 활성 영역 폭은 동일하고, 상기 제2 도전형 제3 MIS 트랜지스터의 상기 제1 방향의 활성 영역 폭과 상기 제2 도전형 제6 MIS 트랜지스터의 상기 제1 방향의 활성 영역 폭은 동일한 반도체 장치.
- 제11항에 있어서, 상기 제2 도전형 제1 MIS 트랜지스터의 상기 제1 방향의 활성 영역 폭과 상기 제2 도전형 제2 MIS 트랜지스터의 상기 제1 방향의 활성 영역 폭은 동일하고, 상기 제2 도전형 제3 MIS 트랜지스터의 상기 제1 방향의 활성 영역 폭과 상기 제2 도전형 제4 MIS 트랜지스터의 상기 제1 방향의 활성 영역 폭은 동일한 반도체 장치.
- (a1) 제1 전위와 제1 노드 사이에 접속된 제1 부하 소자와, (a2) 상기 제1 노드와 상기 제1 전위보다 낮은 제2 전위 사이에 접속된 제1 트랜지스터와, (a3) 상기 제1 노드와 상기 제2 전위 사이에, 상기 제1 트랜지스터와 병렬로 접속된 제2 트랜지스터와, (a4) 상기 제1 전위와 제2 노드 사이에 접속된 제2 부하 소자와, (a5) 상기 제2 노드와 상기 제2 전위 사이에 접속된 제3 트랜지스터와, (a6) 상기 제2 노드와 상기 제2 전위 사이에, 상기 제3 트랜지스터와 병렬로 접속된 제4 트랜지스터와, (a7) 상기 제1 노드와 제1 비트선 사이에 접속된 제5 트랜지스터와, (a8) 상기 제2 노드와 제2 비트선 사이에 접속된 제6 트랜지스터를 갖는 반도체 장치로서, (b1) 상기 제1 트랜지스터, 상기 제4 트랜지스터 및 상기 제5 트랜지스터가 배치되는 일체의 제1 활성 영역과, (b2) 상기 제3 트랜지스터, 상기 제2 트랜지스터 및 상기 제6 트랜지스터가 배치되는 일체의 제2 활성 영역을 갖고, (c) 상기 제1 및 제2 활성 영역은 제1 방향으로 나란하도록 배치되고, (d1) 상기 제1 활성 영역 위에 제1 게이트 배선이 상기 제1 방향으로 연장되도록 배치되고, (d2) 상기 제1 활성 영역 및 상기 제2 활성 영역 위에 제2 게이트 배선이 상기 제1 방향으로 연장되도록 배치되고, (d3) 상기 제1 활성 영역 및 상기 제2 활성 영역 위에 제3 게이트 배선이 상기 제1 방향으로 연장되도록 배치되고, (d4) 상기 제2 활성 영역 위에 제4 게이트 배선이 상기 제1 방향으로 연장되도록 배치되는 것을 특징으로 하는 반도체 장치.
- 제14항에 있어서, 상기 제1 방향으로 순서대로 나란히 배치된 제1 영역, 제2 영역 및 제3 영역을 갖고, 상기 제1 활성 영역은 상기 제1 영역에 배치되고, 상기 제2 활성 영역은 상기 제3 영역에 배치되는 것을 특징으로 하는 반도체 장치.
- 제15항에 있어서, 상기 (a1)의 상기 제1 부하 소자는 제7 트랜지스터이고, 상기 (a4)의 상기 제2 부하 소자는 제8 트랜지스터이며, 상기 제7 트랜지스터 및 상기 제8 트랜지스터가 배치되는 제3 활성 영역은 상기 제2 영역에 배치되고, 상기 제3 활성 영역은 상기 제1 활성 영역 및 상기 제2 활성 영역과 함께, 상기 제1 방향으로 나란하도록 배치되고, 상기 제2 게이트 배선 및 상기 제3 게이트 배선은 상기 제1 활성 영역으로부터 상기 제3 활성 영역 위를 지나, 상기 제2 활성 영역 위로 연장되는 것을 특징으로 하는 반도체 장치.
- (a1) 제1 전위와 제1 노드 사이에 접속된 제1 부하 소자와, (a2) 상기 제1 노드와 상기 제1 전위보다 낮은 제2 전위 사이에 접속된 제1 트랜지스터와, (a3) 상기 제1 노드와 상기 제2 전위 사이에, 상기 제1 트랜지스터와 병렬로 접속된 제2 트랜지스터와, (a4) 상기 제1 전위와 제2 노드 사이에 접속된 제2 부하 소자와, (a5) 상기 제2 노드와 상기 제2 전위 사이에 접속된 제3 트랜지스터와, (a6) 상기 제2 노드와 상기 제2 전위 사이에, 상기 제3 트랜지스터와 병렬로 접속된 제4 트랜지스터와, (a7) 상기 제1 노드와 제1 비트선 사이에 접속된 제5 트랜지스터와, (a8) 상기 제2 노드와 제2 비트선 사이에 접속된 제6 트랜지스터를 갖는 반도체 장치로서, (b1) 상기 제1 트랜지스터, 상기 제4 트랜지스터 및 상기 제5 트랜지스터가 배치되는 일체의 제1 활성 영역과, (b2) 상기 제3 트랜지스터, 상기 제2 트랜지스터 및 상기 제6 트랜지스터가 배치되는 일체의 제2 활성 영역을 갖고, (c) 상기 제1 활성 영역 및 제2 활성 영역은 제1 방향으로 나란하도록 배치되고, (d1) 상기 제1 활성 영역 위에 제1 게이트 배선이 상기 제1 방향으로 연장되도록 배치되고, (d2) 상기 제1 활성 영역 및 상기 제2 활성 영역 위에 제2 게이트 배선이 상기 제1 방향으로 연장되도록 배치되고, (d3) 상기 제1 활성 영역 및 상기 제2 활성 영역 위에 제3 게이트 배선이 상기 제1 방향으로 연장되도록 배치되고, (d4) 상기 제1 활성 영역 위에 제4 게이트 배선이 상기 제1 방향으로 연장되도록 배치되는 것을 특징으로 하는 반도체 장치.
- 제17항에 있어서, 상기 제1 방향으로 순서대로 나란히 배치된 제1 영역 및 제2 영역을 갖고, 상기 제1 활성 영역 및 상기 제2 활성 영역은 상기 제2 영역에 배치되는 것을 특징으로 하는 반도체 장치.
- 제18항에 있어서, 상기 (a1)의 상기 제1 부하 소자는 제7 트랜지스터이고, 상기 (a4)의 상기 제2 부하 소자는 제8 트랜지스터이며, 상기 제7 트랜지스터 및 상기 제8 트랜지스터가 배치되는 제3 활성 영역은 상기 제1 영역에 배치되고, 상기 제3 활성 영역은 상기 제1 활성 영역 및 제2 활성 영역과 함께, 상기 제1 방향으로 나란하도록 배치되는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, (a9) 상기 제1 노드와 제3 비트선 사이에 접속된 제7 트랜지스터와, (a10) 상기 제2 노드와 제4 비트선 사이에 접속된 제8 트랜지스터를 갖고, 상기 제7 트랜지스터는 상기 제2 활성 영역에 배치되고, 상기 제8 트랜지스터는 상기 제4 활성 영역에 배치되는 것을 특징으로 하는 반도체 장치.
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