JP2009020959A - 半導体記憶装置 - Google Patents

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Abstract

【課題】ＳＲＡＭの動作範囲拡大と、メモリセルの複数列に対して１つの入出力回路を持つＳＲＡＭの小面積化とを図る。
【解決手段】第１及び第２の負荷トランジスタＭＬ１，ＭＬ２と、第１及び第２のドライブトランジスタＭＤ１，ＭＤ２と、第１及び第２のアクセストランジスタＭＡ１，ＭＡ２とを有するメモリセル２０に、第１のビット線ＢＬと第１の記憶ノードＤとの間に介在し、かつ第１のコラム線ＣＬ１に接続されたゲート端子を有する第３のアクセストランジスタＷＡ１と、第２のビット線ＮＢＬと第２の記憶ノードＮＤとの間に介在し、かつ第２のコラム線ＣＬ２に接続されたゲート端子を有する第４のアクセストランジスタＷＡ２とを付加する。
【選択図】図１

Description

本発明は、半導体記憶装置に関し、特にメモリセル回路及び書き込み動作時の制御回路に関するものである。
従来、メモリセルの記憶ノードとビット線との間にアクセストランジスタを備え、アクセストランジスタをワード線により制御する構成を有する半導体記憶装置が知られている（特許文献１及び２参照）。
また、ＳＲＡＭ（Static Random Access Memory）の書き込み電圧動作範囲を拡大するために、メモリセルのＰチャネル型ＭＯＳトランジスタと記憶ノードとの間のパスを遮断する技術も知られている（特許文献３参照）。
特開平２−９４１９６号公報 特開２００６−１２７７３７号公報 特開２００６−１９６１２４号公報
上記従来技術では、行アドレスにより選択されたワード線が活性化した時、同一行のメモリセルは、全てのアクセストランジスタが活性化していた。また、メモリセルのＰチャネル型ＭＯＳトランジスタと記憶ノードとの間のパスを遮断する従来技術によれば、同一行のメモリセルは、全てＰチャネル型ＭＯＳトランジスタが遮断されていた。
ところが、１つの入出力回路に対してメモリセルの複数列が接続されている構成の場合、列が非選択であるビット線において、ＳＮＭ（Static Noise Margin）が補償できず、誤動作を生じるという課題があった。
本発明の目的は、半導体記憶装置のデータ書き込み時の動作電圧マージンを拡大しつつ、行列に配列されているメモリセルアレイの複数列に対して１つの入出力回路を持つ構成の場合においても、非選択列で誤動作を防止することにある。
上記課題を解決するため、本発明に係る半導体記憶装置は、複数のメモリセルが行列状に配列されたメモリセルアレイと、メモリセルの行に対して設けられた第１のワード線を含む複数のワード線と、メモリセルの列に対して設けられた第１及び第２のビット線を含む複数のビット線と、メモリセルの列に対して設けられた第１及び第２のコラム線を含む複数のコラム線とを備え、各メモリセルは、第１及び第２の記憶ノードを有するラッチ回路と、ビット線のうちの対応する第１のビット線と第１の記憶ノードとの間に設けられ、ワード線のうちの対応する第１のワード線により制御される第１のアクセストランジスタと、ビット線のうちの対応する第２のビット線と第２の記憶ノードとの間に設けられ、第１のワード線により制御される第２のアクセストランジスタと、第１のビット線と第１の記憶ノードとの間に介在し、かつ第１のコラム線に接続されたゲート端子を有する第３のアクセストランジスタと、第２のビット線と第２の記憶ノードとの間に介在し、かつ第２のコラム線に接続されたゲート端子を有する第４のアクセストランジスタとを備えた構成を採用する。
また、本発明に係る他の半導体記憶装置は、複数のメモリセルが行列状に配列されたメモリセルアレイと、メモリセルの行に対して設けられた第１のワード線を含む複数のワード線と、メモリセルの列に対して設けられた第１及び第２のビット線を含む複数のビット線とを備え、各メモリセルは、第１及び第２の記憶ノードを有するラッチ回路と、ビット線のうちの対応する第１のビット線と第１の記憶ノードとの間に設けられ、ワード線のうちの対応する第１のワード線により制御される第１のアクセストランジスタと、ビット線のうちの対応する第２のビット線と第２の記憶ノードとの間に設けられ、第１のワード線により制御される第２のアクセストランジスタと、第１のビット線と第１の記憶ノードとの間に介在し、かつ第１の記憶ノードに接続されたゲート端子を有する第３のアクセストランジスタと、第２のビット線と第２の記憶ノードとの間に介在し、かつ第２の記憶ノードに接続されたゲート端子を有する第４のアクセストランジスタとを備えた構成を採用する。
これらの構成によれば、選択メモリセルの書き込み動作という条件においては、第３あるいは第４のアクセストランジスタが寄与することにより、ラッチ回路へ書き込みしやすくなる。その他の条件において、特に前記メモリセルアレイに対応した第１の入出力回路を含む複数の入出力回路を備え、当該第１の入出力回路に対してメモリセルの複数列が接続された構成の場合において、非選択列で誤動作を防止できる。すなわち、データ書き込み時の動作電圧マージンを拡大しつつ、第１の入出力回路に対してメモリセルの複数列が接続されている構成を採用した場合、ＳＲＡＭマクロとして小面積化を可能にすることができる。
本発明によれば、半導体記憶装置のデータ書き込み時の動作電圧マージンを拡大しつつ、１つの入出力回路に対してメモリセルの複数列が接続されている構成の場合においても、非選択列で誤動作を防止することが可能である。したがって、ＳＲＡＭにおいて、１つの入出力回路に対して、メモリセルの複数列が接続されている構成が可能となり、小面積化を可能にすることができる。
以下、図面を参照しながら、本発明の実施の形態について詳細に説明する。なお、メモリセルの構成は、同一部分には同一符号を付して、その説明は繰り返さない。
図１は、本発明に係る半導体記憶装置の１つであるＳＲＡＭ中のメモリセルの第１の構成例を示している。図１のメモリセル２０は、第１及び第２の記憶ノードＤ，ＮＤに相補データを記憶するメモリセルであって、第１及び第２の負荷トランジスタＭＬ１，ＭＬ２と、第１及び第２のドライブトランジスタＭＤ１，ＭＤ２と、第１及び第２のアクセストランジスタＭＡ１，ＭＡ２と、第３及び第４のアクセストランジスタ（書き込み補助トランジスタ）ＷＡ１，ＷＡ２とで構成される。
詳細に説明すると、第１の負荷トランジスタＭＬ１は、第１の記憶ノードＤに接続されたドレイン端子と、電源電圧Ｖｄｄが供給されるソース端子と、第２の記憶ノードＮＤに接続されたゲート端子とを有するＰチャネル型ＭＯＳトランジスタである。第２の負荷トランジスタＭＬ２は、第２の記憶ノードＮＤに接続されたドレイン端子と、電源電圧Ｖｄｄが供給されるソース端子と、第１の記憶ノードＤに接続されたゲート端子とを有するＰチャネル型ＭＯＳトランジスタである。第１のドライブトランジスタＭＤ１は、第１の記憶ノードＤに接続されたドレイン端子と、接地電圧Ｖｓｓに接続されたソース端子と、第２の記憶ノードＮＤに接続されたゲート端子とを有するＮチャネル型ＭＯＳトランジスタである。第２のドライブトランジスタＭＤ２は、第２の記憶ノードＮＤに接続されたドレイン端子と、接地電圧Ｖｓｓに接続されたソース端子と、第１の記憶ノードＤに接続されたゲート端子とを有するＮチャネル型ＭＯＳトランジスタである。第１の記憶ノードＤと第１のビット線ＢＬとの間にＮチャネル型ＭＯＳトランジスタである第１のアクセストランジスタＭＡ１が、第２の記憶ノードＮＤと第２のビット線ＮＢＬとの間にＮチャネル型ＭＯＳトランジスタである第２のアクセストランジスタＭＡ２がそれぞれ介在し、これら第１及び第２のアクセストランジスタＭＡ１，ＭＡ２の各々のゲート端子がワード線ＷＬに接続されている。
第３及び第４のアクセストランジスタＷＡ１，ＷＡ２は、第１のビット線ＢＬと第１の記憶ノードＤとの間と、第２のビット線ＮＢＬと第２の記憶ノードＮＤとの間とにそれぞれ介在したＮチャネル型ＭＯＳトランジスタであって、これら第３及び第４のアクセストランジスタＷＡ１，ＷＡ２の各々のゲート端子が、第１及び第２のコラム線ＣＬ１，ＣＬ２に接続されている。
図２は、図１のメモリセル２０を備えたＳＲＡＭのデータ書き込みに係る第１の概略構成例を示している。センスアンプ等のデータ読み出しに係る構成は省略する。図２において、２１はワード線ドライバ、２２は書き込みドライバ、２５は書き込み回路、３０はメモリセルアレイである。
ワード線ドライバ２１は、ワード線ＷＬを駆動する。ワード線ＷＬは、第１及び第２のアクセストランジスタＭＡ１，ＭＡ２と接続されている。書き込みドライバ２２は、第１のビット線ＢＬを駆動する。第１のコラム線ＣＬ１が活性化すると書き込みドライバ２２がオンし、第１のビット線ＢＬがＬｏｗレベル電位（以降“Ｌ”と表記する。）へと遷移するとともに、第３のアクセストランジスタＷＡ１がオンすることとなる。書き込み回路２５は、第１及び第２のビット線ＢＬ，ＮＢＬに対して、同じ回路が用いられており、図面上では、第２のビット線ＮＢＬに係る構成は省略する。書き込み回路２５において、書き込みドライバ２２が含まれており、書き込みドライバ２２のゲート端子と第３のアクセストランジスタＷＡ１のゲート端子とが同一ノードとして、接続されている。メモリセルアレイ３０は、各々図１の構成を持つ複数のメモリセル２０をマトリクス状に配列してなるものである。同じ行に属するメモリセル２０はワード線ＷＬを共有し、同じ列に属するメモリセル２０は第１のビット線ＢＬ、第２のビット線ＮＢＬ、第１及び第２のコラム線ＣＬ１，ＣＬ２を共有する。ただし、図面の簡略化のため、図２では単一のメモリセル２０のみが描かれている。２入力ＡＮＤ回路２３，２４は、それぞれライトイネーブル信号ＷＥと第１の書き込みデータ線ＤＩ及び第２の書き込みデータ線ＮＤＩとを受けている。なお、書き込みドライバ２２のゲート端子と第３のアクセストランジスタＷＡ１のゲート端子とは、論理に沿えば、異なるノードであっても構わない。ここでは、書き込みドライバ２２はＮチャネルＭＯＳトランジスタで構成したものを記載したが、他の構成であってもよい。
図３及び図４は、図１のメモリセル２０を備えたＳＲＡＭのデータ書き込みに係る第１の概略構成例のタイミング図を示している。ここで、
（ｉ）ワード線が選択、ビット線が選択、反転データ書き込みの場合＜図３＞
（ii）ワード線が選択、ビット線が選択、同一データ書き込みの場合
（iii）ワード線が選択、ビット線が非選択の場合（非選択列と同様）
（iv）ワード線が非選択、ビット線が選択、反転データ書き込みの場合＜図４＞
（ｖ）ワード線が非選択、ビット線が選択、同一データ書き込みの場合
（vi）ワード線が非選択、ビット線が非選択の場合（非選択列と同様）
という、６つの状態に分けて説明する。
（ｉ）ワード線が選択、ビット線が選択、反転データ書き込みの場合
第１の記憶ノードＤのデータを“Ｈ”、第２の記憶ノードＮＤのデータを“Ｌ”とする。すなわち、第１の記憶ノードＤが“Ｈ”レベルを、第２の記憶ノードＮＤが“Ｌ”レベルをそれぞれ保持している状態で、ワード線ＷＬが活性化され、かつ第１のビット線ＢＬに“Ｌ”レベルのデータが、第２のビット線ＮＢＬに“Ｈ”レベルのデータがそれぞれ与えられた場合であり、選択メモリセルの書き込み動作に相当する。
この場合における図３に示す波形を説明する。書き込み動作時、第１のコラム線ＣＬ１が“Ｈ”となると、書き込みドライバ２２がオンするとともに、第３のアクセストランジスタＷＡ１のゲート端子が“Ｈ”となり、また、第１のビット線ＢＬが“Ｌ”となる。第１のビット線ＢＬがＶｄｄ−Ｖｔｎ（Ｖｔｎ：ＮチャネルＭＯＳトランジスタの閾値電圧）となった段階で、第３のアクセストランジスタＷＡ１がオンし、第１の記憶ノードＤの電位が下がり出す。更に、ワード線ＷＬが活性化することから、第１のアクセストランジスタＭＡ１がオンし、第１の記憶ノードＤの電位の書き換えが容易に可能となる。一方で、第１のコラム線ＣＬ１が“Ｈ”であることから、相対する第２のコラム線ＣＬ２は“Ｌ”であり、第４のアクセストランジスタＷＡ２はオフを維持する。したがって、第１の記憶ノードＤの電位を“Ｈ”から“Ｌ”に書き換える際、第１のアクセストランジスタＭＡ１だけでなく、第３のアクセストランジスタＷＡ１もオンするため、第２のビット線ＮＢＬの“Ｈ”電位の影響を受けることなく第１のビット線ＢＬのデータを第１の記憶ノードＤに書き込みしやすくなる。つまり、２個のアクセストランジスタＭＡ１，ＷＡ１が存在することにより、第１のビット線ＢＬのデータがラッチ回路へ書き込みしやすくなる。
（ii）ワード線が選択、ビット線が選択、同一データ書き込みの場合
第１の記憶ノードＤのデータを“Ｌ”、第２の記憶ノードＮＤのデータを“Ｈ”とする。書き込み動作時、第１のコラム線ＣＬ１が“Ｈ”となると、書き込みドライバ２２がオンするとともに、第３のアクセストランジスタＷＡ１のゲート端子が“Ｈ”となり、また、第１のビット線ＢＬが“Ｌ”となる。ここで、第１のビット線ＢＬと第１の記憶ノードＤのデータが同一の“Ｌ”であることから、第３のアクセストランジスタＷＡ１はオフしている。また、第１のコラム線ＣＬ１が“Ｈ”であることから、相対する第２のコラム線ＣＬ２は“Ｌ”であり、第４のアクセストランジスタＷＡ２はオフとなる。ここで、ワード線ＷＬが活性化しても、第１及び第２のビット線ＢＬ，ＮＢＬと第１及び第２の記憶ノードＤ，ＮＤのデータが同一であることから第１及び第２のアクセストランジスタＭＡ１，ＭＡ２はオフしている。したがって、誤動作を生じない。
（iii）ワード線が選択、ビット線が非選択（非選択列）の場合
第１の記憶ノードＤのデータを“Ｌ”、第２の記憶ノードＮＤのデータを“Ｈ”とする。第１及び第２のビット線ＢＬ，ＮＢＬが非選択であることから、これら第１及び第２のビット線ＢＬ，ＮＢＬは“Ｈ”のままとなる。また、第１及び第２のコラム線ＣＬ１，ＣＬ２が“Ｌ”であるため、第３及び第４のアクセストランジスタＷＡ１，ＷＡ２はオフとなる。ここで、ワード線ＷＬが活性化しても、第１のビット線ＢＬのデータ“Ｈ”に対して、第１の記憶ノードＤのデータにＳＮＭが確保されているため、データの書き換えは起こらない。したがって、誤動作を生じない。
（iv）ワード線が非選択、ビット線が選択、反転データ書き込みの場合
第１の記憶ノードＤのデータを“Ｈ”、第２の記憶ノードＮＤのデータを“Ｌ”とする。すなわち、第１の記憶ノードＤが“Ｈ”レベルを、第２の記憶ノードＮＤが“Ｌ”レベルをそれぞれ保持している状態で、ワード線ＷＬが不活性化されたまま、第１のビット線ＢＬに“Ｌ”レベルのデータが、第２のビット線ＮＢＬに“Ｈ”レベルのデータがそれぞれ与えられた場合であり、非選択メモリセルの書き込み動作に相当する。
この場合における図４に示す波形を説明する。書き込み動作時、第１のコラム線ＣＬ１が“Ｈ”となると、書き込みドライバ２２がオンするとともに、第３のアクセストランジスタＷＡ１のゲート端子が“Ｈ”となり、また、第１のビット線ＢＬが“Ｌ”となる。第１のビット線ＢＬがＶｄｄ−Ｖｔｎとなった段階で、第３のアクセストランジスタＷＡ１がオンし、第１の記憶ノードＤの電位が下がり出す。しかしながら、ワード線ＷＬが不活性化していることにより、第１のアクセストランジスタＭＡ１はオフしていることから、第１の記憶ノードＤの電位は書き換えが起こる電位までは下がらない。一方で、第１のコラム線ＣＬ１が“Ｈ”であることから、相対する第２のコラム線ＣＬ２は“Ｌ”であり、第４のアクセストランジスタＷＡ２はオフとなる。したがって、第１の記憶ノードＤの電位は“Ｈ”から下がるものの、書き換えが起こる電位までは下がらず、第２のビット線ＮＢＬの“Ｈ”電位の影響を受けることなく、第１の記憶ノードＤは“Ｈ”電位を、第２の記憶ノードＮＤは“Ｌ”電位をそれぞれ保ったままとなる。つまり、第３のアクセストランジスタＷＡ１だけでは書き込みが行えないようなサイズに設定しておくことにより、第１のビット線ＢＬからラッチ回路へのデータ書き込みが起こることはない。したがって、誤動作を生じない。
（ｖ）ワード線が非選択、ビット線が選択、同一データ書き込みの場合
第１の記憶ノードＤのデータを“Ｌ”、第２の記憶ノードＮＤのデータを“Ｈ”とする。書き込み動作時、第１のコラム線ＣＬ１が“Ｈ”となると、書き込みドライバ２２がオンするとともに、第３のアクセストランジスタＷＡ１のゲート端子が“Ｈ”となり、また、第１のビット線ＢＬが“Ｌ”となる。ここで、第１のビット線ＢＬと第１の記憶ノードＤのデータが同一の“Ｌ”であることから、第３のアクセストランジスタＷＡ１はオフしている。また、第１のコラム線ＣＬ１が“Ｈ”であることから、相対する第２のコラム線ＣＬ２は“Ｌ”であり、第４のアクセストランジスタＷＡ２はオフとなる。したがって、誤動作を生じない。
（vi）ワード線が非選択、ビット線が非選択（非選択列）の場合
第１の記憶ノードＤのデータを“Ｌ”、第２の記憶ノードＮＤのデータを“Ｈ”とする。第１及び第２のビット線ＢＬ，ＮＢＬが非選択であることから、“Ｈ”のままとなる。つまり、第１及び第２のコラム線ＣＬ１，ＣＬ２が“Ｌ”であるため、第３及び第４のアクセストランジスタＷＡ１，ＷＡ２はオフとなる。したがって、誤動作を生じない。
以上のことから、選択メモリセルの書き込み動作（ｉ）においては、第３のアクセストランジスタＷＡ１あるいは第４のアクセストランジスタＷＡ２が寄与することにより、ラッチ回路へ書き込みしやすくなる。その他の条件においては、特に、１つの入出力回路に対してメモリセルの複数列が接続されている構成の場合における非選択列で、誤動作を防止できている。
図５は、図２の変形例を示している。図５における２入力ＯＲ回路３１は、第３及び第４のコラム線ＣＬ３，ＣＬ４を介して書き込みドライバ２２のゲート端子のノードを受けた構成である。
この構成によれば、第１及び第２のコラム線ＣＬ１，ＣＬ２を同一配線とすることができるため、配線リソースの確保、メモリセルの小面積化が可能となる。なお、書き込みドライバ２２のゲート端子と２入力ＯＲ回路３１の入力端子とは、論理に沿えば、異なるノードであっても構わない。
図６及び図７は、図５のタイミング図を示している。ここでも、
（ｉ）ワード線が選択、ビット線が選択、反転データ書き込みの場合＜図６＞
（ii）ワード線が選択、ビット線が選択、同一データ書き込みの場合
（iii）ワード線が選択、ビット線が非選択の場合（非選択列と同様）
（iv）ワード線が非選択、ビット線が選択、反転データ書き込みの場合＜図７＞
（ｖ）ワード線が非選択、ビット線が選択、同一データ書き込みの場合
（vi）ワード線が非選択、ビット線が非選択の場合（非選択列と同様）
という、６つの状態に分けて説明する。
（ｉ）ワード線が選択、ビット線が選択、反転データ書き込みの場合
図６に示す波形を説明する。第１の記憶ノードＤのデータを“Ｈ”、第２の記憶ノードＮＤのデータを“Ｌ”とする。書き込み動作時、第３のコラム線ＣＬ３が“Ｈ”となると、書き込みドライバ２２がオンし、第１のビット線ＢＬが“Ｌ”となる。また、２入力ＯＲ回路３１を介して、第３及び第４のアクセストランジスタＷＡ１，ＷＡ２のゲート端子が“Ｈ”となる。第１のビット線ＢＬがＶｄｄ−Ｖｔｎとなった段階で、第３のアクセストランジスタＷＡ１がオンし、第１の記憶ノードＤの電位が下がり出す。更に、ワード線ＷＬが活性化することから、第１のアクセストランジスタＭＡ１がオンし、第１の記憶ノードＤの電位の書き換えが容易に可能となる。一方で、第３のコラム線ＣＬ３が“Ｈ”であることから、相対する第４のコラム線ＣＬ４は“Ｌ”であり、第２のビット線ＮＢＬは“Ｈ”のままである。第２の記憶ノードＮＤのデータが“Ｌ”であるため、ゲート端子に“Ｈ”が印加されている第４のアクセストランジスタＷＡ２はオンする。したがって、第１の記憶ノードＤの電位を“Ｈ”から“Ｌ”に書き換える際、第１及び第２のアクセストランジスタＭＡ１，ＭＡ２だけでなく、第３及び第４のアクセストランジスタＷＡ１，ＷＡ２もオンするため、第１及び第２のビット線ＢＬ，ＮＢＬのデータを第１及び第２の記憶ノードＤ，ＮＤに書き込みしやすくなる。
（ii）ワード線が選択、ビット線が選択、同一データ書き込みの場合
第１の記憶ノードＤのデータを“Ｌ”、第２の記憶ノードＮＤのデータを“Ｈ”とする。書き込み動作時、第３のコラム線ＣＬ３が“Ｈ”となると、書き込みドライバ２２がオンし、第１のビット線ＢＬが“Ｌ”となる。また、２入力ＯＲ回路３１を介して、第３及び第４のアクセストランジスタＷＡ１，ＷＡ２のゲート端子が“Ｈ”となる。ここで、第１及び第２のビット線ＢＬ，ＮＢＬと第１及び第２の記憶ノードＤ，ＮＤのデータが同一の“Ｌ”、“Ｈ”であることから、第３及び第４のアクセストランジスタＷＡ１，ＷＡ２はオフしている。ここで、ワード線ＷＬが活性化しても、第１及び第２のビット線ＢＬ，ＮＢＬと第１及び第２の記憶ノードＤ，ＮＤのデータが同一であることから第１及び第２のアクセストランジスタＭＡ１，ＭＡ２はオフしている。したがって、誤動作を生じない。
（iii）ワード線が選択、ビット線が非選択（非選択列）の場合
第１の記憶ノードＤのデータを“Ｌ”、第２の記憶ノードＮＤのデータを“Ｈ”とする。第１及び第２のビット線ＢＬ，ＮＢＬが非選択であることから、“Ｈ”のままとなる。つまり、第１及び第２のコラム線ＣＬ１，ＣＬ２が“Ｌ”であるため、第３及び第４のアクセストランジスタＷＡ１，ＷＡ２はオフとなる。ここで、ワード線ＷＬが活性化しても、第１のビット線ＢＬのデータ“Ｈ”に対して、第１の記憶ノードＤのデータには、ＳＮＭが確保されているため、データの書き換えは起こらない。したがって、誤動作を生じない。
（iv）ワード線が非選択、ビット線が選択、反転データ書き込みの場合
図７に示す波形を説明する。第１の記憶ノードＤのデータを“Ｈ”、第２の記憶ノードＮＤのデータを“Ｌ”とする。書き込み動作時、第３のコラム線ＣＬ３が“Ｈ”となると、書き込みドライバ２２がオンし、第１のビット線ＢＬが“Ｌ”となる。また、２入力ＯＲ回路３１を介して、第３及び第４のアクセストランジスタＷＡ１，ＷＡ２のゲート端子が“Ｈ”となる。第１のビット線ＢＬがＶｄｄ−Ｖｔｎとなった段階で、第３のアクセストランジスタＷＡ１がオンし、第１の記憶ノードＤの電位が下がり出す。しかしながら、ワード線ＷＬが不活性化していることにより、第１及び第２のアクセストランジスタＭＡ１，ＭＡ２はオフしていることから、第１及び第２の記憶ノードＤ，ＮＤの電位は書き換えが起こる電位までは変化しない。したがって、第１の記憶ノードＤの電位は“Ｈ”から下がるものの、書き換えが起こる電位までは下がらず、“Ｈ”側の電位を保ったままとなる。したがって、誤動作を生じない。
（ｖ）ワード線が非選択、ビット線が選択、同一データ書き込みの場合
第１の記憶ノードＤのデータを“Ｌ”、第２の記憶ノードＮＤのデータを“Ｈ”とする。書き込み動作時、第３のコラム線ＣＬ３が“Ｈ”となると、書き込みドライバ２２がオンし、第１のビット線ＢＬが“Ｌ”となる。また、２入力ＯＲ回路３１を介して、第３及び第４のアクセストランジスタＷＡ１，ＷＡ２のゲート端子が“Ｈ”となる。ここで、第１及び第２のビット線ＢＬ，ＮＢＬと第１及び第２の記憶ノードＤ，ＮＤのデータが同一の“Ｌ”、“Ｈ”であることから、第３及び第４のアクセストランジスタＷＡ１，ＷＡ２はオフしている。ここで、ワード線ＷＬが活性化しても、第１及び第２のビット線ＢＬ，ＮＢＬと第１及び第２の記憶ノードＤ，ＮＤのデータが同一であることから第１及び第２のアクセストランジスタＭＡ１，ＭＡ２はオフしている。したがって、誤動作を生じない。
（vi）ワード線が非選択、ビット線が非選択（非選択列）の場合
第１の記憶ノードＤのデータを“Ｌ”、第２の記憶ノードＮＤのデータを“Ｈ”とする。第１及び第２のビット線ＢＬ，ＮＢＬが非選択であることから、“Ｈ”のままとなる。つまり、第１及び第２のコラム線ＣＬ１，ＣＬ２が“Ｌ”であるため、第３及び第４のアクセストランジスタＷＡ１，ＷＡ２はオフとなる。ここで、ワード線ＷＬが活性化しても、第１のビット線ＢＬのデータ“Ｈ”に対して、第１の記憶ノードＤのデータには、ＳＮＭが確保されているため、データの書き換えは起こらない。したがって、誤動作を生じない。
以上のことから、選択メモリセルの書き込み動作（ｉ）においては、第３のアクセストランジスタＷＡ１あるいは第４のアクセストランジスタＷＡ２が寄与することにより、ラッチ回路へ書き込みしやすくなる。その他の条件において、特に、１つの入出力回路に対してメモリセルの複数列が接続されている構成の場合における非選択列で、誤動作を防止できている。
図８は、図１のメモリセル２０を備えたＳＲＡＭのデータ書き込みに係る第２の概略構成例を示している。図８において、３２はコラム線ドライバ、４０は書き込み回路である。コラム線ドライバ３２は、電源電圧に第３の電位Ｖｃｃを有する第１のインバータ回路であって、第１のコラム線ＣＬ１を駆動する。第３の電位Ｖｃｃは、第１の電位Ｖｄｄよりも高い電位である。第２のインバータ回路３３は、コラム線ドライバ３２を駆動する。２入力ＥＸＯＲ回路３４は、第２のインバータ回路３３を駆動し、一方の入力にテストイネーブル信号ＴＥを受け、他方の入力に第１のパルス生成回路３５の出力を受ける。第１のパルス生成回路３５は、２入力ＥＸＯＲ回路３４を駆動し、第１の２入力ＡＮＤ回路２３の出力を受ける。第１のパルス生成回路３５で生成されるパルス信号のパルス幅は、多段の論理ゲート接続等の遅延回路における遅延時間に応じて調整可能である。第２のパルス生成回路３６は、書き込みドライバ２２を駆動し、第１の２入力ＡＮＤ回路２３の出力を受ける。第２のパルス生成回路３６で生成されるパルス信号のパルス幅は、多段の論理ゲート接続等の遅延回路における遅延時間に応じて調整可能である。また、第３及び第４のアクセストランジスタＷＡ１，ＷＡ２のゲート長は、行方向のゲート端子の長さであって、第１及び第２のアクセストランジスタＭＡ１，ＭＡ２のゲート長以上である。更に、第３及び第４のアクセストランジスタＷＡ１，ＷＡ２のゲート幅は、列方向のゲート端子の長さであって、第１及び第２のアクセストランジスタＭＡ１，ＭＡ２のゲート幅以下である。更に、書き込みドライバ２２を構成するＮチャネル型ＭＯＳトランジスタのゲート幅は、第１の負荷トランジスタＭＬ１のゲート幅に、行方向のメモリセル数を２で割った数を掛けたものよりも大きい。
この構成によれば、第３及び第４のアクセストランジスタＷＡ１，ＷＡ２に印加される電位がワード線ＷＬに印加されている第１の電位Ｖｄｄよりも高い第３の電位Ｖｃｃに設定されていることから、第３及び第４のアクセストランジスタＷＡ１，ＷＡ２の駆動能力を向上することができるため、書き込み動作マージンの改善を更に行うことができる。別の作用としては、駆動能力が大きな分、第３及び第４のアクセストランジスタＷＡ１，ＷＡ２のサイズを小面積として同様の効果を得ることができるため、メモリセル２０の小面積化が可能となる。
更に、この構成によれば、第３及び第４のアクセストランジスタＷＡ１，ＷＡ２のゲート長は、第１及び第２のアクセストランジスタＭＡ１，ＭＡ２のゲート長以上であることから、第３及び第４のアクセストランジスタＷＡ１，ＷＡ２の方が、第１及び第２のアクセストランジスタＭＡ１，ＭＡ２よりも電流駆動能力が低い。したがって、（iv）ワード線が非選択、ビット線が選択、反転データ書き込みの場合において、ＳＮＭの劣化により、メモリセル２０のデータが壊れるということはない。同様に、第３及び第４のアクセストランジスタＷＡ１，ＷＡ２のゲート幅は、第１及び第２のアクセストランジスタＭＡ１，ＭＡ２のゲート幅以下であることから、第３及び第４のアクセストランジスタＷＡ１，ＷＡ２の方が、第１及び第２のアクセストランジスタＭＡ１，ＭＡ２よりも電流駆動能力が低い。したがって、（iv）ワード線が非選択、ビット線が選択、反転データ書き込みの場合において、ＳＮＭの劣化により、メモリセル２０のデータが壊れるということはない。
更に、この構成によれば、書き込みドライバ２２を構成するＮチャネル型ＭＯＳトランジスタのゲート幅は、第１の負荷トランジスタＭＬ１のゲート幅に、行方向のメモリセル数を２で割った数を掛けたものよりも大きいため、当該Ｎチャネル型ＭＯＳトランジスタが駆動している第１のビット線ＢＬ側に位置する行方向のメモリセルが全て“Ｈ”となっていたとしても、当該Ｎチャネル型ＭＯＳトランジスタの駆動能力は、全ての行方向のメモリセル数の負荷トランジスタの駆動能力よりも勝ることとなる。したがって、ビット線ＢＬは“Ｌ”となり、メモリセル２０への書き込みが正常に行えることとなる。なお、“２”で割るのは、Ｎチャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタとにおいて、ゲート幅、ゲート長が同一である場合、一般的に２倍の電流駆動能力の違いがあるためである。
更に、この構成によれば、図９に示すように、ワード線が非選択、ビット線が選択かつ反転データの書き込み動作において、第３及び第４のアクセストランジスタＷＡ１，ＷＡ２のゲート端子の制御がパルス信号による制御となることから、書き込み誤動作を防止することができる。また、書き込みドライバ２２がオンし、第１のビット線ＢＬが“Ｌ”となっている期間と、第１のコラム線ＣＬ１がオンしている期間とが短くなるため、消費電力の低減が可能となる。
更に、この構成によれば、図１０に示すように、ライトイネーブル信号ＷＥが活性化している状態、つまり、書き込み動作においては、テストイネーブル信号ＴＥを不活性化することにより、第１のコラム線ＣＬ１が“Ｈ”となり、第３のアクセストランジスタＷＡ１がオンし、メモリセル２０は書き込みがより容易に行えていた（破線）。しかしながら、テストイネーブル信号ＴＥを活性化することにより、第１のコラム線ＣＬ１が“Ｌ”となり、第３のアクセストランジスタＷＡ１がオフすることから、書き込みが行えなくなるＳＲＡＭが存在する（実線）。したがって、テストイネーブル信号ＴＥにより、書き込み動作が容易に行えるかどうかを判断できる。つまり、ＳＲＡＭの良品判定、高信頼性品等の判定が可能となる。
また、ライトイネーブル信号ＷＥが不活性化している状態、つまり、読み出し動作においては、テストイネーブル信号ＴＥを不活性化することにより、第１のコラム線ＣＬ１が“Ｌ”となり、第３のアクセストランジスタＷＡ１がオフし、メモリセル２０は正常な読み出しが行えていた（破線）。しかしながら、テストイネーブル信号ＴＥを活性化することにより、第１のコラム線ＣＬ１が“Ｈ”となる。メモリセル２０の読み出し動作により、第１のビット線ＢＬがＶｄｄ−Ｖｔｎより低い電圧となると、第３のアクセストランジスタＷＡ１がオンする。つまり、第１のアクセストランジスタＭＡ１と第３のアクセストランジスタＷＡ１の両方ともがオンすることとなり、ＳＮＭが劣化する。バラツキが大きなメモリセルアレイ３０においては、メモリセル２０の第１及び第２の記憶ノードＤ，ＮＤが反転してしまう誤動作となる（実線）。したがって、テストイネーブル信号ＴＥにより、読み出しが正常に行えるかどうかを判断できる。つまり、ＳＲＡＭの良品判定、高信頼性品等の判定が可能となる。
図１１は、本発明に係る半導体記憶装置の１つであるＳＲＡＭ中のメモリセルの第２の構成例を示している。図１１のメモリセル５０は、第１及び第２の記憶ノードＤ，ＮＤに相補データを記憶するメモリセルであって、第１及び第２の負荷トランジスタＭＬ１，ＭＬ２と、第１及び第２のドライブトランジスタＭＤ１，ＭＤ２と、第１及び第２のアクセストランジスタＭＡ１，ＭＡ２と、第３及び第４のアクセストランジスタ（書き込み補助トランジスタ）ＷＡ１，ＷＡ２とで構成される。
詳細に説明すると、第１の負荷トランジスタＭＬ１は、第１の記憶ノードＤに接続されたドレイン端子と、電源電圧Ｖｄｄが供給されるソース端子と、第２の記憶ノードＮＤに接続されたゲート端子とを有するＰチャネル型のＭＯＳトランジスタである。第２の負荷トランジスタＭＬ２は、第２の記憶ノードＮＤに接続されたドレイン端子と、電源電圧Ｖｄｄが供給されるソース端子と、第１の記憶ノードＤに接続されたゲート端子とを有するＰチャネル型のＭＯＳトランジスタである。第１のドライブトランジスタＭＤ１は、第１の記憶ノードＤに接続されたドレイン端子と、接地電圧Ｖｓｓに接続されたソース端子と、第２の記憶ノードＮＤに接続されたゲート端子とを有するＮチャネル型のＭＯＳトランジスタである。第２のドライブトランジスタＭＤ２は、第２の記憶ノードＮＤに接続されたドレイン端子と、接地電圧Ｖｓｓに接続されたソース端子と、第１の記憶ノードＤに接続されたゲート端子とを有するＮチャネル型のＭＯＳトランジスタである。第１の記憶ノードＤと第１のビット線ＢＬとの間にＮチャネル型のＭＯＳトランジスタである第１のアクセストランジスタＭＡ１が、第２の記憶ノードＮＤと第２のビット線ＮＢＬとの間にＮチャネル型のＭＯＳトランジスタである第２のアクセストランジスタＭＡ２がそれぞれ介在し、これら第１及び第２のアクセストランジスタＭＡ１，ＭＡ２の各々のゲート端子がワード線ＷＬに接続されている。
更に、第１のビット線ＢＬと第１の記憶ノードＤとの間に介在し、かつ第１の記憶ノードＤに接続されたゲート端子を有する第３のアクセストランジスタＷＡ１と、第２のビット線ＮＢＬと第２の記憶ノードＮＤとの間に介在し、かつ第２の記憶ノードＮＤに接続されたゲート端子を有する第４のアクセストランジスタＷＡ２とを備える。
この構成によれば、第３及び第４のアクセストランジスタＷＡ１，ＷＡ２のゲート端子の制御は、外部信号を用いて行う必要が無くなるため、書き込み動作マージンの改善だけでなく、配線リソースの確保、メモリセル５０の小面積化等の更なる効果が得られる。
図１２及び図１３は、図１１のタイミング図を示している。ここでも、
（ｉ）ワード線が選択、ビット線が選択、反転データ書き込みの場合＜図１２＞
（ii）ワード線が選択、ビット線が選択、同一データ書き込みの場合
（iii）ワード線が選択、ビット線が非選択の場合（非選択列と同様）
（iv）ワード線が非選択、ビット線が選択、反転データ書き込みの場合＜図１３＞
（ｖ）ワード線が非選択、ビット線が選択、同一データ書き込みの場合
（vi）ワード線が非選択、ビット線が非選択の場合（非選択列と同様）
という、６つの状態に分けて説明する。
（ｉ）ワード線が選択、ビット線が選択、反転データ書き込みの場合
図１２に示す波形を説明する。第１の記憶ノードＤのデータを“Ｈ”、第２の記憶ノードＮＤのデータを“Ｌ”とする。つまり、第３のアクセストランジスタＷＡ１のゲート端子は、“Ｈ”であり、第４のアクセストランジスタＷＡ２のゲート端子は、“Ｌ”であって、オフしている。書き込み動作時、第１のビット線ＢＬがＶｄｄ−Ｖｔｎとなった段階で、第３のアクセストランジスタＷＡ１がオンし、第１の記憶ノードＤの電位が下がり出す。更に、ワード線ＷＬが活性化することから、第１のアクセストランジスタＭＡ１がオンし、第１の記憶ノードＤの電位の書き換えが容易に可能となる。したがって、第１の記憶ノードＤの電位を“Ｈ”から“Ｌ”に書き換える際、第１のアクセストランジスタＭＡ１だけでなく、第３のアクセストランジスタＷＡ１もオンするため、第１のビット線ＢＬのデータを第１の記憶ノードＤに書き込みしやすくなる。
（ii）ワード線が選択、ビット線が選択、同一データ書き込みの場合
第１の記憶ノードＤのデータを“Ｌ”、第２の記憶ノードＮＤのデータを“Ｈ”とする。つまり、第３のアクセストランジスタＷＡ１のゲート端子は、“Ｌ”であって、オフしている。第４のアクセストランジスタＷＡ２のゲート端子は、“Ｈ”となる。書き込み動作時、第１のビット線ＢＬのデータが“Ｌ”であることから、第２のビット線ＮＢＬのデータは、“Ｈ”であって、第２の記憶ノードＮＤのデータと同一である。したがって、第４のアクセストランジスタＷＡ２はオフする。ここで、ワード線ＷＬが活性化しても、第１及び第２のビット線ＢＬ，ＮＢＬと第１及び第２の記憶ノードＤ，ＮＤのデータが同一であることから第１及び第２のアクセストランジスタＭＡ１，ＭＡ２はオフしている。したがって、誤動作を生じない。
（iii）ワード線が選択、ビット線が非選択（非選択列）の場合
第１の記憶ノードＤのデータを“Ｌ”、第２の記憶ノードＮＤのデータを“Ｈ”とする。つまり、第３のアクセストランジスタＷＡ１のゲート端子は、“Ｌ”であって、オフしている。第４のアクセストランジスタＷＡ２のゲート端子は、“Ｈ”となる。また、第１及び第２のビット線ＢＬ，ＮＢＬが非選択であることから、“Ｈ”のままとなる。第２のビット線ＮＢＬと第２の記憶ノードＮＤのデータが同一であることから、第４のアクセストランジスタＷＡ２はオフする。ここで、ワード線ＷＬが活性化しても、第１のビット線ＢＬのデータ“Ｈ”に対して、第１の記憶ノードＤのデータには、ＳＮＭが確保されているため、データの書き換えは起こらない。したがって、誤動作を生じない。
（iv）ワード線が非選択、ビット線が選択、反転データ書き込みの場合
図１３に示す波形を説明する。第１の記憶ノードＤのデータを“Ｈ”、第２の記憶ノードＮＤのデータを“Ｌ”とする。つまり、第３のアクセストランジスタＷＡ１のゲート端子が“Ｈ”となり、第４のアクセストランジスタＷＡ２のゲート端子は“Ｌ”となる。書き込み動作時、第１のビット線ＢＬがＶｄｄ−Ｖｔｎとなった段階で、第３のアクセストランジスタＷＡ１がオンし、第１の記憶ノードＤの電位が下がり出す。しかしながら、ワード線ＷＬが不活性化していることにより、第１のアクセストランジスタＭＡ１はオフしていることから、第１の記憶ノードＤの電位は書き換えが起こる電位までは下がらない。したがって、第１の記憶ノードＤの電位は“Ｈ”から下がるものの、書き換えが起こる電位までは下がらず、“Ｈ”側の電位を保ったままとなる。したがって、誤動作を生じない。
（ｖ）ワード線が非選択、ビット線が選択、同一データ書き込みの場合
第１の記憶ノードＤのデータを“Ｌ”、第２の記憶ノードＮＤのデータを“Ｈ”とする。つまり、第３のアクセストランジスタＷＡ１のゲート端子は“Ｌ”であって、オフしている。第４のアクセストランジスタＷＡ２のゲート端子は“Ｈ”となる。書き込み動作時、第２のビット線ＮＢＬと第２の記憶ノードＮＤのデータが同一の“Ｈ”であることから、第４のアクセストランジスタＷＡ２はオフしている。したがって、誤動作を生じない。
（vi）ワード線が非選択、ビット線が非選択（非選択列）の場合
第１の記憶ノードＤのデータを“Ｌ”、第２の記憶ノードＮＤのデータを“Ｈ”とする。つまり、第３のアクセストランジスタＷＡ１のゲート端子は、“Ｌ”であって、オフしている。第４のアクセストランジスタＷＡ２のゲート端子は“Ｈ”となる。第２のビット線ＮＢＬと第２の記憶ノードＮＤのデータが同一の“Ｈ”であることから、第４のアクセストランジスタＷＡ２はオフしている。したがって、誤動作を生じない。
以上のことから、選択メモリセルの書き込み動作（ｉ）においては、第３のアクセストランジスタＷＡ１あるいは第４のアクセストランジスタＷＡ２が寄与することにより、ラッチ回路へ書き込みしやすくなる。その他の条件においては、特に、１つの入出力回路に対して、メモリセルの複数列が接続されている構成の場合における非選択列で、誤動作を防止できている。
図１４は、図１１の変形例として、第５及び第６のアクセストランジスタＷＡ３，ＷＡ４が付加されたメモリセル６０を示している。図１４における第５及び第６のアクセストランジスタＷＡ３，ＷＡ４は、ワード線ＷＬと接続されている構成であって、第１及び第２のビット線ＢＬ，ＮＢＬと第１及び第２の記憶ノードＤ，ＮＤとの間に介在している。
図１５は、図１４の変形例であって、第３及び第４のアクセストランジスタＷＡ１，ＷＡ２と第５及び第６のアクセストランジスタＷＡ３，ＷＡ４との接続関係が、逆になっている例である。
図１４及び図１５の構成によれば、上記条件（iv）ワード線が非選択、ビット線が選択、反転データ書き込みの場合において、ワード線ＷＬが不活性であることから、第１及び第２のビット線ＢＬ，ＮＢＬと第１及び第２の記憶ノードＤ，ＮＤとの電流パスが遮断されている。つまり、第５及び第６のアクセストランジスタＷＡ３，ＷＡ４がオフとなっている。したがって、条件（iv）において、第１のビット線ＢＬに流れる電流を削減することができ、低消費電力化が可能となる。
図１６は、図１４の変形例である。６５はメモリセル、ＰＷＬは第２のワード線である。第２のワード線ＰＷＬは、第５及び第６のアクセストランジスタＷＡ３，ＷＡ４のゲート端子と接続されている。
図１７は、図１６の変形例であって、第３及び第４のアクセストランジスタＷＡ１，ＷＡ２と第５及び第６のアクセストランジスタＷＡ３，ＷＡ４との接続関係が、逆になっている例である。
図１８は、図１６のメモリセル６５を備えたＳＲＡＭのデータ書き込みに係る概略構成例を示している。図１８において、６６は２入力ＯＲ回路、６７はインバータ回路、６８はイコライズ・プリチャージ回路、ＰＳＩはプリチャージ制御信号である。２入力ＯＲ回路６６は、第２のワード線ＰＷＬを駆動し、一方の入力に第１のワード線ＷＬを受けて、他方の入力にインバータ回路６７の出力信号を受ける。インバータ回路６７は、２入力ＯＲ回路６６を駆動する。イコライズ・プリチャージ回路６８は、第１及び第２のビット線ＢＬ，ＮＢＬの間に介在している。プリチャージ制御信号ＰＳＩは、イコライズ・プリチャージ回路６８に入力され、またインバータ回路６７の入力端子にも供給される。
この構成によれば、図１９に示すように、第１及び第２のビット線ＢＬ，ＮＢＬのプリチャージ時に、第２のワード線ＰＷＬをオンにすることにより、メモリセル６５の第１あるいは第２の負荷トランジスタＭＬ１，ＭＬ２をプリチャージに利用することが可能となる。したがって、プリチャージの高速化、クロックサイクルの高周波化が実現できる。
図２０は、本発明に係る半導体記憶装置の１つであるＳＲＡＭの構成例を示している。図２０において、８０はメモリセルの列アレイ、８１は書き込み回路、８２〜８５はそれぞれ２入力ＡＮＤ回路、８６は列デコーダである。メモリセルの列アレイ８０は、メモリセルの列方向に配列されたアレイ構造を示している。書き込み回路８１は、複数のメモリセル列アレイ８０に対して１つの書き込み回路８１が接続されている構成となっている。
２入力ＡＮＤ回路８２は、書き込みドライバ２２を駆動し、列デコーダ８６と２入力ＡＮＤ回路２３との出力を受ける。他の２入力ＡＮＤ回路８３〜８５も同様の構造となっている。なお、図２０においては、書き込み回路８１のみ記載され、読み出し回路が省略されているが、書き込み回路８１と同様に、読み出し回路１つに対してメモリセルの複数列が接続されていても構わない。
この構成によれば、列方向のメモリセルアレイに対して、書き込み回路８１の占める面積が少なくなることから、小面積化が可能となる。
図２１は、本発明に係る半導体記憶装置の１つであるＳＲＡＭ中のメモリセルの第３の構成例を示している。図２１のメモリセル２０の構成は、第１及び第２の負荷トランジスタＭＬ１，ＭＬ２のソース端子以外、図１と同様である。図２１において、ＭＬＬはＰチャネル型ＭＯＳトランジスタ、９１は当該Ｐチャネル型ＭＯＳトランジスタＭＬＬのゲート端子に入力されるノードである。Ｐチャネル型ＭＯＳトランジスタＭＬＬは、ソース端子に電源電圧Ｖｄｄを受け、ドレイン端子に第１及び第２の負荷トランジスタＭＬ１，ＭＬ２のソース端子を受け、ゲート端子にノード９１が接続されている。
この構成によれば、第１及び第２の負荷トランジスタＭＬ１，ＭＬ２のソース端子は、電源電圧Ｖｄｄではなく、Ｐチャネル型ＭＯＳトランジスタＭＬＬを介して接続されていることから、電源変動に敏感になる。したがって、書き込み動作において、第１及び第２の記憶ノードＤ，ＮＤのデータが書き換わる状態において、Ｐチャネル型ＭＯＳトランジスタＭＬＬの抵抗により、第１及び第２の負荷トランジスタＭＬ１，ＭＬ２のソース電位が電源電圧Ｖｄｄよりも低くなり、書き込み動作が容易となる。
図２２は、図１のメモリセル２０のレイアウトに係る第１の概略構成例を示している。図２２において、１００は拡散層、１０１はゲート電極、１０２は第１の配線層、１０３は第２の配線層、１０４は第３の配線層、１０５は第４の配線層、１０６は第５の配線層である。
この構成によれば、第１のコラム線ＣＬ１と第２のコラム線ＣＬ２との間に、第１の電位Ｖｄｄを供給する配線を備えていることにより、第１の電位Ｖｄｄを供給する配線が、第１及び第２のコラム線ＣＬ１，ＣＬ２による信号伝達時のノイズを吸収する役目を果たすことから、コラム線同士の信号電圧ノイズを低減することが可能となる。
更に、この構成によれば、第３及び第４のアクセストランジスタＷＡ１，ＷＡ２のゲート端子は、メモリセルの列方向に対して、ほぼ一直線に伸びており、製造バラツキを抑えることが同時に可能となる。
更に、この構成によれば、第１のコラム線ＣＬ１と第１のビット線ＢＬとは異なる配線層であって、第１のコラム線ＣＬ１は、第１のビット線ＢＬよりも上層に配線されており、読み出し動作時には、第１のコラム線ＣＬ１は、信号の変化がないため、第１のビット線ＢＬに対してシールドの役目を果たす。したがって、上層からのノイズ低減を行うことが可能となる。
図２３は、図１１のメモリセル５０のレイアウトに係る第１の概略構成例を示している。図２３において、図２２との違いは、第３のアクセストランジスタＷＡ１のゲート端子が第２の負荷トランジスタＭＬ２のゲート端子に、第４のアクセストランジスタＷＡ２のゲート端子が第１の負荷トランジスタＭＬ１のゲート端子にそれぞれ接続されていることである。
この構成によれば、第３のアクセストランジスタＷＡ１のゲート端子は、メモリセルの列方向に対して、ほぼ一直線に伸びており、第２の負荷トランジスタＭＬ２のゲート端子と接続されていることにより、小面積化と製造バラツキを抑えることが同時に可能となる。
更に、この構成によれば、第３のアクセストランジスタＷＡ１のゲート端子は、メモリセルの列方向に対して、ほぼ一直線に配線され、第１の負荷トランジスタＭＬ１の拡散層に接続されていることにより、各々を接続する配線を迂回させる必要がなく、小面積なメモリセルを提供することが可能となる。
更に、この構成によれば、メモリセルの行方向に対して、第１のドライブトランジスタＭＤ１のゲート端子と第１のアクセストランジスタＭＡ１のゲート端子とのピッチ幅と、第１のアクセストランジスタＭＡ１のゲート端子と第３のアクセストランジスタＷＡ１のゲート端子とのピッチ幅とが、ほぼ等しいことにより、メモリセルの行方向に対するゲート間隔が揃うこととなり、製造バラツキを抑えることが可能となる。
更に、この構成によれば、複数のメモリセルのうち１つのメモリセルの行方向の長さは、メモリセルの行方向に対して、第３のアクセストランジスタＷＡ１のゲート長の中央から第１のドライブトランジスタＭＤ１のゲート長の中央までの間隔の２倍であることにより、ビット線長の削減、及び小面積化が可能である。
図２４及び図２５は、図１及び図１１のメモリセル２０及び５０のレイアウトに係る第２の概略構成例を示している。図２４及び図２５において、図２２及び図２３との違いは、第１のドライブトランジスタＭＤ１が並列トランジスタに分割されていることである。
この構成によれば、メモリセルの行方向に対して、第１及び第３のアクセストランジスタＭＡ１，ＷＡ１の拡散と、第１のドライブトランジスタＭＤ１の拡散とが、ほぼ一直線であることにより、メモリセル内に拡散の独立パターンが減少し、特性不良の低減へとつながる。したがって、歩留まりの向上が可能となる。
更に、この構成によれば、メモリセルの行方向に対して、第１及び第３のアクセストランジスタＭＡ１，ＷＡ１の拡散と、第１のドライブトランジスタＭＤ１の拡散とが、ほぼ一直線であって、かつ、メモリセルの列方向に対して、第１のアクセストランジスタＭＡ１の拡散と、第１のドライブトランジスタＭＤ１の拡散とが、ほぼ一直線であることにより、拡散のパターンが生成しやすくなり、歩留まりの向上が可能となる。
図２６及び図２７は、図１及び図１１のメモリセル２０及び５０のレイアウトに係る第３の概略構成例を示している。図２６及び図２７において、図２４及び図２５との違いは、第１のアクセストランジスタＭＡ１と第３のアクセストランジスタＷＡ１とが、拡散を共有して接続されていることである。
この構成によれば、メモリセルの行方向に対して、第１のアクセストランジスタＭＡ１の拡散と、第３のアクセストランジスタＷＡ１の拡散とが、ほぼ一直線であることにより、拡散のパターンが生成しやすくなり、歩留まりの向上が可能となる。
更に、この構成によれば、第３のアクセストランジスタＷＡ１の拡散と、第１の負荷トランジスタＭＬ１の拡散との距離は、第３のアクセストランジスタＷＡ１の拡散と、第１のドライブトランジスタＭＤ１の拡散との距離よりも長いために、ウェル近接効果を低減することができ、トランジスタ特性を改善することが可能となる。したがって、歩留まり向上が可能となる。
なお、図２２〜図２７において、第１〜第５の配線層１０２〜１０６は、各々同一配線層であっても構わない。
以上、本発明の実施形態を説明してきたが、本発明は上述した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することができる。例えば、回路内の正・負論理は適宜変更され得る。
以上説明してきたとおり、本発明に係る半導体記憶装置は、データ書き込み時の動作電圧マージンを拡大しつつ、１つの入出力回路に対してメモリセルの複数列が接続されている構成の場合においても、非選択列で誤動作を防止することが可能となり、ＳＲＡＭの小面積化に寄与し、特に、マイクロプロセッサ用のキャッシュメモリ等として有用である。
本発明に係る半導体記憶装置の１つであるＳＲＡＭ中のメモリセルの第１の構成例を示す図である。 図１のメモリセルを備えたＳＲＡＭのデータ書き込みに係る第１の概略構成例を示す図である。 図２のタイミング図である。 図２の他のタイミング図である。 図２の変形例を示す図である。 図５のタイミング図である。 図５の他のタイミング図である。 図１のメモリセルを備えたＳＲＡＭのデータ書き込みに係る第２の概略構成例を示す図である。 図８のタイミング図である。 図８の他のタイミング図である。 本発明に係る半導体記憶装置の１つであるＳＲＡＭ中のメモリセルの第２の構成例を示す図である。 図１１のタイミング図である。 図１１の他のタイミング図である。 図１１の変形例を示す図である。 図１４の変形例を示す図である。 図１４の他の変形例を示す図である。 図１６の変形例を示す図である。 図１６のメモリセルを備えたＳＲＡＭのデータ書き込みに係る概略構成例を示す図である。 図１８のタイミング図である。 本発明に係る半導体記憶装置の１つであるＳＲＡＭの構成例を示す図である。 本発明に係る半導体記憶装置の１つであるＳＲＡＭ中のメモリセルの第３の構成例を示す図である。 図１のメモリセルのレイアウトに係る第１の概略構成例を示す平面図である。 図１１のメモリセルのレイアウトに係る第１の概略構成例を示す平面図である。 図１のメモリセルのレイアウトに係る第２の概略構成例を示す平面図である。 図１１のメモリセルのレイアウトに係る第２の概略構成例を示す平面図である。 図１のメモリセルのレイアウトに係る第３の概略構成例を示す平面図である。 図１１のメモリセルのレイアウトに係る第３の概略構成例を示す平面図である。
符号の説明
２０，５０，６０，６５ メモリセル
２１ ワード線ドライバ
２２ 書き込みドライバ
２３，２４ ２入力ＡＮＤ回路
２５，４０，８１ 書き込み回路
３０ メモリセルアレイ
３１ ２入力ＯＲ回路
３２ コラム線ドライバ（第１のインバータ回路）
３３ 第２のインバータ回路
３４ ２入力ＥＸＯＲ回路
３５，３６ 第１及び第２のパルス生成回路
６６ ２入力ＯＲ回路
６７ インバータ回路
６８ イコライズ・プリチャージ回路
８０ メモリセルの列アレイ
８２〜８５ ２入力ＡＮＤ回路
８６ 列デコーダ
１００ 拡散層
１０１ ゲート端子
１０２ 第１の配線層
１０３ 第２の配線層
１０４ 第３の配線層
１０５ 第４の配線層
１０６ 第５の配線層
ＢＬ，ＮＢＬ 第１及び第２のビット線
ＣＬ１〜ＣＬ４ 第１〜第４のコラム線
Ｄ，ＮＤ 第１及び第２の記憶ノード
ＤＩ，ＮＤＩ 第１及び第２の書き込みデータ線
ＭＡ１，ＭＡ２ 第１及び第２のアクセストランジスタ
ＭＤ１，ＭＤ２ 第１及び第２のドライブトランジスタ
ＭＬ１，ＭＬ２ 第１及び第２の負荷トランジスタ
ＭＬＬ Ｐチャネル型ＭＯＳトランジスタ
ＰＳＩ プリチャージ制御信号（第２の制御信号）
ＰＷＬ 第２のワード線
ＴＥ テストイネーブル信号（第１の制御信号）
ＷＡ１〜ＷＡ４ 第３〜第６のアクセストランジスタ（書き込み補助トランジスタ）
ＷＥ ライトイネーブル信号
ＷＬ （第１の）ワード線

Claims (26)

  1. 複数のメモリセルが行列状に配列されたメモリセルアレイと、
    前記メモリセルの行に対して設けられた第１のワード線を含む複数のワード線と、
    前記メモリセルの列に対して設けられた第１及び第２のビット線を含む複数のビット線と、
    前記メモリセルの列に対して設けられた第１及び第２のコラム線を含む複数のコラム線とを備えた半導体記憶装置であって、
    前記各メモリセルは、
    前記ビット線のうちの対応する前記第１のビット線と第１の記憶ノードとの間に設けられ、前記ワード線のうちの対応する前記第１のワード線により制御される第１のアクセストランジスタと、
    前記ビット線のうちの対応する前記第２のビット線と第２の記憶ノードとの間に設けられ、前記第１のワード線により制御される第２のアクセストランジスタと、
    前記第１及び第２の記憶ノードを有するラッチ回路と、
    前記第１のビット線と前記第１の記憶ノードとの間に介在し、かつ前記第１のコラム線に接続されたゲート端子を有する第３のアクセストランジスタと、
    前記第２のビット線と前記第２の記憶ノードとの間に介在し、かつ前記第２のコラム線に接続されたゲート端子を有する第４のアクセストランジスタとを備えたことを特徴とする半導体記憶装置。
  2. 複数のメモリセルが行列状に配列されたメモリセルアレイと、
    前記メモリセルの行に対して設けられた第１のワード線を含む複数のワード線と、
    前記メモリセルの列に対して設けられた第１及び第２のビット線を含む複数のビット線とを備えた半導体記憶装置であって、
    前記各メモリセルは、
    前記ビット線のうちの対応する前記第１のビット線と第１の記憶ノードとの間に設けられ、前記ワード線のうちの対応する前記第１のワード線により制御される第１のアクセストランジスタと、
    前記ビット線のうちの対応する前記第２のビット線と第２の記憶ノードとの間に設けられ、前記第１のワード線により制御される第２のアクセストランジスタと、
    前記第１及び第２の記憶ノードを有するラッチ回路と、
    前記第１のビット線と前記第１の記憶ノードとの間に介在し、かつ前記第１の記憶ノードに接続されたゲート端子を有する第３のアクセストランジスタと、
    前記第２のビット線と前記第２の記憶ノードとの間に介在し、かつ前記第２の記憶ノードに接続されたゲート端子を有する第４のアクセストランジスタとを備えたことを特徴とする半導体記憶装置。
  3. 請求項２記載の半導体記憶装置において、
    前記第１のビット線と前記第１の記憶ノードとの間に介在し、かつ前記第１のワード線に接続されたゲート端子を有する第５のアクセストランジスタと、
    前記第２のビット線と前記第２の記憶ノードとの間に介在し、かつ前記第１のワード線に接続されたゲート端子を有する第６のアクセストランジスタとを更に備え、
    前記第３のアクセストランジスタと前記第５のアクセストランジスタとは直列に接続され、
    前記第４のアクセストランジスタと前記第６のアクセストランジスタとは直列に接続されていることを特徴とする半導体記憶装置。
  4. 請求項２記載の半導体記憶装置において、
    前記第１のビット線と前記第１の記憶ノードとの間に介在し、かつ第２のワード線に接続されたゲート端子を有する第５のアクセストランジスタと、
    前記第２のビット線と前記第２の記憶ノードとの間に介在し、かつ前記第２のワード線に接続されたゲート端子を有する第６のアクセストランジスタとを更に備え、
    前記第３のアクセストランジスタと前記第５のアクセストランジスタとは直列に接続され、
    前記第４のアクセストランジスタと前記第６のアクセストランジスタとは直列に接続されていることを特徴とする半導体記憶装置。
  5. 請求項１〜４のいずれか１項に記載の半導体記憶装置において、
    前記ラッチ回路は、
    前記第１の記憶ノードに接続されたドレイン端子と、第１の電位が供給されるソース端子と、前記第２の記憶ノードに接続されたゲート端子とを有する第１の負荷トランジスタと、
    前記第２の記憶ノードに接続されたドレイン端子と、前記第１の電位が供給されるソース端子と、前記第１の記憶ノードに接続されたゲート端子とを有する第２の負荷トランジスタと、
    前記第１の記憶ノードに接続されたドレイン端子と、第２の電位が供給されるソース端子と、前記第２の記憶ノードに接続されたゲート端子とを有する第１のドライブトランジスタと、
    前記第２の記憶ノードに接続されたドレイン端子と、前記第２の電位が供給されるソース端子と、前記第１の記憶ノードに接続されたゲート端子とを有する第２のドライブトランジスタとを備えたことを特徴とする半導体記憶装置。
  6. 請求項１〜５のいずれか１項に記載の半導体記憶装置において、
    行方向における前記第３〜第６のアクセストランジスタのゲート長は、前記第１及び第２のアクセストランジスタのゲート長以上であることを特徴とする半導体記憶装置。
  7. 請求項１〜５のいずれか１項に記載の半導体記憶装置において、
    列方向における前記第３〜第６のアクセストランジスタのゲート幅は、前記第１及び第２のアクセストランジスタのゲート幅以下であることを特徴とする半導体記憶装置。
  8. 請求項１〜７のいずれか１項に記載の半導体記憶装置において、
    前記第１のビット線に接続された書き込み回路を備え、
    前記書き込み回路は、Ｎチャネル型ＭＯＳトランジスタを含み、
    前記Ｎチャネル型ＭＯＳトランジスタのゲート幅は、前記第１の負荷トランジスタのゲート幅に、行方向のメモリセル数を２で割った数を掛けたものよりも大きいことを特徴とする半導体記憶装置。
  9. 請求項１〜７のいずれか１項に記載の半導体記憶装置において、
    前記第１のビット線に接続された書き込み回路を備え、
    前記書き込み回路は、Ｎチャネル型ＭＯＳトランジスタと、パルス生成回路とを備え、
    前記Ｎチャネル型ＭＯＳトランジスタは、前記パルス生成回路の出力信号を受けていることを特徴とする半導体記憶装置。
  10. 請求項５記載の半導体記憶装置において、
    パルス生成回路を更に備え、かつ前記第１のコラム線は前記パルス生成回路の出力信号を受けていることを特徴とする半導体記憶装置。
  11. 請求項９又は１０に記載の半導体記憶装置において、
    前記パルス生成回路は、論理ゲートを多段に接続した遅延回路を有することを特徴とする半導体記憶装置。
  12. 請求項５記載の半導体記憶装置において、
    第１の制御信号が入力された場合、前記第１及び第２のコラム線は、活性化した状態となることを特徴とする半導体記憶装置。
  13. 請求項５記載の半導体記憶装置において、
    第１の制御信号が入力された場合、前記第１及び第２のコラム線は、不活性化した状態となることを特徴とする半導体記憶装置。
  14. 請求項５記載の半導体記憶装置において、
    前記ワード線に印加される電位は前記第１の電位から前記第２の電位までの電位であり、前記第１のコラム線に印加される電位は第３の電位から前記第２の電位までの電位であって、
    前記第３の電位は、前記第２の電位よりも大きいことを特徴とする半導体記憶装置。
  15. 請求項５記載の半導体記憶装置において、
    前記第１及び第２の負荷トランジスタと前記第１の電位との間に、ＭＯＳトランジスタが挿入されていることを特徴とする半導体記憶装置。
  16. 請求項１〜１５のいずれか１項に記載の半導体記憶装置において、
    前記メモリセルアレイに対応した第１の入力回路を含む複数の入力回路を備え、
    前記第１の入力回路に対して、前記メモリセルの複数列が接続されていることを特徴とする半導体記憶装置。
  17. 請求項５記載の半導体記憶装置において、
    前記第１のコラム線と前記第２のコラム線との間には、前記第１の電位を供給する配線が介在していることを特徴とする半導体記憶装置。
  18. 請求項５記載の半導体記憶装置において、
    前記第３及び第４のアクセストランジスタのゲート端子は、前記メモリセルの列方向に対して、ほぼ一直線に伸びていることを特徴とする半導体記憶装置。
  19. 請求項５記載の半導体記憶装置において、
    前記複数のメモリセルのうち１つのメモリセルの行方向の長さは、前記第３のアクセストランジスタのゲート長の中央から、前記第１のドライブトランジスタのゲート長の中央までの間隔の２倍であることを特徴とする半導体記憶装置。
  20. 請求項５記載の半導体記憶装置において、
    前記第３のアクセストランジスタのゲート端子は、前記メモリセルの列方向に対して、ほぼ一直線に伸びており、かつ前記第２の負荷トランジスタのゲート端子と接続されていることを特徴とする半導体記憶装置。
  21. 請求項５記載の半導体記憶装置において、
    前記メモリセルの行方向に対して、前記第１のドライブトランジスタのゲート端子と前記第１のアクセストランジスタのゲート端子とのピッチ幅と、前記第１のアクセストランジスタのゲート端子と前記第３のアクセストランジスタのゲート端子とのピッチ幅とがほぼ等しいことを特徴とする半導体記憶装置。
  22. 請求項５記載の半導体記憶装置において、
    前記第１のコラム線と前記第１のビット線とは異なる配線層であって、
    前記第１のコラム線は、前記第１のビット線よりも上層に配線されていることを特徴とする半導体記憶装置。
  23. 請求項５記載の半導体記憶装置において、
    前記第１及び第３のアクセストランジスタの拡散と、前記第１のドライブトランジスタの拡散とは、前記メモリセルの行方向に対して、ほぼ一直線であることを特徴とする半導体記憶装置。
  24. 請求項５記載の半導体記憶装置において、
    前記第１及び第３のアクセストランジスタの拡散と、前記第１のドライブトランジスタの拡散とは、前記メモリセルの行方向に対して、ほぼ一直線であり、かつ、
    前記第１のアクセストランジスタの拡散と、前記第１のドライブトランジスタの拡散とは、前記メモリセルの列方向に対して、ほぼ一直線であることを特徴とする半導体記憶装置。
  25. 請求項５記載の半導体記憶装置において、
    前記第１のアクセストランジスタの拡散と、前記第３のアクセストランジスタの拡散とは、前記メモリセルの行方向に対して、ほぼ一直線であることを特徴とする半導体記憶装置。
  26. 請求項５記載の半導体記憶装置において、
    前記メモリセルの列方向に対して、前記第３のアクセストランジスタの拡散と前記第１の負荷トランジスタの拡散との距離は、前記第３のアクセストランジスタの拡散と前記第１のドライブトランジスタの拡散との距離よりも長いことを特徴とする半導体記憶装置。
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