JP5705053B2 - 半導体装置 - Google Patents
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Description
[回路構成]
本実施の形態の半導体装置(半導体記憶装置、半導体集積回路装置)は、SRAMのメモリセルを有する。図1は、本実施の形態のSRAMのメモリセルを示す等価回路図である。図示するように、メモリセルは、一対のビット線(ビット線BL、ビット線/(バー)BL)とワード線WLとの交差部に配置される。このメモリセルは、一対のロードトランジスタ(ロードMOS、負荷用トランジスタ、負荷用MISFET)TP1、TP2、一対のアクセストランジスタ(アクセスMOS、アクセス用トランジスタ、アクセスMISFET、転送用トランジスタ)TNA1、TNA2および一対のドライバトランジスタ(ドライバMOS、駆動用トランジスタ、駆動用MISFET)TND2、TND4を有している。
上記SRAMのメモリセルの回路動作を説明する。CMOSインバータの蓄積ノードAが高電位(H)であるときには、TND3およびTND4がオン状態となるので、他のCMOSインバータの蓄積ノードBが低電位(L)になる。したがって、TND1およびTND2がオフ状態となり、蓄積ノードAの高電位(H)が保持される。すなわち、一対のCMOSインバータを交差結合させたラッチ回路によって相互の蓄積ノードA、Bの状態が保持され、電源電圧が印加されている間、情報が保存される。
[メモリセルの構成]
図2〜図4は、本実施の形態のSRAMのメモリセルの構成を示す平面図である。図2は、活性領域Ac、ゲート電極Gおよび第1プラグP1の配置を示す。図3は、第1プラグP1、第1層配線M1および第2プラグP2の配置を示す。図4は、第2プラグP2、第2層配線M2、第3プラグP3および第3層配線M3の配置を示す。よって、図2および図3においては、第1プラグP1を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。また、図3および図4においては、第2プラグP2を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。なお、図中の一点鎖線で囲まれた矩形の領域は、1(1ビット)のメモリセル領域を示す。
[Ac、G、P1]
図2に示すように、半導体基板には、p型ウエル(P−well、第1領域、第1導電型第1ウエル)、n型ウエル(N−well、第2領域、第2導電型第2ウエル)およびp型ウエル(P−well、第3領域、第1導電型第3ウエル)がX方向(第1方向)に並んで配置されている。図2においては、1(1ビット)のメモリセル領域しか示していないが、後述するように、メモリセルはX方向(第1方向)およびY方向(第1方向と交差する第2方向)に繰り返し配置されるため(図12参照)、これらのウエル(P−well、N−well、P−well)は、Y方向に延在することとなる。なお、これらのウエルの露出領域が、活性領域(アクティブ領域、トランジスタ形成領域、Ac)となる。
図3に示すように、上記図2を参照しながら説明した8つのトランジスタ(TND2、TNA1、TND1、TP1、TP2、TND3、TNA2、TND4)のソース・ドレイン領域上には、第1プラグP1が配置される。また、上記図2を参照しながら説明した4つのゲート電極上にも第1プラグP1が配置される。
図4に示すように、上記図3を参照しながら説明した第1層配線M1のうち、上記蓄積ノード(AまたはB)と対応する第1層配線M1(M1A、M1B)以外の第1層配線M1(M1S、M1D、M1BL、M1W)上には、第2プラグP2が配置され、さらに、その上部には、第2層配線M2が配置される。
次いで、図6〜図11の断面図を参照しながら上記レイアウトの断面構造を説明することにより、本実施の形態のSRAMのメモリセルの構成をより明確にする。
図12は、本実施の形態のSRAMのメモリセルアレイの概念を示す平面図である。図13および図14は、本実施の形態のSRAMのメモリセルアレイの構成を示す平面図である。図13は、下層から第2プラグP2までに位置するパターンのレイアウトを示し、図14は、第2プラグP2より上のパターンのレイアウトを示す。図13および図14に示す領域は、図12の下から2段目までであって、左から2列目までの2×2のセル領域に対応する。
図12を参照しながら説明したように、メモリセルアレイにおいては、複数のセル領域(例えば、m×n)が配置されるが、メモリセルアレイ中には、タップセル領域(給電領域)が設けられる。タップセル領域を介して各ウエルに所定の電位(例えば、接地電位VSSや電源電位VDD)が給電される。
実施の形態1においては、X方向に並ぶ6つの活性領域(AcP2、AcP1、AcN1、AcN2、AcP3、AcP4)のうち、分割したドライバトランジスタ(TND1とTND2)が配置されるAcP2とAcP1のX方向の長さ(X方向の幅)を等しくしていた。また、ドライバトランジスタ(TND3とTND4)が配置されるAcP4とAcP3のX方向の長さ(X方向の幅)を等しくしていた。これらを異なる長さ(幅)としてもよい。この活性領域(Ac)のX方向の幅は、各トランジスタのゲート幅と対応する。よって、別の言い方をすれば、実施の形態1においては、ドライバトランジスタ(TND1)のゲート幅とドライバトランジスタ(TND2)のゲート幅を等しくし、さらに、ドライバトランジスタ(TND3)のゲート幅とドライバトランジスタ(TND4)のゲート幅を等しくしていた。
実施の形態1で説明したタップセルにおいては、p型ウエル(P−well)上の活性領域AcSを第2層配線M2(LVSS)と接続し、n型ウエル(N−well)上の活性領域AcSを第2層配線M2(LVDD)と接続した。この第2層配線M2(LVSS)は、「メモリセルのパターンレイアウト」の欄で説明した、接地電位線であり、第2層配線M2(LVDD)は、「メモリセルのパターンレイアウト」の欄で説明した、電源電位線である。即ち、メモリセルに接続される接地電位線や電源電位線を介してウエル給電を行ったが、接地電位線や電源電位線以外の配線(第3電位配線)を用いてウエル給電を行ってもよい。本実施の形態においては、p型ウエル(P−well)の給電用の配線として第2接地電位線(LVSSB)を用いている。
図23および図24は、本実施の形態のSRAMのタップセルの構成を示す平面図である。図23は、活性領域AcS、ダミーゲート電極DG、第1プラグP1、第1層配線M1および第2プラグP2の配置を示す。図24は、第2プラグP2、第2層配線M2、第3プラグP3および第3層配線M3の配置を示す。よって、図23および図24においては、第2プラグP2を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。なお、図中の一点鎖線で囲まれた矩形の領域は、1のタップセル領域(例えば、図18のF’に対応する領域)を示し、例えば、メモリセル領域と同じ大きさに設定されている。
実施の形態1で説明したメモリセルにおいては、6つの活性領域を、AcP2、AcP1、AcN1、AcN2、AcP3、AcP4の順に、X方向に並んで配置した(図2)が、AcP2とAcP1の位置を入れ替え、さらに、AcP3とAcP4の位置を入れ替えてもよい(図26参照)。
[メモリセルのパターンレイアウト]
図26〜図28は、本実施の形態のSRAMのメモリセルの構成を示す平面図である。図26は、活性領域Ac、ゲート電極Gおよび第1プラグP1の配置を示す。図27は、第1プラグP1、第1層配線M1および第2プラグP2の配置を示す。図28は、第2プラグP2、第2層配線M2、第3プラグP3および第3層配線M3の配置を示す。よって、図26および図27においては、第1プラグP1を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。また、図27および図28においては、第2プラグP2を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。なお、図中の一点鎖線で囲まれた矩形の領域は、1(1ビット)のメモリセル領域を示す。
実施の形態1で説明したメモリセルにおいては、各トランジスタのソース・ドレイン領域上およびゲート電極G上に第1プラグP1を設け、これより上層の配線を用いて結線したが、シェアードプラグ(シェアードコンタクト)SP1を用いて結線してもよい。
本実施の形態のメモリセルのパターンレイアウトについては、上記シェアード第1プラグSP1の部分以外の構成は、実施の形態1と同様であるためその詳細な説明を省略し、シェアード第1プラグSP1の近傍の構成につて詳細に説明する。
実施の形態1においては、略矩形のメモリセル領域のY方向に延在する辺の長さ(図中縦方向の長さ)を、後述するトランジスタ2個分の長さ(高さ)としたが、本実施の形態においては、略矩形のメモリセル領域のY方向に延在する辺の長さを、トランジスタ4個分の長さとする。トランジスタ1個分の長さとは、ゲート電極のY方向の幅をa1とし、ゲート電極間のY方向の距離をb1とした場合、a1とb1の和(a1+b1)を意味する。例えば、実施の形態1においては、メモリセル領域のY方向に延在する辺の長さは、2(a1+b1)となり、トランジスタ2個分の長さとなる(図2参照)。また、本実施の形態においては、メモリセル領域のY方向に延在する辺の長さを、4(a1+b1)とする。
[メモリセルの構成]
図34〜図36は、本実施の形態のSRAMのメモリセルの構成を示す平面図である。図34は、活性領域A、ゲート電極Gおよび第1プラグP1の配置を示す。図35は、第1プラグP1、第1層配線M1および第2プラグP2の配置を示す。図36は、第2プラグP2、第2層配線M2、第3プラグP3および第3層配線M3の配置を示す。よって、図34および図35においては、第1プラグP1を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。また、図35および図36においては、第2プラグP2を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。なお、図中の一点鎖線で囲まれた矩形の領域は、1(1ビット)のメモリセル領域を示す。
[A、G、P1]
図34に示すように、半導体基板には、p型ウエル(P−well)、n型ウエル(N−well)およびp型ウエル(P−well)がX方向に並んで配置されている。図34においては、1(1ビット)のメモリセル領域しか示していないが、メモリセルはX方向およびY方向に繰り返し配置されるため(図12参照)、これらのウエル(P−well、N−well、P−well)は、Y方向に延在することとなる。なお、これらのウエルの露出領域が、活性領域(アクティブ領域、A)となる。
図35に示すように、上記図34を参照しながら説明した8つのトランジスタ(TND2、TNA1、TND1、TP1、TP2、TND3、TNA2、TND4)のソース・ドレイン領域上には、第1プラグP1が配置される。また、上記図34を参照しながら説明した4つのゲート電極上にも第1プラグP1が配置される。
図36に示すように、上記図35を参照しながら説明した第1層配線M1のうち、上記蓄積ノード(AまたはB)と対応する第1層配線M1(M1A、M1B)以外の第1層配線M1上には、第2プラグP2が配置され、さらに、その上部には、第2層配線M2が配置される。
本実施の形態のSRAMのメモリセルアレイは、実施の形態1と同様にアレイ状に配置される。即ち、実施の形態1において図12を参照しながら説明したように、メモリセル領域(“F”)が、X方向に延在するラインに対して線対称に、繰り返し配置され、また、Y方向に延在するラインに対して線対称に、繰り返し配置される。
また、本実施の形態のSRAMのメモリセルアレイ中には、実施の形態1と同様に、タップセル領域が設けられる。タップセル領域を介して各ウエルに所定の電位(例えば、接地電位VSSや電源電位VDD)が給電される。
実施の形態6においては、p型ウエル(P−well)、n型ウエル(N−well)およびp型ウエル(P−well)をX方向に並んで配置したが(図34)、n型ウエル(N−well)の両側のp型ウエル(P−well)を片方にまとめて配置してもよい(図38)。
[メモリセルの構成]
図38〜図40は、本実施の形態のSRAMのメモリセルの構成を示す平面図である。図38は、活性領域A、ゲート電極Gおよび第1プラグP1の配置を示す。図39は、第1プラグP1、第1層配線M1および第2プラグP2の配置を示す。図40は、第2プラグP2、第2層配線M2、第3プラグP3および第3層配線M3の配置を示す。よって、図38および図39においては、第1プラグP1を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。また、図39および図40においては、第2プラグP2を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。なお、図中の一点鎖線で囲まれた矩形の領域は、1(1ビット)のメモリセル領域を示す。
[A、G、P1]
図38に示すように、半導体基板には、n型ウエル(N−well)およびp型ウエル(P−well)がX方向に並んで配置されている。図38においては、1(1ビット)のメモリセル領域しか示していないが、メモリセルはX方向およびY方向に繰り返し配置されるため(図12参照)、双方のウエル(N−well、P−well)は、Y方向に延在することとなる。なお、これらのウエルの露出領域が、活性領域(アクティブ領域、A)となる。
図39に示すように、上記図38を参照しながら説明した8つのトランジスタ(TND2、TNA1、TND1、TP1、TP2、TND3、TNA2、TND4)のソース・ドレイン領域上には、第1プラグP1が配置される。また、上記図38を参照しながら説明した4つのゲート電極上にも第1プラグP1が配置される。
図40に示すように、上記図39を参照しながら説明した第1層配線M1のうち、上記蓄積ノード(AまたはB)と対応する第1層配線M1(M1A、M1B)以外の第1層配線M1上には、第2プラグP2が配置され、さらに、その上部には、第2層配線M2が配置される。
本実施の形態のSRAMのメモリセルアレイは、実施の形態1と同様にアレイ状に配置される。即ち、実施の形態1において図12を参照しながら説明したように、メモリセル領域(“F”)が、X方向に延在するラインに対して線対称に、繰り返し配置され、また、Y方向に延在するラインに対して線対称に、繰り返し配置される。
また、本実施の形態のSRAMのメモリセルアレイ中には、実施の形態1と同様に、タップセル領域が設けられる。タップセル領域を介して各ウエルに所定の電位(例えば、接地電位VSSや電源電位VDD)が給電される。
実施の形態7で説明したメモリセルにおいては、3つの活性領域を、AN、AP1、AP2の順に、X方向に並んで配置した(図38)が、AP1とAP2の位置を入れ替えてもよい(図44参照)。
[メモリセルのパターンレイアウト]
図44〜図46は、本実施の形態のSRAMのメモリセルの構成を示す平面図である。図44は、活性領域(A)、ゲート電極Gおよび第1プラグP1の配置を示す。図45は、第1プラグP1、第1層配線M1および第2プラグP2の配置を示す。図46は、第2プラグP2、第2層配線M2、第3プラグP3および第3層配線M3の配置を示す。よって、図44および図45においては、第1プラグP1を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。また、図45および図46においては、第2プラグP2を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。なお、図中の一点鎖線で囲まれた矩形の領域は、1(1ビット)のメモリセル領域を示す。
実施の形態1においては、いわゆるシングルポート(Single-Port)のSRAM(図1)を例に説明したが、本実施の形態においては、いわゆるデュアルポート(Dual-Port)のSRAM(図48)の適用例について説明する。
図48は、本実施の形態のSRAMのメモリセルを示す等価回路図である。実施の形態1において説明した等価回路図(図1)と異なり、2対のビット線対(BLAと/BLA、BLBと/BLB)および2本のワード線(WLA、WLB)を有する。
[メモリセルの構成]
図49〜図51は、本実施の形態のSRAMのメモリセルの構成を示す平面図である。図49は、活性領域Ac、ゲート電極Gおよび第1プラグP1の配置を示す。図50は、第1プラグP1、第1層配線M1および第2プラグP2の配置を示す。図51は、第2プラグP2、第2層配線M2、第3プラグP3および第3層配線M3の配置を示す。よって、図49および図50においては、第1プラグP1を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。また、図50および図51においては、第2プラグP2を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。なお、図中の一点鎖線で囲まれた矩形の領域は、1(1ビット)のメモリセル領域を示す。
[Ac、G、P1]
図49に示すように、半導体基板には、p型ウエル(P−well)、n型ウエル(N−well)およびp型ウエル(P−well)がX方向に並んで配置されている。図49においては、1(1ビット)のメモリセル領域しか示していないが、後述するように、メモリセルはX方向およびY方向に繰り返し配置されるため(図12参照)、これらのウエル(P−well、N−well、P−well)は、Y方向に延在することとなる。なお、これらのウエルの露出領域が、活性領域(アクティブ領域、Ac)となる。
図50に示すように、上記図49を参照しながら説明した10のトランジスタ(TND2、TNA2、TNA1、TND1、TP1、TP2、TND4、TNA4、TND3、TNA3)のソース・ドレイン領域上には、第1プラグP1が配置される。また、上記図49を参照しながら説明した6つのゲート電極上にも第1プラグP1が配置される。
図51に示すように、上記図50を参照しながら説明した第1層配線M1のうち、上記蓄積ノード(AまたはB)と対応する第1層配線M1(M1A、M1B)以外の第1層配線M1(M1S、M1D、M1W、M1BL)上には、第2プラグP2が配置され、さらに、その上部には、第2層配線M2が配置される。
実施の形態9においては、略矩形のメモリセル領域のY方向に延在する辺の長さを、トランジスタ2個分の長さとしたデュアルポート(Dual-Port)のSRAM(図48)について説明したが、略矩形のメモリセル領域のY方向に延在する辺の長さを、トランジスタ4個分の長さとしてもよい。本実施の形態においては、略矩形のメモリセル領域のY方向に延在する辺の長さを、トランジスタ4個分の長さとしたデュアルポート(Dual-Port)のSRAM(図53)について説明する。
[メモリセルの構成]
図53〜図55は、本実施の形態のSRAMのメモリセルの構成を示す平面図である。図53は、活性領域A、ゲート電極Gおよび第1プラグP1の配置を示す。図54は、第1プラグP1、第1層配線M1および第2プラグP2の配置を示す。図55は、第2プラグP2、第2層配線M2、第3プラグP3および第3層配線M3の配置を示す。よって、図53および図54においては、第1プラグP1を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。また、図54および図55においては、第2プラグP2を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。なお、図中の一点鎖線で囲まれた矩形の領域は、1(1ビット)のメモリセル領域を示す。
[A、G、P1]
図53に示すように、半導体基板には、p型ウエル(P−well)、n型ウエル(N−well)およびp型ウエル(P−well)がX方向に並んで配置されている。図53においては、1(1ビット)のメモリセル領域しか示していないが、メモリセルはX方向およびY方向に繰り返し配置されるため(図12参照)、これらのウエル(P−well、N−well、P−well)は、Y方向に延在することとなる。なお、これらのウエルの露出領域が、活性領域(アクティブ領域、A)となる。
図54に示すように、上記図53を参照しながら説明した10のトランジスタ(TND2、TNA2、TNA1、TND1、TP1、TP2、TND4、TNA4、TND3、TNA3)のソース・ドレイン領域上には、第1プラグP1が配置される。また、上記図53を参照しながら説明した6つのゲート電極上にも第1プラグP1が配置される。
図55に示すように、上記図54を参照しながら説明した第1層配線M1のうち、上記蓄積ノード(AまたはB)と対応する第1層配線M1(M1A、M1B)以外の第1層配線M1(M1S、M1D、M1W、M1BL)上には、第2プラグP2が配置され、さらに、その上部には、第2層配線M2が配置される。
SRAMの構造については、実施の形態1(図1)に示す各トランジスタの導電型を逆にした回路も提案されている。本実施の形態においては、このような回路構成のSRAMメモリセルについて説明する。
図57は、本実施の形態のSRAMのメモリセルを示す等価回路図である。図示するように、メモリセルは、実施の形態1と同様に8つのトランジスタを有するが、図1に示すn型のトランジスタ(TNA1、TNA2、TND1、TND2、TND3、TND4)に代えて、p型のトランジスタ(TPA1、TPA2、TPD1、TPD2、TPD3、TPD4)が用いられている。また、図1に示すp型のトランジスタ(TP1、TP2)に代えて、n型のトランジスタ(TN1、TN2)が用いられている。
[メモリセルの構成]
図58〜図60は、本実施の形態のSRAMのメモリセルの構成を示す平面図である。図58は、活性領域Ac、ゲート電極Gおよび第1プラグP1の配置を示す。図59は、第1プラグP1、第1層配線M1および第2プラグP2の配置を示す。図60は、第2プラグP2、第2層配線M2、第3プラグP3および第3層配線M3の配置を示す。よって、図58および図59においては、第1プラグP1を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。また、図59および図60においては、第2プラグP2を基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。なお、図中の一点鎖線で囲まれた矩形の領域は、1(1ビット)のメモリセル領域を示す。
前述したように、本実施の形態のSRAMメモリセルは、実施の形態1(図1)に示す各トランジスタの導電型を逆にして構成したものである。よって、図58に示すように、実施の形態1(図2)の場合とウエルの導電型が逆となっている。また、6つの活性領域(AcN2、AcN1、AcP1、AcP2、AcN3、AcN4)がX方向に並んで配置されている。これらの活性領域(Ac)の間は素子分離領域(STI)となる。言い換えれば、素子分離領域(STI)で活性領域(Ac)が区画される。
上記実施の形態において詳細に説明したSRAMが用いられる半導体装置(半導体部品や電子機器なども含む)に制限はないが、例えば、SoC(System-on-a-chip)やマイクロコンピュータを含むシステムが形成された半導体チップに組み込むことができる。図62は、本実施の形態における半導体チップのレイアウト構成を示す図である。図62において、半導体チップは、CPU(Central Processing Unit)、SRAM、および論理回路(LOGIC)を有している。上記SRAMとしては、前述したシングルポートのSRAM(SP−SRAM)やデュアルポートのSRAM(DP−SRAM)が用いられている。なお、SRAMの他、EEPROM(Electrically Erasable Programmable Read Only Memory)などの他の記憶素子を有する構成としてもよく、また、アナログ回路などを内蔵してもよい。
Ac 活性領域
AcN1 活性領域
AcN2 活性領域
AcN3 活性領域
AcN4 活性領域
AcP1 活性領域
AcP2 活性領域
AcP3 活性領域
AcP4 活性領域
AN 活性領域
AP1、AP2 活性領域
A、B 蓄積ノード
AcS 活性領域
BL、/BL ビット線
BLA、/BLA ビット線
BLB、/BLB ビット線
DG ダミーゲート電極
EX1 低濃度不純物領域
EX2 高濃度不純物領域
F メモリセル
F’ タップセル
G(G1〜G4、G2a、G2b、G4a、G4b) ゲート電極
GO ゲート絶縁膜
IL1 層間絶縁膜
IL2 層間絶縁膜
IL3 層間絶縁膜
M1(M1S、M1D、M1W、M1BL) 第1層配線
M2 第2層配線
M2W 第2層配線
M3 第3層配線
N−well n型ウエル
P1(P1a〜P1o、P1A〜P1Z) 第1プラグ
P2 第2プラグ
P3 第3プラグ
P−well p型ウエル
SP1 シェアード第1プラグ
STI 素子分離領域
SW サイドウォール
Sp 分離部
TNA1 アクセストランジスタ(トランジスタ)
TNA2 アクセストランジスタ(トランジスタ)
TNA3 アクセストランジスタ(トランジスタ)
TNA4 アクセストランジスタ(トランジスタ)
TND1 ドライバトランジスタ(トランジスタ)
TND2 ドライバトランジスタ(トランジスタ)
TND3 ドライバトランジスタ(トランジスタ)
TND4 ドライバトランジスタ(トランジスタ)
TP1 ロードトランジスタ(トランジスタ)
TP2 ロードトランジスタ(トランジスタ)
VDD 電源電位
LVDD 電源電位線
VSS 接地電位
LVSS 接地電位線
LVSSB 第2接地電位線
WL ワード線
WLA ワード線
WLB ワード線
Claims (8)
- (a1)第1電位と第1ノードとの間に接続された第1導電型第1MISトランジスタと、
(a2)前記第1ノードと前記第1電位と異なる第2電位との間に接続された第2導電型第1MISトランジスタと、
(a3)前記第1ノードと前記第2電位との間に、前記第2導電型第1MISトランジスタと並列に接続された第2導電型第2MISトランジスタと、
(a4)前記第1電位と第2ノードとの間に接続された第1導電型第2MISトランジスタと、
(a5)前記第2ノードと前記第2電位との間に接続された第2導電型第3MISトランジスタと、
(a6)前記第2ノードと前記第2電位との間に、前記第2導電型第3MISトランジスタと並列に接続された第2導電型第4MISトランジスタと、
(a7)前記第1ノードと第1ビット線との間に接続された第2導電型第5MISトランジスタと、
(a8)前記第2ノードと第2ビット線との間に接続された第2導電型第6MISトランジスタと、を有するメモリセルを備える半導体装置であって、
(b1)前記第2導電型第1MISトランジスタおよび前記第2導電型第5MISトランジスタが配置される一体の第1活性領域と、
(b2)前記第1活性領域と活性領域のパターンが分離され、前記第2導電型第2MISトランジスタが配置される第2活性領域と、
(b3)前記第2導電型第3MISトランジスタおよび前記第2導電型第6MISトランジスタが配置される一体の第3活性領域と、
(b4)前記第3活性領域と活性領域のパターンが分離され、前記第2導電型第4トランジスタが配置される第4活性領域と、を有し、
前記第1乃至前記第4活性領域は、第1方向にお互いが離れて並ぶように配置され、
前記第1活性領域上に第1ゲート配線が前記第1方向に延在するように配置され、
前記第1活性領域および前記第2活性領域上に第2ゲート配線が前記第1方向に延在するように配置され、
前記第3活性領域上に第3ゲート配線が前記第1方向に延在するように配置され、
前記第3活性領域および前記第4活性領域上に第4ゲート配線が前記第1方向に延在するように配置され、
複数の配線層が積層されて構成される、半導体装置であって、
前記第1ゲート配線は、前記第1方向と交差する第2方向に延在する第1配線と接続され、
前記第2導電型第1MISトランジスタの一端は、前記第1配線と同層の配線層であり、前記第2方向に延在する第2配線であって、前記第2電位に接続される第2配線と接続され、
前記第2導電型第5MISトランジスタの一端は、前記第1配線と同層の配線層であり、前記第2方向に延在する第3配線であって、前記第1ビット線となる第3配線と接続され、
前記第1配線と前記第3配線との間に前記第2配線が配置される、半導体装置。 - 前記第1方向に順に並んで配置された第1領域、第2領域および第3領域を有し、
前記第1活性領域および前記第2活性領域は、前記第1領域に配置され、
前記第3活性領域および前記第4活性領域は、前記第3領域に配置される、請求項1記載の半導体装置。 - 前記第1導電型第1MISトランジスタが配置される第5活性領域および前記第1導電型第2MISトランジスタが配置される第6活性領域は、前記第2領域に配置され、
前記第5および第6活性領域は、前記第1乃至前記第4活性領域とともに、前記第1方向にお互いが離れて並ぶように配置され、
前記第2ゲート配線は、前記第5活性領域上にも延在し、
前記第4ゲート配線は、前記第6活性領域上にも延在する、請求項2記載の半導体装置。 - 前記第2導電型第1MISトランジスタのゲート幅と前記第2導電型第5MISトランジスタのゲート幅は等しく、
前記第2導電型第3MISトランジスタのゲート幅と前記第2導電型第6MISトランジスタのゲート幅は等しい、
請求項3記載の半導体装置。 - 前記第2導電型第1MISトランジスタのゲート幅と前記第2導電型第2MISトランジスタのゲート幅は等しく、
前記第2導電型第3MISトランジスタのゲート幅と前記第2導電型第4MISトランジスタのゲート幅は等しい、
請求項3記載の半導体装置。 - 前記第2導電型第5MISトランジスタのゲート幅(a)と、前記第2導電型第1MISトランジスタのゲート幅と前記第1導電型第2MISトランジスタのゲート幅との和(b)との比であるa:bが、aを1とした場合、bが1.1以上3以下の範囲である、請求項3記載の半導体装置。
- 前記第2配線と前記第3配線との距離は、前記第1配線と前記第2配線との距離より大きい、請求項1記載の半導体装置。
- 前記第1配線と同層に位置し、前記第2方向に延在する第4配線であって、前記第1電位に接続される第4配線を有し、
前記第2配線と前記第4配線との間に前記第3配線が配置され、
前記第4配線と前記第3配線との距離は、前記第1配線と前記第2配線との距離より大きいことを特徴とする請求項7記載の半導体装置。
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