KR20220037011A - 반도체 장치 - Google Patents

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김성훈
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Abstract

본 발명의 실시예에 따른 반도체 장치는, 반도체 기판의 상면에 평행한 제1 방향으로 연장되는 게이트 라인, 상기 게이트 라인 하부의 제1 채널 영역을 포함하고, 제1 도전형의 불순물을 포함하는 제1 활성 영역, 상기 제1 활성 영역과 상기 제1 방향에서 분리되어 배치되고, 상기 게이트 라인 하부의 제2 채널 영역을 포함하며, 상기 제1 도전형의 불순물을 포함하는 제2 활성 영역, 및 상기 반도체 기판 상부의 제1 높이에 배치되는 복수의 메탈 배선들을 포함하고, 상기 복수의 메탈 배선들 중 적어도 하나는 상기 제1 활성 영역과 직접 연결되고, 상기 복수의 메탈 배선들은 상기 제2 활성 영역과 전기적으로 분리되며, 상기 복수의 메탈 배선들 중 적어도 하나를 통해 상기 게이트 라인에 신호를 인가할 수 있다. 따라서, 본 발명의 일 실시예에 따른 반도체 장치에서 안테나 소자를 추가하지 않으면서 공정 과정에서의 플라즈마 데미지로부터 보호받을 수 있고, 나아가 레이아웃을 이용하여 반도체 장치의 집적도를 높이면서 메탈 배선의 자유도를 향상시킬 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치는 논리 데이터를 저장하는 반도체 기억 장치, 논리 데이터를 연산 처리하는 반도체 논리 장치, 및 기억 요소와 논리 요소를 포함하는 하이브리드 반도체 장치 등으로 구분된다. 일반적으로 반도체 장치는 반도체 기판의 소정의 영역에 트랜지스터와 안테나 소자를 포함하도록 제조된다. 안테나 소자는 반도체 장치의 제조 과정에서 플라즈마 이온들을 반도체 기판 내부로 자연적으로 방출시킴으로써, 트랜지스터를 플라즈마 데미지로부터 보호한다. 다만, 반도체 장치의 동작 속도 개선을 위한 트랜지스터의 두께 변화에 따라 안테나 소자의 배치를 위해 추가적으로 면적을 사용할 필요가 있다. 이로 인해, 반도체 장치의 크기가 증가하고 메탈 배선의 자유도가 저하되는 문제가 발생하고 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 안테나 소자를 배치하는 대신 빈 공간을 활용하여 채널 면적을 증가시키는 반도체 장치를 이용함으로써, 집적화된 반도체 장치를 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 반도체 기판의 상면에 평행한 제1 방향으로 연장되는 게이트 라인, 상기 게이트 라인 하부의 제1 채널 영역을 포함하고, 제1 도전형의 불순물을 포함하는 제1 활성 영역, 상기 제1 활성 영역과 상기 제1 방향에서 분리되어 배치되고, 상기 게이트 라인 하부의 제2 채널 영역을 포함하며, 상기 제1 도전형의 불순물을 포함하는 제2 활성 영역, 및 상기 반도체 기판 상부의 제1 높이에 배치되는 복수의 메탈 배선들; 을 포함하고, 상기 복수의 메탈 배선들 중 적어도 하나는 상기 제1 활성 영역과 직접 연결되고, 상기 복수의 메탈 배선들은 상기 제2 활성 영역과 전기적으로 분리되며, 상기 복수의 메탈 배선들 중 적어도 하나를 통해 상기 게이트 라인에 신호를 인가한다.
본 발명의 일 실시예에 따른 반도체 장치는, 반도체 기판의 상면에 평행한 제1 방향으로 연장되는 복수의 제1 게이트 라인들, 및 상기 제1 방향으로 연장되며 상기 제1 방향에서 상기 복수의 제1 게이트 라인들 각각과 서로 다른 길이를 갖는 제2 게이트 라인을 포함하는 복수의 게이트 라인들, 상기 복수의 게이트 라인들 하부의 제1채널 영역들을 포함하고, 제1 도전형의 불순물을 포함하는 제1 활성 영역, 상기 제2 게이트 라인 하부의 제2채널 영역을 포함하고, 제1 도전형의 불순물을 포함하며, 상기 제1 활성 영역과 상기 제1 방향에서 분리되어 배치되는 제2 활성 영역, 상기 복수의 게이트 라인들 하부의 제3 채널 영역들을 포함하며, 제2 도전형의 불순물을 포함하는 제3 활성 영역을 포함하고, 상기 제2 게이트 라인은 상기 제1채널 영역과 상기 제2채널 영역의 상부에서 서로 다른 구조를 갖는다.
본 발명의 일 실시예에 따른 반도체 장치는, 반도체 기판의 상면에 평행한 제1 방향으로 연장되는 게이트 라인, 상기 게이트 라인 하부의 복수의 채널 영역들을 포함하고, 상기 제1 방향으로 분리되어 배치되는 복수의 활성 영역들, 상기 복수의 활성 영역들 중 일부 및 상기 게이트 라인과 전기적으로 연결되도록 제1 높이에 배치되는 복수의 메탈 배선들, 및 상기 복수의 활성 영역들 중 일부에만 연결되는 복수의 컨택들을 포함하고, 상기 복수의 메탈 배선들의 총 면적과, 상기 복수의 채널 영역들의 총 면적의 비는 0.4 이상 400 이하인 값을 갖도록 레이아웃된다.
본 발명의 일 실시예에 따른 반도체 장치는, 연장된 게이트 영역과 각각 중첩되는 제1 활성 영역과 제2 활성 영역을 포함할 수 있다. 제1 활성 영역은 반도체 장치의 동작을 위한 트랜지스터를 제공할 수 있다. 제2 활성 영역은 채널 영역의 면적을 증가시킴으로써 안테나 소자의 사용을 최소화할 수 있다. 이에 따라, 안테나 소자의 사용에 따른 반도체 장치의 크기 증가 및 메탈 배선의 자유도 저하 문제를 해결할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 안테나 소자를 포함하는 반도체 장치의 레이아웃도이다.
도　2는 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃도이다.
도　3은 본 발명의 일 실시예에 따른 반도체 장치를 간단하게 나타낸 회로도이다.
도　4 내지 도 6는　본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도　7 내지 도 21은　본 발명의 일 실시예들에 따른 반도체 장치의 레이아웃도이다.
도　22 및 도 23은　본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도　24 내지 도 28은　본 발명의 일 실시예들에 따른 반도체 장치의 레이아웃도이다.
도　29 및 도 30은　본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 31은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 안테나 소자를 포함하는 반도체 장치의 레이아웃도이다.
일반적으로 반도체 장치는 제1 방향(예컨대, y 방향) 및 제2 방향(예컨대, x 방향)을 따라 반도체 기판 상에 배치된 트랜지스터, 하부 메탈 배선, 및 기타 소자 등을 포함할 수 있다. 반도체 기판의 레이아웃은 실시예에 따라 다양한 방법으로 제공될 수 있다. 일례로, 레이아웃 상 하나의 트랜지스터 상부에는 제2 방향으로 이격된 3개의 하부 메탈 배선이 배치될 수 있다. 일례로, 3개의 하부 메탈 배선 중 하나는 안테나 소자와 연결될 수 있다. 안테나 소자는 반도체 제조 공정 중 다양한 패턴을 형성하기 위해 축적되는 플라즈마 이온들을 반도체 기판의 내부로 자연적으로 방출시킴으로써, 트랜지스터를 플라즈마 데미지(plasma damage)로부터 보호할 수 있다. 일례로, 안테나 소자는 안테나 다이오드일 수 있다.
한편, 다양한 동작을 각각 수행하는 복수의 반도체 장치들을 포함하는 반도체 칩의 성능을 개선하기 위해서는, 반도체 장치에 포함된 소자들의 크기를 감소시키거나 레이아웃을 변형함으로써 반도체 칩의 크기를 줄이는 과정이 필요할 수 있다. 다만, 반도체 장치에 포함된 소자들의 크기는 반도체 장치의 성능에 직접적인 영향을 미칠 수 있어, 그 크기를 감소시키는데 한계가 있을 수 있다. 일례로, 최근에는 반도체 장치의 동작 속도를 증가시키고 성능을 개선하기 위해 제2 방향에서 기존보다 얇은 트랜지스터가 포함된 반도체 장치를 사용하고 있고, 이로 인해 안테나 소자의 배치가 문제될 수 있다.
도 1을 참조하면, 안테나 소자(AD)를 포함하는 반도체 장치(1)는 하나의 트랜지스터 상부에 제2 방향으로 이격된 2개의 하부 메탈 배선(ML)을 포함할 수 있다. 예컨대, 제2 방향에서 기존보다 얇은 트랜지스터를 사용한 반도체 장치(1)는 기존의 반도체 장치와 달리 트랜지스터의 채널 영역(CH1, CH3) 상부에 하부 메탈 배선(ML)을 배치할 수 없어 안테나 소자(AD)를 배치하기 위해서는 추가적인 면적이 요구될 수 있다. 도 1에 도시된 반도체 장치(1)를 포함하는 반도체 칩은 추가적인 면적을 필요로 하는 안테나 소자(AD)의 배치로 인해 그 크기가 증가할 수 있고, 하부 메탈 배선(ML)의 배치에 있어 자유도가 감소할 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 기존보다 얇은 트랜지스터를 사용하면서 트랜지스터의 채널 영역(CH1, CH3) 상부에 하부 메탈 배선(ML)을 배치하도록 구성할 수도 있다. 이 경우에는, 안테나 소자(AD)의 배치로 인한 반도체 칩의 크기 증가 문제보다 하부 메탈 배선(ML)의 두께 감소로 인한 반도체 장치(1)의 성능 저하가 더 문제될 수 있다.
도 1을 참조하면, 안테나 소자(AD)를 포함하는 일반적인 반도체 장치(1)는 x 방향 및 y 방향을 따라 배치된 게이트 라인(GL), 제1 활성 영역(ACT1), 제3 활성 영역(ACT3), 복수의 하부 메탈 배선들(ML), 및 복수의 컨택(CNT)을 포함할 수 있다. 일례로, 제1 활성 영역(ACT1) 및 제3 활성 영역(ACT3)은 게이트 라인(GL)과 교차하는 방향으로 연속성 있는 패턴을 가지고 연장될 수 있다. 복수의 컨택(CNT)은 게이트 라인(GL) 및/또는 활성 영역들(ACT1, ACT3)과 복수의 하부 메탈 배선들(ML)을 전기적으로 연결할 수 있다.
한편, 반도체 장치(1)는 게이트 라인(GL) 및 활성 영역들(ACT1, ACT3)로부터 복수의 트랜지스터를 제공할 수 있다. 전술한 바와 같이 각각의 트랜지스터의 채널 영역(CH1, CH3) 상부에는 하부 메탈 배선(ML)이 배치되지 않을 수 있다. 이에 따라, 플라즈마 데미지로부터 트랜지스터를 보호하기 위한 안테나 소자(AD)는 반도체 장치(1)의 일측면에 배치될 수 있다. 안테나 소자(AD)는 하부 메탈 배선(ML) 및 컨택(CNT)에 의해 반도체 장치(1)와 전기적으로 연결될 수 있다. 일례로, 반도체 장치(1)는 복수의 트랜지스터가 제공되는 제1 영역(A1)과 안테나 소자(AD)가 배치되는 제2 영역(A2)을 포함할 수 있다. 제2 영역(A2)은 안테나 소자(AD)의 사용을 위해 추가적으로 필요한 면적일 수 있고, 이로 인해 반도체 칩의 크기가 증가하고 하부 메탈 배선(ML)의 배치 자유도가 감소할 수 있다.
도 1에 도시된 일반적인 반도체 장치(1)에서, 게이트 라인(GL)은 제1 방향, 예컨대 y 방향으로 연장될 수 있다. 도 1에는 하나의 게이트 라인(GL)만이 도시되어 있으나, 이에 한정되지 않고, 일반적인 반도체 장치(1)는 복수의 게이트 라인들을 포함할 수 있다. 또한, 도 1에 도시된 반도체 장치(1)의 특징은 상기 복수의 게이트 라인들 중 적어도 일부에서 나타날 수 있다. 한편, 복수의 게이트 라인들은 서로 다른 형태를 가질 수 있고, 그 중 일부는 주변의 다른 반도체 장치들과의 구분 및/또는 레이아웃 상 필요에 따라 배치되는 더미 게이트 라인일 수도 있다. 다만, 공정 과정에 따라 게이트 라인(GL)의 두께, 배치, 및 형태는 도 1에 도시된 반도체 장치(1)에 한정되지 않을 수 있다.
도 1에 도시된 반도체 장치(1)에서, 활성 영역들(ACT1, ACT3)의 적어도 일부는 게이트 라인(GL)에 중첩하도록 배치될 수 있다. 일례로, 각각의 활성 영역들(ACT1, ACT3)은 게이트 라인(GL)이 연장되는 제1 방향에서 이격되도록 배치될 수 있다. 한편, 활성 영역들(ACT1, ACT3)과 게이트 라인(GL)이 중첩되는 영역에 기초하여 각각 트랜지스터들이 제공될 수 있다. 일례로, 활성 영역들(ACT1, ACT3)과 게이트 라인(GL)이 중첩되는 영역은 트랜지스터들의 채널 영역(CH1, CH3)을 포함할 수 있다. 일례로, 도 1에 도시된 반도체 장치(1)는 1개의 게이트 라인(GL)과 2개의 활성 영역들(ACT1, ACT3)을 포함할 수 있고, 이로부터 2개의 트랜지스터를 제공할 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않을 수 있다.
복수의 하부 메탈 배선들(ML)은 활성 영역들(ACT1, ACT3)과 게이트 라인(GL)의 상부에서 소정의 제1 높이에 배치되는 배선들로, y 방향으로 연장될 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 복수의 하부 메탈 배선들(ML)의 연장 방향은 실시예에 따라 상이할 수 있다. 일례로, 안테나 소자(AD)에 연결되는 하부 메탈 배선(ML)의 적어도 일부는 제1 방향과 수직한 제2 방향으로 연장될 수 있다. 한편, 복수의 하부 메탈 배선들(ML)이 배치되는 제1 높이보다 큰 제2 높이에는 전원 라인(PL)들이 배치될 수 있다. 복수의 하부 메탈 배선들(ML) 중 적어도 일부는 컨택을 통해 전원 라인(PL)들과 연결될 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않을 수 있다.
전원 라인(PL)들은 도 1에 도시된 반도체 장치(1)에 서로 다른 제1 전압 및 제2 전압을 각각 공급할 수 있으며, 복수의 컨택(CNT)을 통해 활성 영역들(ACT1, ACT3) 상에 형성된 소스/드레인 영역들과 전기적으로 연결될 수 있다. 일례로, 하이 파워 전원 라인은 제1 전압을 공급하고, 로우 파워 전원 라인은 제1 전압보다 낮은 제2 전압을 공급할 수 있다. 일례로, 제1 전압은 전원 전압일 수 있고, 제2 전압은 접지 전압일 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않을 수 있다.
도　2는 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃도이고, 도　3은 본 발명의 일 실시예에 따른 반도체 장치를 간단하게 나타낸 회로도이다.
일반적으로 반도체 칩의 제조 과정에서 플라즈마 데미지로 인한 트랜지스터 손상을 방지하기 위해 안테나 소자를 부착할 것인지 여부는, 트랜지스터의 채널 영역의 면적과 이와 연결된 메탈 배선의 면적으로부터 결정될 수 있다. 일례로, 안테나 룰(Antenna Rule)에 의하면, 메탈 배선 면적의 합과 채널 영역 면적의 합의 비율이 허용된 값 이내에 있지 않은 경우, 반도체 장치에는 안테나 소자가 배치될 수 있다. 일례로, 메탈 배선 면적의 합과 채널 영역 면적의 합의 비는 안테나 비(Antenna Ratio, A/R)로 정의될 수 있다. 안테나 룰에 따라 배치된 안테나 소자는 축적된 플라즈마 전하를 방출시킬 수 있으며, 안테나 소자가 없는 경우 반도체 장치에는 불량이 발생할 수 있다.
안테나 비의 분모, 분자에 각각 포함된 면적의 합의 크기는 전기적으로 연결된 네트워크를 기준으로 합산하여 계산할 수 있다. 일례로, 메탈 배선 면적의 합은 안테나 비를 측정하고자 하는 대상 레이어까지 공정이 진행되었다고 가정하고 전기적으로 연결된 네트워크의 면적을 합산하여 계산할 수 있다. 일례로, 레이어가 낮은 레벨부터 순서대로 M0, M1, M2 등의 레벨을 가질 때, 안테나 비를 측정하고자 하는 대상 레이어의 레벨이 M0인 경우, 메탈 배선 면적의 합은 M0 이하의 레벨을 갖는 메탈 배선들의 면적의 합일 수 있다. 한편, 안테나 비를 측정하고자 하는 대상 레이어의 레벨이 M1인 경우, 메탈 배선 면적의 합은 M1 이하의 레벨을 갖는 메탈 배선들의 면적의 합일 수 있고, 이는 레벨이 M0인 메탈 배선들을 포함할 수 있다. 다만, 메탈 배선 면적의 합을 계산하기 위해 필요한 값은 각 레벨에 배치되는 메탈 배선의 면적만으로 한정되는 것은 아니고, 각 레이어의 메탈 배선들을 연결하기 위한 컨택들의 면적을 포함할 수 있다.
도 2는 도 1에 도시된 안테나 소자(AD)를 포함하는 반도체 장치(1)의 문제점을 해결하기 위해, 안테나 소자(AD) 대신 추가 트랜지스터를 제공하는 반도체 장치(2)를 설명하기 위한 도면일 수 있다. 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(2)는 안테나 소자(AD)를 사용한 반도체 장치(1)와 비교하여 제2 영역(A2)을 추가로 사용하지 않고, 제1 영역(A1)의 빈 공간에 추가 트랜지스터를 제공할 수 있다. 본 발명의 일 실시예에 따른 반도체 장치(2)는 도 1에 도시된 반도체 장치(1)와 유사하게 게이트 라인(GL), 제1 활성 영역(ACT1), 제3 활성 영역(ACT3), 복수의 하부 메탈 배선들(ML), 및 복수의 컨택(CNT)을 포함할 수 있다. 다만, 본 발명의 일 실시예에 따른 반도체 장치(2)와 비교했을 때, 게이트 라인(GL)의 연장된 길이가 다를 수 있고, 연장된 게이트 라인(GL)과 중첩되는 제2 활성 영역(ACT2)을 더 포함할 수 있으며, 전술한 바와 같이 안테나 소자를 포함하는 제2 영역이 필요하지 않다는 등의 특징이 있을 수 있다. 한편, 본 발명의 일 실시예에 따른 반도체 장치(2)에서, 복수의 하부 메탈 배선들(ML)은 M0의 레벨을 갖는 레이어에 배치될 수 있으며, 전원 라인(PL)들은 M1의 레벨을 갖는 레이어에 배치될 수 있다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(2)는 인버터를 포함할 수 있다. 인버터는 1개의 PMOS 트랜지스터(TR1)와 1개의 NMOS 트랜지스터(TR2)를 포함할 수 있고, 상기 트랜지스터들(TR1, TR2)은 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬로 배치될 수 있다. 인버터에 포함된 트랜지스터들(TR1, TR2) 각각의 게이트는 서로 연결되어 입력 노드(IN)를 제공할 수 있다. 한편, 인버터에 포함된 트랜지스터들(TR1, TR2) 각각의 소스/드레인 영역들 중 하나는 서로 연결되어 출력 노드(OUT)를 제공할 수 있다. 인버터는 입력 노드(IN)로 입력된 입력 신호를 반전시켜 출력 노드(OUT)로 출력할 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 본 발명의 일 실시예에 따른 반도체 장치(2)는 플라즈마 데미지로부터 트랜지스터를 보호할 필요가 있는 모든 반도체 장치를 포함할 수 있다.
도 2 및 도 3을 함께 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(2)는 게이트 라인(GL)과 제1 활성 영역(ACT1)이 중첩하는 제1 채널 영역(CH1), 및 게이트 라인(GL)과 제3 활성 영역(ACT3)이 중첩하는 제3 채널 영역(CH3)을 포함할 수 있다. 반도체 장치(2)는 제1 채널 영역(CH1) 및 제3 채널 영역(CH3)에 각각 기초하여 복수의 제1 트랜지스터들과 복수의 제3 트랜지스터들을 제공할 수 있다. 일례로, 복수의 제1 트랜지스터들 및 복수의 제3 트랜지스터들은 반도체 장치(2)의 동작과 관련된 일반적인 트랜지스터를 포함할 수 있다. 일례로, 복수의 제1 트랜지스터는 PMOS 트랜지스터(TR1)를 포함할 수 있고, 복수의 제3 트랜지스터는 NMOS 트랜지스터(TR2)를 포함할 수 있다. 한편, 반도체 장치(2)의 제조 과정에서 트랜지스터들은 플라즈마 데미지에 의해 손상될 수 있고, 반도체 장치(2)는 이를 포함하는 반도체 칩의 불량을 방지하기 위한 구성을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치(2)는 크기 조절이 어려운 하부 메탈 배선(ML)은 그대로 유지한 채, 게이트 라인(GL)과 제2 활성 영역(ACT2)을 활용하여 제2 채널 영역(CH2)을 추가로 제공할 수 있다. 추가로 제공된 제2 채널 영역(CH2)은 채널 영역 면적의 합을 증가시키고, 안테나 비를 감소시킬 수 있다. 다시 말해, 안테나 비를 감소시킴으로써, 안테나 소자 없이 트랜지스터를 플라즈마 데미지로부터 보호하도록 할 수 있다. 일례로, 본 발명의 일 실시예에 따른 반도체 장치(2)에서, 제2 채널 영역(CH2)을 추가함으로써 안테나 비는 약 0.4 이상 400 이하의 값을 가질 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 추가된 제2 채널 영역(CH2)의 면적 및/또는 반도체 장치(2)의 레이아웃에 따라 안테나 비는 달라질 수 있다. 나아가, 본 발명의 일 실시예에 따른 반도체 장치(2)는 안테나 소자의 배치가 필요하지 않아 반도체 칩의 크기를 줄일 수 있고, 하부 메탈 배선(ML)의 배치 자유도를 개선할 수 있다.
일례로, 제2 채널 영역(CH2)은 제1 방향으로 연장된 게이트 라인(GL)의 적어도 일부와 제2 활성 영역(ACT2)이 중첩된 영역일 수 있다. 제2 활성 영역(ACT2)은 활성 영역들(ACT1, ACT3)과 제1 방향에서 이격되어 배치될 수 있으며, 제1 영역(A1)의 빈 공간에 배치될 수 있다. 따라서 도 1에 도시된 안테나 소자(AD)를 포함하는 반도체 장치(1)가 안테나 소자(AD)를 배치하기 위한 제2 영역(A2)을 필요로 했던 것과 달리, 추가되는 면적 없이 안테나 비 자체를 개선함으로써 플라즈마 데미지로부터 트랜지스터를 보호할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치(2)에서, 활성 영역들(ACT1, ACT3)은 각각 서로 다른 도전형으로 도핑된 불순물을 포함할 수 있다. 일례로, 제1 활성 영역(ACT1)은 제1 도전형 불순물을 포함할 수 있고, 제3 활성 영역(ACT3)은 제1 도전형과 다른 제2 도전형 불순물을 포함할 수 있다. 한편, 제2 활성 영역(ACT2)은 가까이 배치된 활성 영역(ACT1)과 동일한 제1 도전형 불순물을 포함할 수 있다. 일례로, 제1 도전형은 n형일 수 있고, 제2 도전형은 p형일 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 제2 활성 영역(ACT2)이 제공되는 위치에 따라 제2 활성 영역(ACT2)에 포함된 불순물의 도전형은 다를 수도 있다.
한편, 추가된 제2 활성 영역(ACT2) 상에는 제1 활성 영역(ACT1) 및 제3 활성 영역(ACT3)과 마찬가지로 소스/드레인 영역이 형성될 수 있다. 다만, 제2 활성 영역(ACT2) 상에 형성된 소스/드레인 영역은 플로팅(floating)될 수 있다. 다시 말해, 제2 활성 영역(ACT2)에 형성된 소스/드레인 영역은 전기적 신호는 물론, 전원 전압 또는 접지 전압도 인가되지 않을 수 있다. 일례로, 복수의 하부 메탈 배선들(ML)운 제2 활성 영역(ACT2)과 전기적으로 분리될 수 있다. 반면, 복수의 하부 메탈 배선들(ML) 중 적어도 하나는 제1 활성 영역(ACT1)과 직접 연결될 수 있다. 또한, 본 발명의 일 실시예에 따른 반도체 장치(2)는 복수의 하부 메탈 배선들(ML) 중 적어도 하나를 통해 게이트 라인(GL)에 신호를 인가할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치(2)에서, 제2 활성 영역(ACT2)에 기초하여 추가된 제2 채널 영역(CH2)은 제2 트랜지스터의 채널 영역일 수 있다. 제2 활성 영역(ACT2)의 소스/드레인 영역이 플로팅됨에 따라, 제2 트랜지스터는 더미 트랜지스터로 동작할 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 실시예들에 따라 제2 활성 영역(ACT2) 및 소스/드레인 영역의 구조적 특징은 물론, 게이트 라인(GL)과 제2 채널 영역(CH2)의 구조적 특징도 달라질 수 있다. 다양한 특징을 갖는 실시예들에 대한 설명은 후술하기로 한다.
도　4 내지 도 6는　본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 4 내지 도 6에서는 도 2에 도시된 반도체 장치(2)를 각각 절단선 Ⅰ-Ⅰ`, Ⅱ-Ⅱ`, 및 Ⅲ-Ⅲ`를 따라서 절단한 단면들을 예시적으로 도시한다. 설명의 편의를 위하여, 도 4 내지 도 6에서는 반도체 장치(2)의 주요 구성요소들만을 도시하였다. 일례로, 도 4 내지 도 6에는 레벨이 M1인 레이어까지 도시하였으나, 이에 한정되지 않을 수 있다. 또한, 도시된 주요 구성요소들 및 메탈 배선들의 배치는 일 실시예에 불과할 뿐 한정되지 않을 수 있다.
도 4 내지 도 5를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(100)는 기판(101), 활성 영역들(ACT1, ACT2, ACT3), 소자분리층(110), 소스/드레인 영역들(120), 하부 층간 절연층(130), 게이트 절연층(142), 게이트 전극층(145), 게이트 캡핑층(148), 상부 층간 절연층(150), 복수의 컨택(CNT), 및 복수의 메탈 배선(ML)을 포함할 수 있다. 일례로, 복수의 컨택(CNT)은 활성 컨택, 게이트 컨택 및 하부 비아 등을 포함할 수 있다. 게이트 라인(GL)의 단면은 게이트 절연층(142), 게이트 전극층(145), 게이트 캡핑층(148)을 포함할 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 반도체 장치(100) 및 그에 포함된 게이트 라인(GL)의 구성은 도시된 바와 다를 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 4족 반도체, 3족-5족 화합물 반도체 또는 2족-6족 화합물 반도체를 포함할 수 있다. 예를 들어, 4족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다. 기판(101)은 N 웰 영역(NWELL)과 같은 도핑 영역들을 포함할 수 있다.
소자분리층(110)은 기판(101)에서 활성 영역들(ACT1, ACT2, ACT3)을 정의할 수 있다. 소자분리층(110)은 예를 들어, 쉘로우 트랜치 소자분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 도 4에 도시된 것과 같이, 소자분리층(110)은 인접하는 활성 영역들(ACT1, ACT2, ACT3)의 사이에서 기판(101)의 하부로 더 깊게 연장되는 영역을 포함할 수 있으나, 이에 한정되지는 않는다. 소자분리층(110)은 절연 물질로 이루어질 수 있으며, 예를 들어, 산화물, 질화물 또는 그들의 조합을 포함할 수 있다.
활성 영역들(ACT1, ACT2, ACT3)은 기판(101) 내에서 소자분리층(110)에 의해 정의되며, 제2 방향, 예를 들어 x 방향으로 연장되도록 배치될 수 있다. 게이트 라인(GL)의 양측에서는 활성 영역들(ACT1, ACT2, ACT3) 상에 소스/드레인 영역들(120)이 배치될 수 있다. 실시예들에 따라, 활성 영역들(ACT1, ACT2, ACT3)은 불순물들을 포함하는 도핑 영역들을 가질 수 있다. 일례로, 활성 영역들(ACT1, ACT2, ACT3)은 소스/드레인 영역들(120)과 접촉하는 영역에서 소스/드레인 영역들(120)로부터 확산된 불순물들을 포함할 수 있다. 다만, 활성 영역들(ACT1, ACT2, ACT3)은 도시된 바와 같이 평탄한 상면을 갖는 구조로 한정되지 않을 수 있다.
소스/드레인 영역들(120)은 에피택셜층으로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 또는 실리콘 카바이드(SiC)를 포함할 수 있다. 또한, 소스/드레인 영역들(120)은 비소(As) 및/또는 인(P)과 같은 불순물들을 더 포함할 수 있다. 예시적인 실시예들에서, 소스/드레인 영역들(120)은 서로 다른 농도의 원소 및/또는 도핑 원소를 포함하는 복수의 영역들을 포함할 수 있다.
게이트 라인(GL)은 활성 영역들(ACT1, ACT2, ACT3)의 상부에서 활성 영역들(ACT1, ACT2, ACT3)과 중첩하여 y 방향으로 연장되도록 배치될 수 있다. 게이트 라인(GL)과 중첩되는 활성 영역들(ACT1, ACT2, ACT3)에는 트랜지스터들 각각의 채널 영역이 제공될 수 있다. 게이트 라인(GL)의 단면은 게이트 절연층(142), 게이트 전극층(145), 게이트 스페이서층들, 및 게이트 캡핑층(148)을 포함할 수 있다. 다만, 각 트랜지스터들에 포함되는 게이트 라인(GL)의 형태 및 구성은 도시된 바로 한정되지 않을 수 있다.
일례로, 게이트 절연층(142)은 복수의 층으로 구성되거나, 게이트 전극층(145)의 측면 상으로 연장되도록 배치될 수도 있다. 게이트 절연층(142)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다.
게이트 전극층(145)은 도전성 물질을 포함할 수 있으며, 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 게이트 전극층(145)은 2개 이상의 다중층으로 구성될 수도 있다. 게이트 전극층(145)은 반도체 장치(100)의 회로에 따라, 적어도 일부의 인접하는 트랜지스터들 사이에서 y 방향을 따라 서로 분리되도록 배치될 수도 있다. 예를 들어, 게이트 전극층(145)은 별도의 게이트 분리층에 의해 분리될 수 있다.
게이트 스페이서층들은 게이트 전극층(145)의 양 측면에 배치될 수 있다. 게이트 스페이서층들은 소스/드레인 영역들(120)과 게이트 전극층(145)을 절연시킬 수 있다. 게이트 스페이서층들은 실시예들에 따라 다층 구조로 이루어질 수도 있다. 게이트 스페이서층들은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다. 게이트 스페이서층들은 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
게이트 캡핑층(148)은 게이트 전극층(145)의 상부에 배치될 수 있으며, 게이트 전극층(145)과 게이트 스페이서층들에 의해 각각 하면 및 측면들이 둘러싸일 수 있다. 게이트 캡핑층(148)은 예를 들어, 산화물, 질화물 및 산질화물로 이루어질 수 있다.
하부 층간 절연층(130)은 소스/드레인 영역들(120) 및 게이트 라인(GL)을 덮도록 배치될 수 있다. 하부 층간 절연층(130)은, 예를 들어, 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있으며, 저유전율 물질을 포함할 수 있다.
복수의 컨택(CNT)은 하부 층간 절연층(130)을 관통하여 소스/드레인 영역들(120)과 연결되거나, 하부 층간 절연층(130) 및 게이트 캡핑층(148)을 관통하여 게이트 전극층(145)과 연결될 수 있으며, 소스/드레인 영역들(120) 및 게이트 전극층(145)에 전기적인 신호를 인가할 수 있다. 복수의 컨택(CNT)은 소스/드레인 영역들(120)을 소정 깊이로 리세스하도록 배치될 수 있으나, 이에 한정되지는 않는다. 복수의 컨택(CNT)은 도전성 물질, 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 실시예들에 따라, 복수의 컨택(CNT)은 외표면을 따라 배치되는 배리어 금속층을 포함할 수 있다. 또한, 실시예들에 따라, 복수의 컨택(CNT)은 소스/드레인 영역들(120) 및 게이트 전극층(145)과 접하는 계면에 배치되는 실리사이드층과 같은 금속-반도체층을 더 포함할 수 있다.
상부 층간 절연층(150)은 복수의 컨택(CNT)을 덮으며, 하부 비아, 및 복수의 메탈 배선(ML)과 동일한 레벨에 배치될 수 있다. 상부 층간 절연층(150)은 레벨이 서로 다른 제1 내지 제3 절연층들을 포함할 수 있다. 상부 층간 절연층(150)은 실리콘 산화물 또는 저유전율 물질로 형성될 수 있다. 상부 층간 절연층(150)은, 예를 들어 SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다. 상부 층간 절연층(150)들 각각의 하면에는 하부 비아 및 복수의 메탈 배선(ML) 등의 형성을 위한 식각 공정에서 식각을 정지시키는 식각 정지층들이 배치될 수 있다. 식각 정지층들은 고유전율 물질을 포함할 수 있으며, 예를 들어, 실리콘 질화물 또는 알루미늄 산화물을 포함할 수 있다.
도 4 내지 도 5에 도시된 반도체 장치(100)는 M1의 레벨을 갖는 레이어까지 도시되어 있으나, 이에 한정되지 않을 수 있다. 일례로, 반도체 장치(100)는 하부 비아, 제1 배선 라인들, 제1 비아, 및 제2 배선 라인들 등을 포함할 수 있으며, 하부로부터 순차적으로 적층되어 배치될 수 있다. 하부로부터 상부로 적층되는 제1 배선 라인들 및 제2 배선 라인들은, 상부에 배치될수록 상대적으로 큰 두께를 가질 수 있으나, 이에 한정되지는 않는다. 상기 배선 구조물은 각각 도전성 물질을 포함할 수 있다. 예를 들어, 상기 배선 구조물은 각각 알루미늄(Al), 구리(Cu), 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(100)에서, 제2 활성 영역(ACT2)의 일 단면은 제1 활성 영역(ACT1)의 일 단면과 그 모양이 다를 수 있다. 일례로, 제2 활성 영역(ACT2)의 상부에는 활성 컨택이 배치되지 않을 수 있다. 다시 말해, 제2 활성 영역(ACT2)은 플로팅된 영역일 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 실시예들에 따라 제2 활성 영역(ACT2)의 상부에는 플로팅된 활성 컨택이 배치될 수도 있다.
도　7 내지 도 21은　본 발명의 일 실시예들에 따른 반도체 장치의 레이아웃도이다.
본 발명의 일 실시예들에 따른 반도체 장치들의 효과는 제2 채널 영역(CH2)의 면적에 의해 결정될 수 있다. 일례로, 제2 채널 영역(CH2)의 면적은 제1 채널 영역(CH1)의 면적과 다를 수 있다. 일례로, 제2 채널 영역(CH2)의 면적은 제1 채널 영역(CH1)의 면적보다 작을 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않을 수 있고, 제2 채널 영역(CH2)의 면적은 연장된 게이트 라인(GL), 제2 활성 영역(ACT2), 및 연장된 게이트 라인(GL)과 제2 활성 영역(ACT2)이 중첩되는 제2 채널 영역(CH2)의 형태에 의해 결정될 수 있다. 한편, 연장된 게이트 라인(GL), 제2 활성 영역(ACT2), 및 연장된 게이트 라인(GL)과 제2 활성 영역(ACT2)이 중첩되는 제2 채널 영역(CH2)의 형태는 도 2에 도시된 일 실시예에 한정되지 않고, 다양한 구조를 가질 수 있다. 일례로, 제2 채널 영역(CH2)은 사각형뿐만 아니라 삼각형, 및 기타 도형 등 다양한 구조를 가질 수 있다.
도 7 내지 도 21은 다양한 형태의 실시예들을 설명하기 위한 도면들일 수 있다.
우선, 도 7 및 도 8을 참조하면, 본 발명의 일 실시예들에 따른 반도체 장치들(3, 4)에서, 연장되는 게이트 라인(GL)이 길이는 한정되지 않을 수 있다. 일례로, 도 2에 도시된 반도체 장치(2)에 포함된 게이트 라인(GL)은 추가된 제2 활성 영역(ACT2)의 하단보다 제1 방향으로 더 연장될 수 있다. 반면, 도 7 및 도 8에 도시된 반도체 장치들(3, 4)에 포함된 게이트 라인(GL)은 제1 방향으로 제2 활성 영역(ACT2)의 하단에 미치지 못할 정도로 연장되거나, 제2 활성 영역(ACT2)의 하단까지 연장될 수 있다. 이 때, 연장된 게이트 라인(GL)의 경계는 제2 채널 영역(CH2)의 경계가 될 수 있다. 다시 말해, 동일한 제2 활성 영역(ACT2)에 대하여, 도 2에 도시된 반도체 장치(2)와 같이 게이트 라인(GL)이 제2 활성 영역(ACT2)의 하단보다 더 연장되거나, 또는 도 8에 도시된 반도체 장치(4)와 같이 게이트 라인(GL)이 제2 활성 영역(ACT2)의 하단까지 연장되는 경우, 제2 채널 영역(CH2)의 면적이 최대가 될 수 있다. 제2 채널 영역(CH2)의 면적이 최대가 되면, 반도체 장치의 안테나 비를 최소화할 수 있어 안테나 소자가 없더라도 플라즈마 데미지로부터 반도체 장치에 포함된 트랜지스터를 보호할 수 있다.
일례로, 도 7 및 도 8에 도시된 반도체 장치들(3, 4)에서, 제2 활성 영역(ACT2)의 제1 방향 길이는 H일 수 있다. 한편, 도 7에 도시된 제2 채널 영역(CH2)의 제1 방향 길이는 Y1일 수 있고, 도 2 및 도 8에 도시된 제 2 채널 영역(CH2)의 제1 방향 길이는 Y2일 수 있다. 일례로, Y1은 H보다 작은 값을 가질 수 있고, Y2는 H와 실질적으로 동일한 값일 수 있다.
전술한 바와 같이, 제1 활성 영역(ACT1) 및 제3 활성 영역(ACT3)의 상부에는 각각 제1 활성 영역(ACT1) 및 제3 활성 영역(ACT3)의 소스/드레인 영역에 신호를 인가하기 위한 복수의 컨택(CNT)이 배치될 수 있다. 복수의 컨택(CNT)은 활성 컨택 및 하부 비아를 포함할 수 있다. 한편 도 9 및 도 10을 참조하면, 게이트 라인(GL)을 중심으로 제2 활성 영역(ACT2)의 양측 상부에는, 활성 컨택과 모양이 동일한 적어도 하나의 플로팅 컨택(FCNT)이 배치될 수 있다. 일례로, 제2 활성 영역(ACT2)의 일부 영역에는 소스/드레인 영역이 형성될 수 있고, 소스/드레인 영역 중 적어도 하나의 영역의 상부에는 플로팅된 활성 컨택이 배치될 수 있다. 플로팅 컨택(FCNT)은 복수의 하부 메탈 배선들(ML)과 전기적으로 분리될 수 있다. 다만, 도 9 및 도 10에 도시된 반도체 장치들(5, 6)에서 플로팅 컨택(FCNT)의 배치 및 형태는 일 실시예에 불과할 뿐 한정되지 않을 수 있다.
플로팅 컨택(FCNT)의 유무는 반도체 장치들(5, 6)의 공정상 편의 및/또는 다른 구성들과의 배치를 고려하여 결정될 수 있다. 일례로, 컨택으로 인해 제2 활성 영역(ACT2)이 하부 메탈 배선(ML)과 연결된다는 등의 문제가 없는 경우, 제2 활성 영역(ACT2)에는 제1 활성 영역(ACT1)과의 구별 없이 컨택이 배치될 수 있다. 이 때, 제2 활성 영역(ACT2) 상에 배치된 컨택은 플로팅 컨택(FCNT)일 수 있다. 반면, 컨택으로 인해 제2 활성 영역(ACT2)이 하부 메탈 배선(ML)과 연결된다는 등의 문제가 있는 경우, 제2 활성 영역(ACT2)의 적어도 일부 영역에는 컨택이 배치되지 않을 수 있다.
한편, 제2 채널 영역(CH2)의 크기 및 모양은 복수의 제1 채널 영역(CH1, CH3) 각각의 크기 및 모양과 다를 수 있다. 일례로, 제2 채널 영역(CH2)의 크기 및 모양은 연장된 게이트 라인(GL)의 모양 및/또는 게이트 라인(GL)의 연장 방향 등에 의해 결정될 수 있다. 도 11 내지 도 18은 게이트 라인(GL)의 연장 모양 및 연장 방향과 관련된 일 실시예들을 설명하기 위한 도면일 수 있다. 게이트 라인(GL)은 기본적으로 제1 방향으로 연장될 수 있다. 다만, 이에 한정되지 않고 게이트 라인(GL)은 제2 활성 영역(ACT2)과 중첩되는 영역에서 제2 방향으로도 연장될 수 있다. 또한, 게이트 라인(GL)은 제1 방향 성분 및 제2 방향 성분을 모두 포함하는 제3 방향으로 연장될 수도 있다. 또한, 제2 채널 영역(CH2)은 플로팅된 제2 활성 영역(ACT1)에 기초하여 제1 채널 영역(CH1)과 분리되어 제공되는 한, 도시된 일 실시예들에 한정되지 않을 수 있다.
도 11 내지 도 14를 참조하면, 본 발명의 일 실시예들에 따른 반도체 장치들(7-10)에 포함된 게이트 라인(GL)은 다양한 모양을 가지고 연장될 수 있다. 일례로, 게이트 라인(GL)의 적어도 일부는 제1 채널 영역(CH1)과 제2 채널 영역(CH2)의 제2 방향에서 서로 다른 길이를 가질 수 있다. 예를 들어, 제1 채널 영역(CH1)의 제2 방향 길이는 W일 수 있다. 한편, 도 11 내지 도 14에 도시된 반도체 장치들(7-11)에서, 제2 채널 영역(CH2)에 포함된 게이트 라인(GL)의 어느 한 지점에서의 제2 방향 길이는 각각 W1, W2, W3, 및 W4일 수 있다. 연장된 게이트 라인(GL)의 제2 방향 길이는 공정 조건 및 다른 구성들과의 배치를 고려하여 결정될 수 있다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(7)에서, 연장된 게이트 라인(GL)은 제2 방향에서 길이가 감소할 수 있다. 일례로, 제2 채널 영역(CH2)의 어느 한 지점에서의 제2 방향 길이인 W1은 제1 채널 영역(CH1)의 제2 방향 길이인 W보다 작은 값일 수 있다. 한편, 도 11에 도시된 바와 같이, 제2 채널 영역(CH2)의 다른 지점에서의 제2 방향 길이는 W1이 아닌 다른 값을 가질 수도 있다. 다만, 이는 일 실시예에 불과할 뿐 이에 한정되지 않을 수 있다.
도 12 및 도 13을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치들(8, 9)에서, 연장된 게이트 라인(GL)은 제2 방향에서 길이가 증가할 수 있다. 일례로, 제2 채널 영역(CH2)의 어느 한 지점에서의 제2 방향 길이인 W2 및 W3는 제1 채널 영역(CH1)의 제2 방향 길이인 W보다 큰 값일 수 있다. 한편, 도 12에 도시된 바와 같이, 제2 채널 영역(CH2)의 다른 지점에서의 제2 방향 길이는 W2가 아닌 다른 값을 가질 수도 있다. 또한 도 13에 도시된 바와 같이, 제2 채널 영역(CH2) 전체에서 연장된 게이트 라인(GL)의 제2 방향 길이는 W3일 수도 있다.
또한, 도 14를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(10)에서, 연장된 게이트 라인(GL)은 제2 방향에서 제2 활성 영역(ACT2)과 동일한 길이를 가질 수도 있다. 이 때, 연장된 게이트 라인(GL)의 제2 방향 길이 및 제2 활성 영역(ACT2)의 제2 방향 길이는 W4일 수 있다. 일례로, 제2 채널 영역(CH2)의 면적은 제2 활성 영역(ACT2)의 면적과 동일할 수 있다. 일 실시예에 따른 연장된 게이트 라인(GL)을 이용하여 제2 채널 영역(CH2)의 면적을 극대화할 수 있으나, 이는 일 실시예에 불과할 뿐 한정되지 않고, 게이트 라인(GL)의 모양은 반도체 장치의 전체적인 레이아웃을 고려하여 결정될 수 있다.
도 15 내지 도 18을 참조하면, 본 발명의 일 실시예들에 따른 반도체 장치들(11-14)에 포함된 게이트 라인(GL)의 연장 방향은 한정되지 않을 수 있다. 일례로, 게이트 라인(GL)의 적어도 일부는 제1 방향이 아닌 다른 방향으로 연장될 수 있다. 일례로, 제2 채널 영역(CH2)의 상부에서, 게이트 라인(GL)의 적어도 일부 영역은, 제1 방향 및 제2 방향과 다르고 반도체 기판의 상면에 평행한 일 방향을 따라 연장될 수 있다. 다시 말해, 연장된 게이트 라인(GL)은 x 방향 및 y 방향을 축으로 했을 때 사선 형태를 가질 수 있다. 사선 형태로 연장된 게이트 라인(GL)을 이용함으로써, 본 발명의 일 실시예들에 따른 반도체 장치들(11-14)은 하부 메탈 배선(ML)의 배치 자유도를 향상시킬 수 있다. 다만, 게이트 라인(GL)의 연장 방향과 관련된 도 15 내지 도 18의 반도체 장치들(11-14)은 일 실시예들에 불과할 뿐 한정되지 않을 수 있다.
도 15를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(11)에서, 게이트 라인(GL)은 소정의 방향으로 연장될 수 있다. 한편, 도 16에 도시된 반도체 장치(12)와 같이 게이트 라인(GL)의 연장 방향이 연장 도중 변화할 수도 있다. 일례로, 제2 활성 영역(ACT2)과 중첩되는 일부 영역에서 소정의 방향으로 연장되는 게이트 라인(GL)은 소정의 방향과 다른 일 방향으로 더 연장될 수 있다.
또한, 일 실시예들에 따라 게이트 라인(GL)은 제2 방향 길이가 변화하면서 사선 형태로 연장될 수 있다. 도 17을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(13)에서, 게이트 라인(GL)은 제2 방향 길이가 점점 커지도록 연장될 수 있다. 일례로, 제2 채널 영역(CH2)의 상부에서 게이트 라인(GL)은, 제2 방향에서 제1 폭을 갖는 제1 영역 및 제1 폭과 다른 제2 폭을 갖는 제2 영역을 포함할 수 있다. 일례로, 제1 폭은 W5일 수 있고, 제2 폭은 W6일 수 있으며, W5는 W6보다 작은 값일 수 있다.
반면, 도 18을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(14)에서, 게이트 라인(GL)은 제2 방향 길이가 점점 작아지도록 연장될 수도 있다. 일례로, 제2 채널 영역(CH2)의 상부에서 게이트 라인(GL)은, 제2 방향에서 제1 폭을 갖는 제1 영역 및 제1 폭과 다른 제2 폭을 갖는 제2 영역을 포함할 수 있다. 일례로, 제1 폭은 W7일 수 있고, 제2 폭은 W8일 수 있으며, W7는 W8보다 큰 값일 수 있다. 다만, 도 17 및 도 18에 도시된 반도체 장치들(13, 14)은 일 실시예들에 불과할 뿐 한정되지 않고, 실시예에 따라 게이트 라인(GL)의 제2 방향 길이는 다양한 방법으로 변화할 수 있다.
도 19 내지 도 21을 참조하면, 일 실시예들에 따라 반도체 장치에 포함된 제2 활성 영역(ACT2)의 크기는 달라질 수 있다. 제2 활성 영역(ACT2)의 크기는 공정 과정 및 주변 구성들과의 관계를 고려하여 결정될 수 있으며, 실시예에 따라 제2 활성 영역(ACT2)의 크기가 제2 채널 영역(CH2)의 크기를 결정할 수도 있다. 본 발명의 일 실시예들에 따른 반도체 장치들(15, 16, 17)은 모두 동일한 길이만큼 동일한 모양으로 연장된 게이트 라인(GL)을 포함할 수 있다. 일례로, 반도체 장치들(15, 16, 17)에 각각 포함된 게이트 라인(GL)은 도 2에 도시된 반도체 장치(2)에 포함된 게이트 라인(GL)과 실질적으로 동일할 수 있다. 또한, 반도체 장치들(15, 16, 17)과 도 2에 도시된 반도체 장치(2)는 실질적으로 동일한 면적 및 형태를 갖는 제2 채널 영역(CH2)을 포함할 수 있다.
도 19 내지 도 21을 참조하면, 본 발명의 일 실시예들에 따른 반도체 장치들(15, 16, 17)에 포함된 제2 활성 영역(ACT2)의 제2 방향 길이는 제1 활성 영역(ACT1)과 다를 수 있다. 일례로, 제2 활성 영역(ACT2)의 제2 방향 길이는 제1 활성 영역(ACT1)보다 작을 수 있다. 제2 방향에서, 제2 활성 영역(ACT2)이 제공되지 않은 부분은 STI 공정에 의해 분리된 영역일 수 있다. 일례로, 제2 활성 영역(ACT2)이 제공되지 않은 부분은 STI 영역으로 정의될 수 있다.
도 19에 도시된 반도체 장치(15)에서, 하부 메탈 배선의 하부에 제공된 제2 활성 영역(ACT2)에 STI 공정이 진행될 수 있다. 일례로, STI 영역의 상부에는 하부 메탈 배선이 배치될 수 있다. 다시 말해, 제2 활성 영역(ACT2)은 반도체 기판의 상면에 수직한 z 방향에서 하부 메탈 배선과 중첩되지 않을 수 있다. 이와 같이, STI 공정은 플로팅된 제2 활성 영역(ACT2)과 다른 구성요소들 사이의 배치를 고려하여 진행될 수 있다. STI 공정에 의해 형성된 STI 영역은 제2 활성 영역(ACT2)을 복수의 영역으로 분리할 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 실시예들에 따라 제2 활성 영역(ACT2)은 제2 방향 길이가 감소한 하나의 영역일 수도 있고, STI 영역의 상부에 하부 메탈 배선이 배치되지 않을 수도 있다.
일례로, 도 20에 도시된 반도체 장치(16)는 도 19에 도시된 반도체 장치(15)보다 제2 방향 길이가 더 큰 STI 영역을 포함할 수 있다. 이에 따라, 반도체 장치(15)에 포함된 제2 활성 영역(ACT2)은 STI 영역에 의해 제2 방향 길이가 감소된 하나의 영역을 포함할 수 있다. 또한, 도 21에 도시된 반도체 장치(17)는 제2 활성 영역(ACT2) 중 연장된 게이트 라인(GL) 양측의 상면에 각각 형성된 STI 영역을 포함할 수 있다. 이 때, STI 영역 중 어느 하나의 상부에는 하부 메탈 배선이 배치되지 않을 수 있다. 일례로, 제2 활성 영역(ACT2)과 게이트 라인(GL)의 제2 방향 길이는 실질적으로 동일할 수 있다.
도　22 및 도 23은　본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 22는 도 19에 도시된 반도체 장치(15)에서, 절단선 Ⅳ-Ⅳ`를 따라서 절단한 단면을 예시적으로 도시하고, 도 23은 도 20에 도시된 반도체 장치(16)를 절단선 Ⅴ-Ⅴ`를 따라서 절단한 단면들을 예시적으로 도시한다. 설명의 편의를 위하여, 도 22 및 도 23에서는 각각의 반도체 장치들(15, 16)의 주요 구성요소들만을 도시하였다. 이하 설명에서 생략된 구성들은, 도 6에 도시된 반도체 장치(100)에 포함된 구성들과 각각 대응할 수 있다. 도 6의 도시와 마찬가지로, 도 22 및 도 23에는 레벨이 M1인 레이어까지 도시하였으나, 이에 한정되지 않을 수 있다. 또한, 도시된 주요 구성요소들 및 메탈 배선들의 배치는 일 실시예에 불과할 뿐 한정되지 않을 수 있다.
한편, 본 발명의 일 실시예들에 따른 반도체 장치들(1500, 1600)에서, 제2 활성 영역(ACT2)은 적어도 일부 영역 상에 형성된 STI 영역을 포함할 수 있다. STI 영역은 소자분리층(1510, 1610)일 수 있고, 소스/드레인 영역(1520, 1620)은 소자분리층(1510, 1610)으로 대체되어 절연 물질로 채워질 수 있다. 일례로, 도 22에 도시된 본 발명의 일 실시예에 따른 반도체 장치(1500)에서, 소자분리층(1510)은 제2 활성 영역(ACT2)의 일부 영역 상에 형성될 수 있다. 소자분리층(1510)은 제2 활성 영역(ACT2)을 분리하기 위해 N웰(NWELL)의 일부를 리세스하도록 형성될 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않을 수 있다. 또한, 도 23에 도시된 본 발명의 일 실시예에 따른 반도체 장치(1600)에서, 소자분리층(1610)은 제2 활성 영역(ACT2)의 일 측면을 모두 대체하도록 형성될 수 있다. 소자분리층(1610)은 제2 활성 영역(ACT2)을 대체하기 위해 N웰(NWELL)의 일부를 리세스하도록 형성될 수 있다.
도 22 및 도 23을 참조하면, 본 발명의 일 실시예들에 따른 반도체 장치들(1500, 1600)에서, 제2 활성 영역(ACT2)은 소자분리층(1510, 1610)으로 인해 소스/드레인 영역(1520, 1620) 중 적어도 일부를 포함하지 않을 수 있다. 일례로, 도 22 및 도 23에 각각 대응하는 도 19 및 도 20에 도시된 반도체 장치들(15, 16)은 소스 영역 또는 드레인 영역 중 어느 하나를 포함하지 않을 수 있다. 한편, 도 21에 도시된 반도체 장치(17)는 소스/드레인 영역을 모두 포함하지 않을 수 있다. 다만, 도 19 내지 도 21에 도시된 반도체 장치들(15, 16, 17)은 일 실시예에 불과할 뿐 한정되지 않고, STI 영역은 다양한 형태로 형성되어 배치될 수 있다. 일례로, 반도체 장치에 포함된 STI 영역은 제2 활성 영역(ACT2)이 소스/드레인 영역 중 적어도 하나를 포함하지 않도록 할 수 있을 뿐만 아니라, 반도체 장치의 제2 활성 영역(ACT2)이 서로 다른 크기의 소스 영역과 드레인 영역을 포함하도록 할 수도 있다.
도　24 내지 도 28은　본 발명의 일 실시예들에 따른 반도체 장치의 레이아웃도이다.
도 24 내지 도 28을 참조하면, 도 7 내지 도 21 등에 도시된 일 실시예들에 따른 반도체 장치들은 실시예들에 한정되지 않고, 서로 결합된 특징들을 포함하도록 다양한 형태로 구성될 수 있다. 일례로, 연장된 게이트 라인(GL)은 도 11에 도시된 반도체 장치(7)와 같이 사선 형태로 연장되면서 동시에 제2 활성 영역(ACT2)의 일부 영역에는 도 9에 도시된 반도체 장치(5)와 같이 플로팅 컨택(FCNT)이 배치될 수도 있다.
도 24 내지 도 26을 참조하면, 본 발명의 일 실시예들에 따른 반도체 장치들(18, 19, 20)은 각각 도 19 내지 도 21에 도시된 반도체 장치들(15, 16, 17)의 특징과 도 8에 도시된 반도체 장치(4)의 특징이 결합된 형태일 수 있다.
일례로, 도 24에 도시된 반도체 장치(18)는 복수의 영역으로 분리된 제2 활성 영역(ACT2)과 제2 활성 영역(ACT2)의 하단까지 연장된 게이트 라인(GL)을 포함하고, 이에 기초한 제2 채널 영역(CH2)으로부터 채널 영역(CH1, CH2)의 면적의 합을 증가시킬 수 있다.
도 25에 도시된 반도체 장치(19)는 제2 방향 길이가 감소된 하나의 영역을 포함하는 제2 활성 영역(ACT2)과 제2 활성 영역(ACT2)의 하단까지 연장된 게이트 라인(GL)을 포함하고, 이에 기초한 제2 채널 영역(CH2)으로부터 채널 영역(CH1, CH2)의 면적의 합을 증가시킬 수 있다.
도 26에 도시된 반도체 장치(20)는 소스/드레인 영역을 포함하지 않는 제2 활성 영역(ACT2)과 제2 활성 영역(ACT2)의 하단까지 연장된 게이트 라인(GL)을 포함하고, 이에 기초한 제2 채널 영역(CH2)으로부터 채널 영역(CH1, CH2)의 면적의 합을 증가시킬 수 있다.
도 27를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(21)는 도 13, 도 19, 및 도 21에 각각 도시된 반도체 장치들(9, 15, 17)의 특징들이 결합된 형태일 수 있다. 일례로, 반도체 장치(21)는 복수의 영역으로 분리되어 소스/드레인 영역을 포함하지 않는 제2 활성 영역(ACT2)과, 증가된 제2 방향 길이를 가지고 제2 활성 영역(ACT2)의 하단보다 더 연장된 게이트 라인(GL)을 포함할 수 있다. 제2 활성 영역(ACT2)과 게이트 라인(GL)이 중첩하는 제2 채널 영역(CH2)으로부터 채널 영역(CH1, CH2)의 면적의 합을 증가시킬 수 있다.
도 28을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(22)는 도 13에 도시된 반도체 장치(9)의 특징과 도 21에 도시된 반도체 장치(17)의 특징이 결합된 형태일 수 있다. 일례로, 반도체 장치(22)는 제2 방향 길이가 감소된 하나의 영역을 포함하고 소스/드레인 영역을 포함하지 않는 제2 활성 영역(ACT2)과, 증가된 제2 방향 길이를 가지고 제2 활성 영역(ACT2)의 하단보다 더 연장된 게이트 라인(GL)을 포함할 수 있다. 제2 활성 영역(ACT2)과 게이트 라인(GL)이 중첩하는 제2 채널 영역(CH2)으로부터 채널 영역(CH1, CH2)의 면적의 합을 증가시킬 수 있다.
도 27 및 도 28에 도시된 반도체 장치들(21, 22)은 하부 메탈 배선(ML)과의 배치를 고려하면서도 제2 채널 영역(CH2)의 면적을 극대화할 수 있는 실시예들일 수 있다. 다만, 반도체 장치의 레이아웃은 이에 한정되지 않고, 반도체 장치의 제조 공정을 고려하여 결정될 수 있다. 또한, 연장된 게이트 라인(GL), 추가된 제2 활성 영역(ACT2), 및 제2 채널 영역(CH2)의 형태는 도시된 실시예들로 한정되는 것은 아니고, 본 발명의 일 실시예들에 따른 반도체 장치들은 복수의 메탈 배선의 총 면적과, 복수의 채널 영역의 총 면적의 비를 최소화하도록 레이아웃될 수 있다.
도　29 및 도 30은　본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 29는 도 27에 도시된 반도체 장치(21)에서, 절단선 Ⅵ-Ⅵ`를 따라서 절단한 단면을 예시적으로 도시하고, 도 30은 도 28에 도시된 반도체 장치(22)를 절단선 Ⅶ-Ⅶ`를 따라서 절단한 단면들을 예시적으로 도시한다. 설명의 편의를 위하여, 도 29 및 도 30에서는 각각의 반도체 장치들(21, 22)의 주요 구성요소들만을 도시하였다. 이하 설명에서 생략된 구성들은, 도 6에 도시된 반도체 장치(100)에 포함된 구성들과 각각 대응할 수 있다. 도 6의 도시와 마찬가지로, 도 29 및 도 30에는 레벨이 M1인 레이어까지 도시하였으나, 이에 한정되지 않을 수 있다. 또한, 도시된 주요 구성요소들 및 메탈 배선들의 배치는 일 실시예에 불과할 뿐 한정되지 않을 수 있다.
한편, 본 발명의 일 실시예들에 따른 반도체 장치들(2100, 2200)에서, 제2 활성 영역(ACT2)은 게이트 라인(GL) 양측의 상면에 형성된 소자분리층(2110, 2210)을 포함할 수 있다. 소자분리층(2110, 2210)은 절연 물질을 포함할 수 있으며, 제2 활성 영역(ACT2)의 소스/드레인 영역이 형성될 수 있는 영역에 형성될 수 있다. 일례로, 도 29에 도시된 본 발명의 일 실시예에 따른 반도체 장치(2100)에서, 소자분리층(2110)은 제2 활성 영역(ACT2) 양 측면 각각의 일부 영역 상에 형성될 수 있다. 소자분리층(2110)은 제2 활성 영역(ACT2)을 분리하기 위해 N웰(NWELL)의 일부를 리세스하도록 형성될 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않을 수 있다. 또한, 도 30에 도시된 본 발명의 일 실시예에 따른 반도체 장치(2200)에서, 소자분리층(2210)은 제2 활성 영역(ACT2)의 양 측면을 모두 대체하도록 형성될 수 있다. 소자분리층(2210)은 제2 활성 영역(ACT2)을 대체하기 위해 N웰(NWELL)의 일부를 리세스하도록 형성될 수 있다.
다만, 도 29 및 도 30에 도시된 반도체 장치들(2100, 2200)은 일 실시예에 불과할 뿐 한정되지 않고, 소자분리층(2110, 2210)은 다양한 형태로 형성되어 배치될 수 있다. 일례로, 반도체 장치에 포함된 소자분리층(2110, 2210)은 제2 활성 영역(ACT2)이 소스/드레인 영역을 포함하지 않도록 할 수 있을 뿐만 아니라, 반도체 장치의 제2 활성 영역(ACT2)이 서로 다른 크기의 소스 영역과 드레인 영역을 포함하도록 할 수도 있다.
도 31은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 31을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 복수의 제1 게이트 라인(GL1), 제2 게이트 라인(GL2), 복수의 활성 영역, 복수의 하부 메탈 배선, 및 복수의 컨택들을 포함할 수 있다. 복수의 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)은 제1 방향으로 연장될 수 있고, 각각의 게이트 라인들은 서로 다른 길이만큼 연장될 수 있다. 또한, 복수의 제1 게이트 라인(GL1)들은 복수의 하부 메탈 배선 중 적어도 일부와 연결되어 신호가 인가될 수 있고, 플로팅될 수도 있다. 제2 게이트 라인(GL2) 및 제2 게이트 라인(GL2)과 직접 연결되는 복수의 구성들은 도 2 내지 도 30에 도시된 일 실시예들에 따른 반도체 장치에 포함된 구성들에 대응할 수 있다.
일례로, 복수의 제1 게이트 라인(GL1), 제1 활성 영역, 및 제3 활성 영역은 반도체 장치의 일반적인 동작을 위한 구성일 수 있다. 한편, 제1 활성 영역과 제1 방향으로 이격되어 제공되는 제2 활성 영역은 플로팅된 영역으로, 반도체 장치에 포함된 트랜지스터를 플라즈마 데미지로부터 보호하기 위한 것일 수 있다. 일례로, 복수의 제1 게이트 라인(GL1)은 제1 활성 영역을 공유할 수 있고, 제2 게이트 라인(GL2)은 복수의 제1 게이트 라인(GL1)의 적어도 일부와 제1 활성 영역을 공유할 수 있다. 제2 활성 영역은 제2 게이트 라인(GL2)과 중첩할 수 있다.
일례로, 제2 게이트 라인(GL2)은 복수의 제1 게이트 라인(GL1)과 서로 다른 길이만큼 연장될 수 있다. 또한, 제2 게이트 라인(GL2)의 일부 영역은 복수의 제1 게이트 라인(GL1)과 다른 모양을 갖는 게이트 구조물을 포함할 수 있다. 일례로, 본 발명의 일 실시예에 따른 반도체 장치는, 제1 방향에서 복수의 제1 게이트 라인(GL1)과 인접하고, 제2 방향에서 제2 활성 영역과 인접한 위치에 배치되는 더미 영역(DUMMY)을 포함할 수 있다. 더미 영역(DUMMY)은 일반적인 반도체 장치의 동작을 위한 트랜지스터를 제공하지는 않을 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않을 수 있다.
한편, 제2 게이트 라인(GL2)은 일반적인 동작을 위한 트랜지스터와 함께 채널 영역의 면적을 증가시키기 위한 트랜지스터를 제공하므로, 일반적인 동작을 위한 트랜지스터만을 제공하는 제1 게이트 라인(GL1)보다 많은 개수의 트랜지스터를 제공할 수 있다. 일례로, 제2 게이트 라인(GL2)은 제2 채널 영역에 기초하여 제공되는 트랜지스터를 더 포함할 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)의 분리 상태에 따라 제공하는 트랜지스터의 개수는 달라질 수 있다.
본 발명의 일 실시예에 따른 반도체 장치에서, 연장된 제2 게이트 라인(GL2) 및 추가된 제2 활성 영역은, 안테나 소자를 추가한 반도체 장치와는 다를 수 있다. 일례로, 안테나 소자가 연결되는 게이트 라인에는 접지 전압이 인가되고, 활성 영역이 플로팅되지 않을 수 있다. 다만, 본 발명의 일 실시예에 따른 반도체 장치에서, 제2 게이트 라인(GL2)에는 접지 전압이 아닌 소정의 신호가 인가될 수 있고, 활성 영역이 플로팅될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1-22: 반도체 장치 100, 1500, 1600, 2100, 2200: 반도체 장치
GL: 게이트 라인 ACT1, ACT2, ACT3: 활성 영역
CH1, CH2, CH3: 채널 영역 ML: 하부 메탈 배선
CNT: 컨택 FCNT: 플로팅 컨택

Claims (10)

  1. 반도체 기판의 상면에 평행한 제1 방향으로 연장되는 게이트 라인;
    상기 게이트 라인 하부의 제1 채널 영역을 포함하고, 제1 도전형의 불순물을 포함하는 제1 활성 영역;
    상기 제1 활성 영역과 상기 제1 방향에서 분리되어 배치되고, 상기 게이트 라인 하부의 제2 채널 영역을 포함하며, 상기 제1 도전형의 불순물을 포함하는 제2 활성 영역; 및
    상기 반도체 기판 상부의 제1 높이에 배치되는 복수의 메탈 배선들; 을 포함하고,
    상기 복수의 메탈 배선들 중 적어도 하나는 상기 제1 활성 영역과 직접 연결되고, 상기 복수의 메탈 배선들은 상기 제2 활성 영역과 전기적으로 분리되며, 상기 복수의 메탈 배선들 중 적어도 하나를 통해 상기 게이트 라인에 신호를 인가하는 반도체 장치.
  2. 제1항에 있어서,
    상기 게이트 라인과 상기 제1 활성 영역은 제1 트랜지스터를 제공하고,
    상기 제1 트랜지스터 상부에 배치된 상기 복수의 메탈 배선들은, 상기 제1 방향과 수직하고 상기 반도체 기판의 상면에 평행한 제2 방향에서 2개 이하인 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 채널 영역은 상기 제2 채널 영역보다 큰 면적을 갖는 반도체 장치.
  4. 제1항에 있어서,
    상기 제2 활성 영역의 적어도 일부는 쉘로우 트랜치 소자분리(Shallow Trench Isolation, STI) 공정에 의해 복수의 영역들로 분리되는 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 채널 영역과 상기 제2 채널 영역의 상부에서, 상기 게이트 라인의 적어도 일부는 상기 제1 방향에 수직하고 상기 반도체 기판의 상면에 평행한 제2 방향으로 서로 다른 길이를 갖는 반도체 장치.
  6. 제1항에 있어서,
    상기 제2 채널 영역의 상부에서 상기 게이트 라인은, 상기 제1 방향에 수직하고 상기 반도체 기판의 상면에 평행한 제2 방향에서 제1 폭을 갖는 제1 영역, 및 상기 제1 폭과 다른 제2 폭을 갖는 제2 영역을 포함하는 반도체 장치.
  7. 제1항에 있어서,
    상기 제2 채널 영역의 상부에서, 상기 게이트 라인의 적어도 일부 영역은, 상기 제1 방향, 및 상기 제1 방향에 수직하고 상기 반도체 기판의 상면에 평행한 제2 방향과 다르고 상기 반도체 기판의 상면에 평행한 일 방향을 따라 연장되는 반도체 장치.
  8. 반도체 기판의 상면에 평행한 제1 방향으로 연장되는 복수의 제1 게이트 라인들, 및 상기 제1 방향으로 연장되며 상기 제1 방향에서 상기 복수의 제1 게이트 라인들 각각과 서로 다른 길이를 갖는 제2 게이트 라인을 포함하는 복수의 게이트 라인들;
    상기 복수의 게이트 라인들 하부의 제1채널 영역들을 포함하고, 제1 도전형의 불순물을 포함하는 제1 활성 영역;
    상기 제2 게이트 라인 하부의 제2채널 영역을 포함하고, 제1 도전형의 불순물을 포함하며, 상기 제1 활성 영역과 상기 제1 방향에서 분리되어 배치되는 제2 활성 영역; 및
    상기 복수의 게이트 라인들 하부의 제3 채널 영역들을 포함하며, 제2 도전형의 불순물을 포함하는 제3 활성 영역; 을 포함하고,
    상기 제2 게이트 라인은 상기 제1채널 영역과 상기 제2채널 영역의 상부에서 서로 다른 구조를 갖는 반도체 장치.
  9. 제8항에 있어서,
    상기 복수의 게이트 라인들과 상기 제1 활성 영역은 각각 제1 트랜지스터들을 제공하고,
    상기 제2 게이트 라인과 상기 제2 활성 영역은 제2 트랜지스터를 제공하며,
    상기 복수의 게이트 라인들과 상기 제3 활성 영역은 각각 제3 트랜지스터들을 제공하고,
    상기 제2 활성 영역은 플로팅(floating)되고, 상기 제2 트랜지스터는 더미 트랜지스터인 반도체 장치.
  10. 반도체 기판의 상면에 평행한 제1 방향으로 연장되는 게이트 라인;
    상기 게이트 라인 하부의 복수의 채널 영역들을 포함하고, 상기 제1 방향으로 분리되어 배치되는 복수의 활성 영역들;
    상기 복수의 활성 영역들 중 일부 및 상기 게이트 라인과 전기적으로 연결되도록 제1 높이에 배치되는 복수의 메탈 배선들; 및
    상기 복수의 활성 영역들 중 일부에만 연결되는 복수의 컨택들; 을 포함하고,
    상기 복수의 메탈 배선들의 총 면적과, 상기 복수의 채널 영역들의 총 면적의 비는 0.4 이상 400 이하인 값을 갖도록 레이아웃되는 반도체 장치.
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