JP2002359298A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP
- Japan
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- transistor
- gate
- mos transistor
- memory device
- semiconductor memory
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
-
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
- Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 ソフトエラーの耐性を向上させた半導体記憶
装置を得ること。 【解決手段】 ＳＲＡＭメモリセルを構成するＰＭＯＳ
トランジスタＰ１およびＰ２において、そのゲート絶縁
膜を、高誘電体材料を用いて形成する。これにより、記
憶ノードＮＡおよびＮＢの容量を増加させ、ソフトエラ
ーが発生する確率を低減させる。
装置を得ること。 【解決手段】 ＳＲＡＭメモリセルを構成するＰＭＯＳ
トランジスタＰ１およびＰ２において、そのゲート絶縁
膜を、高誘電体材料を用いて形成する。これにより、記
憶ノードＮＡおよびＮＢの容量を増加させ、ソフトエラ
ーが発生する確率を低減させる。
Description
【０００１】
【発明の属する技術分野】この発明は、ＳＲＡＭ（Ｓｔ
ａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）型のメモリセルを備えた半導体記憶装置に関するも
のであり、特にソフトエラーの耐性を図った半導体記憶
装置に関するものである。
ａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）型のメモリセルを備えた半導体記憶装置に関するも
のであり、特にソフトエラーの耐性を図った半導体記憶
装置に関するものである。
【０００２】
【従来の技術】近年、電子機器の軽薄短小化とともに、
それら機器の機能を高速に実現する要望が強まってい
る。このような電子機器において、今やマイクロコンピ
ュータを搭載することは不可欠であり、そのマイクロコ
ンピュータの構成においては、大容量かつ高速なメモリ
の実装が必須となっている。また、パーソナルコンピュ
ータの急速な普及と高性能化のもと、より高速な処理を
実現するために、キャッシュメモリの大容量化が求めら
れている。
それら機器の機能を高速に実現する要望が強まってい
る。このような電子機器において、今やマイクロコンピ
ュータを搭載することは不可欠であり、そのマイクロコ
ンピュータの構成においては、大容量かつ高速なメモリ
の実装が必須となっている。また、パーソナルコンピュ
ータの急速な普及と高性能化のもと、より高速な処理を
実現するために、キャッシュメモリの大容量化が求めら
れている。
【０００３】ＲＡＭとしては、一般にＤＲＡＭ（Ｄｙｎ
ａｍｉｃ ＲＡＭ）とＳＲＡＭとが使用されているが、
上記したキャッシュメモリのように高速な処理を要する
部分には、通常、ＳＲＡＭが使用されている。ＳＲＡＭ
は、そのメモリセルの構造として、４個のトランジスタ
と２個の高抵抗素子で構成される高抵抗負荷型と、６個
のトランジスタで構成されるＣＭＯＳ型が知られてい
る。特に、ＣＭＯＳ型ＳＲＡＭは、データ保持時のリー
ク電流が非常に小さいために信頼性が高く、現在の主流
となっている。
ａｍｉｃ ＲＡＭ）とＳＲＡＭとが使用されているが、
上記したキャッシュメモリのように高速な処理を要する
部分には、通常、ＳＲＡＭが使用されている。ＳＲＡＭ
は、そのメモリセルの構造として、４個のトランジスタ
と２個の高抵抗素子で構成される高抵抗負荷型と、６個
のトランジスタで構成されるＣＭＯＳ型が知られてい
る。特に、ＣＭＯＳ型ＳＲＡＭは、データ保持時のリー
ク電流が非常に小さいために信頼性が高く、現在の主流
となっている。
【０００４】図１８は、従来のＣＭＯＳ型ＳＲＡＭのメ
モリセルの等価回路図である。図１８において、ＰＭＯ
ＳトランジスタＰ１（負荷トランジスタ）とＮＭＯＳト
ランジスタＮ１（駆動トランジスタ）は、第１のＣＭＯ
Ｓインバータを構成し、また、ＰＭＯＳトランジスタＰ
２（負荷トランジスタ）とＮＭＯＳトランジスタＮ２
（駆動トランジスタ）は、第２のＣＭＯＳトランジスタ
を構成しており、これら第１および第２のＣＭＯＳイン
バータ間において入出力端子が相補的に接続されてい
る。
モリセルの等価回路図である。図１８において、ＰＭＯ
ＳトランジスタＰ１（負荷トランジスタ）とＮＭＯＳト
ランジスタＮ１（駆動トランジスタ）は、第１のＣＭＯ
Ｓインバータを構成し、また、ＰＭＯＳトランジスタＰ
２（負荷トランジスタ）とＮＭＯＳトランジスタＮ２
（駆動トランジスタ）は、第２のＣＭＯＳトランジスタ
を構成しており、これら第１および第２のＣＭＯＳイン
バータ間において入出力端子が相補的に接続されてい
る。
【０００５】すなわち、これらＭＯＳトランジスタＰ
１、Ｐ２、Ｎ１およびＮ２によってフリップフロップ回
路が構成され、図１８中、上記した第１のＣＭＯＳイン
バータの出力点でありかつ第２のＣＭＯＳインバータの
入力点でもある記憶ノードＮＡと、第２のＣＭＯＳイン
バータの出力点でありかつ第１のＣＭＯＳインバータの
入力点でもある記憶ノードＮＢとにおいて、論理状態の
書き込みおよび読み出しが可能となる。
１、Ｐ２、Ｎ１およびＮ２によってフリップフロップ回
路が構成され、図１８中、上記した第１のＣＭＯＳイン
バータの出力点でありかつ第２のＣＭＯＳインバータの
入力点でもある記憶ノードＮＡと、第２のＣＭＯＳイン
バータの出力点でありかつ第１のＣＭＯＳインバータの
入力点でもある記憶ノードＮＢとにおいて、論理状態の
書き込みおよび読み出しが可能となる。
【０００６】また、ＮＭＯＳトランジスタＮ３およびＮ
４は、それぞれアクセストランジスタとして機能し、Ｎ
ＭＯＳトランジスタＮ３は、ゲートをワード線ＷＬに接
続し、ソースを上記した記憶ノードＮＡに接続するとと
もにドレインを正相ビット線ＢＬに接続している。ま
た、ＮＭＯＳトランジスタＮ４は、ゲートを上記ワード
線ＷＬに接続し、ソースを上記した記憶ノードＮＢに接
続するとともにドレインを逆相ビット線ＢＬＢに接続し
ている。
４は、それぞれアクセストランジスタとして機能し、Ｎ
ＭＯＳトランジスタＮ３は、ゲートをワード線ＷＬに接
続し、ソースを上記した記憶ノードＮＡに接続するとと
もにドレインを正相ビット線ＢＬに接続している。ま
た、ＮＭＯＳトランジスタＮ４は、ゲートを上記ワード
線ＷＬに接続し、ソースを上記した記憶ノードＮＢに接
続するとともにドレインを逆相ビット線ＢＬＢに接続し
ている。
【０００７】すなわち、ワード線ＷＬ、正相ビット線Ｂ
Ｌおよび逆相ビット線ＢＬＢの選択により、記憶ノード
ＮＡまたはＮＢに保持された記憶値の読み出しを可能と
している。
Ｌおよび逆相ビット線ＢＬＢの選択により、記憶ノード
ＮＡまたはＮＢに保持された記憶値の読み出しを可能と
している。
【０００８】図１９は、図１８に示した等価回路に対応
するＳＲＡＭメモリセルのレイアウト構成例を示す図で
ある。図１９に示すように、一つのＳＲＡＭメモリセル
は、半導体基板上に形成されたＮ型のウエル領域ＮＷと
Ｐ型のウエル領域ＰＷ上に形成される。そして、等価回
路に示したＰＭＯＳトランジスタＰ１およびＰ２は、同
一のＮウエル領域ＮＷ内に形成され、ＮＭＯＳトランジ
スタＮ１〜Ｎ４は、同一のＰウエル領域ＰＷ内に形成さ
れる。
するＳＲＡＭメモリセルのレイアウト構成例を示す図で
ある。図１９に示すように、一つのＳＲＡＭメモリセル
は、半導体基板上に形成されたＮ型のウエル領域ＮＷと
Ｐ型のウエル領域ＰＷ上に形成される。そして、等価回
路に示したＰＭＯＳトランジスタＰ１およびＰ２は、同
一のＮウエル領域ＮＷ内に形成され、ＮＭＯＳトランジ
スタＮ１〜Ｎ４は、同一のＰウエル領域ＰＷ内に形成さ
れる。
【０００９】図１９において、ＰＭＯＳトランジスタＰ
１は、Ｐ型不純物の注入によって形成されたＰ＋拡散領
域ＦＬ１００およびＦＬ１１０をそれぞれソース領域お
よびドレイン領域とし、上記Ｐ＋拡散領域ＦＬ１００お
よびＦＬ１１０とポリシリコン配線層ＰＬ１１０との間
をゲート領域としている。同様に、ＰＭＯＳトランジス
タＰ２は、Ｐ型不純物の注入によって形成されたＰ＋拡
散領域ＦＬ１００およびＦＬ１２０をそれぞれソース領
域およびドレイン領域とし、上記Ｐ＋拡散領域ＦＬ１０
０およびＦＬ１２０とポリシリコン配線層ＰＬ１２０と
の間をゲート領域としている。すなわち、ＰＭＯＳトラ
ンジスタＰ１およびＰ２は、Ｐ＋拡散領域ＦＬ１００を
ソース領域として共有している。
１は、Ｐ型不純物の注入によって形成されたＰ＋拡散領
域ＦＬ１００およびＦＬ１１０をそれぞれソース領域お
よびドレイン領域とし、上記Ｐ＋拡散領域ＦＬ１００お
よびＦＬ１１０とポリシリコン配線層ＰＬ１１０との間
をゲート領域としている。同様に、ＰＭＯＳトランジス
タＰ２は、Ｐ型不純物の注入によって形成されたＰ＋拡
散領域ＦＬ１００およびＦＬ１２０をそれぞれソース領
域およびドレイン領域とし、上記Ｐ＋拡散領域ＦＬ１０
０およびＦＬ１２０とポリシリコン配線層ＰＬ１２０と
の間をゲート領域としている。すなわち、ＰＭＯＳトラ
ンジスタＰ１およびＰ２は、Ｐ＋拡散領域ＦＬ１００を
ソース領域として共有している。
【００１０】また、図１９において、ＮＭＯＳトランジ
スタＮ１は、Ｎ型不純物の注入によって形成されたＮ＋
拡散領域ＦＬ２００およびＦＬ２１０をそれぞれソース
領域およびドレイン領域とし、上記Ｎ＋拡散領域ＦＬ２
００およびＦＬ２１０とポリシリコン配線層ＰＬ１１０
との間をゲート領域としている。同様に、ＮＭＯＳトラ
ンジスタＮ２は、Ｎ型不純物の注入によって形成された
Ｎ＋拡散領域ＦＬ２００およびＦＬ２２０をそれぞれソ
ース領域およびドレイン領域とし、上記Ｎ＋拡散領域Ｆ
Ｌ２００およびＦＬ２２０とポリシリコン配線層ＰＬ１
２０との間をゲート領域としている。すなわち、ＮＭＯ
ＳトランジスタＮ１およびＮ２は、Ｎ＋拡散領域ＦＬ２
００をソース領域として共有している。
スタＮ１は、Ｎ型不純物の注入によって形成されたＮ＋
拡散領域ＦＬ２００およびＦＬ２１０をそれぞれソース
領域およびドレイン領域とし、上記Ｎ＋拡散領域ＦＬ２
００およびＦＬ２１０とポリシリコン配線層ＰＬ１１０
との間をゲート領域としている。同様に、ＮＭＯＳトラ
ンジスタＮ２は、Ｎ型不純物の注入によって形成された
Ｎ＋拡散領域ＦＬ２００およびＦＬ２２０をそれぞれソ
ース領域およびドレイン領域とし、上記Ｎ＋拡散領域Ｆ
Ｌ２００およびＦＬ２２０とポリシリコン配線層ＰＬ１
２０との間をゲート領域としている。すなわち、ＮＭＯ
ＳトランジスタＮ１およびＮ２は、Ｎ＋拡散領域ＦＬ２
００をソース領域として共有している。
【００１１】また、ＮＭＯＳトランジスタＮ３は、Ｎ型
不純物の注入によって形成されたＮ＋拡散領域ＦＬ２３
０およびＦＬ２１０をそれぞれソース領域およびドレイ
ン領域とし、上記Ｎ＋拡散領域ＦＬ２３０およびＦＬ２
１０とポリシリコン配線層ＰＬ１４０との間をゲート領
域としている。すなわち、ＮＭＯＳトランジスタＮ１お
よびＮ３は、Ｎ＋拡散領域ＦＬ２１０をドレイン領域と
して共有している。
不純物の注入によって形成されたＮ＋拡散領域ＦＬ２３
０およびＦＬ２１０をそれぞれソース領域およびドレイ
ン領域とし、上記Ｎ＋拡散領域ＦＬ２３０およびＦＬ２
１０とポリシリコン配線層ＰＬ１４０との間をゲート領
域としている。すなわち、ＮＭＯＳトランジスタＮ１お
よびＮ３は、Ｎ＋拡散領域ＦＬ２１０をドレイン領域と
して共有している。
【００１２】また、ＮＭＯＳトランジスタＮ４は、Ｎ型
不純物の注入によって形成されたＮ＋拡散領域ＦＬ２４
０およびＦＬ２２０をそれぞれソース領域およびドレイ
ン領域とし、上記Ｎ＋拡散領域ＦＬ２４０およびＦＬ２
２０とポリシリコン配線層ＰＬ１３０との間をゲート領
域としている。すなわち、ＮＭＯＳトランジスタＮ２お
よびＮ４は、Ｎ＋拡散領域ＦＬ２２０をドレイン領域と
して共有している。
不純物の注入によって形成されたＮ＋拡散領域ＦＬ２４
０およびＦＬ２２０をそれぞれソース領域およびドレイ
ン領域とし、上記Ｎ＋拡散領域ＦＬ２４０およびＦＬ２
２０とポリシリコン配線層ＰＬ１３０との間をゲート領
域としている。すなわち、ＮＭＯＳトランジスタＮ２お
よびＮ４は、Ｎ＋拡散領域ＦＬ２２０をドレイン領域と
して共有している。
【００１３】さらに、上記構成において、ポリシリコン
配線層ＰＬ１１０は、ＰＭＯＳトランジスタＰ１とＮＭ
ＯＳトランジスタＮ１のゲート領域同士を接続する配線
としても機能し、ポリシリコン配線層ＰＬ１２０につい
ても同様に、ＰＭＯＳトランジスタＰ２とＮＭＯＳトラ
ンジスタＮ２のゲート領域同士を接続する配線としても
機能する。
配線層ＰＬ１１０は、ＰＭＯＳトランジスタＰ１とＮＭ
ＯＳトランジスタＮ１のゲート領域同士を接続する配線
としても機能し、ポリシリコン配線層ＰＬ１２０につい
ても同様に、ＰＭＯＳトランジスタＰ２とＮＭＯＳトラ
ンジスタＮ２のゲート領域同士を接続する配線としても
機能する。
【００１４】また、上記したＰ＋拡散領域ＦＬ１００、
ＦＬ１１０およびＦＬ１２０と、Ｎ＋拡散領域ＦＬ２０
０、ＦＬ２１０、ＦＬ２２０、ＦＬ２３０およびＦＬ２
４０と、ポリシリコン配線層ＰＬ１１０、ＰＬ１２０、
ＰＬ１３０およびＰＬ１４０には、それぞれ少なくとも
一つ以上のコンタクトホール（接続孔）が形成される。
そして、図１８に示した等価回路の接続構成が実現され
るように、金属等の上層配線層によって、それらコンタ
クトホール間が接続される。
ＦＬ１１０およびＦＬ１２０と、Ｎ＋拡散領域ＦＬ２０
０、ＦＬ２１０、ＦＬ２２０、ＦＬ２３０およびＦＬ２
４０と、ポリシリコン配線層ＰＬ１１０、ＰＬ１２０、
ＰＬ１３０およびＰＬ１４０には、それぞれ少なくとも
一つ以上のコンタクトホール（接続孔）が形成される。
そして、図１８に示した等価回路の接続構成が実現され
るように、金属等の上層配線層によって、それらコンタ
クトホール間が接続される。
【００１５】なお、上記コンタクトホール間を接続する
ための上層配線層については、種々の構造が考えられる
が、図１９では、理解を容易にするため、上記コンタク
トホール間の接続配線を太実線で簡易的に示している。
図１９によれば、Ｐ＋拡散領域ＦＬ１１０、Ｎ＋拡散領
域ＦＬ２１０およびポリシリコン配線層ＰＬ１２０が上
層配線層によって電気的に接続され、記憶ノードＮＡを
形成し、Ｐ＋拡散領域ＦＬ１２０、Ｎ＋拡散領域ＦＬ２
２０およびポリシリコン配線層ＰＬ１１０が上層配線層
によって電気的に接続され、記憶ノードＮＢを形成す
る。
ための上層配線層については、種々の構造が考えられる
が、図１９では、理解を容易にするため、上記コンタク
トホール間の接続配線を太実線で簡易的に示している。
図１９によれば、Ｐ＋拡散領域ＦＬ１１０、Ｎ＋拡散領
域ＦＬ２１０およびポリシリコン配線層ＰＬ１２０が上
層配線層によって電気的に接続され、記憶ノードＮＡを
形成し、Ｐ＋拡散領域ＦＬ１２０、Ｎ＋拡散領域ＦＬ２
２０およびポリシリコン配線層ＰＬ１１０が上層配線層
によって電気的に接続され、記憶ノードＮＢを形成す
る。
【００１６】また、図１９において、Ｐ＋拡散領域ＦＬ
１００は、コンタクトホールと上層配線層を介して電源
ラインであるＶＤＤ線に接続され、Ｎ＋拡散領域ＦＬ２
００は、コンタクトホールと上層配線層を介して接地ラ
インであるＧＮＤ線に接続される。また、Ｎ＋拡散領域
ＦＬ２３０およびＦＬ２４０は、それぞれコンタクトホ
ールと上層配線層を介して、正相ビット線ＢＬおよび逆
相ビット線ＢＬＢに電気的に接続される。さらに、ポリ
シリコン配線層ＰＬ１３０およびＰＬ１４０は、コンタ
クトホールと上層配線層を介してワード線ＷＬに電気的
に接続される。
１００は、コンタクトホールと上層配線層を介して電源
ラインであるＶＤＤ線に接続され、Ｎ＋拡散領域ＦＬ２
００は、コンタクトホールと上層配線層を介して接地ラ
インであるＧＮＤ線に接続される。また、Ｎ＋拡散領域
ＦＬ２３０およびＦＬ２４０は、それぞれコンタクトホ
ールと上層配線層を介して、正相ビット線ＢＬおよび逆
相ビット線ＢＬＢに電気的に接続される。さらに、ポリ
シリコン配線層ＰＬ１３０およびＰＬ１４０は、コンタ
クトホールと上層配線層を介してワード線ＷＬに電気的
に接続される。
【００１７】つぎに、上記従来のＳＲＡＭメモリセルの
断面構造について説明する。図２０は、図１９に示した
従来のＳＲＡＭメモリセルレイアウトのＡ−Ａ’線にお
ける断面図である。図２０において、まず、ＰＭＯＳト
ランジスタＰ１およびＰ２を形成するために、Ｎウエル
領域ＮＷ上に素子分離領域１０で隔てられたＰ＋拡散領
域ＦＬ１００、ＦＬ１１０およびＦＬ１２０が形成され
る。そして、各Ｐ＋拡散領域間に薄い絶縁膜２１を積層
した後、さらにその上にそれぞれポリシリコン配線層Ｐ
Ｌ１１０およびＰＬ１２０を積層することで、Ｎウエル
領域ＮＷから電気的に絶縁されたゲート電極が形成され
る。なお、ゲート電極とＮウエル領域ＮＷとの間の絶縁
膜２１が、ＰＭＯＳトランジスタのゲート絶縁膜とな
る。
断面構造について説明する。図２０は、図１９に示した
従来のＳＲＡＭメモリセルレイアウトのＡ−Ａ’線にお
ける断面図である。図２０において、まず、ＰＭＯＳト
ランジスタＰ１およびＰ２を形成するために、Ｎウエル
領域ＮＷ上に素子分離領域１０で隔てられたＰ＋拡散領
域ＦＬ１００、ＦＬ１１０およびＦＬ１２０が形成され
る。そして、各Ｐ＋拡散領域間に薄い絶縁膜２１を積層
した後、さらにその上にそれぞれポリシリコン配線層Ｐ
Ｌ１１０およびＰＬ１２０を積層することで、Ｎウエル
領域ＮＷから電気的に絶縁されたゲート電極が形成され
る。なお、ゲート電極とＮウエル領域ＮＷとの間の絶縁
膜２１が、ＰＭＯＳトランジスタのゲート絶縁膜とな
る。
【００１８】つづいて、Ｐ＋拡散領域ＦＬ１００、ＦＬ
１１０およびＦＬ１２０と、素子分離領域１０と、ポリ
シリコン配線層ＰＬ１１０およびＰＬ１２０とを覆うよ
うに層間膜３０が形成され、その後、層間膜３０の上面
からＰ＋拡散領域ＦＬ１００、ＦＬ１１０およびＦＬ１
２０へと達するコンタクトホール４１が形成される。最
後に、アルミまたはタングステンや銅等の金属によっ
て、コンタクトホール４１を覆うように金属配線５１が
形成されることで、Ｐ＋拡散領域ＦＬ１００、ＦＬ１１
０およびＦＬ１２０に電気的に接続された配線が引き出
される。
１１０およびＦＬ１２０と、素子分離領域１０と、ポリ
シリコン配線層ＰＬ１１０およびＰＬ１２０とを覆うよ
うに層間膜３０が形成され、その後、層間膜３０の上面
からＰ＋拡散領域ＦＬ１００、ＦＬ１１０およびＦＬ１
２０へと達するコンタクトホール４１が形成される。最
後に、アルミまたはタングステンや銅等の金属によっ
て、コンタクトホール４１を覆うように金属配線５１が
形成されることで、Ｐ＋拡散領域ＦＬ１００、ＦＬ１１
０およびＦＬ１２０に電気的に接続された配線が引き出
される。
【００１９】また、図２１は、図１９に示した従来のＳ
ＲＡＭメモリセルレイアウトのＢ−Ｂ’線における断面
図である。図２１において、まず、ＮＭＯＳトランジス
タＮ１〜Ｎ４を形成するために、Ｐウエル領域ＰＷ上に
Ｎ＋拡散領域ＦＬ２００、ＦＬ２１０、ＦＬ２２０、Ｆ
Ｌ２３０およびＦＬ２４０が形成される。そして、各Ｎ
＋拡散領域間に薄い絶縁膜２２を積層した後、さらにそ
の上にそれぞれ図示するようにポリシリコン配線層ＰＬ
１１０、ＰＬ１２０、ＰＬ１３０およびＰＬ１４０を積
層することで、Ｐウエル領域ＰＷから電気的に絶縁され
たゲート電極が形成される。なお、ゲート電極とＰウエ
ル領域ＰＷとの間の絶縁膜２２が、ＮＭＯＳトランジス
タのゲート絶縁膜となる。
ＲＡＭメモリセルレイアウトのＢ−Ｂ’線における断面
図である。図２１において、まず、ＮＭＯＳトランジス
タＮ１〜Ｎ４を形成するために、Ｐウエル領域ＰＷ上に
Ｎ＋拡散領域ＦＬ２００、ＦＬ２１０、ＦＬ２２０、Ｆ
Ｌ２３０およびＦＬ２４０が形成される。そして、各Ｎ
＋拡散領域間に薄い絶縁膜２２を積層した後、さらにそ
の上にそれぞれ図示するようにポリシリコン配線層ＰＬ
１１０、ＰＬ１２０、ＰＬ１３０およびＰＬ１４０を積
層することで、Ｐウエル領域ＰＷから電気的に絶縁され
たゲート電極が形成される。なお、ゲート電極とＰウエ
ル領域ＰＷとの間の絶縁膜２２が、ＮＭＯＳトランジス
タのゲート絶縁膜となる。
【００２０】つづいて、Ｎ＋拡散領域ＦＬ２００、ＦＬ
２１０、ＦＬ２２０、ＦＬ２３０およびＦＬ２４０と、
ポリシリコン配線層ＰＬ１１０、ＰＬ１２０、ＰＬ１３
０およびＰＬ１４０とを覆うように層間膜３０が形成さ
れ、その後、層間膜３０の上面からＮ＋拡散領域ＦＬ２
００、ＦＬ２１０、ＦＬ２２０、ＦＬ２３０およびＦＬ
２４０へと達するコンタクトホール４２が形成される。
最後に、アルミまたはタングステンや銅等の金属によっ
て、コンタクトホール４２を覆うように金属配線５２が
形成されることで、Ｎ＋拡散領域ＦＬ２００、ＦＬ２１
０、ＦＬ２２０、ＦＬ２３０およびＦＬ２４０に電気的
に接続された配線が引き出される。なお、これらＮＭＯ
ＳトランジスタＮ１〜Ｎ４の形成は、上記したＰＭＯＳ
トランジスタＰ１およびＰ２の形成と同時におこなわれ
る。
２１０、ＦＬ２２０、ＦＬ２３０およびＦＬ２４０と、
ポリシリコン配線層ＰＬ１１０、ＰＬ１２０、ＰＬ１３
０およびＰＬ１４０とを覆うように層間膜３０が形成さ
れ、その後、層間膜３０の上面からＮ＋拡散領域ＦＬ２
００、ＦＬ２１０、ＦＬ２２０、ＦＬ２３０およびＦＬ
２４０へと達するコンタクトホール４２が形成される。
最後に、アルミまたはタングステンや銅等の金属によっ
て、コンタクトホール４２を覆うように金属配線５２が
形成されることで、Ｎ＋拡散領域ＦＬ２００、ＦＬ２１
０、ＦＬ２２０、ＦＬ２３０およびＦＬ２４０に電気的
に接続された配線が引き出される。なお、これらＮＭＯ
ＳトランジスタＮ１〜Ｎ４の形成は、上記したＰＭＯＳ
トランジスタＰ１およびＰ２の形成と同時におこなわれ
る。
【００２１】つぎに、上記した従来のＳＲＡＭメモリセ
ルの動作について説明する。図１８の等価回路におい
て、例えば、記憶ノードＮＡが、論理レベル“Ｈ”の電
位状態であるとすると、記憶ノードＮＢは論理レベル
“Ｌ”の電位状態になって安定する。また、逆に、記憶
ノードＮＡが、論理レベル“Ｌ”の電位状態であるとす
ると、記憶ノードＮＢは論理レベル“Ｈ”の電位状態に
なって安定する。このように、ＣＭＯＳインバータの相
補接続によって構成されたメモリセルは、二つの記憶ノ
ードＮＡおよびＮＢの状態が“Ｈ”状態か“Ｌ”状態か
によって、異なる二つの安定した論理状態を有し、その
論理状態を１ビットの保持データとして保持する。
ルの動作について説明する。図１８の等価回路におい
て、例えば、記憶ノードＮＡが、論理レベル“Ｈ”の電
位状態であるとすると、記憶ノードＮＢは論理レベル
“Ｌ”の電位状態になって安定する。また、逆に、記憶
ノードＮＡが、論理レベル“Ｌ”の電位状態であるとす
ると、記憶ノードＮＢは論理レベル“Ｈ”の電位状態に
なって安定する。このように、ＣＭＯＳインバータの相
補接続によって構成されたメモリセルは、二つの記憶ノ
ードＮＡおよびＮＢの状態が“Ｈ”状態か“Ｌ”状態か
によって、異なる二つの安定した論理状態を有し、その
論理状態を１ビットの保持データとして保持する。
【００２２】
【発明が解決しようとする課題】このように、ＣＭＯＳ
インバータで構成した半導体記憶装置は、非常に安定性
がよく、耐ノイズに対してはこれまで問題とはならなか
った。ところが、メモリセルを多数集積させた大容量の
メモリセルアレイを実現するために、１ビットあたりの
メモリセルを微細化するにつれ、パッケージから放出さ
れるα線や宇宙からの中性子線により発生された電子に
起因して上記記憶ノードで保持されているデータが反転
するというソフトエラーの問題が顕在化してくる。
インバータで構成した半導体記憶装置は、非常に安定性
がよく、耐ノイズに対してはこれまで問題とはならなか
った。ところが、メモリセルを多数集積させた大容量の
メモリセルアレイを実現するために、１ビットあたりの
メモリセルを微細化するにつれ、パッケージから放出さ
れるα線や宇宙からの中性子線により発生された電子に
起因して上記記憶ノードで保持されているデータが反転
するというソフトエラーの問題が顕在化してくる。
【００２３】特に、このソフトエラーは、電源電圧が下
がるにつれて起こりやすくなるため、近年の低電源駆動
化を図った半導体記憶装置では、このソフトエラーに対
する耐性を増すのが重要なテーマとなっている。
がるにつれて起こりやすくなるため、近年の低電源駆動
化を図った半導体記憶装置では、このソフトエラーに対
する耐性を増すのが重要なテーマとなっている。
【００２４】ソフトエラーを起こりにくくする一つの対
策として、記憶ノードの容量を増やし、その記憶ノード
の保持データが反転するのに必要な臨界電荷量を増加さ
せる方法が提案されている。この方法によれば、記憶デ
ータが反転するには、α線等によって発生した電子の量
を多く必要とするため、結果的に、ソフトエラーが発生
する確率を低減させることができる。
策として、記憶ノードの容量を増やし、その記憶ノード
の保持データが反転するのに必要な臨界電荷量を増加さ
せる方法が提案されている。この方法によれば、記憶デ
ータが反転するには、α線等によって発生した電子の量
を多く必要とするため、結果的に、ソフトエラーが発生
する確率を低減させることができる。
【００２５】ここで、記憶ノードの容量を増やすには、
上記した絶縁膜２１および２２の厚みを薄くするか、そ
の主面方向の面積を増加させる。ところが、メモリセル
の微細化を図る必要があることから、絶縁膜の面積を増
加させる方法は好ましくなく、結果的に、絶縁膜の薄膜
化を図り、単位面積当たりのゲート・基板間容量を増加
させる手段を採用することになる。ところが、絶縁膜の
薄膜化を図れば、信頼性やゲートと基板との間のリーク
電流が増えるなど、新たな問題が生じてしまう。
上記した絶縁膜２１および２２の厚みを薄くするか、そ
の主面方向の面積を増加させる。ところが、メモリセル
の微細化を図る必要があることから、絶縁膜の面積を増
加させる方法は好ましくなく、結果的に、絶縁膜の薄膜
化を図り、単位面積当たりのゲート・基板間容量を増加
させる手段を採用することになる。ところが、絶縁膜の
薄膜化を図れば、信頼性やゲートと基板との間のリーク
電流が増えるなど、新たな問題が生じてしまう。
【００２６】すなわち、微細化に合わせて絶縁膜を薄膜
化することができない結果として、ゲートと基板との間
の容量は小さくなり、メモリセルの記憶ノードの容量を
大きくすることができず、ソフトエラーが発生しやすく
なるという問題が生じている。
化することができない結果として、ゲートと基板との間
の容量は小さくなり、メモリセルの記憶ノードの容量を
大きくすることができず、ソフトエラーが発生しやすく
なるという問題が生じている。
【００２７】さらに、メモリセルに対する記憶データの
読み出し／書き込み動作を高速におこなうためには、上
記した層間膜３０の絶縁性を高めて、不純物拡散領域と
ポリシリコン配線層との間に生じるカップリング容量を
減らすために、その層間膜３０として低誘電率の材料が
使用されている。これは、記憶ノードＮＡ、ＮＢのカッ
プリング容量も小さくなることを意味し、結果的に、記
憶ノードＮＡ、ＮＢの臨界電荷量を大きくすることが困
難となり、ソフトエラーが起こりやすくなるという問題
が生じている。
読み出し／書き込み動作を高速におこなうためには、上
記した層間膜３０の絶縁性を高めて、不純物拡散領域と
ポリシリコン配線層との間に生じるカップリング容量を
減らすために、その層間膜３０として低誘電率の材料が
使用されている。これは、記憶ノードＮＡ、ＮＢのカッ
プリング容量も小さくなることを意味し、結果的に、記
憶ノードＮＡ、ＮＢの臨界電荷量を大きくすることが困
難となり、ソフトエラーが起こりやすくなるという問題
が生じている。
【００２８】この発明は上記問題点を解決するためにな
されたもので、少なくとも、ＣＭＯＳインバータを構成
する負荷トランジスタのゲート絶縁膜を高誘電率材料で
形成することでゲートと基板との間の容量を増加させ、
これによりソフトエラーの耐性を図ることができる半導
体記憶装置を得ることを目的とする。
されたもので、少なくとも、ＣＭＯＳインバータを構成
する負荷トランジスタのゲート絶縁膜を高誘電率材料で
形成することでゲートと基板との間の容量を増加させ、
これによりソフトエラーの耐性を図ることができる半導
体記憶装置を得ることを目的とする。
【００２９】
【課題を解決するための手段】上述した課題を解決し、
目的を達成するため、この発明にかかる半導体記憶装置
にあっては、第１の導電型の第１のＭＯＳトランジスタ
と前記第１の導電型と異なる第２の導電型の第２のＭＯ
Ｓトランジスタを含んで構成されるとともに出力点を第
１の記憶ノードとし、入力点を第２の記憶ノードとする
第１のインバータと、前記第１の導電型の第３のＭＯＳ
トランジスタと前記第２の導電型の第４のＭＯＳトラン
ジスタを含んで構成されるとともに出力点を前記第２の
記憶ノードに接続し、入力点を前記第１の記憶ノードに
接続した第２のインバータと、ドレインが前記第１の記
憶ノードに接続されソースが一対のビット線の一方に接
続されゲートがワード線に接続された前記第２の導電型
の第５のＭＯＳトランジスタと、ドレインが前記第２の
記憶ノードに接続されソースが前記一対のビット線の他
方に接続されゲートが前記ワード線に接続された前記第
２の導電型の第６のＭＯＳトランジスタと、を備えて構
成される半導体記憶装置において、前記第１のＭＯＳト
ランジスタと第３のＭＯＳトランジスタとのゲート絶縁
膜の比誘電率は、前記第５のＭＯＳトランジスタと第６
のＭＯＳトランジスタとのゲート絶縁膜の比誘電率より
も高いことを特徴としている。
目的を達成するため、この発明にかかる半導体記憶装置
にあっては、第１の導電型の第１のＭＯＳトランジスタ
と前記第１の導電型と異なる第２の導電型の第２のＭＯ
Ｓトランジスタを含んで構成されるとともに出力点を第
１の記憶ノードとし、入力点を第２の記憶ノードとする
第１のインバータと、前記第１の導電型の第３のＭＯＳ
トランジスタと前記第２の導電型の第４のＭＯＳトラン
ジスタを含んで構成されるとともに出力点を前記第２の
記憶ノードに接続し、入力点を前記第１の記憶ノードに
接続した第２のインバータと、ドレインが前記第１の記
憶ノードに接続されソースが一対のビット線の一方に接
続されゲートがワード線に接続された前記第２の導電型
の第５のＭＯＳトランジスタと、ドレインが前記第２の
記憶ノードに接続されソースが前記一対のビット線の他
方に接続されゲートが前記ワード線に接続された前記第
２の導電型の第６のＭＯＳトランジスタと、を備えて構
成される半導体記憶装置において、前記第１のＭＯＳト
ランジスタと第３のＭＯＳトランジスタとのゲート絶縁
膜の比誘電率は、前記第５のＭＯＳトランジスタと第６
のＭＯＳトランジスタとのゲート絶縁膜の比誘電率より
も高いことを特徴としている。
【００３０】この発明によれば、トランジスタ記憶回路
を構成する負荷トランジスタについて、そのゲート絶縁
膜を高誘電体材料で形成することで、負荷トランジスタ
のゲートに接続された記憶ノードの容量が増加する。
を構成する負荷トランジスタについて、そのゲート絶縁
膜を高誘電体材料で形成することで、負荷トランジスタ
のゲートに接続された記憶ノードの容量が増加する。
【００３１】つぎの発明にかかる半導体記憶装置にあっ
ては、上記発明において、前記第２のＭＯＳトランジス
タと前記第４のＭＯＳトランジスタとのゲート絶縁膜の
比誘電率は、前記第５のＭＯＳトランジスタと前記第６
のＭＯＳトランジスタとのゲート絶縁膜の比誘電率より
も高いことを特徴としている。
ては、上記発明において、前記第２のＭＯＳトランジス
タと前記第４のＭＯＳトランジスタとのゲート絶縁膜の
比誘電率は、前記第５のＭＯＳトランジスタと前記第６
のＭＯＳトランジスタとのゲート絶縁膜の比誘電率より
も高いことを特徴としている。
【００３２】この発明によれば、トランジスタ記憶回路
を構成する負荷トランジスタと駆動トランジスタについ
て、それらのゲート絶縁膜を高誘電体材料で形成するこ
とで、負荷トランジスタのゲートと駆動トランジスタの
ゲートに接続された記憶ノードの容量が増加する。
を構成する負荷トランジスタと駆動トランジスタについ
て、それらのゲート絶縁膜を高誘電体材料で形成するこ
とで、負荷トランジスタのゲートと駆動トランジスタの
ゲートに接続された記憶ノードの容量が増加する。
【００３３】つぎの発明にかかる半導体記憶装置にあっ
ては、上記発明において、前記第１のＭＯＳトランジス
タのゲートと前記第２のＭＯＳトランジスタのゲート
は、第１の電極配線層で電気的に接続され、前記第３の
ＭＯＳトランジスタのゲートと前記第４のＭＯＳトラン
ジスタのゲートは、第２の電極配線層で電気的に接続さ
れることを特徴としている。
ては、上記発明において、前記第１のＭＯＳトランジス
タのゲートと前記第２のＭＯＳトランジスタのゲート
は、第１の電極配線層で電気的に接続され、前記第３の
ＭＯＳトランジスタのゲートと前記第４のＭＯＳトラン
ジスタのゲートは、第２の電極配線層で電気的に接続さ
れることを特徴としている。
【００３４】つぎの発明にかかる半導体記憶装置にあっ
ては、上記発明において、前記第１の記憶ノードまたは
前記第２の記憶ノードにゲートが接続された前記第１の
導電型または前記第２の導電型の第７のＭＯＳトランジ
スタを備え、前記第７のＭＯＳトランジスタのゲート絶
縁膜の比誘電率は、前記第５のＭＯＳトランジスタと第
６のＭＯＳトランジスタとのゲート絶縁膜の比誘電率よ
りも高いことを特徴としている。
ては、上記発明において、前記第１の記憶ノードまたは
前記第２の記憶ノードにゲートが接続された前記第１の
導電型または前記第２の導電型の第７のＭＯＳトランジ
スタを備え、前記第７のＭＯＳトランジスタのゲート絶
縁膜の比誘電率は、前記第５のＭＯＳトランジスタと第
６のＭＯＳトランジスタとのゲート絶縁膜の比誘電率よ
りも高いことを特徴としている。
【００３５】つぎの発明にかかる半導体記憶装置にあっ
ては、上記発明において、前記第７のＭＯＳトランジス
タのゲートは、前記第１のＭＯＳトランジスタのゲー
ト、前記第２のＭＯＳトランジスタのゲート、前記第３
のＭＯＳトランジスタのゲートまたは前記第４のＭＯＳ
トランジスタのゲートと共通の電極配線層で電気的に接
続されることを特徴としている。
ては、上記発明において、前記第７のＭＯＳトランジス
タのゲートは、前記第１のＭＯＳトランジスタのゲー
ト、前記第２のＭＯＳトランジスタのゲート、前記第３
のＭＯＳトランジスタのゲートまたは前記第４のＭＯＳ
トランジスタのゲートと共通の電極配線層で電気的に接
続されることを特徴としている。
【００３６】つぎの発明にかかる半導体記憶装置にあっ
ては、同一チップ内に半導体層で形成された複数のトラ
ンジスタ素子領域と、前記トランジスタ素子領域の上部
に複数の金属配線層と層間膜を積層して形成された配線
領域とを備えて構成される半導体記憶装置において、前
記トランジスタ素子領域上に積層される層間膜の所定の
部分の比誘電率は、前記所定の部分以外の層間膜の比誘
電率と異なることを特徴としている。
ては、同一チップ内に半導体層で形成された複数のトラ
ンジスタ素子領域と、前記トランジスタ素子領域の上部
に複数の金属配線層と層間膜を積層して形成された配線
領域とを備えて構成される半導体記憶装置において、前
記トランジスタ素子領域上に積層される層間膜の所定の
部分の比誘電率は、前記所定の部分以外の層間膜の比誘
電率と異なることを特徴としている。
【００３７】この発明によれば、トランジスタ素子領域
上の層間膜の所定の部分の比誘電率を変えることで、そ
の層間膜によるカップリング容量を、所定の部分以外の
層間膜の部分によるカップリング容量とは異なる値にす
ることができる。
上の層間膜の所定の部分の比誘電率を変えることで、そ
の層間膜によるカップリング容量を、所定の部分以外の
層間膜の部分によるカップリング容量とは異なる値にす
ることができる。
【００３８】つぎの発明にかかる半導体記憶装置にあっ
ては、上記発明において、前記所定の部分は、前記複数
のトランジスタ素子領域のうちのメモリセルを構成する
トランジスタ素子領域上の領域であり、当該所定の部分
の比誘電率は、前記所定の部分以外の層間膜の比誘電率
よりも大きいことを特徴としている。
ては、上記発明において、前記所定の部分は、前記複数
のトランジスタ素子領域のうちのメモリセルを構成する
トランジスタ素子領域上の領域であり、当該所定の部分
の比誘電率は、前記所定の部分以外の層間膜の比誘電率
よりも大きいことを特徴としている。
【００３９】この発明によれば、トランジスタ素子領域
上の層間膜の所定の部分の比誘電率を高くすることで、
その層間膜によるカップリング容量を、所定の部分以外
の層間膜の部分によるカップリング容量よりも大きな値
にすることができる。
上の層間膜の所定の部分の比誘電率を高くすることで、
その層間膜によるカップリング容量を、所定の部分以外
の層間膜の部分によるカップリング容量よりも大きな値
にすることができる。
【００４０】つぎの発明にかかる半導体記憶装置にあっ
ては、上記発明において、前記所定の部分は、前記トラ
ンジスタ素子が形成されるＮウエル領域上に位置するこ
とを特徴としている。
ては、上記発明において、前記所定の部分は、前記トラ
ンジスタ素子が形成されるＮウエル領域上に位置するこ
とを特徴としている。
【００４１】つぎの発明にかかる半導体記憶装置にあっ
ては、上記発明において、前記所定の部分は、前記トラ
ンジスタ素子が形成されるＰウエル領域上に位置するこ
とを特徴としている。
ては、上記発明において、前記所定の部分は、前記トラ
ンジスタ素子が形成されるＰウエル領域上に位置するこ
とを特徴としている。
【００４２】つぎの発明にかかる半導体記憶装置にあっ
ては、上記発明において、前記所定の部分は、前記トラ
ンジスタ素子を構成する最上層と、当該トランジスタ素
子と電気的接続を果たす金属配線層との間の層に位置す
ることを特徴としている。
ては、上記発明において、前記所定の部分は、前記トラ
ンジスタ素子を構成する最上層と、当該トランジスタ素
子と電気的接続を果たす金属配線層との間の層に位置す
ることを特徴としている。
【００４３】
【発明の実施の形態】以下に、この発明にかかる半導体
記憶装置の実施の形態を図面に基づいて詳細に説明す
る。なお、この実施の形態によりこの発明が限定される
ものではない。
記憶装置の実施の形態を図面に基づいて詳細に説明す
る。なお、この実施の形態によりこの発明が限定される
ものではない。
【００４４】実施の形態１．まず、実施の形態１にかか
る半導体記憶装置について説明する。実施の形態１にか
かる半導体記憶装置は、ＳＲＡＭメモリセルを構成する
負荷トランジスタにおいて、ゲート絶縁膜として高誘電
体材料を用いたことを特徴としている。
る半導体記憶装置について説明する。実施の形態１にか
かる半導体記憶装置は、ＳＲＡＭメモリセルを構成する
負荷トランジスタにおいて、ゲート絶縁膜として高誘電
体材料を用いたことを特徴としている。
【００４５】図１は、実施の形態１にかかる半導体記憶
装置の等価回路図である。なお、図１において、図１３
と共通する部分には同一の符号を付してその説明を省略
する。図１に示す等価回路において図１３と異なるの
は、負荷トランジスタとなるＰＭＯＳトランジスタＰ１
およびＰ２に替えて、ゲート絶縁膜を高誘電体材料で形
成したＰＭＯＳトランジスタＰ１１およびＰ１２が設け
られている点である。その他の回路構成は、従来と同じ
であり、記憶動作についても従来と変わらない。
装置の等価回路図である。なお、図１において、図１３
と共通する部分には同一の符号を付してその説明を省略
する。図１に示す等価回路において図１３と異なるの
は、負荷トランジスタとなるＰＭＯＳトランジスタＰ１
およびＰ２に替えて、ゲート絶縁膜を高誘電体材料で形
成したＰＭＯＳトランジスタＰ１１およびＰ１２が設け
られている点である。その他の回路構成は、従来と同じ
であり、記憶動作についても従来と変わらない。
【００４６】一般に、キャパシタでは、そのキャパシタ
の電極間の距離を一定とした場合、電極間に充填される
材料の比誘電率が高くなればなるほど、その容量が大き
くなることが知られている。すなわち、負荷トランジス
タにおいて、ゲート絶縁膜の厚みを一定にした場合、そ
の絶縁膜に用いられる材料の比誘電率が高くなればなる
ほど、そのゲートと基板との間の容量は大きくなる。よ
って、ＰＭＯＳトランジスタＰ１１およびＰ１２のゲー
ト絶縁膜を高誘電体材料で形成すれば、従来程度の厚み
の絶縁膜を形成したとしても、従来と比較して、ＰＭＯ
ＳトランジスタＰ１１およびＰ１２のゲートと基板との
間の容量を大きくすることができる。
の電極間の距離を一定とした場合、電極間に充填される
材料の比誘電率が高くなればなるほど、その容量が大き
くなることが知られている。すなわち、負荷トランジス
タにおいて、ゲート絶縁膜の厚みを一定にした場合、そ
の絶縁膜に用いられる材料の比誘電率が高くなればなる
ほど、そのゲートと基板との間の容量は大きくなる。よ
って、ＰＭＯＳトランジスタＰ１１およびＰ１２のゲー
ト絶縁膜を高誘電体材料で形成すれば、従来程度の厚み
の絶縁膜を形成したとしても、従来と比較して、ＰＭＯ
ＳトランジスタＰ１１およびＰ１２のゲートと基板との
間の容量を大きくすることができる。
【００４７】一般的な酸化シリコンＳｉＯ2で形成した
絶縁膜の比誘電率は３．８程度であるが、それよりも比
誘電率の高いものとして、例えば、Ｓｉ3Ｎ4 （比誘電
率７．５）、Ａｌ2Ｏ3（比誘電率９．３４）、Ｔａ2Ｏ5
（比誘電率１１．６）、ＺｒＯ2（比誘電率１２．
５）、ＨｆＯ2（比誘電率２５〜４０）、Ｌａ2Ｏ3（比
誘電率２７）、ＴｉＯ2（比誘電率８５．８）等があ
り、本実施の形態１では、そのような高誘電体材料を、
ゲート絶縁膜として用いる。ここで、ゲート絶縁膜の厚
みを充分に薄くしてもその容量を増加させることができ
るが、その反面、ゲートリーク電流が増えたり、信頼性
が悪くなるなどの問題が多い。その点、比誘電率が高い
材料をゲート絶縁膜に用いてＰＭＯＳトランジスタＰ１
１およびＰ１２を形成すれば、従来程度の薄膜化によっ
ても、ゲートと基板との間の容量を増やすことができ、
かつゲートリーク電流を抑えたままで、かつ高い信頼性
が得られるという利点がある。
絶縁膜の比誘電率は３．８程度であるが、それよりも比
誘電率の高いものとして、例えば、Ｓｉ3Ｎ4 （比誘電
率７．５）、Ａｌ2Ｏ3（比誘電率９．３４）、Ｔａ2Ｏ5
（比誘電率１１．６）、ＺｒＯ2（比誘電率１２．
５）、ＨｆＯ2（比誘電率２５〜４０）、Ｌａ2Ｏ3（比
誘電率２７）、ＴｉＯ2（比誘電率８５．８）等があ
り、本実施の形態１では、そのような高誘電体材料を、
ゲート絶縁膜として用いる。ここで、ゲート絶縁膜の厚
みを充分に薄くしてもその容量を増加させることができ
るが、その反面、ゲートリーク電流が増えたり、信頼性
が悪くなるなどの問題が多い。その点、比誘電率が高い
材料をゲート絶縁膜に用いてＰＭＯＳトランジスタＰ１
１およびＰ１２を形成すれば、従来程度の薄膜化によっ
ても、ゲートと基板との間の容量を増やすことができ、
かつゲートリーク電流を抑えたままで、かつ高い信頼性
が得られるという利点がある。
【００４８】なお、一方で、ワード線ＷＬによるメモリ
セルの選択のオン／オフ変化に対する追従、すなわちア
クセス速度を速くするために、アクセストランジスタと
して機能するＮＭＯＳトランジスタＮ３およびＮ４のゲ
ート絶縁膜については、ＰＭＯＳトランジスタＰ１１お
よびＰ１２のものより比誘電率の低い従来どおりの一般
的な誘電体を用いた絶縁膜によって形成し、そのゲート
と基板との間の容量を低く抑えておく。さらに、駆動ト
ランジスタであるＮＭＯＳトランジスタＮ３およびＮ４
のゲート絶縁膜については、比誘電率は低い材料を選ぶ
ようにする。以上の回路構成で、高速性を維持しなが
ら、記憶ノードＮＡ、ＮＢの容量を増やしてソフトエラ
ー耐性を向上するものである。
セルの選択のオン／オフ変化に対する追従、すなわちア
クセス速度を速くするために、アクセストランジスタと
して機能するＮＭＯＳトランジスタＮ３およびＮ４のゲ
ート絶縁膜については、ＰＭＯＳトランジスタＰ１１お
よびＰ１２のものより比誘電率の低い従来どおりの一般
的な誘電体を用いた絶縁膜によって形成し、そのゲート
と基板との間の容量を低く抑えておく。さらに、駆動ト
ランジスタであるＮＭＯＳトランジスタＮ３およびＮ４
のゲート絶縁膜については、比誘電率は低い材料を選ぶ
ようにする。以上の回路構成で、高速性を維持しなが
ら、記憶ノードＮＡ、ＮＢの容量を増やしてソフトエラ
ー耐性を向上するものである。
【００４９】図２は、図１に示した等価回路に対応する
ＳＲＡＭメモリセルのレイアウト構成例を示す図であ
る。なお、図２に示すレイアウト構成図は、ＰＭＯＳト
ランジスタＰ１１およびＰ１２のゲート絶縁膜が高誘電
体材料であるという点以外は、図１９に示したレイアウ
ト構成図と同じである。特に、図２において、高誘電体
材料が用いられるのは、ポリシリコン配線層ＰＬ１１０
およびＰＬ１２０の構成部分のうち、Ｎウエル領域ＮＷ
内に位置する部分の下層部である。
ＳＲＡＭメモリセルのレイアウト構成例を示す図であ
る。なお、図２に示すレイアウト構成図は、ＰＭＯＳト
ランジスタＰ１１およびＰ１２のゲート絶縁膜が高誘電
体材料であるという点以外は、図１９に示したレイアウ
ト構成図と同じである。特に、図２において、高誘電体
材料が用いられるのは、ポリシリコン配線層ＰＬ１１０
およびＰＬ１２０の構成部分のうち、Ｎウエル領域ＮＷ
内に位置する部分の下層部である。
【００５０】ゲート絶縁膜の具体的な形成方法は、ま
ず、酸化シリコンＳｉＯ2等の従来使用されていた絶縁
膜をＰウエル領域ＰＷおよびＮウエル領域ＮＷの一面に
形成した後、Ｐウエル領域ＰＷをマスクして、Ｎウエル
領域ＮＷとなる領域Ｅ１上に形成された絶縁膜をエッチ
ング等で除去する。その後、再度、領域Ｅ１のみに高誘
電体材料の絶縁膜を形成する。その後の工程は、従来ど
おりである。なお、高誘電体材料の絶縁膜を形成する領
域を、Ｎウエル領域ＮＷ内のＰ＋拡散領域を形成する領
域に限定してもよい。
ず、酸化シリコンＳｉＯ2等の従来使用されていた絶縁
膜をＰウエル領域ＰＷおよびＮウエル領域ＮＷの一面に
形成した後、Ｐウエル領域ＰＷをマスクして、Ｎウエル
領域ＮＷとなる領域Ｅ１上に形成された絶縁膜をエッチ
ング等で除去する。その後、再度、領域Ｅ１のみに高誘
電体材料の絶縁膜を形成する。その後の工程は、従来ど
おりである。なお、高誘電体材料の絶縁膜を形成する領
域を、Ｎウエル領域ＮＷ内のＰ＋拡散領域を形成する領
域に限定してもよい。
【００５１】図３は、図２に示したＳＲＡＭメモリセル
レイアウトのＡ−Ａ’線における断面図である。図３に
おいて、Ｎウエル領域ＮＷ上に形成されたＰＭＯＳトラ
ンジスタＰ１１およびＰ１２のゲート絶縁膜１２１は、
高誘電体材料で形成されている。なお、ＮＭＯＳトラン
ジスタＮ１〜Ｎ４を形成しているＰウエル領域ＰＷのＢ
−Ｂ’線の断面図は、図２１に示したとおりであるので
ここではその説明を省略する。
レイアウトのＡ−Ａ’線における断面図である。図３に
おいて、Ｎウエル領域ＮＷ上に形成されたＰＭＯＳトラ
ンジスタＰ１１およびＰ１２のゲート絶縁膜１２１は、
高誘電体材料で形成されている。なお、ＮＭＯＳトラン
ジスタＮ１〜Ｎ４を形成しているＰウエル領域ＰＷのＢ
−Ｂ’線の断面図は、図２１に示したとおりであるので
ここではその説明を省略する。
【００５２】以上に説明したとおり、実施の形態１にか
かる半導体記憶装置によれば、ＳＲＡＭメモリセルを構
成する負荷トランジスタのゲートに対してのみ、そのゲ
ート絶縁膜として高誘電体材料を用いるので、ゲート絶
縁膜に対して薄膜化を図ることなく、そのゲートと基板
との間の容量を増加させることができる。これにより、
記憶ノードＮＡおよびＮＢの保持データが反転するのに
必要な臨界電荷量が増加し、結果的にソフトエラーの耐
性を向上させることが可能になる。
かる半導体記憶装置によれば、ＳＲＡＭメモリセルを構
成する負荷トランジスタのゲートに対してのみ、そのゲ
ート絶縁膜として高誘電体材料を用いるので、ゲート絶
縁膜に対して薄膜化を図ることなく、そのゲートと基板
との間の容量を増加させることができる。これにより、
記憶ノードＮＡおよびＮＢの保持データが反転するのに
必要な臨界電荷量が増加し、結果的にソフトエラーの耐
性を向上させることが可能になる。
【００５３】実施の形態２．つぎに、実施の形態２にか
かる半導体記憶装置について説明する。実施の形態２に
かかる半導体記憶装置は、ＳＲＡＭメモリセルを構成す
る負荷トランジスタと駆動トランジスタの双方におい
て、ゲート絶縁膜として高誘電体材料を用いたことを特
徴としている。
かる半導体記憶装置について説明する。実施の形態２に
かかる半導体記憶装置は、ＳＲＡＭメモリセルを構成す
る負荷トランジスタと駆動トランジスタの双方におい
て、ゲート絶縁膜として高誘電体材料を用いたことを特
徴としている。
【００５４】図４は、実施の形態２にかかる半導体記憶
装置の等価回路図である。なお、図４において、図１と
共通する部分には同一の符号を付してその説明を省略す
る。図４に示す等価回路において図１と異なるのは、駆
動トランジスタとなるＮＭＯＳトランジスタＮ１および
Ｎ２に替えて、ゲート絶縁膜をＮＭＯＳトランジスタＮ
３およびＮ４のものよりも比誘電率の高い高誘電体材料
で形成したＮＭＯＳトランジスタＮ１１およびＮ１２が
設けられている点である。その他の回路構成は、図１と
同じであり、記憶動作についても従来と変わらない。な
お、ＮＭＯＳトランジスタＮ１１およびＮ１２のゲート
絶縁膜に用いる高誘電体材料は、実施の形態１で説明し
たような材料である。
装置の等価回路図である。なお、図４において、図１と
共通する部分には同一の符号を付してその説明を省略す
る。図４に示す等価回路において図１と異なるのは、駆
動トランジスタとなるＮＭＯＳトランジスタＮ１および
Ｎ２に替えて、ゲート絶縁膜をＮＭＯＳトランジスタＮ
３およびＮ４のものよりも比誘電率の高い高誘電体材料
で形成したＮＭＯＳトランジスタＮ１１およびＮ１２が
設けられている点である。その他の回路構成は、図１と
同じであり、記憶動作についても従来と変わらない。な
お、ＮＭＯＳトランジスタＮ１１およびＮ１２のゲート
絶縁膜に用いる高誘電体材料は、実施の形態１で説明し
たような材料である。
【００５５】負荷トランジスタであるＰＭＯＳトランジ
スタＰ１１およびＰ１２に加えて、駆動トランジスタで
あるＮＭＯＳトランジスタＮ１１およびＮ１２について
も、そのゲート絶縁膜を高誘電体材料によって形成する
ので、実施の形態１と同様に、高速性を維持しながら、
記憶ノードＮＡおよびＮＢの容量を増やしてソフトエラ
ー耐性を向上させることができる。特に、負荷トランジ
スタであるＰＭＯＳトランジスタＰ１１およびＰ１２の
ゲート絶縁膜のみに高誘電体材料を用いた場合と比較し
て、ＮＭＯＳトランジスタＮ１１およびＮ１２のゲート
絶縁膜として高誘電体材料を用いた分だけ、記憶ノード
の臨界電荷量を増加させることができるため、ソフトエ
ラーの耐性は、実施の形態１の場合よりも向上させるこ
とができる。
スタＰ１１およびＰ１２に加えて、駆動トランジスタで
あるＮＭＯＳトランジスタＮ１１およびＮ１２について
も、そのゲート絶縁膜を高誘電体材料によって形成する
ので、実施の形態１と同様に、高速性を維持しながら、
記憶ノードＮＡおよびＮＢの容量を増やしてソフトエラ
ー耐性を向上させることができる。特に、負荷トランジ
スタであるＰＭＯＳトランジスタＰ１１およびＰ１２の
ゲート絶縁膜のみに高誘電体材料を用いた場合と比較し
て、ＮＭＯＳトランジスタＮ１１およびＮ１２のゲート
絶縁膜として高誘電体材料を用いた分だけ、記憶ノード
の臨界電荷量を増加させることができるため、ソフトエ
ラーの耐性は、実施の形態１の場合よりも向上させるこ
とができる。
【００５６】図５は、図４に示した等価回路に対応する
ＳＲＡＭメモリセルのレイアウト構成例を示す図であ
る。なお、図５に示すレイアウト構成図は、ＮＭＯＳト
ランジスタＰ１１およびＮ１２のゲート絶縁膜が高誘電
体材料であるという点以外は、図２に示したレイアウト
構成図と同じである。特に、図５において、高誘電体材
料が用いられるのは、ポリシリコン配線層ＰＬ１１０お
よびＰＬ１２０の構成部分のうち、Ｎウエル領域ＮＷ内
とＰウエル領域ＰＷ内に位置する部分の下層部である。
ＳＲＡＭメモリセルのレイアウト構成例を示す図であ
る。なお、図５に示すレイアウト構成図は、ＮＭＯＳト
ランジスタＰ１１およびＮ１２のゲート絶縁膜が高誘電
体材料であるという点以外は、図２に示したレイアウト
構成図と同じである。特に、図５において、高誘電体材
料が用いられるのは、ポリシリコン配線層ＰＬ１１０お
よびＰＬ１２０の構成部分のうち、Ｎウエル領域ＮＷ内
とＰウエル領域ＰＷ内に位置する部分の下層部である。
【００５７】ゲート絶縁膜の具体的な形成方法は、ま
ず、酸化シリコンＳｉＯ2等の従来使用されていた絶縁
膜をＰウエル領域ＰＷおよびＮウエル領域ＮＷの一面に
形成した後、Ｐウエル領域ＰＷとＮウエル領域ＮＷのう
ち、ＰＭＯＳトランジスタＰ１１およびＰ１２とＮＭＯ
ＳトランジスタＮ１１およびＮ１２が形成される領域Ｅ
２をマスクして、その領域Ｅ２上に形成された絶縁膜を
エッチング等で除去する。その後、再度、領域Ｅ２のみ
に高誘電体材料の絶縁膜を形成する。その後の工程は、
従来どおりである。なお、高誘電体材料の絶縁膜を形成
する領域を、さらに、Ｐ＋拡散領域ＦＬ１００およびＦ
Ｌ１１０とＮ＋拡散領域ＦＬ２００、ＦＬ２１０および
ＦＬ２２０が形成される領域に限定してもよい。
ず、酸化シリコンＳｉＯ2等の従来使用されていた絶縁
膜をＰウエル領域ＰＷおよびＮウエル領域ＮＷの一面に
形成した後、Ｐウエル領域ＰＷとＮウエル領域ＮＷのう
ち、ＰＭＯＳトランジスタＰ１１およびＰ１２とＮＭＯ
ＳトランジスタＮ１１およびＮ１２が形成される領域Ｅ
２をマスクして、その領域Ｅ２上に形成された絶縁膜を
エッチング等で除去する。その後、再度、領域Ｅ２のみ
に高誘電体材料の絶縁膜を形成する。その後の工程は、
従来どおりである。なお、高誘電体材料の絶縁膜を形成
する領域を、さらに、Ｐ＋拡散領域ＦＬ１００およびＦ
Ｌ１１０とＮ＋拡散領域ＦＬ２００、ＦＬ２１０および
ＦＬ２２０が形成される領域に限定してもよい。
【００５８】図６は、図５に示したＳＲＡＭメモリセル
レイアウトのＢ−Ｂ’線における断面図である。図６に
おいて、Ｐウエル領域ＰＷ上に形成されたＮＭＯＳトラ
ンジスタＮ１１およびＮ１２のゲート絶縁膜１２２は、
高誘電体材料で形成されている。なお、ＰＭＯＳトラン
ジスタＰ１１およびＰ１２を形成しているＰウエル領域
ＰＷのＡ−Ａ’線の断面図は、図３に示したとおりであ
るのでここではその説明を省略する。
レイアウトのＢ−Ｂ’線における断面図である。図６に
おいて、Ｐウエル領域ＰＷ上に形成されたＮＭＯＳトラ
ンジスタＮ１１およびＮ１２のゲート絶縁膜１２２は、
高誘電体材料で形成されている。なお、ＰＭＯＳトラン
ジスタＰ１１およびＰ１２を形成しているＰウエル領域
ＰＷのＡ−Ａ’線の断面図は、図３に示したとおりであ
るのでここではその説明を省略する。
【００５９】なお、アクセストランジスタとして機能す
るＮＭＯＳトランジスタＮ３およびＮ４のゲートについ
ては、実施の形態１で説明したとおり、一般的な誘電体
を用いた絶縁膜によって形成し、そのゲートと基板との
間の容量を低く抑えておく。
るＮＭＯＳトランジスタＮ３およびＮ４のゲートについ
ては、実施の形態１で説明したとおり、一般的な誘電体
を用いた絶縁膜によって形成し、そのゲートと基板との
間の容量を低く抑えておく。
【００６０】以上に説明したとおり、実施の形態２にか
かる半導体記憶装置によれば、ＳＲＡＭメモリセルを構
成する負荷トランジスタと駆動トランジスタに対して、
そのゲート絶縁膜として高誘電体材料を用いるので、ゲ
ート絶縁膜に対して薄膜化を図ることなく、そのゲート
と基板との間の容量を実施の形態１と比較して一層増加
させることができる。これにより、記憶ノードＮＡおよ
びＮＢの保持データが反転するのに必要な臨界電荷量が
さらに増加し、結果的にソフトエラーの耐性を向上させ
ることが可能になる。
かる半導体記憶装置によれば、ＳＲＡＭメモリセルを構
成する負荷トランジスタと駆動トランジスタに対して、
そのゲート絶縁膜として高誘電体材料を用いるので、ゲ
ート絶縁膜に対して薄膜化を図ることなく、そのゲート
と基板との間の容量を実施の形態１と比較して一層増加
させることができる。これにより、記憶ノードＮＡおよ
びＮＢの保持データが反転するのに必要な臨界電荷量が
さらに増加し、結果的にソフトエラーの耐性を向上させ
ることが可能になる。
【００６１】実施の形態３．つぎに、実施の形態３にか
かる半導体記憶装置について説明する。実施の形態３に
かかる半導体記憶装置は、負荷トランジスタが形成され
る領域の層間膜を高誘電体材料で形成することを特徴と
している。
かる半導体記憶装置について説明する。実施の形態３に
かかる半導体記憶装置は、負荷トランジスタが形成され
る領域の層間膜を高誘電体材料で形成することを特徴と
している。
【００６２】ここで、実施の形態３にかかる半導体記憶
装置の等価回路図については、図１３に示した従来図と
おりであるので、その説明を省略する。図７は、実施の
形態３にかかる半導体記憶装置に対応するＳＲＡＭメモ
リセルのレイアウト構成例を示す図である。図７に示す
レイアウト構成図は、ＰＭＯＳトランジスタＰ１および
Ｐ２が形成される領域の層間膜部分Ｅ３が高誘電体材料
で形成されているという点以外は、図１９に示したレイ
アウト構成図と同じである。
装置の等価回路図については、図１３に示した従来図と
おりであるので、その説明を省略する。図７は、実施の
形態３にかかる半導体記憶装置に対応するＳＲＡＭメモ
リセルのレイアウト構成例を示す図である。図７に示す
レイアウト構成図は、ＰＭＯＳトランジスタＰ１および
Ｐ２が形成される領域の層間膜部分Ｅ３が高誘電体材料
で形成されているという点以外は、図１９に示したレイ
アウト構成図と同じである。
【００６３】具体的には、図７において、ＰＭＯＳトラ
ンジスタＰ１およびＰ２が形成される領域上の金属配線
間の絶縁膜として、Ｎウエル領域ＮＷ上の層間膜には比
誘電率が高い材料を用い、Ｐウエル領域ＰＷ上の層間膜
にはＮウエル領域ＮＷ上の層間膜より低い誘電率の材料
を用いる。なお、高誘電体材料の層間膜を形成する領域
を、Ｎウエル領域ＮＷ内のＰ＋拡散領域が形成される領
域に限定してもよい。
ンジスタＰ１およびＰ２が形成される領域上の金属配線
間の絶縁膜として、Ｎウエル領域ＮＷ上の層間膜には比
誘電率が高い材料を用い、Ｐウエル領域ＰＷ上の層間膜
にはＮウエル領域ＮＷ上の層間膜より低い誘電率の材料
を用いる。なお、高誘電体材料の層間膜を形成する領域
を、Ｎウエル領域ＮＷ内のＰ＋拡散領域が形成される領
域に限定してもよい。
【００６４】図８は、図７に示したＳＲＡＭメモリセル
レイアウトのＡ−Ａ’線における断面図である。図８に
示すように、層間膜１３０は、すべて高誘電率の材料で
覆われる。これにより、負荷トランジスタであるＰＭＯ
ＳトランジスタＰ１およびＰ２を形成している部分の記
憶ノードＮＡおよびＮＢによるカップリング容量を増加
させることができる。
レイアウトのＡ−Ａ’線における断面図である。図８に
示すように、層間膜１３０は、すべて高誘電率の材料で
覆われる。これにより、負荷トランジスタであるＰＭＯ
ＳトランジスタＰ１およびＰ２を形成している部分の記
憶ノードＮＡおよびＮＢによるカップリング容量を増加
させることができる。
【００６５】一方で、Ｎ＋拡散領域ＦＬ２３０およびＦ
Ｌ２４０上のコンタクトホール形成部分の層間膜の比誘
電率は低いため、ビット線ＢＬおよびＢＬＢによるカッ
プリング容量は増加しない。なお、ＮＭＯＳトランジス
タＮ１〜Ｎ４を形成しているＰウエル領域ＰＷのＢ−
Ｂ’線の断面図は、図２１に示したとおりであり、Ｐウ
エル領域ＰＷ上は比較的低い比誘電率で覆われている。
Ｌ２４０上のコンタクトホール形成部分の層間膜の比誘
電率は低いため、ビット線ＢＬおよびＢＬＢによるカッ
プリング容量は増加しない。なお、ＮＭＯＳトランジス
タＮ１〜Ｎ４を形成しているＰウエル領域ＰＷのＢ−
Ｂ’線の断面図は、図２１に示したとおりであり、Ｐウ
エル領域ＰＷ上は比較的低い比誘電率で覆われている。
【００６６】図９は、図７に示したＳＲＡＭメモリセル
レイアウトのＣ−Ｃ’線における断面図である。図９に
示すように、Ｎウエル領域ＮＷとＰウエル領域ＰＷとの
境界部分が低誘電率と高誘電率の層間膜の境界となって
いる。
レイアウトのＣ−Ｃ’線における断面図である。図９に
示すように、Ｎウエル領域ＮＷとＰウエル領域ＰＷとの
境界部分が低誘電率と高誘電率の層間膜の境界となって
いる。
【００６７】以上に説明したとおり、実施の形態３にか
かる半導体記憶装置によれば、ＳＲＡＭメモリセルを構
成する負荷トランジスタが形成される領域の層間膜のみ
を高誘電体材料で形成するので、アクセストランジスタ
が形成される領域では低誘電体材料の層間膜を用いたま
までアクセス速度の高速性を維持しつつ、記憶ノードＮ
ＡおよびＮＢによるカップリング容量を増やすことがで
き、結果的にソフトエラー耐性を向上させることができ
る。
かる半導体記憶装置によれば、ＳＲＡＭメモリセルを構
成する負荷トランジスタが形成される領域の層間膜のみ
を高誘電体材料で形成するので、アクセストランジスタ
が形成される領域では低誘電体材料の層間膜を用いたま
までアクセス速度の高速性を維持しつつ、記憶ノードＮ
ＡおよびＮＢによるカップリング容量を増やすことがで
き、結果的にソフトエラー耐性を向上させることができ
る。
【００６８】実施の形態４．つぎに、実施の形態４にか
かる半導体記憶装置について説明する。実施の形態４に
かかる半導体記憶装置は、ＳＲＡＭメモリセルを構成す
る負荷トランジスタと駆動トランジスタの双方が形成さ
れる領域の層間膜を高誘電体材料で形成することを特徴
としている。
かる半導体記憶装置について説明する。実施の形態４に
かかる半導体記憶装置は、ＳＲＡＭメモリセルを構成す
る負荷トランジスタと駆動トランジスタの双方が形成さ
れる領域の層間膜を高誘電体材料で形成することを特徴
としている。
【００６９】ここで、実施の形態４にかかる半導体記憶
装置の等価回路図については、図１３に示した従来図と
おりであるので、その説明を省略する。図１０は、実施
の形態４にかかる半導体記憶装置に対応するＳＲＡＭメ
モリセルのレイアウト構成例を示す図である。図１０に
示すレイアウト構成図は、ＰＭＯＳトランジスタＰ１お
よびＰ２が形成される領域とＮＭＯＳトランジスタＮ１
およびＮ２が形成される領域の各層間膜部分Ｅ４が高誘
電体材料で形成されているという点以外は、図１９に示
したレイアウト構成図と同じである。
装置の等価回路図については、図１３に示した従来図と
おりであるので、その説明を省略する。図１０は、実施
の形態４にかかる半導体記憶装置に対応するＳＲＡＭメ
モリセルのレイアウト構成例を示す図である。図１０に
示すレイアウト構成図は、ＰＭＯＳトランジスタＰ１お
よびＰ２が形成される領域とＮＭＯＳトランジスタＮ１
およびＮ２が形成される領域の各層間膜部分Ｅ４が高誘
電体材料で形成されているという点以外は、図１９に示
したレイアウト構成図と同じである。
【００７０】負荷トランジスタであるＰＭＯＳトランジ
スタＰ１およびＰ２が形成される領域に加えて、駆動ト
ランジスタであるＮＭＯＳトランジスタＮ１およびＮ２
が形成される領域についても、その層間膜を高誘電体材
料によって形成するので、実施の形態３と同様に、高速
性を維持しながら、記憶ノードＮＡおよびＮＢの容量を
増やしてソフトエラー耐性を向上させることができる。
特に、負荷トランジスタであるＰＭＯＳトランジスタＰ
１およびＰ２の層間膜のみに高誘電体材料を用いた場合
と比較して、ＮＭＯＳトランジスタＮ１およびＮ２の層
間膜として高誘電体材料を用いた分だけ、カップリング
容量を増やすことができる。結果的に、記憶ノードの臨
界電荷量を増加させることができ、ソフトエラーの耐性
は、実施の形態３の場合よりも向上させることができ
る。
スタＰ１およびＰ２が形成される領域に加えて、駆動ト
ランジスタであるＮＭＯＳトランジスタＮ１およびＮ２
が形成される領域についても、その層間膜を高誘電体材
料によって形成するので、実施の形態３と同様に、高速
性を維持しながら、記憶ノードＮＡおよびＮＢの容量を
増やしてソフトエラー耐性を向上させることができる。
特に、負荷トランジスタであるＰＭＯＳトランジスタＰ
１およびＰ２の層間膜のみに高誘電体材料を用いた場合
と比較して、ＮＭＯＳトランジスタＮ１およびＮ２の層
間膜として高誘電体材料を用いた分だけ、カップリング
容量を増やすことができる。結果的に、記憶ノードの臨
界電荷量を増加させることができ、ソフトエラーの耐性
は、実施の形態３の場合よりも向上させることができ
る。
【００７１】図１１は、図１０に示したＳＲＡＭメモリ
セルレイアウトのＡ−Ａ’線における断面図である。ま
た、図１２は、図１０に示したＳＲＡＭメモリセルレイ
アウトのＢ−Ｂ’線における断面図である。図１１およ
び図１２に示すように、負荷トランジスタＰ１およびＰ
２の領域と駆動トランジスタＮ１およびＮ２の領域の各
層間膜１３０は高誘電率の材料で覆われ、一方でビット
線ＢＬおよびＢＬＢとのコンタクトホールが設けられる
Ｎ＋拡散領域ＦＬ２３０およびＦＬ２４０の層間膜は、
層間膜１３０より低い比誘電率の材料で覆われる。この
ため、ビット線ＢＬおよびＢＬＢによるカップリング容
量は増加せず、記憶ノードＮＡおよびＮＢによるカップ
リング容量のみが増加する。
セルレイアウトのＡ−Ａ’線における断面図である。ま
た、図１２は、図１０に示したＳＲＡＭメモリセルレイ
アウトのＢ−Ｂ’線における断面図である。図１１およ
び図１２に示すように、負荷トランジスタＰ１およびＰ
２の領域と駆動トランジスタＮ１およびＮ２の領域の各
層間膜１３０は高誘電率の材料で覆われ、一方でビット
線ＢＬおよびＢＬＢとのコンタクトホールが設けられる
Ｎ＋拡散領域ＦＬ２３０およびＦＬ２４０の層間膜は、
層間膜１３０より低い比誘電率の材料で覆われる。この
ため、ビット線ＢＬおよびＢＬＢによるカップリング容
量は増加せず、記憶ノードＮＡおよびＮＢによるカップ
リング容量のみが増加する。
【００７２】以上に説明したとおり、実施の形態４にか
かる半導体記憶装置によれば、ＳＲＡＭメモリセルを構
成する負荷トランジスタが形成される領域と駆動トラン
ジスタが形成される領域の双方の層間膜のみを高誘電体
材料で形成するので、アクセストランジスタが形成され
る領域では低誘電体材料の層間膜を用いたままでアクセ
ス速度の高速性を維持しつつ、記憶ノードＮＡおよびＮ
Ｂによるカップリング容量を実施の形態３と比較して一
層増やすことができ、結果的にソフトエラー耐性を向上
させることができる。
かる半導体記憶装置によれば、ＳＲＡＭメモリセルを構
成する負荷トランジスタが形成される領域と駆動トラン
ジスタが形成される領域の双方の層間膜のみを高誘電体
材料で形成するので、アクセストランジスタが形成され
る領域では低誘電体材料の層間膜を用いたままでアクセ
ス速度の高速性を維持しつつ、記憶ノードＮＡおよびＮ
Ｂによるカップリング容量を実施の形態３と比較して一
層増やすことができ、結果的にソフトエラー耐性を向上
させることができる。
【００７３】実施の形態５．つぎに、実施の形態５にか
かる半導体記憶装置について説明する。実施の形態５に
かかる半導体記憶装置は、図１、図４および図１８に示
した等価回路において、メモリセルの記憶動作に寄与し
ないダミーのＭＯＳトランジスタを設け、記憶ノードＮ
ＡおよびＮＢに、そのダミーのＭＯＳトランジスタのゲ
ートを接続することで記憶ノードの容量を増加させる構
成において、ダミーのＭＯＳトランジスタのゲート絶縁
膜を高誘電体材料で形成することを特徴としている。
かる半導体記憶装置について説明する。実施の形態５に
かかる半導体記憶装置は、図１、図４および図１８に示
した等価回路において、メモリセルの記憶動作に寄与し
ないダミーのＭＯＳトランジスタを設け、記憶ノードＮ
ＡおよびＮＢに、そのダミーのＭＯＳトランジスタのゲ
ートを接続することで記憶ノードの容量を増加させる構
成において、ダミーのＭＯＳトランジスタのゲート絶縁
膜を高誘電体材料で形成することを特徴としている。
【００７４】ここでは、図１に示した構成、すなわちメ
モリセルの記憶動作に寄与するＰＭＯＳトランジスタＰ
１１およびＰ１２のゲート絶縁膜が高誘電体材料で形成
された構成に対して、ダミーのＭＯＳトランジスタを付
加した場合の構成について説明する。
モリセルの記憶動作に寄与するＰＭＯＳトランジスタＰ
１１およびＰ１２のゲート絶縁膜が高誘電体材料で形成
された構成に対して、ダミーのＭＯＳトランジスタを付
加した場合の構成について説明する。
【００７５】図１３は、実施の形態５にかかる半導体記
憶装置の等価回路図である。なお、図１３において、図
１と共通する部分には同一の符号を付してその説明を省
略する。図１３に示す等価回路図では、ゲートが記憶ノ
ードＮＢに接続されドレインが記憶ノードＮＡに接続さ
れたＰＭＯＳトランジスタＰＤ１と、ゲートが記憶ノー
ドＮＡに接続されドレインが記憶ノードＮＢに接続され
たＰＭＯＳトランジスタＰＤ２と、を備えている点が図
１と異なる。
憶装置の等価回路図である。なお、図１３において、図
１と共通する部分には同一の符号を付してその説明を省
略する。図１３に示す等価回路図では、ゲートが記憶ノ
ードＮＢに接続されドレインが記憶ノードＮＡに接続さ
れたＰＭＯＳトランジスタＰＤ１と、ゲートが記憶ノー
ドＮＡに接続されドレインが記憶ノードＮＢに接続され
たＰＭＯＳトランジスタＰＤ２と、を備えている点が図
１と異なる。
【００７６】なお、これらＰＭＯＳトランジスタＰＤ１
およびＰＤ２は、記憶動作に寄与せず、記憶ノードＮＡ
およびＮＢにゲート容量およびドレイン容量を付加する
ことで、記憶ノードＮＡおよびＮＢの臨界電荷量を増大
させ、ソフトエラーの耐性を向上させている。
およびＰＤ２は、記憶動作に寄与せず、記憶ノードＮＡ
およびＮＢにゲート容量およびドレイン容量を付加する
ことで、記憶ノードＮＡおよびＮＢの臨界電荷量を増大
させ、ソフトエラーの耐性を向上させている。
【００７７】特に、図１３に示す等価回路図では、その
ダミーのＰＭＯＳトランジスタＰＤ１およびＰＤ２のゲ
ート絶縁膜が、ＰＭＯＳトランジスタＰ１１およびＰ１
２のゲート絶縁膜と同様に、高誘電体材料で形成されて
おり、実施の形態１によって享受される効果をより一層
高めている。
ダミーのＰＭＯＳトランジスタＰＤ１およびＰＤ２のゲ
ート絶縁膜が、ＰＭＯＳトランジスタＰ１１およびＰ１
２のゲート絶縁膜と同様に、高誘電体材料で形成されて
おり、実施の形態１によって享受される効果をより一層
高めている。
【００７８】図１４は、図１３に示した等価回路に対応
するＳＲＡＭメモリセルのレイアウト構成例を示す図で
ある。なお、図１４に示すレイアウト構成図は、ＰＭＯ
ＳトランジスタＰＤ１が、ドレイン領域としてＰＭＯＳ
トランジスタＰ１１のドレイン領域であるＰ＋拡散領域
ＦＬ１１０を共有し、ＰＭＯＳトランジスタＰＤ２が、
ドレイン領域としてＰＭＯＳトランジスタＰ１２のドレ
イン領域であるＰ＋拡散領域ＦＬ１２０を共有している
点と、ＰＭＯＳトランジスタＰＤ１のゲート領域が、Ｐ
ＭＯＳトランジスタＰ１１およびＮＭＯＳトランジスタ
Ｎ１のゲート領域を形成するための共通のポリシリコン
配線層ＰＬ１１０によって形成され、ＰＭＯＳトランジ
スタＰＤ２のゲート領域が、ＰＭＯＳトランジスタＰ１
２およびＮＭＯＳトランジスタＮ２のゲート領域を形成
するための共通のポリシリコン配線層ＰＬ１２０によっ
て形成される点以外は、図２に示したレイアウト構成図
と同じである。
するＳＲＡＭメモリセルのレイアウト構成例を示す図で
ある。なお、図１４に示すレイアウト構成図は、ＰＭＯ
ＳトランジスタＰＤ１が、ドレイン領域としてＰＭＯＳ
トランジスタＰ１１のドレイン領域であるＰ＋拡散領域
ＦＬ１１０を共有し、ＰＭＯＳトランジスタＰＤ２が、
ドレイン領域としてＰＭＯＳトランジスタＰ１２のドレ
イン領域であるＰ＋拡散領域ＦＬ１２０を共有している
点と、ＰＭＯＳトランジスタＰＤ１のゲート領域が、Ｐ
ＭＯＳトランジスタＰ１１およびＮＭＯＳトランジスタ
Ｎ１のゲート領域を形成するための共通のポリシリコン
配線層ＰＬ１１０によって形成され、ＰＭＯＳトランジ
スタＰＤ２のゲート領域が、ＰＭＯＳトランジスタＰ１
２およびＮＭＯＳトランジスタＮ２のゲート領域を形成
するための共通のポリシリコン配線層ＰＬ１２０によっ
て形成される点以外は、図２に示したレイアウト構成図
と同じである。
【００７９】また、図１４において、高誘電体材料が用
いられるのは、ポリシリコン配線層ＰＬ１１０およびＰ
Ｌ１２０の構成部分のうち、Ｎウエル領域ＮＷ内に位置
する部分の下層部である。なお、ＰＭＯＳトランジスタ
ＰＤ１およびＰＤ２のゲート絶縁膜の具体的な形成方法
は、実施の形態１に説明したＰＭＯＳトランジスタＰ１
１およびＰ１２のゲート絶縁膜と形成方法と同様である
のでここではその説明を省略する。
いられるのは、ポリシリコン配線層ＰＬ１１０およびＰ
Ｌ１２０の構成部分のうち、Ｎウエル領域ＮＷ内に位置
する部分の下層部である。なお、ＰＭＯＳトランジスタ
ＰＤ１およびＰＤ２のゲート絶縁膜の具体的な形成方法
は、実施の形態１に説明したＰＭＯＳトランジスタＰ１
１およびＰ１２のゲート絶縁膜と形成方法と同様である
のでここではその説明を省略する。
【００８０】図１５は、図１４に示したＳＲＡＭメモリ
セルレイアウトのＡ−Ａ’線における断面図である。図
１５において、Ｎウエル領域ＮＷ上に形成されたダミー
のＰＭＯＳトランジスタＰＤ１およびＰＤ２のゲート絶
縁膜１２３は、ＰＭＯＳトランジスタＰ１１およびＰ１
２のゲート絶縁膜１２１と同じ高誘電体材料で形成され
ている。なお、ＮＭＯＳトランジスタＮ１〜Ｎ４を形成
しているＰウエル領域ＰＷのＢ−Ｂ’線の断面図は、図
２１に示したとおりであるのでここではその説明を省略
する。
セルレイアウトのＡ−Ａ’線における断面図である。図
１５において、Ｎウエル領域ＮＷ上に形成されたダミー
のＰＭＯＳトランジスタＰＤ１およびＰＤ２のゲート絶
縁膜１２３は、ＰＭＯＳトランジスタＰ１１およびＰ１
２のゲート絶縁膜１２１と同じ高誘電体材料で形成され
ている。なお、ＮＭＯＳトランジスタＮ１〜Ｎ４を形成
しているＰウエル領域ＰＷのＢ−Ｂ’線の断面図は、図
２１に示したとおりであるのでここではその説明を省略
する。
【００８１】以上に説明したとおり、実施の形態５にか
かる半導体記憶装置によれば、ＳＲＡＭメモリセルを構
成する負荷トランジスタに加え、記憶ノードＮＡおよび
ＮＢの容量を増加させるために少なくともゲートを記憶
ノードＮＡおよびＮＢに接続するダミーのＰＭＯＳトラ
ンジスタＰＤ１およびＰＤ２についても、それらのゲー
ト絶縁膜を高誘電体材料で形成するので、そのゲートと
基板との間の容量をより一層増加させることができる。
これにより、記憶ノードＮＡおよびＮＢの保持データが
反転するのに必要な臨界電荷量がさらに増加し、結果的
にソフトエラーの耐性を向上させることが可能になる。
かる半導体記憶装置によれば、ＳＲＡＭメモリセルを構
成する負荷トランジスタに加え、記憶ノードＮＡおよび
ＮＢの容量を増加させるために少なくともゲートを記憶
ノードＮＡおよびＮＢに接続するダミーのＰＭＯＳトラ
ンジスタＰＤ１およびＰＤ２についても、それらのゲー
ト絶縁膜を高誘電体材料で形成するので、そのゲートと
基板との間の容量をより一層増加させることができる。
これにより、記憶ノードＮＡおよびＮＢの保持データが
反転するのに必要な臨界電荷量がさらに増加し、結果的
にソフトエラーの耐性を向上させることが可能になる。
【００８２】なお、上述した例では、記憶ノードＮＡお
よびＮＢに接続するダミーのＭＯＳトランジスタをＰＭ
ＯＳトランジスタＰＤ１およびＰＤ２としたが、その一
方のみでもよく、また、ＰＭＯＳトランジスタではなく
ＮＭＯＳトランジスタでもよい。
よびＮＢに接続するダミーのＭＯＳトランジスタをＰＭ
ＯＳトランジスタＰＤ１およびＰＤ２としたが、その一
方のみでもよく、また、ＰＭＯＳトランジスタではなく
ＮＭＯＳトランジスタでもよい。
【００８３】実施の形態６．つぎに、実施の形態６にか
かる半導体記憶装置について説明する。実施の形態６に
かかる半導体記憶装置は、２ポートＳＲＡＭメモリセル
を構成する負荷トランジスタと駆動トランジスタのすべ
てにおいて、ゲート絶縁膜として高誘電体材料を用いた
ことを特徴としている。
かる半導体記憶装置について説明する。実施の形態６に
かかる半導体記憶装置は、２ポートＳＲＡＭメモリセル
を構成する負荷トランジスタと駆動トランジスタのすべ
てにおいて、ゲート絶縁膜として高誘電体材料を用いた
ことを特徴としている。
【００８４】図１６は、実施の形態６にかかる半導体記
憶装置の等価回路図であり、２ポートＳＲＡＭメモリセ
ルの等価回路を示す図である。図１６において、ＰＭＯ
ＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１１
（またはＮ１５）は、第１のＣＭＯＳインバータを構成
し、また、ＰＭＯＳトランジスタＰ１２とＮＭＯＳトラ
ンジスタＮ１２（またはＮ１６）は、第２のＣＭＯＳト
ランジスタを構成しており、さらに、これらＣＭＯＳイ
ンバータ間において入出力端子が相補接続されている。
憶装置の等価回路図であり、２ポートＳＲＡＭメモリセ
ルの等価回路を示す図である。図１６において、ＰＭＯ
ＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１１
（またはＮ１５）は、第１のＣＭＯＳインバータを構成
し、また、ＰＭＯＳトランジスタＰ１２とＮＭＯＳトラ
ンジスタＮ１２（またはＮ１６）は、第２のＣＭＯＳト
ランジスタを構成しており、さらに、これらＣＭＯＳイ
ンバータ間において入出力端子が相補接続されている。
【００８５】すなわち、これらＭＯＳトランジスタＰ１
１、Ｐ１２、Ｎ１１、Ｎ１２、Ｎ１５およびＮ１６によ
ってフリップフロップ回路が構成され、図１６中、上記
した第１のＣＭＯＳインバータの出力点でありかつ第２
のＣＭＯＳインバータの入力点でもある記憶ノードＮＡ
と、第２のＣＭＯＳインバータの出力点でありかつ第１
のＣＭＯＳインバータの入力点でもある記憶ノードＮＢ
とにおいて、データの書き込みおよび読み出しが可能と
なる。
１、Ｐ１２、Ｎ１１、Ｎ１２、Ｎ１５およびＮ１６によ
ってフリップフロップ回路が構成され、図１６中、上記
した第１のＣＭＯＳインバータの出力点でありかつ第２
のＣＭＯＳインバータの入力点でもある記憶ノードＮＡ
と、第２のＣＭＯＳインバータの出力点でありかつ第１
のＣＭＯＳインバータの入力点でもある記憶ノードＮＢ
とにおいて、データの書き込みおよび読み出しが可能と
なる。
【００８６】また、ＮＭＯＳトランジスタＮ３、Ｎ４、
Ｎ７およびＮ８は、それぞれアクセスゲートとして機能
し、ＮＭＯＳトランジスタＮ３は、ゲートを第１のワー
ド線ＷＬ１に接続し、ソースを上記した記憶ノードＮＡ
に接続するとともにドレインを第１の正相ビット線ＢＬ
１に接続している。また、ＮＭＯＳトランジスタＮ７
は、ゲートを第２のワード線ＷＬ２に接続し、ソースを
記憶ノードＮＡに接続するとともにゲートを第２の正相
ビット線ＢＬ２に接続している。
Ｎ７およびＮ８は、それぞれアクセスゲートとして機能
し、ＮＭＯＳトランジスタＮ３は、ゲートを第１のワー
ド線ＷＬ１に接続し、ソースを上記した記憶ノードＮＡ
に接続するとともにドレインを第１の正相ビット線ＢＬ
１に接続している。また、ＮＭＯＳトランジスタＮ７
は、ゲートを第２のワード線ＷＬ２に接続し、ソースを
記憶ノードＮＡに接続するとともにゲートを第２の正相
ビット線ＢＬ２に接続している。
【００８７】また、ＮＭＯＳトランジスタＮ４は、ゲー
トを第１のワード線ＷＬ１に接続し、ソースを上記した
記憶ノードＮＢに接続するとともにドレインを第１の逆
相ビット線ＢＬＢ１に接続している。また、ＮＭＯＳト
ランジスタＮ８は、ゲートを第２のワード線ＷＬ２に接
続し、ソースを記憶ノードＮＢに接続するとともにドレ
インを第２の逆相ビット線ＢＬＢ２に接続している。
トを第１のワード線ＷＬ１に接続し、ソースを上記した
記憶ノードＮＢに接続するとともにドレインを第１の逆
相ビット線ＢＬＢ１に接続している。また、ＮＭＯＳト
ランジスタＮ８は、ゲートを第２のワード線ＷＬ２に接
続し、ソースを記憶ノードＮＢに接続するとともにドレ
インを第２の逆相ビット線ＢＬＢ２に接続している。
【００８８】すなわち、第１のワード線ＷＬ１、第１の
正相ビット線ＢＬ１および第１の逆相ビット線ＢＬＢ１
の選択により、第１のポートによる保持データの読み出
しを可能とし、第２のワード線ＷＬ２、第２の正相ビッ
ト線ＢＬ２および第２の逆相ビット線ＢＬＢ２の選択に
より、第２のポートによる保持データの読み出しを可能
としている。
正相ビット線ＢＬ１および第１の逆相ビット線ＢＬＢ１
の選択により、第１のポートによる保持データの読み出
しを可能とし、第２のワード線ＷＬ２、第２の正相ビッ
ト線ＢＬ２および第２の逆相ビット線ＢＬＢ２の選択に
より、第２のポートによる保持データの読み出しを可能
としている。
【００８９】ここで、図１６に示した等価回路自体は、
従来の２ポートＳＲＡＭメモリセルの回路と何ら異なる
ことはないが、実施の形態６にかかる半導体記憶装置で
は、その一つの２ポートＳＲＡＭメモリセルを構成する
ＰＭＯＳトランジスタＰ１１およびＰ１２と、ＮＭＯＳ
トランジスタＮ１１、Ｎ１２、Ｎ１５およびＮ１６との
各ゲート絶縁膜が、実施の形態１で説明したような高誘
電体材料で形成されている点が異なる。
従来の２ポートＳＲＡＭメモリセルの回路と何ら異なる
ことはないが、実施の形態６にかかる半導体記憶装置で
は、その一つの２ポートＳＲＡＭメモリセルを構成する
ＰＭＯＳトランジスタＰ１１およびＰ１２と、ＮＭＯＳ
トランジスタＮ１１、Ｎ１２、Ｎ１５およびＮ１６との
各ゲート絶縁膜が、実施の形態１で説明したような高誘
電体材料で形成されている点が異なる。
【００９０】図１７は、実施の形態６にかかる半導体記
憶装置を構成する２ポートＳＲＡＭメモリセルのレイア
ウト構成例を示す図である。図１７に示すように、一つ
の２ポートＳＲＡＭメモリセルは、半導体基板上に形成
されたＮ型のウエル領域ＮＷとＰ型のウエル領域ＰＷ上
に形成される。そして、図１６の等価回路に示したＰＭ
ＯＳトランジスタＰ１１およびＰ１２は、同一のＮウエ
ル領域ＮＷ内に形成され、ＮＭＯＳトランジスタＮ３、
Ｎ４、Ｎ７、Ｎ８、Ｎ１１、Ｎ１２、Ｎ１５およびＮ１
６は、同一のＰウエル領域ＰＷ内に形成される。
憶装置を構成する２ポートＳＲＡＭメモリセルのレイア
ウト構成例を示す図である。図１７に示すように、一つ
の２ポートＳＲＡＭメモリセルは、半導体基板上に形成
されたＮ型のウエル領域ＮＷとＰ型のウエル領域ＰＷ上
に形成される。そして、図１６の等価回路に示したＰＭ
ＯＳトランジスタＰ１１およびＰ１２は、同一のＮウエ
ル領域ＮＷ内に形成され、ＮＭＯＳトランジスタＮ３、
Ｎ４、Ｎ７、Ｎ８、Ｎ１１、Ｎ１２、Ｎ１５およびＮ１
６は、同一のＰウエル領域ＰＷ内に形成される。
【００９１】図１７では、図５に示したＰウエル領域Ｐ
Ｗ内に、さらにＮ＋拡散領域ＦＬ３００、ＦＬ３１０、
ＦＬ３２０、ＦＬ３３０およびＦＬ３４０が形成され、
それらＮ＋拡散領域をソース領域またはドレイン領域と
して、上記ＮＭＯＳトランジスタＮ７、Ｎ８、Ｎ１５お
よびＮ１６が形成されたレイアウト構成例が示されてい
るが、これは従来の２ポートＳＲＡＭメモリセルのレイ
アウト構成の一例と同様であり、ここではその詳細につ
いては説明を省略する。
Ｗ内に、さらにＮ＋拡散領域ＦＬ３００、ＦＬ３１０、
ＦＬ３２０、ＦＬ３３０およびＦＬ３４０が形成され、
それらＮ＋拡散領域をソース領域またはドレイン領域と
して、上記ＮＭＯＳトランジスタＮ７、Ｎ８、Ｎ１５お
よびＮ１６が形成されたレイアウト構成例が示されてい
るが、これは従来の２ポートＳＲＡＭメモリセルのレイ
アウト構成の一例と同様であり、ここではその詳細につ
いては説明を省略する。
【００９２】よって、図１７においても高誘電体材料が
用いられるのは、ポリシリコン配線層ＰＬ１１０および
ＰＬ１２０の構成部分のうち、Ｎウエル領域ＮＷ内とＰ
ウエル領域ＰＷ内に位置する部分の下層部である。ゲー
ト絶縁膜の具体的な形成方法については、実施の形態２
に説明したとおりであるので、ここではその説明を省略
する。なお、図１７において、高誘電体材料の絶縁膜が
形成されるのは、領域Ｅ５の部分である。
用いられるのは、ポリシリコン配線層ＰＬ１１０および
ＰＬ１２０の構成部分のうち、Ｎウエル領域ＮＷ内とＰ
ウエル領域ＰＷ内に位置する部分の下層部である。ゲー
ト絶縁膜の具体的な形成方法については、実施の形態２
に説明したとおりであるので、ここではその説明を省略
する。なお、図１７において、高誘電体材料の絶縁膜が
形成されるのは、領域Ｅ５の部分である。
【００９３】以上に説明したとおり、実施の形態６にか
かる半導体記憶装置によれば、ＳＲＡＭメモリセルの記
憶ノードＮＡおよびＮＢにそれぞれゲートを接続した負
荷トランジスタを設けることで構成される２ポートＳＲ
ＡＭメモリセルについても、負荷トランジスタと駆動ト
ランジスタのすべてにおいて、ゲート絶縁膜として高誘
電体材料を用いることで、実施の形態２と同様な効果を
享受することができる。
かる半導体記憶装置によれば、ＳＲＡＭメモリセルの記
憶ノードＮＡおよびＮＢにそれぞれゲートを接続した負
荷トランジスタを設けることで構成される２ポートＳＲ
ＡＭメモリセルについても、負荷トランジスタと駆動ト
ランジスタのすべてにおいて、ゲート絶縁膜として高誘
電体材料を用いることで、実施の形態２と同様な効果を
享受することができる。
【００９４】
【発明の効果】以上、説明したとおり、この発明によれ
ば、記憶ノードの容量に寄与する負荷トランジスタのゲ
ート絶縁膜に比誘電率の高い材料を使用するので、記憶
ノードの容量を増加させて臨界電荷量を増やすことがで
き、結果的にソフトエラーの耐性を向上させることがで
きるという効果を奏する。
ば、記憶ノードの容量に寄与する負荷トランジスタのゲ
ート絶縁膜に比誘電率の高い材料を使用するので、記憶
ノードの容量を増加させて臨界電荷量を増やすことがで
き、結果的にソフトエラーの耐性を向上させることがで
きるという効果を奏する。
【００９５】つぎの発明によれば、記憶ノードの容量に
寄与する負荷トランジスタのゲート絶縁膜に加えて、記
憶ノードの容量に寄与する駆動トランジスタのゲート絶
縁膜についても比誘電率の高い材料を使用するので、記
憶ノードの容量を増加させて臨界電荷量をさらに増やす
ことができ、結果的にソフトエラーの耐性を向上させる
ことができるという効果を奏する。
寄与する負荷トランジスタのゲート絶縁膜に加えて、記
憶ノードの容量に寄与する駆動トランジスタのゲート絶
縁膜についても比誘電率の高い材料を使用するので、記
憶ノードの容量を増加させて臨界電荷量をさらに増やす
ことができ、結果的にソフトエラーの耐性を向上させる
ことができるという効果を奏する。
【００９６】つぎの発明によれば、負荷トランジスタの
ゲートと駆動トランジスタのゲートを共通の電極配線層
で電気的に接続したレイアウト構成においても上記発明
による効果を享受することができるという効果を奏す
る。
ゲートと駆動トランジスタのゲートを共通の電極配線層
で電気的に接続したレイアウト構成においても上記発明
による効果を享受することができるという効果を奏す
る。
【００９７】つぎの発明によれば、記憶ノードにダミー
のＭＯＳトランジスタのゲートを接続したメモリセルの
構成においても上記発明による効果を享受することがで
きるという効果を奏する。
のＭＯＳトランジスタのゲートを接続したメモリセルの
構成においても上記発明による効果を享受することがで
きるという効果を奏する。
【００９８】つぎの発明によれば、記憶ノードにダミー
のＭＯＳトランジスタのゲートを接続したメモリセルの
構成であって、そのダミーのＭＯＳトランジスタのゲー
トが負荷トランジスタのゲートや駆動トランジスタのゲ
ートと共通の電極配線層で電気的に接続したレイアウト
構成においても上記発明による効果を享受することがで
きるという効果を奏する。
のＭＯＳトランジスタのゲートを接続したメモリセルの
構成であって、そのダミーのＭＯＳトランジスタのゲー
トが負荷トランジスタのゲートや駆動トランジスタのゲ
ートと共通の電極配線層で電気的に接続したレイアウト
構成においても上記発明による効果を享受することがで
きるという効果を奏する。
【００９９】つぎの発明によれば、記憶ノードを形成し
ている領域の層間膜の比誘電率を他の領域の層間膜の比
誘電率とは異なる値にすることで、記憶ノード間のカッ
プリング容量を変更して、ソフトエラーの耐性を制御す
ることができるという効果を奏する。
ている領域の層間膜の比誘電率を他の領域の層間膜の比
誘電率とは異なる値にすることで、記憶ノード間のカッ
プリング容量を変更して、ソフトエラーの耐性を制御す
ることができるという効果を奏する。
【０１００】つぎの発明によれば、記憶ノードを形成し
ている領域の層間膜の比誘電率を他の領域の層間膜の比
誘電率よりも大きな値にすることで、記憶ノード間のカ
ップリング容量を増やし、ソフトエラーの耐性を向上さ
せることができるという効果を奏する。
ている領域の層間膜の比誘電率を他の領域の層間膜の比
誘電率よりも大きな値にすることで、記憶ノード間のカ
ップリング容量を増やし、ソフトエラーの耐性を向上さ
せることができるという効果を奏する。
【０１０１】つぎの発明によれば、記憶ノードを形成し
ている領域のうちでもトランジスタ素子が形成されるＮ
ウエル領域上の層間膜のみを比誘電率の高い材料で形成
するので、比較的高価な高誘電体材料の利用領域を最小
限に留めることができるという効果を奏する。
ている領域のうちでもトランジスタ素子が形成されるＮ
ウエル領域上の層間膜のみを比誘電率の高い材料で形成
するので、比較的高価な高誘電体材料の利用領域を最小
限に留めることができるという効果を奏する。
【０１０２】つぎの発明によれば、記憶ノードを形成し
ている領域のうちでもトランジスタ素子が形成されるＰ
ウエル領域上の層間膜のみを比誘電率の高い材料で形成
するので、比較的高価な高誘電体材料の利用領域を最小
限に留めることができるという効果を奏する。
ている領域のうちでもトランジスタ素子が形成されるＰ
ウエル領域上の層間膜のみを比誘電率の高い材料で形成
するので、比較的高価な高誘電体材料の利用領域を最小
限に留めることができるという効果を奏する。
【０１０３】つぎの発明によれば、記憶ノードを形成し
ている領域のうちでもトランジスタ素子が形成される領
域の上面から金属配線層に至るまでの区間に配置される
層間膜のみを比誘電率の高い材料で形成するので、比較
的高価な高誘電体材料の利用領域を最小限に留めること
ができるという効果を奏する。
ている領域のうちでもトランジスタ素子が形成される領
域の上面から金属配線層に至るまでの区間に配置される
層間膜のみを比誘電率の高い材料で形成するので、比較
的高価な高誘電体材料の利用領域を最小限に留めること
ができるという効果を奏する。
【図１】 実施の形態１にかかる半導体記憶装置の等価
回路図である。
回路図である。
【図２】 実施の形態１にかかる半導体記憶装置に対応
するＳＲＡＭメモリセルのレイアウト構成例を示す図で
ある。
するＳＲＡＭメモリセルのレイアウト構成例を示す図で
ある。
【図３】 実施の形態１にかかる半導体記憶装置に対応
するＳＲＡＭメモリセルのＡ−Ａ’線における断面図で
ある。
するＳＲＡＭメモリセルのＡ−Ａ’線における断面図で
ある。
【図４】 実施の形態２にかかる半導体記憶装置の等価
回路図である。
回路図である。
【図５】 実施の形態２にかかる半導体記憶装置に対応
するＳＲＡＭメモリセルのレイアウト構成例を示す図で
ある。
するＳＲＡＭメモリセルのレイアウト構成例を示す図で
ある。
【図６】 実施の形態２にかかる半導体記憶装置に対応
するＳＲＡＭメモリセルのＢ−Ｂ’線における断面図で
ある。
するＳＲＡＭメモリセルのＢ−Ｂ’線における断面図で
ある。
【図７】 実施の形態３にかかる半導体記憶装置に対応
するＳＲＡＭメモリセルのレイアウト構成例を示す図で
ある。
するＳＲＡＭメモリセルのレイアウト構成例を示す図で
ある。
【図８】 実施の形態３にかかる半導体記憶装置に対応
するＳＲＡＭメモリセルのＡ−Ａ’線における断面図で
ある。
するＳＲＡＭメモリセルのＡ−Ａ’線における断面図で
ある。
【図９】 実施の形態３にかかる半導体記憶装置に対応
するＳＲＡＭメモリセルのＣ−Ｃ’線における断面図で
ある。
するＳＲＡＭメモリセルのＣ−Ｃ’線における断面図で
ある。
【図１０】 実施の形態４にかかる半導体記憶装置に対
応するＳＲＡＭメモリセルのレイアウト構成例を示す図
である。
応するＳＲＡＭメモリセルのレイアウト構成例を示す図
である。
【図１１】 実施の形態４にかかる半導体記憶装置に対
応するＳＲＡＭメモリセルのＡ−Ａ’線における断面図
である。
応するＳＲＡＭメモリセルのＡ−Ａ’線における断面図
である。
【図１２】 実施の形態４にかかる半導体記憶装置に対
応するＳＲＡＭメモリセルのＢ−Ｂ’線における断面図
である。
応するＳＲＡＭメモリセルのＢ−Ｂ’線における断面図
である。
【図１３】 実施の形態５にかかる半導体記憶装置の等
価回路図である。
価回路図である。
【図１４】 実施の形態５にかかる半導体記憶装置に対
応するＳＲＡＭメモリセルのレイアウト構成例を示す図
である。
応するＳＲＡＭメモリセルのレイアウト構成例を示す図
である。
【図１５】 実施の形態５にかかる半導体記憶装置に対
応するＳＲＡＭメモリセルのＡ−Ａ’線における断面図
である。
応するＳＲＡＭメモリセルのＡ−Ａ’線における断面図
である。
【図１６】 実施の形態６にかかる半導体記憶装置の等
価回路図である。
価回路図である。
【図１７】 実施の形態６にかかる半導体記憶装置を構
成する２ポートＳＲＡＭメモリセルのレイアウト構成例
を示す図である。
成する２ポートＳＲＡＭメモリセルのレイアウト構成例
を示す図である。
【図１８】 従来のＣＭＯＳ型ＳＲＡＭのメモリセルの
等価回路図である。
等価回路図である。
【図１９】 従来のＳＲＡＭメモリセルのレイアウト構
成例を示す図である。
成例を示す図である。
【図２０】 従来のＳＲＡＭメモリセルのＡ−Ａ’線に
おける断面図である。
おける断面図である。
【図２１】 従来のＳＲＡＭメモリセルのＢ−Ｂ’線に
おける断面図である。
おける断面図である。
【符号の説明】 １０ 素子分離領域、２１，２２，１２１，１２２，１
２３ ゲート絶縁膜、３０，１３０ 層間膜、４１，４
２ コンタクトホール、５１，５２ 金属配線、ＢＬ
正相ビット線、ＢＬＢ 逆相ビット線、ＦＬ１００，Ｆ
Ｌ１１０，ＦＬ１２０ Ｐ＋拡散領域、ＦＬ２００，Ｆ
Ｌ２１０，ＦＬ２２０，ＦＬ２３０，ＦＬ２４０，ＦＬ
３００，ＦＬ３１０，ＦＬ３２０，ＦＬ３３０，ＦＬ３
４０ Ｎ＋拡散領域、Ｎ１〜Ｎ４，Ｎ７，Ｎ８，Ｎ１
１，Ｎ１２，Ｎ１５，Ｎ１６ ＮＭＯＳトランジスタ、
ＮＡ，ＮＢ 記憶ノード、ＮＷ Ｎウエル領域、ＰＷ
Ｐウエル領域、Ｐ１，Ｐ２，Ｐ１１，Ｐ１２ ＰＭＯＳ
トランジスタ、ＰＬ１１０，ＰＬ１２０，ＰＬ１３０，
ＰＬ１４０ ポリシリコン配線層、ＷＬ ワード線。
２３ ゲート絶縁膜、３０，１３０ 層間膜、４１，４
２ コンタクトホール、５１，５２ 金属配線、ＢＬ
正相ビット線、ＢＬＢ 逆相ビット線、ＦＬ１００，Ｆ
Ｌ１１０，ＦＬ１２０ Ｐ＋拡散領域、ＦＬ２００，Ｆ
Ｌ２１０，ＦＬ２２０，ＦＬ２３０，ＦＬ２４０，ＦＬ
３００，ＦＬ３１０，ＦＬ３２０，ＦＬ３３０，ＦＬ３
４０ Ｎ＋拡散領域、Ｎ１〜Ｎ４，Ｎ７，Ｎ８，Ｎ１
１，Ｎ１２，Ｎ１５，Ｎ１６ ＮＭＯＳトランジスタ、
ＮＡ，ＮＢ 記憶ノード、ＮＷ Ｎウエル領域、ＰＷ
Ｐウエル領域、Ｐ１，Ｐ２，Ｐ１１，Ｐ１２ ＰＭＯＳ
トランジスタ、ＰＬ１１０，ＰＬ１２０，ＰＬ１３０，
ＰＬ１４０ ポリシリコン配線層、ＷＬ ワード線。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 BS15 BS24 BS27 BS38 BS43 BS50 GA18 JA02 JA06 JA19 JA56 LA01 MA06 MA19 MA20 ZA28
Claims (10)
- 【請求項１】 第１の導電型の第１のＭＯＳトランジス
タと前記第１の導電型と異なる第２の導電型の第２のＭ
ＯＳトランジスタとを含んで構成されるとともに出力点
を第１の記憶ノードとし、入力点を第２の記憶ノードと
する第１のインバータと、前記第１の導電型の第３のＭ
ＯＳトランジスタと前記第２の導電型の第４のＭＯＳト
ランジスタとを含んで構成されるとともに出力点を前記
第２の記憶ノードに接続し、入力点を前記第１の記憶ノ
ードに接続した第２のインバータと、ドレインが前記第
１の記憶ノードに接続されソースが一対のビット線の一
方に接続されゲートがワード線に接続された前記第２の
導電型の第５のＭＯＳトランジスタと、ドレインが前記
第２の記憶ノードに接続されソースが前記一対のビット
線の他方に接続されゲートが前記ワード線に接続された
前記第２の導電型の第６のＭＯＳトランジスタと、を備
えて構成される半導体記憶装置において、 前記第１のＭＯＳトランジスタと前記第３のＭＯＳトラ
ンジスタとのゲート絶縁膜の比誘電率は、前記第５のＭ
ＯＳトランジスタと前記第６のＭＯＳトランジスタとの
ゲート絶縁膜の比誘電率よりも高いことを特徴とする半
導体記憶装置。 - 【請求項２】 前記第２のＭＯＳトランジスタのゲート
と前記第４のＭＯＳトランジスタのゲート絶縁膜の比誘
電率は、前記第５のＭＯＳトランジスタのゲートと前記
第６のＭＯＳトランジスタのゲート絶縁膜の比誘電率よ
りも高いことを特徴とする請求項１に記載の半導体記憶
装置。 - 【請求項３】 前記第１のＭＯＳトランジスタのゲート
と前記第２のＭＯＳトランジスタのゲートは、第１の電
極配線層で電気的に接続され、 前記第３のＭＯＳトランジスタのゲートと前記第４のＭ
ＯＳトランジスタのゲートは、第２の電極配線層で電気
的に接続されることを特徴とする請求項２に記載の半導
体記憶装置。 - 【請求項４】 前記第１の記憶ノードまたは前記第２の
記憶ノードにゲートが接続された第７のＭＯＳトランジ
スタを備え、 前記第７のＭＯＳトランジスタのゲート絶縁膜の比誘電
率は、前記第５のＭＯＳトランジスタと前記第６のＭＯ
Ｓトランジスタとのゲート絶縁膜の比誘電率よりも高い
ことを特徴とする請求項１、２または３に記載の半導体
記憶装置。 - 【請求項５】 前記第７のＭＯＳトランジスタのゲート
は、前記第１のＭＯＳトランジスタのゲート、前記第２
のＭＯＳトランジスタのゲート、前記第３のＭＯＳトラ
ンジスタのゲートまたは前記第４のＭＯＳトランジスタ
のゲートと共通の電極配線層で電気的に接続されること
を特徴とする請求項４に記載の半導体記憶装置。 - 【請求項６】 同一チップ内に半導体層で形成された複
数のトランジスタ素子領域と、前記トランジスタ素子領
域の上部に複数の金属配線層と層間膜を積層して形成さ
れた配線領域とを備えて構成される半導体記憶装置にお
いて、 前記トランジスタ素子領域上に積層される層間膜の所定
の部分の比誘電率は、前記所定の部分以外の層間膜の比
誘電率と異なることを特徴とする半導体記憶装置。 - 【請求項７】 前記所定の部分は、前記複数のトランジ
スタ素子領域のうちのメモリセルを構成するトランジス
タ素子領域上の領域であり、当該所定の部分の比誘電率
は、前記所定の部分以外の層間膜の比誘電率よりも大き
いことを特徴とする請求項６に記載の半導体記憶装置。 - 【請求項８】 前記所定の部分は、前記トランジスタ素
子が形成されるＮウエル領域上に位置することを特徴と
する請求項７に記載の半導体記憶装置。 - 【請求項９】 前記所定の部分は、前記トランジスタ素
子が形成されるＰウエル領域上に位置することを特徴と
する請求項７に記載の半導体記憶装置。 - 【請求項１０】 前記所定の部分は、前記トランジスタ
素子を構成する最上層と、当該トランジスタ素子と電気
的接続を果たす金属配線層との間の層に位置することを
特徴とする請求項７、８または９に記載の半導体記憶装
置。
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