JP4214428B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、例えば6トランジスタ構成のSRAM(Static Random Access Memory ;スタティック・ランダム・アクセス・メモリ)セル等、メモリセルがCMOS(Complementary Metal Oxide Semiconductor)構成である半導体記憶装置に係り、特に、ワード線を各ワードトランジスタ毎に分離して配置したスプリットワード線(Split Word Line) 型SRAMに好適な半導体記憶装置に関する。
【0002】
【従来の技術】
SRAMセルは、一般に、フリップフロップと、ワード線の印加電圧に応じて導通/非導通が制御されフリップフロップの2つの記憶ノードそれぞれをビット線に接続するか否かを決める2つのトランジスタ(ワードトランジスタ)とから構成されている。このSRAMセルは、フリップフロップの負荷素子の違いにより、MOSトランジスタ負荷型と高抵抗負荷型との2種類に大別できる。このうちMOSトランジスタ負荷型は、6つのトランジスタを有する構成となっており、負荷トランジスタの種類に応じてpチャネル型のMOSトランジスタ(以下、pMOSという)負荷型、TFT(Thin Film Transistor)負荷型が知られている。
【0003】
〔従来技術1〕
図27は、従来のpMOS負荷型SRAMセル300の配置パターン例を示す平面図である。この図は、トランジスタのゲートを形成した後の様子を表すもので、セル内部の接続線やビット線等の上層配線層は省略されている。その代わりに、図27では、上層配線層により接続される部分同士の結線をパターン図に重ねて示している。
【0004】
このpMOS負荷型のSRAMセル300は、nチャネル型MOSトランジスタ(以下、nMOSという)が形成される2つのp型能動領域302a,302b、pMOSが形成される2つのn型能動領域304a,304bを有しており、これら能動領域302a,302b,304a,304bの周囲は、例えばLOCOS(Local Oxidation of Silicon)或いはトレンチ構造の素子分離絶縁領域となっている。
【0005】
この従来のSRAMセル300において、2つのp型能動領域302a,302bはそれぞれ平面形状がほぼ直角に外側に曲がっており、その屈曲部を挟んで両側に駆動トランジスタQn1(又はQn2)とワードトランジスタQn3(又はQn4)とがそれぞれ形成されている。ワードトランジスタQn3,Qn4のポリシリコンゲート(Poly-Si Gate)電極を兼ねるワード線WLが、2つのp型能動領域302a,302b双方に対してほぼ直交し、図27において横方向にセル間を貫いて配線されている。これに対して、駆動トランジスタQn1,Qn2のポリシリコンゲート電極を兼ねる共通ゲート線306a,306bは、セルごとに個別に設けられている。すなわち、共通ゲート線306aがp型能動領域302aに対して図27の縦方向に直交し、また同様な方向に、共通ゲート線306bがp型能動領域302bに対して直交している。
【0006】
これら共通ゲート線306a,306bは、それぞれn型能動領域304a,304bに対しても直交している。これにより、n型能動領域304a,304bにそれぞれpMOS(負荷トランジスタQp1又はQp2)が形成されている。この負荷トランジスタQp1と駆動トランジスタQn1とにより第1のインバータが構成され、同様に、負荷トランジスタQp2と駆動トランジスタQn2とにより第2のインバータが構成されている。なお、これら共通ゲート線306a,306bは、それぞれ途中から分岐しており、図27に結線で示すように、2層目のポリシリコン配線層で、一方のインバータの入力端が他方のインバータ出力端に相互に接続されている。また、電源電圧VCCの供給線,共通電位VSSの供給線およびビット線BL1,BL2が図示のように結線されている。
【0007】
〔従来技術2〕
近年、例えば、「A LOW COST MICROPROCESSOR COMPATIBLE, 18.4μm2,6-T BULK CELL TECHNOLOGY FOR HIGH SPEED SRAMS. VLSI Symposium Report,PP65-66,1993」において、ワード線を各ワードトランジスタ毎に分離して配置したスプリットワード線(Split Word Line) 型SRAMセルが提案されている。
【0008】
図28は、この文献に記載されたスプリットワード線型セルの配置パターンを示しており、図27と同様に平面図を表している。
【0009】
このスプリットワード線型SRAMセル310において、nMOSが形成されるp型能動領域312が各インバータおよびワードトランジスタ間で共通に設けられ、かつワード線方向に隣接するセル間でも共通化されている。同様に、pMOSが形成されるn型能動領域314が各インバータ間、およびワード線方向に隣接するセル間で共通に設けられている。なお、図28において示す結線は基本的には図27と同様であるが、ここでは各インバータのpMOSとnMOSの直列接続が2層目のポリシリコン層、pMOSとnMOSとの直列接続点と他のインバータの入力端との接続部および電源電圧VCCの供給線等が3層目のポリサイド層、共通電位VSSの供給線およびビット線が4層目のメタル配線層によりそれぞれ構成されている。
【0010】
【発明が解決しようとする課題】
ところで、一般に、半導体メモリ装置の高集積化,大容量化を進める上では、パターン形成の微細化が必須である。このパターン形成の微細化は、主に、パターン自体の微細形成と、異なるパターン間におけるフォトマスクのアライメントにおける合わせずれ量の削減およびパターン間の合わせずれが問題とならない自己整合形成技術の導入とによって達成される。
【0011】
現在、前者のパターン自体の微細化は、レジスト材料の改良,このレジストをパターン転写マスクに用いる配線等の加工精度のほか、露光装置の光源を、g線,i線からKrFエキシマレーザ,Arエキシマレーザ,更にはX線へと、より短波長化することにより達成される。
【0012】
一方、後者のパターン間の合わせずれに関しては、自己整合形成技術の適用によって高い特性および信頼性を確保しながら、合わせずれ量の大幅な削減ができる。しかし、実際のデバイス製造では、自己整合形成技術を適用できる工程が限られる。その他の工程では、パターン間の合わせずれ量が露光装置の機械精度に依存し、機械精度の大幅な向上がないために、この合わせずれ量の削減はパターン自体の微細化ほど進展していないのが現状である。
【0013】
したがって、特に自己整合技術が適用できない工程において、パターン間の合わせずれが発生した場合でも、それが特性および信頼性等からみて問題とならないようなパターン設計が求められる。
【0014】
しかし、図27および図28に示した従来技術1および従来技術2のSRAMセルでは、このパターン間の合わせずれを十分に考慮したパターン設計とはなっていない。
【0015】
例えば、図27に示した従来技術1のSRAMセル300では、nMOSを形成するp型能動領域302a,302bが外側に屈曲し、マスク上のパターンが矩形を組み合わせたパターンとなっているにもかかわらず、実際の出来上がりのパターンは、図示のように角が大きく丸まって変形してしまう。これは、マスクパターンを用いてレジスト上に露光(パターン転写)する際に、レジスト残しによるパターン形成の場合は光強度過剰、レジスト除去によるパターン形成の場合は光強度不足によって引き起こされる。具体的に図示した例の場合、駆動トランジスタQn1,Qn2はゲート幅(チャネル電流方向と直行する重ね合わせサイズ)が増大し、ワードトランジスタQn3,Qn4はゲート幅が減少する傾向にある。
【0016】
また、このパターン変形に加え、p型能動領域302a,302bのパターン自体が屈曲しており、その上にゲート電極(この場合、ワード線WLおよび共通ゲート線306a,306b)を形成する際に、そのフォトマスクの合わせずれによってトランジスタサイズ(チャネル形成領域の大きさ)がばらついてしまう。例えば、図27において、p型能動領域302a,302bのパターン(実際には、LOCOSパターン)に対し、共通ゲート線306a,306b等のゲートパターンが右にずれると、駆動トランジスタQn2のゲート幅が小さくなり、駆動トランジスタQn1のゲート幅が大きくなる。逆に、ゲートパターンが左にずれると、駆動トランジスタQn1のゲート幅が小さくなり、駆動トランジスタQn2のゲート幅が大きくなる。これにより、何れの場合もフリップフロップを構成する2個のインバータ特性が均等でなくなり、フリップフロップの安定性、更にはSRAMメモリセルのデータ保持特性が低下する。
【0017】
また、ゲートパターンが下にずれると、ワードトランジスタQn3,Qn4のゲート幅が共に小さくなる。これにより、SRAMメモリセルの読み出しまたは書き込み時に、特に低い電位レベルで保持されていたローノード(Low Node)側において、ビット線からワードトランジスタ,記憶ノード,駆動トランジスタ,共通電位供給線へと流れるセル電流の電流経路の抵抗が大きくなり、読み出しまたは書き込み動作が遅くなる。逆に、ゲートパターンが上にずれると、この図27に示したセルでは問題ないが、ビットコンタクトを挟んで上下対称に配置された図27の上側に隣接するセルについて、上記した図27でゲートパターンが下にずれることと同じことが起こり、その結果、セル電流経路の抵抗が大きくなって読み出しまたは書込み動作が遅くなる。
【0018】
このように、nMOS側のサイズ変化、即ち駆動トランジスタとワードトランジスタのサイズが相対変化すると、セル特性(データ保持特性,高速性等)が低下することとなる。上述したパターンの合わせずれ量がウェハ内の位置(例えば、チップごとに)によって少しずつ変わることによって、この特性変化もウェハ内の位置によって変化し、これがメモリセルアレイ内、或いはチップ間で半導体製品の特性ばらつきとして現れる。
【0019】
このようなトランジスタサイズに起因した特性の低下およびばらつきの問題は、図28に示したスプリットワード線型SRAMセルでも起こる。このスプリットワード線型SRAMセル310では、能動領域312,314が隣接セル間で共通に接続され、その共通接続部分が他の部分に対して屈曲しているために、屈曲部に隣接する駆動トランジスタQn1,Qn2と負荷トランジスタQp1,Qp2の双方でサイズ変化が問題となる。特に、この種のSRAMセルはビット線配線方向の合わせずれに弱く、インバータ間でばらつきが生じ易くなり、この場合も当該メモリセルのデータ保持特性が低下し、読み出しまたは書き込み速度が低下する。
【0020】
なお、その他の従来技術として、「A Novel 6.4 μm 2 Full-CMOS SRAM Cell with Aspect Ratio of 0.63 in a High-Performance 0.25 μm-Generation CMOS Technology」(1998 Symposium on VLSI Technology Digest of Technical Papers 」に、高速用SRAMのパターンが開示されているが、このSRAMにおいても、能動領域が屈曲している領域を有するために、上記従来技術と同様の問題がある。
【0021】
このような特性の低下およびばらつきの問題は、能動領域の屈曲点に対しゲート電極を十分に離すことによって回避できるが、それではセル面積が増大するため、好ましくない。
【0022】
このようなことから、本出願人と同一出願人は、先に、メモリセル面積の増大を有効に抑制しながら、あるいは逆に縮小しながら、ゲート形成時のパターンずれによる特性低下を有効に防止できるセルパターンおよびセル構造の半導体記憶装置を提案している(特願平10−171186号)。以下、この半導体記憶装置の概略について説明する。
【0023】
図29ないし図32は、先に提案した半導体記憶装置の一例として、SRAMセル200の各製造過程におけるパターン構成および断面構成を表すものである。
【0024】
図29に示す状態では、p型ウェル領域とn型ウェル領域(図示せず)が形成されたシリコンウェハ等の半導体基板201の表面側に、例えばLOCOS,トレンチ等の素子分離領域202を形成する。これにより、素子分離領域202が形成されていないp型ウェル領域の表面領域が、n型MOSのチャネルが形成されるp型能動領域203となり、素子分離領域202が形成されていないn型ウェル領域の表面領域が、pMOSのチャネルが形成されるn型能動領域204となる。この2つの能動領域203,204がそれぞれ矩形パターンを有し、互いに平行に形成される。なお、図30は図29のM−M′線に沿った断面構成を表している。
【0025】
次に、図31,32に示した工程では、必要に応じてしきい値電圧制御用、チャネルストッパ用のイオン注入を行った後、全面にゲート酸化膜205,第1層目のポリシリコン層又はポリサイド層(以下”1PS”という),オフセット絶縁膜208を順次成膜する。1PSは、例えばポリシリコン膜206とWSix膜207からなり、ゲート酸化膜205およびオフセット絶縁膜208は酸化シリコンにより形成される。また、ポリシリコン膜206とWSix膜207の膜厚は共に70nm程度、オフセット絶縁膜208の膜厚は200nm程度とする。ポリシリコン膜206は、その成膜時または成膜後に不純物を導入して導電化されている。
【0026】
続いて、ゲート電極パターンを用いて、オフセット絶縁膜208,WSix膜207,ポリシリコン膜206およびゲート酸化膜205を連続して加工する。これにより、2つのワードトランジスタのゲート電極をそれぞれ兼用する2本のワード線WL1,WL2、駆動トランジスタと負荷トランジスタのゲート電極を兼用する共通ゲート線GL1,および駆動トランジスタと負荷トランジスタのゲート電極を兼用する共通ゲート線GL2が同時に形成される。
【0027】
2本のワード線WL1,WL2がそれぞれp型能動領域203の両端付近で直交し、セル間を貫いて互いに平行に配線される。また、共通ゲート線GL1,GL2がワード線WL1,WL2の間隔内でp型能動領域203,n型能動領域204の双方に対し直交し、ワード線WL1,WL2と共に等間隔となるように互いに平行に配線される。なお、この共通ゲート線GL1,GL2はセルごとに設けられた矩形パターンであり、ワード線方向に隣接するセルの共通ゲート線(図示せず)と分離されている。なお、図32は図31のN−N′線に沿った断面構成を表している。
【0028】
このような構成のSRAMセルにおいては、セル内の2つの能動領域203,204はチャネル電流方向が平行となるように配置された単純な矩形パターン、または段差付きの略矩形状パターンで形成され、かつ、その上に重ねて形成されるゲート電極パターン(ワード線WL1,WL2および共通ゲート線GL1,GL2)を互いに平行に配置している。このため、ゲート電極パターン形成時の合わせずれによって、トランジスタのサイズ(ゲート電極パターンと能動領域の重ね合わせ領域のサイズ)がトランジスタ間で一様に変化する。位置合わせ(アライメント)では、xy方向のパターンずれのみならず、回転ずれ(θずれ)が生じる可能性もあるが、xy方向ずれ、θずれのいずれに対しても全てのトランジスタのサイズが一様に変化する。特に、従来のように能動領域が屈曲したパターンではないので、露光強度の過不足により生じるパターン形状の歪みによる影響を受けにくい。つまり、矩形状パターンである能動領域203,204の端部にかかるまで大幅なアライメントずれがない限り、従来のように特定のトランジスタだけサイズが変化するような自体が有効に回避される。
【0029】
従って、パターン間の合わせずれによってセル内のトランジスタ特性に不均衡が生じないので、メモリセルのインバータ特性が安定化する。これによって、SRAMセルの電荷保持特性が製造工程中に低下しない、優れたセル特性を得ることができるなどの種々の効果を得ることができる。
【0030】
ところで、このようなSRAMセルでは、上述のような優れた効果が得られるものの、各メモリセルを1ビット毎に上下(すなわち、ワード線方向およびビット線方向)にマトリックス状に配置したものであり、このような配置では、更なる高集積化が困難であるという問題があった。
【0031】
本発明はかかる問題点に鑑みてなされたもので、その目的は、メモリセルのサイズをより小さくすることができ、更なる高集積化を可能とする半導体記憶装置を提供することにある。
【0033】
【課題を解決するための手段】
本発明による半導体記憶装置は、第1導電型の第1のトランジスタおよび第2導電型の第2のトランジスタを含む複数のメモリセルを有する半導体記憶装置であって、第1のトランジスタのチャネルが形成される第1の能動領域と、第2のトランジスタのチャネルが形成される第2の能動領域とは、第1のトランジスタおよび第2のトランジスタの各チャネル電流方向が各メモリセル内で互いに平行となるように配置されると共に、複数のメモリセルのうち、チャネル電流方向と直交する方向で隣接する2つのメモリセルが、チャネル電流方向に互いに1/2ビット分ずれた位置関係を有するよう構成され、かつ、チャネル電流方向と直交する方向において、その一部が互いに重なり合うように配置された構成を有している。
【0034】
本発明による半導体記憶装置では、チャネル電流方向と直交する方向で隣接する2つのメモリセルが、チャネル電流方向に互いにずれた位置関係を有するよう構成されているため、隣接する2つのメモリセルを、チャネル電流方向と直交する方向において、その一部が互いに重なり合うように配置することが可能になり、これによりメモリセルのサイズが縮小され、高集積化がなされる。
【0035】
本発明による他の半導体記憶装置では、チャネル電流方向と直交する方向で隣接する2つのメモリセルが、チャネル電流方向に互いにずれた位置関係を有するよう構成されると共に、チャネル電流方向と直交する方向において、その一部が互いに重なり合うように配置されているため、メモリセルのサイズが縮小され、高集積化が可能となる。
【0036】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【0037】
図1は、本発明の一実施の形態に係る6トランジスタ構成のpMOS負荷型SRAMセルの回路構成を表すものである。
【0038】
このpMOS負荷型SRAMセルは、nチャネル型のMOSトランジスタ(以下、nMOSという)Qn1,Qn2、pチャネル型のMOSトランジスタ(以下、pMOSという)Qp1,Qp2を備えている。nMOSQn1,Qn2はそれぞれ駆動トランジスタ、pMOSQp1,Qp2はそれぞれ負荷トランジスタとして作用するものである。これらpMOSQp1,Qp2およびnMOSQn1,Qn2によって、入力端が互いに交叉して一方の入力端が他方の出力端に接続され、他方の入力端が一方の出力端に接続された、2つのインバータ(フリップフロップ)が構成されている。
【0039】
また、nMOSQn3とQn4は、ワード線WL1,WL2の印加電圧に応じて各インバータの接続点(記憶ノードND1,ND2)をビット線BL1,BL2に接続するか否かを制御するワードトランジスタを示す。このセル構成は一般的であり、ここでは、これ以上の詳細な接続関係の説明は省略する。
【0040】
このpMOS負荷型のSRAMセルでは、片側のビット線BL1を高電位にするようにして、ワードトランジスタQn3,Qn4のゲートにワード線WL1,WL2を介して所定電圧を印加することで両トランジスタQn3,Qn4をオンさせ、記憶ノードND1,ND2に電荷を蓄積する。片側の記憶ノードが「H(ハイ)」になると、フリップフロップ構成の特徴として、もう一方の記憶ノードが「L(ロー)」になるように、駆動トランジスタQn1,Qn2および負荷トランジスタQp1,Qp2が動作する。たとえば、記憶ノードND1が「H」,記憶ノードND2が「L」の場合は、トランジスタQn2とQp1がオン状態、トランジスタQn1とQp2がオフ状態をとり、記憶ノードND1が電源電圧Vccの供給線から電荷の供給を受け、記憶ノードND2が接地電位に保持され続ける。逆に、ビット線BL1電位が「L」のときワードトランジスタQn3がオンすることによって記憶ノードND1が強制的に”L”に移行するか、ビット線BL2電位が「H」のときにワードトランジスタQn4がオンすることによって記憶ノードND2が強制的に「H」に移行すると、トランジスタQn1,Qn2,Qp1,Qp2が全て反転し、記憶ノードND2が電源電圧Vccの供給線から電荷の供給を受け、記憶ノードND1が接地電位に保持されるようになる。このように、電荷保持をフリップフロップで行うことで、電荷を静的に記憶ノードND1,ND2に保持し、その電位が「L」であるか「H」であるかを、それぞれ「0」と「1」のデータに対応させて、このデータをセル内の6つのトランジスタで記憶させることができる。
【0041】
次に、図4を参照して本発明の一実施の形態に係る6トランジスタ型SRAMセルの基本パターンの構成について説明する。このSRAMは、スプリットワード線型のものであり、各メモリセル10が、p型能動領域13およびn型能動領域14、ワードトランジスタQn3またはQn4のゲート電極をそれぞれ兼用する2本のワード線21a,21b(WL1,WL2)、駆動トランジスタQn1と負荷トランジスタQp1のゲート電極を兼用する共通ゲート線22a(GL1),および、駆動トランジスタQn2と負荷トランジスタQp2のゲート電極を兼用する共通ゲート線22b(GL2)を備えている。
【0042】
2本のワード線21a,21bは、それぞれp型能動領域13の両端付近で直交し、平行に配線されている。また、共通ゲート線22a,22bは、ワード線21a,21bの間において、p型能動領域13,n型能動領域14の双方に対し直交している。また、共通ゲート線22a,22bは、ワード線21a,21bと共に等間隔となるように互いに平行に配線されている。なお、この共通ゲート線22a,22bはセルごとに設けられた矩形パターンであり、ワード線方向に隣接するセルの共通ゲート線と分離されている。
【0043】
本実施の形態では、n型能動領域14が向かい合って隣接する2つのメモリセル10,10′は、完全に対向する位置から、ワード線方向と直交する方向(チャネル電流方向)に、互いに、例えば1/2ビット分ずれて配置されている。また、これらメモリセル10,10′は、ワード線方向において、その一部が互いに重なり合うように配置されている。すなわち、本実施の形態では、隣接する2つのメモリセル10,10′を、ワード線方向と直交する方向に1/2ビット分ずらすことにより、各セル間で対向していた長い共通ゲート線22a,22bの位置が互いにずれるため、このずれを利用して、ワード線方向にもメモリセル10,10′をずらして一部が重なり合うように構成したものである。これにより、本実施の形態では、ワード線方向において、メモリセルのサイズを小さくすることができる。ここで、本実施の形態では、メモリセル10,10′間において、共通ゲート線22aまたは22bと、ワード線21aまたは21bとが対向するような位置関係となるが、ワード線21a,21bは前述のように短くなっているので、共通ゲート線とワード線が接触することはない。
【0044】
次に、図2ないし図25を参照して上記SRAMの製造過程を説明する。ここで、偶数番号の図(図2,図4〜図22,図24)はそれぞれ各過程におけるパターンの重ね合わせ状態を表す図、また、奇数番号の図(図3,図5,…図25)はそれに対応する各過程における断面構造を表すものである。
【0045】
本実施の形態では、まず、図2および図3に示したように、各メモリセル10において、p型ウェル領域とn型ウェル領域(図示せず)が形成されたシリコンウェハ等の半導体基板11の表面側に、例えばLOCOS,トレンチ等の素子分離領域12を形成する。これにより、素子分離領域12が形成されていないp型ウェル領域の表面領域が、n型MOSのチャネルが形成されるp型能動領域13となり、素子分離領域12が形成されていないn型ウェル領域の表面領域が、pMOSのチャネルが形成されるn型能動領域14となる。この2つの能動領域13,14がそれぞれ矩形パターンを有し、互いに平行に形成される。ここで、本実施の形態では、前述のように、n型能動領域14が向かい合って隣接する2つのメモリセル10,10′は、完全に対向する位置から、ワード線方向と直交する方向(チャネル電流方向)に、互いに、例えば1/2ビット分ずれて配置される。また、これらメモリセル10,10′は、ワード線方向において、その一部が互いに重なり合うように配置される。なお、図3は図2のA−A′線に沿った断面構成を示している。
【0046】
次に、図4および図5に示したように、必要に応じてしきい値電圧制御用、チャネルストッパ用のイオン注入を行った後、全面にゲート酸化膜23,第1層目のポリシリコン層又はポリサイド層(以下、「1PS」という),オフセット絶縁膜26を順次成膜する。1PSは、例えばポリシリコン膜24とWSix(タングステンシリサイド)膜25からなり、ゲート酸化膜23およびオフセット絶縁膜26は酸化シリコンにより形成される。また、ポリシリコン膜24とWSix膜25の膜厚は、例えば共に70nm程度、オフセット絶縁膜26の膜厚は200nm程度とする。ポリシリコン膜24は、その成膜時または成膜後に不純物を導入して導電化される。
【0047】
続いて、ゲート電極パターンを用いて、オフセット絶縁膜26,WSix膜25,ポリシリコン膜24およびゲート酸化膜23を連続して加工する。これにより、ワードトランジスタQn3またはQn4のゲート電極をそれぞれ兼用する2本のワード線21a,21b(WL1,WL2)、駆動トランジスタQn1と負荷トランジスタQp1のゲート電極を兼用する共通ゲート線22a(GL1),および駆動トランジスタQn2と負荷トランジスタQp2のゲート電極を兼用する共通ゲート線22b(GL2)が同時に形成される。
【0048】
2本のワード線21a,21bはそれぞれp型能動領域13の両端付近で直交し、互いに平行に配線され、その長さは1/2ビット程度に短く形成される。また、共通ゲート線22a,22bはワード線21a,21b間において、p型能動領域13,n型能動領域14の双方に対し直交し、ワード線21a,21bと共に等間隔となるように互いに平行に配線される。ワード線21a,21bおよび共通ゲート線22a,22bはそれぞれ矩形状にパターニングされる。なお、図5は図4のB−B′線に沿った断面構成を示している。
【0049】
次に、図6および図7に示したように、公知のトランジスタ形成プロセスにより、各トランジスタのソースおよびドレインとなる不純物領域を形成する。これにより、ビット線が接続される拡散層領域31a,31bと、接地線が接続される拡散層領域32と、電源線Vccが接続される拡散層領域33と、n型記憶ノードとなる拡散層領域34a,34bと、p型記憶ノードとなる拡散層領域35a,35bとが形成される。これにより、p型能動領域13に、ワードトランジスタQn3,駆動トランジスタQn1,駆動トランジスタQn2およびワードトランジスタQn4が直列接続した状態で同時形成され、また、n型能動領域14には負荷トランジスタQp1,Qp2が直列接続した状態で同時に形成される。次いで、第1の層間絶縁膜27を全面に成膜し、必要に応じて表面を平坦化する。
【0050】
なお、本実施の形態では、次に述べる自己整合コンタクト達成のために、この第1の層間絶縁膜27は選択比が高い2種類の膜、例えば、下層の窒化シリコン膜と上層の酸化シリコン膜との積層膜により形成される。図7は図6のC−C′線に沿った断面構成を示している。
【0051】
次に、図8および図9に示したように、ビット線が接続される拡散層領域31a,31bに、隣接するメモリセル同士で共有する形で、ビット線コンタクト41a,41bを形成する。更に、接地線が接続される拡散層領域32に、接地線コンタクト42を、電源線が接続される拡散層領域33に、電源線コンタクト43を、n型記憶ノードとなる拡散層領域34a,34bに、n型記憶ノードコンタクト44a,44bを、p型記憶ノードとなる拡散層領域35a,35bに、p型記憶ノードコンタクト45a,45bをそれぞれ形成する。図9は図8のD−D′線に沿った断面構成を示している。
【0052】
なお、これらコンタクト41a,41b,〜45a,45bは、従来の整合コンタクト(Aligned Contact)または自己整合コンタクト(Self Aligned Contact) 法により形成する。何れのコンタクトの形成工程においても、レジストパターンをフォトリソグラフィにより形成した後、このレジストパターンをマスクに絶縁膜の異方性エッチングを行う。
【0053】
更に、共通ゲート線22a,22b上に、n型記憶ノード34a,34b、および、p型記憶ノード35a,35bと接続するためのゲート電極コンタクト46a,46bを形成する。また、ワードトランジスタのゲート電極21a,21b上に、上層のワード線21a,21bと接続するためのワード線コンタクト47a,47bを、形成する。コンタクト46a,46b,47a,47bは、従来のように、そのコンタクトの底面の全面、若しくはコンタクトの底面の一部が、共通ゲート線22a,22bおよびワード線21a,21bの各上面と接続するように形成する。後者の場合、コンタクトの底面の一部が素子分離領域上に開孔されているため、コンタクトの底面が、素子分離絶縁膜の膜中となるように、コンタクトの開孔の絶縁膜をエッチングを行う。
【0054】
次に、図10および図11に示したように、第1の層間絶縁膜27上に、第2の層間絶縁膜50を形成する。続いて、この層間絶縁膜50のビット線コンタクト41a,41bに対応する位置にビット線コンタクト51a,51bを形成する。更に、接地線コンタクト42上に接地線コンタクト52を、電源線コンタクト43上に電源線コンタクト53を、n型記憶ノードコンタクト44a,44b上に記憶ノードコンタクト54a,54bを、p型記憶ノードコンタクト45a,45b上に記憶ノードコンタクト55a,55bをそれぞれ形成する。また、ゲート電極コンタクト46a,46b上にゲート電極コンタクト56a,56bを、ワード線コンタクト47a,47b上にゲート電極コンタクト57a,57bをそれぞれ形成する。これらのコンタクト41a,41b,〜57a,57bは、従来のコンタクト形成プロセスによって形成する。なお、図11は図10のE−E′線に沿った断面構成を示している。
【0055】
次に、図12および図13に示したように、層間絶縁膜50上に、n型記憶ノードコンタクト54aとp型記憶ノードコンタクト55aとゲート電極コンタクト56bとを接続するための配線61a、およびn型記憶ノードコンタクト54bとp型記憶ノードコンタクト55bとゲート電極コンタクト56aとを接続するための配線61bをそれぞれ形成する。配線61a,61bは、例えば、膜厚50〜200nm程度のTi(チタン)若しくは類似の金属を用い、従来の半導体配線プロセスにて形成する。図13は図12のF−F′線に沿った断面構成を示している。
【0056】
なお、本実施の形態では、オフセット絶縁膜26を設け、第1の層間絶縁膜27を高選択比の2層構造とし、かつ、記憶ノードコンタクト、電源線コンタクトおよび共通電位線コンタクトの一括開孔時に、2段のエッチングを行うことによって、これらコンタクトの自己整合が達成される。
【0057】
次に、図14および図15に示したように、層間絶縁膜50および配線61a,61b上に、第3の層間絶縁膜70を形成する。続いて、ビット線コンタクト51a,51b上にビット線接孔71a,71bを形成する。更に、接地線コンタクト52および電源線コンタクト53上に、接地線および電源線コンタクト72,73を、ワード線コンタクト57a,57b上にワード線コンタクト74a,74bをそれぞれ形成する。なお、図15は図14のG−G′線に沿った断面構成を示している。
【0058】
次に、図16および図17に示したように、ビット線コンタクト71a,71bに接続されるビット線接続配線81a,81bを形成する。更に、上記接地線コンタクト72および電源線コンタクト73に接続される接地線82および電源線83を形成する。また、上記ワード線コンタクト74a,74bに接続されるワード線接続配線84a,84bを形成する。図17は図16のH−H′線に沿った断面構成を示している。
【0059】
次に、図18および図19に示したように、層間絶縁膜70および配線81a,81b〜84a,84bの上に層間絶縁膜90を形成する。続いて、ビット線接続配線81a,81b上に、ビット線コンタクト91a,91bを形成する。更に、ワード線接続配線84a,84b上に、ワード線コンタクト92a,92bを形成する。なお、図19は図18のI−I′線に沿った断面構成を示している。
【0060】
次に、図20および図21に示したように、ビット線コンタクト91a,91bに接続されるビット線接続配線101a,101bを形成する。更に、ワード線コンタクト92a,92bに接続されるワード線配線102を形成する。図21は図20のJ−J′線に沿った断面構成を示している。
【0061】
次に、図22および図23に示したように、層間絶縁膜90および配線101a,101b,102上に、層間絶縁膜110を形成し、ビット線接続配線101a,101b上に、ビット線コンタクト111a,111bを形成する。図23は図22のK−K′線に沿った断面構成を示している。
【0062】
次に、図24および図25に示したように、ビット線コンタクト111a,111bに接続されるビット線121a,121b(BL1 ,BL2 )を形成する。図25は図24のL−L′線に沿った断面構成を示している。なお、以上のコンタクトおよび配線は、従来の半導体コンタクト形成および配線形成プロセスにより形成することができる。最後に、特に図示しないが、必要な場合は更に上層の配線層を形成した後、オーバーコート膜の成膜およびパッド窓明け等の工程を経て、SRAMの接続プロセスが終了する。
【0063】
このように本実施の形態では、ワード線方向で隣接する2つのメモリセルを、ワード線方向に直交する方向で互いにずれた位置関係を有するよう構成すると共に、ワード線方向において、その一部が互いに重なり合うように配置するようしたので、セルサイズを縮小でき、高集積化を図ることが可能となる。
【0064】
図26(A),(B)は従来のSRAMセルと本発明のSRAMセルのサイズを比較して表すものである。同図(A)は従来のSRAMセル、同図(B)は本発明のSRAMセルを示しており、従来の1ビットのサイズが2.0μm(W1 )×1.8μm(H1 )であるのに対して、本発明の1ビットのサイズは2.0μm(W2 )×1.6μm(H2 )である。従って、例えば、512×16ビットのアレイの面積に換算すると、従来のSRAMアレイが29491μm2 であるのに対して、本発明のSRAMアレイは26266μm2 であり、11%の面積を削減することができる。
【0065】
以上実施の形態を挙げて本発明を説明したが、本発明は上記実施の形態に限定されるものではなく種々変形可能である。例えば、上記実施の形態では、隣接するメモリセル間のずれ量を1/2ビットの大きさとしたが、その大きさは任意であり、例えば1/4ビットとすることもできる。また、隣接するメモリセル間の重なり量も任意である。
【0067】
【発明の効果】
以上説明したように本発明の半導体記憶装置では、チャネル電流方向と直交する方向で隣接する2つのメモリセルを、チャネル電流方向に互いに1/2ビット分ずれた位置関係を有するよう構成すると共に、チャネル電流方向と直交する方向において、その一部が互いに重なり合うように配置するよう構成したので、メモリセルのサイズを縮小でき、高集積化を図ることができるという効果を奏する。
【図面の簡単な説明】
【図1】本発明の一実施の形態に係るpMOS負荷型のSRAMセルの回路構成図である。
【図2】本発明の一実施の形態係るSRAMの製造過程を説明するためのパターン構成図である。
【図3】図2のA−A′線に沿った断面図である。
【図4】図2に続くSRAMの製造過程を説明するためのパターン構成図である。
【図5】図4のB−B′線に沿った断面図である。
【図6】図4に続くSRAMの製造過程を説明するためのパターン構成図である。
【図7】図6のC−C′線に沿った断面図である。
【図8】図6に続くSRAMの製造過程を説明するためのパターン構成図である。
【図9】図8のD−D′線に沿った断面図である。
【図10】図8に続くSRAMの製造過程を説明するためのパターン構成図である。
【図11】図10のE−E′線に沿った断面図である。
【図12】図10に続くSRAMの製造過程を説明するためのパターン構成図である。
【図13】図12のF−F′線に沿った断面図である。
【図14】図12に続くSRAMの製造過程を説明するためのパターン構成図である。
【図15】図14のG−G′線に沿った断面図である。
【図16】図14に続くSRAMの製造過程を説明するためのパターン構成図である。
【図17】図16のH−H′線に沿った断面図である。
【図18】図16に続くSRAMの製造過程を説明するためのパターン構成図である。
【図19】図18のI−I′線に沿った断面図である。
【図20】図18に続くSRAMの製造過程を説明するためのパターン構成図である。
【図21】図20のJ−J′線に沿った断面図である。
【図22】図20に続くSRAMの製造過程を説明するためのパターン構成図である。
【図23】図22のK−K′線に沿った断面図である。
【図24】図22に続くSRAMの製造過程を説明するためのパターン構成図である。
【図25】図24のL−L′線に沿った断面図である。
【図26】従来のSRAMセルと本発明のSRAMセルのサイズを比較して説明するパターン構成図である。
【図27】従来のSRAMセルの構成例を説明するためのパターン構成図である。
【図28】従来の他のSRAMセルの構成例を説明するためのパターン構成図である。
【図29】本発明に関連して先に提出されたSRAMの製造過程の概略を説明するためのパターン構成図である。
【図30】図29のM−M′線に沿った断面構成を表す図である。
【図31】図29に続くSRAMの製造過程を説明するためのパターン構成図である。
【図32】図30のN−N′線に沿った断面構成を表す図である。
【符号の説明】
10,10′…メモリセル、11…半導体基板、12…素子分離領域、13…p型能動領域、14…n型能動領域、21a,21b…ワード線(WL1,WL2)、22a,22b…共通ゲート線(GL1,GL2)
Claims (5)
- 第1導電型の第1のトランジスタおよび第2導電型の第2のトランジスタを含む複数のメモリセルを有する半導体記憶装置であって、
前記第1のトランジスタのチャネルが形成される第1の能動領域と、前記第2のトランジスタのチャネルが形成される第2の能動領域とは、前記第1のトランジスタおよび第2のトランジスタの各チャネル電流方向が各メモリセル内で互いに平行となるように配置されると共に、
前記複数のメモリセルのうち、前記チャネル電流方向と直交する方向で隣接する2つのメモリセルが、前記チャネル電流方向に互いに1/2ビット分ずれた位置関係を有するよう構成され、かつ、前記チャネル電流方向と直交する方向において、その一部が互いに重なり合うように配置されている
ことを特徴とする半導体記憶装置。 - 前記第1の能動領域および第2の能動領域は、前記隣接する2つのメモリセル間でそれぞれ分離されている
ことを特徴とする請求項1に記載の半導体記憶装置。 - 前記第1のトランジスタおよび第2のトランジスタの各ゲート電極を兼用する配線層のパターンが、前記1の能動領域または第2の能動領域上を、それぞれ、前記1の能動領域または第2の能動領域と直交して横切るように配置されている
ことを特徴とする請求項1に記載の半導体記憶装置。 - 前記第1の能動領域に前記第1のトランジスタが4つ直列に設けられると共に、
前記第2の能動領域に前記第2のトランジスタが2つ直列に設けられている
ことを特徴とする請求項1に記載の半導体記憶装置。 - それぞれ前記第1の能動領域と直交するように配線され、第1導電型のワードトランジスタのゲート電極を兼用する平行ストライプ状の2本のワード線と、
これら2本のワード線間で、それぞれ前記第1の能動領域および第2の能動領域双方に対して直交し、かつ第1導電型の駆動トランジスタ,第2導電型の負荷トランジスタ一つずつの組ごとにゲート同士をそれぞれ接続し互いに平行に配置された2本の共通ゲート線と
を各メモリセルごとに有する
ことを特徴とする請求項4に記載の半導体記憶装置。
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