KR20180076842A - 오프셋 제거 기능을 갖는 감지 증폭기 - Google Patents

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KR20180076842A
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권혁준
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한상근
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Abstract

오프셋 제거 기능을 갖는 감지 증폭기에 대하여 개시된다. 감지 증폭기는 감지 증폭부, 제1 아이소레이션부, 제2 아이소레이션부, 제1 오프셋 제거부 및 제2 오프셋 제거부를 포함하고, 감지 증폭부는 제1 PMOS 트랜지스터, 제2 PMOS 트랜지스터, 제1 NMOS 트랜지스터 및 제2 NMOS 트랜지스터를 포함한다. 감지 증폭기의 레이아웃 방법에서, 제1 및 제2 PMOS 트랜지스터들은 감지 증폭기의 중앙에 배치되고, 제1 및 제2 NMOS 트랜지스터 각각은 감지 증폭기의 양측 에지 각각에 배치되고, 제1 아이소레이션부와 제1 오프셋 제거부는 제1 PMOS 트랜지스터와 제1 NMOS 트랜지스터 사이에 배치되고, 제2 아이소레이션부와 제2 오프셋 제거부는 제2 PMOS 트랜지스터와 제2 NMOS 트랜지스터 사이에 배치된다.

Description

오프셋 제거 기능을 갖는 감지 증폭기 {Sense amplifier having offset cancellation function}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 감지 증폭기의 오프셋을 제거하는 동작을 기반으로 유효 센싱 마진을 향상시키는 감지 증폭기에 관한 것이다.
메모리 장치들 중 DRAM (Dynamic Random Access Memory)은 메모리 셀의 셀 커패시터에 저장된 전하에 의하여 데이터를 기록하는 방식으로 동작한다. 메모리 셀들은 비트라인(BL)과 상보 비트라인(BLB)에 연결된다. DRAM에서, 읽기 동작 또는 리프레쉬 동작이 수행되는 경우, 감지 증폭기는 비트라인(BL)과 상보 비트라인(BLB)의 전압차를 감지 증폭한다. 감지 증폭기를 구성하는 반도체 소자들은 공정 변이, 온도(PVT, Process Variation, Temperature) 등으로 인하여 소자 간 특성, 예를 들면 문턱 전압이 다를 수 있다. 이로 인하여, 감지 증폭기의 오프셋 노이즈가 유발된다. 오프셋 노이즈로 인해 감지 증폭기의 유효 센싱 마진이 감소되고 DRAM의 성능이 저하될 수 있다.
본 발명의 목적은 감지 증폭기의 오프셋을 제거하는 동작을 기반으로 유효 센싱 마진을 향상시키는 감지 증폭기 및 이의 레이아웃 방법을 제공하는 것이다.
본 발명의 실시예들에 따른 비트라인의 전압 변화를 감지하는 감지 증폭기는, 비트라인 및 상보 비트라인과 연결되고 제1 및 제2 제어 신호에 응답하여 비트라인의 전압 변화를 감지하고 감지된 전압 변화를 기반으로 센싱 비트라인과 상보 센싱 비트라인의 전압을 조절하는 감지 증폭부, 아이소레이션 신호에 응답하여 비트라인과 센싱 비트라인 사이에 연결시키는 제1 아이소레이션부, 아이소레이션 신호에 응답하여 상보 비트라인과 상보 센싱 비트라인 사이에 연결시키는 제2 아이소레이션부, 오프셋 제거 신호에 응답하여 비트라인과 상보 센싱 비트라인 사이를 연결시키는 제1 오프셋 제거부, 오프셋 제거 신호에 응답하여 상보 비트라인과 센싱 비트라인 사이를 연결시키는 제2 오프셋 제거부를 포함한다. 감지 증폭부는 제1 제어 신호와 상보 센싱 비트라인 사이에 연결되고 센싱 비트라인에 그 게이트가 연결되는 제1 PMOS 트랜지스터, 제1 제어 신호와 센싱 비트라인 사이에 연결되고 상보 센싱 비트라인에 그 게이트가 연결되는 제2 PMOS 트랜지스터, 제2 제어 신호와 상보 센싱 비트라인 사이에 연결되고 비트라인에 그 게이트가 연결되는 제1 NMOS 트랜지스터, 제2 제어 신호와 센싱 비트라인 사이에 연결되고 상보 비트라인에 그 게이트가 연결되는 제2 NMOS 트랜지스터를 포함한다.
본 발명의 실시예들에 따른 감지 증폭기는, 감지 증폭기의 중앙에 제1 및 제2 PMOS 트랜지스터들이 배치되고, 감지 증폭기의 양측 에지 각각에 제1 및 제2 NMOS 트랜지스터 각각이 배치되고, 제1 PMOS 트랜지스터와 제1 NMOS 트랜지스터 사이에 제1 아이소레이션부와 제1 오프셋 제거부가 배치되고, 제2 PMOS 트랜지스터와 제2 NMOS 트랜지스터 사이에 제2 아이소레이션부와 제2 오프셋 제거부가 배치된다.
본 발명의 실시예들에 따른 감지 증폭기는, 감지 증폭기의 중앙에 제1 및 제2 NMOS 트랜지스터들이 배치되고, 감지 증폭기의 양측 에지 각각에 제1 및 제2 PMOS 트랜지스터 각각이 배치되고, 제1 NMOS 트랜지스터와 제1 PMOS 트랜지스터 사이에 제1 아이소레이션부와 제1 오프셋 제거부가 배치되고, 제2 NMOS 트랜지스터와 제2 PMOS 트랜지스터 사이에 제2 아이소레이션부와 제2 오프셋 제거부가 배치된다.
본 발명에 따른 감지 증폭기는 오프셋 제거 동작을 통해 감지 증폭기의 오프셋을 보상하여 감지 증폭기의 유효 센싱 마진을 향상시킬 수 있으므로, 메모리 장치의 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 장치를 설명하는 블락 다이어그램이다.
도 2a 및 도 2b는 도 1의 감지 증폭기의 비트라인 전압 감지 동작을 설명하는 도면들이다.
도 3은 본 발명의 일 실시예들에 따른 감지 증폭기를 설명하는 회로 다이어그램이다.
도 4 내지 도 7은 도 3에 도시된 감지 증폭기의 동작을 설명하는 회로 다이어그램들이다.
도 8은 도 3의 감지 증폭기의 동작을 설명하는 타이밍도이다.
도 9는 본 발명에 따른 감지 증폭기가 적용된 메모리 장치를 예시적으로 보여주는 도면이다.
도 10 내지 도 17은 본 발명에 실시예들에 따른 감지 증폭기의 레이아웃 방법을 설명하는 도면들이다.
도 18은 본 발명의 다른 실시예들에 따른 감지 증폭기를 설명하는 회로 다이어그램이다.
도 19 및 도 20은 도 18의 감지 증폭기의 레이아웃 방법을 설명하는 도면들이다.
도 21은 본 발명의 또 다른 실시예들에 따른 감지 증폭기를 설명하는 회로 다이어그램이다.
도 22 및 도 23은 도 20의 감지 증폭기의 레이아웃 방법을 설명하는 도면들이다.
도 24 및 도 25는 본 발명의 실시예들에 따른 감지 증폭기가 적용된 메모리 장치를 예시적으로 보여주는 도면들이다.
도 26은 본 발명의 실시예들에 따른 감지 증폭기를 포함하는 메모리 장치를 모바일 장치에 응용한 예를 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명할 것이지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이하에서 기술하는 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 실시예들에 따른 메모리 장치를 설명하는 블락 다이어그램이다.
도 1을 참조하면, 메모리 장치(100)는 반도체 소자를 기반으로 하는 저장 장치일 수 있다. 예시적으로, 메모리 장치(100)는 DRAM, SDRAM (Synchronous DRAM), DDR SDRAM (Double Data Rate SDRAM), LPDDR SDRAM (Low Power Double Data Rate SDRAM), GDDR SDRAM (Graphics Double Data Rate SDRAM), DDR2 SDRAM, DDR3 SDRAM, DDR4 SDRAM, 사이리스터 RAM(Thyristor RAM, TRAM)등과 같은 휘발성 메모리 또는 PRAM(Phase change Random Access Memory), MRAM(Magnetic Random Access Memory), RRAM(Resistive Random Access Memory) 등의 비휘발성 메모리일 수 있다.
메모리 장치(100)는 외부 장치, 예를 들어, 메모리 콘트롤러로부터 수신되는 커맨드(CMD), 어드레스(ADDR) 및 제어 신호들에 응답하여 데이터 라인들(DQ)을 통해 데이터를 출력할 수 있다. 메모리 장치(100)는 메모리 셀 어레이(110), 커맨드 디코더(112), 제어 로직(114), 어드레스 버퍼(120), 로우 디코더(130), 칼럼 디코더(140), 감지 증폭기(150), 그리고 데이터 입출력 회로(160)를 포함한다.
메모리 셀 어레이(110)는 로우들 및 칼럼들로 배열되는 매트릭스 형태로 제공되는 복수의 메모리 셀들을 포함한다. 메모리 셀 어레이(110)는 메모리 셀들과 연결되는 복수개의 워드라인들과 복수개의 비트라인들(BL)을 포함한다. 복수의 워드라인들은 메모리 셀들의 로우들과 연결되고, 복수의 비트라인들(BL)은 메모리 셀들의 칼럼들과 연결될 수 있다.
커맨드 디코더(115)는 외부 장치, 예를 들어, 메모리 콘트롤러로부터 수신되는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 칼럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 제어 신호들이 제어 로직(114)에서 생성되도록 할 수 있다. 커맨드(CMD)에는 액티브 커맨드, 독출 커맨드, 기입 커맨드, 프리차아지 커맨드 등을 포함할 수 있다.
어드레스 버퍼(120)는 외부 장치인 메모리 콘트롤러로부터 어드레스(ADDR)를 수신한다. 어드레스(ADDR)는 메모리 셀 어레이(110)의 로우를 어드레싱하는 로우 어드레스(RA)와 메모리 셀 어레이(110)의 칼럼을 어드레싱하는 칼럼 어드레스(CA)를 포함한다. 어드레스 버퍼(120)는 로우 어드레스(RA)를 로우 디코더(130)로 전송하고, 칼럼 어드레스(CA)를 칼럼 디코더(140)로 전송할 수 있다.
로우 디코더(130)는 메모리 셀 어레이(110)와 연결된 복수의 워드라인들 중 어느 하나를 선택할 수 있다. 로우 디코더(130)는 어드레스 버퍼(120)로부터 수신된 로우 어드레스(RA)를 디코딩하여, 로우 어드레스(RA)에 상응하는 어느 하나의 워드라인을 선택하고, 선택된 워드라인을 활성화시킬 수 있다.
칼럼 디코더(140)는 메모리 셀 어레이(110)의 복수의 비트라인들(BL) 중 소정의 비트라인을 선택할 수 있다. 칼럼 디코더(140)는 어드레스 버퍼(120)로부터 수신된 칼럼 어드레스(CA)를 디코딩하여, 칼럼 어드레스(CA)에 상응하는 소정의 비트라인(BL)을 선택할 수 있다.
감지 증폭기(150)는 메모리 셀 어레이(110)의 비트라인들(BL)과 연결된다. 감지 증폭기(150)는 복수의 비트라인들(BL) 중 선택된 비트라인의 전압 변화를 감지하고, 이를 증폭하여 출력한다. 데이터 입출력 회로(160)는 감지 증폭기(150)로부터 감지 증폭된 전압을 기반으로 출력되는 데이터를 데이터 라인들(DQ)을 통해 외부로 출력할 수 있다.
감지 증폭기(150)는 제어 로직(114)으로부터 아이소레이션 신호(ISO)와 오프셋 제거 신호(OC)를 수신할 수 있다. 감지 증폭기(150)는 아이소레이션 신호(ISO)와 오프셋 제거 신호(OC)에 따라 오프셋 제거 동작을 수행할 수 있다. 예시적으로, 오프셋은 감지 증폭기(150)를 구성하는 반도체 소자들 간 특성, 예를 들면 문턱 전압의 차이를 가리킨다.
이하에서는, 감지 증폭기(150)의 구성 및 동작을 다양한 실시예들을 통해 구체적으로 설명하도록 한다.
도 2a 및 도 2b는 도 1의 감지 증폭기의 비트라인 전압 감지 동작을 설명하는 도면들이다.
도 1 및 도 2a를 참조하면, 메모리 셀 어레이(110)에 포함된 메모리 셀(MC)은 셀 트랜지스터(21)와 셀 커패시터(22)로 구성된다. 메모리 장치(100)는 메모리 셀(MC)에 포함된 셀 커패시터(22)의 전하량을 기반으로 읽기 동작 또는 리프레쉬 동작을 수행할 수 있다. 이 때, 메모리 셀(MC)과 연결된 비트라인(BL)은 프리차지 전압(Vpre)으로 프리차아지 된다. 이 후, 워드라인(WL)이 활성화됨에 따라, 프리차지 전압(Vpre)으로 충전된 비트라인(BL)의 전하 및 메모리 셀(MC)의 셀 커패시터(22)의 전하 간 차지 셰어링 동작이 일어난다. 차지 셰어링 동작에 의해 비트라인(BL)의 전압은 프리차지 전압(Vpre)에서 전압 변화량(V) 만큼 감소 또는 증가할 것이다.
감지 증폭기(150)는 전압 변화량(V)을 감지하고, 이를 증폭할 수 있다. 이 때, 비트라인 커플링 노이즈, 감지 증폭기 오프셋 노이즈 등으로 인하여, 감지 증폭기(150)의 유효 센싱 마진은 도 2b에 도시된 바와 같이 표시될 수 있다. 만약 전압 변화량(V)이 일정 수준 이하인 경우, 감지 증폭기(150)는 비트라인(BL)의 전압 변화량(V)을 감지하지 못할 수도 있다. 즉, 감지 증폭기 오프셋 노이즈는 감지 증폭기(150)의 유효 센싱 마진을 감소시키는 요인이 될 수 있다.
도 3은 본 발명의 일실시예들에 따른 감지 증폭기를 설명하는 회로도이다.
도 3을 참조하면, 감지 증폭기(150)는 제1 및 제2 아이소레이션부들(151, 152), 제1 및 제2 오프셋 제거부들(153, 154), 그리고 감지 증폭부(155)를 포함한다.
제1 아이소레이션부(151)는 비트라인(BL)과 센싱 비트라인(SABL) 사이에 연결되고, 제2 아이소레이션부(152)는 상보 비트라인(BLB)과 상보 센싱 비트라인(SABLB) 사이에 연결된다. 제1 및 제2 아이소레이션부들(151, 152)은 아이소레이션 신호(ISO)를 수신하고, 아이소레이션 신호(ISO)에 응답하여 동작한다.
제1 아이소레이션부(151)는 아이소레이션 신호(ISO)에 응답하여 비트라인(BL)과 센싱 비트라인(SABL) 사이를 연결하거나 차단하는 제1 아이소레이션 트랜지스터(ISO_1)를 포함할 수 있다. 제1 아이소레이션 트랜지스터(ISO_1)의 일단은 비트라인(BL)과 연결되고, 타단은 센싱 비트라인(SABL)과 연결되고, 게이트는 아이소레이션 신호(ISO)에 연결된다.
제2 아이소레이션부(152)는 아이소레이션 신호(ISO)에 응답하여 상보 비트라인(BLB)과 상보 센싱 비트라인(SABLB) 사이를 연결하거나 차단하는 제2 아이소레이션 트랜지스터(ISO_2)를 포함할 수 있다. 제2 아이소레이션 트랜지스터(ISO_2)의 일단은 상보 비트라인(BLB)과 연결되고, 타단은 상보 센싱 비트라인(SABLB)과 연결되고, 게이트는 아이소레이션 신호(ISO)에 연결된다.
제1 오프셋 제거부(153)는 비트라인(BL)과 상보 센싱 비트라인(SABLB) 사이에 연결되고, 제2 오프셋 제거부(154)는 상보 비트라인(BLB)과 센싱 비트라인(SABL) 사이에 연결된다. 제1 및 제2 오프셋 제거부들(153, 154)은 오프셋 제거 신호(OC)를 수신하고, 오프셋 제거 신호(OC)에 응답하여 동작한다.
제1 오프셋 제거부(153)는 오프셋 제거 신호(OC)에 응답하여 비트라인(BL)과 상보 센싱 비트라인(SABLB) 사이를 연결하거나 차단하는 제1 오프셋 제거 트랜지스터(OC_1)를 포함할 수 있다. 제1 오프셋 제거 트랜지스터(OC_1)의 일단은 비트라인(BL)과 연결되고, 타단은 상보 센싱 비트라인(SABLB)과 연결되고, 게이트는 오프셋 제거 신호(OC)에 연결된다.
제2 오프셋 제거부(154)는 오프셋 제거 신호(OC)에 응답하여 상보 비트라인(BLB)과 센싱 비트라인(SABL) 사이를 연결하거나 차단하는 제2 오프셋 제거 트랜지스터(OC_2)를 포함할 수 있다. 제2 오프셋 제거 트랜지스터(OC_2)의 일단은 상보 비트라인(BLB)과 연결되고, 타단은 센싱 비트라인(SABL)과 연결되고, 게이트는 오프셋 제거 신호(OC)에 연결된다.
감지 증폭부(155)는 센싱 비트라인(SABL)과 상보 센싱 비트라인(SABLB) 사이에 연결되고, 제1 및 제2 제어 신호들(LA, LAB)에 따라 비트라인(BL)과 상보 비트라인(BLB)의 전압 차를 감지하고 증폭할 수 있다. 감지 증폭부(155)는 제1 및 제2 PMOS 트랜지스터들(P_1, P_2)과 제1 및 제2 NMOS 트랜지스터들(N_1, N_2)을 포함한다.
제1 PMOS 트랜지스터(P_1)의 일단은 상보 센싱 비트라인(SABLB)에 연결되고, 타단은 제1 제어 신호(LA)의 라인과 연결되고, 게이트는 센싱 비트라인(SABL)과 연결된다. 제2 PMOS 트랜지스터(P_2)의 일단은 센싱 비트라인(SABL)에 연결되고, 타단은 제1 제어 신호(LA)의 라인과 연결되고, 게이트는 상보 센싱 비트라인(SABLB)과 연결된다.
제1 NMOS 트랜지스터(N_1)의 일단은 상보 센싱 비트라인(SABLB)에 연결되고, 타단은 제2 제어 신호(LAB)의 라인과 연결되고, 게이트는 비트라인(BL)과 연결된다. 제2 NMOS 트랜지스터(N_2)의 일단은 센싱 비트라인(SABL)에 연결되고, 타단은 제2 제어 신호(LAB)의 라인과 연결되고, 게이트는 상보 비트라인(BLB)과 연결된다.
비트라인(BL)은 메모리 셀(MC)에 포함된 셀 트랜지스터(21, 도 2a)의 일단과 연결된다. 워드라인(WL)은 셀 트랜지스터(21)의 게이트에 연결된다.
도 4 내지 도 7은 도 3에 도시된 감지 증폭기의 동작을 설명하는 회로 다이어그램들이다.
도 4를 참조하면, 감지 증폭기(150)는 도 3의 감지 증폭기(150)와 동일한 등가회로이다. 도면의 간결성을 위하여, 제1 및 제2 아이소레이션 트랜지스터들(ISO_1, ISO_2)과 제1 및 제2 오프셋 제거 트랜지스터들(OC_1, OC_2)은 파선으로 도시된다. 도 4에 도시된 감지 증폭기(150)의 등가회로의 동작은 도 5와 도 6a 내지 도 6e를 참조하여 상세하게 설명된다.
도 5를 참조하면, 도 4의 감지 증폭기(150)는 아이소레이션 신호(ISO), 오프셋 제거 신호(OC) 및 제1 및 제2 제어 신호들(LA, LAB)에 따라 프리차지 동작(S510), 오프셋 제거 동작(S520), 차아지 셰어링 동작(S530), 프리-센싱 동작(S540) 및 재저장 동작(S550)을 순차적으로 수행할 수 있다. 설명의 편의를 위하여, 도 5의 각 단계들은 도 6a 내지 도 6e를 참조하여 설명된다.
도 6a를 참조하면, 도 5의 S510 단계에서, 감지 증폭기(150)는 프리차지 동작을 수행한다. 감지 증폭기(150)는 비트라인(BL), 상보 비트라인(BLB), 센싱 비트라인(SABL) 및 상보 센싱 비트라인(SABLB)을 프리차지 전압(Vpre)으로 프리차지한다. 예시적으로, 아이소레이션 신호(ISO)와 오프셋 제거 신호(OC)는 로직 하이(H)일 수 있다.
로직 하이(H)의 아이소레이션 신호(ISO)와 오프셋 제거 신호(OC)에 응답하여 제1 및 제2 아이소레이션 트랜지스터들(ISO_1, ISO_2)과 제1 및 제2 오프셋 제거 트랜지스터들(OC_1, OC_2)이 턴온된다. 이에 따라, 비트라인(BL), 상보 비트라인(BLB), 센싱 비트라인(SABL) 및 상보 센싱 비트라인(SABLB)은 하나의 노드로 연결되고 프리차지 전압(Vpre)으로 충전될 수 있다. 이 때, 제1 및 제2 제어 신호들(LA, LAB)은 프리차지 전압(Vpre)으로 충전될 수 있다.
도 6b를 참조하면, 도 5의 S520 단계에서, 감지 증폭기(150)는 오프셋 제거 동작을 수행한다. 예시적으로, 아이소레이션 신호(ISO)는 로직 로우(L)이고, 오프셋 제거 신호(OC)는 로직 하이(H)일 수 있다.
로직 로우(L)의 아이소레이션 신호(ISO)에 응답하여 제1 및 제2 아이소레이션 트랜지스터들(ISO_1, ISO_2)이 턴오프되고, 로직 하이(H)의 오프셋 제거 신호(OC)에 응답하여 제1 및 제2 오프셋 제거 트랜지스터들(OC_1, OC_2)이 턴온된다. 이 때, 제1 제어 신호(LA)는 프리차지 전압(Vpre)에서 내부 전원 전압(VINTA)으로 천이되고, 제2 제어 신호(LAB)는 프리차지 전압(Vpre)에서 접지 전압(VSS)으로 천이된다. 내부 전원 전압(VINTA)는 메모리 셀 어레이(110, 도 1)로 공급되는 전압일 수 있다. 이 후, 제1 제어 신호(LA)는 내부 전원 전압(VINTA)에서 프리차지 전압(Vpre)으로 천이되고, 제2 제어 신호(LAB)는 접지 전압(VSS)에서 프리차지 전압(Vpre)으로 천이된다.
감지 증폭기(150)에서, 예를 들어, 제1 및 제2 PMOS 트랜지스터들(P_1, P_2)과 제1 및 제2 NMOS 트랜지스터들(N_1, N_2)이 공정 변이, 온도(PVT) 등으로 인하여 문턱 전압(Vth) 차이가 있을 수 있다. 이 경우, 감지 증폭기(150)는 제1 및 제2 PMOS 트랜지스터들(P_1, P_2)과 제1 및 제2 NMOS 트랜지스터들(N_1, N_2)의 문턱 전압(Vth) 차이로 인하여 오프셋 노이즈가 발생할 수 있다. 이하에서, 제1 내지 제4 예들을 들어 오프셋 제거 동작을 통하여 감지 증폭기(150)의 오프셋을 보상하는 방법을 설명한다.
제1 예(Case I)로서, 제1 NMOS 트랜지스터(N_1)의 문턱 전압(Vth)이 제2 NMOS 트랜지스터(N-2)의 문턱 전압(Vth) 보다 높다고 가정하자. 제1 및 제2 NMOS 트랜지스터들(N_1, N_2)은 다이오드로서 동작한다. 제1 NMOS 트랜지스터(N_1)를 통해 흐르는 전류는 제2 NMOS 트랜지스터(N_2)를 통해 흐르는 전류보다 작을 것이다. 그리고 제1 PMOS 트랜지스터(P_1)를 통해 흐르는 전류는 제2 PMOS 트랜지스터(P_2)를 통해 흐르는 전류 보다 작을 것이다. 이에 따라, 상보 비트라인(BLB)은, 도 7에 도시된 바와 같이, 비트라인(BL)과 비교하여 소정의 레벨로 상승할 것이다.
제2 예(Case II)로서, 제2 NMOS 트랜지스터(N_2)의 문턱 전압(Vth)이 제1 NMOS 트랜지스터(N_1)의 문턱 전압(Vth) 보다 높다고 가정하자. 제1 및 제2 NMOS 트랜지스터들(N_1, N_2)은 다이오드로서 동작한다. 제2 NMOS 트랜지스터(N_2)를 통해 흐르는 전류는 제1 NMOS 트랜지스터(N_1)를 통해 흐르는 전류보다 작을 것이다. 그리고 제2 PMOS 트랜지스터(P_2)를 통해 흐르는 전류는 제1 PMOS 트랜지스터(P_1)를 통해 흐르는 전류 보다 작을 것이다. 이에 따라, 상보 비트라인(BLB)은, 도 7에 도시된 바와 같이, 비트라인(BL)과 비교하여 소정의 레벨로 하강할 것이다.
제3 예(Case III)로서, 제1 PMOS 트랜지스터(P_1)의 문턱 전압(Vth)이 제2 PMOS 트랜지스터(P_2)의 문턱 전압(Vth) 보다 높다고 가정하자. 제1 PMOS 트랜지스터(P_1)를 통해 흐르는 전류는 제2 PMOS 트랜지스터(P_2)를 통해 흐르는 전류보다 작을 것이다. 제1 및 제2 NMOS 트랜지스터들(N_1, N_2)은 다이오드로서 일정 전류를 흘릴 것이다. 이에 따라, 상보 비트라인(BLB)은, 도 7에 도시된 바와 같이, 비트라인(BL)과 비교하여 소정의 레벨로 상승할 것이다.
제4 예(Case IV)로서, 제2 PMOS 트랜지스터(P_2)의 문턱 전압(Vth)이 제1 PMOS 트랜지스터(P_1)의 문턱 전압(Vth) 보다 높다고 가정하자. 제2 PMOS 트랜지스터(P_2)를 통해 흐르는 전류는 제1 PMOS 트랜지스터(P_1)를 통해 흐르는 전류보다 작을 것이다. 제1 및 제2 NMOS 트랜지스터들(N_1, N_2)은 다이오드로서 일정 전류를 흘릴 것이다. 이에 따라, 상보 비트라인(BLB)은, 도 7에 도시된 바와 같이, 비트라인(BL)과 비교하여 소정의 레벨로 하강할 것이다.
상술한 제1 내지 제4 예들(Cases I-IV)에서, 상보 비트라인(BLB)는 비트라인(BL)에 비하여 소정의 레벨로 상승 또는 하강하게 되어, 비트라인(BL)과 상보 비트라인(BLB)은 소정의 전압 차이를 갖게 된다. 이러한 전압 차이는 오프셋 노이즈에 따른 오프셋 전압으로 해석될 수 있다. 이는 비트라인(BL)과 상보 비트라인(BLB)이 오프셋 전압만큼의 차이를 가지도록 저장됨으로써, 감지 증폭기(150)의 오프셋 노이즈가 제거된다는 것을 의미한다. 즉, 감지 증폭기(150)는 오프셋 제거 동작을 통하여 오프셋을 보상할 수 있다.
도 6c를 참조하면, 도 5의 S530 단계에서, 감지 증폭기(150)는 차지 셰어링 동작을 수행한다. 예시적으로, 아이소레이션 신호(ISO) 및 오프셋 제거 신호(OC)는 로직 로우(L)일 수 있다.
로직 로우(L)의 아이소레이션 신호(ISO)와 오프셋 제거 신호(OC)에 응답하여 제1 및 제2 아이소레이션 트랜지스터들(ISO_1, ISO_2)과 제1 및 제2 오프셋 제거 트랜지스터들(OC_1, OC_2)이 턴오프된다. 이 때, 메모리 셀(MC, 도 3)과 연결된 워드라인(WL)이 활성화되고, 메모리 셀(MC)의 셀 커패시터에 저장된 전하와 비트라인(BL)에 저장된 전하 사이에 차지 셰어링이 발생한다.
예를 들어, 메모리 셀(MC)에 데이터 `1`이 저장된 경우, 차지 셰어링 동작시 비트라인(BL)의 전압 레벨은 소정의 레벨만큼 상승할 것이다. 이와 반대로, 메모리 셀(MC)에 데이터 `0`이 저장된 경우, 차지 셰어링 동작시 비트라인(BL)의 전압 레벨은 소정의 레벨만큼 하강할 것이다.
도 6d를 참조하면, 도 5의 S540 단계에서, 감지 증폭기(150)는 프리-센싱 동작을 수행한다. 예시적으로, 아이소레이션 신호(ISO) 및 오프셋 제거 신호(OC)는 로직 로우(L)일 수 있다.
도 6c에서 설명된 차지 셰어링 동작이 수행된 경우, 메모리 셀(MC)에 저장된 데이터에 따라 비트라인(BL)의 전압은 소정의 레벨(V) 만큼 증가 또는 감소될 것이다. 이 때, 제1 제어 신호(LA)가 내부 전원 전압(VINTA)으로 천이되고, 제2 제어 신호(LAB)가 접지 전압(VSS)으로 천이된다. 이에 따라, 감지 증폭기(150)는 비트라인(BL)과 상보 비트라인(BLB)의 전압 차를 기반으로 센싱 비트라인(SABL)과 상보 센싱 비트라인(SABLB)의 전압들을 각각 내부 전원 전압(VINTA)까지 충전시키거나 접지 전압(VSS)까지 방전시킬 수 있다.
예를 들어, 메모리 셀(MC)에 데이터 `1`이 저장된 경우, 프리-센싱 동작에서, 센싱 비트라인(SABL)은 내부 전원 전압(VINTA)으로 증가하고, 상보 센싱 비트라인(SABLB)은 접지 전압(VSS)으로 감소할 것이다. 이와 반대로, 메모리 셀(MC)에 데이터 `0`이 저장된 경우, 센싱 비트라인(SABL)은 접지 전압(VSS)으로 감소하고, 상보 센싱 비트라인(SABLB)은 내부 전원 전압(VINTA)으로 증가할 것이다.
예시적으로, 프리-센싱 동작 동안, 비트라인(BL) 및 상보 비트라인(BLB)과 센싱 비트라인(SABL) 및 상보 센싱 비트라인(SABLB)은 제1 및 제2 아이소레이션 트랜지스터들(ISO_1, ISO_2)과 제1 및 제2 오프셋 제거 트랜지스터들(OC_1, OC_2)에 의해 차단된다. 감지 증폭기(150)가 비트라인(BL) 및 상보 비트라인(BLB)과 분리됨으로써, 비트라인들(BL) 간 커플링 영향이 줄어들고 센싱 속도가 향상될 수 있다.
도 6e를 참조하면, 도 5의 S550 단계에서, 감지 증폭기(150)는 재저장 동작을 수행한다. 예시적으로, 아이소레이션 신호(ISO)는 로직 하이(H)이고, 오프셋 제거 신호(OC)는 로직 로우(L)일 수 있다.
로직 하이(H)의 아이소레이션 신호(ISO)에 응답하여 제1 및 제2 아이소레이션 트랜지스터들(ISO_1, ISO_2)이 턴온되고, 로직 로우(L)의 오프셋 제거 신호(OC)에 응답하여 제1 및 제2 오프셋 제거 트랜지스터들(OC_1, OC_2)이 턴오프된다. 이 때, 제1 아이소레이션 트랜지스터(ISO_1)에 의해 비트라인(BL)과 센싱 비트라인(SABL)이 연결되고, 제2 아이소레이션 트랜지스터(ISO_2)에 의해 상보 비트라인(BLB)과 상보 센싱 비트라인(SABLB)이 연결된다. 이에 따라, 비트라인(BL)은 센싱 비트라인(SABL)의 전압 레벨로 증가 또는 감소되고, 상보 비트라인(BLB)은 상보 센싱 비트라인(SABLB) 의 전압 레벨로 감소 또는 증가될 것이다.
실시예에 따라, 감지 증폭기(150)의 센싱 비트라인쌍(SABL, SABLB)은 프리-센싱 동작 이후, 데이터 라인과 연결되고, 데이터 라인을 통해 로컬 감지 증폭기, 글로벌 감지 증폭기, 또는 데이터 입출력 회로(160, 도 1)로 출력될 수 있다.
상술한 바와 같이, 감지 증폭기(150)는 아이소레이션 신호(ISO), 오프셋 제거 신호(OC), 그리고 제1 및 제2 제어 신호들(LA, LAB)을 기반으로 프리차지 동작, 오프셋 제거 동작, 차아지 셰어링 동작, 프리-센싱 동작 및 재저장 동작을 수행한다. 이 때, 감지 증폭기(150)는 오프셋 제거 동작을 통해 감지 증폭기(150)의 오프셋을 보상하고, 프리-센싱 동작을 통해 비트라인들 간의 커플링을 최소화하여 유효 센싱 마진을 향상시킬 수 있다. 이에 따라, 향상된 성능을 갖는 감지 증폭기 및 이를 포함하는 메모리 장치가 제공될 수 있다.
도 8은 도 3의 감지 증폭기의 동작을 설명하는 타이밍도이다. 도 8의 X축은 시간을 가리키고, Y축은 신호 레벨을 가리킨다. 예시적으로, 메모리 셀(MC)은 데이터 `1`을 저장하고, 제1 NMOS 트랜지스터(N_1)의 문턱 전압이 제1 NMOS 트랜지스터(N_2)의 문턱 전압 보다 오프셋 전압(Vos)만큼 높은 것으로 가정하자.
도 8을 참조하면, 감지 증폭기(150)는 프리차지 동작, 오프셋 제거 동작, 차아지 셰어링 동작, 프리-센싱 동작 및 재저장 동작을 순차적으로 수행한다.
제1 구간에서(t0-t1), 감지 증폭기(150)는 프리차지 동작을 수행한다. 이 때, 아이소레이션 신호(ISO)와 오프셋 제거 신호(OC)는 로직 하이(H)이고, 비트라인쌍(BL, BLB) 및 센싱 비트라인쌍(SABL, SABLB)은 프리차지 전압(Vpre)으로 프리차지된다.
제2 구간에서(t1-t2), 감지 증폭기(150)는 오프셋 제거 동작을 수행한다. 이 때, 아이소레이션 신호(ISO)는 로직 로우(L)가 된다. 제1 제어 신호(LA)는 프리차지 전압(Vpre)에서 내부 전원 전압(VINTA)으로 증가하고, 제2 제어 신호(LAB)는 프리차지 전압(Vpre)에서 접지 전압(VSS)으로 감소 한다. 감지 증폭기(150)는 도 5 및 도 6b에서 설명된 방법을 기반으로 오프셋 제거 동작을 수행할 수 있다. 오프셋 제거 동작 동안, 상보 비트라인(BLB)은 비트라인(BL) 보다 오프셋 전압(Vos)만큼 더 높을 것이다. 이에 따라, 비트라인(BL)과 상보 비트라인(BLB)이 오프셋 전압만큼의 차이를 가지도록 저장됨으로써, 감지 증폭기(150)의 오프셋 노이즈가 제거될 수 있다.
제3 구간에서(t2-t3), 감지 증폭기(150)는 차아지 셰어링 동작을 수행한다. 이 때, 아이소레이션 신호(ISO) 및 오프셋 제거 신호(OC)는 로직 로우(L)가 되고, 메모리 셀(MC)과 연결된 워드라인(WL)이 활성화되고, 메모리 셀(MC)의 셀 커패시터에 저장된 전하와 비트라인(BL)에 저장된 전하 사이에 차아지 셰어링이 발생한다. 메모리 셀(MC)에 데이터 `1`이 저장된 경우, 차아지 셰어링 동작시 비트라인(BL)의 전압 레벨은 소정의 레벨만큼 상승할 것이다. 다른 실시예로, 메모리 셀(MC)에 데이터 `0`이 저장된 경우, 차아지 셰어링 동작시 비트라인(BL)의 전압 레벨은 소정의 레벨만큼 감소할 것이다.
제4 구간에서(t3-t4), 감지 증폭기(150)는 프리-센싱 동작을 수행한다. 이 때, 제1 제어 신호(LA)가 내부 전원 전압(VINTA)으로 천이되고, 제2 제어 신호(LAB)가 접지 전압(VSS)으로 천이된다. 이에 따라, 감지 증폭기(150)는 비트라인(BL)과 상보 비트라인(BLB)의 전압 차를 기반으로 센싱 비트라인(SABL)은 내부 전원 전압(VINTA)으로 증가되고, 상보 센싱 비트라인(SABLB)은 접지 전압(VSS)으로 하강될 수 있다.
제5 구간에서(t4-t5), 감지 증폭기(150)는 재저장 동작을 수행한다. 이 때, 아이소레이션 신호(ISO)는 로직 하이(H)가 되어 제1 및 제2 아이소레이션 트랜지스터들(ISO_1, ISO_2)이 턴온된다. 비트라인쌍(BL, BLB)과 센싱 비트라인쌍(SABL, SABLB)이 서로 연결되고, 비트라인쌍(BL, BLB)은 센싱 비트라인쌍(SABL, SABLB)의 전압 레벨로 충전 또는 방전될 것이다.
도 9는 본 발명에 따른 감지 증폭기가 적용된 메모리 장치를 예시적으로 보여주는 도면이다.
도 9를 참조하면, 메모리 장치(900)는 복수의 메모리 셀 어레이들(110_1~110_n)과 복수의 감지 증폭기들(150_1~150_n)을 포함한다. 복수의 감지 증폭기들(150_1~150_n) 각각은 복수의 비트라인 감지 증폭기들(BLSA)을 포함할 수 있다. 비트라인 감지 증폭기들(BLSA)는 도 1 내지 도 8에서 설명된 감지 증폭기(150)로 구현될 수 있다.
복수의 메모리 셀 어레이들(150_1~150_n)과 연결된 복수의 비트라인쌍들(BL, BLB)은 각각 복수의 비트라인 감지 증폭기들(BLSA)과 연결될 수 있다. 메모리 장치(900)는 오픈 비트라인 구조를 갖는다. 오픈 비트라인 구조의 메모리 장치(900)는 비트라인쌍(BL, BLB)의 커패시턴스가 서로 다를 경우, 비트라인쌍(BL, BLB)의 로딩 미스매치로 인해 비트라인 감지 증폭기(BLSA)의 센싱 동작이 방해되고 센싱 감도가 떨어지게 된다.
메모리 장치(900)는 비트라인쌍(BL, BLB)의 로딩 미스매치 문제를 해결하기 위해, 메모리 셀 어레이들(150_1~150_n)의 가장 자리(edge)에 더미 셀 어레이들(910, 920)을 배치할 수 있다. 더미 셀 어레이들(910, 920)의 일부 비트라인들은 상보 비트라인으로서 인접한 비트라인 감지 증폭기들(BLSA)과 연결될 수 있다. 더미 셀 어레이들(910, 920)의 나머지 비트라인들은 더미 비트라인들로 비트라인 감지 증폭기들(BLSA)과 연결되지 않을 것이다.
도 9의 메모리 장치(900)에서, 더미 셀 어레이들(910, 920)을 구비하더라도 비트라인쌍(BL, BLB)의 커패시턴스가 균등해지지 않을 수 있다. 비트라인쌍(BL, BLB)의 커패시턴스 불균형은 감지 증폭기(BLSA)의 오프셋 노이즈처럼 작용할 수 있다. 이 경우, 비트라인 감지 증폭기(BLSA)는 도 1 내지 도 8에서 설명된 오프셋 제거 동작을 기반으로 비트라인쌍(BL, BLB)의 커패시턴스 불균형으로 인한 차이를 보상할 수 있다.
도 10 내지 도 17은 본 발명에 실시예들에 따른 감지 증폭기의 레이아웃 방법을 설명하는 도면들이다. 도 10 내지 도 17은 도 9의 복수의 감지 증폭기들(150_2)의 레이아웃 일부 영역(A)을 보여준다. 도 10 내지 도 17에서, 복수의 감지 증폭기들(150_2) 내 하나의 비트라인 감지 증폭기(BLSA)에는 도 3에 도시된 감지 증폭기(150)의 제1 및 제2 PMOS 트랜지스터들(P_1, P_2), 제1 및 제2 NMOS 트랜지스터들(N_1, N_2), 제1 및 제2 아이소레이션 트랜지스터들(ISO_1, ISO_2), 그리고 제1 및 제2 오프셋 제거 트랜지스터들(OC_1, OC_2)이 배치된다.
도 10을 참조하면, 비트라인 감지 증폭기(BLSA)는 비트라인(BL)과 상보 비트라인(BLB) 사이에 배치된다. 비트라인 감지 증폭기(BLSA)의 중앙 부분에 제1 및 제2 PMOS 트랜지스터들(P_1, P_2)이 배치되고, 비트라인 감지 증폭기(BLSA)의 양측 부분에서 비트라인(BL)에 인접하게 제1 NMOS 트랜지스터(N_1)가 배치되고 상보 비트라인(BLB)에 인접하게 제2 NMOS 트랜지스터(N_2)가 배치될 수 있다.
제1 PMOS 트랜지스터(P_1)는 액티브 패턴(10)과 게이트 패턴(12)으로 구성되고, 제2 PMOS 트랜지스터(P_2)는 액티브 패턴(20)과 게이트 패턴(22)으로 구성될 수 있다. 제1 NMOS 트랜지스터(N_1)는 액티브 패턴(30)과 게이트 패턴(32)으로 구성되고, 제2 NMOS 트랜지스터(N_2)는 액티브 패턴(40)과 게이트 패턴(42)으로 구성될 수 있다.
제1 NMOS 트랜지스터(N_1)와 제1 PMOS 트랜지스터(P_1) 사이에는 제1 오프셋 제거 트랜지스터(OC_1)와 제1 아이소레이션 트랜지스터(ISO_1)가 배치될 수 있다. 제1 오프셋 제거 트랜지스터(OC_1)는 제1 NMOS 트랜지스터(N_1)에 인접하게 배치되고, 제1 아이소레이션 트랜지스터(ISO_1)는 제1 PMOS 트랜지스터(P_1)에 인접하게 배치될 수 있다. 제1 오프셋 제거 트랜지스터(OC_1)와 제1 아이소레이션 트랜지스터(ISO_1) 각각은 액티브 패턴(50)과 게이트 패턴들(51, 52)로 구성될 수 있다.
제2 NMOS 트랜지스터(N_2)와 제2 PMOS 트랜지스터(P_2) 사이에는 제2 오프셋 제거 트랜지스터(OC_2)와 제2 아이소레이션 트랜지스터(ISO_2)가 배치될 수 있다. 제2 오프셋 제거 트랜지스터(OC_2)는 제2 NMOS 트랜지스터(N_2)에 인접하게 배치되고, 제2 아이소레이션 트랜지스터(ISO_2)는 제2 PMOS 트랜지스터(P_2)에 인접하게 배치될 수 있다. 제2 오프셋 제거 트랜지스터(OC_2)와 제2 아이소레이션 트랜지스터(ISO_2) 각각은 액티브 패턴(60)과 게이트 패턴들(61, 62)로 구성될 수 있다. 게이트 패턴들(51, 61)은 오프셋 제거 신호(OC)가 전달되는 도전 라인이고, 게이트 패턴들(52, 62)은 아이소레이션 신호(ISO)가 전달되는 도전 라인이다.
도 11을 참조하면, 비트라인 감지 증폭기(BLSA)는, 도 10의 비트라인 감지 증폭기(BLSA)와 비교하여, 더미 도전 라인들(1110, 1120)을 더 포함한다는 점에서 차이가 있다. 이하, 도 11 내지 도 17의 레이아웃은 도 10의 레이아웃과의 차이점을 중심으로 설명된다.
도 11에서, 더미 도전 라인들(1110, 1120)은 제1 PMOS 트랜지스터(P_1)와 제1 아이소레이션 트랜지스터(ISO_1) 사이에, 그리고 제2 PMOS 트랜지스터(P_2)와 제2 아이소레이션 트랜지스터(ISO_2) 사이에 배치될 수 있다.
P형 트랜지스터인 제1 및 제2 PMOS 트랜지스터들(P_1, P_2)과 N형 트랜지스터인 제1 및 제2 아이소레이션 트랜지스터들(ISO_1, ISO_2)은 공정 디자인 룰에 의해 서로 이격되는데, 동일한 N형 트랜지스터들인 제1 및 제2 NMOS 트랜지스터들(N_1, N_2)과 제1 및 제2 오프셋 트랜지스터들(OC_1, OC_2) 사이의 이격 간격보다 클 수 있다. 이러한 이격 간격들의 차이는 비트라인 감지 증폭기(BLSA)의 후속 배선 공정에서 단차로 작용할 수 있다. 이러한 단차가 형성된 영역으로 인해 비트라인 센스앰프(BLSA)의 센싱 불균형이 발생할 수 있다.
비트라인 센스앰프(BLSA)의 센싱 불균형을 방지하기 위하여, 제1 및 제2 PMOS 트랜지스터들(P_1, P_2)과 제1 및 제2 아이소레이션 트랜지스터들(ISO_1, ISO_2) 사이 각각에 더미 도전 라인들(1110, 1120)이 배치될 수 있다.
도 12를 참조하면, 비트라인 감지 증폭기(BLSA)는, 도 10의 비트라인 감지 증폭기(BLSA)와 비교하여, 제1 NMOS 트랜지스터(N_1)와 제1 PMOS 트랜지스터(P_1) 사이의 제1 오프셋 제거 트랜지스터(OC_1)와 제1 아이소레이션 트랜지스터(ISO_1)의 위치가 서로 바뀌어 있고, 제2 NMOS 트랜지스터(N_2)와 제2 PMOS 트랜지스터(P_2) 사이의 제2 오프셋 제거 트랜지스터(OC_2)와 제2 아이소레이션 트랜지스터(ISO_2)의 위치가 서로 바뀌어 있다.
제1 아이소레이션 트랜지스터(ISO_1)는 제1 NMOS 트랜지스터(N_1)에 인접하게 배치되고, 제1 오프셋 제거 트랜지스터(OC_1)는 제1 PMOS 트랜지스터(P_1)에 인접하게 배치될 수 있다. 제2 아이소레이션 트랜지스터(ISO_2)는 제2 NMOS 트랜지스터(N_2)에 인접하게 배치되고, 제2 오프셋 제거 트랜지스터(OC_2)는 제2 PMOS 트랜지스터(P_2)에 인접하게 배치될 수 있다.
도 13을 참조하면, 비트라인 감지 증폭기(BLSA)는, 도 12의 비트라인 감지 증폭기(BLSA)와 비교하여, 더미 도전 라인들(1310, 1320)을 더 포함한다. 더미 도전 라인들(1310, 1320)은 제1 PMOS 트랜지스터(P_1)와 제1 오프셋 제거 트랜지스터(OC_1) 사이에, 그리고 제2 PMOS 트랜지스터(P_2)와 제2 오프셋 제거 트랜지스터(OC_2) 사이에 배치된다.
도 14를 참조하면, 비트라인 감지 증폭기(BLSA)는, 도 10의 비트라인 감지 증폭기(BLSA)와 비교하여, 비트라인 감지 증폭기(BLSA)의 중앙 부분에 제1 및 제2 NMOS 트랜지스터들(N_1, N_2)이 배치되고, 비트라인 감지 증폭기(BLSA)의 양측 에지에서 비트라인(BL)에 인접하게 제1 PMOS 트랜지스터(P_1)가 배치되고 상보 비트라인(BLB)에 인접하게 제2 PMOS 트랜지스터(P_2)가 배치될 수 있다.
제1 PMOS 트랜지스터(P_1)와 제1 NMOS 트랜지스터(N_1) 사이에는 제1 오프셋 제거 트랜지스터(OC_1)와 제1 아이소레이션 트랜지스터(ISO_1)가 배치될 수 있다. 제1 오프셋 제거 트랜지스터(OC_1)는 제1 PMOS 트랜지스터(P_1)에 인접하게 배치되고, 제1 아이소레이션 트랜지스터(ISO_1)는 제1 NMOS 트랜지스터(N_1)에 인접하게 배치될 수 있다.
제2 PMOS 트랜지스터(P_2)와 제2 NMOS 트랜지스터(N_2) 사이에는 제2 오프셋 제거 트랜지스터(OC_2)와 제2 아이소레이션 트랜지스터(ISO_2)가 배치될 수 있다. 제2 오프셋 제거 트랜지스터(OC_2)는 제2 PMOS 트랜지스터(P_2)에 인접하게 배치되고, 제2 아이소레이션 트랜지스터(ISO_2)는 제2 NMOS 트랜지스터(N_2)에 인접하게 배치될 수 있다.
도 15를 참조하면, 비트라인 감지 증폭기(BLSA)는, 도 14의 비트라인 감지 증폭기(BLSA)와 비교하여, 더미 도전 라인들(1510, 1520)을 더 포함한다. 더미 도전 라인들(1510, 1520)은 제1 PMOS 트랜지스터(P_1)와 제1 오프셋 제거 트랜지스터(OC_1) 사이에, 그리고 제2 PMOS 트랜지스터(P_2)와 제2 오프셋 제거 트랜지스터(OC_2) 사이에 배치될 수 있다.
실시예에 따라, 더미 도전 라인들(1510, 1520)은 제1 NMOS 트랜지스터(N_1)와 제1 아이소레이션 트랜지스터(ISO_1) 사이에, 그리고 제2 NMOS 트랜지스터(N_2)와 제2 아이소레이션 트랜지스터(ISO_2) 사이에 배치될 수 있다.
도 16을 참조하면, 도 14의 비트라인 감지 증폭기(BLSA)와 비교하여, 제1 PMOS 트랜지스터(P_1)와 제1 NMOS 트랜지스터(N_1) 사이의 제1 오프셋 제거 트랜지스터(OC_1)와 제1 아이소레이션 트랜지스터(ISO_1)의 위치가 서로 바뀌어 있고, 제2 PMOS 트랜지스터(P_2)와 제2 NMOS 트랜지스터(N_2) 사이의 제2 오프셋 제거 트랜지스터(OC_2)와 제2 아이소레이션 트랜지스터(ISO_2)의 위치가 서로 바뀌어 있다.
제1 아이소레이션 트랜지스터(ISO_1)는 제1 PMOS 트랜지스터(P_1)에 인접하게 배치되고, 제1 오프셋 제거 트랜지스터(OC_1)는 제1 NMOS 트랜지스터(N_1)에 인접하게 배치될 수 있다. 제2 아이소레이션 트랜지스터(ISO_2)는 제2 PMOS 트랜지스터(P_2)에 인접하게 배치되고, 제2 오프셋 제거 트랜지스터(OC_2)는 제2 NMOS 트랜지스터(N_2)에 인접하게 배치될 수 있다.
도 17을 참조하면, 비트라인 감지 증폭기(BLSA)는, 도 16 비트라인 감지 증폭기(BLSA)와 비교하여, 더미 도전 라인들(1710, 1720)을 더 포함한다. 더미 도전 라인들(1710, 1720)은 제1 PMOS 트랜지스터(P_1)와 제1 아이소레이션 트랜지스터(ISO_1) 사이에, 그리고 제2 PMOS 트랜지스터(P_2)와 제2 아이소레이션 트랜지스터(ISO_2) 사이에 배치될 수 있다.
실시예에 따라, 더미 도전 라인들(1710, 1720)은 제1 NMOS 트랜지스터(N_1)와 제1 오프셋 제거 트랜지스터(OC_1) 사이에, 그리고 제2 NMOS 트랜지스터(N_2)와 제2 오프셋 제거 트랜지스터(OC_2) 사이에 배치될 수 있다.
도 18은 본 발명의 다른 실시예들에 따른 감지 증폭기를 설명하는 회로 다이어그램이다.
도 18을 참조하면, 감지 증폭기(150a)는 도 3의 감지 증폭기(150)와 비교하여, 이퀄라이징부(1810)를 더 포함한다. 이하에서, 도 18의 감지 증폭기(150 a)와 도 3의 감지 증폭기(150)의 차이점이 중점적으로 설명된다.
이퀄라이징부(1810)는 센싱 비트라인(SABL)과 프리차지 전압(Vpre) 사이에 연결되는 이퀄라이징 트랜지스터(EQ)를 포함한다. 이퀄라이징 트랜지스터(EQ)의 게이트는 이퀄라이징 신호(PEQ)에 연결된다.
이퀄라이징부(1810)는 비트라인쌍(BL, BLB) 및 센싱 비트라인쌍(SABL, SABLB)을 프리차지 전압(Vpre)으로 이퀄라이징(equalizing)시킬 수 있다. 예를 들어, 감지 증폭기(150a)의 프리차지 동작 시, 아이소레이션 신호(ISO)와 오프셋 제거 신호(OC)가 로직 하이일 때 비트라인쌍(BL, BLB) 및 센싱 비트라인쌍(SABL, SABLB)은 하나의 노드로 연결될 수 있다. 이 때, 이퀄라이징부(1810)는 로직 하이(H)의 이퀄라이징 신호(PEQ)에 응답하여 비트라인쌍(BL, BLB) 및 센싱 비트라인쌍(SABL, SABLB)을 프리차지 전압(Vpre)으로 충전 및 이퀄라이징시킬 수 있다.
도 19 및 도 20은 도 18의 감지 증폭기의 레이아웃 방법을 설명하는 도면들이다. 도 19 및 도 20의 레이아웃은 도 9에서 설명된 복수의 감지 증폭기들(150_2) 내 비트라인 감지 증폭기들(BLSA)의 레이아웃 일부 영역(A)에 대응하고, 도 10의 레이아웃과의 차이점을 중심으로 설명된다.
도 19를 참조하면, 비트라인 감지 증폭기(BLSA)는 도 10의 비트라인 감지 증폭기(BLSA)와 비교하여, 제1 PMOS 트랜지스터(P_1)와 제1 아이소레이션 트랜지스터(ISO_1) 사이에 이퀄라이징 트랜지스터(EQ)가 더 배치된다. 이퀄라이징 트랜지스터(EQ)는 액티브 패턴(50a)과 게이트 패턴(53)으로 구성될 수 있다. 액티브 패턴(50a)의 일측은 제1 오프셋 제거 트랜지스터(OC_1)와 제1 아이소레이션 트랜지스터(ISO_1)의 액티브 패턴(50)과 접하고, 액티브 패턴(50a)의 다른 측은 프리차지 전압(Vpre)이 인가될 수 있다. 게이트 패턴(53)은 이퀄라이징 신호(PEQ)가 전달되는 도전 라인이다.
실시예에 따라, 도 19의 비트라인 감지 증폭기(BLSA)는 제1 오프셋 제거 트랜지스터(OC_1)와 제1 아이소레이션 트랜지스터(ISO_1)의 위치가 서로 바뀌고, 제2 오프셋 제거 트랜지스터(OC_2)와 제2 아이소레이션 트랜지스터(ISO_2)의 위치가 서로 바뀔 수 있다.
실시예에 따라, 도 19의 비트라인 감지 증폭기(BLSA)는 비트라인 감지 증폭기(BLSA)의 중앙 부분에 제1 및 제2 NMOS 트랜지스터들(N_1, N_2)이 배치되고, 비트라인 감지 증폭기(BLSA)의 양측 에지 부분에서 비트라인(BL)에 인접하게 제1 PMOS 트랜지스터(P_1)가 배치되고 상보 비트라인(BLB)에 인접하게 제2 PMOS 트랜지스터(P_2)가 배치될 수 있다.
도 20을 참조하면, 비트라인 감지 증폭기(BLSA)는 도 19의 비트라인 감지 증폭기(BLSA)와 비교하여, 더미 도전 라인들(2010, 2020)을 더 포함한다. 더미 도전 라인들(2010, 2020)은 제1 PMOS 트랜지스터(P_1)와 이퀄라이징 트랜지스터(EQ) 사이에, 그리고 제2 PMOS 트랜지스터(P_2)와 제2 아이소레이션 트랜지스터(ISO_2) 사이에 배치될 수 있다.
실시예에 따라, 도 20의 비트라인 감지 증폭기(BLSA)는 제1 오프셋 제거 트랜지스터(OC_1)와 제1 아이소레이션 트랜지스터(ISO_1)의 위치가 서로 바뀌고, 제2 오프셋 제거 트랜지스터(OC_2)와 제2 아이소레이션 트랜지스터(ISO_2)의 위치가 서로 바뀔 수 있다.
실시예에 따라, 도 20의 비트라인 감지 증폭기(BLSA)는 비트라인 감지 증폭기(BLSA)의 중앙 부분에 제1 및 제2 NMOS 트랜지스터들(N_1, N_2)이 배치되고, 비트라인 감지 증폭기(BLSA)의 양측 에지 부분에서 비트라인(BL)에 인접하게 제1 PMOS 트랜지스터(P_1)가 배치되고 상보 비트라인(BLB)에 인접하게 제2 PMOS 트랜지스터(P_2)가 배치될 수 있다.
도 21은 본 발명의 또다른 실시예들에 따른 감지 증폭기를 설명하는 회로 다이어그램이다.
도 21을 참조하면, 감지 증폭기(150b)는 도 18의 감지 증폭기(150a)와 비교하여, 이퀄라이징부(2110)가 상보 센싱 비트라인(SABL)과 프리차지 전압(Vpre) 사이에 연결된다.
이퀄라이징부(2110)는 비트라인쌍(BL, BLB) 및 센싱 비트라인쌍(SABL, SABLB)을 프리차지 전압(Vpre)으로 이퀄라이징시킬 수 있다. 예를 들어, 감지 증폭기(150b)의 프리차지 동작 시, 아이소레이션 신호(ISO)와 오프셋 제거 신호(OC)가 로직 하이일 때 비트라인쌍(BL, BLB) 및 센싱 비트라인쌍(SABL, SABLB)은 하나의 노드로 연결될 수 있다. 이 때, 이퀄라이징부(2110)는 로직 하이(H)의 이퀄라이징 신호(PEQ)에 응답하여 비트라인쌍(BL, BLB) 및 센싱 비트라인쌍(SABL, SABLB)을 프리차지 전압(Vpre)으로 충전 및 이퀄라이징시킬 수 있다.
도 22 및 도 23은 도 20의 감지 증폭기의 레이아웃 방법을 설명하는 도면들이다.
도 22를 참조하면, 비트라인 감지 증폭기(BLSA)는 도 19의 비트라인 감지 증폭기(BLSA)와 비교하여, 제2 PMOS 트랜지스터(P_2)와 제2 아이소레이션 트랜지스터(ISO_2) 사이에 이퀄라이징 트랜지스터(EQ)가 배치된다. 이퀄라이징 트랜지스터(EQ)는 액티브 패턴(60a)과 게이트 패턴(63)으로 구성될 수 있다. 액티브 패턴(60a)의 일측은 도 10의 액티브 패턴(60)과 접하고, 액티브 패턴(60a)의 다른 측은 프리차지 전압(Vpre)이 인가될 수 있다. 게이트 패턴(63)은 이퀄라이징 신호(PEQ)가 전달되는 도전 라인이다.
실시예에 따라, 도 22의 비트라인 감지 증폭기(BLSA)는 제1 오프셋 제거 트랜지스터(OC_1)와 제1 아이소레이션 트랜지스터(ISO_1)의 위치가 서로 바뀌고, 제2 오프셋 제거 트랜지스터(OC_2)와 제2 아이소레이션 트랜지스터(ISO_2)의 위치가 서로 바뀔 수 있다.
실시예에 따라, 도 22의 비트라인 감지 증폭기(BLSA)는 비트라인 감지 증폭기(BLSA)의 중앙 부분에 제1 및 제2 NMOS 트랜지스터들(N_1, N_2)이 배치되고, 비트라인 감지 증폭기(BLSA)의 양측 에지 부분에서 비트라인(BL)에 인접하게 제1 PMOS 트랜지스터(P_1)가 배치되고 상보 비트라인(BLB)에 인접하게 제2 PMOS 트랜지스터(P_2)가 배치될 수 있다.
도 23을 참조하면, 비트라인 감지 증폭기(BLSA)는 도 22의 비트라인 감지 증폭기(BLSA)와 비교하여, 더미 도전 라인들(2310, 2320)을 더 포함한다. 더미 도전 라인들(2310, 2320)은 제1 PMOS 트랜지스터(P_1)와 제1 아이소레이션 트랜지스터(ISO_1) 사이에, 그리고 제2 PMOS 트랜지스터(P_2)와 이퀄라이징 트랜지스터(EQ) 사이에 배치될 수 있다.
실시예에 따라, 도 23의 비트라인 감지 증폭기(BLSA)는 제1 오프셋 제거 트랜지스터(OC_1)와 제1 아이소레이션 트랜지스터(ISO_1)의 위치가 서로 바뀌고, 제2 오프셋 제거 트랜지스터(OC_2)와 제2 아이소레이션 트랜지스터(ISO_2)의 위치가 서로 바뀔 수 있다.
실시예에 따라, 도 23의 비트라인 감지 증폭기(BLSA)는 비트라인 감지 증폭기(BLSA)의 중앙 부분에 제1 및 제2 NMOS 트랜지스터들(N_1, N_2)이 배치되고, 비트라인 감지 증폭기(BLSA)의 양측 에지 부분에서 비트라인(BL)에 인접하게 제1 PMOS 트랜지스터(P_1)가 배치되고 상보 비트라인(BLB)에 인접하게 제2 PMOS 트랜지스터(P_2)가 배치될 수 있다.
도 24 및 도 25는 본 발명의 실시예들에 따른 감지 증폭기가 적용된 메모리 장치를 예시적으로 보여주는 도면들이다. 도 24 및 도 25는 앞서 도 9에서 설명된 복수의 메모리 셀 어레이들(110_1~110_n)과 복수의 감지 증폭기들(150_1~150_n) 중 일부인 제1 및 제2 메모리 셀 어레이들(110_1, 110_2)과 제2 감지 증폭기들(150_2)에 대응하는 도면이다. 제2 감지 증폭기들(150_2) 각각은 복수의 비트라인 감지 증폭기들(BLSA)을 포함할 수 있다. 비트라인 감지 증폭기들(BLSA)는 도 1 내지 도 23에서 설명된 감지 증폭기(150, 150a, 150b)로 구현될 수 있다.
도 24의 메모리 장치(2400)는, 도 9의 메모리 장치(900)와는 달리, 제2 감지 증폭기들(150_2a) 내 비트라인 감지 증폭기(BLSA) 2개가 인접하게 배치된다. 2개의 비트라인 감지 증폭기(BLSA)는 제1 및 제2 비트라인들(BL1, BL2)과 제1 및 제2 상보 비트라인들(BLB1, BLB2)과 연결될 수 있다. 2개의 비트라인 감지 증폭기들(BLSA) 중 하나는 제1 비트라인쌍(BL1, BLB1)의 전압 변화를 감지하고, 나머지 하나는 제2 비트라인쌍(BL2, BLB2)의 전압 변화를 감지할 수 있다.
도 25의 메모리 장치(2500)는, 도 9의 메모리 장치(900)와는 달리, 제2 감지 증폭기들(150_2b) 내 비트라인 감지 증폭기(BLSA) 3개가 인접하게 배치된다. 3개의 비트라인 감지 증폭기들(BLSA)은 제1 내지 제3 비트라인들(BL1, BL2, BL3)과 제1 내지 제3 상보 비트라인들(BLB1, BLB2, BLB3)과 연결될 수 있다. 3개의 비트라인 감지 증폭기들(BLSA) 각각은 제1 내지 제3 비트라인쌍((BL1, BLB1), (BL2, BLB2), (BL3, BLB3)) 각각의 전압 변화를 감지할 수 있다.
도 24 및 도 25의 메모리 장치들(2400, 2500)은, 메모리 셀 소자의 고집적화에 따른 디자인-룰의 미세화로 인하여 단위 셀의 크기가 감소하는 추세에 따라 선택적으로 적용될 수 있다. 실시예에 따라, n개의 비트라인 감지 증폭기들(BLSA)이 인접하게 배치되고, n개의 비트라인 감지 증폭기들(BLSA)은 제1 내지 제n 비트라인들(BL1-BLn)과 제1 내지 제n 상보 비트라인들(BLB1-BLBn)과 연결되고, n개의 비트라인 감지 증폭기들(BLSA) 각각은 제1 내지 제n 비트라인쌍((BL1, BLB1)-(BLn, BLBn)) 각각의 전압 변화를 감지할 수 있다.
도 26은 본 발명의 실시예들에 따른 감지 증폭기를 포함하는 메모리 장치를 모바일 장치에 응용한 예를 나타내는 블록도이다. 모바일 장치는 모바일 폰 또는 스마트 폰일 수 있다.
도 26을 참조하면, 모바일 장치(2600)는 GSM (Global System for Mobile communication) 블록(2610), NFC (Near Field Communication) 송수신기(2620), 입출력 블록(2630), 어플리케이션 블록(2640), 메모리(2650), 그리고 디스플레이(2660)를 포함한다. 도 13에서 모바일 장치(2600)의 구성 요소들/블록들은 예시적으로 도시되어 있다. 모바일 장치(2600)는 더 많은 또는 더 적은 구성 요소들/블록들을 포함할 수 있다. 또한, 본 실시예에서는 GSM 기술을 사용하는 것으로 도시되어 있지만, 모바일 장치(2600)는 CDMA (Code Division Multiple Access)와 같은 다른 기술들을 이용하여 구현될 수 있다. 도 13의 블록들은 집적 회로 형태로 구현될 것이다. 또는, 블록들 중 몇몇은 집적 회로 형태로 구현되는 반면에 다른 블록들은 별개의 형태로 구현될 것이다.
GSM 블록(2610)은 안테나(2611)에 연결되며, 알려진 방식으로 무선 전화기 동작을 제공하도록 동작할 수 있다. GSM 블록(2610)은 내부적으로 수신기 및 송신기를 포함하여 대응하는 수신 및 송신 동작들을 수행할 수 있다.
NFC 송수신기(2620)는 무선 통신을 위해 유도 결합(inductive coupling)을 이용하여 NFC 신호들을 송수신하도록 구성될 수 있다. NFC 송수신기(2620)는 NFC 신호들을 NFC 안테나 매칭 네트워크 시스템(2621)에 제공하고, NFC 안테나 매칭 네트워크 시스템(2621)은 유도 결합을 통해 NFC 신호들을 전송할 수 있다. NFC 안테나 매칭 네트워크 시스템(2621)은 다른 NFC 장치로부터 제공되는 NFC 신호들을 수신하고, 수신된 NFC 신호들을 NFC 송수신기(2620)로 제공할 수 있다.
어플리케이션 블록(2640)은 하드웨어 회로들, 예를 들면, 하나 또는 그 보다 많은 프로세서들을 포함하고, 모바일 장치(2600)에 의해서 제공되는 다양한 사용자 어플리케이션들을 제공하도록 동작할 수 있다. 사용자 어플리케이션들은 음성 호출 동작들, 데이터 전송, 데이터 스왑 등을 포함할 수 있다. 어플리케이션 블락(2640)은 GSM 블록(2610) 및/또는 NFC 송수신기(2620)와 함께 동작하여 GSM 블록(2610) 및/또는 NFC 송수신기(2620)의 동작 특징들을 제공할 수 있다. 또는, 어플리케이션 블록(2640)은 모바일 포스(Point Of Sales: POS)를 위한 프로그램을 포함할 수 있다. 이러한 프로그램은 모바일 폰, 즉 스마트 폰을 이용한 신용카드 구매 및 결재 기능을 제공할 수 있다.
디스플레이(2660)는 어플리케이션 블록(2640)으로부터 수신된 디스플레이 신호들에 응답하여 영상을 표시할 수 있다. 영상은 어플리케이션 블록(2640)에서 제공되거나 모바일 장치(2600)에 내장된 카메라에 의해서 생성될 수 있다. 디스플레이(2660)는 픽셀 값들의 임시 저장을 위하여 내부적으로 프레임 버퍼를 포함하며, 관련된 제어 회로들과 함께 액정 디스플레이 스크린으로 구성될 수 있다.
입출력 블록(2630)은 사용자에게 입력 기능을 제공하고, 어플리케이션 블록(2640)을 통해 수신될 출력들을 제공한다.
메모리(2650)는 어플리케이션 블록(2640)에 의해서 사용될 프로그램 (명령들) 및/또는 데이터를 저장하며, RAM, ROM, 플래시 메모리 등으로 구현될 수 있다. 따라서, 메모리(2650)는 휘발성뿐만 아니라 불휘발성 저장 소자들을 포함할 수 있다. 예를 들면, 메모리(2650)는 도 1 내지 도 25에서 설명된 메모리 장치(100, 900, 2400, 2500)에 대응할 것이다.
메모리(2650)는 감지 증폭기의 오프셋을 제거하는 동작을 기반으로 유효 센싱 마진을 향상시키는 감지 증폭기를 포함할 수 있다. 감지 증폭기는 감지 증폭부, 제1 아이소레이션부, 제2 아이소레이션부, 제1 오프셋 제거부, 제2 오프셋 제거부를 포함하고, 감지 증폭부는 제1 PMOS 트랜지스터, 제2 PMOS 트랜지스터, 제1 NMOS 트랜지스터, 그리고 제2 NMOS 트랜지스터를 포함할 수 있다.
메모리(2650)에서, 제1 및 제2 PMOS 트랜지스터들은 감지 증폭기의 중앙에 배치되고, 제1 및 제2 NMOS 트랜지스터 각각은 감지 증폭기의 양측 에지 각각에 배치되고, 제1 아이소레이션부와 제1 오프셋 제거부는 제1 PMOS 트랜지스터와 제1 NMOS 트랜지스터 사이에 배치되고, 제2 아이소레이션부와 제2 오프셋 제거부는 제2 PMOS 트랜지스터와 제2 NMOS 트랜지스터 사이에 배치될 수 있다.
메모리(2650)에서, 제1 및 제2 NMOS 트랜지스터들은 감지 증폭기의 중앙에 배치되고, 제1 및 제2 PMOS 트랜지스터 각각은 감지 증폭기의 양측 에지 각각에 배치되고, 제1 아이소레이션부와 제1 오프셋 제거부는 제1 NMOS 트랜지스터와 제1 PMOS 트랜지스터 사이에 배치되고, 제2 아이소레이션부와 제2 오프셋 제거부는 제2 NMOS 트랜지스터와 제2 PMOS 트랜지스터 사이에 배치된다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (20)

  1. 비트라인의 전압 변화를 감지하는 감지 증폭기에 있어서,
    상기 비트라인 및 상보 비트라인과 연결되고, 제1 및 제2 제어 신호에 응답하여 상기 비트라인의 전압 변화를 감지하고, 감지된 전압 변화를 기반으로 센싱 비트라인과 상보 센싱 비트라인의 전압을 조절하는 감지 증폭부;
    아이소레이션 신호에 응답하여 상기 비트라인과 상기 센싱 비트라인 사이에 연결시키는 제1 아이소레이션부;
    상기 아이소레이션 신호에 응답하여 상기 상보 비트라인과 상기 상보 센싱 비트라인 사이에 연결시키는 제2 아이소레이션부;
    오프셋 제거 신호에 응답하여 상기 비트라인과 상기 상보 센싱 비트라인 사이를 연결시키는 제1 오프셋 제거부; 및
    상기 오프셋 제거 신호에 응답하여 상기 상보 비트라인과 상기 센싱 비트라인 사이를 연결시키는 제2 오프셋 제거부를 포함하고,
    상기 감지 증폭부는
    상기 제1 제어 신호와 상기 상보 센싱 비트라인 사이에 연결되고, 상기 센싱 비트라인에 그 게이트가 연결되는 제1 PMOS 트랜지스터;
    상기 제1 제어 신호와 상기 센싱 비트라인 사이에 연결되고, 상기 상보 센싱 비트라인에 그 게이트가 연결되는 제2 PMOS 트랜지스터;
    상기 제2 제어 신호와 상기 상보 센싱 비트라인 사이에 연결되고 상기 비트라인에 그 게이트가 연결되는 제1 NMOS 트랜지스터; 및
    상기 제2 제어 신호와 상기 센싱 비트라인 사이에 연결되고 상기 상보 비트라인에 그 게이트가 연결되는 제2 NMOS 트랜지스터를 포함하고,
    상기 감지 증폭기의 중앙에 상기 제1 및 제2 PMOS 트랜지스터들이 배치되고, 상기 감지 증폭기의 양측 에지 각각에 상기 제1 및 제2 NMOS 트랜지스터 각각이 배치되고, 상기 제1 PMOS 트랜지스터와 상기 제1 NMOS 트랜지스터 사이에 상기 제1 아이소레이션부와 상기 제1 오프셋 제거부가 배치되고, 상기 제2 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터 사이에 상기 제2 아이소레이션부와 상기 제2 오프셋 제거부가 배치되는 감지 증폭기.
  2. 제1항에 있어서,
    상기 제1 아이소레이션부는 상기 제1 PMOS 트랜지스터에 인접하게 배치되고, 상기 제2 아이소레이션부는 상기 제2 PMOS 트랜지스터에 인접하게 배치되는 것을 특징으로 하는 감지 증폭기.
  3. 제2항에 있어서, 상기 감지 증폭기는,
    상기 제1 아이소레이션부와 상기 제1 PMOS 트랜지스터 사이, 그리고 상기 제2 아이소레이션부와 상기 제2 PMOS 트랜지스터 사이 각각에 더미 게이트 라인이 더 배치되는 것을 특징으로 감지 증폭기.
  4. 제1항에 있어서,
    상기 제1 오프셋 제거부는 상기 제1 PMOS 트랜지스터에 인접하게 배치되고, 상기 제2 오프셋 제거부는 상기 제2 PMOS 트랜지스터에 인접하게 배치되는 것을 특징으로 하는 감지 증폭기.
  5. 제4항에 있어서, 상기 감지 증폭기는,
    상기 제1 오프셋 제거부와 상기 제1 PMOS 트랜지스터 사이, 그리고 상기 제2 오프셋 제거부와 상기 제2 PMOS 트랜지스터 사이 각각에 더미 게이트 라인이 더 배치되는 것을 특징으로 하는 감지 증폭기.
  6. 제1항에 있어서, 상기 감지 증폭기는
    상기 센싱 비트라인과 프리차지 전압 라인 사이에 연결되고, 이퀄라이징 신호에 응답하여 상기 비트라인, 상기 상보 비트라인, 상기 센싱 비트라인 및 상기 상보 센싱 비트라인을 상기 프리차지 전압으로 이퀄라이징시키는 이퀄라이징부를 더 포함하는 것을 특징으로 하는 감지 증폭기.
  7. 제6항에 있어서,
    상기 제1 PMOS 트랜지스터와 상기 제1 아이소레이션부 사이에, 상기 이퀄라이징부가 배치되는 것을 특징으로 하는 감지 증폭기.
  8. 제7항에 있어서, 상기 감지 증폭기는,
    상기 제1 PMOS 트랜지스터와 상기 이퀄라이징부 사이, 그리고 상기 제2 PMOS 트랜지스터와 상기 제2 아이소레이션부 사이 각각에, 더미 게이트 라인이 더 배치되는 것을 특징으로 하는 감지 증폭기.
  9. 제1항에 있어서, 상기 감지 증폭기는
    상기 상보 센싱 비트라인과 프리차지 전압 라인 사이에 연결되고, 이퀄라이징 신호에 응답하여 상기 비트라인, 상기 상보 비트라인, 상기 센싱 비트라인 및 상기 상보 센싱 비트라인을 상기 프리차지 전압으로 이퀄라이징시키는 이퀄라이징부를 더 포함하는 것을 특징으로 하는 감지 증폭기.
  10. 제9항에 있어서,
    상기 제2 PMOS 트랜지스터와 상기 제2 아이소레이션부 사이에, 상기 이퀄라이징부가 배치되는 것을 특징으로 하는 감지 증폭기.
  11. 제10항에 있어서, 상기 감지 증폭기는,
    상기 제2 PMOS 트랜지스터 상기 이퀄라이징부 사이, 그리고 상기 제1 PMOS 트랜지스터와 상기 제1 아이소레이션부 사이 각각에, 더미 게이트 라인이 더 배치되는 것을 특징으로 하는 감지 증폭기.
  12. 제1항에 있어서,
    상기 비트라인과 상기 상보 비트라인 사이에, 적어도 2개의 상기 감지 증폭기가 배치되고, 상기 적어도 2개의 감지 증폭기들 각각은 적어도 2개의 비트라인쌍들 각각의 전압 레벨을 감지하는 것을 특징으로 하는 감지 증폭기.
  13. 비트라인의 전압 변화를 감지하는 감지 증폭기에 있어서,
    상기 비트라인 및 상보 비트라인과 연결되고, 제1 및 제2 제어 신호에 응답하여 상기 비트라인의 전압 변화를 감지하고, 감지된 전압 변화를 기반으로 센싱 비트라인과 상보 센싱 비트라인의 전압을 조절하는 감지 증폭부;
    아이소레이션 신호에 응답하여 상기 비트라인과 상기 센싱 비트라인 사이에 연결시키는 제1 아이소레이션부;
    상기 아이소레이션 신호에 응답하여 상기 상보 비트라인과 상기 상보 센싱 비트라인 사이에 연결시키는 제2 아이소레이션부;
    오프셋 제거 신호에 응답하여 상기 비트라인과 상기 상보 센싱 비트라인 사이를 연결시키는 제1 오프셋 제거부; 및
    상기 오프셋 제거 신호에 응답하여 상기 상보 비트라인과 상기 센싱 비트라인 사이를 연결시키는 제2 오프셋 제거부를 포함하고,
    상기 감지 증폭부는
    상기 제1 제어 신호와 상기 상보 센싱 비트라인 사이에 연결되고, 상기 센싱 비트라인에 그 게이트가 연결되는 제1 PMOS 트랜지스터;
    상기 제1 제어 신호와 상기 센싱 비트라인 사이에 연결되고, 상기 상보 센싱 비트라인에 그 게이트가 연결되는 제2 PMOS 트랜지스터;
    상기 제2 제어 신호와 상기 상보 센싱 비트라인 사이에 연결되고 상기 비트라인에 그 게이트가 연결되는 제1 NMOS 트랜지스터; 및
    상기 제2 제어 신호와 상기 센싱 비트라인 사이에 연결되고 상기 상보 비트라인에 그 게이트가 연결되는 제2 NMOS 트랜지스터를 포함하고,
    상기 감지 증폭기의 중앙에 상기 제1 및 제2 NMOS 트랜지스터들이 배치되고, 상기 감지 증폭기의 양측 에지 각각에 상기 제1 및 제2 PMOS 트랜지스터 각각이 배치되고, 상기 제1 NMOS 트랜지스터와 상기 제1 PMOS 트랜지스터 사이에 상기 제1 아이소레이션부와 상기 제1 오프셋 제거부가 배치되고, 상기 제2 NMOS 트랜지스터와 상기 제2 PMOS 트랜지스터 사이에 상기 제2 아이소레이션부와 상기 제2 오프셋 제거부가 배치되는 감지 증폭기.
  14. 제13항에 있어서,
    상기 제1 아이소레이션부는 상기 제1 NMOS 트랜지스터에 인접하게 배치되고, 상기 제2 아이소레이션부는 상기 제2 NMOS 트랜지스터에 인접하게 배치되는 것을 특징으로 하는 감지 증폭기.
  15. 제14항에 있어서, 상기 감지 증폭기는,
    상기 제1 오프셋 제거부와 상기 제1 PMOS 트랜지스터 사이, 그리고 상기 제2 오프셋 제거부와 상기 제2 PMOS 트랜지스터 사이 각각에, 더미 게이트 라인이 더 배치되는 것을 특징으로 하는 감지 증폭기.
  16. 제13항에 있어서,
    상기 제1 오프셋 제거부는 상기 제1 NMOS 트랜지스터에 인접하게 배치되고, 상기 제2 오프셋 제거부는 상기 제2 NMOS 트랜지스터에 인접하게 배치되는 것을 특징으로 하는 감지 증폭기.
  17. 제16항에 있어서, 상기 감지 증폭기는,
    상기 제1 아이소레이션부와 상기 제1 PMOS 트랜지스터 사이, 그리고 상기 제2 아이소레이션부와 상기 제2 PMOS 트랜지스터 사이 각각에, 더미 게이트 라인이 더 배치되는 것을 특징으로 하는 감지 증폭기.
  18. 제13항에 있어서, 상기 감지 증폭기는
    상기 센싱 비트라인과 프리차지 전압 라인 사이에 연결되고, 이퀄라이징 신호에 응답하여 상기 비트라인, 상기 상보 비트라인, 상기 센싱 비트라인 및 상기 상보 센싱 비트라인을 상기 프리차지 전압으로 이퀄라이징시키는 이퀄라이징부를 더 포함하는 것을 특징으로 하는 감지 증폭기.
  19. 제13항에 있어서, 상기 감지 증폭기는
    상기 상보 센싱 비트라인과 프리차지 전압 라인 사이에 연결되고, 이퀄라이징 신호에 응답하여 상기 비트라인, 상기 상보 비트라인, 상기 센싱 비트라인 및 상기 상보 센싱 비트라인을 상기 프리차지 전압으로 이퀄라이징시키는 이퀄라이징부를 더 포함하는 것을 특징으로 하는 감지 증폭기.
  20. 제13항에 있어서,
    상기 비트라인과 상기 상보 비트라인 사이에, 적어도 2개의 상기 감지 증폭기가 배치되고, 상기 적어도 2개의 감지 증폭기들 각각은 적어도 2개의 비트라인쌍들 각각의 전압 레벨을 감지하는 것을 특징으로 하는 감지 증폭기.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11295799B2 (en) 2020-04-16 2022-04-05 SK Hynix Inc. Devices for performing a refresh operation based on power control operation

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180076842A (ko) 2016-12-28 2018-07-06 삼성전자주식회사 오프셋 제거 기능을 갖는 감지 증폭기
KR102381341B1 (ko) * 2017-12-18 2022-03-31 삼성전자주식회사 반도체 메모리 장치에서의 비트라인 센스 앰프의 레이아웃 구조
US10644004B2 (en) * 2018-02-13 2020-05-05 Advanced Micro Devices, Inc. Utilizing capacitors integrated with memory devices for charge detection to determine DRAM refresh
KR20200004002A (ko) * 2018-07-03 2020-01-13 삼성전자주식회사 메모리 장치 및 그것의 동작 방법
US10535388B1 (en) * 2018-07-17 2020-01-14 Micron Technology, Inc. Apparatuses and methods for reducing row address to column address delay
CN109166598B (zh) * 2018-08-17 2024-02-06 长鑫存储技术有限公司 灵敏放大器电路、存储器及信号放大方法
KR102643532B1 (ko) * 2018-08-28 2024-03-06 에스케이하이닉스 주식회사 비트라인 센스앰프 회로
US11145358B2 (en) * 2018-08-31 2021-10-12 Micron Technology, Inc. Offsetting capacitance of a digit line coupled to storage memory cells coupled to a sense amplifier using offset memory cells
US10586586B1 (en) * 2018-11-07 2020-03-10 Micron Technology, Inc. Apparatuses including threshold voltage compensated sense amplifiers and methods for compensating same
KR102668232B1 (ko) 2019-03-25 2024-05-23 에스케이하이닉스 주식회사 메모리
US11043259B2 (en) * 2019-04-12 2021-06-22 The Trustees Of Princeton University System and method for in-memory compute
KR20200131550A (ko) * 2019-05-14 2020-11-24 에스케이하이닉스 주식회사 반도체 장치의 데이터 감지 회로
KR20210077839A (ko) 2019-12-17 2021-06-28 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
US11024365B1 (en) 2020-02-05 2021-06-01 Samsung Electronics Co., Ltd. Time interleaved sampling of sense amplifier circuits, memory devices and methods of operating memory devices
US10943644B1 (en) 2020-02-19 2021-03-09 Micron Technology, Inc. Apparatuses including threshold voltage compensated sense amplifiers and methods for compensating same
CN113470705B (zh) * 2020-03-30 2024-05-14 长鑫存储技术有限公司 灵敏放大器、存储器和数据读出方法
CN111863050B (zh) * 2020-07-27 2022-10-28 安徽大学 灵敏放大器、存储器和灵敏放大器的控制方法
US11869624B2 (en) 2020-07-27 2024-01-09 Changxin Memory Technologies, Inc. Sense amplifier, memory and method for controlling sense amplifier
CN111863052B (zh) * 2020-07-27 2022-11-01 安徽大学 灵敏放大器、存储器和灵敏放大器的控制方法
KR20220033850A (ko) * 2020-09-10 2022-03-17 삼성전자주식회사 집적회로 장치
KR20220059749A (ko) * 2020-11-03 2022-05-10 삼성전자주식회사 센싱앰프 및 상기 센싱앰프를 포함하는 반도체 메모리 장치
KR20220067206A (ko) * 2020-11-17 2022-05-24 에스케이하이닉스 주식회사 반도체 메모리 장치의 센스 앰프 회로
CN112767975B (zh) * 2021-02-10 2022-04-12 长鑫存储技术有限公司 灵敏放大器及其控制方法
CN113012729B (zh) * 2021-03-24 2022-05-10 长鑫存储技术有限公司 灵敏放大器、存储器以及控制方法
CN112992200B (zh) * 2021-03-24 2022-05-17 长鑫存储技术有限公司 灵敏放大器、存储器以及控制方法
US11961551B2 (en) 2021-04-09 2024-04-16 Samsung Electronics Co., Ltd. Bitline sense amplifier and a memory device with an equalizer
KR20220145999A (ko) 2021-04-23 2022-11-01 에스케이하이닉스 주식회사 센싱 마진이 향상된 센스 앰프를 포함하는 반도체 장치
CN115565561B (zh) * 2021-07-02 2024-05-03 长鑫存储技术有限公司 读出电路结构
CN115565566A (zh) * 2021-07-02 2023-01-03 长鑫存储技术有限公司 读出电路结构
CN115565568B (zh) * 2021-07-02 2024-05-03 长鑫存储技术有限公司 读出电路结构
CN115565564B (zh) * 2021-07-02 2024-05-03 长鑫存储技术有限公司 读出电路结构
CN115565562A (zh) * 2021-07-02 2023-01-03 长鑫存储技术有限公司 读出电路结构
US20230061421A1 (en) * 2021-08-27 2023-03-02 Changxin Memory Technologies, Inc. Sense amplification structure and memory architecture
EP4243021A1 (en) 2021-08-27 2023-09-13 Changxin Memory Technologies, Inc. Sense amplification circuit and data readout method
CN116129959A (zh) * 2021-11-15 2023-05-16 长鑫存储技术有限公司 一种读出电路、存储器以及存储器数据的读出方法
US11594264B1 (en) * 2021-11-15 2023-02-28 Ghangxin Memory Technologies, Inc. Readout circuit layout structure and method of reading data
CN116129960A (zh) * 2021-11-15 2023-05-16 长鑫存储技术有限公司 读出电路的版图结构和数据读出方法
US11830569B2 (en) 2021-11-15 2023-11-28 Changxin Memory Technologies, Inc. Readout circuit, memory, and method of reading out data of memory
CN116168737B (zh) * 2021-11-24 2024-05-14 长鑫存储技术有限公司 感测放大电路以及数据读出方法
JP2023090454A (ja) 2021-12-17 2023-06-29 キオクシア株式会社 記憶装置
CN116467988A (zh) * 2022-01-11 2023-07-21 长鑫存储技术有限公司 读出电路版图
CN114388015B (zh) * 2022-01-13 2023-10-03 长鑫存储技术有限公司 读出电路结构
CN116486859A (zh) * 2022-01-14 2023-07-25 长鑫存储技术有限公司 一种读出电路架构和感测放大电路
CN114400029B (zh) * 2022-01-18 2023-07-14 长鑫存储技术有限公司 读出电路及其方法
CN116564371A (zh) * 2022-01-27 2023-08-08 长鑫存储技术有限公司 放大电路、控制方法和存储器
US11887657B2 (en) 2022-01-27 2024-01-30 Changxin Memory Technologies, Inc. Amplifier circuit, control method, and memory
CN116564381A (zh) * 2022-01-27 2023-08-08 长鑫存储技术有限公司 放大电路、控制方法和存储器
CN116564372A (zh) * 2022-01-27 2023-08-08 长鑫存储技术有限公司 放大电路、控制方法和存储器
EP4322218A4 (en) * 2022-06-27 2024-05-29 Changxin Memory Tech Inc SEMICONDUCTOR STRUCTURE AND MEMORY
CN117636925A (zh) * 2022-08-10 2024-03-01 长鑫存储技术有限公司 灵敏放大器、控制方法及半导体存储器
KR20240023849A (ko) * 2022-08-16 2024-02-23 삼성전자주식회사 분할된 셀 비트 라인을 가지는 반도체 메모리 장치
CN115691587B (zh) * 2022-10-31 2024-05-17 长鑫存储技术有限公司 灵敏放大器及控制方法
CN116136835B (zh) * 2023-04-19 2023-07-18 中国人民解放军国防科技大学 一种三进二出数值获取方法、装置及介质

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5745419A (en) * 1996-07-30 1998-04-28 Hewlett-Packard Co. Method and apparatus for measuring the offset voltages of SRAM sense amplifiers
KR100305031B1 (ko) * 1998-05-30 2001-11-22 윤종용 다이나믹 랜덤 액세스 메모리의 감지 증폭 블록의 레이 아웃
US6584026B2 (en) 2000-06-28 2003-06-24 Kabushiki Kaisha Toshiba Semiconductor integrated circuit capable of adjusting input offset voltage
US6732334B2 (en) * 2001-04-02 2004-05-04 Matsushita Electric Industrial Co., Ltd. Analog MOS semiconductor device, manufacturing method therefor, manufacturing program therefor, and program device therefor
KR100437464B1 (ko) * 2002-07-02 2004-06-23 삼성전자주식회사 오프셋 보상 감지 방식을 갖는 반도체 메모리 장치
KR100604824B1 (ko) * 2003-08-08 2006-07-28 삼성전자주식회사 게이트 바이어스 제어에 의해 임의의 방향성을 갖는비트라인 센스 앰프를 채용하는 메모리 장치 및 그비트라인 센싱 방법
KR100542710B1 (ko) * 2003-10-02 2006-01-11 주식회사 하이닉스반도체 차동 증폭기 및 이를 채용한 비트라인 센스 증폭기
KR100535124B1 (ko) * 2004-03-24 2005-12-07 주식회사 하이닉스반도체 오프셋 전압의 증가를 억제시키기 위한 비트라인 센스앰프및 그 비트라인 센스앰프 형성 방법
US7209399B2 (en) * 2004-07-13 2007-04-24 Samsung Electronics Co., Ltd. Circuit and method of driving bitlines of integrated circuit memory using improved precharge scheme and sense-amplification scheme
KR100600056B1 (ko) 2004-10-30 2006-07-13 주식회사 하이닉스반도체 저 전압용 반도체 메모리 장치
KR20080010654A (ko) * 2006-07-27 2008-01-31 주식회사 하이닉스반도체 반도체 소자
KR100871673B1 (ko) 2006-12-22 2008-12-05 삼성전자주식회사 반도체 메모리 장치의 센스 앰프 회로 및 그 동작 방법
KR20080069042A (ko) 2007-01-22 2008-07-25 삼성전자주식회사 오픈 비트라인 구조를 가지는 반도체 메모리 장치 및 이를배치하는 방법
US7759714B2 (en) * 2007-06-26 2010-07-20 Hitachi, Ltd. Semiconductor device
KR100892343B1 (ko) * 2007-09-10 2009-04-08 주식회사 하이닉스반도체 반도체 장치 및 그의 레이아웃 방법
JP5554935B2 (ja) * 2008-03-17 2014-07-23 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US8125840B2 (en) 2009-08-31 2012-02-28 International Business Machines Corporation Reference level generation with offset compensation for sense amplifier
FR2957186B1 (fr) * 2010-03-08 2012-09-28 Soitec Silicon On Insulator Cellule memoire de type sram
JP2011248971A (ja) 2010-05-28 2011-12-08 Elpida Memory Inc 半導体装置
JP2012123893A (ja) * 2010-11-19 2012-06-28 Elpida Memory Inc 半導体装置
JP5705053B2 (ja) * 2011-07-26 2015-04-22 ルネサスエレクトロニクス株式会社 半導体装置
US8570809B2 (en) 2011-12-02 2013-10-29 Cypress Semiconductor Corp. Flash memory devices and systems
JP2014017386A (ja) * 2012-07-10 2014-01-30 Ps4 Luxco S A R L 半導体装置
KR102076602B1 (ko) 2013-02-19 2020-02-13 삼성전자주식회사 센스앰프회로 및 반도체 메모리 장치
US9039639B2 (en) * 2013-06-28 2015-05-26 Gbs Ventures Llc External ear canal pressure regulation system
KR102070623B1 (ko) * 2013-07-09 2020-01-29 삼성전자 주식회사 비트 라인 등화 회로
JP6129004B2 (ja) * 2013-07-18 2017-05-17 ルネサスエレクトロニクス株式会社 半導体メモリ
KR102070977B1 (ko) 2013-08-01 2020-01-29 삼성전자주식회사 감지 증폭기 및 그것을 포함하는 메모리 장치
JP5641116B2 (ja) * 2013-09-18 2014-12-17 富士通セミコンダクター株式会社 半導体メモリおよびシステム
KR102168652B1 (ko) 2013-12-16 2020-10-23 삼성전자주식회사 감지 증폭기, 그것을 포함하는 반도체 메모리 장치 및 그것의 읽기 방법
KR102562312B1 (ko) * 2016-08-24 2023-08-01 삼성전자주식회사 비트라인 센스 앰프
EP3507805A4 (en) * 2016-08-31 2020-06-03 Micron Technology, Inc. DEVICES AND METHOD WITH FERROELECTRIC MEMORY AND FOR OPERATING FERROELECTRIC MEMORY
KR20180076842A (ko) * 2016-12-28 2018-07-06 삼성전자주식회사 오프셋 제거 기능을 갖는 감지 증폭기

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11295799B2 (en) 2020-04-16 2022-04-05 SK Hynix Inc. Devices for performing a refresh operation based on power control operation

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