JP2009043304A - 半導体装置 - Google Patents
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Abstract
【課題】低電源電圧下においても、少なくとも読出マージンを改善することのできるSRAMセルを提供する。
【解決手段】6個のフルCMOSセル構成(PQ1、PQ2,NQ1−NQ3、NQ6)に4個のトランジスタ(NQ4、NQ5、NQ7、NQ8)を加えて、SRAMセル(MC)を構成する。アクセストランジスタ(NQ3、NQ6)と対応のビット線との間に直列の緩衝用のNチャネルMOSトランジスタ(NQ4、NQ7)を接続する。この直列体のトランジスタの接続ノードとロー側電源(VDL)との間に、中間ノードドライブNチャネルMOSトランジスタを接続する。この中間ノードドライブトランジスタは、対応のドライブトランジスタ(NQ1、NQ2)と同一の記憶ノード(SN、/SN)にゲートが接続される。
【選択図】図1
【解決手段】6個のフルCMOSセル構成(PQ1、PQ2,NQ1−NQ3、NQ6)に4個のトランジスタ(NQ4、NQ5、NQ7、NQ8)を加えて、SRAMセル(MC)を構成する。アクセストランジスタ(NQ3、NQ6)と対応のビット線との間に直列の緩衝用のNチャネルMOSトランジスタ(NQ4、NQ7)を接続する。この直列体のトランジスタの接続ノードとロー側電源(VDL)との間に、中間ノードドライブNチャネルMOSトランジスタを接続する。この中間ノードドライブトランジスタは、対応のドライブトランジスタ(NQ1、NQ2)と同一の記憶ノード(SN、/SN)にゲートが接続される。
【選択図】図1
Description
この発明は、半導体装置に関し、特に、メモリセルがインバータラッチを含むスタティック型半導体記憶装置(SRAM:スタティック・ランダム・アクセス・メモリ)に関する。より特定的には、この発明は、スタティック型半導体記憶装置において低電源電圧下においても安定にデータの書込および読出を行なうための構成に関する。
微細化技術の進展に伴ってトランジスタが微細化されると、その信頼性および消費電力の観点から、微細化に応じた電圧スケーリングが必要となる。しかしながら、微細化に伴って製造パラメータの変動の影響が大きくなり、メモリセルを構成するトランジスタのしきい値電圧のばらつきが大きくなる。このため、メモリセルの動作マージンが低下し、低電源電圧下において安定にデータの読出および書込を行なうのが困難となる。
SRAMにおいて、このような低電源電圧下でもデータの書込および読出を安定に行なうことを目的とする、さまざまな構成が提案されている。
たとえば、特許文献1(特開2002−042476号公報)に示される構成においては、データ読出時には、外部電源電圧と同一電圧レベルの電圧をSRAMセルに動作電源電圧として供給する。データ書込時には、メモリセルに対する動作電源電圧として、外部電源電圧よりも低い電圧(VCC−VTH)を供給する。データ書込時において、ワード線により選択されたメモリセルのスタティック・ノイズ・マージン(SNM)が低下し、保持データの反転が容易となり、書込マージンを向上させることを図る。一方、読出時においては、メモリセル電源を外部電源電圧レベルに維持し、読出時のスタティック・ノイズ・マージン(SNM)を大きくする。
また、特許文献2(特開2004−303340号公報)においては、SRAMセル列単位で基板領域(バックゲート)の電位を制御し、選択列のメモリセルのバックゲート電位を、データ書込時とデータ読出時とで異ならせる。データ書込時には、ソース−バックゲート間を深い逆バイアス状態に設定して、バックゲート効果を大きくする。これにより、メモリセルのSNMを小さくしてデータの書込を高速で行なう。読出時においては、メモリセルトランジスタのバックゲート−ソース間を浅いバイアス状態として、しきい値電圧の絶対値を大きくし、応じて、SNMを大きくして、安定にデータを保持させる。
さらに特許文献3(特開2004−362695号公報)においては、SRAMセル列単位でメモリセルへハイ側およびロー側電源電圧を供給するVDD/VSSソース線の電圧レベルを設定する構成が示される。すなわち、スタンバイ状態時およびデータ書込時においては、電源電圧VDD/VSSのレベルを、メモリセルトランジスタのゲート−ソース間電圧の絶対値が小さくなる状態に設定して、ゲートリーク電流を防止し、書込およびスタンバイ状態時における消費電流を低減する。一方、読出動作時においては、選択列のVDD/VSSソース線電位を、メモリセルトランジスタのゲート−ソース間電圧の絶対値が大きくなる状態に設定する。メモリセルトランジスタの電流駆動力を大きくすることにより、データの高速読出を図る。
特許文献4(特開2007−4960号公報)は、メモリセル列ごとに書込補助回路を設け、この書込補助回路により、選択列のビット線電位に従ってセル電源線をフローティング状態に設定する構成を示す。書込時、メモリセルのSNMを低下させて書込マージンを改善することを図る。
また、非特許文献1(K. Zhang, et al., "A 3-GHz 70Mb SRAM in 65nm CMOS Technology with Integrated Column-Based Dynamic Power Supply," ISCC2005, February 2005, pp.474 to 475, 611)においては、読出マージンを向上させる方法が開示されている。すなわち、読出動作時においては、メモリセルの電源電圧をわずかに高くすることにより、SNMを向上させる。一方、書込動作時においては、選択列の電源電圧のみを標準電圧、それ以外の非選択列のメモリセル電源電圧を標準電圧よりも高い電圧レベルに設定する。これにより、データ書込マージンを確保するとともに、非選択列/選択行のメモリセルのSNMを大きくして、データを安定に保持する。
また、非特許文献2(M. Yamaoka, et al., "Low-Power Embedded SRAM Modules with Expanded Margins for Writing," ISSCC2005, pp. 480 to 481, 611)においては、書込マージンを向上させることを図る方法が開示されている。すなわち、書込選択列のメモリセル電源電圧をフローティング状態に設定する。ビット線との間のカップリングノイズおよびメモリセル電流により、メモリセル電源電圧を低下させることにより、書込マージンを改善することを図る。また、この非特許文献2においては、ロー側電源電圧をフローティング状態とすることにより、書込時にわずかにVSSソース線(ロー側電源線)の電位が上昇することにより、書込マージンを改善することを図る。
また、非特許文献3(M. Yamaoka, et al., "0.4V Logic-Library-Friendly SRAM Array Using Rectangular-Diffusion Cell and Delta-Boosted-Array voltage Scheme," IEEE, Journal of Solid-States Circuits, Vol. 39, No. 6, June 2004)は、読出マージンおよび書込マージンを向上することを目的とする構成が開示されている。この非特許文献3においては、非特許文献1と同様、選択列のメモリセル電源電圧をわずかに高くすることにより、読出マージンを改善することを図る。書込時には、メモリセルの負荷トランジスタ(PチャネルMOSトランジスタ(絶縁ゲート型電界効果トランジスタ))のしきい値電圧を,そのバックゲート電圧の調整により高くする。すなわち、書込時のSNMを低下させて書込マージンを向上させる。
また、トランジスタの微細化時の不純物濃度のばらつきについての考察が、非特許文献4(P. A. Slolk, "Modeling Statistical Dopant Fluctuations in MOS Transistors," IEEE, Transaction on Electron Devices, Vol. 45, No. 9, September, 1998) に示されている。
特開2002−042476号公報
特開2004−303340号公報
特開2004−362695号公報
特開2007−4960号公報
K. Zhang, et al., "A 3-GHz 70Mb SRAM in 65nm CMOS Technology with Integrated Column-Based Dynamic Power Supply," ISCC2005, February 2005, pp.474 to 475, 611
M. Yamaoka, et al., "Low-Power Embedded SRAM Modules with Expanded Margins for Writing," ISSCC2005, pp. 480 to 481, 611
M.Yamaoka, et al., "0.4V Logic-Library-Friendly SRAM Array Using Rectangular-Diffusion Cell and Delta-Boosted-Array voltage Scheme," IEEE, Journal of Solid-States Circuits, Vol. 39, No. 6, June 2004
P. A. Slolk, "Modeling Statistical Dopant Fluctuations in MOS Transistors," IEEE, Transaction on Electron Devices, Vol. 45, No. 9, September, 1998
特許文献1に示される構成においては、メモリセルアレイのメモリセルに共通に、電源供給回路からの電圧が、メモリセル内部電源電圧として供給される。したがって、書込動作時においてメモリセルの内部電圧(動作電源電圧)を低下させることにより、書込マージンを改善することができる。すなわち、行デコーダにより選択されて活性化されたワード線に接続されるメモリセルのすべての内部電圧が、低下する。したがって、列デコーダにより選択された列上の書込対象のメモリセルは、SNMが小さくされ、書込を容易に行なうことができる。しかしながら、このとき、非選択列かつ選択行の非書込対象のメモリセルも、SNMが低下し、データの書込(保持データの反転)が容易に生じる状態となる。すなわち、この選択行かつ非選択列のメモリセルの読出マージン(読出時のSNM)が低下し、ビット線電流により記憶データが反転し、記憶データが消失する可能性がある。
特許文献2に示される構成においては、列単位でトランジスタの基板電位を変更している。選択列および非選択列の基板電位の設定の制御のために、列アドレス信号が用いられる。また、列単位での電圧制御のために、基板領域は、1列のメモリセルに共通なウェル領域で形成され、その抵抗および容量が比較的大きい。特に、メモリ容量が増大した場合、1列に配列されるメモリセルの数が大きくなる。この状態において、基板領域の配線抵抗および容量を抑制するためには、基板電位を切換えるためのスイッチング素子を各列において複数箇所に配置する必要がある。この場合、基板電位切換のために、基板電位切換用スイッチング素子に対して、列選択用の列アドレス信号を伝達する信号線を配設する必要がある。この結果、配線数が増加し、配線レイアウトの面積が増大し、応じて、メモリセルアレイの面積が増大する。
また、列アドレス信号(列選択信号)を高速で基板電位切換用スイッチング素子に伝達するために、ドライブ回路等が余分に必要となる。この結果、回路規模が増大し、また、消費電流が増大する。また、基板電位切換用のスイッチング素子を制御するための信号を伝達する配線長が長くなるため、スイッチング素子制御信号伝達線の充放電電流が大きくなり、消費電力が増加するという問題が生じる。また、基板電位変更のタイミングと列アドレス信号の変化タイミングとの調整を行なって、メモリセルのSNMが低下した状態でメモリセルへのデータ書込を行なう必要があり、タイミング設計が困難となる。
また、特許文献3に示される構成においては、メモリセル列単位で、VDD/VSSソース線電位を制御している。しかしながら、この特許文献3は、メモリセルのハイ側電源電位(VDDソース電位)またはメモリセルロー側電源電位(VSSソース電位)を制御しているものの、その目的は、スタンバイ状態時または非選択列のメモリセルのゲートリーク電流を低減し、かつ選択列のビット線の充放電電流を低減して消費電力を低減することである。この特許文献3においては、データ書込時の書込マージンを改善する構成は、何ら考察されていない。また、VDDソース線およびVSSソース線の電位制御には、列選択信号が用いられており、電位制御スイッチの配置によっては、上述の特許文献2と同様の問題が生じる。
特許文献4に示される構成においては、各メモリセル列ごとに書込補助回路が設けられ、メモリセル電源線をフローティング状態またはハイ側およびロー側電源線の短絡が実行されている。したがって、メモリセル電源電圧の制御のために列アドレス信号を利用する必要がなく、上述の特許文献2および3における問題は生じない。しかしながら、ビット線の電位に従ってメモリセル電源電圧の調整を行なっており、ビット線の電位変化からメモリセル電源電圧の変化までに、ある時間がかかる。従って、この特許文献4の構成においても、書込および読出の高速化については、改善の余地がある。
非特許文献1および3においては、標準電圧およびそれより高い電圧の2種類の電源電圧が使用される。このため、電源電圧を供給するための回路構成が複雑となるという問題が生じる。また、これらのメモリセル電源電圧は、固定電圧である。プロセスばらつきによりメモリセルトランジスタのしきい値電圧がばらついた場合、このばらつきによるSNMの低下を抑制するように、セル電源電電圧レベルを自動的に調整する機構は設けられていない。
また、非特許文献2は、書込において、メモリセル電源電圧をフローティング状態として、ビット線とのカップリングにより、その電圧レベルを調整して、書込マージンを改善することを図る。しかしながら、この非特許文献2は、データ読出に対するマージンの改善、特に、プロセスばらつきに起因するメモリセルトランジスタのしきい値電圧のばらつきに対する読出マージンを改善する構成については何ら考察していない。
それゆえ、この発明の目的は、プロセスばらつきに対しても、十分にデータの読出および書込マージンを確保することができ、低電源電圧下においても、安定に読出および書込を行なうことのできる半導体装置を提供することである。
この発明に係る半導体装置は、要約すれば、SRAMセル構造において、CMOSセル構造に加えて、データ読出時の内部の記憶ノードの電位変化抑制用に4個のトランジスタを追加するものである。すなわち、この発明に係るメモリセルは、データを第1および第2の記憶ノードに保持するインバータラッチを構成する4個のトランジスタと、第1の記憶ノードとビット線との間に直列に接続される2個の直列トランジスタと、第2の記憶ノードと補のビット線との間に直列に接続される2個の直列トランジスタと、直列トランジスタの接続ノードそれぞれに接続される2個の中間ドライブトランジスタとを含む。これらの2個の中間ドライブトランジスタは、それぞれ、第1および第2の記憶ノードの電位に応じて導通/非導通状態に設定される。
データアクセス時、直列トランジスタをともにオン状態に駆動した場合、この直列トランジスタとメモリセルのドライブトランジスタのオン抵抗比により、記憶ノードの電位の浮き上がりは抑制され、読出マージンが改善される。また、中間ドライブトランジスタおよびインバータラッチのドライブトランジスタの2つの経路で、ビット線電流を引抜くことにより、高速でビット線電位を変化させることができ、高速読出が可能となる。
書込時においては、直列トランジスタをともにオン状態に設定して、記憶ノードの電位を書込データに応じた電圧レベルに設定する。読出マージンが改善されるため、メモリセルのインバータラッチのドライブトランジスタのしきい値電圧の絶対値を、小さくすることができ、書込マージンが改善される。
特に、この直列トランジスタを、それぞれ、別々のワード線で駆動することにより、読出時、中間ドライブトランジスタの状態に応じてデータの読出を行なうことができ、記憶ノードとビット線を分離することができる。この構成により、完全非破壊読出を行なうことができ、読出マージンが大幅に改善される。
[実施の形態1]
図1は、この発明の実施の形態1に従う半導体記憶装置のメモリセルMCの構成を示す図である。図1において、メモリセルMCは、ワード線WLとビット線対BL,/BLの交差部に対応して配置される。このメモリセルMCは、2個のPチャネルMOSトランジスタ(絶縁ゲート型電界効果トランジスタ)PQ1およびPQ2と、8個のNチャネルMOSトランジスタNQ1−NQ8を含む。
図1は、この発明の実施の形態1に従う半導体記憶装置のメモリセルMCの構成を示す図である。図1において、メモリセルMCは、ワード線WLとビット線対BL,/BLの交差部に対応して配置される。このメモリセルMCは、2個のPチャネルMOSトランジスタ(絶縁ゲート型電界効果トランジスタ)PQ1およびPQ2と、8個のNチャネルMOSトランジスタNQ1−NQ8を含む。
MOSトランジスタPQ1およびNQ1が、CMOSインバータを構成し、MOSトランジスタPQ2およびNQ2が、CMOSインバータを構成する。これらのMOSトランジスタPQ1、PQ2、NQ1およびNQ2により、記憶ノードSNおよび/SNにデータを保持するインバータラッチが実現される。
MOSトランジスタNQ3およびNQ4が、記憶ノードSNとビット線BLの間に直列に接続され、それぞれのゲートはワード線WLに接続される。MOSトランジスタNQ5が、中間ノードMNとロー側電源ノードVDLの間に接続され、かつそのゲートが補の記憶ノード/SNに接続される。
MOSトランジスタNQ6およびNQ7が、記憶ノード/SNと補のビット線/BLの間に直列に接続され、それぞれのゲートが、ワード線WLに接続される。MOSトランジスタNQ8は、ロー側電源ノードVDLと中間ノード/MNの間に接続され、かつそのゲートが記憶ノードSNに接続される。
MOSトランジスタPQ1、PQ2、NQ1、NQ2、NQ3およびNQ6により、従来のフルCOMOS構造のメモリセルが形成される。すなわち、従来の6個のトランジスタで構成される6Tセルに対して、さらに4個のトランジスタを追加して、10個のトランジスタにより、1つのメモリセルMCを形成する。この10個のトランジスタで構成されるメモリセル構造を、以下の説明においては、10Tセルと称す。
図2は、図1に示すメモリセルMCのデータアクセス時の動作を示す信号波形図である。以下、図2を参照して、図1に示すメモリセルMCのデータの読出および書込動作について説明する。
スタンバイ状態においては、ワード線WLは、Lレベルであり、ビット線BLおよび/BLは、図示しないビット線負荷回路により、Hレベルにプリチャージされる。データ“1”が記憶されているとすると、記憶ノードSNおよび/SNは、それぞれ、HレベルおよびLレベルである。中間ノードドライブ用のMOSトランジスタNQ5がオフ状態である。従って、中間ノードMNは、フローティング状態(Hi−Z)であり、LレベルからHレベルの間の不確定電位にある。長時間に渡ってアクセスが行なわれない場合には、中間ノードMNの電位は、中間ノードMNに接続されるMOSトランジスタNQ3−NQ5のリーク電流により決定される電位レベルに落ち着く。一方、中間ノード/MNは、MOSトランジスタNQ8がオン状態であるため、Lレベルである。
データ読出サイクルが始まると、まずワード線WLがHレベルへ駆動される。応じて、MOSトランジスタNQ3、NQ4、NQ6およびNQ7がオン状態となり、ノードSNおよびMNが、ビット線BLに接続され、ノード/SNおよび/MNが、補のビット線/BLに電気的に接続される。
ノード/SNおよび/MNは、ロー側電源電圧VDLのレベルであり、通常、接地電圧(0V)レベルである。したがって、まず、Hレベルにプリチャージされた補のビット線/BLから、MOSトランジスタNQ7およびNQ8を介してロー側電源ノードVDLへ電流が流れ、中間ノード/MNが、MOSトランジスタNQ7およびNQ8のオン抵抗比で分割された電圧レベルに上昇する。ここで、電源ノードとその電源電圧とを、同一符号で示す。
これらのMOSトランジスタNQ7およびNQ8は、バックゲートが接地電圧レベルに固定されている。MOSトランジスタNQ7は、中間ノード/MNがソースノードであり、ソースノードの電位の上昇に伴って、バックゲート効果により、そのオン抵抗が大きくなる。応じて、中間ノード/MNの電圧レベルが、ロー側電源電圧VDLから少し上昇した電圧レベルとなる。たとえば、ハイ側電源電圧VDH(=VDD)が、1.2Vの場合、この中間ノード/MNの電圧レベルは、ほぼ0.4V程度に到達する(MOSトランジスタNQ7およびNQ8のオン抵抗比が2:1)。
記憶ノード/SNは、MOSトランジスタNQ6を介して中間ノード/MNに電気的に接続される。この中間ノード/MNが、MOSトランジスタNQ6およびNQ2を介してロー側電源ノードVDLに電気的に結合され、中間ノード/MNからロー側電源ノードへ電流が流れる。応じて、記憶ノード/SNは、これらのMOSトランジスタNQ6およびNQ2のオン抵抗比で分割された電圧レベルに落ち着く。中間ノード/MNの電圧レベルが、約0.4Vの場合、記憶ノード/SNの電圧レベルは、MOSトランジスタNQ6およびNQ2のオン抵抗比で分割された電位となり、約0.1V程度となる。
一方、中間ノードMNは、フローティング状態からビット線BLに電気的に接続される状態に移行する。しかしながら、記憶ノード/SNは、その電圧レベルが上昇しても、Lレベルであり、MOSトランジスタNQ5は、オフ状態を維持する。従って、中間ノードMNは、MOSトランジスタNQ4を介して充電されて、その電圧レベルが上昇する。MOSトランジスタNQ4は、Hレベルへの駆動能力は、PチャネルMOSトランジスタに比べて弱く、伝達電圧にしきい値電圧損失が生じる。従って、中間ノードMNは、ビット線BLのプリチャージ電圧VDH(=VDD)から、MOSトランジスタNQ4のしきい値電圧Vthだけ低い電圧レベルVDD−Vthに落ち着く。
中間ノードMNが、電圧VDD−VthレベルのHレベルであり、MOSトランジスタNQ3は、ゲート電位がHレベルとなっても、MOSトランジスタNQ3のしきい値電圧により、中間ノードMNと記憶ノードSNの間では電流は流れない。したがって、この記憶ノードSNは、Hレベルを維持する。
上述のように、データ読出時において、Lレベルに維持される記憶ノード/SNの電圧の浮き上がりは、追加のMOSトランジスタNQ7およびNQ8により、十分に抑制することができる。また、記憶ノードの寄生容量Csと中間ノードの寄生容量Caとの比、Ca/Csは、充分に小さい。従って、ビット線/BLと中間ノード/MNとが電気的に接続されて、その電圧レベルが過渡的に上昇しても、その過渡的な(交流的な)電圧上昇は、記憶ノード/SNの電圧レベルに対して交流的にはほとんど影響を及ぼさない(記憶ノード/SNの電圧レベルは、直流的に抵抗分割により決定される)。従って、ビット線との接続時の過渡状態における安定性も高くなり、読出マージンを大きくすることができる。これにより、メモリセルMCの記憶データの反転は生じさせることなく、安定にデータの読出を行なうことができる。
データ書込時においては、ビット線BLおよび/BLへ、図示しない書込ドライブ回路から書込データに応じた電圧レベルに設定される。いま、ビット線BLがLレベル、補のビット線/BLがHレベルに駆動される。次いで、ワード線WLが選択状態へ駆動され、ノードSNおよびMNが、Lレベルのビット線BLに電気的に接続され、また、ノード/SNおよび/MNが、Hレベルのビット線/BLに電気的に接続される。応じて、ノードSNおよびMNが、Lレベル、補の/SNおよび/MNがHレベルに駆動される。応じて、MOSトランジスタPQ1がオフ状態、MOSトランジスタPQ2がオン状態となり、また、MOSトランジスタNQ1がオン状態、MOSトランジスタNQ2がオフ状態となる。これにより、メモリセルMCのラッチ状態が反転し、データ書込が完了する。
記憶ノードSNがHレベルからLレベルへ駆動される場合、書込ドライブ回路の駆動力に加えて、MOSトランジスタNQ1およびNQ5により、記憶ノードSNがLレベルへ駆動される。従って、放電経路が、従来の6Tセルに比べて増加するため、速いタイミングで、メモリセルMCのラッチ状態を反転させることができる。この書込完了後、ワード線WLが非選択状態へ駆動される。
図3は、この発明に従うメモリセルMCの伝達特性と、従来のフルCMOSセル(6Tセル)の伝達特性をシミュレーションにより求めた結果を示す図である。曲線Iは、この発明に従うメモリセル(10Tセル)の伝達特性を示し、曲線IIは、従来のフルCMOSセル(6Tセル)の伝達特性を示す。伝達特性は、メモリセルのインバータラッチの記憶ノードSNおよび/SNの間の信号の伝達特性を示す。
用いたトランジスタパラメータとしては、NチャネルMOSトランジスタは、チャネル幅Wが120nm、チャネル長Lが、60nmである。PチャネルMOSトランジスタは、チャネル幅Wが90nm、チャネル長Lが、60nmである。電源電圧VDDは、1.2Vである。
図3に示すように、この発明に従うメモリセルの伝達特性においては、特性曲線が下側の方向に広くなっており、スタティック・ノイズ・マージンSNMが、拡大されている。ここで、スタティック・ノイズ・マージンSNMは、伝達特性曲線の間に含まれる正方形の対角線または1辺の長さにより示される。
この図3から明らかなように、この発明に従う10個のトランジスタを利用する10Tセルの構成の場合、読出安定性の指標となるスタティックノイズマージンSNMが改善されている。これは、中間ノードMNおよび/MNが、緩衝の役割を果たすことで、記憶ノードSNおよび/SNそれぞれの電位上昇を抑制する働きをするためである。
また、Hレベルにプリチャージされたビット線BLの電荷は、MOSトランジスタNQ4およびNQ5の経路と、MOSトランジスタNQ4、NQ3、およびNQ1の経路との2つの経路でロー側電源ノードVDLに放電される。したがって、これらの2つの並列経路によりビット線プリチャージ電荷が引抜かれるため、従来よりも高速で、ビット線電位を低下させることができる。従って、従来よりも速いタイミングでビット線電位をセンスすることができ、より高速で読出を行なうことが可能となる。
図4は、メモリセルのSRAM動作のしきい値電圧ウインドを模式的に示す図である。図4において、横軸に、NチャネルMOSトランジスタ(NMOS)のしきい値電圧の絶対値Vthを、単位Vで示し、縦軸に、PチャネルMOSトランジスタ(PMOSトランジスタのしきい値電圧の絶対値Vthを、単位Vで示す。
図4において、直線L1は、読出により決定される安定動作の境界線を示し、直線L2は、書込時の安定性により決定されるしきい値電圧範囲を示す。直線L1より上の領域は、読出マージンが小さく、書込マージンが大きい領域である。直線L2よりも下の領域は、読出マージンが大きく、書込マージンが小さい領域である。
SRAM動作を保証するためには、4つの限界値を満たす必要がある。これらの限界値は、(a)読出安定限界、(b)書込安定限界、(c)リーク電流確保下限、および(d)セル電流確保上限である。
読出安定限界(a)は、NMOSのしきい値電圧の絶対値Vthの下限値(Low)とPチャネルMOSトランジスタのしきい値電圧の絶対値の上限(High)で規定される。書込安定限界(b)は、NチャネルMOSトランジスタのしきい値電圧の絶対値の上限値とPチャネルMOSトランジスタのしきい値電圧の絶対値の下限値とにより規定される。リーク電流確保下限(c)は、スタンバイ時におけるリーク電流の上限値を規定する。このリーク電流確保下限(c)は、PチャネルMOSトランジスタおよびNチャネルMOSトランジスタのしきい値電圧の絶対値の下限値により規定される。セル電流確保上限(d)は、メモリセルデータを、安定にインバータラッチにより保持するために必要とされるセル電流の下限値を示す。このセル電流確保上限(d)は、NチャネルMOSトランジスタおよびPチャネルMOSトランジスタのしきい値電圧の絶対値の上限値により規定される。
これらの4つの限界値で囲まれる領域内のしきい値電圧の絶対値Vthを満たすことにより、SRAMセルの安定性が保証される。
トランジスタの微細化に伴って製造プロセスのばらつきが、このしきい値電圧の絶対値Vthに及ぼす影響が大きくなる。この場合、境界線L1は、図4の右方向に移動し、また書込境界線L2は、左方向に移動する。このため、SRAM動作のしきい値電圧の絶対値のウインドが小さくなり、動作マージンが低下する。
一般に、PチャネルMOSトランジスタのしきい値電圧の絶対値を高くして、そのオン電流を小さくする場合、書込マージンは改善される。しかしながら、この場合、動作領域が、直線L1よりも上の領域となり、読出マージンが劣化する。したがって、PチャネルMOSトランジスタのしきい値電圧の絶対値を高くする場合、書込マージンは改善されるものの、読出マージンが悪化するというトレードオフをもたらす。
しかしながら、この発明に従う10個のMOSトランジスタを利用する10Tセル構造の場合、読出マージンが充分に確保されるため、読出安定限界を示す曲線L1を、しきい値電圧のばらつきに応じて移動させる必要がなくなる。したがって、十分な広さのしきい値電圧ウインド(Vthウィンド)を確保することができる。これにより、十分なしきい値電圧ウインドを確保するために、電源電圧を高くする必要がなく、また、PチャネルMOSトランジスタのしきい値電圧の絶対値を高くする必要がない。また、読出マージンが充分に確保されるために、メモリセルのドライブトランジスタNQ1およびNQ2のしきい値電圧を低くして書込マージンを確保することが可能となる。従って、低電源電圧下においても、安定に、データの書込および読出を行なうことができるメモリセルを実現することができる。
なお、メモリセルの回路構成は、従来のフルCMOS構造の6Tセルに、4個のトランジスタが追加されているだけである。従って、データの書込および読出の動作制御は、従来のSRAMと同様の態様で、行なうことができる。従って、このメモリセルを有する半導体記憶装置の全体の構成は示さない。構成としては、以下の構成が用いられれば良い。メモリアレイにおいて、メモリセルが、行列状に配列され、メモリセル行に対応してワード線が配置され、メモリセル列に対応してビット線対が配置される。動作モード指示信号(チップイネーブル信号およびライトイネーブル信号)に従って、内部動作制御が行われる。データアクセス時に、アドレス信号に従って選択行および選択列のワード線およびビット線対を選択する。
以上のように、この発明の実施の形態1に従えば、SRAMセルを、フルCMOSセル構造に加えて、さらに、読出時の記憶ノードの電位を緩衝するための4個のトランジスタを追加している。これにより、データ読出時のマージンが改善され、低電源電圧化においても、安定にデータの読出/書込を行なうことができる。
[実施の形態2]
図5は、この発明の実施の形態2に従うメモリセルの構成を示す図である。この図5に示すメモリセルは、以下の点で、図1に示すメモリセルとその構成が異なる。すなわち、ワード線WLに代えて、読出ワード線RWLと書込ワード線WWLとが別々に設けられる。読出ワード線RWLが、MOSトランジスタNQ4およびNQ7のゲートに接続される。書込ワード線WWLが、MOSトランジスタNQ3およびNQ6のゲートに接続される。この図5に示すメモリセルMCの他の構成は、図1に示すメモリセルの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図5は、この発明の実施の形態2に従うメモリセルの構成を示す図である。この図5に示すメモリセルは、以下の点で、図1に示すメモリセルとその構成が異なる。すなわち、ワード線WLに代えて、読出ワード線RWLと書込ワード線WWLとが別々に設けられる。読出ワード線RWLが、MOSトランジスタNQ4およびNQ7のゲートに接続される。書込ワード線WWLが、MOSトランジスタNQ3およびNQ6のゲートに接続される。この図5に示すメモリセルMCの他の構成は、図1に示すメモリセルの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図6は、図5に示すメモリセルのデータの読出および書込時の動作を示す信号波形図である。以下、図6を参照して、図5に示すメモリセルのデータ読出および書込動作について説明する。図6においても、メモリセルが、データ“1”を記憶しており、記憶ノードSNおよび/SNが、それぞれ、HレベルおよびLレベルである。
スタンバイ状態においては、先の実施の形態1と同様、書込ワード線WWLおよび読出ワード線RWLは、ともにLレベルの非選択状態である。また、ビット線BLおよび/BLは、図示しないビット線負荷回路により、ともにHレベルにプリチャージされる。中間ノードMNおよび/MNは、それぞれ、フローティング状態およびLレベルである。
読出動作が始まると、アドレス信号に従って、選択行の読出ワード線RWLが、Hレベルの選択状態へ駆動される。書込ワード線WWLは、非選択状態に維持される。この状態においては、メモリセルMCにおいて、MOSトランジスタNQ4およびNQ7がオン状態となり、一方、MOSトランジスタNQ3およびNQ6はオフ状態である。したがって、中間ノードMNおよび/MNが、それぞれ、ビット線BLおよび/BLに電気的に接続されても、記憶ノードSNおよび/SNは、ビット線BLおよび/BLから分離された状態にある。
記憶ノードSNがHレベルであり、MOSトランジスタNQ8はオン状態である。したがって、ビット線/BLからMOSトランジスタNQ7およびNQ8を介して電流が流れ、その電圧レベルが低下する。一方、記憶ノード/SNが、Lレベルであるため、MOSトランジスタNQ5は、オフ状態である。したがって、中間ノードMNは、ビット線BLからの電流により充電され、その電圧レベルが、Hレベルとなる。ビット線BLは、その電圧レベルは、Hレベルに維持される。
従って、これらの中間ノードMNおよび/MNにそれぞれ接続されるMOSトランジスタNQ5およびNQ8の状態に応じて、ビット線BLおよび/BLには、電位差が生じ、データ読出を行なうことができる。このとき、記憶ノードSNおよび/SNは、ビット線BLおよび/BLから分離されており、その電圧レベルは、それぞれHレベルおよびLレベルに維持される。これにより、完全に非破壊読出を行なうことができ、読出マージンは十分に確保される。
データ書込時においては、選択行の書込ワード線WWLおよび読出ワード線RWLが、ともに選択状態へ駆動される。応じて、MOSトランジスタNQ3、NQ4、NQ6およびNQ7がオン状態となり、実施の形態1と同様にして、データの書込が行なわれる。
図7は、この発明の実施の形態2に従う半導体記憶装置(SRAM)の全体の構成を概略的に示す図である。図7において、半導体記憶装置は、メモリセルMCが行列状に配列されるメモリセルアレイ1を含む。このメモリセルアレイ1においては、メモリセルMCの各行に対応して書込ワード線WWLおよび読出ワード線RWLが配設され、メモリセルMCの各列に対応してビット線BLおよび/BLの対が配設される。図7においては、メモリセルアレイ1において、1つのメモリセルMCに対して設けられる書込ワード線WWL、読出ワード線RWL、およびビット線BLおよび/BLを代表的に示す。
メモリセルアレイ1のメモリセルの選択を行なうために、読出ワード線選択回路2、書込ワード線選択回路3、および列選択回路4が設けられる。
読出ワード線選択回路2は、主制御回路7から読出および書込動作時に与えられる内部動作活性化信号ENに従って活性化され、行アドレス信号RAをデコードし、アドレス指定された行に対応する読出ワード線RWLを選択状態に駆動する。書込ワード線選択回路3は、主制御回路7からの書込動作活性化信号WRITEの活性化時活性化され、行アドレス信号RAをデコードして、アドレス指定された行に対応する書込ワード線WWLを選択状態へ駆動する。
列選択回路4は、主制御回路7からの内部動作活性化信号ENの活性化時活性化され、列アドレス信号CAに従って、アドレス指定された列に対応するビット線BLおよび/BLを選択する。列選択回路4は、列アドレス信号をデコードする列デコーダと、ビット線対それぞれに対応して設けられる列選択ゲートとを含む。列選択ゲートは、列デコーダからの列選択信号に従って導通し、対応のビット線対を、内部データ線を介して書込回路5および読出回路6に結合する。
主制御回路7は、外部からのチップイネーブル信号CEおよびライトイネーブル信号WEおよびアドレス信号ADを受ける。チップイネーブル信号CEが活性化されると、主制御回路7は、内部動作活性化信号ENを活性化する。なお、主制御回路7は、チップイネーブル信号CEの活性化時、アドレス信号ADの遷移に従って内部動作活性化信号ENを活性化してもよい。主制御回路7は、チップイネーブル信号CEおよびライトイネーブル信号WEがともに活性化されると、書込動作活性化信号WRITEを活性化する。
主制御回路7からの書込動作活性化信号WRITEおよび読出動作活性化信号(READ)に従って、書込回路5および読出回路6がそれぞれ活性化される。書込回路5は、活性化時、外部からの書込データDIに従って内部書込データを生成して、列選択回路4を介して選択列のビット線上に書込データを伝達する。読出回路6は、データ読出時、列選択回路4により選択されたビット線対の電位に従って、読出データDOを生成する。
図7に示す半導体記憶装置の構成においては、チップイネーブル信号CEが活性化されると、内部動作活性化信号ENが活性化され、読出ワード線選択回路2が、書込および読出動作時に、読出ワード線RWLを選択状態へ駆動する。読出動作モード時においては、書込動作活性化信号WRITEは、非活性状態であり、書込ワード線選択回路3は非活性状態にある。従って、書込ワード線WWLは、すべて非選択状態(Lレベル)に維持される。一方、チップイネーブル信号CEおよびライトイネーブル信号WEが、ともに活性化されると、内部動作活性化信号ENおよび書込動作活性化信号WRITEが、ともに活性化される。応じて、読出ワード線選択回路2および書込ワード線選択回路3が、ともにデコード動作を行なって、選択行の読出ワード線RWLおよび書込ワード線WWLを選択状態へ駆動する。
この図7に示すように、読出ワード線選択回路2および書込ワード線選択回路3を、別々に設けることにより、読出モード時に、読出ワード線RWLのみを選択状態へ駆動し、書込モード時、読出ワード線RWLおよび書込ワード線WWLをともに選択状態へ駆動することができる。
なお、図7に示す構成においては、読出ワード線選択回路2および書込ワード線選択回路3は、メモリセルアレイ1に関して対向して配置される。しかしながら、読出ワード線選択回路2および書込ワード線選択回路3は、メモリセルアレイ1の一方の同一側に隣接して配置されてもよい。行アドレス信号をデコードする行デコーダが、読出ワード線選択回路および書込ワード線選択回路に対して共通に設けられ、読出ワード線ドライバおよび書込ワード線ドライバが、それぞれ、読出ワード線および書込ワード線に対応して別々に設けられても良い。
[変更例]
図8は、この発明の実施の形態2の変更例に従うメモリセルMCの構成を示す図である。図8に示すメモリセルMCにおいては、書込ワード線WWLが、列方向に連続的に延在して配置され、MOSトランジスタNQ3およびNQ6のゲートに接続される。読出ワード線RWLは、行方向に連続的に延在して、MOSトランジスタNQ4およびNQ7に接続される。このメモリセルMCの他の構成は、図5に示すメモリセルの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図8は、この発明の実施の形態2の変更例に従うメモリセルMCの構成を示す図である。図8に示すメモリセルMCにおいては、書込ワード線WWLが、列方向に連続的に延在して配置され、MOSトランジスタNQ3およびNQ6のゲートに接続される。読出ワード線RWLは、行方向に連続的に延在して、MOSトランジスタNQ4およびNQ7に接続される。このメモリセルMCの他の構成は、図5に示すメモリセルの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図9は、図8に示すメモリセルを、2行2列に配置したアレイ構成を示す図である。図9において、メモリセルMC00およびMC01が、読出ワード線RWL0に対応して配置され、メモリセルMC10およびMC11が、読出ワード線RWL1に対応して配置される。また、書込ワード線WWL0が、メモリセルMC00およびMC10に対応して配置され、書込ワード線WWL1は、メモリセルMC01およびMC11に対応して配置される。すなわち、読出ワード線は、メモリセル行に対応して配置されて、対応の行のメモリセルの緩衝用のMOSトランジスタNQ4およびNQ7のゲートに接続される。一方、書込ワード線がメモリセル列に対応して配置され、対応の列のメモリセルのMOSトランジスタNQ3およびNQ6のゲートに接続される。
図9に示す配置において、メモリセルMC00に、データを書込む場合を考える。この場合、読出ワード線RWL0がHレベルに駆動され、また、書込ワード線WWL0も、Hレベルに駆動される。読出ワード線RWL1および書込ワード線WWL1は、ともに非選択状態のLレベルである。したがって、メモリセルMC00においてのみ、書込時、記憶ノードSNおよび/SNが、対応のビット線BL0および/BL0に電気的に接続される。メモリセルMC01、MC10およびMC11においては、MOSトランジスタNQ3およびNQ4の一方とMOSトランジスタNQ6およびNQ7の一方が、オフ状態となる。すなわち、メモリセルMC01、MC10およびMC11においては、記憶ノードSNおよび/SNは、対応のビット線BL(BL0,BL1)および/BL(/BL0,/BL1)と電気的に分離される。
したがって、選択行かつ非選択列のメモリセルMC01において、記憶ノードSNおよび/SNの電位は変化せず、安定にデータが保持される。同様、非選択行かつ選択列のメモリセルMC10においても、記憶ノードSNおよび/SNのデータは安定に保持される。データ書込モード時、非選択行かつ選択列または選択行かつ非選択列のメモリセルにおいて記憶データの反転が生じることはなく、ライトディスターブの発生を、回避することができる。
したがって、メモリセルにおいて、ドライブ用のNチャネルMOSトランジスタNQ1およびNQ2のしきい値電圧が低い場合においても、ライトディスターブを回避することができ、読出マージンを十分に確保することができる。
図10は、この実施の形態2の変更例の半導体記憶装置の全体の構成を概略的に示す図である。この図10に示す半導体記憶装置の構成は、以下の点で、図7に示す半導体記憶装置の構成と異なる。すなわち、メモリセルアレイ10においては、行方向に読出ワード線RWLが各メモリセル行に対応して配置される。列方向にビット線BLおよび/BLが各メモリセル列に対応して配置される。さらに、書込ワード線WWLが、メモリセル列に対応して配置される。したがって、書込ワード線選択回路12は、列アドレス信号CAを行アドレス信号RAに代えて受けてデコードして、選択列の書込ワード線WWLを、選択状態へ駆動する。図10に示す半導体記憶装置の他の構成は、図7に示す半導体記憶装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
SRAMにおいては、アドレス信号ADとして、行アドレス信号および列アドレス信号が並行して与えられる。したがって、データ書込時、読出ワード線選択回路2および書込ワード線選択回路12を、同一のタイミングで活性化して、アドレス指定された行上の読出ワード線RWLおよびアドレス指定された列上の書込ワード線WWLを、並行して選択状態へ駆動することができる。
読出ワード線選択回路2と書込ワード線選択回路12とを、同じタイミングで活性化するためには、一例として、以下の構成を利用する。内部動作活性化信号ENを、書込動作活性化信号WRITEと読出動作活性化信号READ(図示せず)との論理和により生成する。読出ワード線選択回路2および書込ワード線選択回路12を、データ書込時、書込動作活性化信号WRITEに従って活性化することができ、書込ワード線WWLおよび読出ワード線RWLを、ほぼ同じタイミングで選択状態へ駆動することができる。
以上のように、この発明の実施の形態2に従えば、読出ワード線と書込ワード線とを別々に設け、データ読出時、メモリセルの記憶ノードとビット線とを電気的に分離し、書込動作時に、記憶ノードとビット線とを電気的に接続している。したがって、データ読出時、読出マージンを十分に大きくすることができ、ライトディスターブの発生を回避することができる。
また、この書込ワード線および読出ワード線を行および列方向にそれぞれ配置することにより、データ書込時に、半選択状態(非選択列かつ選択行または選択列かつ非選択行)のメモリセルは、記憶ノードとビット線とが分離される。従って、データ書込時に、非選択メモリセルのデータが反転するのは防止され、ライトディスターブの発生を回避することができる。
[実施の形態3]
図11は、この発明の実施の形態3に従うメモリセルMCの構成を示す図である。この図11に示すメモリセルは、以下の点で、図5に示すメモリセルと、その構成が異なる。すなわち、メモリセルMCにおいては、中間ノードMNおよび/MNに接続される中間ノードドライブ用のMOSトランジスタNQ5およびNQ8のソースノードが、グランドソース線CLおよび/CLに、それぞれ、接続される。グランドソース線CLおよび/CLは、それぞれ、トライステートバッファ15aおよび15bにより、動作モードおよびアドレス信号に従って選択的に駆動される。この図11に示すメモリセルの他の構成は、図5に示すメモリセルの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図11は、この発明の実施の形態3に従うメモリセルMCの構成を示す図である。この図11に示すメモリセルは、以下の点で、図5に示すメモリセルと、その構成が異なる。すなわち、メモリセルMCにおいては、中間ノードMNおよび/MNに接続される中間ノードドライブ用のMOSトランジスタNQ5およびNQ8のソースノードが、グランドソース線CLおよび/CLに、それぞれ、接続される。グランドソース線CLおよび/CLは、それぞれ、トライステートバッファ15aおよび15bにより、動作モードおよびアドレス信号に従って選択的に駆動される。この図11に示すメモリセルの他の構成は、図5に示すメモリセルの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図12は、図11に示すメモリセルMCのデータの読出および書込時の動作を示す信号波形図である。以下、図12を参照して、図11に示すメモリセルMCのデータ読出および書込動作について説明する。
スタンバイ状態において、グランドソース線CLおよび/CLは、Hレベルのフローティング状態にある。また、書込ワード線WWLおよび読出ワード線RWLは、Lレベルである。ビット線BLおよび/BLは、Hレベルにプリチャージされている。今、記憶ノードSNが、Hレベル、記憶ノード/SNが、Lレベルであるとする。
データ読出時においては、書込ワード線WWLを、非選択状態に維持した状態で、選択行の読出ワード線RWLが、選択状態のHレベルへ駆動される。応じて、MOSトランジスタNQ4およびNQ7がオン状態となる。
このとき、また、選択列のグランドソース線CLおよび/CLを、Lレベル(ロー側電源電圧VDLレベル)に駆動する。また、非選択列のグランドソース線CLおよび/CLを、Hレベルに駆動する。
したがって、選択メモリセルにおいて、先の実施の形態2と同様の動作に従って、データの読出が行なわれる。すなわち、記憶ノードSNおよび/SNが、それぞれHレベルおよびLレベルであり、MOSトランジスタNQ5がオフ状態、MOSトランジスタNQ8がオン状態である。したがって、ビット線BLは、Hレベルを維持し、補のビット線/BLの電圧レベルが、MOSトランジスタNQ7およびNQ8の経路を介しての放電により低下する。
非選択列のメモリセルにおいては、グランドソース線CLおよび/CLは、Hレベルであり、ビット線BLおよび/BLと同じ電圧レベルである。したがって、非選択列のメモリセルにおいては、ビット線BLおよび/BLの放電は行なわれず、消費電流を低減することができる。
非選択行かつ選択列のメモリセルにおいては、グランドソース線CLおよび/CLが、Lレベルとなる。MOSトランジスタNQ4およびNQ7がオフ状態であり、中間ノードMNおよび/MNの電圧レベルが、記憶ノードSNおよび/SNの電圧レベルに応じて変化する。この場合、Lレベルを記憶する記憶ノード/SNに対応する中間ノード/MNの電圧レベルが、低下し、一方、Hレベルを記憶する記憶ノードSNに対応する中間ノードMNは、MOSトランジスタNQ5がオフ状態であり、その電圧レベルは変化しない。したがって、非選択行かつ選択列のメモリセルにおいて、中間ノードMNおよび/MNの電圧レベルが、記憶ノードSNおよび/SNの保持電圧レベルに対応した電圧レベルに変化する。したがって、次のサイクルにおいて、この非選択行かつ非選択列のメモリセルに対してデータの読出が行なわれても、何ら問題は生じない。
読出サイクルが完了すると、再び、読出ワード線RWLが非選択状態へ駆動され、MOSトランジスタNQ4およびNQ7がオフ状態となる。また、グランドソース線ドライバ(トライステートバッファ)15aおよび15bが、出力ハイインピーダンス状態となり、グランドソース線CLおよび/CLが、フローティング状態(Hi−Z)となる(Hレベルで)。
書込サイクルが始まると、まず、ビット線BLおよび/BLが、書込データに応じた電圧レベルに設定される。このとき、ビット線BLおよび/BLが、それぞれ、LレベルおよびHレベルに設定される。このとき、また、選択列のグランドソース線CLおよび/CLが、書込データに応じて、それぞれ、LレベルおよびHレベルに駆動される。非選択列のグランドソース線CLおよび/CLは、ともにLレベルに駆動される。
選択メモリセルにおいて、MOSトランジスタNQ3、NQ4、NQ6およびNQ7がオン状態となり、記憶ノードSNおよび/SNが、それぞれ、ビット線BLおよび/BLに電気的に接続される。ビット線BLおよびグランドソース線CLが、Lレベルであり、記憶ノードSNは、MOSトランジスタNQ3およびNQ5の経路およびMOSトランジスタNQ3、およびNQ4およびビット線BLの経路で、Lレベルへ駆動される。したがって、2つの経路で、記憶ノードSNが放電されるため、高速で記憶ノードSNの電圧レベルが低下する。この記憶ノードSNの電圧レベルの低下に従って、負荷MOSトランジスタPQ1がオン状態となり、記憶ノード/SNが、LレベルからHレベルへ駆動される。このとき、中間ノード/MNは、また、ビット線BLおよびグランドソース線CLによりHレベルへ駆動され、高速で、電圧VDD−Vthレベルにまで駆動される。これにより、記憶ノード/SNのLレベルからHレベルへの駆動を高速化でき、応じて、記憶ノードSNのHレベルからLレベルへの変化を高速化できる。従って、メモリセルのインバータラッチの状態を高速で反転させることができ、書込を高速化することができるとともに、書込マージンを改善することができる。
データの書込が完了すると、再び、書込ワード線WWLおよび読出ワード線RWLが非選択状態へ駆動され、また、ビット線BLおよび/BLがHレベルにプリチャージされる。また、グランドソース線ドライバ(トライステートバッファ)15aおよび15bが、出力ハイインピーダンス状態となり、グランドソース線CLおよび/CLが、Hレベルでハイインピーダンス状態となる(この構成については、後に説明する)。
なお、データ書込時、非選択行かつ選択列のメモリセルに対して、グランドソース線CLおよび/CLが、書込データに応じてその電圧レベルが変更される。たとえば、書込データがLデータ(データ“0”)の場合、ビット線BLおよびグランドソース線CLが、Lレベルに駆動され、補のビット線/BLおよびグランドソース線/CLが、Hレベルへ駆動される。非選択行かつ選択列のメモリセルが、データ“1”を記憶しており、記憶ノードSNおよび/SNが、それぞれ、HレベルおよびLレベルの場合、中間ノード/MNがHレベルに充電されるだけであり、内部の記憶ノードSNおよび/SNの保持電圧は、変化しない。書込が完了すると、グランドソース線は、フローティング状態とされ、この非選択行かつ選択列のメモリセルの中間ノード/MNが、Hレベルでフローティング状態となる。次のサイクルにおいて、この非選択行かつ選択列のメモリセルのデータ読出が行なわれる場合、グランドソース線CLおよび/CLが、選択時、Lレベルへ駆動されるため、中間ノードMNおよび/MNの電圧レベルは、それぞれ記憶ノードSNおよび/SNの保持電圧に応じた電圧レベルに設定される。従って、何ら次の読出において誤動作は生じず、正確なデータ読出を行なうことができる。
また、選択行かつ非選択列のメモリセルにおいては、グランドソース線CLおよび/CLが、ともにLレベルに駆動される。従って、中間ノードMNおよび/MNは、記憶ノードSNおよび/SNの保持電圧に対応する電圧レベルに設定されて、ダミー読出が行われるだけであり、実施の形態1および2の場合と同様、データ反転は生じない。
図13は、この発明の実施の形態3に従う半導体記憶装置の全体の構成を概略的に示す図である。図13に示す半導体記憶装置は、以下の点で、図7に示す半導体記憶装置とその構成が異なる。すなわち、メモリセルアレイ20において、メモリセルMCの各列に対応してグランドソース線CLおよび/CLが配置され、これらのグランドソース線CLおよび/CLは、対応の列のメモリセルに接続される(中間ノードドライブトランジスタNQ5のソースノードに結合される)。
また、メモリセルアレイ20のグランドソース線CLおよび/CLを選択するために、グランドソース線駆動回路25が設けられる。このグランドソース線駆動回路25は、主制御回路7からの列アドレス信号CAと読出動作活性化信号READと書込動作活性化信号WRITEとに従って、選択列のグランドソース線CLおよび/CLの電圧レベルを設定する。図13に示す半導体記憶装置の他の構成は、図7に示す半導体記憶装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図14は、図13に示すグランドソース線駆動回路25の、1対のグランドソース線CLおよび/CLに対して設けられる部分の構成を示す図である。図14において、グランドソース線駆動回路25は、データ書込時、内部書込データDおよび/Dを生成するライトドライバ30と、読出および書込時に、列選択信号CSを生成するコラムデコーダ32を含む。
これらのライトドライバ30およびコラムデコーダ32は、メモリセルアレイ20の各列に対応して設けられるグランドソース線CLおよび/CLに対して、共通に設けられる。ライトドライバ30は、書込動作活性化信号WRITEの活性化時、書込データDIから、相補内部書込データDおよび/Dを生成する。また、ライトドライバ30は、一例として、書込動作活性化信号WRITEの非活性化時、内部書込データDおよび/Dを、ともにLレベルに維持する。一例として、ライトドライバは、以下の構成を有する。書込データDIと書込動作活性化信号WRITEを受けるAND回路により、内部書込データを生成する。書込データDIと書込動作活性化信号WRITEの反転信号とを受けるNOR回路により、補の内部書込データ/Dを生成する。
コラムデコーダ32は、内部動作活性化信号ENの活性化時、アドレス信号BADに含まれる列アドレス信号CAをデコードして、列選択信号CSを生成する。この列選択信号CSは、選択時にHレベル、非選択時にLレベルである。内部動作活性化信号ENは、チップイネーブル信号CEに従って生成され、書込動作活性化信号WRITEまたは読出動作活性化信号READの活性化時に、活性化される。
グランドソース線CLおよび/CLの対に共通に、NAND回路34と、ゲート回路35とが設けられる。NAND回路34は、読出動作活性化信号READと列選択信号CSとを受ける。ゲート回路35は、書込動作活性化信号WRITEとNAND回路30の出力信号とを受ける。このゲート回路35は、書込動作活性化信号WRITEがLレベルのときに、バッファとして動作し、NAND回路34の出力信号に応じた電圧レベルの信号を生成する。一方、書込動作活性化信号WRITEがHレベルとなると、ゲート回路35は、その出力信号が、Lレベルに維持される。
グランドソース線駆動回路25において、さらに、グランドソース線CLに対して、AND回路36aおよびOR回路38aが設けられ、グランドソース線/CLに対し、AND回路36bおよびOR回路38bが設けられる。AND回路36aは、内部書込データDと列選択信号CSとを受ける。OR回路38aは、ゲート回路35の出力信号とAND回路36aの出力信号とを受ける。AND回路36bは、補の内部書込データ/Dと列選択信号CSとを受ける。OR回路38bは、ゲート回路35の出力信号とAND回路36bの出力信号とを受ける。これらのOR回路38aおよび38bの出力信号が、それぞれ、トライステートバッファ15aおよび15bに与えられる。トライステートバッファ15aおよび15bは、内部動作活性化信号ENの活性化時活性化され、対応のOR回路38aおよび38bの出力信号の電圧レベルに応じた電圧レベルに、対応のグランドソース線CLおよび/CLを駆動する。
図15は、図14に示すグランドソース線駆動回路の動作を示すタイミング図である。以下、図15を参照して、図14に示すグランドソース線駆動回路25の動作について説明する。
スタンバイ状態時、読出動作活性化信号READ、書込動作活性化信号WRITEおよび内部動作活性化信号ENは、すべて非活性状態のLレベルである。この状態においては、トライステートバッファ15aおよび15bは、出力ハイインピーダンス状態であり、グランドソース線CLおよび/CLは、フローティング状態(Hi−Z状態)にある。
データ読出を行なうときには、読出動作活性化信号READが活性化され、また、内部動作活性化信号ENも活性化される。書込動作活性化信号WRITEは、Lレベルの非活性状態である。選択列に対して、コラムデコーダ32からの列選択信号CSがHレベルへ駆動されると、NAND回路34の出力信号がLレベルとなり、応じて、ゲート回路35の出力信号がLレベルとなる。ライトドライバ30からの内部書込データDおよび/DがともにLレベルであり、AND回路36aおよび36bの出力信号は、Lレベルである。したがって、OR回路38aおよび38bの出力信号がLレベルとなり、トライステートバッファ15aおよび15bが、内部動作活性化信号ENに従って活性化されて、グランドソース線CLおよび/CLを、Lレベルに駆動する。
一方、非選択列については、列選択信号CSがLレベルであり、NAND回路34の出力信号がHレベルである。したがって、ゲート回路35の出力信号がHレベルとなり、OR回路38aおよび38bの出力信号がHレベルとなる。したがって、非選択列のグランドソース線CLおよび/CLは、Hレベルに維持される。
読出動作が完了すると、読出動作活性化信号READおよび内部動作活性化信号ENが非活性化され、トライステートバッファ15aおよび15bが、出力ハイインピーダンス状態となる。
データ書込時においては、読出動作活性化信号READおよび書込動作活性化信号WRITEが、ともに活性化される。このとき、また、内部動作活性化信号ENも、活性化される。書込動作活性化信号WRITEの活性化に従って、ライトドライバ30が活性化され、書込データDIに従って相補内部書込データDおよび/Dを生成する。書込動作活性化信号WRITEが、活性化時、Hレベルであるため、ゲート回路35の出力信号はLレベルである。したがって、AND回路36aおび36bの出力信号に従って、トライステートバッファ15aおよび15bが、グランドソース線CLおよび/CLを駆動する。すなわち、選択列の場合、列選択信号CSがHレベルであり、AND回路36aおよび36bは、相補内部書込データDおよび/Dの電圧レベルに応じた電圧レベルの信号を出力する。したがって、グランドソース線CLおよび/CLが、相補内部書込データDおよび/Dに応じた電圧レベルに設定される。一方、非選択列の場合には、列選択信号CSがLレベルであり、AND回路36aおよび36bの出力信号が、Lレベルとなる。したがって、OR回路38aおよび38bの出力信号が、Lレベルとなり、応じて、トライステートバッファ15aおよび15bにより、非選択列のグランドソース線CLおよび/CLは、Lレベルに駆動される。
データ書込が完了すると、再び、トライステートバッファ15aおよび15bが、出力ハイインピーダンス状態となり、グランドソース線CLおよび/CLが、フローティング状態(Hi−Z状態)に維持される。
図16は、図14に示すトライステートバッファ15aおよび15bの構成の一例を示す図である。図16においては、トライステートバッファ15aの構成を代表的に示す。トライステートバッファ15bも、トライステートバッファ15aと同様の構成を、備える。
図16において、トライステートバッファ15aは、入力信号INを受けるインバータIV1と、内部動作活性化信号ENの活性化時、インバータIV1の出力信号に従ってグランドソース線CLを駆動するトライステートインバータTIVを含む。インバータIV1へは、図14に示すOR回路38aの出力信号が与えられる。
トライステートインバータTIVは、電源ノードとグランドソース線CLの間に直列に接続されるPチャネルMOSトランジスタPT1およびPT2と、グランドソース線CLとロー側電源ノードの間に直列に接続されるNチャネルMOSトランジスタNT1およびNT2を含む。PチャネルMOSトランジスタPT1のゲートへは、補の内部動作活性化信号/ENが、遅延回路DL1を介して与えられる。MOSトランジスタPT2およびNT2のゲートへは、インバータIV1の出力信号が与えられる。MOSトランジスタNT1のゲートへは、内部動作活性化信号ENが与えられる。
図17は、図16に示すトライステートバッファ15aの動作を示すタイミング図である。以下、図17を参照して、図16に示すトライステートバッファ15aの動作について説明する。
スタンバイ状態時においては、先に図14に示すOR回路38aの出力信号はHレベルであり、したがって入力信号INがHレベルである。したがって、インバータIV1の出力信号INDは、Lレベルである。遅延回路DL1は、補の内部動作活性化信号/ENを遅延しており、その出力信号ENDは、Hレベルにある。
アクセスサイクルが始まると、動作モードに応じて、OR回路38aの出力信号が、HレベルまたはLレベルに駆動される。今、OR回路38の出力信号INが、Lレベルに駆動される状態を考える。この場合、インバータIV1の出力信号INDが、Hレベルとなる。内部動作活性化信号ENが、Hレベルであり、MOSトランジスタNT2およびNT1がオン状態となり、グランドソース線CLが、ロー側電源電圧レベルのLレベルに駆動される。このとき、遅延回路DL1の出力信号ENDは、まだ、Hレベルであり、MOSトランジスタPT1はオフ状態である。
1つのアクセスサイクルが完了すると、図14に示すように、NAND回路34およびゲート回路35の出力信号がHレベルとなり、OR回路38aの出力信号INが、Hレベルに駆動される。応じて、インバータIV1の出力信号INDが、Lレベルに駆動され、MOSトランジスタNT2が、オフ状態となる。このとき、また、内部動作活性化信号ENが、Lレベルの状態に駆動される。したがって、MOSトランジスタNT1およびNT2はともにオフ状態となる。一方、このとき、まだ、遅延回路DL1の出力信号ENDは、Lレベルである。したがって、インバータIV1の出力信号INDおよび遅延回路DL1の出力信号ENDがともにLレベルとなり、MOSトランジスタPT1およびPT2がともにオン状態となり、グランドソース線CLが、Hレベルに駆動される。遅延回路DL1の有する遅延時間が経過すると、遅延回路DL1の出力信号ENDが、Hレベルとなり、MOSトランジスタPT1がオフ状態となる。これにより、トライステートインバータTIVが、出力ハイインピーダンス状態となり、グランドソース線は、フローティング状態となる。
また、別のクロックサイクルにおいて、再びアクセス動作が行なわれる。このとき、OR回路38aの出力信号INが、Hレベルに維持される状態を考える。この状態においては、インバータIV1の出力信号INDは、Lレベルに駆動され、内部動作活性化信号ENが、Hレベルに駆動されても、MOSトランジスタNT2はオフ状態であり、グランドソース線CLの放電は、行なわれない。一方、遅延回路DL1の出力信号ENDは、Hレベルであり、MOSトランジスタPT1はオフ状態である。したがって、この内部動作活性化信号ENが活性化されても、グランドソース線CLは、ハイインピーダンス状態にある。
遅延回路DL1の有する遅延時間が経過すると、信号ENDがLレベルとなり、グランドソース線CLが、MOSトランジスタPT1およびPT2を介して充電され、ハイ側電源電圧VDDレベルのHレベルに維持される。
アクセスサイクルが完了すると、内部動作活性化信号ENがLレベルとなり、MOSトランジスタNT1がオフ状態となる。このとき、また、遅延回路DL1の出力信号ENDはLレベルであり、グランドソース線CLは、依然Hレベルに維持される。
遅延回路DL1の有する遅延時間が経過すると、MOSトランジスタPT1が、オフ状態となり、グランドソース線CLが、ハイインピーダンス状態となる。
したがって、この図16に示すように、グランドソース線CLのハイインピーダンス移行状態を、遅延回路DL1により遅延することにより、グランドソース線CLをHレベルに設定した後に、グランドソース線CLをハイインピーダンス状態に設定することができる。
アクセスサイクルの開始時において、グランドソース線CLが、Hレベルのハイインピーダンス状態に維持されていても、以下に説明するように、問題は生じない。すなわち、データの読出時においては、非選択列に対しての電圧レベル設定である。選択行かつ非選択列のメモリセルにおいて、ビット線電流による充電電流が少し流入されるものの、記憶ノードSNおよび/SNは、中間ノードMNおよび/MNと分離されており、メモリセルデータの反転は、何ら生じない。
データ書込時にHレベルに駆動されるのは、選択列のグランドソース線である。従って、この場合、仮に、記憶データが反転しても、書込データに従って、メモリセルの記憶データが設定され、何ら問題は、生じない。また、データ書込時においても、読出時と同様、Lレベルの信号を伝達するグランドソース線CLを、早いタイミングでLレベルに駆動している。従って、選択メモリセルのラッチ状態を早いタイミングで反転させることができ、書込動作が遅延することはない。
以上のように、メモリセル列それぞれに対応して、グランドソース線を設け、メモリセルの中間ノードをドライブするトランジスタのソースノード電位を、動作モードおよび選択/非選択に応じてその電圧レベルを調整している。したがって、非選択メモリセルにおいて、ビット線電流がロー側電源ノードに流入するのを、防止することができ、消費電流を低減することができる。また、スタンバイ状態時においては、このグランドソース線CLを、ハイインピーダンス状態に設定することにより、中間ノードドライブ用MOSトランジスタNQ5およびNQ8を介してのリーク電流を、抑制することができる。
[変更例]
図18は、この発明の実施の形態3の変更例の半導体記憶装置の動作を示すタイミング図である。図18に示す動作タイミング図においては、非選択列のグランドソース線CLおよび/CLは、動作モードに拘わらず、フローティング状態(Hi−Z状態)に維持される。選択列のグランドソース線CLおよび/CLは、先の図15に示すタイミング図と同様、読出時にはLレベル、書込時には、書込データに応じた電圧レベルに設定される。
図18は、この発明の実施の形態3の変更例の半導体記憶装置の動作を示すタイミング図である。図18に示す動作タイミング図においては、非選択列のグランドソース線CLおよび/CLは、動作モードに拘わらず、フローティング状態(Hi−Z状態)に維持される。選択列のグランドソース線CLおよび/CLは、先の図15に示すタイミング図と同様、読出時にはLレベル、書込時には、書込データに応じた電圧レベルに設定される。
選択行かつ非選択列のメモリセルにおいては、読出時および書込時において、記憶データの読出、いわゆる「ダミー読出」動作が行なわれる。読出時および書込時において、グランドソース線CLおよび/CLをともに、フローティング状態に設定することにより、対応のビット線BLおよび/BLからの電流が流れる経路が、遮断され(フローティング状態のグランドソース線CLおよび/CLが充電されるだけ)、データの書込および読出時の消費電流を低減することができる。
この図18に示す動作態様を実現する半導体装置の全体の構成は、図13に示す半導体記憶装置の全体の構成と同じであり、ソース線駆動回路25の内部構成が異なるだけである。
図19は、この発明の実施の形態3の変更例におけるソース線駆動回路26の、1対のグランドソース線CLiおよび/CLiに対して設けられる構成の一例を示す図である。
グランドソース線CLiおよび/CLiを駆動するトライステートバッファ15aおよび15bは、AND回路40の出力するローカルイネーブル信号LENにより活性/非活性が制御される。AND回路40は、コラムデコーダ32iからの列選択信号CSiと、図13に示す主制御回路7からの内部動作活性化信号ENとを受ける。内部動作活性化信号ENおよび列選択信号CSiがともに活性状態のHレベルのときに、ローカルイネーブル信号LENが活性化される。コラムデコーダ32iは、メモリセル列それぞれに対して設けられ、列アドレス信号CAが対応の列を指定するときに、列選択信号CSiを活性状態に駆動する。
トライステートバッファ15aおよび15bそれぞれに対して、ゲート回路42aおよび42bが設けられる。ゲート回路42aは、反転入力に読出動作活性化信号READを受け、非反転入力にライトドライバ30からの内部書込データDを受ける。ゲート回路42bは、反転入力に読出動作活性化信号READを受け、非反転入力にライトドライバ30からの補の内部書込データ/Dを受ける。これらのゲート回路42aおよび42bは、読出動作活性化信号READがHレベルのときに、バッファ回路として動作し、読出動作活性化信号READが、非活性状態のLレベルとなる。Hレベルの信号を出力する。ライトドライバ30は、先の図14に示す構成と同様、書込動作活性化信号WRITEの非活性化時、内部書込データDおよび/DをLレベルに駆動する。
スタンバイ状態時においては、内部動作活性化信号ENはLレベルであり、AND回路40からのローカルイネーブル信号LENは、Lレベルである。したがって、トライステートバッファ15aおよび15bはともに出力ハイインピーダンス状態であり、応じて、グランドソース線CLiおよび/CLiは、フローティング状態に維持される。
データ読出時、内部動作活性化信号ENおよび読出動作活性化信号READが活性化される。コラムデコーダ32iが、内部動作活性化信号ENの活性化に従って活性化されて、列アドレス信号CAのデコード動作を行なって、列選択信号CSiを生成する。グランドソース線CLiおよび/CLiが、選択列の場合、列選択信号CSiはHレベルとなる。したがって、AND回路40からのローカルイネーブル信号LENが活性化され、トライステートバッファ15aおよび15bが、バッファとして動作する。このとき、ライトドライバ30からの相補内部書込データDおよび/DはともにLレベルであり、したがって、グランドソース線CLiおよびCLiは、ともにLレベルに駆動される。一方、列選択信号CSiが非選択状態のときには、AND回路40の出力するローカルイネーブル信号LENは、Lレベルであり、トライステートバッファ15aおよび15bは、出力ハイインピーダンス状態である。したがって、読出時において、非選択列のグランドソース線CLiおよび/CLiが、フローティング状態に維持される。
データ書込時においては、書込動作活性化信号WRITE、読出動作活性化信号READおよび内部動作活性化信号ENが活性化される。ゲート回路42aおよび42bが、ともにバッファとして動作し、ライトドライバ30からの相補内部書込データDおよび/Dの論理部に応じた信号を生成する。選択列のグランドソース線CLiおよび/CLiに付いては、読出時と同様、列選択信号CSiがHレベルであり、ローカルイネーブル信号LENが活性化される。したがって、トライステートバッファ15aおよび15bにより、選択列のグランドソース線CLiおよび/CLiが、内部書込データDおよび/Dの論理レベルに応じた電圧レベルに駆動される。一方、列選択信号CSiがLレベルのときには、AND回路40からのローカルイネーブル信号LENは、Lレベルの非活性状態である。したがって、トライステートバッファ15aおよび15bは、出力ハイインピーダンス状態であり、非選択列のグランドソース線CLiおよび/CLiは、ともにフローティング状態に維持される。
データ書込および読出時において、非選択列のグランドソース線CLおよび/CLをともにフローティング状態に維持することにより、選択行かつ非選択列のメモリセルにおいてビット線電流が接地ノード(ロー側電源ノード)へ流れるのを防止することができ、消費電流を低減することができる。また、スタンバイ時においては、グランドソース線CLおよび/CLはスタンバイ状態に維持されており、スタンバイ状態時のリーク電流が抑制され、消費電流を低減することができる。
なお、この実施の形態3に示す構成において、書込ワード線WWLが、グランドソース線CLおよび/CLと平行に、列方向に連続的に延在して配置されてもよい。
また、スタンバイ状態時においては、グランドソース線CLおよび/CLは、プリチャージ素子により、Hレベルにプリチャージされてもよい。スタンバイ状態時において、グランドソース線CLおよび/CLを、プリチャージ素子によるプリチャージ動作を行なっても、トライステートバッファ15aおよび15bは、出力ハイインピーダンス状態であり、プリチャージ電源ノードからロー側電源ノードへリーク電流が流れる経路は、遮断されており、スタンバイ電流が増大するのは抑制される。
また、データ書込時、グランドソース線CLおよび/CLを書込データに応じた電圧レベルに設定している。したがって、ビット線からの書込電流およびグランドソース線からの書込電流が記憶ノードへ供給され、記憶ノードのLレベルへの駆動と並行して記憶ノードのHレベルへの駆動を行なっており、確実に、メモリセルのラッチ状態を反転させることができる。これにより、書込マージンをも改善することができる。
以上のように、この発明の実施の形態3に従えば、メモリセルの中間ノードを駆動するMOSトランジスタのソースノードの電位を列単位で、動作モードおよび選択/非選択に応じて設定している。従って、読出マージンおよび書込マージンを改善することができるとともに、消費電流を低減することができる。
[実施の形態4]
図20は、この発明の実施の形態4に従うメモリセルMCの構成を示す図である。この図20に示すメモリセルMCの構成は、以下の点で、図1に示すメモリセルMCと、その構成が異なる。
図20は、この発明の実施の形態4に従うメモリセルMCの構成を示す図である。この図20に示すメモリセルMCの構成は、以下の点で、図1に示すメモリセルMCと、その構成が異なる。
すなわち、追加のNチャネルMOSトランジスタが、しきい値電圧の低いローVth(L−Vth)トランジスタNQ14およびNQ15、NQ17およびNQ18で形成される。他のトランジスタPQ1、PQ2、NQ1−NQ3およびNQ6は、通常のしきい値電圧を有するトランジスタで形成される。この図20に示すメモリセルの他の構成は、図1に示すメモリセルの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
MOSトランジスタにおいて、しきい値電圧の絶対値Vthが小さくなると、その電流駆動力は、同一ゲート電圧印加条件下で大きくなる。したがって、中間ノードMNおよび/MNを、データ読出時、ローVthトランジスタNQ14、NQ15、およびNQ17、NQ18で駆動することにより、Lデータを記憶する記憶ノードに対応する中間ノードMNまたは/MNを、高速で放電することができ、読出を早いタイミングで行なうことができる。
データ書込時においては、MOSトランジスタNQ1、NQ3およびNQ2およびNQ6、およびPQ1およびPQ2の電流駆動力により、メモリセルへのデータの書込速度が律速される。したがって、実施の形態1と同様にして、データを安定に書込むことができる。
なお、この図20に示す構成において、ワード線としては、実施の形態2と同様に、読出ワード線RWLおよび書込ワード線WWLが、別々に設けられていても良い。
[変更例]
図21は、この発明の実施の形態4に従うメモリセルの変更例を示す図である。図21に示すメモリセルMCは、以下の点で、図20に示すメモリセルと、構成が異なる。すなわち、ローVthトランジスタNQ14およびNQ15、NQ17およびNQ18に加えて、MOSトランジスタNQ13およびNQ16も、低いしきい値電圧の絶対値を有するローVthトランジスタで構成する。記憶ノードSNおよび/SNにデータを保持するインバータラッチを構成するMOSトランジスタPQ1、PQ2、NQ1およびNQ2は、通常のしきい値電圧を有するメモリセルトランジスタである。
図21は、この発明の実施の形態4に従うメモリセルの変更例を示す図である。図21に示すメモリセルMCは、以下の点で、図20に示すメモリセルと、構成が異なる。すなわち、ローVthトランジスタNQ14およびNQ15、NQ17およびNQ18に加えて、MOSトランジスタNQ13およびNQ16も、低いしきい値電圧の絶対値を有するローVthトランジスタで構成する。記憶ノードSNおよび/SNにデータを保持するインバータラッチを構成するMOSトランジスタPQ1、PQ2、NQ1およびNQ2は、通常のしきい値電圧を有するメモリセルトランジスタである。
図21に示すメモリセルMCの構成の場合、データ書込時、しきい値電圧の絶対値Vthの小さなMOSトランジスタNQ13およびNQ14を介して、記憶ノードSNがビット線BLに接続され、また、ローVthトランジスタNQ16およびNQ17を介して、記憶ノード/SNが、ビット線/BLに電気的に接続される。したがって、書込時、Hデータを保持する記憶ノードSNまたは/SNを、高速で、Lレベルのビット線BLまたは/BLへ放電することができ、高速書込を実現することができる。
通常、NチャネルMOSトランジスタのしきい値電圧を小さくした場合、図4に示すように、動作領域が、直線L1よりも上部の領域に移行するため、読出時の安定性が損なわれる。しかしながら、この発明に従うメモリセルにおいては、データ読出時、記憶ノードSNおよび/SNは、ビット線BLおよび/BLから分離されており、読出時の安定性は十分に確保することができる。従って、NチャネルMOSトランジスタのしきい値電圧を、読出マージンを低下させることなく、低下させることができ、高速読出かつ高速書込を実現することができる。
なお、この図21に示す構成において、データ書込時のスタティック・ノイズ・マージンを確保するため、MOSトランジスタNQ13およびNQ1のβ比およびMOSトランジスタNQ16およびNQ2のβ比は、従来と同様に、確保される。
なお、メモリセルトランジスタのしきい値電圧の調整は、チャネル領域への不純物注入量を抑制することにより、実現することができる。通常、半導体記憶装置においては、周辺回路とメモリセルとで、MOSトランジスタのしきい値電圧を変更するなど複数種類のしきい値電圧のMOSトランジスタを製造することが行なわれる。従って、周辺回路のローVthトランジスタを形成する製造工程を利用してメモリセルトランジスタのローVthトランジスタを形成することにより、製造工程数を増加させることなく、ローVthトランジスタを含むメモリセルを実現することができる。
また、チャネル領域の不純物濃度を調整することによりしきい値電圧を調整する場合、しきい値電圧を低くするためには、チャネルドープ濃度が低くされる。この場合、前述の非特許文献4に示されるように、ドーパント量が低減され、応じて、しきい値電圧のばらつきが抑制され、動作マージンの低下を抑制することができる。
以上のように、この発明の実施の形態4に従えば、中間ノードに接続されるメモリセルトランジスタを、ローVthトランジスタで構成しており、高速読出を行なうことができ、また、さらに、読出安定性を確保しつつ高速読出および高速書込を実現することができる。
なお、この実施の形態4のメモリセルと実施の形態2のワード線構造とが組み合わせられても良い。すなわち、図21および図20に示すメモリセルにおいて、ワード線WLに代えて、書込ワード線WWLおよび読出ワード線RWLが別々に設けられてもよい。また、書込ワード線WWLおよび読出ワード線RWLが別々に設けられる構成の場合、書込ワード線および読出ワード線が並行に配置されてもよく、また、直交するように配置されてもよい。
[実施の形態5]
図22は、この発明の実施の形態5に従うメモリセルの構成を示す図である。図22に示すメモリセルMCは、以下の点で、図20に示すメモリセルと、その構成が異なる。すなわち、ローVthトランジスタNQ15およびNQ18のそれぞれのソースノードが、ロー側電源ノードに代えて、グランドソース線CLおよび/CLに接続される。図22に示すメモリセルMCの他の構成は、図20に示すメモリセルの構成と同じあり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図22は、この発明の実施の形態5に従うメモリセルの構成を示す図である。図22に示すメモリセルMCは、以下の点で、図20に示すメモリセルと、その構成が異なる。すなわち、ローVthトランジスタNQ15およびNQ18のそれぞれのソースノードが、ロー側電源ノードに代えて、グランドソース線CLおよび/CLに接続される。図22に示すメモリセルMCの他の構成は、図20に示すメモリセルの構成と同じあり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
グランドソース線CLおよび/CLの電圧制御は、先の実施の形態3において説明した態様で実施される。
スタンバイ状態時、グランドソース線CLおよび/CLは、フローティング状態またはHレベルに維持される。したがって、ローVthトランジスタが、ビット線BLおよび/BLに接続されていても、ビット線BLおよび/BLからローVthトランジスタNQ14およびNQ15またはNQ17およびNQ18を介して流れるリーク電流は、低減することができ、スタンバイ電流を低減することができる。
また、データ読出時においても、非選択列のメモリセルMCのグランドソース線CLおよび/CLは、Hレベルまたはハイインピーダンス状態に設定されるため、非選択列のメモリセルにおけるリーク線電流を低減することができ、読出時の消費電流を低減することができる。また、書込時においても同様、非選択列のグランドソース線CLおよび/CLは、フローティング状態またはHレベルに駆動されるため、非選択列におけるビット線リーク電流を低減でき、書込時の消費電流を低減することができる。
なお、この図22に示すメモリセルMCの構成においても、実施の形態2と同様、ワード線WLは、書込ワード線WWLおよび読出ワード線RWLが別々に設けられてもよい。この場合、実施の形態2と同様に、書込ワード線WWLおよび読出ワード線RWLは、行方向に並行に配置されてもよく、書込ワード線WWLが、列方向に延在して配置されてもよい。
[変更例]
図23は、この発明の実施の形態5に従うメモリセルの変更例の構成を示す図である。図23に示すメモリセルMCは、以下の点で、図22に示すメモリセルMCと、その構成が異なる。すなわち、中間ノードと記憶ノードの間に配置されるMOSトランジスタNQ13およびNQ16が、それぞれ、ローVthトランジスタで構成される。図23に示すメモリセルMCの他の構成は、図22に示すメモリセルの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図23は、この発明の実施の形態5に従うメモリセルの変更例の構成を示す図である。図23に示すメモリセルMCは、以下の点で、図22に示すメモリセルMCと、その構成が異なる。すなわち、中間ノードと記憶ノードの間に配置されるMOSトランジスタNQ13およびNQ16が、それぞれ、ローVthトランジスタで構成される。図23に示すメモリセルMCの他の構成は、図22に示すメモリセルの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図23に示すメモリセルMCの構成の場合、データ書込時に記憶ノードSNおよび/SNとビット線BLおよび/BLが、ローVthトランジスタを介して電気的に接続される。したがって書込時、ビット線と記憶ノードとの間での書込電流を多く流すことができ、高速の書込を実現することができる。また、図22に示すメモリセルの構成と同様、グランドソース線CLおよび/CLの電圧レベルの動作モードおよび選択列/非選択列に応じた調整により、スタンバイ時、データ読出時およびデータ書込時の消費電流を低減することができる。
以上のように、この発明の実施の形態5に従えば、メモリセルの中間ノードに接続されるMOSトランジスタに対して、ローVthトランジスタを適用し、かつ、中間ノードをドライブするトランジスタのソースノードをグランドソース線に結合している。したがって、低消費電流で高速の読出を、読出安定性を確保して実現することができ、また、さらに、中間ノードに接続される全てのMOSトランジスタを、ローVthトランジスタで構成することにより、データ書込を、低消費電流で高速で行なうことができる。
[実施の形態6]
図24は、この発明の実施の形態6に従うメモリセルの構成を示す図である。この図24に示すメモリセルMCの構成においては、図23に示すローVthトランジスタNQ13、NQ15およびNQ16−NQ18に代えて、DTMOS(Dynamic Threshold Voltage MOS)トランジスタNQ23−NQ25およびNQ26−NQ28が、それぞれ用いられる。この図24に示すメモリセルMCの他の構成は、図23に示すメモリセルの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図24は、この発明の実施の形態6に従うメモリセルの構成を示す図である。この図24に示すメモリセルMCの構成においては、図23に示すローVthトランジスタNQ13、NQ15およびNQ16−NQ18に代えて、DTMOS(Dynamic Threshold Voltage MOS)トランジスタNQ23−NQ25およびNQ26−NQ28が、それぞれ用いられる。この図24に示すメモリセルMCの他の構成は、図23に示すメモリセルの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
DTMOSトランジスタNQ23−NQ25およびNQ26−NQ28は、たとえば、部分空乏型SOI(シリコン・オン・インシュレータ)構造を有し、かつゲートとボディ領域とが電気的に接続される。
図25は、これらのDTMOSトランジスタNQ23−NQ25およびNQ26−NQ28の断面構造を、概略的に示す図である。図25においては、1つのDTMOSトランジスタの断面構造を、代表的に示す。
図25において、DTMOSトランジスタは、半導体基板50と、半導体基板50上の埋込絶縁膜52とを、基体として有する。埋込絶縁膜52上に、N型不純物領域54aおよび54bが、間をおいて形成される。これらの不純物領域54aおよび54bの間に、P型不純物領域56が形成される。P型不純物領域56上に、図示しないゲート絶縁膜を介してゲート電極58が形成される。P型不純物領域56が、ボディ領域であり、ゲート電極58と電気的に接続される。
N型不純物領域54aおよび54bのそれぞれの外周に、素子分離利用の絶縁膜59aおよび59bが、形成される。素子分離用の絶縁膜59aおよび59bと埋込絶縁膜52により、各DTMOSトランジスタは、他のDTMOSトランジスタと分離され、ボディ領域56の電位を、個々に制御することができる。
図26は、図25に示すDTMOSトランジスタの平面レイアウトを、概略的に示す図である。図26において、N型不純物領域54aおよび54bが、ゲート電極58に関して対向して配置される。これらのN型不純物領域54aおよび54bの一端側に、ボディ領域コンタクトのための高濃度P型不純物領域60が形成される。この高濃度P型不純物領域60は、ゲート電極58下部に形成されるP型不純物領域56と電気的に接続される。ゲート電極58は、コンタクト62により、高濃度P型不純物領域60と電気的に接続される。これにより、ゲート電極58と図25に示すP型不純物領域56とが、高濃度P型不純物領域60を介して電気的に接続される。
DTMOSトランジスタにおいては、ゲート電極58の電圧が、Hレベルに上昇する場合、P型不純物領域56も同様、Hレベルに駆動される。したがって、MOSトランジスタのバックゲートが、順方向にバイアスされ、しきい値電圧Vthが低くなり、電流駆動力を大きくすることができる。オフ状態時においては、ゲート電極58およびボディ領域(P型不純物領域)56は、Lレベルへ駆動される。このときには、ボディ領域(P型不純物領域)56のバイアスは、オン状態のときに比べて深くなり、しきい値電圧の絶対値が大きくなり、リーク電流が抑制される。
したがって、図25および図26に示されるような、ボディ領域の電圧レベルが設定可能な部分空乏型SOI構造のトランジスタを用いて、DTMOSトランジスタを実現することにより、導通時に電流駆動力が大きくされたMOSトランジスタを得ることができる。したがって、この図24に示すメモリセルMCにおいて、ローVthトランジスタを用いた場合と同様、高速読出および書込マージンの改善を実現することができる。
なお、DTMOSトランジスタの場合、P型不純物領域56とN型不純物54aおよび54bが順方向にバイアスされたときに、それらの間のPN接合が導通するのを防止する必要がある。したがって、ゲート電極58へ与えられるハイ側電源電圧VDHおよびワード線WL上の電圧は、PN接合の順方向降下電圧(ビルトイン電圧)よりも低くする必要がある。これにより、電源電圧が、例えば0.8V程度の超低電源電圧環境下においても、安定に動作するメモリセルを実現することができる。
なお、このメモリセルMCのインバータラッチを構成するMOSトランジスタPQ1、PQ2、NQ1およびNQ2は、バルクトランジスタで構成されてもよく、また、SOI構造のトランジスタで構成されてもよい。データアクセス部のトランジスタNQ23−NQ25およびNQ26−NQ28を形成する領域に、埋込絶縁膜を形成し、その表面にDTMOSトランジスタを形成することにより、バルクトランジスタ形成領域とSOI構造トランジスタ形成領域とを、別々に設けてもよい。
また、DTMOSトランジスタに代えて、B−DTMOSFET(Bulk Dynamic Threshold Voltage MOS トランジスタ)が用いられてもよい。このB−DTMOSFETにおいては、基板領域に、深いウェル領域と浅いウェル領域とを形成する。浅いウェル領域を、個々のトランジスタごとに、深いトレンチ分離により分離して、バック−ゲート領域(ボディ領域)として利用する。このB−DTMOSFETを利用する場合、バルクトランジスタを用いて、メモリセルトランジスタおよび周辺回路のトランジスタを形成することができる(SOI構造のトランジスタを形成する必要がなく、埋め込み絶縁膜を形成する必要がない)。
また、ゲート電極とバックゲートとが電気的に接続される他の構成のMOSトランジスタが用いられてもよい。
また、この実施の形態6においても、ワード線WLに代えて、実施の形態2と同様、書込ワード線および読出ワード線が別々に設けられても良い。また、グランドソース線CLおよび/CLに代えて、MOSトランジスタNQ25およびNQ28のソースノードが、ロー側電源ノードに接続されてもよい。
以上のように、この発明の実施の形態6に従えば、中間ノードに接続されるMOSトランジスタとして、バックゲートとコントロールゲートとが相互接続されるMOSトランジスタを利用している。したがって、低しきい値電圧のMOSトランジスタを用いて、ビット線との間で電流を流すことができる。これにより、高速の読出が可能となり、また、高速の書込および書込マージンの改善を実現することができる。
[実施の形態7]
図27は、この発明の実施の形態7に従う半導体記憶装置の全体の構成を概略的に示す図である。図27において、メモリセルアレイ1において、メモリセルMCが行列状に配列され、メモリセル各行に対応してワード線WL0−WLnが配置される。これらのワード線WL0−WLnは、先の実施の形態2に示すように、読出ワード線RWLおよび書込ワード線WWLで構成されてもよい。
図27は、この発明の実施の形態7に従う半導体記憶装置の全体の構成を概略的に示す図である。図27において、メモリセルアレイ1において、メモリセルMCが行列状に配列され、メモリセル各行に対応してワード線WL0−WLnが配置される。これらのワード線WL0−WLnは、先の実施の形態2に示すように、読出ワード線RWLおよび書込ワード線WWLで構成されてもよい。
ワード線WL0−WLnは、行選択駆動回路70により選択状態へ駆動される。この行選択駆動回路70は、実施の形態2に示すように、読出ワード線選択回路および書込ワード線選択回路を含んでもよい。この行選択駆動回路70の動作態様は、ワード線の構成に応じて、実施の形態1から実施の形態3のいずれかにおいて示したものと同様である。
メモリセルMCの構成は、実施の形態1から実施の形態6において説明したメモリセルMCの構成のいずれかである。
メモリセル列それぞれに対応してビット線BL0,/BL0−BLn,/BLnが配置される。メモリセルMCに対しては、各列ごとに、セル電源線PVL0−PVLnにより、ハイ側電源電圧およびロー側電源電圧(およびバックゲート電圧)が供給される。セル電源線PVL0−PVLnの電圧が、動作モードに応じてセル電源制御ユニット72により制御される。
セル電源制御ユニット72は、ビット線対BL0,/BL0、…、BLn,/BLnそれぞれに対応して設けられる書込補助回路PCK0−PCKnを含む。これらの書込補助回路PCK0−PCKnは、それぞれ列単位で、書込列のセル電源電圧を、書込時に、書込マージンが増大するように調整する。一例として、書込補助回路PCK0−PCKnは、対応のビット線対BL0,/BL0、…、BLn,/BLnの電圧レベルに従って対応のセル電源線PVL0−PVLnへのセル電源電圧の供給を遮断してフローティング状態に設定するか、または別の電圧レベルに設定する。これらのセル電源線PVL0−PVLnは、また、メモリセルのラッチを構成するMOSトランジスタに対して、バックゲート電圧をも伝達する。
書込補助回路PCK0−PCKnにより、データ書込時、選択列において、ハイ側電源電圧とロー側電源電圧の差が小さくなるようにその電圧レベルを調整し、スタティック・ノイズ・マージンSNMを低下させ、書込マージンを増加させる。読出時においては、書込補助回路PCK0−PCKnは、セル電源線PVL0−PVLnの電圧レベルを、スタンバイ時と同様の電圧レベルに、設定する。ビット線対BL0,/BL0−BLn,/BLnそれぞれに対応して書込補助回路PCK0−PCKnを設けることにより、選択列においてのみ書込マージンを改善することができ、また、書込動作を高速化することができる。読出時においては、4個の追加のMOSトランジスタにより、読出マージンは、十分に確保される。
なお、この図27に示す半導体記憶装置の構成において、メモリセルMC列毎にグランドソース線CLおよび/CLが設けられる場合、グランドソース線に対応してグランドソース線駆動回路が設けられる。
以上のように、この発明の実施の形態7に従えば、メモリセル列ごとに書込補助回路を設け、セル電源線の電圧を、書込時に調整している。従って、書込マージンがさらに改善される。
[実施の形態8]
図28は、この発明の実施の形態8に従うメモリセルMMCの構成を示す図である。このメモリセルMMCは、2ポートメモリセルであり、ポートAおよびポートBから並行してアクセスすることができる。メモリセルMMCは、ポートAアクセス用に、記憶ノードSNおよびビット線BLAの間に直列に接続されるNチャネルMOSトランジスタNQ3aおよびNQ4aと、記憶ノード/SNとビット線/BLAの間に直列に接続されるMOSトランジスタNQ6aおよびNQ7aを含む。これらのMOSトランジスタNQ3a、NQ4a、NQ6a、およびNQ7aのゲートは共通に、ポートAワード線WLAに接続される。
図28は、この発明の実施の形態8に従うメモリセルMMCの構成を示す図である。このメモリセルMMCは、2ポートメモリセルであり、ポートAおよびポートBから並行してアクセスすることができる。メモリセルMMCは、ポートAアクセス用に、記憶ノードSNおよびビット線BLAの間に直列に接続されるNチャネルMOSトランジスタNQ3aおよびNQ4aと、記憶ノード/SNとビット線/BLAの間に直列に接続されるMOSトランジスタNQ6aおよびNQ7aを含む。これらのMOSトランジスタNQ3a、NQ4a、NQ6a、およびNQ7aのゲートは共通に、ポートAワード線WLAに接続される。
ポートBからのアクセスのために、記憶ノードSNとビット線BLBの間に直列にMOSトランジスタNQ3bおよびNQ4bが接続され、また、記憶ノード/SNとビット線/BLBの間に、MOSトランジスタNQ6bおよびNQ7bが直列に接続される。これらのMOSトランジスタNQ4b、NQ3b、NQ6bおよびNQ7bのゲートは、共通に、ポートBワード線WLBに接続される。中間ノードMN,/MNは、ポートAおよびポートBに共通に設けられ、それぞれ、NチャネルMOSトランジスタNQ5およびNQ8を介して、ロー側電源ノードVDLに電気的に接続される。
ポートAからのアクセス時には、ポートAワード線WLAが選択状態へ駆動されて、記憶ノードSNおよび/SNが、ビット線BLAおよび/BLAに電気的に接続される。この場合、実施の形態1の場合と同様に、ポートAからのデータの書込または読出が行なわれる。同様、ポートBからのアクセス時には、ポートBワード線WLBが選択状態へ駆動され、MOSトランジスタNQ4b、NQ3b、NQ6bおよびNQ7bにより、記憶ノードSNおよび/SNが、それぞれ、ビット線BLBおよび/BLBに電気的に接続される。これにより、ビット線BLBおよび/BLBを介してデータの書込/読出を行なうことにより、ポートBからのアクセスが行なわれる。
同一アドレスのメモリセルに対して読出アクセスが同時に行なわれた場合、記憶ノードSNが、ビット線BLAおよびBLBに電気的に接続され、また、記憶ノード/SNが、ビット線/BLAおよび/BLBに電気的に接続される。この場合、中間ノードMNに、MOSトランジスタNQ4aおよびNQ4bの並列オン抵抗が接続される。従って、記憶ノード/SNがHレベルのときに、中間ノードMNは、その電圧レベルが、実施の形態1に比べて高い電圧レベル、たとえば0.6V程度にまで上昇する(実施の形態1の場合のトランジスタのオン抵抗を用いた場合)。また、この場合、MOSトランジスタNQ3aおよびNQ3bの並列オン抵抗が記憶ノードSNに接続されるため、記憶ノードSNの電圧レベルは、0.2Vから0.3V程度にまで上昇する。しかしながら、この場合においても、この記憶ノードの電圧レベルは、MOSトランジスタNQ1、NQ2およびPQ1およびPQ2のしきい値電圧の絶対値Vthよりも低い電圧レベルであり、記憶ノードSNおよび/SNにおいては、安定にデータが保持される。
データ書込とデータ読出が、同一メモリセルに対して行なわれる場合には、データ読出を行なった後に、データ書込を行なう。同一メモリセルへの同時書込アクセスは禁止され、この場合、予め定められた優先順位に従って、アクセス順序が設定される。
図28に示すような2ポートメモリセルMMCを用いると、読出の安定性を保持して高速アクセスを行なうことのできる2ポートメモリを実現することができる。
図29は、図28に示すメモリセルを含む半導体記憶装置の全体の構成を概略的に示す図である。メモリセルアレイ80において、図28に示す2ポートメモリセルMMCが、行列状に配列される。各メモリセル列に対応して、ポートAビット線BLA,/BLAおよびポートBビット線BLB,/BLBが配設される。各メモリセル行に対応して、ポートAワード線WLAおよびポートBワード線WLBが配設される。
メモリセルアレイ80に対し、ポートA行選択駆動回路82aおよびポートA列選択回路84aが設けられる。ポートA行選択駆動回路82aは、ポートA主制御回路86aからの制御に従って、メモリセルアレイ80におけるポートAワード線を選択状態へ駆動する。ポートA列選択回路84aも、ポートA主制御回路86aからの制御信号に従ってメモリセルアレイ80のポートAビット線BLA,/BLAを選択する。
このポートA列選択回路84aに対し、ポートA書込/読出回路88aが設けられ、ポートA行選択駆動回路82aおよびポートA列選択回路84aにより選択されたメモリセルに対するデータの書込/読出が、行なわれる。ポートA主制御回路86aへは、ポートAからのチップイネーブル信号CEa、ライトイネーブル信号WEaおよびアドレス信号ADaが与えられる。
同様、ポートBについても、ポートB行選択駆動回路32b、ポートB列選択回路84b、ポートB主制御回路86bおよびポートB書込/読出回路88bが設けられる。
この図29においては、同一メモリセルに対してアクセスが競合する場合の仲裁を行なう調停回路は、示していない。
なお、この図28に示す2ポートメモリセルMMCにおいても、ポートAワード線WLAが、書込ワード線WWLAおよび読出ワード線RWLAにより構成され、また、ポートBワード線WLBが、書込ワード線WWLBおよび読出ワード線RWLBで構成されてもよい。
また、中間ノードMNおよび/MNを駆動するMOSトランジスタNQ5およびNQ8のソースノードは、ロー側電源ノードでなく、先の実施の形態2におけるようにグランドソース線CLおよび/CLに接続されてもよい。同一列でかつ異なる行のメモリセルが並行してアクセスされる場合、書込および読出の同時アクセスは禁止され、書込または読出の一方が行なわれるため、グランドソース線CLおよび/CLが、ポートAおよびポートBに共通に用いられても、問題は生じない。
以上のように、この発明の実施の形態8に従えば、2ポートメモリにおいて、メモリセルMMCにおいて、中間ノードを駆動するMOSトランジスタNQ5およびNQ8を、2つのポートに共通に設けており、素子数を増大させることなく、高速アクセスを行なうことのできる、読出マージンが改善された2ポートメモリセルを実現することができる。
[実施の形態9]
図30は、この発明の実施の形態9に従うメモリセルMCの平面レイアウトを示す図である。図30においては、メモリセルMCの活性領域およびゲート電極配線のレイアウトを示す。図30に示すメモリセルMCの平面レイアウトが、行方向および列方向に鏡映対称に繰返し配置される。
図30は、この発明の実施の形態9に従うメモリセルMCの平面レイアウトを示す図である。図30においては、メモリセルMCの活性領域およびゲート電極配線のレイアウトを示す。図30に示すメモリセルMCの平面レイアウトが、行方向および列方向に鏡映対称に繰返し配置される。
図30において、中央部のNウェルNWに、メモリセルの負荷トランジスタを構成するPチャネルMOSトランジスタPQ1およびPQ2が形成される。NウェルNWの一方側に配置されるPウェルPWa内に、記憶ノードSNとビット線BLとの間でデータを転送するためのNチャネルMOSトランジスタNQ1およびNQ3−NQ5が形成される。NウェルNWに関してPウェルPWaと対向して配置されるPウェルPWb内に、記憶ノード/SNとビット線/BLとの間でデータを転送するためのNチャネルMOSトランジスタNQ2、NQ6−NQ8が形成される。
これらのNウェルNWならびにPウェルPWaおよびPWbは、Y方向に沿って連続的に延在して配置される。すなわち、NウェルNWならびにPウェルPWaおよびPWbは、1列に整列して配置されるメモリセルに共通に形成される。PウェルPWaおよびPWbは、それぞれ、X方向に沿って隣接するメモリセルのNチャネルMOSトランジスタ形成領域と共有される。
PウェルPWaにおいて、活性領域90aおよび90bが間をおいて形成される。活性領域90aは、Y方向に沿って連続的に延在して配置される。一方、活性領域90bは、図のY方向の上側において隣接するメモリセルに共有されるように、Y方向に沿って延在して配置される。活性領域90aにおいて、それぞれ、間をおいてコンタクト94b、94cおよび94dが形成され、活性領域90aに対する電気的接続を形成する領域が設けられる。メモリセルMCの境界領域に配置されるコンタクト94bおよび94dが、Y方向に隣接するメモリセルにより共有される。活性領域90bにおいても、間をおいて、コンタクト94e、94fおよび94gが形成される。
活性領域90aおよび90bを横切るようにX方向に沿ってゲート電極配線92aおよび92bがそれぞれ間をおいて形成される。活性領域90aおよびゲート電極配線92aにより、中間ノードMNとビット線BLとの間のNチャネルMOSトランジスタNQ5が形成され、ゲート電極配線92aと活性領域90bとにより、記憶ノードとロー側電源ノードとの間のNチャネルMOSトランジスタNQ1が形成され、ゲート電極配線92bと活性領域90bとにより、記憶ノードSNと中間ノードMNとの間のNチャネルMOSトランジスタNQ3が形成される。ゲート電極配線92bは、X方向において隣接するメモリセルのPウェル領域においても延在するように配置される。ゲート電極配線92bには、メモリセル境界領域において、上層配線との接続用のコンタクト94aが形成される。このコンタクト94aは、隣接メモリセルと共有される。
NウェルNWにおいて、活性領域90cおよび90dがY方向について位置をずらせてかつX方向において間を置いて配置される。活性領域90cと交差するようにゲート電極配線92aがX方向に延在して配置される。このゲート電極配線92aの終端部に、コンタクト94jが形成される。コンタクト94jは、上層の金属配線との電気的接続を取るために設けられる。活性領域90cにおいて、ゲート電極配線92aに関して対向してコンタクト94hおよび94iが形成される。これらのコンタクト94hおよび94iは、活性領域90cに対する電気的接続を形成するために設けられる。
活性領域90dに対してX方向に横切るようにゲート電極配線92cが配置される。このゲート電極配線92cには、Y方向に沿って活性領域90cとほぼ整列するようにコンタクト94kが形成される。このコンタクト94kは、上層の金属配線との電気的接続を取るために設けられる。活性領域90dにおいてこのゲート電極配線92cに関して対向してコンタクト94lおよび94mが形成される。これらのコンタクト94lおよび94mは、活性領域90dに対する電気的接続を取るために形成される。
活性領域90cとゲート電極配線92aとにより、負荷トランジスタを構成するPチャネルMOSトランジスタPQ1が形成される。活性領域90dとゲート電極配線92cにより、負荷トランジスタを構成するPチャネルMOSトランジスタPQ2が形成される。
メモリセルの境界領域に形成されるコンタクト94hおよび94mは、それぞれ、Y方向において隣接するメモリセルにより共有される。
PウェルPWbにおいて、活性領域90eおよび90fが間をおいて形成される。活性領域90eは、Y方向において隣接する2つのメモリセルの領域に延在するように配置される。一方、活性領域90fは、Y方向に沿って連続的に延在して、Y方向において整列するメモリセルに共有されるように配置される。
活性領域90eにおいて、間をおいてコンタクト94n、94oおよび94pが形成され、活性領域90eに対する電気的接続が形成される。活性領域90fにおいて、コンタクト94q、94rおよび94sが間をおいて形成される。これらの活性領域90aおよび90fを横切るように、ゲート電極配線92dが形成される。ゲート電極配線92cは、NウェルNWからさらに、これらの活性領域90eおよび90fを横切るように延在して配置される。ゲート電極配線92dには、メモリセル境界部においてコンタクト94tが設けられる。ゲート電極配線92dは、X方向において隣接するメモリセルのPウェル領域にまで延在して配置され、コンタクト94tは、隣接メモリセル間で共有される。
活性領域90eとゲート電極配線92dにより、記憶ノード/SNと中間ノード/MNとの間のNチャネルMOSトランジスタNQ6が形成され、ゲート電極配線92cと活性領域90eとにより、記憶ノード/SNとロー側電源ノードとの間のNチャネルMOSトランジスタNQ2が形成される。活性領域90fとゲート電極配線92dとにより、中間ノード/MNとビット線/BLとの間のNチャネルMOSトランジスタNQ7が形成される。活性領域90fとゲート電極配線92cにより、中間ノード/MNをドライブするNチャネルMOSトランジスタNQ8が形成される。
図30に示されるように、活性領域およびゲート電極配線は、全て直線的に配置、配線される。従って、配線レイアウトが容易となり、また、露光工程時のパターンずれなどを抑制することができる。また、メモリセルのレイアウトが、中央のNウェルNWの中心に関して点対称な配置であり、ビット線BLおよび/BLに対する内部ノードの負荷を、等しくすることができる。
また、これらのウェル領域NW、PWaおよびPWbの境界領域は、互いに平行であり、各ウェル領域は、Y方向に沿って連続的に延在するように配置している。したがって、ウェル領域のレイアウトが容易となり、また、メモリセルのNチャネルMOSトランジスタNQ1−NQ8およびPチャネルMOSトランジスタPQ1およびPQ2を、ウェル領域PWa、PwbおよびNW各々に容易に配置することができる。また、トランジスタのゲート電極が、これらのウェル領域PWa、PWbおよびNWのY方向に延在する境界領域に対して直交する方向に直線的に配置される。従って、Y方向についてトランジスタのゲートのピッチを小さくすることができ、メモリセルのレイアウト面積を低減することができる。特に、メモリセルMCは、Y方向についての長さが、X方向についての長さよりも短くされている。従って、Y方向に沿って高密度でメモリセルを配置することができ、また、メモリセル内においてX方向に沿って余裕を持って、トランジスタおよび内部配線を配置配線をすることができる。
図31は、図30に示す平面レイアウトの電気的等価回路を概略的に示す図である。図31においては、図30に示すレイアウトと対応する部分には、同一参照番号を付し、適宜詳細説明は、省略する。
図31において、PウェルPWaにおいて、NチャネルMOSトランジスタNQ5およびNQ4が、コンタクト94cを共有するように配置され、このコンタクト形成領域(活性領域)において接続される。また、NチャネルMOSトランジスタNQ3およびNQ1が、コンタクト94fを共有するように配置され、このコンタクト形成領域(活性領域)において接続される。
MOSトランジスタNQ4およびNQ3が、ゲート電極配線92bを共有する。ゲート電極配線92bにおいて、隣接メモリセルと共有されるコンタクト94aが設けられる。ゲート電極配線92aは、NチャネルMOSトランジスタNQ5、NQ1およびPQ1により共有され、これらのMOSトランジスタのゲート電極を形成する。
PウェルPWbにおいて、MOSトランジスタNQ6およびNQ2が、コンタクト94oを共有するように配置され、このコンタクト形成領域(活性領域内の不純物領域)において接続される。NチャネルMOSトランジスタNQ7およびNQ8が、コンタクト94rを共有するように配置され、このコンタクト形成領域(活性領域内の不純物領域)において接続される。MOSトランジスタNQ6およびNQ7に共通に、ゲート電極配線92dが設けられ、これらのMOSトランジスタNQ6およびNQ7のゲート電極が形成される。また、ゲート電極配線92cが、NチャネルMOSトランジスタNQ2、NQ8およびPチャネルMOSトランジスタPQ2に共通に配設され、これらのゲート電極を形成する。
NウェルNWにおいては、MOSトランジスタPQ1およびPQ2が、配置され、これらのトランジスタに対しては、ゲート電極配線92aおよび92cが配設されて、それぞれのゲート電極が形成される。
この図31に示すように、NウェルNWの両側のPウェルPWaおよびPWbを配置することにより、メモリセルが10個のトランジスタで構成される場合においても、PチャネルMOSトランジスタおよびNチャネルMOSトランジスタを、効率的に高密度で配置することができる。
図32は、図30に示すメモリセルのレイアウトの上層の第1層金属配線のレイアウトを示す図である。図32においては、図30に示すコンタクトを併せて示す。
図32において、コンタクト94aに対して、第1層金属配線100aがY方向に延びる矩形形状に形成される。この第1層金属配線100aは、後に形成されるワード線との接続を取るための中間層として配置される。第1層金属配線100aにおいて、コンタクト94aに整列して、上層の第2層金属配線との電気的接続のためのビア102aが形成される。
コンタクト94bおよび94eが、第1層金属配線100bにより接続される。この第1層金属配線100bは、ビア102cを介して上層の第2層金属配線に形成され、ロー側電源電圧VDL(VSS)を伝達する。
コンタクト94cおよび94gが、滑り台形状の第1層金属配線100cにより相互接続される。この第1層金属配線100cにより、中間ノードMNが形成される。
コンタクト94dに対し、第1層金属配線100dが、中間層として、矩形形状に形成される。第1層金属配線100dは、ビア102bを介して上層の第2層金属配線に接続される。この第1層金属配線100dにより、ビット線BLとの電気的接続を取る領域が、形成される。
コンタクト94f、94iおよび94kが、逆L字形状の第1層金属配線100eにより電気的に接続される。第1層金属配線100eにより、記憶ノードSNが形成される。コンタクト94hに対し、X方向に長い矩形形状に第1層金属配線100fが形成される。この第1層金属配線100fに対して、コンタクト94hと整列するようにビア102dが形成され、このビア102dを介して、上層のハイ側電源電圧VDD(VDH)を伝達する金属配線に接続される。
コンタクト94j、94lおよび94oが、L字形状の第1層金属配線100eにより電気的に接続される。この第1層金属配線100gにより、記憶ノード/SNが形成される。
コンタクト94mに対し、X方向に長い矩形形状の第1層金属配線100hが形成される。この第1層金属配線100hは、中間層であり、ビア102eを介して上層のハイ側電源電圧VDD(VDH)を伝達する第2層金属配線に接続される。
コンタクト94nおよび94rが、滑り台形状の第1層金属配線100iにより、電気的に接続される。この第1層金属配線100iにより、中間ノード/MNが形成される。第1層金属配線100cおよび100iを滑り台形状に配置して、中間ノードMNおよび/MNを形成することにより、通常の6個のMOSトランジスタで構成されるフルCMOSセル(6Tセル)のレイアウトを利用して、各Pウェルにおいて、さらに2個のMOSトランジスタを配置することができる。
コンタクト94pおよび94sが、第1層金属配線100jにより相互接続される。この第1層金属配線100jは、ビア102fを介して図示しない上層のロー側電源電圧VSS(VDL)を伝達する第2層金属配線に電気的に接続される。
コンタクト94qに対し、Y方向に長い矩形形状の第1層金属配線100kが、中間層として形成される。この第1層金属配線100kは、ビア102gを介して、第2層金属配線に接続され、補のビット線/BLとの接続領域を形成する。
コンタクト94tに対し、Y方向に長い第1層金属配線100lが、中間層として形成される。この第1層金属配線100lは、ビア102hを介して上層のワード線を構成する金属配線に接続される。
この図32に示す配線レイアウトにおいても、配線は、直線的に配置され、また、メモリセルの中心に関して点対称に配置される。
図33は、図32に示す平面レイアウトの電気的等価回路を示す図である。図33においても、図32に示すビアおよびコンタクトと対応する部分には、同一参照番号を付し、その詳細説明は、適宜省略する。
MOSトランジスタNQ1およびNQ5が、第1層金属配線100bより、それらのソースノードが相互接続される。MOSトランジスタNQ5およびNQ4の接続ノード(コンタクト94c)とMOSトランジスタNQ3の第1導通ノード(コンタクト94g)が、第1層金属配線100cにより電気的に接続され、中間ノードMNが形成される。MOSトランジスタNQ1およびNQ3の間の接続ノード、MOSトランジスタPQ1のドレインノードおよびMOSトランジスタPQ2のゲートが、第1層金属配線100eにより接続され、記憶ノードSNが形成される。
ゲート電極配線92aが、コンタクト94jを介して第1層金属配線100gに接続される。この第1層金属配線100gにより、MOSトランジスタNQ5、NQ1およびPQ1のゲートが、MOSトランジスタNQ6およびNQ2の間の接続ノードに接続され、かつMOSトランジスタPQ2のドレインノードに電気的に接続される。この第1層金属配線100gにより、記憶ノード/SNが形成される。
MOSトランジスタNQ6の第1導通ノードが、第1層金属配線100iを介して、MOSトランジスタNQ7およびNQ8の接続ノード(コンタクト94r)に接続され、中間ノード/MNが形成される。MOSトランジスタNQ2およびNQ8のソースノード(コンタクト94pおよび94s)は、第1層金属配線102fにより電気的に接続される。
この図32に示す第1層金属配線により、メモリセルMCの内部配線が、形成される。なお、図32に示すレイアウトにおいて、メモリセルMCの境界領域(一点鎖線で示す)に配置される第1層金属配線およびビアは、隣接するメモリセルにより共有される。
図34は、図32に示す配線レイアウトの上層の第2層および第3層金属配線のレイアウトを示す図である。図34においては、図32に示すビアを併せて示す。
図34において、Y方向に沿って連続的に延在するようにかつ互いに間をおいて第2層金属配線110b−110hが配置される。X方向についてのメモリセルMCの境界領域において、メモリセルMC内においてのみY方向に延在するように第1層金属配線110aおよび110iが、それぞれ、配置される。
第2層金属配線110bは、ビア102bにより下層の中間層の第1層金属配線(100e)に接続され、ビット線BLを構成する。第2層金属配線110cは、ビア102cを介して下層の第1層金属配線(100b)に接続され、ロー側電源電圧VSS(VDL)を伝達するロー側電源線を構成する。第2層金属配線110eは、2つのMOSトランジスタPQ1およびPQ2にハイ側電源電圧VDDを伝達する電源線を構成し、コンタクト102dおよび102eを介して下層の第1層金属配線(100f、100h)に電気的に接続される。第2層金属配線110gは、コンタクト102fを介して下層の第1層金属配線(100j)に電気的に接続され、ロー側電源電圧VSS(VDL)を伝達するロー側電源線を構成する。第2層金属配線110hは、コンタクト102gを介して下層の第1層金属配線(100k)に電気的に接続され、ビット線/BLを構成する。
第2層金属配線110dおよび110fは通過配線であり、配線パターンの規則性を維持し、また、ロー側電源線(第2層金属配線110c,110g)とハイ側電源電圧を供給する第2層金属配線110eとの間のシールド層として利用される。
これらの第2層金属配線110a−110iと交差するように、X方向に沿って連続的に延在して第3層金属配線114が配置される。この第3層金属配線114は、ビア112aを介して第2層金属配線110aおよび110iに電気的に接続される。第2層金属配線110aおよび110iは、それぞれ、ビア102aおよび102hを介して下層の第1層金属配線(100a,100l)に電気的に接続され、記憶ノードとビット線との間に接続されるMOSトランジスタのゲート電極に、接続される。この第3層金属配線114により、ワード線WLが構成される。
図35は、図30に示す配線の配置完了後のメモリセルの電気的等価回路を示す図である。図35において、ワード線WLを構成する第3層金属配線114が、MOSトランジスタNQ3およびNQ4、NQ2およびNQ8のゲート電極に接続される。MOSトランジスタNQ5およびNQ1のソースノードが、第2層金属配線110cに電気的に接続され、ロー側電源電圧VDL(VSS)を受ける。MOSトランジスタPQ1およびPQ2のソースノードが、第2層金属配線110aに電気的に接続され、ハイ側電源電圧VDD(VDH)を受ける。MOSトランジスタNQ2およびNQ8のソースノードが、第2層金属配線110gに電気的に接続され、ロー側電源電圧VDLを受ける。
MOSトランジスタNQ4が、ビア102bを介してビット線BLを構成する第2層金属配線110bに接続され、MOSトランジスタNQ7が、ビア102gを介して補のビット線/BLを構成する第2層金属配線110hに電気的に接続される。
MOSトランジスタNQ3、NQ4、NQ6およびNQ7のゲートが、第3層金属配線114に接続され、ワード線WL上の行選択信号を受ける。
記憶ノードSNが2つのMOSトランジスタNQ3およびNQ4を介してビット線BLに接続され、また記憶ノード/SNが2つのMOSトランジスタNQ6およびNQ7を介して補のビット線/BLに電気的に接続される。また、記憶ノードおよび中間ノードをそれぞれドライブするドライブトランジスタNQ1およびNQ5が、ロー側電源線に対して並列に接続される、また、ドライブ用MOSトランジスタNQ2およびNQ8が、ロー側電源線VDLに対して並列に接続される。
Nウェルの両側にPウェルを形成し、各PウェルにNチャネルMOSトランジスタを配置することにより、効率的にMOSトランジスタを配置することができる。また、メモリセルMC内において、その中央部に関して鏡映対称に、活性領域および配線を配置するだけである。従って、パターン(配線および活性領域のレイアウト)を簡略化することができ、効率的にMOSトランジスタを配置することができる。また、この対称的かつ直線的なレイアウトにより、正確にパターニングすることができ、パターンのばらつきによる素子特性のばらつきを、低減することができる。
[変更例]
グランドソース線CLおよび/CLを配置する場合には、例えば以下の構成を利用することができる。すなわち、図34に示す第2層金属配線110cおよび110gを、グランドソース線CLおよび/CLとして利用し、通過配線110dおよび110fをロー側電源線として利用する。また、これに代えて、例えば、ビット線およびグランドソース線を第2層金属配線で構成し、ロー側電源線およびハイ側電源線を、第4層金属配線で構成するように、ビット線およびグランドソース線とロー側およびハイ側電源線とを、異なる配線層の配線で構成することも考えられる。このグランドソース線を利用するメモリセルの具体的配置例について、以下に図面を参照して説明する。
グランドソース線CLおよび/CLを配置する場合には、例えば以下の構成を利用することができる。すなわち、図34に示す第2層金属配線110cおよび110gを、グランドソース線CLおよび/CLとして利用し、通過配線110dおよび110fをロー側電源線として利用する。また、これに代えて、例えば、ビット線およびグランドソース線を第2層金属配線で構成し、ロー側電源線およびハイ側電源線を、第4層金属配線で構成するように、ビット線およびグランドソース線とロー側およびハイ側電源線とを、異なる配線層の配線で構成することも考えられる。このグランドソース線を利用するメモリセルの具体的配置例について、以下に図面を参照して説明する。
図36は、この発明の実施の形態9の変更例のメモリセルの平面レイアウトを概略的に示す図である。図36においては、第1層金属配線のレイアウトを示す。メモリセルのトランジスタを構成する活性領域およびポリシリコンゲート電極配線のレイアウトは、図30に示す平面レイアウトと同じである。活性領域が、中央のNウェルNWおよびその両側のPウェルPWaおよびPWbに形成される。
図36に示すメモリセルMCの平面レイアウトは、以下の点で、図32に示すメモリセルMCの平面レイアウトと異なる。すなわち、図32に示すメモリセルMCのY方向についての境界領域に配置されてロー側電源電圧(接地電圧)VSSを伝達する配線の中間層の第1層金属配線100bが、コンタクト94bに対する第1層金属配線100baと、コンタクト94eに対する第1層金属配線100bbとに分離される。第1層金属配線100baは、グランドソース線CLに対する中間配線であり、第1層金属配線100bbは、接地電圧VSSに対する中間配線である。これらの第1層金属配線100baおよび100bbに対しては、それぞれ、上層配線との接続のためにビア102caおよび102cbが設けられる。
また、記憶ノード/SNに隣接する部分において、図32に示すロー側電源電圧(接地電圧)VSSを伝達する配線に対する中間配線となる第1層金属配線100jが、100jaおよび100jbに分離される。第1層金属配線102jaが、グランドソース線/SLに対する中間配線であり、第1層金属配線100jbが、ロー側電源電圧VSSに対する中間配線である。これらの第1層金属配線100jaおよび100jbに対しては、上層配線との接続のために、それぞれビア102faおよび102fbが設けられる。
この図36に示すメモリセルMCの平面レイアウトの他の配置は、図32に示すメモリセルMCの平面レイアウトと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
この図36に示すように、第1層金属配線100fa、100fbを互いに分離して設け、また第1層金属配線100ja、100jbを互いに分離して設けることにより、グランドソース線CL、/CLとロー側電源線VSSとを別々に配置して、グランドソース線の電圧を、ロー側電源電圧と独立に、各列ごとに調整することが可能となる。
図37は、図36に示す第1層金属配線の配置後のトランジスタの電気的接続を示す図である。この図37に示すトランジスタの電気的接続は、以下の点で、図33に示すメモリセルの電気的接続と異なる。すなわち、NチャネルMOSトランジスタNQ5のソースノードは、第1層金属配線100baに接続される。この第1層金属配線100baに、ビア102caが設けられ、最終的にグランドソース線CLに接続される。NチャネルMOSトランジスタNQ1のソースは、第1層金属配線100bbに接続され、この第1層金属配線100bbに、ビア102cbが設けられる。これらの第1層金属配線100baおよび100bbがそれぞれ互いに分離されており、ビア102caおよび100cbを介してそれぞれ異なる上層の配線CLおよびVSSに接続可能とされる。
また、NチャネルMOSトランジスタNQ8およびNQ2は、それぞれソースノードが、第1層金属配線100jaおよび100jbに接続される。これらの第1層金属配線100jaおよび100jbは、それぞれビア102fcおよび102faが設けられ、上層のグランドソース線/CLおよびロー側電源電圧線VSSに最終的に電気的に接続される。
この図37に示すように、第1層金属配線100baおよび100bbを別々に分離して設け、また、第1層金属配線100jaおよび100jbをそれぞれ別々に分離して設けることにより、NチャネルMOSトランジスタNQ1およびNQ5のソースノードを分離することが可能となり、また、NチャネルMOSトランジスタNQ2およびNQ8のソースノードを分離することが可能となる。
図37に示すメモリセルのトランジスタの他の電気的接続は、図33に示すトランジスタの接続と同じであり、対応する部分には同一参照符号を付して、その詳細説明は省略する。
図38は、図36に示す配線レイアウトの上層の第2層および第3層金属配線の平面レイアウトを概略的に示す図である。図38に示す平面レイアウトにおいて、Y方向に連続的に延在してかつ互いに間をおいて第2層金属配線110k、110c、110e、110gおよび110lが、設けられる。中央の幅の広い第2層金属配線110eは、それぞれビア102dおよび102eを介して図36に示す第1層金属配線100fおよび100hに接続され、ハイ側電源電圧VDDを伝達する。
第2層金属配線110cおよび110gは、それぞれビア102cbおよび102fbを介して図36に示す第1層金属配線100bbおよび100jbに接続され、ロー側電源電圧VSSを伝達する。
第2層金属配線110kは、一方のメモリセル境界においてX方向に部分的に延在して、ビア102bに接続され、このビア102bを介して図36に示す下層の第1層金属配線100dに電気的に接続される。第2層金属配線110lは、X方向に部分的に突出する部分においてビア102gを介して図36に示す第1層金属配線100kに電気的に接続される。この第2層金属配線110kは、ビット線BLを構成する。また、第2層金属配線110lは、他方のメモリセル境界においてX方向に沿って部分的突出する凸部が設けられ、この凸部領域においてビア102bと点対称な位置に配置されるビア102gと電気的に接続される。第2層金属配線110lは、このビア102gを介して図36に示す第1層金属配線100kに接続され、ビット線/BLを構成する。
さらに、メモリセルMCのX方向についての境界領域において、第2層金属配線110oおよび100pが、それぞれ、ビア102aおよび102hに対応して設けられる。これらの第2層金属配線110oおよび110pは、部分的にX方向に沿って延在する。
また、ビア102caに対し、Y方向に部分的延在する第2層金属配線110mが設けられ、またビア102faに対し、Y方向に部分的に延在する第2層金属配線110nが設けられる。これらの第2層金属配線110mおよび110nは、それぞれ、ビア102caおよび102faを介して図36に示す第1層金属配線100baおよび100jaに電気的に接続される。
これらの第2金属配線110mおよび110nは、それぞれ、第2ビア112cおよび112dを介して、X方向に部分的に延在する第3層金属配線114bおよび114cに接続される。これらの第3層金属配線114bおよび114cは、それぞれ、ほぼビット線BLおよび/BLを構成する第2層金属配線110kおよび110lにまで延在する様に配置される。
さらに、メモリセルMCのY方向についての中央領域においてX方向に沿って連続的に延在して、第3層金属配線114aが設けられる。この第3層金属配線114aは、メモリセルMCの境界領域において、第2ビア112aおよび112bを介して下層の第2層金属配線110oおよび110pにそれぞれ電気的に接続される。この第3層金属配線114aは、ワード線WLを構成する。
第2層金属配線が配置される配線層においては、グランドソース線を配置する配線は、設けられていない。従って、余裕を持ってビット線BL、/BLおよび電源線VSS、VDDを配置することができる。
図39は、図38に示す配線の平面レイアウトの上層の第4層金属配線のレイアウトを概略的に示す図である。図39においては、また、第3層金属配線114a、114b、および114cを、対応の第2ビアとともに示す。
図39において、Y方向に沿って連続的に延在して、第4層金属配線116aおよび116bがそれぞれ配置される。これらの第4層金属配線116aおよび116bは、図38に示す下層のビット線BLおよび/BLを構成する第3層金属配線110kおよび110lと、ほぼ平行に配設される。第4層金属配線116aは、第3ビア115aを介して第3層金属配線114bに電気的に接続される。第4層金属配線116bは、第3ビア115bを介して第3層金属配線114cに電気的に接続される。第4層金属配線116aおよび116bは、それぞれ、グランドソース線CLおよび/CLを構成する。
これらの図36から図39に示す配線レイアウトを利用することにより、グランドソース線CLおよび/CLを配設して、ロー側電源線(接地線)VSSと独立に、その電圧レベルを設定することができる。また、グランドソース線CLおよび/CLは、Y方向に連続的に延在しており、容易に各列毎に、グランドソース線CLおよび/CLの電位を、動作モードおよびメモリセルの選択/非選択に応じて調整することが可能となる。
以上のように、この発明の実施の形態9に従えば、効率的にトランジスタおよび配線を配置することができ、また、素子特性のばらつきも抑制することができ、安定に動作するメモリセルを高密度に配置することができる。
[実施の形態10]
図40は、この発明の実施の形態10に従うメモリセルMCの平面レイアウトを示す図である。図40においては、トランジスタを形成する活性領域とゲート電極配線のレイアウトを示す。図40に示す平面レイアウトは、図30に示すメモリセルMCの平面レイアウトと、以下の点で、その構成が異なる。すなわち、NチャネルMOSトランジスタを形成するPウェルが、低しきい値電圧(低Vth)のNチャネルMOS(NMOS)を形成する領域と、高しきい値電圧(高Vth)のNチャネルMOSトランジスタを形成する領域とに分割される。すなわち、PウェルPWaが、PウェルPWalおよびPWahに分割され、またPウェルPWbが、PウェルPWbhおよびPWblに分割される。
図40は、この発明の実施の形態10に従うメモリセルMCの平面レイアウトを示す図である。図40においては、トランジスタを形成する活性領域とゲート電極配線のレイアウトを示す。図40に示す平面レイアウトは、図30に示すメモリセルMCの平面レイアウトと、以下の点で、その構成が異なる。すなわち、NチャネルMOSトランジスタを形成するPウェルが、低しきい値電圧(低Vth)のNチャネルMOS(NMOS)を形成する領域と、高しきい値電圧(高Vth)のNチャネルMOSトランジスタを形成する領域とに分割される。すなわち、PウェルPWaが、PウェルPWalおよびPWahに分割され、またPウェルPWbが、PウェルPWbhおよびPWblに分割される。
PウェルPWalの活性領域90aにおいて、ローVthトランジスタのNチャネルMOSトランジスタNQ15およびNQ14が形成される。PウェルPWahにおいては、活性領域90bに、しきい値電圧の高い高VthトランジスタであるNチャネルMOSトランジスタNQ1およびNQ3が、形成される。
PウェルPWblにおいては、VthトランジスタのNチャネルMOSトランジスタNQ17およびNQ18が、活性領域90fに形成される。PウェルPWbhにおいて、活性領域90eに、高VthトランジスタのNチャネルMOSトランジスタNQ6およびNQ2が形成される。
NウェルNWにおいては、高VthトランジスタのPチャネルMOSトランジスタPQ1およびPQ2が形成される。図40に示す活性領域およびゲート電極配線の配置は、図30に示すメモリセルの配置と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図41は、図40に示す平面レイアウトの電気的等価回路を示す図である。図41において、PウェルPWalにおいて、ローVth(L−Vth)トランジスタのNチャネルMOSトランジスタNQ15およびNQ14が直列に接続される。PウェルPWahにおいて、しきい値電圧の高いNチャネルMOSトランジスタNQ1およびNQ3が直列に接続される。NウェルPWには、負荷トランジスタPQ1およびPQ2が配置され、これらのしきい値電圧の絶対値が、高くされる。
PウェルPWbhにおいては、しきい値電圧の高いNチャネルMOSトランジスタNQ6およびNQ2が直列に接続される。PウェルPWblにおいては、ローVth(L−Vth)トランジスタのNチャネルMOSトランジスタNQ17およびNQ18が直列に接続される。
図40および図41に示すように、負荷トランジスタのPチャネルMOSトランジスタPQ1およびPQ2を形成するNウェルNWの両側に、Pウェルを配置することにより、低しきい値電圧のMOSトランジスタおよび高しきい値電圧のMOSトランジスタ形成領域を、個々に分離して配置することができる。
特に、NチャネルMOSトランジスタのしきい値電圧を低くする場合、チャネル領域への不純物ドープ量が低くされる。この場合、非特許文献4(IEEE, Transaction on Electron Devices, Vol. 45, No. 9, September 1998)において示されるように、不純物ドープ量が低い場合、しきい値電圧のばらつきを低減することができる。この非特許文献4においては、チャネルドーパント濃度の1/4乗に、しきい値電圧のばらつき(偏差)が比例することを示す。したがって、ローVthトランジスタを利用することにより、しきい値電圧のばらつきをより低減することができ、メモリセルトランジスタの動作マージンを改善することができる。
なお、図40に示すメモリセルMCの第1層から第3層の金属配線のレイアウトは、先の図32および図34に示す配線レイアウトと同じである。
また、低VthNMOS領域のPウェルPWalおよびPWblは、X方向およびY方向において隣接するメモリセルにより共有され、鏡映対称のレイアウトを維持して、高Vthトランジスタおよび低Vthトランジスタを配置することができる。
なお、PウェルPWalおよびPWblに、低しきい値電圧のトランジスタとして、B(バルク)−DTMOSFET構造のトランジスタを配置してもよい。この場合、PウェルPWahおよびPWbhを、低VthNMOS領域にまで延在させ、その表面に、浅いウェルを形成するウェル領域境界部に深いトレンチ分離構造を設ける。ゲートと基板領域とが電気的に接続されるDTMOS(ダイナミック型しきい値電圧)トランジスタを用いて、低Vthトランジスタを配置することができる。また、SOI(シリコン・オン・インシュレータ)基板が、利用可能な場合には、ゲートとボディ領域が接続されるDTMOSが利用されてもよい。
以上のように、この発明の実施の形態10に従えば、Nウェル両側のPウェルを、列方向に延在する低VthNMOS形成領域および高VthNMOS形成領域に分割している。したがって、メモリセルトランジスタの配置の対称性を損なうことなく、低VThトランジスタおよび高Vthトランジスタを配置することができ、高速でアクセスすることのできるメモリセルを実現することができる。
[実施の形態11]
図42は、この発明の実施の形態11に従うメモリセルの平面レイアウトを概略的に示す図である。図42においては、活性領域と第1金属配線の平面レイアウトを示す。
図42は、この発明の実施の形態11に従うメモリセルの平面レイアウトを概略的に示す図である。図42においては、活性領域と第1金属配線の平面レイアウトを示す。
図42において、PウェルPWaに、活性領域200a−200cが間をおいてそれぞれ、Y方向に長い矩形形状に形成される。活性領域200aおよび200bが、Y方向に沿って整列して配置される。
NウェルNWにおいて、活性領域200dおよび200eが、Y方向に長い矩形形状に形成され、かつY方向に沿って整列して配置される。
PウェルPWbにおいて、活性領域200f−200hがそれぞれ間をおいてかつ各々がY方向に長い矩形形状に形成される。活性領域200gおよび200hが、Y方向に沿って整列して配置される。
実施の形態10と同様、ウェルPWa、PWbおよびNWは、Y方向に沿って連続的に延在して配置される。PウェルPWaは、X方向において隣接するメモリセルに共有され、またPウェルPWbも、X方向における隣接セルにより共有される。
活性領域200a、200cおよび200dを横切るように、ゲート電極配線(ポリシリコン配線)202aが、X方向に延在してメモリセルMC領域内に配置される。また、X方向に沿って連続的に延在して、ゲート電極配線202bが配設される。ゲート電極配線202bは、活性領域200aおよび200bの間の領域、および活性領域200gおよび200hの間の領域に配設されかつ活性領域200cおよび200fを横切るように配置される。このゲート電極配線202bは、X方向に沿って整列するメモリセルにより共有される。
活性領域200bを横切るように、X方向に延在してゲート電極配線202cが配置される。ゲート電極配線202cは、X方向において隣接する別のメモリセルと共有される。活性領域200gを横切るように、X方向に沿ってゲート電極配線202dが配設される。ゲート電極配線202dは、X方向において隣接する別のメモリセルにより共有される。
活性領域200e、200fおよび200hを横切るようにメモリセルMCの領域内においてX方向に沿ってゲート電極配線202eが配設される。
これらのゲート電極配線202a−202eは、それぞれ直線的にX方向に沿って延在して配置され、また、Y方向についてのピッチは同じである。したがって、Y方向に沿ってゲート電極配線を繰返し、同一ピッチで配置することができ、製造工程時におけるパターニングずれを抑制することができ(露光およびエッチングのゲート長方向における影響をゲート電極配線について同じとすることができる)、各トランジスタのゲート電極の長さ(ゲート長)のばらつきを低減することができる。
メモリセルMCのX方向についての一方の境界領域において、第1層金属配線206aがY方向に長い矩形形状に形成される。この第1層金属配線206aは、コンタクト204aを介してゲート電極配線202bに接続され、またコンタクト204bを介してゲート電極配線202cに接続される。コンタクト204aと整列して、上層配線との接続のために、第1ビア28aが第1層金属配線206aに対して設けられる。
活性領域200a、200bおよび200cに対し、それぞれの不純物領域を電気的に接続するように、L字型の第1層金属配線206cが設けられる。この第1層金属配線206cは、活性領域200aの不純物領域にコンタクト204dを介して電気的に接続され、またコンタクト204eを介して活性領域200bの不純物領域に接続され、さらに、コンタクト204iを介して活性領域200cの不純物領域に電気的に接続される。この第1層金属配線2066cのコンタクト204eは、配線とコンタクトとが共通化された、いわゆる共有コンタクトであってもよい。
活性領域200aのY方向についての上側の不純物領域に対し、第1層金属配線206bがX方向に長い矩形形状に設けられ、また、活性領域200bのY方向についての下側の不純物領域に対し、第1層金属配線206dがX方向に長い矩形形状に設けられる。また、活性領域200cのY方向についての上側の不純物領域に対し、第1層金属配線206eが設けられる。
第1層金属配線206bは、第1層金属配線206eと分離され、コンタクト204cを介して活性領域200aの対応の不純物領域に電気的に接続される。このコンタクト204cに整列して、第1層金属配線206bに対し第1ビア208bが設けられる。第1層金属配線206dは、活性領域200bの対応の不純物領域にコンタクト202fを介して電気的に接続され、また、他方端において、第1ビア208cが設けられる。
第1層金属配線206eは、コンタクト204gを介して活性領域200cの対応の不純物領域に電気的に接続され、また、このコンタクト204gと位置をずらせて、第1ビア206eが設けられる。コンタクト204c、および204fおよび204gは、それぞれ、Y方向に沿って隣接するメモリセルと共有される。
活性領域200cおよび200dの不純物領域を電気的に接続するように、T字型形状の第1層金属配線206fが設けられる。この第1層金属配線206fは、コンタクト204hおよび204lをそれぞれ介して活性領域200cおよび200dの対応の不純物領域に電気的に接続される。また、この第1層金属配線206fは、T字型の脚部においてコンタクト204gを介してゲート電極配線202eに電気的に接続される。
活性領域200eおよび200aの不純物領域を電気的に接続するように、逆T字型形状の第1層金属配線206gが設けられる。この第1層金属配線206gは、台部の両端においてコンタクト204nおよび204pを介して活性領域200eおよび200fの対応の不純物領域にそれぞれ電気的に接続され、その頂部においてコンタクト204xを介してゲート電極配線202aに電気的に接続される。
活性領域200dにおいて、メモリセルMCのY方向についての境界領域において、第1層金属配線206hが設けられる。この第1層金属配線206hは、コンタクト204kを介して活性領域200dの対応の不純物領域に電気的に接続され、また、このコンタクト204kと位置をずらせて、第1ビア208eが設けられる。
活性領域200eに対して、メモリセルMCのY方向についての境界領域において第1層金属配線206iが設けられる。この第1層金属配線206iは、コンタクト204nを介して活性領域200eの対応の不純物領域に電気的に接続され、また、第1ビア208fが、コンタクト204nと位置を少しずらせて設けられる。
活性領域200fに対して、メモリセルMCのY方向についての境界領域において、第1層金属配線206jが設けられる。この第1層金属配線206jは、コンタクト204qを介して活性領域200fの対応の不純物領域に電気的に接続され、また、コンタクト204qと位置をずらせ、第1ビア208gが設けられる。
活性領域200fおよび200gおよび200hを電気的に接続するように、逆L字型形状に、第1層金属配線206lが設けられる。この第1層金属配線206hは、コンタクト204oを介して活性領域200fの対応の不純物領域に電気的に接続され、またコンタクト204yを介して活性領域200gの対応の不純物領域に電気的に接続され、さらに、コンタクト204sを介して活性領域200hの対応の不純物領域に電気的に接続される。このコンタクト204yは、共有コンタクトであってもよい。
活性領域200hに対し、メモリセル境界部において第1層金属配線206mが設けられる。この第1層金属配線206mは、コンタクト204tを介して活性領域200hの下部の不純物領域に電気的に接続され、また、このコンタクト204tと整列して、上層配線との接続のために第1ビア208iが設けられる。
メモリセルMCのX方向についての境界領域各々において、Y方向に沿ってメモリセルMC領域内に延在する第1層金属配線206aおよび206nが対向して設けられる。第1層金属配線206aは、コンタクト204aおよび204bを介してそれぞれゲート電極配線202bおよび202cに接続され、これにより、ゲート電極配線202aおよび202bが電気的に接続される。コンタクト204aと整列するように第1ビア208aが設けられる。
第1層金属配線206nは、コンタクト204uを介してゲート配線202dに電気的に接続され、また、コンタクト204vを介してゲート配線202bに電気的に接続される。これにより、ゲート電極配線202bおよび202dが電気的に接続される。コンタクト204vに整列して、上層配線との接続のために第1ビア208jが設けられる。
この図42に示す配置において、活性領域200aに、NチャネルMOSトランジスタNQ5が形成され、活性領域200bに、NチャネルMOSトランジスタNQ4が形成される。活性領域200cにおいて、NチャネルMOSトランジスタNQ1およびNQ3が形成され、活性領域200dおよび200eに、それぞれ、PチャネルMOSトランジスタPQ1およびPQ2が形成される。活性領域200fにおいては、NチャネルMOSトランジスタNQ6およびNQ2が形成され、活性領域200gおよび200hそれぞれにおいて、NチャネルMOSトランジスタNQ7およびNQ8が形成される。
ゲート電極配線202b、202cおよび202bが、それぞれ、第1層金属配線206aおよび206nにより電気的に接続され、NチャネルMOSトランジスタNQ3、NQ4、NQ6およびNQ7のゲートが、相互接続される。
この図42に示すレイアウトにおいても、ゲート電極配線のY方向についてのピッチはすべて同じである。また、Pウェル領域おのおのにおいて、2列にNチャネルMOSトランジスタを整列して配置し、またPチャネルMOSトランジスタPQ1およびPQ2を、各々、ゲートが相互接続されるトランジスタとX方向に沿って整列して配置する。これにより、ゲート電極配線を直線的に配置することができる。
また、メモリセル内において、各活性領域および配線のレイアウトは、セル中心部に関して点対称に配置され、この図42に示すレイアウトがX方向およびY方向において鏡映対称なレイアウトで繰り返し配置される。このレイアウトの規則性により、配線のパターニングを正確に行う事ができる。
図43は、図42に示す配線レイアウトの上層の配線のレイアウトを示す図である。図43においては、第2層および第3層の金属配線のレイアウトを示す。
図43において、第2層金属配線210a−210iが、間をおいて配設される。Y方向に長い矩形形状の第2層金属配線210aは、メモリセルMCのX方向についての境界領域に配置され、第1ビア208oを介して図42に示す第1層金属配線206aに電気的に接続される。
第2層金属配線210b−210hは、それぞれY方向に沿って連続的に延在する。第2層金属配線210bは、第1ビア208bを介して図42に示す第1層金属配線206bに電気的に接続される。第2層金属配線210cは、図42に示すコンタクト208cを介して第1層金属配線206dに電気的に接続される。第2層金属配線210dは、図42に示すコンタクト208dを介して第1層金属配線206eに電気的に接続される。第2層金属配線210eは、それぞれ、図42に示す第1ビア208eおよび208fを介して、図42に示す第1層金属配線206hおよび206iに電気的に接続される。
第2層金属配線210fは、図42に示す第1ビア208gを介して第1層金属配線206jに電気的に接続されて、ロー側電源電圧(接地電圧)VSSを伝達する。第2層金属配線210gは、図42に示す第1ビア208hを介して第1層金属配線206kに電気的に接続され、ビット線/BLを構成する。第2層金属配線210hは、第1ビア208iを介して図42に示す第1層金属配線206mに電気的に接続され、グランドソース線/CLを構成する。
メモリセル境界領域に配置される第2層金属配線210iは、Y方向に長い矩形形状に形成され、コンタクト208jを介して図42に示す第1層金属配線206nに電気的に接続される。第2層金属配線201aおよび210iは、各々、X方向において隣接する別のメモリセルと共有される。
X方向に沿って連続的に延在して、第3層金属配線212が配設される。第3層金属配線212は、第2ビア214aおよび214bを介してそれぞれ、第2層金属配線210aおよび210iに電気的に接続される。この第3層金属配線212は、ワード線WLを構成する。
この図43に示す配線レイアウトにおいては、第2層金属配線を配置する配線層において、通過配線は設けられていない。グランドソース線CL,/CL、ビット線BL,/BL、接地電圧VSSを伝達するロー側電源電圧線(接地線)、電源電圧VDDを伝達するハイ側電源電圧線(電源線)が、それぞれ、第2層金属配線により形成される。従って、第2層金属配線を配置する工程を利用してグランドソース線を配置することができ、製造工程を増加させることなく、各列ごとに分離されるグランドソース線を配置することができる。
図44は、この発明の実施の形態11におけるメモリセルの全体の配線および活性領域の平面レイアウトを示す図である。この図44において、図42および図43に示す配線および活性領域のレイアウトを併せて示す。この図44に示す平面レイアウトは、図42および図43に示す平面レイアウトを重ねて示したものに相当する。従って、図44において、図42および図43に示す構成要素と対応する部分には同一参照符号を付し、その詳細説明は省略する。ただし、図44においては、活性領域200a−200h、第2層金属配線210a−210iおよび第3層金属配線212について参照番号を付し、コンタクト、ビアおよび第1層金属配線については参照番号を図面の煩雑化を避けるために示していない。
この図44に示すように、ゲート電極配線202a−202eが、Y方向について同一ピッチで配置され、またメモリセルMCのレイアウトも、Nウェルに関して点対称に配置される。したがって、各ゲート電極のパターン形成時において、パターンずれの影響を抑制することができ、トランジスタのゲート長のばらつきを低減することができる。また、活性領域および配線も全て直線的にレイアウトされ、正確にパターニングを行うことができる。また、メモリセルMCは、Y方向の長さがX方向の長さより短くされており、Y方向に沿ってメモリセルを高密度で配置することができる。
また、ウェル領域もY方向に沿って連続的に延在して配置され、各ウェル領域においてNチャネルおよびPチャネルMOSトランジスタを、効率的に整列して配置することができる。
図45は、この図44に示すメモリセルの平面レイアウトのトランジスタの配置の、電気的等価回路を示す図である。
図45において、活性領域200aおよび200bにおいて、NチャネルMOSトランジスタNQ5およびNQ4がそれぞれ形成される。活性領域200cに、NチャネルMOSトランジスタNQ1およびNQ3が整列して形成される。活性領域200dおよび200eそれぞれにおいて、PチャネルMOSトランジスタPQ1およびPQ2が形成される。活性領域200fに、NチャネルMOSトランジスタNQ6およびNQ2が整列して形成される。活性領域200gおよび200hそれぞれにおいて、NチャネルMOSトランジスタNQ7およびNQ8が形成される。
MOSトランジスタNQ5、NQ1およびPQ1のゲートが、直線状のゲート電極配線202aにより相互接続され、さらに、逆T字形状の第1層金属配線200fにより記憶ノード/SNに接続される。
MOSトランジスタNQ3およびNQ6のゲートが、直線状のポリシリコンゲート電極配線202bに共通に接続され、このゲート電極配線202bが、ワード線WLを構成する第3層金属配線212に接続される。この第3層金属配線212には、また、MOSトランジスタNQ4およびNQ7のゲートが接続される。
MOSトランジスタPQ2、NQ2およびNQ8のゲートが、ゲート電極配線202eにより相互接続され、さらに、第1層金属配線206fにより、記憶ノードSNに接続される。
MOSトランジスタNQ5のソースノードが、グランドソース線CLに接続され、MOSトランジスタNQ1のソースノードが接地電圧VSSを供給する接地線に接続される。MOSトランジスタPQ1およびPQ2が、それぞれ電源電圧VDDを伝達するハイ側電源線に接続される。MOSトランジスタNQ2のソースノードは、接地電圧VSSを伝達するロー側電源線(接地線)に接続される。MOSトランジスタ200bおよび200dのそれぞれの一方導通ノードが、ビット線BLおよび/BLに接続される。MOSトランジスタNQ8のソースノードがグランドソース線/CLに電気的に接続される。
このトランジスタの電気的等価回路において明らかなように、トランジスタは、点対称に配置され、また各配線は直線的に配設される。これにより、各トランジスタのゲート長等のばらつきを低減して、トランジスタ特性を同一とすることができる。
なお、図43に示す配置において、グランドソース線CLおよび/CLが、第2層金属配線で構成されている。しかしながら、これらのグランドソース線CLおよび/CLを、図39に示す配置と同様、第4層金属配線で配置することにより、ビット線BL,/BLおよびハイ側およびロー側電源線(接地線(VSS線)および電源線(VDD線))のX方向についてのピッチ条件を緩和することができ、余裕を持って配線を配置することができる。
以上のように、この発明の実施の形態11に従えば、メモリセル内部の中間ノード(MN、/MN)放電用のトランジスタ(NQ5、NQ8)とアクセス用のトランジスタ(NQ4、NQ7)とを整列して配置し、また中間ノード放電用のトランジスタ(NQ5、NQ8)と対応の記憶ノード(SN、/SN)の電位を保持するインバータを構成するトランジスタ(PQ1、NQ1;PQ2、NQ2)とをX方向に沿って整列して配置している。さらに、記憶ノードと中間ノードの間にそれぞれ接続されるトランジスタ(NQ3、NQ6)を整列して配置し、共通にポリシリコンゲート電極配線でそれらのゲートを接続している。これにより、トランジスタのゲート配線のY方向についてのピッチを等しくすることができ、応じてゲート長のばらつきを低減することができ、トランジスタ特性を安定化することができる。
[実施の形態12]
図46は、この発明の実施の形態12に従うメモリセルMCの平面レイアウトを概略的に示す図である。図46においては、活性領域、ゲート電極配線および第1層金属配線のレイアウトを示す。図46において、Nウェル領域NWおよび両側のPウェル領域PWaおよびPWbにおいて、活性領域300a−304oが互いに間をおいて配置される。Pウェル領域PWaにおいて、活性領域300aは、Y方向に沿って連続的に延在するように形成される。活性領域300bは、Y方向に長い矩形形状を有し、Y方向において隣接するメモリセルに共有されるように形成される。
図46は、この発明の実施の形態12に従うメモリセルMCの平面レイアウトを概略的に示す図である。図46においては、活性領域、ゲート電極配線および第1層金属配線のレイアウトを示す。図46において、Nウェル領域NWおよび両側のPウェル領域PWaおよびPWbにおいて、活性領域300a−304oが互いに間をおいて配置される。Pウェル領域PWaにおいて、活性領域300aは、Y方向に沿って連続的に延在するように形成される。活性領域300bは、Y方向に長い矩形形状を有し、Y方向において隣接するメモリセルに共有されるように形成される。
NウェルNWに形成される活性領域300cおよび300dも、それぞれ、X方向に沿って隣接するメモリセルに共有されるように、Y方向に長い矩形形状に形成される。
PウェルPWbにおいて、活性領域300eが、Y方向において隣接するメモリセルに共有されるようにY方向に長い矩形形状に形成される。活性領域300fは、Y方向に沿って連続的に延在するように形成される。
活性領域300a、300bおよび300cを横切るようにX方向に沿ってメモリセルMCの領域内に延在するようにゲート電極配線302aが配設され、また、活性領域300aをX方向に沿って横切るようにゲート電極配線302bおよび302cがそれぞれ間をおいて形成される。ゲート電極配線302bおよび302cは、X方向において隣接するメモリセルに共有されるように形成され、ゲート電極配線302cは、活性領域300b下部にまで延在して配置される。
活性領域300aのメモリセル境界領域において、第1層金属配線306bが設けられる。この第1層金属配線306bは、コンタクト304cを介して活性領域300aの不純物領域に電気的に接続され、また、第1ビア308bが、この第1金属配線306bの他方端に形成される。コンタクト304cは、X方向において隣接するメモリセルにより共有される。
活性領域300aの他方側のY方向についてのメモリセル境界領域においてまた、第1層金属配線306cが設けられる。この第1層金属配線306cは、コンタクト304fを介して活性領域300aの対応の不純物領域に電気的に接続される。第1金属配線306cには、また、上層配線との接続用の第1ビア308cがコンタクト304fと位置をずらせて設けられる。
ポリシリコン配線302bおよび302cに対し、メモリセルMCの境界領域において、第1層金属配線306aが設けられる。この第1層金属配線306aは、コンタクト304aおよび304bを介して、それぞれ、ゲート電極配線302bおよび302cに電気的に接続される。
活性領域300aおよび300bを電気的に接続するために、第1層金属配線306dが設けられる。この第1層金属配線306dは、コンタクト304eおよび304hを介して活性領域300aおよび300bの不純物領域に電気的に接続される。
活性領域300bのメモリセルMCの境界領域において、第1層金属配線306eが設けられる。この第1層金属配線306eは、コンタクト304gを介して活性領域300bに対応の不純物領域に電気的に接続される。この第1層金属配線306eに対し、また、第1ビア304gがコンタクト304gと整列して設けられる。
活性領域300bを横切るように、第1層金属配線306fが、T字型形状に形成される。この第1層金属配線306fは、コンタクト304dを介して活性領域00300aの不純物領域に電気的に接続され、またその上部の他方端が活性領域300cの対応の不純物領域にコンタクト304iを介して電気的に接続される。この第1層金属配線306fは、また、その脚部においてコンタクト304jを介してポリシリコン配線302dに電気的に接続される。このポリシリコン配線302dは、活性領域300d、300eおよび300fを横切るようにメモリセルMC領域内においてX方向に延在して配置される。
活性領域300cのメモリセル境界領域において第1層金属配線306gが配設される。この第1層金属配線306gは、コンタクト304kを介して活性領域300cの対応の不純物領域に電気的に接続され、また上層配線との接続のための第1ビア308eが設けられる。
活性領域300dに対し、メモリセル境界領域において第1金属配線306iが上層配線との接続用に設けられる。この第1層金属配線306iは、コンタクト304mを介して活性領域300dの対応の不純物領域に電気的に接続され、また、上層配線との接続用に、第1ビア308fが設けられる。
活性領域300d、300eおよび300fを横切るように、T字型形状の第1金属配線306pが設けられる。この第1層金属配線306pは、頂部においてゲート電極配線302aにコンタクト304nを介して電気的に接続され、また、活性領域300dおよび300fの対応の不純物領域に、それぞれ、コンタクト304lおよび304tを介して電気的に接続される。
活性領域300eに対して、メモリセル境界領域において第1層金属配線306jが設けられる。この第1層金属配線306jは、コンタクト304qを介して活性領域300eの対応の不純物領域に電気的に接続され、また、上層配線との接続のために、第1ビア308gが設けられる。
活性領域300eおよび300fにわたってX方向に沿って延在して、第1層金属配線306kが設けられる。この第1層金属配線306kは、コンタクト304mおよび304sを介してそれぞれ活性領域300eおよび300fの不純物領域に電気的に接続される。この第1層金属配線306kは、ゲート電極配線302fおよび302eの間に配設される。
活性領域300fに対して、Y方向についてのメモリセル境界領域において、第1層金属配線306lが設けられ、また、他方側のメモリセル境界領域において、第1層金属配線306mが設けられる。第1層金属配線306lは、コンタクト304rを介して活性領域300fの対応の不純物領域に電気的に接続され、また、上層配線との接続のために、コンタクト304rと位置をずらせて第1ビア308hが設けられる。第1層金属配線306mは、コンタクト304eを介して活性領域300fの対応の不純物領域に電気的に接続され、また、そのメモリセル境界上において、上層配線との接続のための第1ビア308iが設けられる。
ゲート電極配線302fおよび302gに対し、メモリセル境界領域においてY方向に長い矩形形状に第1金属配線306nが設けられる。この第1層金属配線306nは、コンタクト304vおよび304wを介してゲート電極配線302fおよび302eにそれぞれ電気的に接続される。
この図46に示す配置において、活性領域300aにおいて、MOSトランジスタNQ1、NQ3およびNQ4が整列して形成され、また活性領域300fにおいて、MOSトランジスタNQ7、NQ6およびNQ2が整列して形成される。活性領域300bおよび300eにおいては、それぞれ、MOSトランジスタNQ5およびNQ8が形成される。この図46に示すメモリセルの配置においても、Y方向に沿ってのゲート電極の配線ピッチは等しくされる。また、各配線パターンは、すべて直線形状であり、パターニングを正確に行なうことができる。そこで、活性領域300aおよび300fが、Y方向に沿って連続的に延在しており、より正確なパターニングが実現される。
この図46に示すレイアウトが、X方向およびY方向において鏡映対称なレイアウトで繰り返し配置される。
図47は、図46に示す配線のレイアウトの上層の第2層および第3層金属配線のレイアウトを概略的2に示す図である。図47においては、図46に示す第1ビアを併せて示す。
図47において、図46に示す第1ビア308bおよび308aに対応して、第2層金属配線310aおよび310bがY方向に沿って整列してかつ互いに分離して配置される。また、メモリセルMCの境界領域において、第1ビア308jおよび308iそれぞれに対応して、第2層金属配線310hおよび310iが整列して、Y方向に長い矩形形状にかつ互いに分離して形成される。
これらの第2層金属配線310a、310b、310hおよび310iの間の領域において、各々Y方向に沿って連続的に延在する第2層金属配線310c−310gが、それぞれ間をおいて形成される。第2層金属配線310cは、第1ビア308cを介して図46に示す下層の第1層金属配線306cに電気的に接続されて、ビット線BLを構成する。第2層金属配線310dは、第1ビア308dを介して図46に示す第1層金属配線306eに電気的に接続され、グランドソース線CLを構成する。第2層金属配線310eは、第1ビア308eおよび308fを介して、それぞれ、図46に示す第1層金属配線306gおよび306iに電気的に接続されて、電源電圧VDDを伝達するハイ側電源線を構成する。第2層金属配線310fは、第1ビア308qを介して図46に示す第1層金属配線306jに電気的に接続され、グランドソース線/CLを構成する。第2層金属配線310gは、第1ビア308hを介して図46に示す第1層金属配線306lに電気的に接続され、ビット線/BLを構成する。
X方向に沿って連続的に延在してかつ互いに間をおいて、第3層金属配線312a−312cが設けられる。第3層金属配線312aは、第2ビア314aを介して第2層金属配線310aに電気的に接続され、接地電圧VSSを伝達するロー側電源線を構成する。第3層金属配線312bは、第2ビア314bおよび314cを介して、それぞれ、第2層金属配線310bおよび310hに電気的に接続され、ワード線WLを構成する。第3層金属配線312cは、第2ビア314dを介して第2層金属配線310iに電気的に接続され、接地電圧VSSを伝達するロー側電源線を構成する。
この図47に示すように、接地電圧VSSを伝達する配線312aおよび312cを、ワード線WLを構成する第3層金属配線312bと同一配線層の配線で構成する。したがって、第2層金属配線において通過配線を配置する必要がなく、また、接地電圧を伝達するロー側電源線(接地線)を配設する必要がない。従って、ビット線BL、/BLおよびグランドソース線CL、/CL間の距離を広くすることができ、配線容量を低減することができる。また、余裕を持ってこれらの第2層金属配線を配置することができる。すなわち、グランドソース線CLを第4層金属配線で構成してビット線BLと平行にY方向に沿って延在させる場合に比べて、ビット線とグランドソース線の間の配線間距離をより大きくすることができ、配線容量を低減して、グランドソース線CLおよび/CLの電圧変化を高速に各列単位で生じさせることができる。
図48は、この発明の実施の形態12に従うメモリセルの全体の平面レイアウトを示す図である。この図48に示す配線レイアウトは、図46および図47に示す配線レイアウトを組合せたものに対応し、対応する部分には同一参照番号を付し、その配置の詳細説明は省略する。特に、図48においては、図面の煩雑化を避けるために、ポリシリコン配線302a−302e、第2層金属配線310a−310iおよび第3層金属配線312a−312cの参照番号を代表的に示す。
この図48に示すように、接地電圧VSSを伝達する配線は、X方向に連続的に延在する第3層金属配線312aおよび312cにより形成され、ビット線およびグランドソース線およびハイ側電源線を構成する配線と異なる配線層に配置している。したがって、X方向において第2層金属配線の配置するピッチを大きくすることができ、配線間容量を低減することができる。また、グランドソース線CLおよび/CLを、第2層金属配線310dおよび310fで形成している。したがって、グランドソース線ドライブ回路出力から第4層金属配線を用いる場合の上層配線までの配線の長さを低減することができ、配線容量を応じて低減することができ、また、ビット線とグランドソース線との間の距離も十分に確保することができ、配線間容量を低減することができる。これにより、高速で、グランドソース線およびビット線の電圧を駆動することができ、また、負荷が軽減されるため、低消費電力で、これらのビット線およびグランドソース線を駆動することができる。
図49は、図48に示す配線レイアウトにおけるトランジスタ配置の電気的等価回路を示す図である。図49において、Y方向に連続的に延在する活性領域300aに、NチャネルMOSトランジスタNQ1、NQ3およびNQ4が整列して形成される。活性領域300bに、NチャネルMOSトランジスタNQ5が形成され、活性領域300cに、PチャネルMOSトランジスタPQ1が形成される。
活性領域300cに整列して活性領域300dが配置され、この活性領域300dにPチャネルMOSトランジスタPQ2が形成される。
活性領域300eに、NチャネルMOSトランジスタNQ8が形成される。また、Y方向に連続的に延在する活性領域300fに、NチャネルMOSトランジスタNQ7、NQ6およびNQ2が整列して形成される。
MOSトランジスタNQ1、NQ5およびPQ1のゲートが、ポリシリコンゲート電極配線302aにより相互接続される。このポリシリコンゲート電極配線302aは、さらに、第1層金属配線306pにより、MOSトランジスタPQ2およびNQ2のドレインノードに接続される。第1層金属配線306pが、記憶ノード/SNを構成する。
また、MOSトランジスタPQ1およびNQ1のドレインノードが、それぞれ、第1層金属配線306fにより相互接続され、この第1層金属配線306fが、記憶ノードSNを構成する。この第1層金属配線306fは、さらに、MOSトランジスタPQ2、NQ8およびNQ2のゲートを相互接続するゲート電極配線302dに接続される。
X方向に沿って第3層金属配線312a、312bおよび312cがそれぞれ配設される。第3層金属配線312aが、NチャネルMOSトランジスタNQ1のソースノードに結合され、第3層金属配線312cが、NチャネルMOSトランジスタNQ2のソースノードに接続される。MOSトランジスタNQ4とMOSトランジスタNQ3の間の接続ノードが、中間ノードMNを構成し、MOSトランジスタNQ4が、中間ノードMNとビット線BLとの間に結合される。MOSトランジスタNQ5は、グランドソース線CLにそのソースノードが結合される。
MOSトランジスタPQ1およびPQ2のソースノードは、それぞれ、電源電圧VDDを伝達するハイ側電源線(第2層金属配線310e)に電気的に接続される。MOSトランジスタNQ7およびNQ6の間の接続ノードが、中間ノード/MNを構成し、MOSトランジスタNQ7が、中間ノード/MNとビット線/BLとの間に接続される。第3層金属配線312b(ワード線WL)は、それぞれ第2層金属配線310bおよび310hを介してMOSトランジスタNQ3、NQ4、およびNQ6およびNQ7のゲートに接続される。
この図49に示す配置に示すように、X方向に沿って配置される第2層金属配線の数を低減することができ、第2層金属配線のピッチを緩和することができ、応じて余裕を持って第2層金属配線を配置することができる。
以上のように、この発明の実施の形態12に従えば、中間ノードを放電するMOSトランジスタを除くNチャネルMOSトランジスタを、それぞれ、対応の活性領域に整列して配置している。したがって、グランドソース線およびビット線を配設する第2層金属配線のピッチ条件を緩和することができ、配線間容量を低減でき、高速かつ低消費電力動作を実現することが可能となる。
また、ロー側電源線(接地線)をワード線を構成する第3層金属配線で構成しており、配線層の数が低減され、製造工程数を低減することができる。
なお、上述の平面レイアウトにおいて特に説明していないが、上述のメモリセルの平面レイアウトにおいて、メモリセルの境界領域に配置されるコンタクト、ビア、活性領域および配線は、隣接メモリセルにより共有される。隣接メモリセル間でコンタクト/ビアを共有することにより、これらの配置面積を低減することができ、メモリセルのレイアウト面積を低減することができる。
[実施の形態13]
図50は、この発明の実施の形態13に従う半導体記憶装置のメモリセルアレイの構成を示す図である。図50においては、2行2列に配列されるメモリセルMC00、MC01、MC10、およびMC11の配置を代表的に示す。
図50は、この発明の実施の形態13に従う半導体記憶装置のメモリセルアレイの構成を示す図である。図50においては、2行2列に配列されるメモリセルMC00、MC01、MC10、およびMC11の配置を代表的に示す。
図50に示すメモリセルの配置は、以下の点で、図9に示すメモリセルの配置と異なる。すなわち、書込ワード線WWL(WWL0,WWL1)が、それぞれ、ビット線BL(BL0,BL1)に近接して列方向に連続的に延在して配置される。これらの書込ワード線WWL0およびWWL1は、それぞれ、対応の列のメモリセルに対して設けられるゲート電極配線350により、対応の列のメモリセルの書込アクセストランジスタNQ3およびNQ6のゲートに電気的に接続される。
この図50に示すメモリセルの他の配置は、図9に示すメモリセルの配置と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図50に示すメモリセルの配置においても、先の図9に示す構成と同様、データの読出時においては、読出ワード線RWL(RWL0,RWL1)が選択状態(Hレベル)に駆動される。このとき、書込ワード線WWL(WWL0,WWL1)は、非選択状態(Lレベル)に維持される。この状態においては、選択行のメモリセル(図50において、メモリセルMC00、MC01)においては、記憶ノードSNおよび/SNは、対応のビット線BL(BL0,BL1)および/BL(/BL0,/BL1)と分離される。データの読出時のビット線電位は、中間ノードMNおよび/MNの電位に応じて決定される。これらの中間ノードMNおよび/MNの電圧レベルは、記憶ノード/SNおよびSNにそれぞれのゲートが接続されるMOSトランジスタNQ5およびNQ8により決定される。したがって、図9に示す構成と同様、正確にデータの読出を行うことができる。この読出時において、記憶ノードSNおよび/SNの電位は、ビット線電位の影響を受けず、安定にデータを保持することができ、十分な読出マージンを確保することができる。
データ書込時においては、実施の形態2の変更例と同様、読出ワード線RWLおよび書込ワード線WWLが並行して選択状態(Hレベル)へ駆動される。図50においては、書込ワード線WWL0および読出ワード線RWL0が選択状態へ駆動され、メモリセルMC00に対するデータ書込が行なわれる状態を一例として示す。この場合、選択行および選択列のメモリセルMC00に対するデータの書込が行なわれ、残りの選択行かつ非選択列(および非選択行かつ選択列)のメモリセルにおいては、記憶ノードSNおよび/SNは、対応のビット線BLおよび/BLと分離されている。従って、非選択メモリセルは、書込ディスターバンスの影響を受けず、書込マージンは十分に確保される。
この図50に示す半導体記憶装置の全体の構成は、図10に示す構成と同じであり、同様の動作制御(メモリセル選択、データの書込/読出の制御)が行われる。
図51は、この発明の実施の形態13に従う半導体記憶装置のメモリセルの平面レイアウトを示す図である。図51においては、活性領域と、ゲート電極配線と、第1層金属配線の配置を示す。
図51において、これまでの実施の形態と同様、メモリセル列の中央のNウェルNW両側に、PウェルPWaおよびPWbが配置される。これらのウェルNW、PWaおよびPWbは、それぞれY方向に連続的に延在する。PウェルPWaおよびPWbは、それぞれX方向において隣接する列のメモリセルと共有され、NチャネルMOSトランジスタの形成領域として利用される。
PウェルPWaにおいて、Y方向に長い矩形形状の活性領域360aと、この活性領域360aとX方向およびY方向に沿って整列する領域を有するフック形状の活性領域360bが形成される。活性領域360aおよび360bをX方向に沿って横切るように、ゲート電極配線362aがPウェルPWaおよびNウェルNW上に延在して配置される。また、活性領域360aおよび360bのY方向に沿って整列する領域の間を横切りかつ活性領域360bを横切るように、X方向に延在してゲート電極配線350が配設される。さらに、活性領域360bの活性領域360aと整列する領域をX方向に沿って横切るように、ゲート電極配線362bが配設される。
ゲート電極配線350は、メモリセルMCのX方向における境界領域において、コンタクトUUaを介して、Y方向に長い矩形形状の第1層金属配線364aに接続される。この第1層金属配線364aには、コンタクトUUaと整列して、ビアVVaが形成される。このビアVVaは、上層配線との電気接続を取るために設けられる。
活性領域360aにおいて、ゲート電極配線362aに関して対向して、コンタクトUUbおよびUUcが形成される。コンタクトUUbは、X方向に長い第1層金属配線364dに電気的に接続される。第1層金属配線364dは、また、コンタクトUUfにより、活性領域360bに電気的に接続される。第1層金属配線364dは、その端部において、上層配線との接続用の第1ビアVViが形成される。
コンタクトUUcは、Y方向に長い第1層金属配線364bおよびコンタクトUUdを介して、活性領域360bと、活性領域360aと整列する領域において電気的に接続される。コンタクトUUdとゲート電極配線362bに関して対向する領域において、コンタクトUUeが形成される。コンタクトUUeは、X方向に長い第1層金属配線360bに電気的に接続される。第1層金属配線360bには、また、コンタクトUUeに整列して、第1ビアVVbが設けられる。
なお、以下においては、繰返し説明しないが、メモリセルMCのY方向に沿った境界領域に配設されるコンタクト/配線は、Y方向に沿って隣接するメモリセルにより共有される。X方向に沿ったメモリセル境界領域に配置されるコンタクト(UUa)および配線(364a)は、対応のメモリセルにおいてのみ利用される。このX方向に置けるメモリセル境界の配線およびコンタクトは、書込ワード線に対する電気的接続を取るために設けられる。ゲート電極配線350が、メモリセル列ごとに分離して配置され、後に説明する書込ワード線と電気的に接続され、書込ワード線をメモリセル列ごとに配置するレイアウトを実現する。
ゲート電極配線362bは、その端部において、コンタクトUUhを介してY方向に長い第1層金属配線364eに電気的に接続される。この第1層金属配線364eには、コンタクトUUhと位置をずらして、第1ビアVVcが形成される。コンタクトUUfおよびUUhの間、すなわちゲート電極配線362aおよび350の間において、活性領域360bに対しコンタクトUUgが設けられる。このコンタクトUUgは、T字形状の第1層金属配線の頂部の一端に電気的に接続される。
NウェルNWにおいては、Y方向に整列して、活性領域360cおよび360dが形成される。ゲート電極配線362aが、この活性領域360cをX方向に沿って横切るように配置される。活性領域360cは、メモリセル境界領域においてコンタクトUUjを介して、Y方向に長い第1層金属配線364gに電気的に接続される。この第1層金属配線364gに対し、コンタクトUUjと位置をずらせて第1ビアVViが形成される。活性領域360cのゲート電極配線に関して対向する領域は、T字形状の第1層金属配線364fの頂部の他方端に、コンタクトUUkを介して電気的に接続される。
T字形状の第1層金属配線364fの底部は、コンタクトUUiを介して、X方向に延在するゲート電極配線362cに電気的に接続される。ゲート電極配線362cは、活性領域360dをX方向に沿って横切るように形成される。このゲート電極配線362cに関して対向して活性領域360dに対し、コンタクトUUlおよびUUmが設けられる。コンタクトUUmは、メモリセル境界領域に形成され、Y方向に長い矩形形状の第1層金属配線364iに電気的に接続される。第1金属配線364iには、また、コンタクトUUmに関して位置をずらせ、第1ビアVVdが形成される。
PウェルPWbにおいては、PウェルPWaの活性領域の配置と鏡映対称に、フック形状の活性領域360eおよびY方向に長い矩形形状の活性領域360fが設けられる。ゲート電極配線350は、活性領域360eを横切るように配置され、また、ゲート電極配線362cも、T字形状の第1金属配線364hに関してゲート電極配線350と対向する領域において、活性領域360eおよび360fをX方向に沿って横切るように配置される。
活性領域360eの活性領域360fとY方向に沿って整列する領域を横切るようにゲート電極配線362dが配置される。このゲート電極配線362dは、ゲート電極配線362bと同様、X方向に沿って隣接するメモリセル内に延在するように配置される。ゲート電極配線362dは、その一端において、コンタクトUUnを介して、第1層金属配線364jに電気的に接続される。第1層金属配線364jには、コンタクトUUnと位置をずらせて第1ビアVVeが配置される。
活性領域360eにおいては、またゲート電極配線362cに関して対向してコンタクトUUoおよびUUpが配置される。コンタクトUUoは、逆T字形状の第1金属配線364hの底部の一端に電気的に接続される。この第1層金属配線364hは、その頂部において、コンタクトUUxを介してゲート電極配線362aに電気的に接続される。第1層金属配線364hは、また、底部の他方端において、コンタクトUUlを介して活性領域360dに電気的に接続される。コンタクトUUpは、X方向に長い矩形形状の第1層金属配線364kに電気的に接続される。この第1層金属配線364kは、また、活性領域360fに、コンタクトUUtを介して電気的に接続される。この第1層金属配線364kには、また、コンタクトUUpに近接して、上層配線との接続を取るための第1ビアVVfが形成される。
活性領域360eおよび360fのY方向に沿って整列する領域において、ゲート電極配線350に関して対向するようにコンタクトUUrおよびUUsが設けられる。これらのコンタクトUUrおよびUUsは、Y方向に長い矩形形状の第1層金属配線364lにより電気的に相互接続される。ゲート電極配線362dに関してコンタクトUUrと対向して、活性領域360eにおいてコンタクトUUqが設けられる。このコンタクトUUqは、X方向に長い矩形形状の第1層金属配線364mに電気的に接続される。この第1層金属配線364mには、また、コンタクトUUqと整列して、上層配線との電気的接続をとるための第1ビアVVgが設けられる。
メモリセルMCのX方向に沿った境界領域において、また、ゲート電極配線350と整列してゲート電極配線に接続するコンタクトUUuおよび第1層金属配線364nが設けられる。これらの第1金属配線364nに対しては第1ビアVVhが設けられる。この第1金属配線364nは、X方向に沿って隣接して配置されるメモリセルに対して用いられ、図51に示すメモリセルMCにおいては用いられない。すなわち、図50に示すメモリセルの配置において、ゲート電極配線350が、X方向に沿って各列単位で分割して配置される。
図51に示すレイアウトにおいて、活性領域360aおよびゲート電極配線362aによりMOSトランジスタNQ5が形成される。活性領域360bおよびゲート電極配線362bによりMOSトランジスタNQ4が形成される。さらに、活性領域360bにおいて、ゲート電極配線350がMOSトランジスタNQ3のゲートを構成し、ゲート電極配線362aが、MOSトランジスタNQ1のゲートを構成する。
活性領域360cおよびゲート電極配線362aによりMOSトランジスタPQ1が形成される。活性領域360dおよびゲート電極配線362cによりMOSトランジスタPQ2が形成される。活性領域360eは、ゲート電極配線362cとによりMOSトランジスタNQ2を形成し、ゲート電極配線350とによりMOSトランジスタNQ6を構成し、ゲート電極配線362dとによりMOSトランジスタNQ7を形成する。活性領域360fは、ゲート電極配線362cとによりMOSトランジスタNQ8を構成する。
図52は、図51に示す配線レイアウトの電気的等価回路を示す図である。NチャネルMOSトランジスタNQ5およびNQ4が、Y方向において整列して配置される。NチャネルMOSトランジスタNQ1およびNQ3が、また、Y方向に沿って整列して配置される。PチャネルMOSトランジスタPQ1およびPQ2が、Y方向に沿って整列して配置される。
MOSトランジスタNQ5およびNQ1の各々の第1導通ノード(ソースノード)がコンタクトUUvおよびUUfを介して、第1層金属配線364dにより相互接続される。第1層金属配線364dの一端に、第1ビアVViが配置される。ゲート電極配線362aが、MOSトランジスタNQ5、NQ1およびPQ1に共通に配置される。MOSトランジスタNQ4の第1導通ノードは、コンタクトUUeおよび第1ビアVVbを介して第1層金属配線364cに結合される。これらのMOSトランジスタNQ4およびNQ5のそれぞれの第2導通ノードが、コンタクトUUcおよびUUdならびに第1層金属配線364bにより相互接続される。
MOSトランジスタNQ1およびPQ1の第2導通ノードが、第1層金属配線364fならびにコンタクトUUgおよびUUkにより相互接続される。第1金属配線364fは、また、コンタクトUUiを介してMOSトランジスタPQ2のゲートに接続される。
MOSトランジスタNQ4に対するゲート電極配線362bの一端が、コンタクトUUhに結合される。MOSトランジスタNQ3およびQ4は、同一の活性領域内(360b)に形成され、直列に接続される。
MOSトランジスタNQ6およびNQ2が、また、Y方向に沿って整列して配置され、また、MOSトランジスタNQ7およびNQ8が、Y方向に沿って整列して配置される。MOSトランジスタNQ2、NQ6およびNQ7が同一の活性領域(360e)に形成される。MOSトランジスタPQ2、NQ2およびNQ8に対し共通に、ゲート電極配線362cが設けられ、MOSトランジスタNQ6およびNQ3に対し、ゲート電極配線350が共通に配設される。このゲート電極配線350の一方端には、コンタクトUUaおよび第1ビアVVaが設けられ、第1層金属配線364aに電気的に接続される。
また、MOSトランジスタPQ2およびNQ2のそれぞれは、コンタクトUUlおよびUUoを介して逆T字形状の第1層金属配線364hに電気的に接続され、この第1層金属配線364hが、コンタクトUUxにより、ゲート電極配線362aに電気的に接続される。MOSトランジスタNQ7およびNQ8の第1導通ノード(ソースノード)は、コンタクトUUrおよびUUsおよび第1層金属配線364lにより相互接続される。このMOSトランジスタNQ7の第1導通ノードが、コンタクトUUqを介して第1ビアVVgおよび第1層金属配線364mにより結合される。MOSトランジスタNQ7に対し、X方向の隣接セルと共有されるゲート電極配線362dが配設される。
この図52において、MOSトランジスタNQ5,NQ1、PQ1およびNQ7がX方向に沿って整列して配置され、またMOSトランジスタNQ4,PQ2、およびNQ2およびNQ8が、X方向に沿って整列して配置される。活性領域の形状は、図51に示すように、直線的な形状であり、また、ゲート電極配線もすべて直線的な形状である。したがって、これまでの実施の形態と同様、パターン形成時、エッジ効果などによるパターンずれを生じることなく、正確にパターニングを行なうことができる。また、ゲート電極配線のY方向におけるピッチは、同じであり、規則的なパターンを繰返し配置することができ、また、パターニングにおける形状降下の影響を回避することができる。
なお、この図51に示す配線レイアウトがY方向においては鏡映対称に、メモリセル境界において折り返して繰り返し配置される。X方向においては、図51に示す配線レイアウトが繰り返し配置される。
図53は、図51に示す配線レイアウトの上層の配線レイアウトを示す図である。図53においては、図51に示す第1ビアを併せて示す。図53において、X方向に間をおいて、それぞれY方向に連続的に延在する第2層金属配線370a、370b、370d、370e、370f、370hおよび370iが配置される。これらの第2層金属配線370bおよび370dの間に、メモリセルMC内において延在するY方向に長い矩形形状の第2層金属配線370cが配置され、また、第2層金属配線370fおよび370hの間に、メモリセルMC内においてY方向に延在する矩形形状の第2層金属配線370gが配置される。
第2層金属配線370aは、図51に示す第1ビアVVaを介して、ゲート電極配線350に電気的に接続され、書込ワード線WWLを構成する。第2層金属配線370bは、図51に示す第1ビアVVbを介して、活性領域360bに電気的に接続される。第2層金属配線370bは、ビット線BLを構成し、図51に示すMOSトランジスタNQ4の第2導通ノードに電気的に接続される。
第2層金属配線370dは、図51に示す第1ビアVViを介して第1層金属配線364bに結合され、この第1層金属配線364bを介して図51に示す活性領域360aおよび360bに電気的に接続される。第2層金属配線370dは、ロウ側電源電圧VSS(VDL)を伝達する。
幅の広い第2層金属配線370eは、図51に示す第1ビアVVjおよびVVdを介して、活性領域360cおよび360dにそれぞれ電気的に接続される。この第2層金属配線370eは、ハイ側電源電圧VDD(VDH)を伝達する。
第2層金属配線370fは、図51に示す第1ビアVVfを介して、図51に示す第1層金属配線364kに電気的に接続される。この第2層金属配線370fは、ロウ側電源電圧VSS(VDL)を伝達する。
第2層金属配線370hは、図51に示す第1ビアVVgに電気的に接続され、補のビット線/BLを構成する。
第2層金属配線370iは、図51に示す第1ビアVVhを介して、隣接列のメモリセルのゲート電極配線に電気的に接続される。この第2層金属配線370iは、隣接列の書込ワード線WWLを構成する。
これらの第2層金属配線370a−370i上にわたって、X方向に連続的に延在して、第3層金属配線375が形成される。この第3層金属配線375は、第2ビアVUaを介して第2層金属配線370cに電気的に接続され、また、第2ビアVUbを介して第2層金属配線370gに電気的に接続される。この第2層金属配線370cおよび370gは、それぞれ、第1ビアVVcおよびVVeを介して、図51に示すゲート電極配線362bおよび362dに電気的に接続される。第3層金属配線375が、読出ワード線RWLを構成し、X方向に沿って整列して配置されるメモリセルに共通に配置される。
図54は、図53に示す配線配置後の、メモリセルの電気的等価回路を示す図である。図54において、NチャネルMOSトランジスタNQ5およびNQ1のソースノードが、第2ビアVViを介して第2層金属配線370dに結合され、ロウ側電源電圧VSSを受ける。NチャネルMOSトランジスタNQ4は、第2ビアVVbを介して第2層金属配線370bに結合され、ビット線BLに結合される。MOSトランジスタNQ3およびNQ6のゲート電極配線は、第2ビアVVaを介して、第2層金属配線370aに結合される。したがって、これらのMOSトランジスタNQ3およびNQ6は、書込ワード線WWL上の信号電位に従って選択的に導通する。
第3層金属配線375は、第2ビアVUaおよび第1ビアVVcを介して、MOSトランジスタNQ4のゲートに接続され、また、第2ビアVUbおよび第1ビアVVeを介してNチャネルMOSトランジスタNQ7のゲートに接続される。この第3層金属配線375は、読出ワード線RWLを構成しており、これらのMOSトランジスタNQ4およびNQ7が、読出ワード線上の信号電位に従って選択的に導通する。
PチャネルMOSトランジスタPQ1およびPQ2の第1導通ノード(ソースノード)は、それぞれ、第1ビアVVjおよびVVdを介して第2層金属配線370eに結合され、ハイ側電源電圧VDDを受ける。
NチャネルMOSトランジスタNQ7は、第1ビアVVgを介して補のビット線/BLを構成する第2層金属配線370hに接続される。MOSトランジスタNQ2およびNQ8の第1導通ノード(ソースノード)は、第1ビアVVfを介して第2層金属配線370fに電気的に接続され、ロウ側電源電圧VSSを受ける。
第1ビアVVhは、第2層金属配線370iに接続され、隣接列に対する書込ワード線WWLが、隣接列のメモリセルのMOSトランジスタ(NQ3,NQ6)に接続される。
読出ワード線RWLを構成する第3層金属配線375に対する電気的接続をとるための中間配線を、第2層金属配線370cおよび370gにより形成する。書込ワード線WWLを構成する第2層金属配線370aを、ビット線BLを構成する第2層金属配線370bに近接して平行に配置する。したがって、書込ワード線WWLを構成する金属配線を、メモリセルの中央部に配置する必要がなく、ハイ側電源電圧VDDおよびロウ側電源電圧VSSを伝達する配線を、余裕を持って配置することができる。また、金属層配線は、第1から第3層金属配線までが用いられるだけであり、第4層金属配線を用いる必要がなく、製造工程数が低減される。
この実施の形態13における半導体記憶装置のデータの書込/読出の制御回路は、前述のように、先の図9に示すメモリセルアレイの全体の構成を示す図7に示す構成を利用することができる。
以上のように、この発明の実施の形態13に従えば、書込ワード線とビット線と同一配線層の第2層金属配線で構成し、各メモリセル列ごとに、ゲート電極配線により、書込ワード線と記憶ノードと中間ノードとの間に配置されるMOSトランジスタのゲートに接続されるに接続している。したがって、メモリセルにおける配線を余裕を持って行なうことができ、また、配線層の数も低減でき、製造工程数を低減することができる。
この発明は、一般に、SRAMに適用することにより、低電源電圧下において読出マージンが改善されたSRAMを実現することができる。また、読出マージンが改善されるため、NチャネルMOSトランジスタのしきい値電圧を低くして書込マージンを改善することができ、低電源電圧下において高速で読出および書込を安定に行なうことのできるSRAMを実現することができる。
また、SRAMとしてはメモリ単体であってもよく、他のプロセッサなどのロジックと同一の半導体チップ上に集積化されるメモリであってもよい。
MC メモリセル、NQ1−NQ8 NチャネルMOSトランジスタ、PQ1,PQ PチャネルMOSトランジスタ、WL ワード線、WWL 書込ワード線、RWL 読出ワード線、1 メモリセルアレイ、2 読出ワード線選択回路、3 書込ワード線選択回路、5 書込回路、6 読出回路、7 主制御回路、15a,15b トライステートバッファ、CL,/CL グランドソース線、NQ13−NQ15,NQ16−NQ18 ローVthトランジスタ、NQ23−NQ24,NQ26−NQ28 DTMOSトランジスタ、72 セル電源制御ユニット、PCK0−PCKn 書込保持回路、NW Nウェル、PWa,PWb Pウェル、90a−90f 活性領域、92a−92c ゲート電極配線、PWal 低VthNMOS形成用Pウェル、PWah 高VthNMOS形成用Pウェル、PWbh 高VThNMOS形成用Pウェル、PWbl 低VthNMOS形成用Pウェル、100ba,100bb,100ab,100ja 第1層金属配線、102ca,102cb,102fb,102fa 第1ビア、110k−110p 第2層金属配線、114a−114c 第3層金属配線、116a,116b 第4層金属配線、200a−200h 活性領域、202a−202e ゲート電極配線、210a−210i 第2層金属配線、212 第3層金属配線、300a−300f 活性領域、302a−302d ゲート電極配線、306a−306n 第1層金属配線、310a−310i 第2層金属配線、312a−312c 第3層金属配線、360a−360f 活性領域、354,362a−362b ゲート電極配線、364a−364n 第1層金属配線、370a−370i 第2層金属配線、375 第3層金属配線。
Claims (23)
- 行列状に配列される複数のメモリセルを備え、
各前記メモリセルは、
第1の電源ノードと第1の記憶ノードとの間に接続され、ゲートが第2の記憶ノードに接続される第1導電型の第1のトランジスタと、
前記第1の記憶ノードと第2の電源ノードとの間に接続され、ゲートが前記第2の記憶ノードに接続される第2の導電型の第2のトランジスタと、
前記第1の電源ノードと同一の論理レベルの電圧を供給する第3の電源ノードと前記第2の記憶ノードとの間に接続され、ゲートが前記第1の記憶ノードに接続される第1導電型の第3のトランジスタと、
前記第2の記憶ノードと前記第2の電源ノードと同一論理レベルの電圧を供給する第4の電源ノードとの間に接続され、ゲートが前記第1の記憶ノードに接続される第2導電型の第4のトランジスタと、
前記第1の記憶ノードと第1の中間ノードとの間に接続され、導通時、前記第1の記憶ノードと前記第1の中間ノードとを電気的に接続する第2導電型の第5のトランジスタと、
前記第1の中間ノードと第1のビット線との間に接続され、導通時、前記第1の中間ノードと前記第1のビット線とを電気的に接続する第2の導電型の第6のトランジスタと、
前記第1の中間ノードと固定または可変電圧を供給する第1の基準ノードとの間に接続され、ゲートが前記第2の記憶ノードに接続される第2導電型の第7のトランジスタと、
前記第2の記憶ノードと第2の中間ノードとの間に接続され、導通時、前記第2の記憶ノードと前記第2の中間ノードとを電気的に接続する第2導電型の第8のトランジスタと、
前記第2の中間ノードと前記第1のビット線と対をなして配置される第2のビット線との間に接続され、導通時、前記第2の中間ノードと前記第2のビット線とを電気的に接続する第2導電型の第9のトランジスタと、
前記第2の中間ノードと前記第1の基準ノードの電圧と同一論理レベルの電圧を供給する第2の基準ノードとの間に接続され、ゲートが前記第1の記憶ノードに接続される第2導電型の第10のトランジスタとを備え、さらに
動作モード指示信号とアドレス信号とに従って、前記第5、第6、第8および第9のトランジスタを選択的に導通状態とするセル選択駆動回路を備える、半導体装置。 - 前記セル選択駆動回路は、前記動作モード指示信号とアドレス信号とに従って、選択メモリセルの前記第5および第8のトランジスタの組と前記第6および第9のトランジスタの組とに対し、別々に状態が設定される第1および第2のセル選択信号を与える、請求項1記載の半導体装置。
- 前記半導体装置は、さらに
各前記メモリセル行に対応して配置され、各々に対応の行のメモリセルの第5および第8のトランジスタのゲートが接続され、前記第1のセル選択信号を伝達する複数の第1のワード線と、
各前記メモリセル行に対応して配置され、各々に対応の行のメモリセルの第6および第9のトランジスタのゲートが接続され、前記第2のセル選択信号を伝達する複数の第2のワード線とを備え、
前記セル選択駆動回路は、
前記動作モード指示信号がデータ読出を指示するとき、前記アドレス信号が指定する行に対応する選択行の第1のワード線上の第1のセル選択信号を非選択状態としかつ前記選択行の第2のワード線上の第2のセル選択信号を選択状態とし、かつ前記動作モード指示信号がデータ書込を指示するときには前記選択行の第1および第2のワード線上の第1および第2のセル選択信号をともに選択状態とする、請求項2記載の半導体装置。 - 前記半導体装置は、
各前記メモリセルの列に対応して配置され、各々に対応の列のメモリセルの第5および第8のトランジスタのゲートが接続され、前記第1のセル選択信号を伝達する複数の第1のワード線と、
各前記メモリセル行に対応して配置され、各々に対応の行のメモリセルの第6および第9のトランジスタのゲートが接続され、前記第2のセル選択信号を伝達する複数の第2のワード線とをさらに備え、
前記セル選択駆動回路は、
前記動作モード指示信号がデータ読出を指示するとき、前記アドレス信号が指定する列に対応する選択列の第1のワード線上の第1のセル選択信号を非選択状態としかつ前記アドレス信号が指定する行に対応する選択行の第2のワード線上の第2のセル選択信号を選択状態とし、かつ前記動作モード指示信号がデータ書込を指示するときには、前記アドレス信号が指定する列および行上の第1および第2のワード線上の第1および第2のセル選択信号をともに選択状態とする、請求項2記載の半導体装置。 - 前記半導体装置は、さらに、
各メモリセル行に対応して配置され、各々に対応の行のメモリセルの第5、第6、第8、および第9のトランジスタのゲートが接続され、前記セル選択信号を伝達する複数のワード線を備え、
前記セル選択駆動回路は、前記動作モード指示信号がデータ書込またはデータ読出を指示するときには、アドレス指定された行に対応するワード線上のセル選択信号を選択状態に設定する、請求項1記載の半導体装置。 - 各前記メモリセル列に対応して配置され、各々が、対応のメモリセル列の第1および第2の基準ノードに結合される複数のグランドソース線対と、
前記動作モード指示信号と前記アドレス信号とに従って、メモリセル列単位で前記複数のグランドソース線対の電圧を設定するグランドソース線駆動回路をさらに備える、請求項1記載の半導体装置。 - 前記第1および第3の電源ノードは、ともに、第1の電圧を供給し、前記第2および第4の電源ノードは、ともに、前記第1の電圧と論理レベルが異なる第2の電圧を供給し、
前記グランドソース線駆動回路は、
前記動作モード指示信号がデータ読出を指示するとき前記アドレス信号により指定される列に対応するグランドソース線対を、ともに、前記第2電圧レベルに設定し、残りの非選択列のグランドソース線すべてを共通に、前記第1電圧レベルまたはフローティング状態のいずれかの状態に設定する、請求項6記載の半導体装置。 - 前記第1および第3の電源ノードは、ともに、第1の電圧を供給し、
前記第2および第4の電源ノードは、前記第1の電圧と論理レベルが異なる第2の電圧をともに供給し、
前記グランドソース線駆動回路は、前記動作モード指示信号がデータ書込を指示するとき、前記アドレス信号により指定された列に対応して配置されるグランドソース線対を書込データに応じた電圧レベルに駆動し、非選択列のグランドソース線を前記第2の電圧レベルに駆動する、請求項6記載の半導体装置。 - 前記グランドソース線駆動回路は、前記動作モード指示信号がスタンバイ状態を指示するときには、前記複数のグランドソース線対のグランドソース線を、全て共通に、前記第1の電圧レベルまたはフローティング状態のいずれかの状態に設定する、請求項7または8記載の半導体装置。
- 前記第2、第4および第5から第10のトランジスタは、しきい値電圧の異なる絶縁ゲート型電界効果トランジスタを備える、請求項1記載の半導体装置。
- 前記第5から第10のトランジスタは、各々、前記第2および第4のトランジスタよりもしきい値電圧の絶対値が小さな絶縁ゲート型電界効果トランジスタである、請求項10記載の半導体装置。
- 前記第6、第7、第9および第10のトランジスタは、前記第2、第4、第5、および第8のトランジスタよりも、しきい値電圧の絶対値の小さな絶縁ゲート型電界効果トランジスタである、請求項10記載の半導体装置。
- 各前記メモリセルにおいて、
前記第1および第3のトランジスタが、第2導電型の第1のウェル領域に形成され、
前記第2および第5から第7のトランジスタが、前記第1のウェル領域の一方側に配置される第1導電型の第2のウェル領域に形成され、
前記第4および第8から第10のトランジスタが、前記第1のウェル領域に関して前記第2のウェルに対向して配置される第1導電型の第3のウェル領域に形成される、請求項1記載の半導体装置。 - 前記第1から第10のトランジスタは、各々、絶縁ゲート型電界効果トランジスタであり、
前記第2および第3のウェル領域は、各々、複数種類のしきい値電圧が得られるように不純物注入量が異なる領域を含む、請求項13記載の半導体装置。 - 前記第2のウェル領域は、各々が列方向に延在する第1および第2のサブウェルに分割され、前記第3のウェル領域は、各々が列方向に延在する第3および第4のサブウェルに分割され、
前記第2および第5のトランジスタが、前記第1のサブウェルに形成され、
前記第6および第7のトランジスタが、前記第2のサブウェルに形成されて、前記第2および第5のトランジスタよりも大きなしきい値電圧の絶対値を有し、
前記第4および第8のトランジスタが、前記第3のサブウェルに形成され、
前記第9および第10のトランジスタが、前記第4のサブウェルに形成されて、前記第4および第8のトランジスタよりも大きなしきい値電圧の絶対値を有する、請求項14記載の半導体装置。 - 前記第1のウェル領域と前記第2および第3のウェル領域各々との間の境界線は互いに平行である、請求項13記載の半導体装置。
- 前記第1、第2、第3、第4、第5、第7、第8、および第10のトランジスタは、それぞれのゲート領域の延伸方向が同一方向であり、かつ前記第1のウェル領域と前記第2および第3のウェル領域各々との間の境界線の延伸方向に対して垂直である、請求項16記載の半導体装置。
- 各前記メモリセルは、前記第1のウェル領域と前記第2および第3のウェル領域各々との間の境界線の延伸方向よりも、前記ゲート領域の延伸方向の方が長い、請求項17記載の半導体装置。
- 前記第5のトランジスタおよび第8のトランジスタは、第1の方向に連続的に延在する前記ビット線よりも下層の配線層の第1の導電線によりそれぞれのゲート電極が接続され、
前記第6および第9のトランジスタのそれぞれのゲート電極は、前記第1の導電線よりも上層の配線を介して前記第1の導電線に接続され、
前記第1および第2の基準ノードは、前記第1の方向と直交する第2の方向に沿って延在する前記第1および第2のビット線と同一の配線層に配置される配線により形成され、動作モードに応じて電圧レベルが設定される第1および第2のグランドソース線にそれぞれ接続される、請求項1記載の半導体装置。 - 前記第2、第5、および第6のトランジスタは、第1の方向に沿って連続的に延在する第1の活性領域に形成され、
前記第3、第8および第9のトランジスタは、前記第1の方向に沿って連続的に延在する第2の活性領域に形成され、
前記第1および第2の基準ノードは、前記第1の方向に沿って連続的に延在する前記第1および第2のビット線と同じ配線層に配置される配線により形成され、動作モードに応じて電圧レベルが設定される第1および第2のグランドソース線にそれぞれ接続される、請求項1記載の半導体装置。 - 前記第2の電源ノードは、前記第1の方向と直交する第2の方向に連続的に延在する、前記第1および第2のグランドソース線よりも上層の導電線に接続される、請求項20記載の半導体装置。
- 各前記メモリセル列に対応して、前記ビット線と同一配線層に配置され、各々が第1の方向に連続的に延在して配置される複数の書込ワード線、
各前記メモリセル内において前記第1の方向と直交する第2の方向に延在して配置され対応のメモリセルの第5および第8のトランジスタのゲートと対応の書込ワード線とを電気的に接続する前記書込ワード線よりも下層の複数の書込ゲート電極配線、および
各前記メモリセル行に対応して前記書込ワード線よりも上層の配線層に配置され、各々が対応の行のメモリセルの第6および第9のトランジスタのゲートに電気的に接続される複数の読出ワード線をさらに備え、
前記セル選択駆動回路は、
データ読出時、各前記書込ワード線を非選択状態に維持した状態でアドレス指定された行に対応して配置される読出ワード線を選択状態に駆動し、また、データ書込時、アドレス指定された行に対応して配置される読出ワード線およびアドレス指定された列に対応して配置される書込ワード線を並行して選択状態に駆動する、請求項1記載の半導体装置。 - 前記第1および第3のトランジスタは、前記第1の方向に連続的に延在する第2導電型の第1のウェル領域に整列してかつ離れて配置される第1導電型の第1および第2の活性領域に形成され、
前記第7のトランジスタは、前記第1のウェル領域の第1の側に隣接して前記第1の方向に連続的に延在して配置される第1導電型の第2のウェル領域に形成される第3の活性領域に形成され、
前記第2、第5および第6のトランジスタは、前記第3の活性領域と第2の方向において整列する領域と前記第3の活性領域と第1の方向において整列する領域とを有するフック形状の連続的に形成される第4の活性領域に形成され、
前記第10のトランジスタは、前記第1のウェル領域の第2の側に隣接して前記第1の方向に連続的に延在して配置される第1導電型の第3のウェル領域に形成される第5の活性領域に形成され、
前記第4、第8および第9のトランジスタは、前記第5の活性領域と第2の方向において整列する領域と前記第5の活性領域と第1の方向において整列する領域とを有するフック形状の連続的に形成される第6の活性領域に形成され、
前記書込ゲート電極配線は前記第4および第6の活性領域を前記第2の方向に沿って横切るように各メモリセルにおいて配置される、請求項22記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007204337A JP2009043304A (ja) | 2007-08-06 | 2007-08-06 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007204337A JP2009043304A (ja) | 2007-08-06 | 2007-08-06 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009043304A true JP2009043304A (ja) | 2009-02-26 |
Family
ID=40443912
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007204337A Withdrawn JP2009043304A (ja) | 2007-08-06 | 2007-08-06 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009043304A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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2007
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