JP6244699B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
半導体集積回路の微細化に伴い、半導体基板に形成される活性領域、素子分離絶縁膜及びゲート電極等の微細化が求められている。素子分離絶縁膜は、半導体基板に形成された溝に酸化膜を埋め込むことにより形成される。半導体基板に素子分離膜が形成され、活性領域が画定される。
特開２００９−２５２８２５号公報 特開２００９−１７６４０７号公報
半導体基板の溝に対する酸化膜の埋め込みが不十分である場合、隣接する活性領域間に形成される素子分離絶縁膜にボイド（空間）が発生することがある。素子分離絶縁膜にボイドが発生すると、ゲート電極を形成する際、ポリシリコンが素子分離絶縁膜のボイドに埋め込まれ、隣接するゲート電極間で短絡が発生する場合がある。ゲート電極間で短絡が発生すると、半導体装置の歩留まりの低下を引き起こすという問題がある。本件は、素子分離絶縁膜におけるボイドの発生を抑止することを目的とする。
本件の一観点による半導体装置は、基板と、前記基板内に形成され、第１の幅の第１領域及び前記第１の幅よりも太い第２の幅の第２領域を有し、第１方向に伸びる第１の活性領域と、前記基板内に形成され、前記第１の活性領域の前記第２領域と並行して伸びる第２の活性領域と、前記基板に形成され、前記第１の活性領域及び前記第２の活性領域のそれぞれを画定する素子分離絶縁膜と、を備え、前記第１の活性領域の前記第２領域又は前記第２の活性領域は、平面視で前記第１方向と交わる第２方向に向かって凹む凹形状を有する。
本件によれば、素子分離絶縁膜におけるボイドの発生を抑止するができる。
図１は、実施例１に係る半導体装置１の平面図である。 図２は、実施例１に係る半導体装置１の断面図であって、図１の一点鎖線Ａ−Ａ’間の断面を示している。 図３は、実施例１に係る半導体装置１の断面図であって、図１の一点鎖線Ｂ−Ｂ’間の断面を示している。 図４は、実施例２に係る半導体装置１の平面図である。 図５は、実施形態に係る半導体装置１の製造方法を示す断面図である。 図６は、実施形態に係る半導体装置１の製造方法を示す断面図である。 図７は、実施形態に係る半導体装置１の製造方法を示す断面図である。 図８は、実施形態に係る半導体装置１の製造方法を示す断面図である。 図９は、実施形態に係る半導体装置１の製造方法を示す断面図である。 図１０は、実施形態に係る半導体装置１の製造方法を示す断面図である。 図１１は、実施形態に係る半導体装置１の製造方法を示す断面図である。 図１２は、実施形態に係る半導体装置１の製造方法を示す断面図である。 図１３Ａは、実施形態に係る半導体装置１の製造方法を示す断面図である。 図１３Ｂは、実施形態に係る半導体装置１の製造方法を示す断面図である。 図１３Ｃは、実施形態に係る半導体装置１の製造方法を示す断面図である。 図１４Ａは、実施形態に係る半導体装置１の製造方法を示す断面図である。 図１４Ｂは、実施形態に係る半導体装置１の製造方法を示す断面図である。 図１４Ｃは、実施形態に係る半導体装置１の製造方法を示す断面図である。 図１５Ａは、実施形態に係る半導体装置１の製造方法を示す断面図である。 図１５Ｂは、実施形態に係る半導体装置１の製造方法を示す断面図である。 図１５Ｃは、実施形態に係る半導体装置１の製造方法を示す断面図である。 図１６Ａは、実施形態に係る半導体装置１の製造方法を示す断面図である。 図１６Ｂは、実施形態に係る半導体装置１の製造方法を示す断面図である。 図１６Ｃは、実施形態に係る半導体装置１の製造方法を示す断面図である。 図１７Ａは、実施形態に係る半導体装置１の製造方法を示す断面図である。 図１７Ｂは、実施形態に係る半導体装置１の製造方法を示す断面図である。 図１７Ｃは、実施形態に係る半導体装置１の製造方法を示す断面図である。 図１８は、プリント基板８１の平面図である。 図１９は、半導体装置２０１の平面図である。 図２０は、半導体装置２０１の断面図であって、図１９の一点鎖線Ｅ−Ｅ’間の断面を示している。 図２１は、半導体装置２０１の断面図であって、図１９の一点鎖線Ｆ−Ｆ’間の断面を示している。 図２２は、ＳＲＡＭ１０１の部分平面図である。 図２３は、ＳＲＡＭ１０１の断面図であって、図２２の一点鎖線Ｘ−Ｘ’間の断面を示している。 図２４は、活性領域のパターン形成時の露光量とＳＲＡＭの不良率の関係を示す図である。
本願発明者が検討した結果、見出した課題について説明する。図２２は、ＳＲＡＭ（Static Random Access Memory）１０１の部分平面図である。図２３は、ＳＲＡＭ１０１の
断面図であって、図２２の一点鎖線Ｘ−Ｘ’間の断面を示している。図２２及び図２３では、ＳＲＡＭ１０１の一部の構成要素についての図示を省略している。
ＳＲＡＭ１０１は、シリコン基板１０２、活性（Active）領域１０３〜１０５、素子分離絶縁膜１０６、ゲート電極１０７Ａ〜１０７Ｆ、ＶＳＳコンタクト１０８、ＶＤＤコンタクト１０９及びストレージコンタクト１１０を備える。図２３では、ＶＳＳコンタクト１０８、ＶＤＤコンタクト１０９及びストレージコンタクト１１０を点線で示している。ゲート電極１０７Ａは、転送（Transfer）トランジスタが有するゲート電極である。ゲート電極１０７Ｂ、１０７Ｃは、駆動（Driver）トランジスタが有するゲート電極である。ゲート電極１０７Ｄ〜１０７Ｆは、負荷（Load）トランジスタが有するゲート電極である。
図２２に示すように、シリコン基板１０２内には、活性領域１０３〜１０５が形成されている。また、半導体基板２には、素子分離絶縁膜１０６が形成されている。活性領域１０３〜１０５は、素子分離絶縁膜１０６によって画定されている。例えば、シリコン基板１０２に形成された溝に酸化膜を埋め込むことによって、半導体基板１０２に素子分離絶縁膜１０６が形成される。活性領域１０３は、第１の幅の第１領域１０３Ａ及び第１の幅よりも太い第２の幅の第２領域１０３Ｂを有する。第１の幅及び第２の幅は、シリコン基板１０２の平面方向における長さである。ゲート電極１０７Ａは、活性領域１０３の第１領域１０３Ａを跨ぐようにして、半導体基板１０２上に形成されている。ゲート電極１０７Ｂ、１０７Ｃは、活性領域１０３の第２領域１０３Ｂを跨ぐようにして、半導体基板１０２上に形成されている。ゲート電極１０７Ｄは、活性領域１０５を跨ぐようにして、半導体基板１０２上に形成されている。ゲート電極１０７Ｅ、１０７Ｆは、活性領域１０４を跨ぐようにして、半導体基板１０２上に形成されている。
素子分離絶縁膜１０６を形成する際、活性領域１０３と活性領域１０４との間の溝に対する酸化膜の埋め込みが不十分である場合、活性領域１０３と活性領域１０４との間に形成される素子分離絶縁膜１０６にボイドが発生する。素子分離絶縁膜１０６にボイドが発生すると、ゲート電極１０７Ａ〜１０７Ｆを形成する際、ポリシリコン１１１が素子分離絶縁膜１０６のボイドに埋め込まれる。そのため、図２２に示すように、ゲート電極１０７Ｂとゲート電極１０７Ｃとの間で短絡が発生したり、ゲート電極１０７Ｅとゲート電極１０７Ｆとの間で短絡が発生したりする場合がある。
本願発明者は、素子分離絶縁膜１０６にボイドが発生する箇所として、以下のような傾向があることを発見した。
・シリコン基板１０２に、長いパターンの活性領域１０３及び短いパターンの活性領域１０４が並行して形成されている場合、活性領域１０３と活性領域１０４との間の素子分離絶縁膜１０６にボイドが発生する。
・活性領域１０３が、第１の幅の第１領域１０３Ａ及び第１の幅よりも太い第２の幅の第２領域１０３Ｂを有する場合、活性領域１０３の第２領域１０３Ｂと活性領域１０４との間の素子分離絶縁膜１０６にボイドが発生する。
・駆動トランジスタのゲート電極１０７Ｂと駆動トランジスタのゲート電極１０７Ｃとの間における素子分離絶縁膜１０６にボイドが発生する。
・負荷トランジスタのゲート電極１０７Ｅと負荷トランジスタのゲート電極１０７Ｆとの間における素子分離絶縁膜１０６にボイドが発生する。
高濃度不純物層上にエピタキシャルシリコン層を形成することにより、閾値電圧のばらつきを低減する技術が知られている。高濃度不純物層には、微小な結晶欠陥が残留している。酸化膜の埋め込みの際、成膜チャンバ内のメタル汚染によって、高濃度不純物層にメタルが導入される場合がある。この場合、その後の熱処理により、結晶欠陥が大きく成長し、ソース−ドレイン間リーク電流を引き起こす。
例えば、高密度プラズマ（ＨＤＰ：High Density Plasma）ＣＶＤ（Chemical Vapor Deposition）法によって、成膜及びエッチングを繰り返すことにより、酸化膜の埋め込み性が向上する。成膜及びエッチングの回数が多くなると、高濃度不純物層に導入されるメタルの量が増加し、結晶欠陥が更に大きくなる場合がある。そのため、シリコン基板１０２内に高濃度不純物層が形成されている場合、成膜及びエッチングの回数の少ない成膜方法を選択して、シリコン基板１０２に素子分離絶縁膜１０６を形成する。しかし、成膜及びエッチングの回数の少ない成膜方法は、酸化膜の埋め込み性が悪いため、素子分離絶縁膜１０６にボイドが発生しやすくなる。
図２４は、活性領域のパターン形成時の露光量とＳＲＡＭの不良率の関係を示す図である。露光量が下がると、素子分離絶縁膜を形成するためのレジストパターンの幅が狭くなる。レジストパターンの幅が狭くなることにより、シリコン基板に形成される溝の幅が狭くなる。その結果、酸化膜の埋め込み量が低下し、素子分離絶縁膜にボイドが発生し易くなり、ＳＲＡＭの不良率が増加する。このように、ＳＲＡＭの不良は、素子分離絶縁膜にボイドが発生することに起因している。
以下、図面を参照して、実施形態に係る半導体装置及び半導体装置の製造方法について説明する。以下の実施例１及び実施例２の構成は例示であり、実施形態に係る半導体装置の製造方法及び半導体装置は実施例１及び実施例２の構成に限定されない。
〈実施例１〉
図１〜図３を参照して、実施例１に係る半導体装置１について説明する。実施例１では、半導体装置１の一例であるＳＲＡＭを例として説明する。図１は、実施例１に係る半導体装置１の平面図である。図２は、実施例１に係る半導体装置１の断面図であって、図１の一点鎖線Ａ−Ａ’間の断面を示している。図３は、実施例１に係る半導体装置１の断面図であって、図１の一点鎖線Ｂ−Ｂ’間の断面を示している。図１〜図３では、半導体装置１の一部の構成要素についての図示を省略している。
図１に示すように、半導体装置１は、半導体基板２、活性領域３〜６、素子分離絶縁膜７、ゲート電極１１Ａ、１１Ｂ、１２Ａ、１２Ｂ、１３Ａ〜１３Ｄ、ＶＳＳコンタクト１４、ＶＤＤコンタクト１５及びストレージコンタクト１６Ａ〜１６Ｆを備える。図１では、ＶＳＳコンタクト１４、ＶＤＤコンタクト１５及びストレージコンタクト１６Ａ〜１６Ｆを点線で示している。また、図２及び図３に示すように、半導体装置１は、転送トランジスタ２１Ａ、２１Ｂ、駆動トランジスタ２２Ａ、２２Ｂ及び負荷トランジスタ２３Ａ、２３Ｂを備える。転送トランジスタ２１Ａ、２１Ｂ及び駆動トランジスタ２２Ａ、２２Ｂは、Ｎチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタである。負荷トラ
ンジスタ２３Ａ、２３Ｂは、Ｐチャネル型ＭＯＳトランジスタである。
半導体基板２は、例えば、シリコン（Ｓｉ）基板である。半導体基板２は、「基板」の一例である。図１に示すように、半導体基板２内には、活性領域３〜６が形成されている。また、半導体基板２には、素子分離絶縁膜７が形成されている。活性領域３〜６は、素子分離絶縁膜７によって画定されている。例えば、半導体基板２に形成された溝に酸化膜を埋め込むことによって、半導体基板２に素子分離絶縁膜７が形成される。活性領域３、４は、第１方向Ｓに向かって伸びている。活性領域３は、「第１の活性領域」の一例である。活性領域４は、「第２の活性領域」の一例である。第１方向Ｓは、半導体基板２の平面方向であって、ゲート電極１１Ａ、１１Ｂ、１２Ａ、１２Ｂと交わる方向である。すなわち、第１方向Ｓは、ゲート電極１１Ａ、１１Ｂ、１２Ａ、１２Ｂのゲート長方向である。
活性領域３は、第１の幅の第１領域３Ａ及び第１の幅よりも太い第２の幅の第２領域３
Ｂを有する。第１の幅及び第２の幅は、半導体基板２の平面方向における長さである。ゲート電極１１Ａ、１１Ｂは、活性領域３の第１領域３Ａを跨ぐようにして、半導体基板２上に形成されている。ゲート電極１２Ａ、１２Ｂは、活性領域３の第２領域３Ｂを跨ぐようにして、半導体基板２上に形成されている。ゲート電極１３Ａ、１３Ｂは、活性領域４を跨ぐようにして、半導体基板２上に形成されている。ゲート電極１２Ａとゲート電極１３Ａとが接続されている。すなわち、ゲート電極１２Ａとゲート電極１３Ａとが、一体に形成されている。ゲート電極１２Ｂとゲート電極１３Ｂとが接続されている。すなわち、ゲート電極１２Ｂとゲート電極１３Ｂとが、一体に形成されている。
活性領域３の第２領域３Ｂと、活性領域４とが互いに並行して伸びるようにして、活性領域３、４が、半導体基板２内に形成されている。活性領域３の第２領域３Ｂは、平面視で、第１方向Ｓと交わる第２方向Ｔに向かって凹む凹形状８を有している。第２方向Ｔは、半導体基板２の平面方向であって、活性領域４から離れる方向である。活性領域３の第２領域３Ｂが凹形状８を有することにより、活性領域３の第２領域３Ｂと活性領域４との間における半導体基板２の溝に埋め込まれる酸化膜の量が増加する。活性領域３の第２領域３Ｂと活性領域４との間における半導体基板２の溝に埋め込まれる酸化膜の量が増加することによって、活性領域３の第２領域３Ｂと活性領域４との間に形成される素子分離絶縁膜７にボイドが発生することが抑止される。活性領域３の第２領域３Ｂが凹形状８を有することにより、ゲート電極１２Ａ、１２Ｂのチャネル幅を確保しつつ、活性領域３の第２領域３Ｂと活性領域４との間に形成される素子分離絶縁膜７におけるボイドの発生を抑止することができる。
図２に示すように、ゲート電極１１Ａは、転送トランジスタ２１Ａが形成される領域（転送トランジスタ形成領域）５１Ａにおける半導体基板２上に形成されている。ゲート電極１１Ｂは、転送トランジスタ２１Ｂが形成される領域（転送トランジスタ形成領域）５１Ｂにおける半導体基板２上に形成されている。ゲート電極１２Ａは、駆動トランジスタ２２Ａが形成される領域（駆動トランジスタ形成領域）５２Ａにおける半導体基板２上に形成されている。ゲート電極１２Ｂは、駆動トランジスタ２２Ｂが形成される領域（駆動トランジスタ形成領域）５２Ｂにおける半導体基板２上に形成されている。
図１に示すように、活性領域３の第１領域３Ａ上には転送トランジスタ２１Ａのゲート電極１１Ａ及び転送トランジスタ２１Ｂのゲート電極１１Ｂが形成されている。活性領域３の第２領域３Ｂ上には駆動トランジスタ２２Ａのゲート電極１２Ａ及び駆動トランジスタ２２Ｂのゲート電極１２Ｂが形成されている。駆動トランジスタ２２Ａ、２２Ｂの電流駆動能力は、転送トランジスタ２１Ａ、２１Ｂの電流駆動能力よりも大きい。そのため、駆動トランジスタ２２Ａのゲート電極１２Ａ及び駆動トランジスタ２２Ｂのゲート電極１２Ｂのチャネル幅（ゲート幅）は、転送トランジスタ２１Ａのゲート電極１１Ａ及び転送トランジスタ２１Ｂのゲート電極１１Ｂのチャネル幅よりも長い。したがって、活性領域３の第２領域３Ｂの幅は、活性領域３の第１領域３Ａの幅よりも太くなっている。
図３に示すように、ゲート電極１３Ａは、負荷トランジスタ２３Ａが形成される領域（負荷トランジスタ形成領域）５３Ａにおける半導体基板２上に形成されている。ゲート電極１３Ｂは、負荷トランジスタ２３Ｂが形成される領域（負荷トランジスタ形成領域）５３Ｂにおける半導体基板２上に形成されている。転送トランジスタ２１Ａ、２１Ｂ、駆動トランジスタ２２Ａ、２２Ｂ及び負荷トランジスタ２３Ａ、２３Ｂは、ＳＲＡＭにおける一つのメモリセルとして機能する。図１に示すように、ゲート電極１３Ｃは、活性領域５を跨ぐようにして、半導体基板２上に形成されている。ゲート電極１３Ｄは、活性領域６を跨ぐようにして、半導体基板２上に形成されている。ゲート電極１３Ｃ、１３Ｄは、負荷トランジスタが形成される領域における半導体基板２上に形成されている。
図２に示すように、活性領域３には、エピタキシャルシリコン層２０、Ｐ型高濃度不純物層３１及びＮ型ソース・ドレイン領域３２が形成されている。「エピタキシャルシリコン層２０」は、「エピタキシャル層」の一例である。Ｐ型高濃度不純物層３１は、閾値電圧制御用の拡散層及びパンチスルーを抑止するパンチスルーストップ層である。図３に示すように、活性領域４には、エピタキシャルシリコン層２０、Ｎ型高濃度不純物層４１及びＰ型ソース・ドレイン領域４２が形成されている。Ｎ型高濃度不純物層４１は、閾値電圧制御用の拡散層及びパンチスルーを抑止するパンチスルーストップ層である。
図１に示すように、ゲート電極１２Ａとゲート電極１２Ｂとの間における活性領域３（３Ｂ）上には、ＶＳＳコンタクト１４が形成されている。ＶＳＳコンタクト１４は、活性領域３のＮ型ソース・ドレイン領域３２に接地電圧（基準電圧）を印加するための接地コンタクトである。ＶＳＳコンタクト１４は、半導体基板２に形成されたグランド線（図示せず）に電気的に接続されている。ゲート電極１３Ａとゲート電極１３Ｂとの間における活性領域４上には、ＶＤＤコンタクト１５が形成されている。ＶＤＤコンタクト１５は、活性領域４のＰ型ソース・ドレイン領域４２に電源電圧を印加するための電源コンタクトである。ＶＤＤコンタクト１５は、半導体基板２に形成された電源線（図示せず）に電気的に接続されている。
ゲート電極１１Ａとゲート電極１２Ａとの間における活性領域３上には、ストレージコンタクト１６Ａが形成されている。ゲート電極１１Ｂとゲート電極１２Ｂとの間における活性領域３上には、ストレージコンタクト１６Ｂが形成されている。活性領域４上及びゲート電極１３Ｃ上には、共通のストレージコンタクト１６Ｃが形成されている。活性領域４上及びゲート電極１３Ｄ上には、共通のストレージコンタクト１６Ｄが形成されている。活性領域５上及びゲート電極１３Ａ上には、共通のストレージコンタクト１６Ｅが形成されている。活性領域６上及びゲート電極１３Ｂ上には、共通のストレージコンタクト１６Ｆが形成されている。ストレージコンタクト１６Ａ〜１６Ｆは、記憶ノード（記憶部）に接続されるコンタクトである。
〈実施例２〉
図４を参照して、実施例２に係る半導体装置１について説明する。実施例２では、半導体装置１の一例であるＳＲＡＭを例として説明する。実施例２において、実施例１と同一の構成要素については、実施例１と同一の符号を付し、その説明を省略する。
図４は、実施例２に係る半導体装置１の平面図である。図４では、半導体装置１の一部の構成要素についての図示を省略している。図４に示すように、半導体装置１は、半導体基板２、活性領域３〜６、素子分離絶縁膜７、ゲート電極１１Ａ、１１Ｂ、１２Ａ、１２Ｂ、１３Ａ〜１３Ｄ、ＶＳＳコンタクト１４、ＶＤＤコンタクト１５及びストレージコンタクト１６Ａ〜１６Ｆを備える。図４では、ＶＳＳコンタクト１４、ＶＤＤコンタクト１５及びストレージコンタクト１６Ａ〜１６Ｆを点線で示している。
図４に示すように、半導体基板２内には、活性領域３〜６が形成されている。また、半導体基板２には、素子分離絶縁膜７が形成されている。活性領域３〜６は、素子分離絶縁膜７によって画定されている。活性領域３、４は、第１方向Ｓに向かって伸びている。第１方向Ｓは、半導体基板２の平面方向であって、ゲート電極１１Ａ、１１Ｂ、１２Ａ、１２Ｂと交わる方向である。すなわち、第１方向Ｓは、ゲート電極１１Ａ、１１Ｂ、１２Ａ、１２Ｂのゲート長方向である。
活性領域３は、第１の幅の第１領域３Ａ及び第１の幅よりも太い第２の幅の第２領域３Ｂを有する。ゲート電極１１Ａ、１１Ｂは、活性領域３の第１領域３Ａを跨ぐようにして、半導体基板２上に形成されている。ゲート電極１２Ａ、１２Ｂは、活性領域３の第２領
域３Ｂを跨ぐようにして、半導体基板２上に形成されている。ゲート電極１３Ａ、１３Ｂは、活性領域４を跨ぐようにして、半導体基板２上に形成されている。ゲート電極１２Ａとゲート電極１３Ａとが接続されている。すなわち、ゲート電極１２Ａとゲート電極１３Ａとが、一体に形成されている。ゲート電極１２Ｂとゲート電極１３Ｂとが接続されている。すなわち、ゲート電極１２Ｂとゲート電極１３Ｂとが、一体に形成されている。
活性領域３の第２領域３Ｂと、活性領域４とが互いに並行して伸びるようにして、活性領域３、４が、半導体基板２内に形成されている。活性領域４は、平面視で、第１方向Ｓと交わる第２方向Ｕに向かって凹む凹形状９を有している。第２方向Ｕは、半導体基板２の平面方向であって、活性領域３から離れる方向である。活性領域４が凹形状９を有することにより、活性領域３の第２領域３Ｂと活性領域４との間における半導体基板２の溝に埋め込まれる酸化膜の量が増加する。活性領域３の第２領域３Ｂと活性領域４との間における半導体基板２の溝に埋め込まれる酸化膜の量が増加することによって、活性領域３の第２領域３Ｂと活性領域４との間に形成される素子分離絶縁膜７にボイドが発生することが抑止される。活性領域４が凹形状９を有することにより、ゲート電極１３Ａ、１３Ｂのチャネル幅を確保しつつ、活性領域３の第２領域３Ｂと活性領域４との間に形成される素子分離絶縁膜７におけるボイドの発生を抑止することができる。
〈製造方法〉
実施形態に係る半導体装置１の製造方法について説明する。図５〜図１７Ｃは、実施形態に係る半導体装置１の製造方法を示す断面図である。実施形態に係る半導体装置１の製造方法では、まず、図５に示す工程において、例えば、熱酸化法により、半導体基板２の全面に、シリコン酸化膜（ＳｉＯ2膜）６１を形成する。シリコン酸化膜６１は、半導体
基板２の表面の保護膜である。図５は、図１の一点鎖線Ｃ−Ｃ’の断面部分及び図４の一点鎖線Ｄ−Ｄ’の断面部分に対応している。
次いで、図６に示す工程において、フォトリソグラフィにより、半導体基板２におけるＮＭＯＳトランジスタが形成される領域（ＮＭＯＳトランジスタ形成領域）を露出し、他の領域を覆うフォトレジスト膜６２を形成する。
次に、フォトレジスト膜６２をマスクとしてイオン注入を行い、半導体基板２におけるＮＭＯＳトランジスタ形成領域に、埋め込みＮウェル３３を形成する。例えば、以下の条件でイオン注入を行うことにより、半導体基板２に埋め込みＮウェル３３を形成してもよい。
・イオン種：リンイオン（Ｐ＋），加速エネルギー：７００ｋｅＶ，ドーズ量：１．５×１０ １３ ｃｍ −２
次いで、例えば、薬液を用いたウェット処理又はアッシングにより、フォトレジスト膜６２を除去する。次に、例えば、弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜６１を除去する。次に、図７に示す工程において、フォトリソグラフィにより、半導体基板２におけるＮＭＯＳトランジスタ形成領域を露出し、他を覆うフォトレジスト膜６３を形成する。
次いで、フォトレジスト膜６３をマスクとしてイオン注入を行い、半導体基板２におけるＮＭＯＳトランジスタ形成領域に、Ｐウェル３４及びＰ型高濃度不純物層３１を形成する。例えば、以下の条件で、基板法線方向に対して傾斜した４方向から、それぞれイオン注入を行うことにより、半導体基板２にＰウェル３４を形成してもよい。
・イオン種：ボロンイオン（Ｂ＋），加速エネルギー：１５０ｋｅＶ，ドーズ量：７．５×１０12ｃｍ-2
例えば、以下の条件でそれぞれイオン注入を行うことにより、半導体基板２にＰ型高濃
度不純物層３１を形成してもよい。
・イオン種：ゲルマニウムイオン（Ｇｅ＋），加速エネルギー：２０〜３０ｋｅＶ，ドーズ量：３．０〜５．０×１０14ｃｍ-2
・イオン種：炭素イオン（Ｃ＋），加速エネルギー：３〜６ｋｅＶ，ドーズ量：３．０〜５．０×１０14ｃｍ-2
・イオン種：ボロンイオン，加速エネルギー：２０ｋｅＶ，ドーズ量：１．６〜２．０×１０13ｃｍ-2
・イオン種：フッ化ボロン，加速エネルギー：２５ｋｅＶ，ドーズ量：４．０〜８．０×１０12ｃｍ-2
・イオン種：フッ化ボロン，加速エネルギー：１０ｋｅＶ，ドーズ量：１．０〜３．０×１０12ｃｍ-2
ゲルマニウムイオンは、半導体基板２を非晶質化して、ボロンイオンのチャネリングを抑止するとともに、炭素が格子点に配される確率を高めるように作用する。格子点に配された炭素は、ボロンの拡散を抑制するように作用する。かかる観点から、ゲルマニウムは、炭素及びボロンよりも先にイオン注入を行うことが好ましい。また、Ｐウェル３４は、Ｐ型高濃度不純物層３１よりも先に形成されることが好ましい。次いで、例えば、薬液を用いたウェット処理又はアッシングにより、フォトレジスト膜６３を除去する。
次に、図８に示す工程において、不活性雰囲気中で熱処理を行い、イオン注入によって半導体基板２が受けたダメージを回復する。例えば、窒素雰囲気中で、５８５〜６１５℃程度、１５０秒間程度の熱処理を行う。次いで、例えば、ＩＳＳＧ（In-Situ Steam Generation）酸化法により、減圧下で半導体基板２の表面をウェット酸化し、例えば、３ｎｍ程度の膜厚のシリコン酸化膜６４を半導体基板２上に形成する。ＩＳＳＧ酸化法の処理条件として、例えば、７５０〜８１０℃程度の温度、２０秒間程度の時間を設定してもよい。
次に、フォトリソグラフィにより、半導体基板２におけるＰ型ＭＯＳトランジスタが形成される領域（ＰＭＯＳトランジスタ形成領域）を露出し、他の領域を覆うフォトレジスト膜６５を形成する。
次いで、フォトレジスト膜６５をマスクとしてイオン注入を行い、半導体基板２におけるＰＭＯＳトランジスタ形成領域に、Ｎウェル４３及びＮ型高濃度不純物層４１を形成する。例えば、以下の条件で、基板法線方向に対して傾斜した４方向から、それぞれイオン注入を行うことにより、半導体基板２にＮウェル４３を形成してもよい。
・イオン種：リンイオン，加速エネルギー：３６０ｋｅＶ，ドーズ量：７．５×１０12ｃｍ-2
例えば、以下の（１）及び（２）の条件で、基板法線方向に対して傾斜した４方向から、それぞれイオン注入を行い、以下の（３）の条件でイオン注入を行うことにより、半導体基板２にＮ型高濃度不純物層４１を形成してもよい。
・イオン種：アンチモンイオン（Ｓｂ＋），加速エネルギー：８０ｋｅＶ，ドーズ量：３．０×１０12ｃｍ-2
・イオン種：アンチモンイオン，加速エネルギー：１３０ｋｅＶ，ドーズ量：１．５×１０12ｃｍ-2
・イオン種：アンチモンイオン，加速エネルギー：２０ｋｅＶ，ドーズ量：４．０〜８．０×１０12ｃｍ-2
次いで、例えば、薬液を用いたウェット処理又はアッシングにより、フォトレジスト膜６５を除去する。次に、例えば、弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜６４を除去する。次いで、ＩＳＳＧ酸化法により、減圧下で半導体基板２の表面をウェット酸化し、例えば、３ｎｍ程度の膜厚のシリコン酸化膜（図示せず）を半導体基
板２上に形成する。ＩＳＳＧ酸化法の処理条件として、例えば、７５０〜８１０℃程度の温度、２０秒間程度の時間を設定してもよい。シリコン酸化膜を半導体基板２上に形成するのは、半導体基板２が受けたダメージを回復させるためである。次に、例えば、弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜を除去する。
次いで、図９に示す工程において、例えば、ＴＭＡＨ（テトラメチルアンモニウムハイドロオキサイド）を用いたウェットエッチングにより、半導体基板２の表面を３ｎｍ程度エッチングする。次に、例えば、ＣＶＤ（Chemical Vapor Deposition）法により、半導
体基板２の表面に、例えば、２５ｎｍ程度の膜厚のシリコン層をエピタキシャル成長する。これにより、半導体基板２上にエピタキシャルシリコン層２０が形成される。次いで、ＩＳＳＧ酸化法により、減圧下でシリコン層２０の表面をウェット酸化し、例えば、３ｎｍ程度の膜厚のシリコン酸化膜６６をエピタキシャルシリコン層２０上に形成する。ＩＳＳＧ酸化法の処理条件として、例えば、７５０〜８１０℃程度の温度、２０秒間程度の時間を設定してもよい。次いで、例えば、ＬＰ（Low Pleasure）ＣＶＤ法により、例えば、５０〜９０ｎｍ程度の膜厚のシリコン窒化膜（ＳｉＮ）６７をシリコン酸化膜６６上に形成する。ＬＰＣＶＤ法の処理条件として、例えば、７００℃程度の温度、１５０分間程度の時間を設定してもよい。
次に、図１０に示す工程において、フォトリソグラフィにより、シリコン窒化膜６７上にフォトレジスト膜６８を形成する。次いで、フォトレジスト膜６８をマスクとして、異方性ドライエッチングを行うことにより、シリコン窒化膜６７、シリコン酸化膜６６、エピタキシャルシリコン層２０及び半導体基板２を順次エッチングする。これにより、半導体基板２における各トランジスタ形成領域の間に、素子分離溝６９が形成される。次に、例えば、薬液を用いたウェット処理又はアッシングにより、フォトレジスト膜６８を除去する。
次いで、図１１に示す工程において、熱酸化法を用いて、エピタキシャルシリコン層２０及び半導体基板２の表面をウェット酸化し、素子分離溝６９の内壁に、ライナー膜として、例えば、１０ｎｍ程度の膜厚のシリコン酸化膜を形成する。素子分離溝６９の内壁にシリコン酸化膜を形成する処理条件として、例えば、６５０〜７５０℃程度の温度、４０分間程度の時間を設定してもよい。次に、例えば、高密度プラズマＣＶＤ法により、例えば、５００ｎｍ程度の膜厚のシリコン酸化膜を半導体基板２の全面に堆積することにより、素子分離溝６９にシリコン酸化膜を埋め込む。次いで、例えば、ＣＭＰ（Chemical Mechanical Polishing）法により、シリコン窒化膜６７上のシリコン酸化膜を除去する。い
わゆるＳＴＩ（Shallow Trench Isolation）法により、素子分離溝６９にシリコン酸化膜が埋め込まれ、半導体基板２に素子分離絶縁膜７が形成される。
次に、図１２に示す工程において、例えば、ホットリン酸（熱リン酸）を用いたウェットエッチングにより、シリコン窒化膜６７を除去する。
次いで、図１３Ａ〜図１３Ｃに示す工程において、例えば、弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜６６を除去するとともに、素子分離絶縁膜７の上部を除去する。これにより、素子分離絶縁膜７の表面の高さと、エピタキシャルシリコン層２０の表面の高さとが、略一致する。図１３Ａは、図１の一点鎖線Ｃ−Ｃ’の断面部分及び図４の一点鎖線Ｄ−Ｄ’の断面部分に対応している。図１３Ｂは、図１の一点鎖線Ａ−Ａ’の断面の一部分に対応している。図１３Ｃは、図１の一点鎖線Ｂ−Ｂ’の断面の一部分に対応している。
次に、例えば、熱酸化法により、例えば、２ｎｍ程度の膜厚のゲート絶縁膜７１をエピタキシャルシリコン層２０上に形成する。ゲート絶縁膜７１は、例えば、シリコン酸化膜
である。ゲート絶縁膜７１を形成する処理条件として、例えば、８１０℃程度の温度、８秒間程度の時間を設定してもよい。次いで、ＮＯ雰囲気中で、例えば、８７０℃程度、１３秒間程度の熱処理を行い、ゲート絶縁膜７１に窒素を導入してもよい。窒素の導入方法としては、例えば、プラズマ窒化を用いてもよい。次に、１０５０℃程度、３秒間程度の熱処理を行う。ゲート絶縁膜７１は、例えば、ＨｆＯ2、ＨｆＳｉＯ、ＨｆＡｌＯＮ、Ｙ2Ｏ3、ＺｒＯ、ＴｉＯ、ＴａＯ等の高誘電率絶縁膜（High-k膜）であってもよい。
次に、例えば、ＬＰＣＶＤ法により、例えば、１００ｎｍ程度の膜厚のポリシリコン膜を、半導体基板２の全面に堆積する。ポリシリコン膜を形成する処理条件として、例えば、６００〜６１０℃程度の温度を設定してもよい。次いで、フォトリソグラフィ及び異方性ドライエッチングにより、ポリシリコン膜をパターニングする。ポリシリコン膜をパターニングすることにより、半導体基板２における各トランジスタ形成領域にゲート電極１１Ａ、１１Ｂ、１２Ａ、１２Ｂ、１３Ａ〜１３Ｄが形成される。
次いで、図１４Ａ〜図１４Ｃに示す工程において、フォトリソグラフィにより、半導体基板２におけるＮＭＯＳトランジスタ形成領域を露出し、他を覆うフォトレジスト膜（図示せず）を形成する。次に、フォトレジスト膜及びゲート電極１１Ａ、１１Ｂ、１２Ａ、１２Ｂをマスクとして、イオン注入を行う。イオン注入を選択的に行うことにより、半導体基板２におけるＮＭＯＳトランジスタ形成領域に、Ｎ型エクステンション領域３５を形
成する。例えば、以下の条件でイオン注入を行うことにより、半導体基板２にＮ型エクステンション領域３５を形成してもよい。
・イオン種：砒素イオン，加速エネルギー：１．５ｋｅＶ，ドーズ量：１．０×１０１５ｃｍ−２
次いで、フォトリソグラフィにより、半導体基板２におけるＰＭＯＳトランジスタ形成領域を露出し、他を覆うフォトレジスト膜（図示せず）を形成する。次に、フォトレジスト膜及びゲート電極１３Ａ〜１３Ｄをマスクとして、イオン注入を行う。イオン注入を選択的に行うことにより、半導体基板２におけるＰＭＯＳトランジスタ形成領域に、Ｐ型エクステンション領域４４を形成する。例えば、以下の条件でイオン注入を行うことにより、半導体基板２にＰ型エクステンション領域４４を形成してもよい。
・イオン種：ボロンイオン，加速エネルギー：０．５ｋｅＶ，ドーズ量：３．２×１０１４ｃｍ−２
次に、図１５Ａ〜図１５Ｃに示す工程において、例えば、ＣＶＤ法により、例えば、８０ｎｍ程度の膜厚のシリコン酸化膜を半導体基板２の全面に堆積する。シリコン酸化膜を形成する処理条件として、例えば、５００〜５５０℃程度の温度を設定してもよい。次いで、半導体基板２の全面に堆積したシリコン酸化膜を異方性ドライエッチングし、ゲート電極１１Ａ、１１Ｂ、１２Ａ、１２Ｂ、１３Ａ〜１３Ｄの側面（側壁部分）にシリコン酸化膜を残存させる。これにより、ゲート電極１１Ａ、１１Ｂ、１２Ａ、１２Ｂ、１３Ａ〜１３Ｄの側面にサイドウォール７２が形成される。
次いで、図１６Ａ〜図１６Ｃに示す工程において、フォトリソグラフィにより、半導体基板２におけるＮＭＯＳトランジスタ形成領域を露出し、他の領域を覆うフォトレジスト膜（図示せず）を形成する。次に、フォトレジスト膜、ゲート電極１１Ａ、１１Ｂ、１２Ａ、１２Ｂ及びサイドウォール７２をマスクとして、イオン注入を行う。これにより、半導体基板２におけるＮＭＯＳトランジスタ形成領域に、Ｎ型ソース・ドレイン領域３２を形成するとともに、ゲート電極１１Ａ、１１Ｂ、１２Ａ、１２ＢにＮ型不純物を添加する。例えば、以下の条件でイオン注入を行ってもよい。
・イオン種：リンイオン，加速エネルギー：８ｋｅＶ，ドーズ量：１．２×１０16ｃｍ-2
次いで、フォトリソグラフィにより、半導体基板２におけるＰＭＯＳトランジスタ形成領域を露出し、他の領域を覆うフォトレジスト膜（図示せず）を形成する。次に、フォトレジスト膜、ゲート電極１３Ａ〜１３Ｄ及びサイドウォール７２をマスクとして、イオン注入を行う。これにより、半導体基板２におけるＰＭＯＳトランジスタ形成領域に、Ｐ型ソース・ドレイン領域４２を形成するとともに、ゲート電極１３Ａ〜１３ＤにＰ型不純物を添加する。例えば、以下の条件でイオン注入を行ってもよい。
・イオン種：ボロンイオン，加速エネルギー：４ｋｅＶ，ドーズ量：６．０×１０15ｃｍ-2
次いで、不活性ガス雰囲気中で、例えば、１０２５℃程度の温度、０秒間の短時間熱処理を行い、注入した不純物の活性化及びゲート電極１１Ａ、１１Ｂ、１２Ａ、１２Ｂ、１３Ａ〜１３Ｄにおける拡散を行う。１０２５℃程度の温度、０秒間の短時間熱処理は、ゲート電極１１Ａ、１１Ｂ、１２Ａ、１２、１３Ａ〜１３Ｄとゲート絶縁膜７１との界面まで不純物を拡散させるのに十分である。
次に、図１７Ａ〜図１７Ｃに示す工程において、サリサイドプロセスにより、ゲート電極１１Ａ、１１Ｂ、１２Ａ、１２、１３Ａ〜１３Ｄ上、Ｎ型ソース・ドレイン領域３２上、及び、Ｐ型ソース・ドレイン領域４２上に、金属シリサイド膜７３を形成する。金属シリサイド膜７３は、例えば、コバルトシリサイド膜である。次いで、例えば、ＣＶＤ法により、例えば、８０ｎｍ程度の膜厚のシリコン窒化膜を半導体基板２の全面に堆積する。シリコン酸化膜は、エッチングストッパ膜として機能する。次に、例えば、高密度プラズマＣＶＤ法により、例えば、５００ｎｍ程度の膜厚のシリコン酸化膜をシリコン窒化膜上に堆積する。これにより、シリコン窒化膜とシリコン酸化膜との積層膜である層間絶縁膜７４が半導体基板２上に形成される。
次いで、例えば、ＣＭＰ法により、層間絶縁膜７４の表面を研磨し、層間絶縁膜７４を平坦化する。次に、フォトリソグラフィ及び異方性ドライエッチングにより、層間絶縁膜７４にコンタクトホールを形成する。次いで、層間絶縁膜７４に形成されたコンタクトホールに、ＶＳＳコンタクト１４、ＶＤＤコンタクト１５及びストレージコンタクト１６Ａ、１６Ｂを埋め込み形成する。次に、ＶＳＳコンタクト１４、ＶＤＤコンタクト１５及びストレージコンタクト１６Ａ、１６Ｂに接続された配線７５等を形成した後、所望のバックエンドプロセスが行われ、半導体装置１が製造される。
〈搭載例〉
図１８は、エピタキシャルシリコン層２０を有する半導体装置１と、エピタキシャルシリコン層２０を有しない半導体装置２０１とが搭載されたプリント基板８１の平面図である。図１９は、半導体装置２０１の平面図である。図２０は、半導体装置２０１の断面図であって、図１９の一点鎖線Ｅ−Ｅ’間の断面を示している。図２１は、半導体装置２０１の断面図であって、図１９の一点鎖線Ｆ−Ｆ’間の断面を示している。図１９〜図２１では、半導体装置２０１の一部の構成要素についての図示を省略している。
図１９に示すように、半導体装置２０１は、半導体基板２０２、活性領域２０３〜２０６、素子分離絶縁膜２０７、ゲート電極２１１Ａ、２１１Ｂ、２１２Ａ、２１２Ｂ、２１３Ａ〜２１３Ｄを備える。また、半導体装置２０１は、ＶＳＳコンタクト２１４、ＶＤＤコンタクト２１５及びストレージコンタクト２１６Ａ〜２１６Ｆを備える。図１９では、ＶＳＳコンタクト２１４、ＶＤＤコンタクト２１５及びストレージコンタクト２１６Ａ〜２１６Ｆを点線で示している。また、図２０及び図２１に示すように、半導体装置２０１は、転送トランジスタ２２１Ａ、２２１Ｂ、駆動トランジスタ２２２Ａ、２２２Ｂ及び負荷トランジスタ２２３Ａ、２２３Ｂを備える。転送トランジスタ２２１Ａ、２２１Ｂ及び駆動トランジスタ２２２Ａ、２２２Ｂは、Ｎチャネル型ＭＯＳトランジスタである。負荷
トランジスタ２２３Ａ、２２３Ｂは、Ｐチャネル型ＭＯＳトランジスタである。
半導体基板２０２は、例えば、シリコン基板である。半導体基板２０２は、「第２の基板」の一例である。図１９に示すように、半導体基板２０２内には、活性領域２０３〜２０６が形成されている。また、半導体基板２０２には、素子分離絶縁膜２０７が形成されている。素子分離絶縁膜２０７は、「第２の素子分離絶縁膜」の一例である。活性領域２０３〜２０６は、素子分離絶縁膜２０７によって画定されている。例えば、半導体基板２０２に形成された溝に酸化膜を埋め込むことによって、半導体基板２０２に素子分離絶縁膜２０７が形成される。活性領域２０３、２０４は、第３方向Ｖに向かって伸びている。活性領域２０３は、「第３の活性領域」の一例である。活性領域２０４は、「第４の活性領域」の一例である。第３方向Ｖは、半導体基板２０２の平面方向であって、ゲート電極２１１Ａ、２１１Ｂ、２１２Ａ、２１２Ｂと交わる方向である。すなわち、第３方向Ｖは、ゲート電極２１１Ａ、２１１Ｂ、２１２Ａ、２１２Ｂのゲート長方向である。
活性領域２０３は、第３の幅の第３領域２０３Ａ及び第３の幅よりも太い第４の幅の第４領域２０３Ｂを有する。第３の幅及び第４の幅は、半導体基板２０２の平面方向における長さである。ゲート電極２１１Ａ、２１１Ｂは、活性領域２０３の第３領域２０３Ａを跨ぐようにして、半導体基板２０２上に形成されている。ゲート電極２１２Ａ、２１２Ｂは、活性領域２０３の第４領域２０３Ｂを跨ぐようにして、半導体基板２０２上に形成されている。ゲート電極２１３Ａ、２１３Ｂは、活性領域２０４を跨ぐようにして、半導体基板２０２上に形成されている。ゲート電極２１２Ａとゲート電極２１３Ａとが接続されている。すなわち、ゲート電極２１２Ａとゲート電極２１３Ａとが、一体に形成されている。ゲート電極２１２Ｂとゲート電極２１３Ｂとが接続されている。すなわち、ゲート電極２１２Ｂとゲート電極２１３Ｂとが、一体に形成されている。活性領域２０３の第４領域２０３Ｂと、活性領域２０４とが互いに並行して伸びるようにして、活性領域２０３、２０４が、半導体基板２０２内に形成されている。
図２０に示すように、ゲート電極２１１Ａは、転送トランジスタ２２１Ａが形成される領域（転送トランジスタ形成領域）２５１Ａにおける半導体基板２０２上に形成されている。ゲート電極２１１Ｂは、転送トランジスタ２２１Ｂが形成される領域（転送トランジスタ形成領域）２５１Ｂにおける半導体基板２０２上に形成されている。ゲート電極２１２Ａは、駆動トランジスタ２２２Ａが形成される領域（駆動トランジスタ形成領域）２５２Ａにおける半導体基板２上に形成されている。ゲート電極２１２Ｂは、駆動トランジスタ２２２Ｂが形成される領域（駆動トランジスタ形成領域）２５２Ｂにおける半導体基板２上に形成されている。
図１９に示すように、活性領域２０３の第３領域２０３Ａ上には転送トランジスタ２２１Ａのゲート電極２１１Ａ及び転送トランジスタ２２１Ｂのゲート電極２１１Ｂが形成されている。活性領域２０３の第４領域２０３Ｂ上には駆動トランジスタ２２２Ａのゲート電極２１２Ａ及び駆動トランジスタ２２２Ｂのゲート電極２１２Ｂが形成されている。駆動トランジスタ２２２Ａ、２２２Ｂの電流駆動能力は、転送トランジスタ２２１Ａ、２２１Ｂの電流駆動能力よりも大きい。そのため、駆動トランジスタ２２２Ａのゲート電極２１２Ａ及び駆動トランジスタ２２２Ｂのゲート電極２１２Ｂのチャネル幅は、転送トランジスタ２２１Ａのゲート電極２１１Ａ及び転送トランジスタ２２１Ｂのゲート電極２１１Ｂのチャネル幅よりも長い。したがって、活性領域２０３の第４領域２０３Ｂの幅は、活性領域２０３の第３領域２０３Ａの幅よりも太くなっている。
図２１に示すように、ゲート電極２１３Ａは、負荷トランジスタ２２３Ａが形成される領域（負荷トランジスタ形成領域）２５３Ａにおける半導体基板２０２上に形成されている。ゲート電極２１３Ｂは、負荷トランジスタ２２３Ｂが形成される領域（負荷トランジ
スタ形成領域）２５３Ｂにおける半導体基板２０２上に形成されている。転送トランジスタ２２１Ａ、２２１Ｂ、駆動トランジスタ２２２Ａ、２２２Ｂ及び負荷トランジスタ２２３Ａ、２２３Ｂは、ＳＲＡＭにおける一つのメモリセルとして機能する。図１９に示すように、ゲート電極２１３Ｃは、活性領域２０５を跨ぐようにして、半導体基板２０２上に形成されている。ゲート電極２１３Ｄは、活性領域２０６を跨ぐようにして、半導体基板２０２上に形成されている。ゲート電極２１３Ｃ、２１３Ｄは、負荷トランジスタが形成される領域における半導体基板２上に形成されている。
図２０に示すように、活性領域２０３には、Ｐ型不純物層２３１及びＮ型ソース・ドレイン領域２３２が形成されている。Ｐ型不純物層２３１は、閾値電圧制御用の拡散層である。図２１に示すように、活性領域２０４には、Ｎ型不純物層２４１及びＰ型ソース・ドレイン領域２４２が形成されている。Ｎ型不純物層２４１は、閾値電圧制御用の拡散層である。
図１９に示すように、ゲート電極２１２Ａとゲート電極２１２Ｂとの間における活性領域２０３（２０３Ｂ）上には、ＶＳＳコンタクト２１４が形成されている。ＶＳＳコンタクト２１４は、活性領域２０３のＮ型ソース・ドレイン領域２３２に接地電圧（基準電圧）を印加するための接地コンタクトである。ＶＳＳコンタクト２１４は、半導体基板２０２に形成されたグランド線（図示せず）に電気的に接続されている。ゲート電極２１３Ａとゲート電極２１３Ｂとの間における活性領域２０４上には、ＶＤＤコンタクト２１５が形成されている。ＶＤＤコンタクト２１５は、活性領域２０４のＰ型ソース・ドレイン領域２４２に電源電圧を印加するための電源コンタクトである。ＶＤＤコンタクト２１５は、半導体基板２０２に形成された電源線（図示せず）に電気的に接続されている。
ゲート電極２１１Ａとゲート電極２１２Ａとの間における活性領域２０３上には、ストレージコンタクト２１６Ａが形成されている。ゲート電極２１１Ｂとゲート電極２１２Ｂとの間における活性領域２０３上には、ストレージコンタクト２１６Ｂが形成されている。活性領域２０４上及びゲート電極２１３Ｃ上には、共通のストレージコンタクト２１６Ｃが形成されている。活性領域２０４上及びゲート電極２１３Ｄ上には、共通のストレージコンタクト２１６Ｄが形成されている。活性領域２０５上及びゲート電極２１３Ａ上には、共通のストレージコンタクト２１６Ｅが形成されている。活性領域２０６上及びゲート電極２１３Ｂ上には、共通のストレージコンタクト２１６Ｆが形成されている。ストレージコンタクト２１６Ａ〜２１６Ｆは、記憶ノード（記憶部）に接続されるコンタクトである。
図１８に示すように、プリント基板８１は、エピタキシャルシリコン層２０を有する半導体装置１と、エピタキシャルシリコン層２０を有しない半導体装置２０１とを備えている。半導体装置１と半導体装置２０１とは同一の機能を有している。半導体装置１と比較して、半導体装置２０１は、エピタキシャルシリコン層２０、Ｐ型高濃度不純物層３１及びＮ型高濃度不純物層４１を有しておらず、Ｐ型不純物層２３１及びＮ型不純物層２４１を有している。また、半導体装置１と比較して、半導体装置２０１における活性領域２０３の第４領域２０３Ｂは、凹形状８を有しておらず、半導体装置２０１における活性領域２０４は、凹形状９を有していない。半導体装置１は、「第１の半導体装置」の一例である。半導体装置２０１は、「第２の半導体装置」の一例である。半導体装置１及び半導体装置２０１を備えるプリント基板８１は、「半導体装置」の一例である。
１ 半導体装置
２ 半導体基板
３、４、５、６ 活性領域
３Ａ 第１領域
３Ｂ 第２領域
７ 素子分離絶縁膜
８、９ 凹形状
１１Ａ、１１Ｂ、１２Ａ、１２Ｂ、１３Ａ、１３Ｂ、１３Ｃ、１３Ｄ ゲート電極
１４ ＶＳＳコンタクト
１５ ＶＤＤコンタクト
１６Ａ、１６Ｂ、１６Ｃ、１６Ｄ、１６Ｅ、１６Ｆ ストレージコンタクト
２０ エピタキシャルシリコン層
２１Ａ、２１Ｂ 転送トランジスタ
２２Ａ、２２Ｂ 駆動トランジスタ
２３Ａ、２３Ｂ 負荷トランジスタ
３１ Ｐ型高濃度不純物層
３２ Ｎ型ソース・ドレイン領域
３３ 埋め込みＮウェル
３４ Ｐウェル
３５ Ｎ型エクステンション領域
４１ Ｎ型高濃度不純物層
４２ Ｐ型ソース・ドレイン領域
４３ Ｎウェル
４４ Ｐ型エクステンション領域
５１Ａ、５１Ｂ 転送トランジスタ形成領域
５２Ａ、５２Ｂ 駆動トランジスタ形成領域
５３Ａ、５３Ｂ 負荷トランジスタ形成領域

Claims (11)

  1. 基板と、
    前記基板内に形成され、第１の幅の２つの第１領域、２つの前記第１領域の間に位置して前記第１の幅よりも太い第２の幅の第２領域、前記第１の幅と前記第２の幅との差によって形成された段差を持つ前記第１領域及び前記第２領域の境界を有し、第１方向に伸びる第１の活性領域と、
    前記基板内に形成され、前記第１の活性領域の前記第２領域と並行して伸びる第２の活性領域と、
    前記基板の溝に酸化膜を埋め込むことによって前記基板に形成され、前記第１の活性領域及び前記第２の活性領域のそれぞれを画定する素子分離絶縁膜と、を備え、
    前記第１の活性領域の前記第２領域は、前記第２の活性領域との隣接側であって前記境界を除いた領域において平面視で前記第１方向と交わる第２方向に向かって凹む凹形状を有することを特徴とする半導体装置。
  2. 前記第１の活性領域の前記第２領域における前記凹形状の前記第２方向の幅は、前記第２の幅よりも狭いことを特徴とする請求項１に記載の半導体装置。
  3. 基板と、
    前記基板内に形成され、第１の幅の２つの第１領域、２つの前記第１領域の間に位置して前記第１の幅よりも太い第２の幅の第２領域、前記第１の幅と前記第２の幅との差によって形成された段差を持つ前記第１領域及び前記第２領域の境界を有し、第１方向に伸びる第１の活性領域と、
    前記基板内に形成され、前記第１の活性領域の前記第２領域と並行して伸びる第２の活性領域と、
    前記基板の溝に酸化膜を埋め込むことによって前記基板に形成され、前記第１の活性領域及び前記第２の活性領域のそれぞれを画定する素子分離絶縁膜と、を備え、
    前記第２の活性領域は、前記第１の活性領域の前記第２領域との隣接側において平面視で前記第１方向と交わる第２方向に向かって凹む凹形状及び前記凹形状の反対側に凸形状を有することを特徴とする半導体装置。
  4. 前記基板上に形成され、前記第１の活性領域の前記第２領域及び前記第２の活性領域を跨ぐ複数のゲート電極を備え、
    前記複数のゲート電極の間における前記第１の活性領域の前記第２領域又は前記第２の活性領域は、前記凹形状を有することを特徴とする請求項１から３の何れか一項に記載の半導体装置。
  5. 前記複数のゲート電極は、複数の駆動トランジスタのゲート電極及び複数の負荷トランジスタのゲート電極を含み、
    前記複数の駆動トランジスタの前記ゲート電極の間における前記第１の活性領域の前記第２領域又は前記複数の負荷トランジスタの前記ゲート電極の間における前記第２の活性領域は、前記凹形状を有することを特徴とする請求項４に記載の半導体装置。
  6. 前記第１の活性領域の前記第２領域上には接地電圧を印加する接地コンタクトが形成され、
    前記第２の活性領域上には電源電圧を印加する電源コンタクトが形成されていることを特徴とする請求項１から５の何れか一項に記載の半導体装置。
  7. 前記第１の活性領域及び前記第２の活性領域に形成されたエピタキシャル層を有することを特徴とする請求項１から６の何れか一項に記載の半導体装置。
  8. 第１の基板と、前記第１の基板内に形成され、第１の幅の２つの第１領域、２つの前記第１領域の間に位置して前記第１の幅よりも太い第２の幅の第２領域、前記第１の幅と前記第２の幅との差によって形成された段差を持つ前記第１領域及び前記第２領域の境界を有し、第１方向に伸びる第１の活性領域と、前記第１の基板内に形成され、前記第１の活性領域の前記第２領域と並行して伸びる第２の活性領域と、前記第１の基板の溝に酸化膜を埋め込むことによって前記第１の基板に形成され、前記第１の活性領域及び前記第２の活性領域のそれぞれを画定する第１の素子分離絶縁膜と、前記第１の活性領域及び前記第２の活性領域に形成されたエピタキシャル層と、を有する第１の半導体装置と、
    第２の基板と、前記第２の基板内に形成され、第３の幅の第３領域及び前記第３の幅よりも太い第４の幅の第４領域を有し、第３方向に伸びる第３の活性領域と、前記第２の基板内に形成され、前記第３の活性領域の前記第３領域と並行して伸びる第４の活性領域と、前記第２の基板の溝に酸化膜を埋め込むことによって前記第２の基板に形成され、前記第３の活性領域及び前記第４の活性領域のそれぞれを画定する第２の素子分離絶縁膜と、を有する第２の半導体装置と、
    を備え、
    前記第１の活性領域の前記第２領域は、前記第２の活性領域との隣接側であって前記境界を除いた領域において平面視で前記第１方向と交わる第２方向に向かって凹む凹形状を有することを特徴とする半導体装置。
  9. 前記第１の活性領域の前記第２領域における前記凹形状の前記第２方向の幅は、前記第２の幅よりも狭いことを特徴とする請求項８に記載の半導体装置。
  10. 第１の基板と、前記第１の基板内に形成され、第１の幅の２つの第１領域、２つの前記第１領域の間に位置して前記第１の幅よりも太い第２の幅の第２領域、前記第１の幅と前記第２の幅との差によって形成された段差を持つ前記第１領域及び前記第２領域の境界を有し、第１方向に伸びる第１の活性領域と、前記第１の基板内に形成され、前記第１の活性領域の前記第２領域と並行して伸びる第２の活性領域と、前記第１の基板の溝に酸化膜を埋め込むことによって前記第１の基板に形成され、前記第１の活性領域及び前記第２の活性領域のそれぞれを画定する第１の素子分離絶縁膜と、前記第１の活性領域及び前記第
    ２の活性領域に形成されたエピタキシャル層と、を有する第１の半導体装置と、
    第２の基板と、前記第２の基板内に形成され、第３の幅の第３領域及び前記第３の幅よりも太い第４の幅の第４領域を有し、第３方向に伸びる第３の活性領域と、前記第２の基板内に形成され、前記第３の活性領域の前記第３領域と並行して伸びる第４の活性領域と、前記第２の基板の溝に酸化膜を埋め込むことによって前記第２の基板に形成され、前記第３の活性領域及び前記第４の活性領域のそれぞれを画定する第２の素子分離絶縁膜と、を有する第２の半導体装置と、
    を備え、
    前記第２の活性領域は、前記第１の活性領域の前記第２領域との隣接側において平面視で前記第１方向と交わる第２方向に向かって凹む凹形状及び前記凹形状の反対側に凸形状を有することを特徴とする半導体装置。
  11. 前記第１の基板上に形成され、前記第１の活性領域の前記第２領域及び前記第２の活性領域を跨ぐ複数のゲート電極を備え、
    前記複数のゲート電極の間における前記第１の活性領域の前記第２領域又は前記第２の活性領域は、前記凹形状を有することを特徴とする請求項８から１０の何れか一項に記載の半導体装置。
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