CN104183268B - 静态随机存储器结构 - Google Patents

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Abstract

一种静态随机存储器结构，包括：存储区，所述存储区具有第一存储节点和与所述第一存储节点互补的第二存储节点；读取区，第一读取传输管的栅极和第二读取传输管的栅极与读取字线电连接，第一读取传输管的漏极和源极分别与第一读位线和第一存储节点电连接，第二读取传输管的漏极和源极分别与第二读位线和第二存储节点电连接；写入区，第一写入传输管的栅极和第二写入传输管的栅极与写入字线电连接，第一写入传输管的漏极和源极分别与第一写位线和第一存储节点电连接，第二写入传输管的漏极和源极分别与第二写位线和第二存储节点电连接。本发明的静态随机存储器的读写稳定性高。

Description

静态随机存储器结构
技术领域
本发明涉及半导体技术领域，尤其涉及一种静态随机存储器结构。
背景技术
在大规模集成电路应用中，静态随机存储器（SRAM：Static Random AccessMemory）是一种广泛使用的片上存储器，与动态随机存储器（DRAM：Dynamic Random AccessMemory）不同，静态随机存储器只要为其供电即可保存数据，并不需要额外的刷新。因此静态随机存储器具有高速和低功耗的优点。
图1示出了现有技术的静态随机存储器的电路结构示意图。主流的静态随机存储器包含六个晶体管（6T SRAM），如图1所示，所述6T SRAM包括第一上拉PMOS晶体管PU1、第二上拉PMOS晶体管PU2、第一下拉NMOS晶体管PD1和第二下拉NMOS晶体管PD2，所述第一上拉PMOS晶体管PU1和所述第二上拉PMOS晶体管PU2的源极连接电源VDD，所述第一下拉NMOS晶体管PD1和所述第二下拉NMOS晶体管PD2的源极接地VSS，所述第一上拉PMOS晶体管PU1和所述第一下拉NMOS晶体管PD1构成第一反相器，所述第二上拉PMOS晶体管PU2和第二下拉NMOS晶体管PD2构成第二反相器，所述第一反相器的输出端与所述第二反相器的输入端电连接，形成第一存储节点Q，所述第二反相器的输入端与所述第一反相器的输出端连接，形成第二存储节点QN，由于所述第一反相器与所述第二反相器交叉耦合，构成锁存电路，当下拉一个存储节点至低电位时，则另一个存储节点被上拉至高电位。所述第一存储节点Q和第二存储节点QN分别与第一传输门PG1和第二传输门PG2连接，第一传输门PG1和第二传输门PG2的栅极与第一字线WL1相连，当第一字线WL1电压切换到***高电压，第一传输门PG1和第二传输门PG2被开启，允许通过第一位线BL1和第二位线BL2对存储节点进行读取和写入；当第一字线WL1电压切换到***低电压时，第一传输门PG1和第二传输门PG2被关闭，位线BL1和BL2与存储节点相隔离。
然而现有的6T SRAM结构在进行读取和写入时都是通过第一传输门晶体管PG1和第二传输门晶体管PG2进行，从而导致在同一时序中，现有的6TSRAM结构只能进行读取或写入操作，而两项操作不能同时进行，使得6T SRAM结构的读取写入速度较慢。因此，现有技术中，为了提高SRAM单元的读取写入速度，提出了双端SRAM（Dual Port SRAM），请继续参考图1，如图1所示，现有的双端SRAM通过在6T SRAM结构的基础上增加第三传输门PG3和第四传输门PG4构成8T SRAM。所述的第三传输门PG3和第四传输门PG4分别与第一存储节点Q和第二存储节点QN连接，第三传输门PG3和第四传输门PG4的栅极与第二字线WL2相连，当第二字线WL2电压切换到***高电压，第三传输门PG3和第四传输门PG4被开启，用于通过第三位线BL3和第四位线BL4对存储节点进行读取和写入，当第二字线电压WL2切换到***低电压时，第三传输门PG3和第四传输门PG4被关闭，位线BL3和BL4与存储节点隔离。通过这一改进之后，在同一时序内，双端SRAM结构可以通过第一字线WL1和第二字线WL2对存储节点同时进行读取或写入操作，大大提高了SRAM单元的读取写入速率。
但是，现有技术的双端SRAM的读写稳定性不高。
发明内容
本发明解决的问题是提升静态随机存储器的读写稳定性。
为解决上述问题，本发明提供了一种静态随机存储器结构，包括：存储区，所述存储区具有第一存储节点和与所述第一存储节点互补的第二存储节点；读取区，所述读取区包括第一读取传输管和第二读取传输管，所述第一读取传输管的栅极和所述第二读取传输管的栅极与读取字线电连接，所述第一读取传输管的漏极和源极分别与第一读位线和第一存储节点电连接，所述第二读取传输管的漏极和源极分别与第二读位线和第二存储节点电连接；写入区，所述写入区包括第一写入传输管和第二写入传输管，所述第一写入传输管的栅极和所述第二写入传输管的栅极与写入字线电连接，所述第一写入传输管的漏极和源极分别与第一写位线和第一存储节点电连接，所述第二写入传输管的漏极和源极分别与第二写位线和第二存储节点电连接。
可选的，所述第一读取传输管与所述第二读取传输管的结构相同。
可选的，所述第一写入传输管与所述第二写入传输管的结构相同。
可选的，所述第一读取传输管和所述第二读取传输管与所述第一写入传输管和所述第二写入传输管的结构相同或者不同。
可选的，所述第一读取传输管、第二读取传输管、第一写入传输管和第二写入传输管为NMOS晶体管。
可选的，所述存储区包括第一反相器和第二反相器，所述第一反相器的输出端与所述第二反相器的输入端电连接，构成第一存储节点；所述第一反相器的输入端与所述第二反相器的输出端电连接，构成第二存储节点。
可选的，所述第一反相器包括第一上拉PMOS晶体管和第一下拉NMOS晶体管，所述第一上拉PMOS晶体管的源极接电源；所述第一下拉NMOS晶体管的源极接地；所述第一上拉PMOS晶体管的栅极与所述第一下拉NMOS晶体管的栅极连接，构成第一反相器的输入端；所述第一上拉PMOS晶体管的漏极与所述第一下拉NMOS晶体管的漏极连接，构成第一反相器的输出端。
可选的，所述第一上拉PMOS晶体管位于第一N型有源区，所述第一下拉NMOS晶体管和所述第一写入传输管位于第一P型有源区，所述第一读取传输管位于第二P型有源区。
可选的，所述第一下拉NMOS晶体管和所述第一写入传输管的沟道宽度相同。
可选的，所述第一P型有源区为矩形。
可选的，所述第二反相器包括第二上拉PMOS晶体管和第二下拉NMOS晶体管，所述第二上拉PMOS晶体管的源极接电源；所述第二下拉NMOS晶体管的源极接地；所述第二上拉PMOS晶体管的栅极与所述第二下拉NMOS晶体管的栅极连接，构成第二反相器的输入端；所述第二上拉PMOS晶体管的漏极与所述第二下拉NMOS晶体管的漏极连接，构成第二反相器的输出端。
可选的，所述第二上拉PMOS晶体管位于第二N型有源区，所述第二下拉NMOS晶体管和所述第二写入传输管位于第三P型有源区，所述第二读取传输管位于第四P型有源区。
可选的，所述第二写入传输管与所述第二下拉NMOS晶体管的沟道宽度相同。
可选的，所述第三P型有源区为矩形。
与现有技术相比，本发明的技术方案具有以下优点：
本发明实施例的静态随机存储器的读取区包括第一读取传输管和第二读取传输管，所述第一读取传输管的栅极和所述第二读取传输管的栅极与读取字线电连接，所述第一读取传输管的漏极和源极分别与第一读位线和第一存储节点电连接，所述第二读取传输管的漏极和源极分别与第二读位线和第二存储节点电连接；写入区包括第一写入传输管和第二写入传输管，所述第一写入传输管的栅极和所述第二写入传输管的栅极与写入字线电连接，所述第一写入传输管的漏极和源极分别与第一写位线和第一存储节点电连接，所述第二写入传输管的漏极和源极分别与第二写位线和第二存储节点电连接。由于所述读取区和写入区相分离，读取传输管与写入传输管的结构相独立，通过调节写入传输管的驱动电流和上拉晶体管的驱动电流，可以获得较高的γ比率，提高写稳定性；通过调节读取传输管的驱动电流和下拉晶体管的驱动电流，可以获得较高的β比率，提高读稳定性。即本发明实施例的静态随机存储器，通过分离写入区和读取区，可以同时获得高的写稳定性和高的读稳定性。
进一步的，本发明实施例的第一下拉NMOS晶体管和所述第一写入传输管同位于第一P型有源区，所述第二下拉NOMS晶体管和所述第二写入传输管同位于第三P型有源区；当所述第一下拉NMOS晶体管与所述第一写入传输管的沟道宽度相同，且所述第二下拉NMOS晶体管与第二写入传输管WPG2的沟道宽度相同时，所述第一P型有源区和第三P型有源区均为矩形，矩形图案的有源区相对于不规则图案的有源区在半导体工艺中更容易实现，其尺寸更容易精确控制。
附图说明
图1是现有技术的静态随机存储器的电路结构示意图；
图2是现有技术的静态随机存储器的布图设计；
图3是本发明实施例的静态随机存储器的电路结构示意图；
图4和图5是本发明实施例的静态随机存储器的布图设计。
具体实施方式
由背景技术可知，现有技术的静态随机存储器的读写稳定性不高。
本发明的发明人通过研究现有技术的双端静态随机存储器结构，请继续参考图1，发现现有技术中8T SRAM的第一传输管PG1、第二传输管PG2、第三传输管PG3和第四传输管PG4的结构基本相同，而且读取操作和写入操作采用第一字线WL1还是第二字线WL2具有任意性。请参考图2，图2是与图1对应的双端8T SRAM的布图设计，图中仅示出了有源区201，栅极202和金属层203的布图。第一字线WL1与第一传输门PG1和第二传输门PG2的栅极相连，第二字线WL2与第三传输门PG3和第四传输门PG4的栅极相连。虽然第一传输门PG1和第二传输门PG2的结构相同，但是第一传输门PG1和第二传输门PG2在具体布图中的外部环境不同，导致第一传输门PG1和第二传输门的电学性能不匹配；同理，对于第三传输门PG3和第四传输门PG4具有相同的电学性能不匹配的问题。另外，静态随机存储器的写稳定性由γ比率（γratio）来决定，γ∝IPG/IPU，即γ比率与传输门晶体管的驱动电流成正比，与上拉晶体管的驱动电流成反比；静态随机存储器的读稳定性由β比率（βratio）来决定，β∝IPD/IPG，即β比率与下拉晶体管的驱动电流成正比，与传输门晶体管的驱动电流成反比。在现有技术的双端8T SRAM中，读取操作和写入操作可以任意选取第一字线WL1或者第二字线WL2进行，四个传输管的尺寸相同，难以保证在获得较高γ比率的同时获得较高的β比率，导致现有技术的双端8T SRAM的读写稳定性较差。另外，如图2所示，现有技术的双端8T SRAM中，第一传输管PG1与第一下拉晶体管PD1形成于同一有源区中，第一下拉晶体管PD1的沟道宽度较大，以获得较高的静态噪声容限（SNM：static noise margin），而第一传输管PG1与其他的传输管的沟道宽度相同，通常所述第一下拉晶体管PD1的沟道宽度为第一传输管PG1沟道宽度的2～4倍，从而导致第一下拉晶体管PD1和第一传输管PG1的有源区形状不规则，光刻工艺中存在圆角效应（Corner rounding），沟道宽度难以精确控制，导致第一传输管PG1和与第一传输管PG1互补的第二传输管PG2的电学参数失配（Mismatch），即匹配性能下降，从而引起SRAM的读取或写入速度变缓、功耗增加、时钟混乱等问题。类似的，第二下拉晶体管PD2和第三传输管PG3之间存在同样的问题。
基于以上研究，本发明的发明人提出一种静态随机存储器结构，本发明的静态随机存储器结构包括：存储区，所述存储区具有第一存储节点和与所述第一存储节点互补的第二存储节点；读取区，所述读取区包括第一读取传输管和第二读取传输管，所述第一读取传输管的栅极和所述第二读取传输管的栅极与读取字线电连接，所述第一读取传输管的漏极和源极分别与第一读位线和第一存储节点电连接，所述第二读取传输管的漏极和源极分别与第二读位线和第二存储节点电连接；写入区，所述写入区包括第一写入传输管和第二写入传输管，所述第一写入传输管的栅极和所述第二写入传输管的栅极与写入字线电连接，所述第一写入传输管的漏极和源极分别与第一写位线和第一存储节点电连接，所述第二写入传输管的漏极和源极分别与第二写位线和第二存储节点电连接。本发明的静态随机存储器中，读取区和写入区相分离，读取传输管与写入传输管的结构相独立，通过调节写入传输管的驱动电流和上拉晶体管的驱动电流，可以获得较高的γ比率，提高写稳定性；通过调节读取传输管的驱动电流和下拉晶体管的驱动电流，可以获得较高的β比率，提高读稳定性。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
需要说明的是，提供这些附图的目的是有助于理解本发明的实施例，而不应解释为对本发明的不当的限制。为了更清楚起见，图中所示尺寸并未按比例绘制，可能会做放大、缩小或其他改变。
请参考图3，图3示出了本发明实施例的静态随机存储器的电路结构示意图。所述的静态随机存储器包括：存储区、读取区和写入区。
所述存储区具有第一存储节点Q和与所述第一存储节点互补的第二存储节点QN。本实施例中，所述存储区包括第一反相器和第二反相器，所述第一反相器的输出端与所述第二反相器的输入端电连接，构成第一存储节点Q；所述第一反相器的输入端与所述第二反相器的输出端电连接，构成第二存储节点QN。所述第一反相器包括第一上拉PMOS晶体管PU1和第一下拉NMOS晶体管PD1，所述第一上拉PMOS晶体管PU1的源极接电源VDD，所述第一下拉NMOS晶体管PD1的源极接地VSS，所述第一上拉PMOS晶体管PU1的栅极与所述第一下拉NMOS晶体管PD1的栅极连接，构成第一反相器的输入端，所述第一上拉PMOS晶体管PU1的漏极与所述第一下拉NMOS晶体管的漏极连接，构成第一反相器的输出端。所述第二反相器包括第二上拉PMOS晶体管PU2和第二下拉NMOS晶体管PD2，所述第二上拉PMOS晶体管PU2的源极接电源VDD，所述第二下拉NMOS晶体管的源极接地VSS，所述第二上拉PMOS晶体管PU2的栅极与所述第二下拉NMOS晶体管PD1的栅极连接，构成第二反相器的输入端，所述第二上拉PMOS晶体管PU2的漏极与第二下拉NMOS晶体管PD2的漏极连接，构成第二反相器的输出端。所述第一反相器与所述第二反相器交叉耦合，构成锁存器，用于存储数据，所述第一存储节点Q和第二存储节点QN中，当下拉任一存储节点至低电位时，另一存储节点被上拉至高电位，使所述第一存储节点Q和所述第二存储节点QN的电位互补。
所述读取区包括第一读取传输管（Read Pass Gate）RPG1和第二读取传输管RPG2，所述第一读取传输管RPG1的栅极和所述第二读取传输管RPG2的栅极与读取字线RWL电连接，所述第一读取传输管RPG1的漏极和源极分别与第一读位线RBL1和第一存储节点Q电连接，所述读取传输管RPG2的漏极和源极分别与第二读位线RBL2和第二存储节点QN电连接。本实施例中，所述第一读取传输管RPG1和第二读取传输管RPG2为NMOS晶体管，当读取字线RWL的电压切换到***高电压，如电源电压VDD时，第一读取传输管RPG1和第二读取传输管RPG2被开启，通过所述第一读位线RBL1和所述第二读位线RBL2分别对第一存储节点Q和第二存储节点QN访问，读取互补的电压数据信息；当所述读取字线RWL的电压切换到***低电压时，如接地VSS时，第一读取传输管RPG1和第二读取传输管RPG2被关闭，所述第一读位线RBL1和第二读位线RBL2与所述第一存储节点Q和第二存储节点QN相隔离。
所述写入区包括第一写入传输管（Write Pass Gate）WPG1和第二写入传输管WPG2，所述第一写入传输管WPG1的栅极和所述第二写入传输管WPG2的栅极与写入字线WWL电连接，所述第一写入传输管WPG1的漏极和源极分别与第一写位线WBL1和第一存储节点Q电连接，所述第二写入传输管WPG2的漏极和源极分别与第二写位线WBL2和第二存储节点QN电连接。本实施例中，所述第一写入传输管WPG1和第二写入传输管WPG2为NMOS晶体管，当写入字线WWL的电压切换到***高电压时，如电源电压VDD时，第一写入传输管WPG1和第二写入传输管WPG2被开启，通过所述第一写入位线WBL1和第二写入位线WBL2分别对第一存储节点Q和第二存储节点QN访问，写入互补的电压数据信息；当所述写入字线WWL的电压切换到***低电压时，如接地VSS时，第一写入传输管WPG1和第二写入传输管WPG2被关闭，所述第一写入位线WBL1和第二写入位线WBL2与所述第一存储节点Q和第二存储节点QN相隔离。
本实施例中，所述读取区和写入区相分离，读取传输管与写入传输管的结构相独立，可以通过调节第一写入传输管WPG1和第二写入传输管WPG2的尺寸，提高写入传输管的驱动电流与上拉PMOS晶体管的驱动电流的比值，获得较高的γ比率（γ∝IWPG/IPU），提高写稳定性；同时调节第一读取传输管RPG1和第二读取传输管RPG2的尺寸，提高下拉NMOS晶体管的驱动电流与读取传输管的驱动电流的比值，获得较高的β比率（β∝IPD/IRPG），提高读稳定性。
请参考图4，图4是本发明实施例与图3对应的静态随机存储器的布图设计，为简洁清楚起见，图中仅示出了有源区401，栅极402和金属层403，及其连接关系。本实施例中，所述第一写入传输管WPG1、第二写入传输管WPG2、第一读取传输管RPG1和第二读取传输管RPG2为NMOS晶体管，所述第一上拉PMOS晶体管PU1位于第一N型有源区，所述第二上拉PMOS晶体管PU2位于第二N型有源区，所述第一下拉NMOS晶体管PD1和所述第一写入传输管WPG1位于第一P型有源区，所述第一读取传输管RPG1位于第二P型有源区，所述第二下拉NMOS晶体管PD2和所述第二写入传输管WPG2位于第三P型有源区，所述第二读取传输管RPG2位于第四P型有源区。所述第一下拉NMOS晶体管PD1与所述第一上拉PMOS晶体管PU1共用栅极并连接至第二上拉PMOS晶体管PU2的漏极；所述第二下拉NMOS晶体管PD2与所述第二上拉PMOS晶体管PU2共用栅极并连接至第一上拉PMOS晶体管PU1的漏极；所述第一读取传输管RPG1的源极或漏极、所述第一写入传输管WPG1的源极或漏极、所述第一下拉NMOS晶体管PD1的漏极、所述第一上拉PMOS晶体管PU1的漏极和第二上拉PMOS晶体管PU2的栅极通过金属层连接；所述第二读取传输管RPG2的源极或漏极、所述第二写入传输管WPG2的源极或漏极、所述第二下拉NMOS晶体管PD2的漏极、所述第二上拉PMOS晶体管PU2的漏极和所述第一上拉PMOS晶体管的栅极通过金属层连接。
本实施例中，所述第一读取传输管RPG1和所述第二读取传输管RPG2的结构相同，且所述第一读取传输管RPG1与所述第二读取传输管RPG2旋转对称，外部环境相同，电学性能匹配；所述第一写入传输管WPG1和所述第二写入传输管WPG2的结构对称，且所述第一写入传输管WPG1与所述第二写入传输管也旋转对称，外部环境形同，电学性能匹配；有利于提高静态随机存储器性能，降低失配（Mismatch）风险。另外，由于读取传输管与写入传输管的结构相独立，根据静态随机存储器读稳定性和写稳定的需求，可以分别调节读取传输管和写入传输管的尺寸，使所述第一读取传输管RPG1和所述第二读取传输管RPG2与所述第一写入传输管WPG1和所述第二写入传输管WPG2的结构相同，或者不同，同时获得较高的γ比率和β比率。
请参考图5，图5示出了本发明另一实施例中，在所述第一下拉NMOS晶体管PD1和所述第一写入传输管WPG1的沟道宽度相同，且所述第二下拉NMOS晶体管PD2与第二写入传输管WPG2的沟道宽度相同时，与图3对应的静态随机存储器的布局设计。图5中仅示出了有源区401，栅极402和金属层403，及其连接关系，具体可参考图4的文字描述部分。由于所述第一下拉NMOS晶体管PD1和所述第一写入传输管WPG1位于第一P型有源区，且所述第一下拉NMOS晶体管PD1和所述第一写入传输管WPG1的沟道宽度相同，则所述的第一P型有缘区为矩形。而矩形图案的有源区相对于不规则图案的有源区在半导体工艺中更容易实现，其尺寸更容易精确控制。类似的，由于所述第二下拉NMOS晶体管PD2和所述第二写入传输管WPG2位于第三P型有源区，且所述第二下拉NMOS晶体管PD2和所述第二写入传输管WPG2的沟道宽度相同，则所述第三P型有源区为矩形，工艺控制更简单。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (12)

1.一种静态随机存储器结构，其特征在于，包括：
存储区，所述存储区具有第一存储节点和与所述第一存储节点互补的第二存储节点；
读取区，所述读取区包括第一读取传输管和第二读取传输管，所述第一读取传输管的栅极和所述第二读取传输管的栅极与读取字线电连接；所述第一读取传输管的漏极与第一读位线和第一存储节点中的一个电连接，所述第一读取传输管的源极与另一个电连接；所述第二读取传输管的漏极与第二读位线和第二存储节点中的一个电连接，所述第二读取传输管的源极与另一个连接；
写入区，所述写入区包括第一写入传输管和第二写入传输管，所述第一写入传输管的栅极和所述第二写入传输管的栅极与写入字线电连接；所述第一写入传输管的漏极与第一写位线和第一存储节点中的一个电连接，所述第一写入传输管的源极与另一个电连接；所述第二写入传输管的漏极与第二写位线和第二存储节点中的一个电连接，所述第二写入传输管的源极与另一个电连接；
其中，所述第一读取传输管和所述第二读取传输管的结构相同，且所述第一读取传输管与所述第二读取传输管旋转对称，所述第一写入传输管和所述第二写入传输管的结构相同，且所述第一写入传输管与所述第二写入传输管旋转对称。
2.如权利要求1所述的静态随机存储器结构，其特征在于，所述第一读取传输管与所述第一写入传输管的结构相同或者不同。
3.如权利要求1所述的静态随机存储器结构，其特征在于，所述第一读取传输管、第二读取传输管、第一写入传输管和第二写入传输管为NMOS晶体管。
4.如权利要求1所述的静态随机存储器结构，其特征在于，所述存储区包括第一反相器和第二反相器，所述第一反相器的输出端与所述第二反相器的输入端电连接，构成第一存储节点；所述第一反相器的输入端与所述第二反相器的输出端电连接，构成第二存储节点。
5.如权利要求4所述的静态随机存储器结构，其特征在于，所述第一反相器包括第一上拉PMOS晶体管和第一下拉NMOS晶体管，所述第一上拉PMOS晶体管的源极接电源；所述第一下拉NMOS晶体管的源极接地；所述第一上拉PMOS晶体管的栅极与所述第一下拉NMOS晶体管的栅极连接，构成第一反相器的输入端；所述第一上拉PMOS晶体管的漏极与所述第一下拉NMOS晶体管的漏极连接，构成第一反相器的输出端。
6.如权利要求5所述的静态随机存储器结构，其特征在于，所述第一上拉PMOS晶体管位于第一N型有源区，所述第一下拉NMOS晶体管和所述第一写入传输管位于第一P型有源区，所述第一读取传输管位于第二P型有源区。
7.如权利要求6所述的静态随机存储器结构，其特征在于，所述第一下拉NMOS晶体管和所述第一写入传输管的沟道宽度相同。
8.如权利要求7所述的静态随机存储器结构，其特征在于，所述第一P型有源区为矩形。
9.如权利要求4所述的静态随机存储器结构，其特征在于，所述第二反相器包括第二上拉PMOS晶体管和第二下拉NMOS晶体管，所述第二上拉PMOS晶体管的源极接电源；所述第二下拉NMOS晶体管的源极接地；所述第二上拉PMOS晶体管的栅极与所述第二下拉NMOS晶体管的栅极连接，构成第二反相器的输入端；所述第二上拉PMOS晶体管的漏极与所述第二下拉NMOS晶体管的漏极连接，构成第二反相器的输出端。
10.如权利要求9所述的静态随机存储器结构，其特征在于，所述第二上拉PMOS晶体管位于第二N型有源区，所述第二下拉NMOS晶体管和所述第二写入传输管位于第三P型有源区，所述第二读取传输管位于第四P型有源区。
11.如权利要求10所述的静态随机存储器结构，其特征在于，所述第二写入传输管与所述第二下拉NMOS晶体管的沟道宽度相同。
12.如权利要求11所述的静态随机存储器结构，其特征在于，所述第三P型有源区为矩形。
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